WO2020195268A1 - 半導体装置 - Google Patents

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oxide semiconductor
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semiconductor layer
indium
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達也 戸田
将志 津吹
俊成 佐々木
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    • H01J2237/2442—Energy-dispersive (Si-Li type) spectrometer

Definitions

  • One of the embodiments of the present invention relates to a semiconductor device and a display device.
  • one of the embodiments of the present invention relates to a semiconductor device in which an oxide semiconductor is used as a channel and a display device using the semiconductor device.
  • a semiconductor device using an oxide semiconductor as a channel can form a semiconductor device with a simple structure and a low temperature process in the same manner as a semiconductor device using amorphous silicon as a channel. It is known that a semiconductor device using an oxide semiconductor as a channel has a higher mobility than a semiconductor device using amorphous silicon as a channel. It is known that a semiconductor device using an oxide semiconductor as a channel has a very low off-current.
  • Patent Document 1 discloses a technique for forming an insulating layer covering the oxide semiconductor under the condition that the insulating layer contains a larger amount of oxygen.
  • the insulating layer formed under the condition of containing more oxygen contains many defects.
  • characteristic abnormality or characteristic fluctuation in the reliability test of the semiconductor device which is considered to be caused by the trapping of electrons in the defect, occurs.
  • the amount of oxygen contained in the insulating layer cannot be increased. Therefore, oxygen cannot be sufficiently supplied from the insulating layer to the oxide semiconductor.
  • an insulating layer containing a large amount of oxygen is used as the insulating layer covering the oxide semiconductor, it is possible to realize a semiconductor device structure and a manufacturing method thereof for improving the reliability of the semiconductor device. It is requested.
  • One of the tasks of the embodiment of the present invention is to realize a highly reliable semiconductor device.
  • the semiconductor device includes an oxide semiconductor layer containing indium, a gate electrode facing the oxide semiconductor layer, and a gate insulating layer between the oxide semiconductor layer and the gate electrode. It has a first electrode in contact with the oxide semiconductor layer from above the oxide semiconductor layer. Indium is unevenly distributed in the oxide semiconductor layer in the region overlapping the first electrode in a plan view.
  • the direction from the substrate toward the oxide semiconductor layer is referred to as upward or upward.
  • the direction from the oxide semiconductor layer toward the substrate is referred to as downward or downward.
  • the terms "upper” and “lower” will be used, but for example, the upper and lower relationships between the substrate and the oxide semiconductor layer may be arranged so as to be opposite to those shown in the drawing.
  • the expression of the oxide semiconductor layer on the substrate merely explains the hierarchical relationship between the substrate and the oxide semiconductor layer as described above, and between the substrate and the oxide semiconductor layer. Other members may be arranged.
  • the upper side or the lower side means a stacking order in a structure in which a plurality of layers are laminated, and when expressed as a pixel electrode above the transistor, the transistor and the pixel electrode may have a positional relationship in which they do not overlap in a plan view. On the other hand, when it is expressed as a pixel electrode vertically above the transistor, it means a positional relationship in which the transistor and the pixel electrode overlap in a plan view.
  • Display device refers to a structure that displays an image using an electro-optical layer.
  • the term display device may refer to a display panel that includes an electro-optical layer, or refers to a structure in which other optical members (eg, polarizing members, backlights, touch panels, etc.) are attached to display cells.
  • the "electro-optical layer” may include a liquid crystal layer, an electroluminescence (EL) layer, an electrochromic (EC) layer, and an electrophoresis layer as long as no technical inconsistency occurs.
  • ⁇ includes A, B or C
  • ⁇ contains any of A, B and C
  • ⁇ includes one selected from the group consisting of A, B and C.
  • Etc. unless otherwise specified, do not exclude the case where ⁇ includes a plurality of combinations of A to C. Furthermore, these expressions do not exclude cases where ⁇ contains other elements.
  • a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 to 7.
  • the semiconductor device of the embodiment shown below is used in, for example, an integrated circuit (IC) such as a microprocessor (Micro-Processing Unit: MPU) or a memory circuit. May be good.
  • IC integrated circuit
  • MPU Micro-Processing Unit
  • FIG. 1 is a cross-sectional view showing an outline of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a plan view showing an outline of the semiconductor device according to the embodiment of the present invention.
  • FIG. 3 is an enlarged cross-sectional view of a part of the semiconductor device according to the embodiment of the present invention.
  • the semiconductor device 10 is provided above the substrate 100.
  • the semiconductor device 10 includes a first gate electrode 110, a first gate insulating layer 120, a first oxide semiconductor layer 130, a first source electrode 141, a first drain electrode 143, a first insulating layer 150, an oxide layer 160, and a first. It has one source wiring 171 and a first drain wiring 173.
  • these electrodes may be referred to as the first electrode 140.
  • the first source wiring 171 and the first drain wiring 173 are not particularly distinguished, these wirings may be referred to as the first conductive layer 170.
  • the first gate electrode 110 is provided on the substrate 100.
  • the first gate electrode 110 faces the first oxide semiconductor layer 130.
  • the first gate insulating layer 120 is provided between the first gate electrode 110 and the first oxide semiconductor layer 130.
  • the first electrode 140 is provided on the first gate insulating layer 120 and on the first oxide semiconductor layer 130.
  • the first electrode 140 rides on the pattern end portion of the first oxide semiconductor layer 130 from the upper surface of the first gate insulating layer 120 and continues to the upper surface of the first oxide semiconductor layer 130. That is, the first electrode 140 is in contact with the first oxide semiconductor layer 130 from above the first oxide semiconductor layer 130.
  • the first oxide semiconductor layer 130 is an oxide semiconductor containing indium.
  • the first oxide semiconductor layer 130 includes a channel region 131 between the first source electrode 141 and the first drain electrode 143. That is, each of the first source electrode 141 and the first drain electrode 143 is in contact with the first oxide semiconductor layer 130 at the end of the channel region 131.
  • Indium contained in the first oxide semiconductor layer 130 is unevenly distributed in the first oxide semiconductor layer 130 below the first source electrode 141 and the first drain electrode 143. In other words, indium contained in the first oxide semiconductor layer 130 is unevenly distributed in the first oxide semiconductor layer 130 in the region overlapping the first electrode 140 in a plan view.
  • the first oxide semiconductor layer 130 below the first electrode 140 (in the region overlapping the first electrode 140 in a plan view) of the first oxide semiconductor layer 130, the first oxide semiconductor layer 130 It has been found that the reliability of the semiconductor device 10 is improved by segregating the indium contained in the first oxide semiconductor layer 130 so that the indium is unevenly distributed.
  • the first insulating layer 150 covers the first oxide semiconductor layer 130 and the first electrode 140.
  • the first insulating layer 150 is provided with first openings 151 and 153.
  • the first opening 151 is an opening that reaches the first source electrode 141.
  • the first opening 153 is an opening that reaches the first drain electrode 143.
  • the oxide layer 160 is provided on the first insulating layer 150.
  • the oxide layer 160 is provided with second openings 161 and 163.
  • the second opening 161 is an opening continuous with the first opening 151.
  • the second opening 163 is an opening continuous with the first opening 153.
  • the first conductive layer 170 is provided on the oxide layer 160 and inside the first openings 151 and 153. In a plan view, the first conductive layer 170 is provided in the same region as the oxide layer 160, except for the first openings 151 and 153. That is, the oxide layer 160 is not provided in the region where the first conductive layer 170 is not provided in a plan view, and the first insulating layer 150 is exposed from the oxide layer 160.
  • the first conductive layer 170 is in contact with the first electrode 140 at the bottom of the first openings 151 and 153, and is electrically connected to the first oxide semiconductor layer 130 via the first electrode 140.
  • the first oxide semiconductor layer 130 is provided inside the first gate electrode 110 in a plan view.
  • the first oxide semiconductor layer 130 is provided inside the first gate electrode 110.
  • the outer edge of the pattern of the first oxide semiconductor layer 130 is surrounded by the outer edge of the pattern of the first gate electrode 110.
  • the first electrode 140 crosses the first oxide semiconductor layer 130.
  • the first electrode 140 intersects the first oxide semiconductor layer 130.
  • the second opening 161 overlaps with the first opening 151 in a plan view.
  • the second opening 163 overlaps with the first opening 153 in a plan view.
  • Indium contained in the first oxide semiconductor layer 130 is unevenly distributed in the first oxide semiconductor layer 130 in the region overlapping the first electrode 140 in a plan view.
  • the above configuration is merely one embodiment, and the present invention is not limited to the above configuration.
  • FIG. 3 is an enlarged view of the area surrounded by the dotted line frame in FIG.
  • the first oxide semiconductor layer 130 is provided with a channel region 131, a first region 133, and a second region 135.
  • the channel region 131 is a region in which the first electrode 140 is not provided above the first oxide semiconductor layer 130.
  • the first region 133 and the second region 135 are regions in which the first electrode 140 is provided above the first oxide semiconductor layer 130.
  • the channel region 131 is a region in which the first oxide semiconductor layer 130 is exposed from the first electrode 140 in a plan view.
  • the first region 133 and the second region 135 are regions in which the first oxide semiconductor layer 130 overlaps with the first electrode 140 in a plan view.
  • the channel region 131, the first region 133, and the second region 135 are each formed of one oxide semiconductor layer, and all have the same composition and the same crystal state immediately after the film formation. However, the composition and crystal state of the first oxide semiconductor layer 130 in each of the above regions are different due to the influence of the manufacturing process of the semiconductor device 10.
  • the indium contained in the first oxide semiconductor layer 130 is unevenly distributed.
  • indium is not unevenly distributed in the first oxide semiconductor layer 130 in the channel region 131.
  • the presence or absence of uneven distribution of indium in the first oxide semiconductor layer 130 may differ depending on the evaluation method and evaluation accuracy. If it is evaluated that indium is unevenly distributed in the first oxide semiconductor layer 130 in the channel region 131, the first region 133 and the second region 135 are the first oxide semiconductors as compared with the channel region 131.
  • the degree of uneven distribution of indium in the layer 130 is large.
  • the degree of uneven distribution of indium in the first oxide semiconductor layer 130 is larger in the second region 135 than in the first region 133.
  • the large degree of uneven distribution of indium means that the region where indium is unevenly distributed is relatively large, and the size of the region where the concentration of indium is high (high concentration region) is relatively large compared to other regions. Alternatively, it means that the size (or crystal grain size) of crystallized indium is relatively large.
  • a cross-sectional TEM (Transmission Electron Microscope) image a cross-sectional STEM (Scanning Transmission Electron Microscope) image, or a cross-sectional SEM (Scanning Electron Microscope) image, a cross-sectional SEM (Scanning Electron Microscope)
  • a cross-sectional SEM Scanning Electron Microscope
  • FIG. 4 is a cross-sectional TEM image of the semiconductor device according to the embodiment of the present invention.
  • the first electrode 140 a structure in which titanium (Ti) and aluminum (Al) are laminated from the bottom is used.
  • the titanium layer 145 and the aluminum layer 147 have different patterns in cross-sectional view due to their different crystal states.
  • an oxide semiconductor (IGZO) containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) is used.
  • the region where the first electrode 140 is not provided above the channel region 131 is the channel region 131
  • the region where the first electrode 140 is provided above the channel region 133 is the first region 133 and the second. Corresponds to region 135.
  • heavier elements are displayed darker.
  • the size of the mass of the “dark” portion of the first oxide semiconductor layer 130 in the first region 133 and the second region 135 is the size of the first in the channel region 131. It is larger than the size of the mass of the "dark” portion of the oxide semiconductor layer 130.
  • the expressions "bright” and “dark” mean light and dark in the contrast of the cross-sectional image.
  • the size of the mass of the "dark" portion of the first oxide semiconductor layer 130 in the second region 135 is larger than the size of the mass of the "dark” portion of the first oxide semiconductor layer 130 in the first region 133. That is, the degree of uneven distribution of indium in the first oxide semiconductor layer 130 is larger in the first region 133 and the second region 135 than in the channel region 131. The degree of uneven distribution of indium in the first oxide semiconductor layer 130 is larger in the second region 135 than in the first region 133. Since the uneven distribution of indium is considered to be caused by the crystallization of indium, it is said that the crystal grain size of indium unevenly distributed in the first oxide semiconductor layer 130 is larger in the second region 135 than in the first region 133. be able to. A mixed crystal region in which titanium and aluminum have reacted is formed between the titanium layer 145 and the aluminum layer 147.
  • FIG. 5A is a cross-sectional STEM image of the semiconductor device according to the embodiment of the present invention.
  • FIG. 5B is an EDX mapping measurement result of the semiconductor device according to the embodiment of the present invention.
  • the cross-section STEM image and the EDX mapping measurement sample shown in FIGS. 5A and 5B are the same as the sample of the cross-section TEM image shown in FIG.
  • the STEM image shown in FIG. 5A is a HAADF (High-Angle Anal Dark Field) -STEM image. That is, in FIG. 5A, heavy elements are displayed brightly.
  • the STEM image shown in FIG. 5A and the EDX mapping image shown in FIG. 5B are measurements of the same location on the same sample.
  • the top and bottom are located at positions corresponding to the ends of the first electrode 140 (the lower left end of the titanium layer 145 of the first electrode 140 in FIGS. 5A and 5B).
  • a dotted line extending in the direction is shown.
  • the region corresponding to the titanium layer 145 is surrounded by a dotted line.
  • the channel region 131 of the first oxide semiconductor layer 130 is a region in which the uniformity of indium is higher than that of other regions.
  • the channel region 131 of the first oxide semiconductor layer 130 is a region in which the size of the mass of the “bright” portion is smaller than that of the other regions. That is, the channel region 131 is a region in the first oxide semiconductor layer 130 where indium is not unevenly distributed.
  • the first region 133 and the second region 135 are both regions in which indium is unevenly distributed in the first oxide semiconductor layer 130. Comparing the first region 133 and the second region 135, the size of the mass of the "bright" portion in the second region 135 is larger than the size of the mass of the "bright” portion in the first region 133.
  • the intensity of indium in the EDX analysis is higher in the “bright” portion confirmed in the STEM image of FIG. 5A than in the other portions. That is, indium is densely packed in the "bright” part of the STEM image.
  • the region where the "bright” part lumps exist is called the "indium dense region” because the region where the indium is densely present, and the region where the "dark” part lumps exist is deficient in indium. It is called “indium deficient region” because it is in the region.
  • the region where indium is unevenly distributed is a region including an indium-dense region and an indium-deficient region.
  • the degree of uneven distribution of indium in the first oxide semiconductor layer 130 is larger in the second region 135 than in the first region 133. Similar to the above, since the uneven distribution of indium is considered to be caused by the crystallization of indium, the indium crystal grains unevenly distributed in the first oxide semiconductor layer 130 in the second region 135 than in the first region 133. It can be said that the diameter is large.
  • FIGS. 6A, 6B, 7A, and 7B are EDX ray analysis results of measuring a cross-sectional STEM image of the semiconductor device according to the embodiment of the present invention and a part thereof.
  • the sample of the cross-section STEM image shown in FIGS. 6A and 7A is the same as the sample of the cross-section STEM image shown in FIG. 5A.
  • the region where the EDX line analysis was performed is shown by the dotted line 155.
  • the horizontal axis represents the analysis position in the line analysis
  • the vertical axis represents the signal intensity of each element.
  • the EDX line analysis results show the spectra of indium (In), gallium (Ga), zinc (Zn), oxygen (O), and titanium (Ti).
  • the range of the horizontal axis in the graph of the EDX line analysis result the range corresponding to the first oxide semiconductor layer 130 and the first electrode 140 is shown.
  • indium-dense regions 133-1 and 135-1 both see FIG. 6A and 133-2 and 135-2 (both of FIGS. 7A) in the first region 133 and the second region 135, respectively. See) exists.
  • a peak is confirmed in the spectrum of In in these indium-dense regions.
  • the signal intensities of Ga, Zn, and O decrease in the region where the In peak exists. That is, it is considered that In is densely or crystallized in the indium dense regions 135-1 and 135-2, and a composition different from that of IGZO is locally formed.
  • Method of forming an uneven distribution region of indium on the first oxide semiconductor layer 130 Various methods can be mentioned as a method for forming an uneven distribution region of indium in the first oxide semiconductor layer 130, and an example of the method will be described. For example, in a state where the first insulating layer 150 is formed on the first electrode 140, the first oxide semiconductor layer 130 below the first electrode 140 is heated to lower the first electrode 140. An uneven distribution region of indium can be formed on the first oxide semiconductor layer 130.
  • a method of irradiating the first electrode 140 with a laser beam from above is used as a method of locally heating the first oxide semiconductor layer 130 below the first electrode 140.
  • the wavelength of the laser light it is possible to select a wavelength having a higher absorption rate of the laser light for the first electrode 140 than for the absorption rate of the laser light for the first oxide semiconductor layer 130.
  • the first electrode 140 can be selectively heated by irradiating the laser from above the first electrode 140 using the laser beam having such a wavelength. Therefore, the first oxide semiconductor layer 130 below the first electrode 140 can be selectively heated at a high temperature.
  • FIG. 8 is a cross-sectional TEM image of a conventional semiconductor device.
  • 9A and 9B are cross-sectional STEM images of a conventional semiconductor device and corresponding EDX mapping measurement results.
  • the semiconductor device 10Z shown in FIG. 8 is the same as the semiconductor device 10 shown in FIG. 4, except that indium is not unevenly distributed in the first oxide semiconductor layer 130Z as shown below. That is, the film forming conditions of each layer constituting the semiconductor device 10Z are the same as the film forming conditions of each layer constituting the semiconductor device 10.
  • FIG. 8 is a cross-sectional TEM image corresponding to FIG. Similar to FIG. 4, the structure of the first electrode 140Z shown in FIG. 8 is a structure in which a titanium layer 145Z and an aluminum layer 147Z are laminated from the bottom. Unlike FIG. 4, a mixed crystal region in which titanium and aluminum have reacted is not formed between the titanium layer 145Z and the aluminum layer 147Z. IGZO is used as the first oxide semiconductor layer 130Z.
  • the region above which the first electrode 140Z is not provided is the channel region 131Z, and the region above which the first electrode 140Z is provided is the fourth region. It is 137Z.
  • the fourth region 137Z is a region corresponding to the first region 133 and the second region 135 in FIG.
  • the “bright” portion and the “dark” portion are substantially uniformly present. are doing.
  • the sample of the cross-sectional STEM image shown in FIG. 9A is not exactly the same as the sample of the cross-sectional TEM image shown in FIG. 8, but the cross-sectional structure of each sample is the same.
  • the end portion of the first electrode 140Z the lower right end portion of the titanium layer 145Z of the first electrode 140Z in each of FIGS. 9A and 9B.
  • a dotted line extending vertically is shown at the corresponding position.
  • the region corresponding to the titanium layer 145Z is surrounded by a dotted line.
  • uneven distribution of indium is not confirmed in the first oxide semiconductor layer 130Z in the channel region 131Z and the fourth region 137Z.
  • FIG. 10A is a diagram showing the reliability test results of a conventional semiconductor device.
  • FIG. 10B is a diagram showing the reliability test results of the semiconductor device according to the embodiment of the present invention.
  • the test result 200 shown in FIG. 10B is the result of the reliability test performed on the semiconductor device 10 of the first embodiment
  • the test result 200Z shown in FIG. 10A is the result of the reliability test performed on the conventional semiconductor device 10Z. It is the result of the sex test.
  • the [channel length / channel width] of the semiconductor device used in the test is [3.5 ⁇ m / 4.0 ⁇ m].
  • the reliability test of FIGS. 10A and 10B is a test for evaluating NBTIS (Negative Bias Thermal Illumination Stress) stress reliability.
  • the conditions of the reliability test are as follows. -Light irradiation conditions: White LED 8,000 nits ⁇ Gate voltage: -30V ⁇ Source and drain voltage: 0V ⁇ Stage temperature when stress is applied: 60 ° C
  • FIGS. 10A and 10B the results of evaluating the electrical characteristics of the respective semiconductor devices are superimposed and displayed before the stress is applied (0 sec) and after each stress application time (100 sec to 3600 sec) has elapsed.
  • the measurement conditions for the electrical characteristics of the semiconductor device before and after the stress is applied are as follows. -Source-drain voltage: 0.1V, 10V -Gate scanning voltage: -15V to 15V -Measurement environment: Dark room-Stage temperature at the time of measurement: 60 ° C (or "RT (room temperature)"
  • the threshold value of both the semiconductor device 10 of the first embodiment and the conventional semiconductor device 10Z is negatively shifted as the stress application time increases.
  • the negative shift amount of the threshold value is about 10 V by applying stress for 3600 sec (see FIG. 10A)
  • the negative shift of the threshold value is obtained even when stress is applied for the same time.
  • the amount is about 2V (see FIG. 10B).
  • the structural differences between the semiconductor device 10 of the first embodiment and the conventional semiconductor device 10Z are as follows.
  • indium contained in the first oxide semiconductor layer 130 is unevenly distributed in the first oxide semiconductor layer 130 in the region overlapping the first electrode 140 in a plan view.
  • the semiconductor device 10Z there is no uneven distribution of indium in the first oxide semiconductor layer 130Z. Therefore, by unevenly distributing indium in the first oxide semiconductor layer 130 in the region (first region 133 and second region 135) overlapping with the first electrode 140 in a plan view like the semiconductor device 10, at least the above-mentioned NBTIS It was found that the reliability in the test can be improved. If indium is unevenly distributed in the first oxide semiconductor layer 130 of the channel region 131, the characteristics of the semiconductor device 10 are adversely affected. Therefore, it is preferable to form the indium unevenly distributed region only in the first region 133 and the second region 135.
  • a flexible substrate containing a resin such as a polyimide substrate, an acrylic substrate, a siloxane substrate, or a fluororesin substrate
  • Impurities may be introduced into the above resin in order to improve the heat resistance of the substrate 100.
  • the substrate 100 does not need to be transparent, so impurities that deteriorate the transparency of the substrate 100 can be used.
  • a rigid substrate having translucency and not having flexibility such as a glass substrate, a quartz substrate, and a sapphire substrate, can be used as the substrate 100. ..
  • the substrate 100 has translucency such as a semiconductor substrate such as a silicon substrate, a silicon carbide substrate, or a compound semiconductor substrate, or a conductive substrate such as a stainless steel substrate. No substrate can be used.
  • a general metal material can be used as the first gate electrode 110, the first electrode 140, and the first conductive layer 170.
  • these members aluminum (Al), titanium (Ti), chromium (Cr), cobalt (Co), nickel (Ni), molybdenum (Mo), hafnium (Hf), tantalum (Ta), tungsten (W). ), Bismuth (Bi), silver (Ag), and alloys or compounds thereof.
  • the first gate electrode 110, the first electrode 140, and the first conductive layer 170 the above materials may be used in a single layer or in a laminated manner.
  • a metal material that becomes a more stable metal oxide than the oxide of the metal constituting the first oxide semiconductor layer 130 can be used. .. That is, when there are a plurality of metal elements constituting the first oxide semiconductor layer 130, the oxidation of the metal in contact with the first oxide semiconductor layer 130 is based on the Gibbs free energy ( ⁇ G f ) of each metal oxide of the plurality of metal elements. It is preferable that the Gibbs free energy of the metal is smaller.
  • IGZO when IGZO is used as the first oxide semiconductor layer 130, Ti can be used as the metal in contact with IGZO.
  • the Gibbs free energy of In oxide is larger than the Gibbs free energy of Ga oxide and Zn oxide. That is, In oxide is scientifically more unstable and more likely to be reduced.
  • the Gibbs free energy of Ti oxide is sufficiently smaller than that of Ga oxide and Zn oxide, when Ti is formed on IGZO, Ti combines with oxygen in IGZO to form Ti oxide. Since In oxide is easily reduced as described above, when high energy is supplied in a state where IGZO and Ti are in contact with each other, In oxide is reduced and Ti is oxidized. As a result, even in the step after the first electrode 140 is formed on the first oxide semiconductor layer 130, an uneven distribution region of indium can be generated in the first oxide semiconductor layer 130.
  • a general insulating layer material can be used as the first gate insulating layer 120 and the first insulating layer 150.
  • an insulating layer having few defects can be used.
  • composition ratio of oxygen in the first insulating layer 150 and the composition ratio of oxygen in the insulating layer having the same composition as the first insulating layer 150 are compared, the other The composition ratio of oxygen in the first insulating layer 150 is closer to the chemical quantity theory ratio to the insulating layer having the same composition as that of the first insulating layer 150 than the composition ratio of oxygen in the insulating layer.
  • SiO x N y and AlO x N y described above are silicon compounds and aluminum compounds containing nitrogen (N) in a ratio (x> y) smaller than that of oxygen (O).
  • SiN x Oy and AlN x Oy are silicon compounds and aluminum compounds containing oxygen in a ratio (x> y) smaller than that of nitrogen.
  • a metal oxide having semiconductor characteristics can be used.
  • an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) can be used.
  • the oxide semiconductor containing In, Ga, Zn, and O used in the present embodiment is not limited to the above composition, and an oxide semiconductor having a composition different from the above can also be used.
  • the ratio of In may be larger than the above in order to improve the mobility.
  • the ratio of Ga may be larger than the above in order to increase the band gap and reduce the influence of light irradiation.
  • oxide semiconductor containing In, Ga, Zn, and O may be added to the oxide semiconductor containing In, Ga, Zn, and O, and for example, metal elements such as Al and Sn may be added.
  • oxide semiconductors containing In and Ga IGO
  • oxide semiconductors containing In and Zn IZO
  • oxide semiconductors containing In, Sn and Zn IGO
  • An oxide semiconductor containing the above can be used as the first oxide semiconductor layer 130.
  • the first oxide semiconductor layer 130 may be amorphous or crystalline.
  • the first oxide semiconductor layer 130 may be a mixed phase of amorphous and crystalline.
  • a physical insulation layer can be used.
  • the oxide layer 160 is preferably formed by a sputtering method.
  • the process gas used in the sputtering remains in the film of the oxide layer 160.
  • Ar is used as the sputtering process gas
  • Ar remains in the film of the oxide layer 160.
  • the remaining Ar can be detected by SIMS (Secondary Ion Mass Spectrometry) analysis on the oxide layer 160.
  • SIMS Secondary Ion Mass Spectrometry
  • indium is not unevenly distributed in the first oxide semiconductor layer 130 of the channel region 131, and the first oxide semiconductor of the first region 133 and the second region 135 is not unevenly distributed.
  • the reliability of the semiconductor device 10 can be improved.
  • the bottom gate type semiconductor device 10 in which the first gate electrode 110 is provided below the first oxide semiconductor layer 130 is shown, but in the semiconductor device, the gate electrode is an oxide semiconductor layer. It may be a top gate type semiconductor device provided above.
  • the oxide layer 160 is provided between the first insulating layer 150 and the first conductive layer 170 is exemplified, but the configuration is not limited to this configuration.
  • the oxide layer 160 may be omitted, and the first conductive layer 170 may be in contact with the upper surface of the first insulating layer 150.
  • the oxide layer 160 may be provided on the side wall of the first openings 151 and 153.
  • the oxide layer 160 may be provided in the region where the first conductive layer 170 is not provided.
  • the oxide layer 160 may be provided above the first oxide semiconductor layer 130. In other words, in plan view, the oxide layer 160 may overlap with the first oxide semiconductor layer 130.
  • each layer is composed of one layer, but each layer may have a laminated structure.
  • FIG. 11 is a cross-sectional view showing an outline of the semiconductor device according to the embodiment of the present invention.
  • the cross-sectional view shown in FIG. 11 corresponds to the cross-sectional view shown in FIG.
  • the semiconductor device 10A shown in FIG. 11 is similar to the semiconductor device 10 shown in FIGS. 1 to 3, except that the region where indium is unevenly distributed in the first oxide semiconductor layer 130A below the first electrode 140A is different. , Different from the semiconductor device 10.
  • the same features as the semiconductor device 10 will be omitted, and the differences from the semiconductor device 10 will be mainly described.
  • the first oxide semiconductor layer 130A includes a channel region 131A, a first region 133A, a second region 135A, and a third region 139A.
  • the channel region 131A is a region in which the first electrode 140A is not provided above the first oxide semiconductor layer 130A.
  • the first region 133A, the second region 135A, and the third region 139A are regions in which the first electrode 140A is provided above the first oxide semiconductor layer 130A.
  • the channel region 131A is a region exposed from the first electrode 140A in a plan view.
  • the first region 133A, the second region 135A, and the third region 139A are regions that overlap with the first electrode 140A in a plan view.
  • the third region 139A is provided between the first gate insulating layer 120A and the first region 133A.
  • the third region 139A is provided between the channel region 131A and the second region 135A.
  • the third region 139A extends from below the end of the first electrode 140A on the channel region 131A side toward the inside of the pattern of the first electrode 140A.
  • the third region 139A includes a square 138A having a predetermined size in a cross-sectional view.
  • the square 138A in cross-sectional view, is surrounded by the outer edge of the third region 139A.
  • the square 138A in cross-sectional view is a square in which the length of one side is at least half the length of the film thickness of the first oxide semiconductor layer 130A in the region overlapping with the first electrode 140A in plan view.
  • the length T1 of one side of the square 138A included in the third region 139A is half the film thickness T2 of the first oxide semiconductor layer 130A in the region overlapping the first electrode 140A in a plan view (T2 / 2). ) It is longer than that.
  • the vertical and horizontal widths of the third region 139A in a cross-sectional view are larger than half (T2 / 2) of the film thickness T2 of the first oxide semiconductor layer 130A.
  • the semiconductor device 10A according to the second embodiment has the effect of improving the electrical characteristics of the semiconductor device 10A by providing the third region 139A having the following characteristics. This effect is remarkable when the third region 139A satisfies the above conditions.
  • the channel region 131A, the first region 133A, the second region 135A, and the third region 139A are each formed from one oxide semiconductor layer, and all have the same composition and the same crystal state immediately after film formation. Is. However, in the first oxide semiconductor layer 130A, the composition and the crystal state of the first oxide semiconductor layer 130A in each of the above regions are different due to the influence of the manufacturing process of the semiconductor device 10A.
  • the degree of uneven distribution of indium in the channel region 131A, the first region 133A, and the second region 135A is the same as that in the first embodiment, the description thereof will be omitted.
  • indium is not unevenly distributed as in the channel region 131A.
  • the presence or absence of indium uneven distribution in the first oxide semiconductor layer 130A may differ depending on the evaluation method and evaluation accuracy, but it is assumed that indium is unevenly distributed in the first oxide semiconductor layer 130A in the third region 139A. When this is done, the degree of uneven distribution of indium in the first oxide semiconductor layer 130A is smaller in the third region 139A than in the first region 133A and the second region 135A.
  • indium is more uniformly present than in the first region 133A and the second region 135A.
  • the degree of uneven distribution of indium in the channel region 131A and the third region 139A is almost the same. That is, for example, in the observation result of the cross-section TEM image, the cross-section STEM image, the cross-section SEM image, or the surface analysis of the EDX, there is almost no difference between the channel region 131A and the third region 139A.
  • the first oxide semiconductor layer 130A of each of the channel region 131A and the third region 139A is continuously connected.
  • FIG. 12 is a cross-sectional TEM image of the semiconductor device according to the embodiment of the present invention. Similar to FIG. 4, a structure in which a titanium layer 145A and an aluminum layer 147A are laminated from below is used as the first electrode 140A. IGZO is used as the first oxide semiconductor layer 130A.
  • FIG. 12 the positions of the channel region 131A, the first region 133A, the second region 135A, and the third region 139A are as shown in the drawings.
  • a first region 133A is provided below the first electrode 140A, and a second region 135A and a third region 139A are provided adjacent to each other below the first region 133A.
  • the third region 139A is provided between the channel region 131A and the second region 135A.
  • the first oxide semiconductor layer 130A in the third region 139A has a “bright” portion in terms of contrast in the cross-sectional image, similarly to the first oxide semiconductor layer 130A in the channel region 131A.
  • the "dark” part is present almost uniformly. Therefore, it is determined that indium is not unevenly distributed in the first oxide semiconductor layer 130A in the third region 139A.
  • FIG. 13A and 13B are a cross-sectional STEM image of the semiconductor device according to the embodiment of the present invention and the corresponding EDX mapping measurement results.
  • the sample of the cross-section STEM image shown in FIG. 13A is the same as the sample of the cross-section TEM image shown in FIG.
  • the upper and lower ends correspond to the ends of the first electrode 140A (the lower left end of the titanium layer 145A of the first electrode 140A in FIGS. 13A and 13B).
  • a dotted line extending in the direction is shown.
  • the region corresponding to the titanium layer 145A is surrounded by a dotted line.
  • the channel region 131A and the third region 139A of the first oxide semiconductor layer 130A are regions having higher uniformity than the other regions.
  • the channel region 131A and the third region 139A of the first oxide semiconductor layer 130A are regions in which the size of the mass of the “bright” portion is smaller than that of the other regions. That is, the channel region 131A and the third region 139A are regions in which the indium is not unevenly distributed in the first oxide semiconductor layer 130A.
  • the first oxide semiconductor layer 130A in the channel region 131A and the third region 139A is indium as compared with the first oxide semiconductor layer 130A in the first region 133A and the second region 135A.
  • Indium is unevenly distributed in the first oxide semiconductor layer 130A of the first region 133A and the second region 135A.
  • FIGS. 14A, 14B, 15A, and 15B are EDX line analysis results obtained by measuring a cross-sectional STEM image of a semiconductor device according to an embodiment of the present invention and a part thereof.
  • the sample of the cross-section STEM image shown in FIGS. 14A and 15A is the same as the sample of the cross-section STEM image shown in FIG. 13A.
  • the region where the EDX line analysis was performed is shown by the dotted line. Since each spectrum shown in the EDX line analysis results of FIGS. 14B and 15B is the same as that of FIG. 6, the description thereof will be omitted.
  • indium dense regions 133A-3 (see FIG. 14A) and 135A-4 (see FIG. 15A) are present in the first region 133A and the second region 135A, respectively.
  • a peak is confirmed in the spectrum of In in these indium-dense regions.
  • the signal intensities of Ga, Zn, and O decrease in the region where a large peak of In exists. That is, it is considered that In is densely or crystallized in the indium dense region 135A-4, and a composition different from that of IGZO is locally formed.
  • FIG. 16A is a diagram showing the electrical characteristics of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 16B is a diagram showing the electrical characteristics of the semiconductor device according to the second embodiment of the present invention.
  • the electrical characteristic 210 of FIG. 16A is the electrical characteristic of the semiconductor device 10 of the first embodiment.
  • the electrical characteristic 210A of FIG. 16B is the electrical characteristic of the semiconductor device 10A of the second embodiment.
  • the [channel length / channel width] of the semiconductor device used in the test is [3.5 ⁇ m / 4.0 ⁇ m].
  • the measurement conditions for the electrical characteristics shown in FIGS. 16A and 16B are as follows. -Source-drain voltage: 0.1V, 10V -Gate scanning voltage: -15V to 15V ⁇ Measurement environment: Dark room ⁇ Stage temperature at the time of measurement: R. T.
  • the semiconductor device 10A (electrical characteristic 210A) according to the second embodiment has a steeper ON current rise than the semiconductor device 10 (electrical characteristic 210) according to the first embodiment. is there.
  • the structural difference between the semiconductor device 10 according to the first embodiment and the semiconductor device 10A according to the second embodiment is that in the semiconductor device 10, the second region 135 in which indium is unevenly distributed exists up to the vicinity of the channel region 131.
  • indium is not segregated between the channel region 131A and the second region 135A (or the degree of uneven distribution of indium is smaller than that of the second region 135A). This is the point where the region 139A exists.
  • the above-mentioned third region 139A needs to have a certain size or more. As shown in FIG. 16, in order to obtain the electrical characteristic in which the ON current rises sharply, the third region 139A needs to be continuously present in a region wider than the square 138A (see FIG. 11).
  • the length T1 of one side of the square 138A is at least half (T2 / 2) of the film thickness T2 of the first oxide semiconductor layer 130A in the region overlapping with the first electrode 140A in a plan view.
  • the configuration is illustrated, but is not limited to this configuration.
  • the length T1 of one side of the square 138A may be 60% or more, 70% or more, 80% or more, or 90% or more of the film thickness T2.
  • indium contained in the first oxide semiconductor layer 130 is unevenly distributed (or crystallized) in the first oxide semiconductor layer 130 below the first electrode 140, so that at least NBTIS is used.
  • the reliability in the test can be improved.
  • the second region 135 exists up to the vicinity of the channel region 131 as shown in the first embodiment, the rise of the ON current becomes gentle.
  • IZGO it is known that a conduction band is formed by the 5s orbit of indium. If the composition of IZGO is biased due to the uneven distribution of indium as in the second region 135, it is considered that the conduction path is interrupted and the resistance as the IZGO film increases. For this reason, in the case of the semiconductor device 10 of the first embodiment, the resistance value of the first oxide semiconductor layer 130 in the second region 135 near the channel region 131 is high, so that the rise of the ON current becomes slow. Guess.
  • the third region 139A between the channel region 131A and the second region 135A is a region in which indium is not unevenly distributed
  • the first oxide semiconductor in the third region 139A The resistance value of the layer 130A is considered to be smaller than the resistance value of the first oxide semiconductor layer 130A in the second region 135A.
  • the reliability of the semiconductor device 10A in the NBTIS test is also improved as compared with the conventional semiconductor device 10Z (see FIG. 10A) as well as the reliability of the semiconductor device 10 (see FIG. 10B).
  • the test result 200A is the result of the reliability test performed on the semiconductor device 10A of the second embodiment.
  • the reliability can be improved as in the semiconductor device 10 according to the first embodiment, and the rise of the ON current is steep as described above. Electrical characteristics can be obtained.
  • FIGS. 18 to 22 A display device using a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 18 to 22.
  • a configuration in which the semiconductor device described in the first and second embodiments described above is applied to a circuit of a liquid crystal display device will be described.
  • FIG. 18 is a plan view showing an outline of a display device according to an embodiment of the present invention.
  • the display device 20B includes an array substrate 300B, a seal portion 400B, a facing substrate 500B, a flexible printed circuit board 600B (FPC600B), and an IC chip 700B.
  • the array substrate 300B and the facing substrate 500B are bonded by the seal portion 400B.
  • a plurality of pixel circuits 310B are arranged in a matrix in the liquid crystal region 22B surrounded by the seal portion 400B.
  • the liquid crystal region 22B is a region that overlaps with the liquid crystal element 410B described later in a plan view.
  • the seal area 24B provided with the seal portion 400B is an area around the liquid crystal area 22B.
  • the FPC 600B is provided in the terminal area 26B.
  • the terminal region 26B is a region where the array substrate 300B is exposed from the facing substrate 500B, and is provided outside the seal region 24B.
  • the outside of the seal region 24B means the outside of the region where the seal portion 400B is provided and the region surrounded by the seal portion 400B.
  • the IC chip 700B is provided on the FPC 600B.
  • the IC chip 700B supplies a signal for driving each pixel circuit 310B.
  • FIG. 19 is a block diagram showing a circuit configuration of a display device according to an embodiment of the present invention.
  • a source driver circuit 320B is provided at a position adjacent to the liquid crystal region 22B in which the pixel circuit 310B is arranged in the D1 direction (column direction), and is provided in the D2 direction with respect to the liquid crystal region 22B.
  • a gate driver circuit 330B is provided at a position adjacent to (row direction).
  • the source driver circuit 320B and the gate driver circuit 330B are provided in the above-mentioned seal region 24B.
  • the region where the source driver circuit 320B and the gate driver circuit 330B are provided is not limited to the seal region 24B, and may be any region as long as it is outside the region where the pixel circuit 310B is provided.
  • the source wiring 321B extends from the source driver circuit 320B in the D1 direction, and is connected to a plurality of pixel circuits 310B arranged in the D1 direction.
  • Gate wiring 331B extends in the D2 direction from the gate driver circuit 330B and is connected to a plurality of pixel circuits 310B arranged in the D2 direction.
  • a terminal portion 333B is provided in the terminal area 26B.
  • the terminal portion 333B and the source driver circuit 320B are connected by the connection wiring 341B.
  • the terminal portion 333B and the gate driver circuit 330B are connected by the connection wiring 341B.
  • the semiconductor device shown in the first embodiment and the second embodiment is applied to the transistors included in the pixel circuit 310B, the source driver circuit 320B, and the gate driver circuit 330B.
  • FIG. 20 is a circuit diagram showing a pixel circuit of a display device according to an embodiment of the present invention.
  • the pixel circuit 310B includes elements such as a transistor 800B, a holding capacity 890B, and a liquid crystal element 410B.
  • the transistor 800B has a first gate electrode 810B, a first source electrode 830B, and a first drain electrode 840B.
  • the first gate electrode 810B is connected to the gate wiring 331B.
  • the first source electrode 830B is connected to the source wiring 321B.
  • the first drain electrode 840B is connected to the holding capacity 890B and the liquid crystal element 410B.
  • the semiconductor device shown in the first embodiment and the second embodiment is applied to the transistor shown in FIG.
  • 830B is referred to as a source electrode and 840B is referred to as a drain electrode, but the function as a source and the function as a drain of each electrode may be interchanged.
  • FIG. 21 is a cross-sectional view of a display device according to an embodiment of the present invention.
  • the display device 20B is a display device in which transistors 800B and 900B having different structures are provided on the same substrate.
  • the structure of the transistor 800B is different from the structure of the transistor 900B.
  • the transistor 800B is a bottom gate type transistor in which the first oxide semiconductor layer 820B is used as a channel.
  • the transistor 900B is a top gate type transistor in which a semiconductor layer 920B is used as a channel.
  • the transistor 800B is used in the pixel circuit 310B
  • the transistor 900B is used in the source driver circuit 320B and the gate driver circuit 330B.
  • the transistor 900B may be used in the pixel circuit 310B.
  • the transistor 800B is a transistor formed on the substrate 301B, and has insulating layers 340B, 342B, 344B, and 346B as a base layer.
  • the first gate electrode 810B is provided on the insulating layer 346B.
  • a first oxide semiconductor layer 820B is provided above the first gate electrode 810B.
  • the first gate electrode 810B faces the first oxide semiconductor layer 820B.
  • An insulating layer 348B that functions as a gate insulating layer is provided between the first gate electrode 810B and the first oxide semiconductor layer 820B.
  • a first source electrode 830B is provided at one end of the pattern of the first oxide semiconductor layer 820B, and a first drain electrode 840B is provided at the other end.
  • the first source electrode 830B and the first drain electrode 840B are connected to the first oxide semiconductor layer 820B on the upper surface and the side surface of the first oxide semiconductor layer 820B, respectively.
  • the first insulating layers 350B and 352B are provided on the first oxide semiconductor layer 820B, the first source electrode 830B, and the first drain electrode 840B.
  • the first insulating layers 350B and 352B are provided with openings 851B and 861B.
  • a first source wiring 850B is provided above the first insulating layer 352B and inside the opening 851B.
  • a first drain wiring 860B is provided above the first insulating layer 352B and inside the opening 861B.
  • An oxide layer 853B is provided between the upper surface of the first insulating layer 352B and the first source wiring 850B.
  • An oxide layer 855B is provided between the upper surface of the first insulating layer 352B and the first drain wiring 860B.
  • a second insulating layer 354B is provided on the first source wiring 850B and the first drain wiring 860B.
  • a common electrode 880B commonly provided for a plurality of pixels is provided on the second insulating layer 354B.
  • a second insulating layer 356B is provided on the common electrode 880B.
  • the second insulating layer 354B and 356B are provided with a third opening 871B.
  • a pixel electrode 870B is provided on the second insulating layer 356B and inside the third opening 871B. The pixel electrode 870B is connected to the first drain wiring 860B.
  • FIG. 22 is a plan view of a pixel electrode and a common electrode of the display device according to the embodiment of the present invention.
  • the common electrode 880B has a superposed region that overlaps with the pixel electrode 870B in a plan view and a non-superimposed region that does not overlap with the pixel electrode 870B.
  • a voltage is supplied between the pixel electrode 870B and the common electrode 880B, a transverse electric field is formed from the pixel electrode 870B in the superposed region toward the common electrode 880B in the non-superimposed region.
  • the gradation of pixels is determined by the operation of the liquid crystal molecules contained in the liquid crystal element 410B by this lateral electric field.
  • the semiconductor device 10 or 10A of FIGS. 1, 3 or 11 can be applied as the transistor 800B.
  • each member in each drawing corresponds as follows.
  • the first gate electrode 110 corresponds to the first gate electrode 810B.
  • the first gate insulating layer 120 corresponds to the insulating layer 348B.
  • the first oxide semiconductor layer 130 corresponds to the first oxide semiconductor layer 820B.
  • the first source electrode 141 corresponds to the first source electrode 830B.
  • the first drain electrode 143 corresponds to the first drain electrode 840B.
  • the first insulating layer 150 corresponds to the first insulating layers 350B and 352B.
  • the first opening 151 corresponds to the opening 851B.
  • the first opening 153 corresponds to the opening 861B.
  • the oxide layer 160 corresponds to the oxide layers 853B and 855B.
  • the first source wiring 171 corresponds to the first source wiring 850B.
  • the first drain wiring 173 corresponds to the first drain wiring 860B.
  • the transistor 900B is a transistor formed on the substrate 301B and has an insulating layer 340B as a base layer.
  • a light-shielding layer 910B is provided on the insulating layer 340B.
  • An insulating layer 342B is provided on the light shielding layer 910B.
  • a semiconductor layer 920B is provided on the insulating layer 342B.
  • a second gate electrode 930B is provided above the semiconductor layer 920B.
  • An insulating layer 344B that functions as a gate insulating layer is provided between the semiconductor layer 920B and the second gate electrode 930B. Insulating layers 346B, 348B, 350B, and 352B are provided on the second gate electrode 930B.
  • These insulating layers are provided with openings 941B and 951B.
  • a second source wiring 940B is provided above the insulating layer 352B and inside the opening 941B.
  • a second drain wiring 950B is provided above the insulating layer 352B and inside the opening 951B.
  • An insulating layer 354B is provided on the second source wiring 940B and the second drain wiring 950B.
  • the second gate electrode 930B is provided below the same layer (insulation layer 348B) as the gate insulating layer of the transistor 800B.
  • FIGS. 23 and 24 A display device using a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 23 and 24.
  • the configuration in which the semiconductor device described in the first and second embodiments described above is applied to the circuit of the organic EL display device will be described. Since the outline and circuit configuration of the display device 20C are the same as those shown in FIGS. 18 and 19, the description thereof will be omitted.
  • FIG. 23 is a circuit diagram showing a pixel circuit of a display device according to an embodiment of the present invention.
  • the pixel circuit 310C includes elements such as a drive transistor 960C, a selection transistor 970C, a holding capacity 980C, and a light emitting element DO.
  • the source electrode of the selection transistor 970C is connected to the signal line 971C, and the gate electrode of the selection transistor 970C is connected to the gate line 973C.
  • the source electrode of the drive transistor 960C is connected to the anode power supply line 961C, and the drain electrode of the drive transistor 960C is connected to one end of the light emitting element DO.
  • the other end of the light emitting element DO is connected to the cathode power line 963C.
  • the gate electrode of the drive transistor 960C is connected to the drain electrode of the selection transistor 970C.
  • the holding capacity 980C is connected to the gate electrode and the drain electrode of the drive transistor 960C.
  • a gradation signal that determines the emission intensity of the light emitting element DO is supplied to the signal line 971C.
  • a signal for selecting a pixel row for writing the gradation signal is supplied to the gate line 973C.
  • FIG. 24 is a cross-sectional view of a display device according to an embodiment of the present invention.
  • the configuration of the display device 20C shown in FIG. 24 is similar to that of the display device 20B shown in FIG. 21, but the structure above the insulating layer 354C of the display device 20C is the structure above the insulating layer 354B of the display device 20B. Is different from.
  • the same configuration as that of the display device 20B shown in FIG. 21 will be omitted, and the differences from the display device 20B will be described.
  • the display device 20C has a pixel electrode 981C, a light emitting layer 983C, and a common electrode 985C above the insulating layer 354C.
  • the pixel electrode 981C is provided on the insulating layer 354C and inside the third opening 871C.
  • An insulating layer 358C is provided on the pixel electrode 981C.
  • the insulating layer 358C is provided with an opening 359C.
  • the opening 359C corresponds to the light emitting region. That is, the insulating layer 358C defines the pixels.
  • a light emitting layer 983C and a common electrode 985C are provided on the pixel electrode 981C exposed by the opening 359C.
  • the pixel electrode 981C and the light emitting layer 983C are individually provided for each pixel.
  • the common electrode 985C is provided in common to a plurality of pixels.
  • the light emitting layer 983C different materials are used depending on the display color of the pixels.
  • the semiconductor devices described in the first and second embodiments are applied to a liquid crystal display device and an organic EL display device are exemplified, but other than these display devices.
  • the semiconductor device may be applied to a display device (for example, a self-luminous display device other than an organic EL display device or an electronic paper type display device).
  • the above semiconductor devices can be applied to small and medium-sized display devices to large-sized display devices without particular limitation.
  • the present invention also includes a device in which a person skilled in the art appropriately adds, deletes, or changes the design of a component based on the semiconductor device and the display device of each embodiment, or adds, omits, or changes the conditions of a process. As long as it has the gist of the above, it is included in the scope of the present invention.
  • 10 Semiconductor device, 20B: Display device, 22B: Liquid crystal area, 24B: Seal area, 26B: Terminal area, 100: Substrate, 110: 1st gate electrode, 120: 1st gate insulating layer, 130: 1st oxide Semiconductor layer, 131: channel region, 133: first region, 133-1, 133A-3, 135-1, 135-2, 135A-4: indium dense region, 135: second region, 137Z: fourth region, 138A: Square, 139A: 3rd region, 140: 1st electrode, 141: 1st source electrode, 143: 1st drain electrode, 145: Titanium layer, 147: Aluminum layer, 150: 1st insulating layer, 151, 153 : 1st opening, 160: Oxide layer, 161, 163: 2nd opening, 170: 1st conductive layer, 171: 1st source wiring, 173: 1st drain wiring, 200: Test result, 210: Electrical characteristics, 300B

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Abstract

半導体装置は、インジウムを含む酸化物半導体層と、前記酸化物半導体層に対向するゲート電極と、前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、前記酸化物半導体層の上方から前記酸化物半導体層に接する第１電極と、を有する。平面視で、前記第１電極と重なる領域の前記酸化物半導体層において、インジウムが偏在している。前記ゲート電極及び前記ゲート絶縁層は、前記酸化物半導体層の下方に設けられていてもよい。

Description

半導体装置
　本発明の実施形態の一つは、半導体装置及び表示装置に関する。特に、本発明の実施形態の一つは、チャネルとして酸化物半導体が用いられた半導体装置及び当該半導体装置を用いた表示装置に関する。
　最近、アモルファスシリコン、低温ポリシリコン、および単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている（例えば、特許文献１）。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができる。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。
　酸化物半導体をチャネルに用いた半導体装置が安定した動作をするために、その製造工程において酸化物半導体により多くの酸素を供給し、酸化物半導体に形成される酸素欠損を少なくすることが重要である。酸化物半導体に酸素を供給する方法の一つとして、特許文献１では、酸化物半導体を覆う絶縁層を、当該絶縁層が酸素をより多く含む条件で形成する技術が開示されている。
特開２０１８－７８３３９
　しかしながら、酸素をより多く含む条件で形成された絶縁層は欠陥を多く含む。その影響で、その欠陥に電子がトラップされることが原因と考えられる半導体装置の特性異常又は信頼性試験における特性変動が発生する。一方、欠陥の少ない絶縁層を用いると、絶縁層に含まれる酸素を多くすることができない。したがって、絶縁層から酸化物半導体に十分に酸素を供給することができない。このように、酸化物半導体を覆う絶縁層として酸素を多く含む絶縁層が用いられた場合であっても、半導体装置の信頼性を向上させるための半導体装置構造及びその製造方法を実現することが要求されている。
　本発明の実施形態の一つは、信頼性が高い半導体装置を実現することを課題の一つとする。
　本発明の一実施形態に係る半導体装置は、インジウムを含む酸化物半導体層と、前記酸化物半導体層に対向するゲート電極と、前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、前記酸化物半導体層の上方から前記酸化物半導体層に接する第１電極と、を有する。平面視で前記第１電極と重なる領域の前記酸化物半導体層において、インジウムが偏在している。
本発明の一実施形態に係る半導体装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の概要を示す平面図である。 本発明の一実施形態に係る半導体装置の一部を拡大した断面図である。 本発明の一実施形態に係る半導体装置の断面ＴＥＭ像である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸマッピング測定結果である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸのライン分析結果である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸのライン分析結果である。 従来の半導体装置の断面ＴＥＭ像である。 従来の半導体装置の断面ＳＴＥＭ像である。 従来の半導体装置のＥＤＸマッピング測定結果である。 従来の半導体装置の信頼性試験結果を示す図である。 本発明の一実施形態に係る半導体装置の信頼性試験結果を示す図である。 本発明の一実施形態に係る半導体装置の一部を拡大した断面図である。 本発明の一実施形態に係る半導体装置の断面ＴＥＭ像である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸマッピング測定結果である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸのライン分析結果である。 本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。 本発明の一実施形態に係る半導体装置のＥＤＸのライン分析結果である。 本発明の第１実施形態に係る半導体装置の電気特性を示す図である。 本発明の第２実施形態に係る半導体装置の電気特性を示す図である。 本発明の一実施形態に係る半導体装置の信頼性試験結果を示す図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の断面図である。 本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。 本発明の一実施形態に係る表示装置の画素回路を示す回路図である。 本発明の一実施形態に係る表示装置の断面図である。
　以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定しない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。
　本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味し、トランジスタの上方の画素電極と表現する場合、平面視でトランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視でトランジスタと画素電極とが重なる位置関係を意味する。
　「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
　本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
　以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
〈第１実施形態〉
　図１～図７を用いて、本発明の一実施形態に係る半導体装置について説明する。以下に示す実施形態の半導体装置は、表示装置に用いられるトランジスタの他に、例えば、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられてもよい。
［半導体装置１０の構成］
　図１～図３を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図２は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。図３は、本発明の一実施形態に係る半導体装置の一部を拡大した断面図である。
　図１に示すように、半導体装置１０は基板１００の上方に設けられている。半導体装置１０は、第１ゲート電極１１０、第１ゲート絶縁層１２０、第１酸化物半導体層１３０、第１ソース電極１４１、第１ドレイン電極１４３、第１絶縁層１５０、酸化物層１６０、第１ソース配線１７１、及び第１ドレイン配線１７３を有する。第１ソース電極１４１及び第１ドレイン電極１４３を特に区別しない場合、これらの電極を第１電極１４０という場合がある。第１ソース配線１７１及び第１ドレイン配線１７３を特に区別しない場合、これらの配線を第１導電層１７０という場合がある。
　第１ゲート電極１１０は基板１００の上に設けられている。第１ゲート電極１１０は第１酸化物半導体層１３０に対向する。第１ゲート絶縁層１２０は、第１ゲート電極１１０と第１酸化物半導体層１３０との間に設けられている。第１電極１４０は第１ゲート絶縁層１２０の上及び第１酸化物半導体層１３０の上に設けられている。第１電極１４０は、第１ゲート絶縁層１２０の上面から第１酸化物半導体層１３０のパターン端部に乗り上げて、第１酸化物半導体層１３０の上面まで連続している。つまり、第１電極１４０は第１酸化物半導体層１３０の上方から第１酸化物半導体層１３０に接している。
　詳細は後述するが、第１酸化物半導体層１３０はインジウムを含む酸化物半導体である。第１酸化物半導体層１３０は、第１ソース電極１４１と第１ドレイン電極１４３との間にチャネル領域１３１を備えている。つまり、第１ソース電極１４１及び第１ドレイン電極１４３の各々は、チャネル領域１３１の端部において、第１酸化物半導体層１３０に接している。第１ソース電極１４１及び第１ドレイン電極１４３の下方における第１酸化物半導体層１３０中では、第１酸化物半導体層１３０に含まれるインジウムが偏在している。換言すると、平面視で第１電極１４０と重なる領域の第１酸化物半導体層１３０中では、第１酸化物半導体層１３０に含まれるインジウムが偏在している。
　発明者らによって、第１酸化物半導体層１３０のうち第１電極１４０の下方の（平面視で第１電極１４０と重なる領域の）第１酸化物半導体層１３０について、第１酸化物半導体層１３０に含まれるインジウムを偏析させて、第１酸化物半導体層１３０をインジウムが偏在した状態にすることで、半導体装置１０の信頼性が向上することが見出された。
　第１絶縁層１５０は、第１酸化物半導体層１３０及び第１電極１４０を覆う。第１絶縁層１５０には第１開口１５１、１５３が設けられている。第１開口１５１は第１ソース電極１４１に達する開口である。第１開口１５３は第１ドレイン電極１４３に達する開口である。酸化物層１６０は第１絶縁層１５０の上に設けられている。酸化物層１６０には第２開口１６１、１６３が設けられている。第２開口１６１は第１開口１５１と連続する開口である。第２開口１６３は第１開口１５３と連続する開口である。
　第１導電層１７０は酸化物層１６０の上及び第１開口１５１、１５３の内部に設けられている。平面視で、第１開口１５１、１５３を除き、第１導電層１７０は酸化物層１６０と同じ領域に設けられている。つまり、平面視で第１導電層１７０が設けられていない領域には酸化物層１６０は設けられておらず、第１絶縁層１５０が酸化物層１６０から露出されている。第１導電層１７０は第１開口１５１、１５３の底部で第１電極１４０に接しており、第１電極１４０を介して第１酸化物半導体層１３０に電気的に接続されている。
　図２に示すように、平面視で第１酸化物半導体層１３０は第１ゲート電極１１０の内側に設けられている。特に、半導体装置１０のチャネルが形成される領域において、第１酸化物半導体層１３０は第１ゲート電極１１０の内側に設けられている。換言すると、平面視で第１酸化物半導体層１３０のパターンの外縁は、第１ゲート電極１１０のパターンの外縁によって囲まれている。平面視で第１電極１４０は第１酸化物半導体層１３０を横切っている。換言すると、第１電極１４０は第１酸化物半導体層１３０と交差している。第２開口１６１は平面視で第１開口１５１と重なっている。第２開口１６３は平面視で第１開口１５３と重なっている。平面視で第１電極１４０と重なる領域の第１酸化物半導体層１３０中には、第１酸化物半導体層１３０に含まれるインジウムが偏在している。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
　図３は、図１において点線枠で囲まれた領域の拡大図である。図３に示すように、第１酸化物半導体層１３０にはチャネル領域１３１、第１領域１３３、及び第２領域１３５が設けられている。チャネル領域１３１は、第１酸化物半導体層１３０の上方に第１電極１４０が設けられていない領域である。第１領域１３３及び第２領域１３５は、第１酸化物半導体層１３０の上方に第１電極１４０が設けられた領域である。換言すると、チャネル領域１３１は、平面視で第１酸化物半導体層１３０が第１電極１４０から露出された領域である。第１領域１３３及び第２領域１３５は、平面視で第１酸化物半導体層１３０が第１電極１４０と重なる領域である。
　チャネル領域１３１、第１領域１３３、及び第２領域１３５は、それぞれ１つの酸化物半導体層から形成されており、成膜直後の状態ではいずれも同一の組成及び同一の結晶状態である。しかし、半導体装置１０の製造工程の影響によって、上記の各領域における第１酸化物半導体層１３０の組成及び結晶状態は異なっている。
　第１領域１３３及び第２領域１３５における第１酸化物半導体層１３０では、第１酸化物半導体層１３０に含まれるインジウムが偏在している。一方、チャネル領域１３１における第１酸化物半導体層１３０では、インジウムは偏在していない。第１酸化物半導体層１３０におけるインジウムの偏在の有無は、評価方法及び評価精度によって異なる場合がある。仮に、チャネル領域１３１における第１酸化物半導体層１３０においてインジウムが偏在していると評価された場合、チャネル領域１３１に比べて第１領域１３３及び第２領域１３５の方が、第１酸化物半導体層１３０におけるインジウムの偏在の程度が大きい。第１領域１３３に比べて第２領域１３５の方が、第１酸化物半導体層１３０におけるインジウムの偏在の程度が大きい。
　インジウムの偏在の程度が大きいとは、インジウムが偏在している領域が相対的に大きいこと、他の領域に比べてインジウムの濃度が高い領域（高濃度領域）のサイズが相対的に大きいこと、又は結晶化したインジウムのサイズ（又は結晶粒径）が相対的に大きいことを意味する。
　その他に、例えば断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ；透過型電子顕微鏡）像、断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ；走査型透過電子顕微鏡）像、又は断面ＳＥＭ（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ；走査型電子顕微鏡）像において、チャネル領域１３１における第１酸化物半導体層１３０に比べて第１領域１３３及び第２領域１３５における第１酸化物半導体層１３０の方が相対的にコントラストが大きい場合に、チャネル領域１３１に比べて第１領域１３３及び第２領域１３５の方がインジウムの偏在の程度が大きいと判断できる。
　又は、上記の断面像におけるコントラストにおいて、「明」の部分又は「暗」の部分の塊のサイズが相対的に大きい場合に、インジウムの偏在の程度が大きいと判断できる。又は、例えば、ＳＥＭ又はＳＴＥＭを用いたＥＤＸ（Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ　ｓｐｅｃｔｒｏｍｅｔｒｙ；エネルギー分散型Ｘ線分光法）のマッピング分析（面分析）において、インジウムに起因する信号強度が他の領域よりも大きい領域、つまりインジウムが密集した領域が相対的に大きい場合に、インジウムの偏在の程度が大きいと判断できる。
［第１酸化物半導体層１３０におけるインジウムの偏在］
　図４～図７を用いて、第１酸化物半導体層１３０のチャネル領域１３１、第１領域１３３、及び第２領域１３５におけるインジウムの偏在の様子について説明する。
　図４は、本発明の一実施形態に係る半導体装置の断面ＴＥＭ像である。図４では、第１電極１４０として、下からチタン（Ｔｉ）、アルミニウム（Ａｌ）が積層された構造が用いられている。チタン層１４５とアルミニウム層１４７とは、それぞれの異なる結晶状態に起因して断面視における模様が異なっている。第１酸化物半導体層１３０としてインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体（ＩＧＺＯ）が用いられている。第１酸化物半導体層１３０のうち、その上方に第１電極１４０が設けられていない領域がチャネル領域１３１であり、その上方に第１電極１４０が設けられた領域が第１領域１３３及び第２領域１３５に相当する。図４において、重い元素ほど暗く表示されている。
　図４に示すように、断面像のコントラストにおける明暗について、第１領域１３３及び第２領域１３５における第１酸化物半導体層１３０の「暗」の部分の塊のサイズは、チャネル領域１３１における第１酸化物半導体層１３０の「暗」の部分の塊のサイズよりも大きい。図４において、チャネル領域１３１における第１酸化物半導体層１３０では、「明」の部分と「暗」の部分とが略均一に存在しているため、インジウムは偏在していないと判断される。一方、第１領域１３３及び第２領域１３５における第１酸化物半導体層１３０では、「暗」の部分が局在しているため、インジウムは偏在していると判断される。以下の説明において、「明」の部分及び「暗」の部分という表現は、断面像のコントラストにおける明暗を意味する。
　第２領域１３５における第１酸化物半導体層１３０の「暗」の部分の塊のサイズは、第１領域１３３における第１酸化物半導体層１３０の「暗」の部分の塊のサイズよりも大きい。つまり、チャネル領域１３１よりも、第１領域１３３及び第２領域１３５の方が、第１酸化物半導体層１３０のインジウムの偏在の程度が大きい。第１領域１３３よりも第２領域１３５の方が第１酸化物半導体層１３０のインジウムの偏在の程度が大きい。インジウムの偏在はインジウムの結晶化に起因していると考えられるため、第１領域１３３よりも第２領域１３５の方が第１酸化物半導体層１３０において偏在したインジウムの結晶粒径が大きい、ということができる。チタン層１４５とアルミニウム層１４７との間にチタンとアルミニウムとが反応した混晶領域が形成されている。
　図５Ａは、本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像である。図５Ｂは、本発明の一実施形態に係る半導体装置のＥＤＸマッピング測定結果である。図５Ａ及び図５Ｂに示す断面ＳＴＥＭ像及びＥＤＸマッピング測定の試料は、図４に示す断面ＴＥＭ像の試料と同じである。図５Ａに示すＳＴＥＭ像は、ＨＡＡＤＦ（Ｈｉｇｈ－Ａｎｇｌｅ　Ａｎｎｕｌａｒ　Ｄａｒｋ　Ｆｉｅｌｄ）－ＳＴＥＭ像である。つまり、図５Ａにおいて、重い元素は明るく表示されている。図５Ａに示されたＳＴＥＭ像及び図５Ｂに示されたＥＤＸマッピング像は、同じ試料の同じ箇所を測定したものである。
　図５ＡのＳＴＥＭ像及び図５ＢのＥＤＸマッピング像のそれぞれにおいて、第１電極１４０の端部（図５Ａ及び図５Ｂにおける第１電極１４０のチタン層１４５の左下の端部）に対応する位置に上下方向に延びる点線が示されている。ＥＤＸマッピング像において、チタン層１４５に相当する領域が点線で囲まれている。
　図５ＡのＳＴＥＭ像及び図５ＢのＥＤＸマッピング像に示すように、第１酸化物半導体層１３０のチャネル領域１３１は、他の領域に比べてインジウムの均一性が高い領域である。換言すると、第１酸化物半導体層１３０のチャネル領域１３１は、他の領域に比べて「明」の部分の塊のサイズが小さい領域である。つまり、チャネル領域１３１は、第１酸化物半導体層１３０におけるインジウムの偏在がない領域である。
　一方、第１領域１３３及び第２領域１３５は、いずれも第１酸化物半導体層１３０においてインジウムが偏在した領域である。第１領域１３３と第２領域１３５とを比較すると、第２領域１３５における「明」の部分の塊のサイズは、第１領域１３３における「明」の部分の塊のサイズよりも大きい。
　図５ＢのＥＤＸマッピング像に示すように、図５ＡのＳＴＥＭ像で確認された「明」の部分では、ＥＤＸ分析におけるインジウムの強度が他の部分に比べて大きい。つまり、ＳＴＥＭ像における「明」の部分にはインジウムが密集している。以下の説明において、「明」の部分の塊が存在する領域はインジウムが密集している領域なので「インジウム密集領域」といい、「暗」の部分の塊が存在する領域はインジウムが欠乏している領域なので「インジウム欠乏領域」という。インジウムが偏在している領域は、インジウム密集領域及びインジウム欠乏領域を含む領域である。
　上記のように、第１領域１３３よりも第２領域１３５の方が第１酸化物半導体層１３０のインジウムの偏在の程度が大きい。上記と同様に、インジウムの偏在はインジウムの結晶化に起因していると考えられるため、第１領域１３３よりも第２領域１３５の方が第１酸化物半導体層１３０において偏在したインジウムの結晶粒径が大きい、ということができる。
　図６Ａ、図６Ｂ、図７Ａ、及び図７Ｂは、本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像及びその一部を測定したＥＤＸ線分析結果である。図６Ａ及び図７Ａに示す断面ＳＴＥＭ像の試料は、図５Ａに示す断面ＳＴＥＭ像の試料と同じである。図６Ａ及び図７ＡのＳＴＥＭ像において、ＥＤＸのライン分析を行った領域が点線１５５で示されている。図６Ｂ及び図７ＢのＥＤＸライン分析結果において、横軸はライン分析における分析位置を示し、縦軸は各元素の信号強度を示す。ＥＤＸライン分析結果には、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）、及びチタン（Ｔｉ）のスペクトルが示されている。ＥＤＸライン分析結果のグラフ内の横軸の範囲において、それぞれ第１酸化物半導体層１３０及び第１電極１４０に対応する範囲が図示されている。
　図６Ａ及び図７ＡのＳＴＥＭ像において、第１領域１３３及び第２領域１３５のそれぞれにインジウム密集領域１３３－１、１３５－１（ともに図６Ａ参照）、１３３－２、１３５－２（ともに図７Ａ参照）が存在している。図６Ｂ及び図７ＢのＥＤＸライン分析結果に示すように、これらのインジウム密集領域では、Ｉｎのスペクトルにピークが確認される。特にインジウム密集領域１３５－１、１３５－２の各スペクトルに注目すると、Ｉｎのピークが存在する領域では、Ｇａ、Ｚｎ、Ｏの信号強度が低下している。つまり、インジウム密集領域１３５－１、１３５－２では、Ｉｎが密集又は結晶化しており、局所的にＩＧＺＯとは異なる組成が形成されていると考えられる。
［第１酸化物半導体層１３０にインジウムの偏在領域を形成する方法］
　第１酸化物半導体層１３０にインジウムの偏在領域を形成する方法として、さまざまな方法が挙げられるが、その方法の一例について説明する。例えば、第１電極１４０の上に第１絶縁層１５０が成膜された状態で、第１電極１４０の下方の第１酸化物半導体層１３０が加熱されることで、第１電極１４０の下方の第１酸化物半導体層１３０にインジウムの偏在領域を形成することができる。
　例えば、第１電極１４０の下方の第１酸化物半導体層１３０を局所的に加熱する方法として、第１電極１４０に対して上方からレーザ光を照射する方法が用いられる。レーザ光の波長として、第１酸化物半導体層１３０に対するレーザ光の吸収率に比べて第１電極１４０に対するレーザ光の吸収率が高い波長を選択することができる。このような波長のレーザ光を用いて第１電極１４０の上方からレーザ照射を行うことで、第１電極１４０を選択的に加熱することができる。したがって、第１電極１４０の下方の第１酸化物半導体層１３０を選択的に高温で加熱することができる。
　上記のように第１電極１４０の下方の第１酸化物半導体層１３０を選択的に加熱することで、その領域の第１酸化物半導体層１３０と第１電極１４０との間で化学反応が進る。この化学反応によって第１酸化物半導体層１３０中の酸化インジウムが還元されて、孤立したインジウム同士が結合し、インジウムの結晶化が進む。その結果、インジウムの偏在領域が形成される。
［チャネルとして酸化物半導体が用いられた従来の半導体装置］
　図８、図９Ａ、及び図９Ｂを用いて、チャネルとして酸化物半導体が用いられた従来の半導体装置について、酸化物半導体層におけるインジウムの偏在の有無を評価した結果について説明する。図８は、従来の半導体装置の断面ＴＥＭ像である。図９Ａ及び図９Ｂは、従来の半導体装置の断面ＳＴＥＭ像及びそれに対応するＥＤＸマッピング測定結果である。図８に示す半導体装置１０Ｚは、以下に示すように第１酸化物半導体層１３０Ｚにインジウムの偏在がない点を除き、図４に示す半導体装置１０と同じである。つまり、半導体装置１０Ｚを構成する各層の成膜条件は、半導体装置１０を構成する各層の成膜条件と同じである。
　図８は、図４に対応する断面ＴＥＭ像である。図８に示す第１電極１４０Ｚの構造は、図４と同様に、下からチタン層１４５Ｚ及びアルミニウム層１４７Ｚが積層された構造である。図４とは異なり、チタン層１４５Ｚとアルミニウム層１４７Ｚとの間にチタンとアルミニウムとが反応した混晶領域は形成されていない。第１酸化物半導体層１３０ＺとしてＩＧＺＯが用いられている。図８において、第１酸化物半導体層１３０Ｚのうち、その上方に第１電極１４０Ｚが設けられていない領域がチャネル領域１３１Ｚであり、その上方に第１電極１４０Ｚが設けられた領域が第４領域１３７Ｚである。第４領域１３７Ｚは、図４における第１領域１３３及び第２領域１３５に相当する領域である。
　図８に示すように、断面像のコントラストにおける明暗について、チャネル領域１３１Ｚ及び第４領域１３７Ｚにおける第１酸化物半導体層１３０Ｚでは、「明」の部分と「暗」の部分とが略均一に存在している。
　図９Ａに示す断面ＳＴＥＭ像の試料は、図８に示す断面ＴＥＭ像の試料と完全同一ではないが、それぞれの試料の断面構造は同じである。図９Ａに示すＳＴＥＭ像及び図９Ｂに示すＥＤＸマッピング像のそれぞれにおいて、第１電極１４０Ｚの端部（図９Ａ及び図９Ｂの各々における第１電極１４０Ｚのチタン層１４５Ｚの右下の端部）に対応する位置に上下方向に延びる点線が示されている。ＥＤＸマッピング像において、チタン層１４５Ｚに相当する領域が点線で囲まれている。図９Ａ及び図９Ｂに示すように、チャネル領域１３１Ｚ及び第４領域１３７Ｚにおける第１酸化物半導体層１３０Ｚでは、インジウムの偏在は確認されない。
［第１実施形態の半導体装置１０と従来の半導体装置１０Ｚとの信頼性比較］
　図１０Ａは、従来の半導体装置の信頼性試験結果を示す図である。図１０Ｂは、本発明の一実施形態に係る半導体装置の信頼性試験結果を示す図である。図１０Ｂに示す試験結果２００は第１実施形態の半導体装置１０に対して行われた信頼性試験の結果であり、図１０Ａに示す試験結果２００Ｚは従来の半導体装置１０Ｚに対して行われた信頼性試験の結果である。試験に用いられた半導体装置の［チャネル長／チャネル幅］は、いずれも［３．５μｍ／４．０μｍ］である。
　図１０Ａ及び図１０Ｂの信頼性試験はＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｈｅｒｍａｌ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）ストレス信頼性を評価する試験である。当該信頼性試験の条件は以下の通りである。
　　・光照射条件：白色ＬＥＤ　８，０００ｎｉｔｓ
　　・ゲート電圧：－３０Ｖ
　　・ソース及びドレイン電圧：０Ｖ
　　・ストレス印加時のステージ温度：６０℃
　図１０Ａ及び図１０Ｂでは、ストレス印加前（０ｓｅｃ）、及び各ストレス印加時間（１００ｓｅｃ～３６００ｓｅｃ）経過後に、それぞれの半導体装置の電気特性を評価した結果が重ねて表示されている。ストレス印加前、及びストレス印加後の半導体装置の電気特性の測定条件は以下の通りである。
　　・ソース－ドレイン間電圧：０．１Ｖ、１０Ｖ
　　・ゲート走査電圧：－１５Ｖ～１５Ｖ
　　・測定環境：暗室
　　・測定時のステージ温度：６０℃（又は「Ｒ．Ｔ．（室温）」）
　図１０Ａ及び図１０Ｂに示すように、第１実施形態の半導体装置１０及び従来の半導体装置１０Ｚはともに、ストレス印加時間の増加に伴いしきい値がマイナスシフトしている。ただし、半導体装置１０Ｚでは３６００ｓｅｃのストレス印加によって、しきい値のマイナスシフト量が約１０Ｖである（図１０Ａ参照）のに対して、半導体装置１０では同じ時間のストレス印加でもしきい値のマイナスシフト量は約２Ｖである（図１０Ｂ参照）。
　第１実施形態の半導体装置１０と従来の半導体装置１０Ｚとの構造上の相違点は以下の通りである。半導体装置１０において、平面視で第１電極１４０と重なる領域の第１酸化物半導体層１３０では、第１酸化物半導体層１３０に含まれるインジウムが偏在しているの。一方、半導体装置１０Ｚでは、第１酸化物半導体層１３０Ｚにおけるインジウムの偏在がない。したがって、半導体装置１０のように、平面視で第１電極１４０と重なる領域（第１領域１３３及び第２領域１３５）の第１酸化物半導体層１３０にインジウムを偏在させることで、少なくとも上記のＮＢＴＩＳ試験における信頼性を向上させることができることが判明した。チャネル領域１３１の第１酸化物半導体層１３０にインジウムが偏在すると、半導体装置１０の特性に悪影響があるため、インジウムの偏在領域は第１領域１３３及び第２領域１３５だけに形成することが好ましい。
［半導体装置１０の各部材の材質］
　基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。基板１００の耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物を用いることができる。一方、基板１００が可撓性を有する必要がない場合は、基板１００としてガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板や、ステンレス基板などの導電性基板など、透光性を有さない基板を用いることができる。
　第１ゲート電極１１０、第１電極１４０、及び第１導電層１７０として、一般的な金属材料を用いることができる。例えば、これらの部材として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、及びこれらの合金又は化合物が用いられる。第１ゲート電極１１０、第１電極１４０、及び第１導電層１７０として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
　例えば、第１電極１４０のうち第１酸化物半導体層１３０と接する金属材料として、第１酸化物半導体層１３０を構成する金属の酸化物よりも安定な酸化金属になる金属材料を用いることができる。つまり、第１酸化物半導体層１３０を構成する金属元素が複数ある場合、複数の金属元素の各々の酸化金属のギブス自由エネルギー（ΔＧｆ）より、第１酸化物半導体層１３０に接する金属の酸化金属のギブス自由エネルギーの方が小さいことが好ましい。
　例えば、第１酸化物半導体層１３０としてＩＧＺＯが用いられた場合、ＩＧＺＯに接する金属としてＴｉを用いることができる。酸化Ｉｎのギブス自由エネルギーは酸化Ｇａ及び酸化Ｚｎのギブス自由エネルギーよりも大きい。つまり、酸化Ｉｎは科学的により不安定であり、還元されやすい。一方、酸化Ｔｉのギブス自由エネルギーは酸化Ｇａ及び酸化Ｚｎよりも十分に小さいため、ＴｉがＩＧＺＯ上に形成されると、ＴｉはＩＧＺＯ中の酸素と結合して酸化Ｔｉを形成する。上記のように酸化Ｉｎは還元されやすいため、ＩＧＺＯとＴｉとが接触した状態で高いエネルギーが供給されると、酸化Ｉｎが還元され、Ｔｉが酸化される。その結果、第１酸化物半導体層１３０の上に第１電極１４０を形成した後の工程であっても、第１酸化物半導体層１３０中にインジウムの偏在領域を生成することができる。
　第１ゲート絶縁層１２０及び第１絶縁層１５０として、一般的な絶縁層性材料を用いることができる。例えば、これらの絶縁層として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層を用いることができる。これらの絶縁層として、欠陥が少ない絶縁層を用いることができる。例えば、第１絶縁層１５０における酸素の組成比と、第１絶縁層１５０と同じ組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比とを比較した場合、当該他の絶縁層における酸素の組成比よりも第１絶縁層１５０における酸素の組成比の方が第１絶縁層１５０と同じの組成の絶縁層に対する化学量論比に近い。
　上記のＳｉＯｘＮｙ及びＡｌＯｘＮｙは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。ＳｉＮｘＯｙ及びＡｌＮｘＯｙは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
　第１酸化物半導体層１３０として、半導体の特性を有する酸化金属を用いることができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を上記より大きくしてもよい。バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を上記より大きくしてもよい。
　Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよく、例えばＡｌ、Ｓｎなどの金属元素が添加されていてもよい。上記の酸化物半導体以外にもＩｎ及びＧａを含む酸化物半導体（ＩＧＯ）、Ｉｎ及びＺｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ及びＺｎを含む酸化物半導体（ＩＴＺＯ）、並びにＩｎ及びＷを含む酸化物半導体などを第１酸化物半導体層１３０として用いることができる。第１酸化物半導体層１３０はアモルファスであってもよく、結晶性であってもよい。第１酸化物半導体層１３０はアモルファスと結晶の混相であってもよい。
　酸化物層１６０として、第１酸化物半導体層１３０と同じの組成の酸化物半導体層、ＩＴＯなどの酸化物導電層、又はＳｉＯｘ、ＳｉＯｘＮｙ、ＡｌＯｘ、ＡｌＯｘＮｙなどの酸化物絶縁層を用いることができる。酸化物層１６０はスパッタリング法で形成することが好ましい。酸化物層１６０をスパッタリング法で形成した場合、酸化物層１６０の膜中にはスパッタリングで用いられたプロセスガスが残存する。例えば、スパッタリングのプロセスガスとしてＡｒが用いられた場合、酸化物層１６０の膜中にはＡｒが残存する。残存したＡｒは酸化物層１６０に対するＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で検出することができる。酸化物層１６０として、第１絶縁層１５０に用いられる材料と同じ組成の酸化絶縁層が用いられる場合、酸化物層１６０の酸素の組成比は第１絶縁層１５０の酸素の組成比よりも大きい。
　以上のように、本実施形態に係る半導体装置１０によると、チャネル領域１３１の第１酸化物半導体層１３０にはインジウムを偏在させず、第１領域１３３及び第２領域１３５の第１酸化物半導体層１３０にインジウムを偏在させることで、半導体装置１０の信頼性を向上させることができることができる。
　本実施形態では、第１ゲート電極１１０が第１酸化物半導体層１３０の下方に設けられたボトムゲート型の半導体装置１０が示されているが、半導体装置は、ゲート電極が酸化物半導体層の上方に設けられたトップゲート型の半導体装置であってもよい。
　本実施形態では、第１絶縁層１５０と第１導電層１７０との間に酸化物層１６０が設けられた構成が例示されているが、この構成に限定されない。酸化物層１６０が省略され、第１導電層１７０が第１絶縁層１５０の上面に接していてもよい。酸化物層１６０が第１開口１５１、１５３の側壁に設けられていてもよい。第１導電層１７０が設けられていない領域に酸化物層１６０が設けられていてもよい。例えば、酸化物層１６０は第１酸化物半導体層１３０の上方に設けられていてもよい。換言すると、平面視で、酸化物層１６０は第１酸化物半導体層１３０と重なっていてもよい。
　本実施形態では、各層が１つの層で構成された場合が例示されているが、各層が積層構造であってもよい。
〈第２実施形態〉
　図１１～図１７を用いて、本発明の一実施形態に係る半導体装置について説明する。
［半導体装置１０Ａの構成］
　図１１は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図１１に示す断面図は、図３に示す断面図に相当する。図１１に示す半導体装置１０Ａは、図１～図３に示す半導体装置１０と類似しているが、第１電極１４０Ａの下方の第１酸化物半導体層１３０Ａにおいてインジウムが偏在する領域が異なる点において、半導体装置１０と相違する。以下の半導体装置１０Ａの説明において、半導体装置１０と同様の特徴については説明を省略し、主に半導体装置１０との相違点について説明する。
　図１１に示すように、第１酸化物半導体層１３０Ａにはチャネル領域１３１Ａ、第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａが備えられている。チャネル領域１３１Ａは、第１酸化物半導体層１３０Ａの上方に第１電極１４０Ａが設けられていない領域である。第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａは、第１酸化物半導体層１３０Ａの上方に第１電極１４０Ａが設けられた領域である。換言すると、チャネル領域１３１Ａは、平面視で第１電極１４０Ａから露出された領域である。第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａは、平面視で第１電極１４０Ａと重なる領域である。
　図１１に示すように、断面視で、第３領域１３９Ａは第１ゲート絶縁層１２０Ａと第１領域１３３Ａとの間に設けられている。第３領域１３９Ａはチャネル領域１３１Ａと第２領域１３５Ａとの間に設けられている。換言すると、第３領域１３９Ａは、第１電極１４０Ａのチャネル領域１３１Ａ側の端部の下方から、第１電極１４０Ａのパターン内部に向かって延びている。
　第３領域１３９Ａは、断面視における所定の大きさの正方形１３８Ａを包含する。換言すると、断面視で、当該正方形１３８Ａは第３領域１３９Ａの外縁によって囲まれている。断面視における当該正方形１３８Ａは、一辺の長さが、平面視で第１電極１４０Ａと重なる領域における第１酸化物半導体層１３０Ａの膜厚の半分以上の長さである正方形である。具体的には、第３領域１３９Ａに含まれる正方形１３８Ａの一辺の長さＴ１は、平面視で第１電極１４０Ａと重なる領域における第１酸化物半導体層１３０Ａの膜厚Ｔ２の半分（Ｔ２／２）以上の長さである。すなわち、第３領域１３９Ａの断面視での縦横の幅は、第１酸化物半導体層１３０Ａの膜厚Ｔ２の半分（Ｔ２／２）より大きい。詳細は後述するが、第２実施形態に係る半導体装置１０Ａは、下記の特徴を有する第３領域１３９Ａを備えることで、半導体装置１０Ａの電気特性が向上するという効果を奏する。この効果は、第３領域１３９Ａが上記の条件を満たす場合に顕著に現れる。
　チャネル領域１３１Ａ、第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａは、それぞれ１つの酸化物半導体層から形成されており、成膜直後の状態ではいずれも同一の組成及び同一の結晶状態である。しかし、第１酸化物半導体層１３０Ａでは、半導体装置１０Ａの製造工程の影響によって、上記の各領域における第１酸化物半導体層１３０Ａの組成及び結晶状態は異なっている。
　チャネル領域１３１Ａ、第１領域１３３Ａ、及び第２領域１３５Ａにおけるインジウムの偏在の程度は第１実施形態と同じなので、説明を省略する。第３領域１３９Ａにおける第１酸化物半導体層１３０Ａでは、チャネル領域１３１Ａと同様にインジウムは偏在していない。第１酸化物半導体層１３０Ａにおけるインジウムの偏在の有無は、評価方法及び評価精度によって異なる場合があるが、仮に、第３領域１３９Ａにおける第１酸化物半導体層１３０Ａにおいてインジウムが偏在していると評価された場合、第１領域１３３Ａ及び第２領域１３５Ａに比べて第３領域１３９Ａの方が、第１酸化物半導体層１３０Ａにおけるインジウムの偏在の程度が小さい。換言すると、第３領域１３９Ａでは、第１領域１３３Ａ及び第２領域１３５Ａよりもインジウムが均一に存在する。この場合、チャネル領域１３１Ａと第３領域１３９Ａとはインジウムの偏在の程度はほぼ同じである。つまり、例えば、断面ＴＥＭ像、断面ＳＴＥＭ像、断面ＳＥＭ像、又はＥＤＸの面分析の観察結果において、チャネル領域１３１Ａと第３領域１３９Ａとの間にほとんど差は無い。換言すると、上記の観察結果において、チャネル領域１３１Ａ及び第３領域１３９Ａの各々の第１酸化物半導体層１３０Ａは連続してつながっている。
［第１酸化物半導体層１３０Ａにおけるインジウムの偏在］
　図１２～図１５Ｂを用いて、第１酸化物半導体層１３０Ａのチャネル領域１３１Ａ、第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａにおけるインジウムの偏在の様子について説明する。
　図１２は、本発明の一実施形態に係る半導体装置の断面ＴＥＭ像である。図４と同様に、第１電極１４０Ａとして、下からチタン層１４５Ａとアルミニウム層１４７Ａとが積層された構造が用いられている。第１酸化物半導体層１３０ＡとしてＩＧＺＯが用いられている。図１２において、チャネル領域１３１Ａ、第１領域１３３Ａ、第２領域１３５Ａ、及び第３領域１３９Ａの位置はそれぞれ図示された通りである。第１電極１４０Ａの下方に第１領域１３３Ａが設けられており、第１領域１３３Ａの下方に第２領域１３５Ａ及び第３領域１３９Ａが互いに隣接して設けられている。第３領域１３９Ａはチャネル領域１３１Ａと第２領域１３５Ａとの間に設けられている。
　図１２に示すように、第３領域１３９Ａにおける第１酸化物半導体層１３０Ａは、チャネル領域１３１Ａにおける第１酸化物半導体層１３０Ａと同様に、断面像のコントラストにおける明暗について、「明」の部分と「暗」の部分とが略均一に存在している。したがって、第３領域１３９Ａにおける第１酸化物半導体層１３０Ａでは、インジウムは偏在していないと判断される。
　チャネル領域１３１Ａ、第１領域１３３Ａ、及び第２領域１３５Ａの各々における第１酸化物半導体層１３０Ａのインジウムの偏在は、図４に示す場合と同様の傾向なので、これらの説明を省略する。
　図１３Ａ及び図１３Ｂは、本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像及びそれに対応するＥＤＸマッピング測定結果である。図１３Ａに示す断面ＳＴＥＭ像の試料は、図１２に示す断面ＴＥＭ像の試料と同じである。
　図１３ＡのＳＴＥＭ像及び図１３ＢのＥＤＸマッピング像のそれぞれにおいて、第１電極１４０Ａの端部（図１３Ａ及び図１３Ｂにおける第１電極１４０Ａのチタン層１４５Ａの左下の端部）に対応する位置に上下方向に延びる点線が示されている。ＥＤＸマッピング像において、チタン層１４５Ａに相当する領域が点線で囲まれている。
　図１３ＡのＳＴＥＭ像に示すように、第１酸化物半導体層１３０Ａのチャネル領域１３１Ａ及び第３領域１３９Ａは、他の領域に比べて均一性が高い領域である。又は、第１酸化物半導体層１３０Ａのチャネル領域１３１Ａ及び第３領域１３９Ａは、他の領域に比べて、「明」の部分の塊のサイズが小さい領域である。つまり、チャネル領域１３１Ａ及び第３領域１３９Ａは、第１酸化物半導体層１３０Ａにおけるインジウムの偏在がない領域である。
　図１３ＢのＥＤＸマッピング像に示すように、チャネル領域１３１Ａ及び第３領域１３９Ａにおける第１酸化物半導体層１３０Ａは、第１領域１３３Ａ及び第２領域１３５Ａにおける第１酸化物半導体層１３０Ａに比べてインジウムが均一に存在している。図５Ｂと同様に、第１領域１３３Ａ及び第２領域１３５Ａの第１酸化物半導体層１３０Ａでは、いずれもインジウムが偏在している。
　図１４Ａ、図１４Ｂ、図１５Ａ、及び図１５Ｂは、本発明の一実施形態に係る半導体装置の断面ＳＴＥＭ像及びその一部を測定したＥＤＸのライン分析結果である。図１４Ａ及び図１５Ａに示す断面ＳＴＥＭ像の試料は、図１３Ａに示す断面ＳＴＥＭ像の試料と同じである。図１４Ａ及び図１５ＡのＳＴＥＭ像において、ＥＤＸのライン分析を行った領域が点線で示されている。図１４Ｂ及び図１５ＢのＥＤＸライン分析結果に示された各スペクトルは図６と同様なので、説明を省略する。
　図１４Ａ及び図１５ＡのＳＴＥＭ像において、第１領域１３３Ａ及び第２領域１３５Ａのそれぞれにインジウム密集領域１３３Ａ－３（図１４Ａ参照）、１３５Ａ－４（図１５Ａ参照）が存在している。図１４Ｂ及び図１５ＢのＥＤＸライン分析結果に示すように、これらのインジウム密集領域では、Ｉｎのスペクトルにピークが確認される。特にインジウム密集領域１３５Ａ－４のスペクトルに注目すると、Ｉｎの大きなピークが存在する領域では、Ｇａ、Ｚｎ、Ｏの信号強度が低下している。つまり、インジウム密集領域１３５Ａ－４では、Ｉｎが密集又は結晶化しており、局所的にＩＧＺＯとは異なる組成が形成されていると考えられる。
［第１実施形態及び第２実施形態に係る半導体装置の電気特性比較］
　図１６Ａは、本発明の第１実施形態に係る半導体装置の電気特性を示す図である。図１６Ｂは、本発明の第２実施形態に係る半導体装置の電気特性を示す図である。図１６Ａの電気特性２１０は第１実施形態の半導体装置１０の電気特性である。図１６Ｂの電気特性２１０Ａは第２実施形態の半導体装置１０Ａの電気特性である。試験に用いられた半導体装置の［チャネル長／チャネル幅］は、いずれも［３．５μｍ／４．０μｍ］である。
　図１６Ａ及び図１６Ｂに示す電気特性の測定条件は以下の通りである。
　　・ソース－ドレイン間電圧：０．１Ｖ、１０Ｖ
　　・ゲート走査電圧：－１５Ｖ～１５Ｖ
　　・測定環境：暗室
　　・測定時のステージ温度：Ｒ．Ｔ．
　図１６Ａ及び図１６Ｂに示すように、第２実施形態に係る半導体装置１０Ａ（電気特性２１０Ａ）は第１実施形態に係る半導体装置１０（電気特性２１０）に比べて、ＯＮ電流の立ち上がりが急峻である。
　第１実施形態に係る半導体装置１０と第２実施形態に係る半導体装置１０Ａとの構造上の相違点は、半導体装置１０では、インジウムが偏在している第２領域１３５がチャネル領域１３１付近まで存在しているのに対して、半導体装置１０Ａでは、チャネル領域１３１Ａと第２領域１３５Ａとの間にインジウムが偏析していない（又は、インジウムの偏在の程度が第２領域１３５Ａよりも小さい）第３領域１３９Ａが存在している点である。
　上記の第３領域１３９Ａは一定以上の大きさを有している必要がある。図１６に示すように、ＯＮ電流が急峻に立ち上がる電気特性を得るためには、第３領域１３９Ａが、正方形１３８Ａ（図１１参照）よりも広い領域に連続して存在している必要がある。本実施形態では、正方形１３８Ａの一辺の長さＴ１が、平面視で第１電極１４０Ａと重なる領域における第１酸化物半導体層１３０Ａの膜厚Ｔ２の半分（Ｔ２／２）以上の長さである構成が例示されているが、この構成に限定されない。正方形１３８Ａの一辺の長さＴ１は、上記膜厚Ｔ２の６０％以上、７０％以上、８０％以上、又は９０％以上であってもよい。
　第１実施形態で説明したように、第１電極１４０の下方における第１酸化物半導体層１３０において、第１酸化物半導体層１３０に含まれるインジウムを偏在（又は結晶化）させることで、少なくともＮＢＴＩＳ試験における信頼性を向上させることができる。一方で、第１実施形態に示すように第２領域１３５がチャネル領域１３１付近まで存在していると、ＯＮ電流の立ち上がりが緩やかになる。
　例えばＩＺＧＯでは、インジウムの５ｓ軌道によって伝導帯が形成されることが知られている。第２領域１３５のようにインジウムの偏在に伴ってＩＺＧＯの組成に偏りが生じると、伝導パスが途切れてしまいＩＺＧＯ膜としての抵抗が大きくなると考えられる。このような理由で、第１実施形態の半導体装置１０の場合、チャネル領域１３１付近の第２領域１３５における第１酸化物半導体層１３０の抵抗値が高いため、ＯＮ電流の立ち上がりが緩やかになったと推測される。
　一方、第２実施形態に係る半導体装置１０Ａでは、チャネル領域１３１Ａと第２領域１３５Ａとの間の第３領域１３９Ａは、インジウムが偏在していない領域なので、第３領域１３９Ａにおける第１酸化物半導体層１３０Ａの抵抗値は、第２領域１３５Ａにおける第１酸化物半導体層１３０Ａの抵抗値よりも小さいと考えられる。その結果、半導体装置１０Ａは半導体装置１０に比べてＯＮ電流の立ち上がりが急峻になったと推測される。図１７に示すように、半導体装置１０ＡのＮＢＴＩＳ試験における信頼性も、半導体装置１０の信頼性と同様（図１０Ｂ参照）に、従来の半導体装置１０Ｚ（図１０Ａ参照）に比べて向上している。図１７において、試験結果２００Ａは第２実施形態の半導体装置１０Ａに対して行われた信頼性試験の結果である。
　以上のように、第２実施形態に係る半導体装置１０Ａによると、第１実施形態に係る半導体装置１０と同様に信頼性を向上させることができ、かつ、上記のようにＯＮ電流の立ち上がりが急峻な電気特性を得ることができる。
〈第３実施形態〉
　図１８～図２２を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態及び第２実施形態で説明した半導体装置を液晶表示装置の回路に適用した構成について説明する。
［表示装置２０Ｂの概要］
　図１８は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図１８に示すように、表示装置２０Ｂは、アレイ基板３００Ｂ、シール部４００Ｂ、対向基板５００Ｂ、フレキシブルプリント回路基板６００Ｂ（ＦＰＣ６００Ｂ）、およびＩＣチップ７００Ｂを有する。アレイ基板３００Ｂおよび対向基板５００Ｂはシール部４００Ｂによって貼り合わせられている。シール部４００Ｂに囲まれた液晶領域２２Ｂには、複数の画素回路３１０Ｂがマトリクス状に配置されている。液晶領域２２Ｂは、後述する液晶素子４１０Ｂと平面視で重なる領域である。
　シール部４００Ｂが設けられたシール領域２４Ｂは、液晶領域２２Ｂの周囲の領域である。ＦＰＣ６００Ｂは端子領域２６Ｂに設けられている。端子領域２６Ｂはアレイ基板３００Ｂが対向基板５００Ｂから露出された領域であり、シール領域２４Ｂの外側に設けられている。シール領域２４Ｂの外側とは、シール部４００Ｂが設けられた領域及びシール部４００Ｂによって囲まれた領域の外側を意味する。ＩＣチップ７００ＢはＦＰＣ６００Ｂ上に設けられている。ＩＣチップ７００Ｂは各画素回路３１０Ｂを駆動させるための信号を供給する。
［表示装置２０Ｂの回路構成］
　図１９は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図１９に示すように、画素回路３１０Ｂが配置された液晶領域２２Ｂに対してＤ１方向（列方向）に隣接する位置にはソースドライバ回路３２０Ｂが設けられており、液晶領域２２Ｂに対してＤ２方向（行方向）に隣接する位置にはゲートドライバ回路３３０Ｂが設けられている。ソースドライバ回路３２０Ｂ及びゲートドライバ回路３３０Ｂは、上記のシール領域２４Ｂに設けられている。ただし、ソースドライバ回路３２０Ｂ及びゲートドライバ回路３３０Ｂが設けられる領域はシール領域２４Ｂに限定されず、画素回路３１０Ｂが設けられた領域の外側であれば、どの領域でもよい。
　ソースドライバ回路３２０Ｂからソース配線３２１ＢがＤ１方向に延びており、Ｄ１方向に配列された複数の画素回路３１０Ｂに接続されている。ゲートドライバ回路３３０Ｂからゲート配線３３１ＢがＤ２方向に延びており、Ｄ２方向に配列された複数の画素回路３１０Ｂに接続されている。
　端子領域２６Ｂには端子部３３３Ｂが設けられている。端子部３３３Ｂとソースドライバ回路３２０Ｂとは接続配線３４１Ｂで接続されている。同様に、端子部３３３Ｂとゲートドライバ回路３３０Ｂとは接続配線３４１Ｂで接続されている。ＦＰＣ６００Ｂが端子部３３３Ｂに接続されることで、ＦＰＣ６００Ｂが接続された外部機器と表示装置２０Ｂとが接続され、外部機器からの信号によって表示装置２０Ｂに設けられた各画素回路３１０Ｂが駆動する。
　第１実施形態及び第２実施形態に示す半導体装置は、画素回路３１０Ｂ、ソースドライバ回路３２０Ｂ、及びゲートドライバ回路３３０Ｂに含まれるトランジスタに適用される。
［表示装置２０Ｂの画素回路３１０Ｂ］
　図２０は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２０に示すように、画素回路３１０Ｂはトランジスタ８００Ｂ、保持容量８９０Ｂ、及び液晶素子４１０Ｂなどの素子を含む。トランジスタ８００Ｂは第１ゲート電極８１０Ｂ、第１ソース電極８３０Ｂ、及び第１ドレイン電極８４０Ｂを有する。第１ゲート電極８１０Ｂはゲート配線３３１Ｂに接続されている。第１ソース電極８３０Ｂはソース配線３２１Ｂに接続されている。第１ドレイン電極８４０Ｂは保持容量８９０Ｂ及び液晶素子４１０Ｂに接続されている。第１実施形態及び第２実施形態に示す半導体装置は、図２０に示すトランジスタに適用される。本実施形態では、説明の便宜上、８３０Ｂをソース電極といい、８４０Ｂをドレイン電極というが、それぞれの電極のソースとしての機能とドレインとしての機能とが入れ替わってもよい。
［表示装置２０Ｂの断面構造］
　図２１は、本発明の一実施形態に係る表示装置の断面図である。図２１に示すように、表示装置２０Ｂは、同一基板上に構造が異なるトランジスタ８００Ｂ、９００Ｂが設けられた表示装置である。トランジスタ８００Ｂの構造はトランジスタ９００Ｂの構造とは異なる。具体的には、トランジスタ８００Ｂは、チャネルとして第１酸化物半導体層８２０Ｂが用いられたボトムゲート型トランジスタである。トランジスタ９００Ｂは、チャネルとして半導体層９２０Ｂが用いられたトップゲート型トランジスタである。例えば、トランジスタ８００Ｂは画素回路３１０Ｂに用いられ、トランジスタ９００Ｂはソースドライバ回路３２０Ｂ及びゲートドライバ回路３３０Ｂに用いられる。トランジスタ９００Ｂが画素回路３１０Ｂに用いられてもよい。
　トランジスタ８００Ｂは、基板３０１Ｂに形成されたトランジスタであり、絶縁層３４０Ｂ、３４２Ｂ、３４４Ｂ、３４６Ｂを下地層とするトランジスタである。絶縁層３４６Ｂの上に第１ゲート電極８１０Ｂが設けられている。第１ゲート電極８１０Ｂの上方に第１酸化物半導体層８２０Ｂが設けられている。第１ゲート電極８１０Ｂは第１酸化物半導体層８２０Ｂに対向している。第１ゲート電極８１０Ｂと第１酸化物半導体層８２０Ｂとの間に、ゲート絶縁層として機能する絶縁層３４８Ｂが設けられている。第１酸化物半導体層８２０Ｂのパターンの一方の端部には第１ソース電極８３０Ｂが設けられており、他方の端部には第１ドレイン電極８４０Ｂが設けられている。第１ソース電極８３０Ｂ及び第１ドレイン電極８４０Ｂは、それぞれ第１酸化物半導体層８２０Ｂの上面及び側面において、第１酸化物半導体層８２０Ｂに接続されている。
　第１酸化物半導体層８２０Ｂ、第１ソース電極８３０Ｂ、及び第１ドレイン電極８４０Ｂの上に第１絶縁層３５０Ｂ、３５２Ｂが設けられている。第１絶縁層３５０Ｂ、３５２Ｂには、開口８５１Ｂ、８６１Ｂが設けられている。第１絶縁層３５２Ｂの上及び開口８５１Ｂの内部に第１ソース配線８５０Ｂが設けられている。第１絶縁層３５２Ｂの上及び開口８６１Ｂの内部に第１ドレイン配線８６０Ｂが設けられている。第１絶縁層３５２Ｂの上面と第１ソース配線８５０Ｂとの間には酸化物層８５３Ｂが設けられている。第１絶縁層３５２Ｂの上面と第１ドレイン配線８６０Ｂとの間には酸化物層８５５Ｂが設けられている。
　第１ソース配線８５０Ｂ及び第１ドレイン配線８６０Ｂの上に第２絶縁層３５４Ｂが設けられている。第２絶縁層３５４Ｂの上に、複数の画素に共通して設けられる共通電極８８０Ｂが設けられている。共通電極８８０Ｂの上に第２絶縁層３５６Ｂが設けられている。第２絶縁層３５４Ｂ、３５６Ｂには第３開口８７１Ｂが設けられている。第２絶縁層３５６Ｂの上及び第３開口８７１Ｂの内部に画素電極８７０Ｂが設けられている。画素電極８７０Ｂは第１ドレイン配線８６０Ｂに接続されている。
　図２２は、本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。図２２に示すように、共通電極８８０Ｂは、平面視で画素電極８７０Ｂと重なる重畳領域と、画素電極８７０Ｂと重ならない非重畳領域とを有する。画素電極８７０Ｂと共通電極８８０Ｂとの間に電圧を供給すると、重畳領域の画素電極８７０Ｂから非重畳領域の共通電極８８０Ｂに向かって横電界が形成される。この横電界によって液晶素子４１０Ｂに含まれる液晶分子が動作することで、画素の階調が決定される。
　上記の構造において、トランジスタ８００Ｂとして、図１、３又は図１１の半導体装置１０又は１０Ａを適用することができる。この場合、図１と図２１とを対比すると、それぞれの図面における各部材は、以下のように対応する。第１ゲート電極１１０は第１ゲート電極８１０Ｂに対応する。第１ゲート絶縁層１２０は絶縁層３４８Ｂに対応する。第１酸化物半導体層１３０は第１酸化物半導体層８２０Ｂに対応する。第１ソース電極１４１は第１ソース電極８３０Ｂに対応する。第１ドレイン電極１４３は第１ドレイン電極８４０Ｂに対応する。第１絶縁層１５０は第１絶縁層３５０Ｂ、３５２Ｂに対応する。第１開口１５１は開口８５１Ｂに対応する。第１開口１５３は開口８６１Ｂに対応する。酸化物層１６０は酸化物層８５３Ｂ、８５５Ｂに対応する。第１ソース配線１７１は第１ソース配線８５０Ｂに対応する。第１ドレイン配線１７３は第１ドレイン配線８６０Ｂに対応する。
　トランジスタ９００Ｂは、基板３０１Ｂに形成されたトランジスタであり、絶縁層３４０Ｂを下地層とするトランジスタである。絶縁層３４０Ｂの上に遮光層９１０Ｂが設けられている。遮光層９１０Ｂの上に絶縁層３４２Ｂが設けられている。絶縁層３４２Ｂの上に半導体層９２０Ｂが設けられている。半導体層９２０Ｂの上方に第２ゲート電極９３０Ｂが設けられている。半導体層９２０Ｂと第２ゲート電極９３０Ｂとの間に、ゲート絶縁層として機能する絶縁層３４４Ｂが設けられている。第２ゲート電極９３０Ｂの上に絶縁層３４６Ｂ、３４８Ｂ、３５０Ｂ、３５２Ｂが設けられている。これらの絶縁層には、開口９４１Ｂ、９５１Ｂが設けられている。絶縁層３５２Ｂの上及び開口９４１Ｂの内部に第２ソース配線９４０Ｂが設けられている。絶縁層３５２Ｂの上及び開口９５１Ｂの内部に第２ドレイン配線９５０Ｂが設けられている。第２ソース配線９４０Ｂ及び第２ドレイン配線９５０Ｂの上に絶縁層３５４Ｂが設けられている。上記の構成を換言すると、第２ゲート電極９３０Ｂは、トランジスタ８００Ｂのゲート絶縁層と同じ層（絶縁層３４８Ｂ）の下方に設けられている、ということができる。
〈第４実施形態〉
　図２３及び図２４を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態及び第２実施形態で説明した半導体装置を有機ＥＬ表示装置の回路に適用した構成ついて説明する。表示装置２０Ｃの概要及び回路構成は図１８及び図１９に示すものと同様なので、説明を省略する。
［表示装置２０Ｃの画素回路３１０Ｃ］
　図２３は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２３に示すように、画素回路３１０Ｃは駆動トランジスタ９６０Ｃ、選択トランジスタ９７０Ｃ、保持容量９８０Ｃ、及び発光素子ＤＯなどの素子を含む。選択トランジスタ９７０Ｃのソース電極は信号線９７１Ｃに接続され、選択トランジスタ９７０Ｃのゲート電極はゲート線９７３Ｃに接続されている。駆動トランジスタ９６０Ｃのソース電極はアノード電源線９６１Ｃに接続され、駆動トランジスタ９６０Ｃのドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線９６３Ｃに接続されている。駆動トランジスタ９６０Ｃのゲート電極は選択トランジスタ９７０Ｃのドレイン電極に接続されている。保持容量９８０Ｃは駆動トランジスタ９６０Ｃのゲート電極及びドレイン電極に接続されている。信号線９７１Ｃには、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線９７３Ｃには、上記の階調信号を書き込む画素行を選択する信号が供給される。
［表示装置２０Ｃの断面構造］
　図２４は、本発明の一実施形態に係る表示装置の断面図である。図２４に示す表示装置２０Ｃの構成は、図２１に示す表示装置２０Ｂと類似しているが、表示装置２０Ｃの絶縁層３５４Ｃよりも上方の構造が表示装置２０Ｂの絶縁層３５４Ｂよりも上方の構造と相違する。以下、図２４に示す表示装置２０Ｃの構成のうち、図２１に示す表示装置２０Ｂと同様の構成については説明を省略し、表示装置２０Ｂとの相違点について説明する。
　図２４に示すように、表示装置２０Ｃは、絶縁層３５４Ｃの上方に画素電極９８１Ｃ、発光層９８３Ｃ、及び共通電極９８５Ｃを有する。画素電極９８１Ｃは絶縁層３５４Ｃの上及び第３開口８７１Ｃの内部に設けられている。画素電極９８１Ｃの上に絶縁層３５８Ｃが設けられている。絶縁層３５８Ｃには開口３５９Ｃが設けられている。開口３５９Ｃは発光領域に対応する。つまり、絶縁層３５８Ｃは画素を画定する。開口３５９Ｃによって露出した画素電極９８１Ｃの上に発光層９８３Ｃ及び共通電極９８５Ｃが設けられている。画素電極９８１Ｃ及び発光層９８３Ｃは、各画素に対して個別に設けられている。一方、共通電極９８５Ｃは、複数の画素に共通して設けられている。発光層９８３Ｃは、画素の表示色に応じて異なる材料が用いられる。
　第３実施形態及び第４実施形態では、第１実施形態及び第２実施形態で説明した半導体装置を液晶表示装置及び有機ＥＬ表示装置に適用した構成が例示されているが、これらの表示装置以外の表示装置（例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置）に当該半導体装置を適用してもよい。中小型の表示装置から大型の表示装置まで、特に限定することなく上記半導体装置の適用が可能である。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。各実施形態の半導体装置及び表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：半導体装置、　２０Ｂ：表示装置、　２２Ｂ：液晶領域、　２４Ｂ：シール領域、　２６Ｂ：端子領域、　１００：基板、　１１０：第１ゲート電極、　１２０：第１ゲート絶縁層、　１３０：第１酸化物半導体層、　１３１：チャネル領域、　１３３：第１領域、　１３３－１、１３３Ａ－３、１３５－１、１３５－２、１３５Ａ－４：インジウム密集領域、　１３５：第２領域、　１３７Ｚ：第４領域、　１３８Ａ：正方形、　１３９Ａ：第３領域、　１４０：第１電極、　１４１：第１ソース電極、　１４３：第１ドレイン電極、　１４５：チタン層、　１４７：アルミニウム層、　１５０：第１絶縁層、　１５１、１５３：第１開口、　１６０：酸化物層、　１６１、１６３：第２開口、　１７０：第１導電層、　１７１：第１ソース配線、　１７３：第１ドレイン配線、　２００：試験結果、　２１０：電気特性、　３００Ｂ：アレイ基板、　３０１Ｂ：基板、　３１０Ｂ：画素回路、　３２０Ｂ：ソースドライバ回路、　３２１Ｂ：ソース配線、　３３０Ｂ：ゲートドライバ回路、　３３１Ｂ：ゲート配線、　３３３Ｂ：端子部、　３４０Ｂ、３４２Ｂ、３４４Ｂ、３４６Ｂ、３４８Ｂ：絶縁層、　３４１Ｂ：接続配線、　３５０Ｂ、３５２Ｂ：第１絶縁層、　３５４Ｂ、３５６Ｂ：第２絶縁層、　３５８Ｃ：絶縁層、　３５９Ｃ：開口、　４００Ｂ：シール部、　４１０Ｂ：液晶素子、　５００Ｂ：対向基板、　６００Ｂ：フレキシブルプリント回路基板、　７００Ｂ：チップ、　８００Ｂ：トランジスタ、　８１０Ｂ：第１ゲート電極、　８２０Ｂ：第１酸化物半導体層、　８３０Ｂ：第１ソース電極、　８４０Ｂ：第１ドレイン電極、　８５０Ｂ：第１ソース配線、　８５１Ｂ、８６１Ｂ：開口、　８５３Ｂ、８５５Ｂ：酸化物層、　８６０Ｂ：第１ドレイン配線、　８７０Ｂ：画素電極、　８７１Ｂ、８７１Ｃ：第３開口、　８８０Ｂ：共通電極、　８９０Ｂ：保持容量、　９００Ｂ：トランジスタ、　９１０Ｂ：遮光層、　９２０Ｂ：半導体層、　９３０Ｂ：第２ゲート電極、　９４０Ｂ：第２ソース配線、　９４１Ｂ、９５１Ｂ：開口、　９５０Ｂ：第２ドレイン配線、　９６０Ｃ：駆動トランジスタ、　９６１Ｃ：アノード電源線、　９６３Ｃ：カソード電源線、　９７０Ｃ：選択トランジスタ、　９７１Ｃ：信号線、　９７３Ｃ：ゲート線、　９８０Ｃ：保持容量、　９８１Ｃ：画素電極、　９８３Ｃ：発光層、　９８５Ｃ：共通電極

Claims (9)

  1. 　インジウムを含む酸化物半導体層と、
    　前記酸化物半導体層に対向するゲート電極と、
    　前記酸化物半導体層と前記ゲート電極との間のゲート絶縁層と、
    　前記酸化物半導体層の上方から前記酸化物半導体層に接する第１電極と、
    を有し、
    　平面視で前記第１電極と重なる領域の前記酸化物半導体層において、インジウムが偏在している半導体装置。
  2. 　前記ゲート電極及び前記ゲート絶縁層は、前記酸化物半導体層の下方に設けられている、請求項１に記載の半導体装置。
  3. 　インジウムが偏在している領域は、エネルギー分散型Ｘ線分光法を用いた面分析において、平面視で前記第１電極から露出された領域と比べてインジウムが密集している領域及びインジウムが欠乏している領域を含む、請求項１に記載の半導体装置。
  4. 　平面視で前記第１電極と重なる前記酸化物半導体層は、前記第１電極側の第１領域と、前記第１領域よりも前記ゲート電極側の第２領域とを備え、
    　前記第２領域において偏在したインジウムの高濃度領域の大きさは、前記第１領域において偏在したインジウムの高濃度領域の大きさより大きい、請求項１に記載の半導体装置。
  5. 　平面視で前記第１電極と重なる前記酸化物半導体層は、前記第２領域と平面視で前記第１電極から露出された領域との間に、前記第１領域及び前記第２領域の各々よりもインジウムが均一に存在する第３領域を備え、
    　前記第３領域は、平面視で前記第１電極から露出された領域と連続しており、
    　断面視で、前記第３領域は正方形を包含し、
    　前記正方形の一辺の長さは、平面視で前記第１電極と重なる領域における前記酸化物半導体層の膜厚の半分以上の長さである、請求項４に記載の半導体装置。
  6. 　平面視で前記第１電極と重なる前記酸化物半導体層は、前記第１電極側の第１領域と、前記第１領域よりも前記ゲート電極側の第２領域とを備え、
    　前記第２領域において偏在したインジウムの結晶粒径は、前記第１領域において偏在したインジウムの結晶粒径より大きい、請求項１に記載の半導体装置。
  7. 　平面視で前記第１電極と重なる前記酸化物半導体層は、前記第２領域と平面視で前記第１電極から露出された領域との間に、前記第１領域及び前記第２領域の各々よりもインジウムが均一に存在する第３領域を備え、
    　前記第３領域は、平面視で前記第１電極から露出された領域と連続しており、
    　断面視で、前記第３領域は正方形を包含し、
    　前記正方形の一辺の長さは、平面視で前記第１電極と重なる領域における前記酸化物半導体層の膜厚の半分以上の長さである、請求項５に記載の半導体装置。
  8. 　平面視で前記第１電極と重なる前記酸化物半導体層は、前記第１電極側の第１領域と、前記第１領域よりも前記ゲート電極側の第２領域とを備え、
    　エネルギー分散型Ｘ線分光法を用いた面分析によって得られたインジウムの面分析結果において、
    　前記第２領域においてインジウムに起因する信号強度が相対的に大きい領域の大きさは、前記第１領域においてインジウムに起因する信号強度が相対的に大きい領域の大きさより大きい、請求項１に記載の半導体装置。
  9. 　平面視で前記第１電極と重なる前記酸化物半導体層は、前記第２領域と平面視で前記第１電極から露出された領域との間に、前記第１領域及び前記第２領域の各々よりもインジウムが均一に存在する第３領域を備え、
    　前記第３領域は、平面視で前記第１電極から露出された領域と連続しており、
    　断面視で、前記第３領域は正方形を包含し、
    　前記正方形の一辺の長さは、平面視で前記第１電極と重なる領域における前記酸化物半導体層の膜厚の半分以上の長さである、請求項８に記載の半導体装置。
     
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