WO2020195076A1 - 表示装置及び検査方法 - Google Patents

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WO2020195076A1
WO2020195076A1 PCT/JP2020/002397 JP2020002397W WO2020195076A1 WO 2020195076 A1 WO2020195076 A1 WO 2020195076A1 JP 2020002397 W JP2020002397 W JP 2020002397W WO 2020195076 A1 WO2020195076 A1 WO 2020195076A1
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line
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啓太 笹沼
直之 小日向
謙吾 白神
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Japan Display Inc
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Japan Display Inc
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    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements

Definitions

  • the present invention relates to a display device and an inspection method.
  • Patent Document 1 describes that the display device is provided with an inspection terminal connected to a signal line connected to a pixel. According to Patent Document 1, by inputting an inspection data signal from an inspection terminal, the pixels are made to develop a color according to the inspection data signal, and the color development state is inspected.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a display device and an inspection method capable of suppressing a decrease in reliability.
  • the display device is provided in the display area with a first substrate having a display area provided with a plurality of pixels and a peripheral area outside the display area, and is connected to the pixels.
  • a plurality of wirings that supply signals to the pixels, a plurality of switch terminals that are terminals provided in the peripheral area, and a first peripheral area that is the peripheral area on the first direction side of the display area.
  • the first switch is provided in the switch terminal, a plurality of first switches connected to the wiring, and a second peripheral region which is a peripheral region on the second direction side in the direction opposite to the first direction of the display region.
  • It has the switch terminal different from the switch terminal connected to the switch, and a plurality of second switches connected to the wiring, and at least one of the first switch and the second switch is partially used. It is connected to the switch terminal via the first connection line, and the other part is connected to the switch terminal via the second connection line.
  • the inspection method is the inspection method of the display device, in which a signal is output to the switch terminal to drive the first switch and the second switch, whereby a current is passed through the wiring.
  • the signal is output from the switch terminal to the first connection line in the first time, so that a current is passed through a part of the plurality of wirings in the first time.
  • a current is passed through the other part of the plurality of wirings in the second time.
  • FIG. 1 is a plan view schematically showing a display device according to the present embodiment.
  • FIG. 2 is a schematic diagram showing a pixel arrangement of the display device according to the present embodiment.
  • FIG. 3 is a schematic cross-sectional view of the display device according to the present embodiment.
  • FIG. 4 is a schematic diagram of the configuration of the display device according to the present embodiment.
  • FIG. 5 is a schematic diagram showing an example of the aging process.
  • FIG. 6 is a schematic diagram showing an example of the aging process.
  • FIG. 7 is a graph showing an example of the output timing of the gate signal.
  • FIG. 8 is a graph showing an example of the current value flowing through the signal line.
  • FIG. 1 is a plan view schematically showing a display device according to the present embodiment.
  • the display device 1 according to the present embodiment includes a first substrate SUB1 which is an array substrate and a second substrate SUB2 which is an opposing substrate.
  • the direction parallel to the surfaces of the first substrate SUB1 and the second substrate SUB2 is referred to as the direction X.
  • the direction parallel to the surfaces of the first substrate SUB1 and the second substrate SUB2 and intersecting the direction X here, the direction orthogonal to the direction X is defined as the direction Y.
  • the direction toward one side of the direction Y is defined as the first direction Y1
  • the direction toward the other side of the direction Y that is, the direction opposite to the first direction Y1
  • the direction toward one side of the direction X is referred to as the third direction X1
  • the direction toward the other side of the direction X that is, the direction opposite to the third direction X1
  • the direction orthogonal to the direction X and the direction Y is defined as the direction Z.
  • the first substrate SUB1 and the second substrate SUB2 are laminated in the direction Z.
  • the area of the first substrate SUB1 is larger than that of the second substrate SUB2.
  • the first substrate SUB1 is laminated so that the portion on the first direction Y1 side projects from the second substrate SUB2 on the first direction Y1 side when viewed from the direction Z. That is, the display device 1 has a superposed region AR1 on which the first substrate SUB1 and the second substrate SUB2 overlap, and an overhang region AR2 in which the second substrate SUB2 is not provided and only the first substrate SUB1 is provided. There is.
  • the overhanging region AR2 is adjacent to the overlapping region AR1 on the Y1 side in the first direction.
  • the display device 1 has a display area A and a peripheral area B.
  • the display area A is an area in which a plurality of pixels are arranged and an image is displayed.
  • the peripheral area B is an area in which pixels are not arranged and an image is not displayed.
  • the peripheral area B is an area outside the display area A when viewed from the Z direction.
  • the peripheral area B has a frame shape surrounding the display area A and can be said to be a frame area.
  • the display area A is provided in the superposed area AR1 on which the first substrate SUB1 and the second substrate SUB2 overlap.
  • the peripheral region B is an region within the first substrate SUB1. Further, a part of the peripheral area B is provided in the superposed area AR1 and the other part is provided in the overhanging area AR2.
  • the peripheral region B is provided from the superposed region AR1 to the overhanging region AR2. Therefore, it can be said that the first substrate SUB1 has a display area A and a peripheral area B, and further, it can be said that the first substrate SUB1 is divided into a display area A and a peripheral area B.
  • the peripheral area B includes a first peripheral area B1, a second peripheral area B2, a third peripheral area B3, and a fourth peripheral area B4.
  • the first peripheral area B1 is a peripheral area B on the first direction Y1 side of the display area A.
  • the second peripheral area B2 is a peripheral area B on the second direction Y2 side of the display area A, in other words, a peripheral area B on the opposite side of the first peripheral area B1 across the display area A.
  • the third peripheral area B3 is a peripheral area B on the third direction X1 side of the display area A.
  • the fourth peripheral region B4 is a peripheral region B on the fourth direction X2 side of the display region A, in other words, a peripheral region B on the opposite side of the third peripheral region B3 across the display region A.
  • the first peripheral region B1 is provided from the superposed region AR1 to the overhanging region AR2 on the first direction Y1 side of the superposed region AR1. That is, the first peripheral region B1 includes an inner peripheral region B1a located in the superposed region AR1 and an outer peripheral region B1b located in the overhanging region AR2.
  • the second peripheral region B2, the third peripheral region B3, and the fourth peripheral region B4 are located in the superposed region AR1. That is, the superimposed region AR1 is occupied by the display region A, the inner peripheral region B1a, the second peripheral region B2, the third peripheral region B3, and the fourth peripheral region B4, and the overhanging region AR2 is the outer peripheral region B1b. Is occupied by.
  • a wiring board 101 is provided in the outer peripheral region B1b of the first peripheral region B1.
  • the wiring board 101 is composed of, for example, a flexible wiring board (FPC: Flexible Printed Circuits).
  • a driver IC (Integrated Circuit) 110 is provided on the wiring board 101.
  • the driver IC 110 includes a control circuit, a detection circuit, an analog front end, and the like that control the display of the display device 1.
  • the display device 1 may have a configuration that can be connected to the wiring board 101 and the driver IC 110, and the display device 1 may have a configuration that does not include the wiring board 101 and the driver IC 110. Further, the display device 1 may include the wiring board 101 and the driver IC 110.
  • the display device 1 further has a plurality of driver terminals D provided in the peripheral area B and a plurality of inspection terminals T provided in the peripheral area B.
  • the driver terminal D and the inspection terminal T are provided in the first peripheral region B1, and more specifically, are provided in the outer peripheral region B1b of the first peripheral region B1.
  • the inspection terminal T is provided on the fourth direction X2 side of the driver terminal D in the example of FIG. 1, but is not limited thereto.
  • the driver terminal D is a terminal that can be connected to the driver IC 110.
  • the driver terminal D is a terminal for supplying various signals output from the connected driver IC 110 to the wiring of the display device 1.
  • the inspection terminal T is a terminal for inspecting the wiring, here, performing the aging process. The aging process will be described later.
  • FIG. 2 is a schematic diagram showing the pixel arrangement of the display device according to the present embodiment.
  • the display device 1 includes a plurality of pixels PX in the display area A.
  • the plurality of pixels PX are arranged side by side in a matrix in the direction X and the direction Y.
  • the display device 1 has a plurality of wirings in the display area A.
  • the display device 1 includes m scanning lines G (G1 to Gm), n signal lines S (S1 to Sn), and a common line CL as wiring provided in the display area A.
  • m and n are any two or more integers.
  • the scanning line G is connected to the gate driver GD.
  • the signal required for the operation of the gate driver GD is supplied from the driver IC 110.
  • the signal line S and the common line CL are connected to the driver IC 110.
  • the scanning line G, the gate driver GD, the signal line S, and the common line CL are formed on the first substrate SUB1 shown in FIG.
  • the pixel PX includes a switching element W, a pixel electrode PE, a common electrode CE, and a liquid crystal layer LC.
  • the switching element W is composed of, for example, a thin film transistor (TFT) and is electrically connected to a scanning line G and a signal line S.
  • the pixel electrode PE is electrically connected to the switching element W.
  • the common electrode CE is electrically connected to the common wire CL.
  • the gate driver GD outputs a control signal for making the switching element W connected to the scanning line G conductive to the scanning line G.
  • the driver IC 110 outputs a video signal to the signal line S while the switching element W is in a conductive state. As a result, a desired pixel potential is written in the pixel electrode PE. Further, the driver IC 110 supplies a common potential to the common line CL. As a result, the common electrode CE becomes a common potential.
  • each of the pixel electrode PEs faces the common electrode CE, and the liquid crystal layer LC is driven by an electric field generated by the potential difference between the pixel potential of the pixel electrode PE and the common potential of the common electrode CE.
  • the holding capacitance CS is formed, for example, between an electrode having the same potential as the common electrode CE and an electrode having the same potential as the pixel electrode PE.
  • FIG. 3 is a schematic cross-sectional view of the display device according to the present embodiment.
  • the first substrate SUB1 includes an insulating substrate 10, insulating layers 11, 12, 13, 14, 15, lower light-shielding layer US, semiconductor layer SC, scanning line G, signal line S, connection electrode RE, common electrode CE, and pixel electrode. It is provided with PE and an alignment film AL1.
  • the insulating substrate 10 is a transparent substrate such as a glass substrate or a resin substrate.
  • the lower light-shielding layer US is located between the insulating substrate 10 and the insulating layer 11. In the example of FIG.
  • the lower light-shielding layer US is formed so as to overlap both gate electrodes, but may be formed so as to be separated from each other at each gate electrode.
  • the semiconductor layer SC is located between the insulating layer 11 and the insulating layer 12.
  • the semiconductor layer SC is formed of, for example, polycrystalline silicon, but may be formed of amorphous silicon or an oxide semiconductor.
  • the two gate electrodes GE which are part of the scanning line G, are located between the insulating layer 12 and the insulating layer 13.
  • the signal line S and the connection electrode RE are located between the insulating layer 13 and the insulating layer 14.
  • the signal line S and the connection electrode RE are in contact with the semiconductor layer SC, respectively.
  • the common electrode CE is located between the insulating layer 14 and the insulating layer 15.
  • the pixel electrode PE is located between the insulating layer 15 and the alignment film AL1. A part of the pixel electrode PE faces the common electrode CE via the insulating layer 15.
  • the common electrode CE and the pixel electrode PE are formed of a conductive material having translucency such as ITO (Indium Tin Oxide) and IZO (Indium Zinc Oxide).
  • the pixel electrode PE is in contact with the connection electrode RE via the contact hole CH penetrating the insulating layers 14 and 15 at a position where it overlaps with the opening AP of the common electrode CE.
  • the insulating layers 11 to 13 and the insulating layer 15 are transparent inorganic insulating layers such as silicon oxide, silicon nitride, and silicon oxynitride, and may have a single-layer structure or a multi-layer structure. There may be.
  • the insulating layer 14 is a transparent organic insulating layer such as an acrylic resin.
  • the second substrate SUB2 includes an insulating substrate 20, a light-shielding layer BM, a color filter layer CF, an overcoat layer OC, and an alignment film AL2.
  • the insulating substrate 20 is a transparent substrate such as a glass substrate or a resin substrate.
  • the light-shielding layer BM and the color filter layer CF are located between the insulating substrate 20 and the overcoat layer OC.
  • the alignment film AL2 covers the overcoat layer OC.
  • the liquid crystal layer LC is located between the first substrate SUB1 and the second substrate SUB2, and is held between the alignment film AL1 and the alignment film AL2.
  • the liquid crystal layer LC is composed of a positive type (positive dielectric anisotropy) liquid crystal material or a negative type (negative dielectric anisotropy) liquid crystal material.
  • the polarizing plate PL1 is arranged below the first substrate SUB1 (on the side opposite to the second substrate SUB2).
  • the polarizing plate PL2 is arranged above the second substrate SUB2 (on the side opposite to the first substrate SUB1).
  • a retardation plate, a scattering layer, an antireflection layer, and the like may be included if necessary.
  • the illumination device IL is located below the polarizing plate PL1 (on the opposite side of the first substrate SUB1).
  • the display device 1 is a liquid crystal display device in the lateral electric field mode, more specifically, the FFS (Fringe Field Switching) mode.
  • the display device 1 is not limited to the FFS mode, and may be any display device such as the vertical electric field mode.
  • the display device 1 has a configuration for performing an aging process for inspecting wiring.
  • the aging process is a process performed before the display device 1 is shipped, and is a process of passing a current through the wiring to break the locally narrowed portion of the wiring and detect a defective portion of the wiring in advance. Is.
  • the configuration for performing the aging process will be described below.
  • FIG. 4 is a schematic diagram of the configuration of the display device according to the present embodiment.
  • the driver terminal D included in the display device 1 is connected to the signal line S which is the wiring.
  • the driver terminal D1 to the driver terminal Dn are connected to the signal line Sn from the signal line S1, respectively.
  • a video line and a connection circuit may be provided between the driver terminal D and the signal line S.
  • the connection circuit switches the connection between the video line and the signal line S, and further connects the video line to at least one signal line S selected from the plurality of signal lines S.
  • the driver terminal D is connected to the signal line S. Therefore, when a signal is output from the driver IC 110 with the driver terminal D connected to the driver IC 110, the signal from the driver IC 110 is output to the signal line S as a video signal.
  • the display device 1 has a first switch SW A and a second switch SW B in the first substrate SUB1.
  • the first switch SW A and the second switch SW B are switching elements, in this case transistors.
  • the display device 1 has a switch terminal TS and an output terminal T0 as inspection terminals T.
  • the switch terminal TS is a terminal for outputting a gate signal to the first switch SW A and the second switch SW B.
  • a plurality of switch terminals TS are provided. In the example of FIG. 4, as different switch terminal TS together, one total of three switch terminals T A, T B1, T B2 is provided.
  • the output terminal T0 is a terminal for outputting a current for aging processing to the signal line S.
  • a plurality of output terminals T0 are provided, and in the example of FIG. 4, a total of six output terminals T1, T2, T3, T4, T5, and T6 are provided.
  • the number of switch terminals TS and output terminals T0 is not limited to those shown in FIG. 4, and may be arbitrary.
  • the first switch SW A is provided in the outer peripheral region B1b of the first peripheral region B1, and in the outer peripheral region B1b, the side opposite to the display region A from the driver terminal D, that is, the first driver terminal D. It is provided on the direction Y1 side.
  • a plurality of first switches SW A are provided. In the present embodiment, a total of q first switch SW A , from the first switch SW A1 to the first switch SW Aq , are provided.
  • the number of the first switch SW A is arbitrary, but is preferably half the number of the signal lines S.
  • the first switch SW A is connected to a plurality of driver terminals D, and is connected to two driver terminals D in the present embodiment. Since the driver terminal D is connected to the signal line S, it can be said that the first switch SW A is connected to a plurality of signal lines S, and in the present embodiment, it can be said that the first switch SW A is connected to two signal lines S. ..
  • the drain electrode Dr is connected to one of the two driver terminals D (signal line S), and the source electrode So is connected to the other of the two driver terminals D (signal line S). It is connected.
  • the first switch SW A is preferably connected to the end of the signal line S on the Y1 side in the first direction.
  • the drain electrode Dr in the first switch SW A1 , is connected to the signal line S6 via the driver terminal D6, and the source electrode So is connected to the signal line S1 via the driver terminal D1. .. Further, in the first switch SW A2 , the drain electrode Dr is connected to the signal line S5 via the driver terminal D5, and the source electrode So is connected to the signal line S2 via the driver terminal D2. Further, in the first switch SW A3 , the drain electrode Dr is connected to the signal line S4 via the driver terminal D4, and the source electrode So is connected to the signal line S3 via the driver terminal D3.
  • the drain electrode Dr is connected to the signal line S12 via the driver terminal D12, and the source electrode So is connected to the signal line S7 via the driver terminal D7.
  • the drain electrode Dr is connected to the signal line S11 via the driver terminal D11, and the source electrode So is connected to the signal line S8 via the driver terminal D8.
  • the drain electrode Dr is connected to the signal line S10 via the driver terminal D10, and the source electrode So is connected to the signal line S9 via the driver terminal D9.
  • Subsequent first switch SW A is also connected to the signal line S in the same manner.
  • such a connection relationship is an example. That is, the first switch SW A is connected to any two signal lines S, and the connected signal lines S may be different for each first switch SW A.
  • Connection line L A is the point connected to the switch terminal T A, and extends toward the inside of the outer peripheral region B1b in a third direction X1.
  • Connection line L A is in the outer peripheral region B1b, and is connected to the first switch SW A. More specifically, the connection line L A is connected to the gate electrode Ga of the first switch SW A. That is, the first switch SW A, the gate electrode Ga is connected to a switch terminal T A via the connection line L A.
  • Connection line L A is connected to the gate electrode Ga of the plurality of first switch SW A. That is, the plurality of first switch SW A via the same connection line L A, are connected to the switch terminal T A. More, in this embodiment, all the first switch SW A, via the same connection line L A, are connected to the switch terminal T A.
  • the drain electrode Dr is connected to one of the two driver terminals D, the source electrode So is connected to the other of the two driver terminals D, and the gate electrode Ga is connected. It is connected to the switch terminal T a via line L a. Accordingly, the first switch SW A, the current to the gate electrode Ga through the switch terminal T A (gate signal) is input, the two driver terminal D together, namely two signal lines S each other, electrical Connect to. On the other hand, the first switch SW A electrically cuts off (non-) the two driver terminals D, that is, the two signal lines S, in a state where no current (gate signal) is input to the gate electrode Ga. To connect).
  • the first switch SW A is connected to the signal line S and the switch terminal T A, the gate signal from the switch terminal T A, configured to be capable of switching between blocking and the connection between the plurality of signal lines S Will be done.
  • the connection line L A because they are connected to the plurality of first switch SW A, when the gate signal from the switch terminal T A is input, a gate signal to the gate electrode Ga of the plurality of first switch SW A input. Therefore, each of the plurality of first switches SW A connects the two signal lines S to each other.
  • the output terminals T1, T2, T3, T4, T5, and T6 are connected to the connection lines L1, L2, L3, L4, L5, and L6, which are wirings, respectively.
  • the connection lines L1, L2, L3, L4, L5, and L6 are connected to the output terminals T1, T2, T3, T4, T5, and T6 from the locations in the outer peripheral region B1b to the inner peripheral regions B1a and the fourth periphery. It extends to the second peripheral region B2 via the region B4 (or the third peripheral region B3), and extends within the second peripheral region B2 in the third direction X1. That is, it can be said that the output terminal T0 is connected to the connection line L0, and the connection line L0 extends to the second peripheral region B2.
  • the second switch SW B is provided in the second peripheral region B2.
  • the second switch SW B is connected to the connection line L0 and the signal line S. That is, the second switch SW B is connected to the output terminal T0 via the connection line L0. Further, it can be said that the second switch SW B is connected to the signal line S and is connected to the driver terminal D and the first switch SW A via the signal line S.
  • the drain electrode Dr is connected to the output terminal T0 via the connection line L0.
  • the source electrode So is connected to the signal line S.
  • the second switch SW B is preferably connected to the end of the signal line S on the second direction Y2 side.
  • a plurality of second switches SW B are provided, and in the example of FIG. 4, a total of n second switches SW B1 to SW Bn are provided.
  • the number of second switches SW B is arbitrary, but is preferably the same as the number of signal lines S.
  • the drain electrode Dr in the second switch SW B1 , the drain electrode Dr is connected to the connection line L1 and the source electrode So is connected to the signal line S1.
  • the drain electrode Dr in the second switch SW B2 , the drain electrode Dr is connected to the connection line L2, and the source electrode So is connected to the signal line S2.
  • the second switch SW B3 the drain electrode Dr is connected to the connection line L3, and the source electrode So is connected to the signal line S3.
  • the drain electrode Dr is connected to the connection line L4, and the source electrode So is connected to the signal line S4.
  • the drain electrode Dr is connected to the connection line L5, and the source electrode So is connected to the signal line S5.
  • the drain electrode Dr is connected to the connection line L6, and the source electrode So is connected to the signal line S6.
  • the drain electrode Dr is connected to the connection line L1 and the source electrode So is connected to the signal line S7.
  • the drain electrode Dr is connected to the connection line L2, and the source electrode So is connected to the signal line S8.
  • the drain electrode Dr is connected to the connection line L3, and the source electrode So is connected to the signal line S9.
  • the drain electrode Dr is connected to the connection line L4, and the source electrode So is connected to the signal line S10.
  • the drain electrode Dr is connected to the connection line L5, and the source electrode So is connected to the signal line S11.
  • the drain electrode Dr is connected to the connection line L6, and the source electrode So is connected to the signal line S12.
  • Subsequent second switches SW B are also connected to the connection line L0 and the signal line S in the same order.
  • this connection relationship is also an example, and in the second switch SW B , if the drain electrode Dr is connected to any of the plurality of connection lines L0 and any of the plurality of signal lines S is connected to the source electrode So. Good.
  • the second switch SW B is provided for each signal line S, and one second switch SW B is connected to one signal line S.
  • the number of connection lines L0 is 6 in the example of this embodiment, which is smaller than the number of the second switch SW B and the signal line S. Therefore, it can be said that some of the second switch SW Bs have a common connection line L0 to be connected, in other words, a plurality of second switch SW Bs are connected to one connection line L0.
  • the second switches SWB 1 , SWB 7 , ... Are connected to the connection line L1
  • the second switches SWB 2 , SWB 8 , ... are connected to the connection line L2.
  • the second switch SW B is connected to L0 every six, but it is not limited to being connected every six in this way.
  • the switch terminal TB1 as the one-side terminal is connected to the first connection line LB1 .
  • the first connection line L B1 from locations in the outer peripheral region B1b which is connected to the switch terminal T B1, through the inner peripheral region B1a, fourth peripheral region B4 (or the third peripheral area B3), a second peripheral It extends to the region B2 and extends within the second peripheral region B2 in the third direction X1.
  • the first connection line L B1 is connected to a part of the second switch SW B among the plurality of second switch SW B in the second peripheral region B2. More specifically, the first connection line LB1 is connected to the gate electrode Ga of a part of the second switch SW B among the plurality of second switch SW B. That is, in some of the second switches SW B , the gate electrode Ga is connected to the switch terminal TB1 via the first connection line LB1 .
  • the switch terminal TB2 as the other terminal is connected to the second connection line LB2 .
  • the second connection line L B2 from the point in the outer peripheral region B1b which is connected to the switch terminal T B2, through the inner peripheral region B1a, fourth peripheral region B4 (or the third peripheral area B3), a second peripheral It extends to the region B2 and extends within the second peripheral region B2 in the third direction X1.
  • the second connection line L B2, in the second peripheral region B2 is connected to a second switch SW B of another portion of the plurality of second switch SW B.
  • the second connection line L B2 among the plurality of second switch SW B and is connected to a second switch SW B first connection line L B1 is not connected.
  • the second connection line L B2 is connected to the gate electrode Ga of the second switch SW B to which the first connection line L B1 is not connected. That is, the second switch SW B of part of another of the plurality of second switch SW B, the gate electrode Ga is connected to a switch terminal T B2 via a second connection line L B2.
  • the second switch SW B1 to the second switch SW B6 are connected to the first connection line LB1
  • the second switch SW B7 to the second switch SW B14 are connected to the second connection line LB2 . It has been, and even after that, it has such a connection relationship. That is, when a plurality of adjacent (6 in FIG. 4) second switches SW B are grouped into one group, the connection lines connected to each group are different. That is, the first, third, ... groups are connected to the first connection line LB1 , and the second, fourth, ... groups are connected to the second connection line LB2. ..
  • connection line is not limited to be different for each group in this way, and a part of the second switch SW B is connected to the first connection line LB1 and some other second switch SW B is second. Anything that is connected to the connection line LB2 may be used.
  • the second switch SW B may be connection line are different for each one, of all of the second switch SW B, the second switch SW B half in the middle than in the third direction X1 side first 1 is connected to the connection line L B1, a second switch SW B half in the middle than in the fourth direction X2 side may be connected to the second connection line L B2.
  • the drain electrode Dr is connected to the output terminal T0 via the connection line L0, and the source electrode So is connected to the signal line S.
  • the gate electrode Ga is connected to the switch terminal TB1 via the first connection line LB 1
  • the gate electrode Ga is connected to the second connection line. through L B2 and is connected to the switch terminal T B2.
  • the second switch SW B connected to the first connection line LB1 will be referred to as a one-sided second switch SW BA
  • the second switch SW B connected to the second connection line LB2 will be referred to as a second switch SW BA.
  • the other side second switch SW BB The other side second switch SW BB .
  • one side the second switch SW BA is configured to be switchable connection and disconnection between the output terminals T0 and the signal line S, the gate signal from the switch terminal T B1, the output terminal T0 and the signal line Switch connection and disconnection with S.
  • the other side a second switch SW BB which is connected to the second connection line L B2 is the current (gate signal) is input to the gate electrode Ga through the second connection line L B2, a connection line L0
  • the signal line S that is, the output terminal T0 and the signal line S are electrically connected.
  • the other-side second switch SW BB in the state in which current to the gate electrode Ga through the second connection line L B2 (gate signal) is not input, the signal lines S and the connection line L0, that is, the output terminal The T0 and the signal line S are electrically cut off.
  • the other side a second switch SW BB is configured to be switchable connection and disconnection between the output terminals T0 and the signal line S, the gate signal from the switch terminal T B2, the output terminal T0 and the signal line Switch connection and disconnection with S.
  • the second switch SW B2 is connected to either the first connection line LB1 or the second connection line LB2 .
  • the number of connection lines is not limited to two first connection line L B1 and the second connection line L B2, it may be three or more, in this case, their respective connection lines, a plurality of second A part of the switch SW B2 is connected.
  • the display device 1 has the above configuration. Next, a method of inspecting the wiring of the display device 1, that is, an aging process will be described. 5 and 6 are schematic views showing an example of the aging process.
  • the driver IC 110 is not connected to the driver terminal D, and the signal from the driver IC 110 is not input to the driver terminal D. However, if the signal from the driver IC 110 is not input to the driver terminal D, the driver IC 110 may be connected to the driver terminal D.
  • the inspection device 200 when performing the aging process, the inspection device 200 is connected to the inspection terminal T.
  • the inspection device 200 includes a control unit 201, a detection unit 202, a processing unit 203, and a drive circuit 204.
  • the inspection device 200 is merely an example, and may not have some of these functions, and may have other functions.
  • the driver IC 110 (see FIG. 1) may have a part of the functions of the inspection device 200.
  • the control unit 201 is a circuit that controls the detection unit 202, the processing unit 203, and the drive circuit 204 to inspect the display device 1.
  • the detection unit 202 is a circuit that detects a signal (here, current I) output from the signal line S.
  • the detection unit 202 is, for example, a voltage detection circuit, a current detection circuit, or the like.
  • the processing unit 203 is a determination circuit that determines a short circuit, disconnection, or the like of the signal line S based on the detection signal of the detection unit 202.
  • the drive circuit 204 generates a gate signal for driving the switch and an inspection signal for passing a current I through the signal line S, and outputs the signal to the display device 1.
  • the inspection device 200 outputs a gate signal to the switch terminal TS to drive the first switch SW A and the second switch SW B , thereby causing a current I to flow through the signal line S, and inspecting the signal line S, that is, aging. Perform processing.
  • the inspection device 200 is connected to the inspection terminal T.
  • inspection apparatus 200 from the drive circuit 204, the switch terminal T A, and outputs a gate signal.
  • the gate signal is a current having a predetermined potential, and is preferably a constant fixed potential.
  • Inspecting apparatus 200 for a predetermined period, i.e. the period of performing the aging treatment it continues to output the gate signal to the switch terminal T A.
  • Gate signal output to the switch terminal T A via the connection line L A is input to the gate electrode Ga of each of the first switch SW A.
  • Each of the first switch SW A connects the signal lines S to each other by inputting a gate signal to the gate electrode Ga.
  • FIG. 7 is a graph showing an example of the output timing of the gate signal.
  • the inspection device 200 outputs a gate signal to the switch terminal TB1 and the switch terminal TB2 in a time-division manner. That is, the inspection device 200 outputs a gate signal from the switch terminal TB1 to the first connection line LB1 in the first time, and in the second time different from the first time, the switch terminal TB2 to the second connection line LB1 .
  • the gate signal is output to LB2 .
  • the inspection device 200 applies the voltage V1 to the switch terminal TB1 in the first time between the time t1 and the time t2, so that the first connection line
  • the gate signal is output to LB1 .
  • the inspection device 200 stops the voltage application to the switch terminal TB2 in the first time between the time t1 and the time t2, so that the inspection device 200 gives a gate signal to the second connection line LB2 . Stops the output of. Then, as shown in the line segment F1, the inspection device 200 stops applying the voltage to the switch terminal TB1 in the second time between the time t3 and the time t4, so that the inspection device 200 connects to the first connection line LB1 . Stop the output of the gate signal.
  • the inspection device 200 applies the voltage V1 to the switch terminal TB2 in the second time between the time t3 and the time t4, thereby causing a gate signal to the first connection line LB1. Is output.
  • the inspection apparatus 200 in both the first hour and the second hour, continued output of the gate signal to the switch terminal T A.
  • time t1 to time t4 are examples for explanation in FIG. 7.
  • the time t3 may be the same time as the time t2.
  • FIG. 5 shows the flow of the current I in the first time. Since the gate signal is output to the first connection line LB1 in the first time, the gate signal is input to the gate electrode Ga of the one-sided second switch SW BA connected to the first connection line LB1. Will be done.
  • the second switch SW BA on the one side connects the connection line L0 and the signal line S, that is, the output terminal T0 and the signal line S by inputting a gate signal to the gate electrode Ga. Further, in the first time, since the gate is input to the gate electrode Ga of the first switch SW A , the signal lines S are connected to each other.
  • a closed circuit is formed between the inspection device 200, the output terminal T0, the connection line L0, the second switch SW BA on one side, the signal line S, and the first switch SW A. It is formed.
  • the inspection device 200, the output terminal T6, the connection line L6, the second switch SW B6 , the signal line S6, the first switch SW A1 , the signal line S1, and the second A closed circuit is formed between the switch SW B1 , the connection line L1, and the output terminal T1.
  • a closed circuit is formed in the second switch SW B2, SW B3, SW B4, SW B5, etc., which is the second switch SW BA on one side, but the description thereof will be omitted.
  • the first switch SW A and the one-sided second switch SW BA form a closed circuit.
  • the gate signal is not input to the second connection line LB2 , the gate signal is input to the gate electrode Ga of the other side second switch SW BB connected to the second connection line LB2. Not done. Therefore, the second switch SW BB on the other side does not form a closed circuit.
  • the inspection device 200 outputs an inspection signal from the drive circuit 204 to the output terminal T0.
  • the inspection signal is a current having a predetermined potential.
  • the inspection device 200 outputs inspection signals having different potentials to the paired output terminals T0.
  • the inspection device 200 preferably outputs inspection signals having potentials having opposite polarities to the paired output terminals T0.
  • the paired output terminals T0 refer to two output terminals T0 connected to each of the two signal lines S to which the same first switch SW A is connected. In the example of FIG. 5, for example, the output terminals T1 and It is an output terminal T6. In the example of FIG.
  • the inspection device 200 outputs a positive polarity inspection signal to the output terminal T6 and outputs a negative polar potential inspection signal to the output terminal T1.
  • the closed circuit is formed by the first switch SW A1 and the second switches SW B1 and SW B6 , the potential difference between the inspection signal at the output terminal T6 and the inspection signal at the output terminal T1 causes the output terminal T6.
  • the current I flows from the connection line L6, the second switch SW B6 , the signal line S6, the first switch SW A1 , the signal line S1, the second switch SW B1 , the connection line L1, and the output terminal T1.
  • the inspection device 200 causes a high voltage current I to flow by setting the potential difference between the output terminal T6 and the output terminal T1 as high as, for example, several tens of volts.
  • the voltage value of the current I is set to be at least higher than the voltage of the video signal from the driver IC 110.
  • the inspection device 200 may switch the polarities of the inspection signals output to the output terminal T1 and the output terminal T2 every predetermined time. As a result, the direction of the current I flowing at predetermined time intervals can be reversed.
  • the current I also flows through the closed circuit formed by the second switch SW B2, SW B3, SW B4, SW B5, etc. , which is the other second switch SW BA on one side. That is, in the first time, the current I flows through the signal line S (signal line S1 to signal line S6, etc.) connected to the second switch SW BA on one side.
  • the second switch SW BB other side does not form a closed circuit, to the signal line S which is connected to the other side a second switch SW BB (such as a signal line-S12 signal line S7), Current I does not flow.
  • FIG. 6 shows the flow of the current I in the second time.
  • the gate signal to the second connection line L B2 is output to the gate electrode Ga on the other side a second switch SW BB which is connected to the second connection line L B2, the gate signal is input Will be done.
  • the second switch SW BB on the other side connects the connection line L0 and the signal line S, that is, the output terminal T0 and the signal line S by inputting a gate signal to the gate electrode Ga.
  • the signal lines S are connected to each other.
  • a closed circuit is formed between the inspection device 200, the output terminal T0, the connection line L0, the second switch SW BB on the other side, the signal line S, and the first switch SW A. It is formed.
  • the inspection device 200, the output terminal T6, the connection line L6, the second switch SW B12 , the signal line S12, the first switch SW A4 , the signal line S7, and the second A closed circuit is formed between the switch SW B7 , the connection line L1, and the output terminal T1.
  • a closed circuit is similarly formed in the second switch SW B8, SW B9, SW B10, SW B11, etc., which are the other second switch SW BB on the other side, but the description thereof will be omitted.
  • the first switch SW A and the other side second switch SW BB form a closed circuit.
  • the gate signal is not input to the first connection line LB1 , the gate signal is input to the gate electrode Ga of the one-sided second switch SW BA connected to the first connection line LB1. Not done. Therefore, the one-sided second switch SW BA does not form a closed circuit.
  • the inspection device 200 outputs an inspection signal from the drive circuit 204 to the output terminal T0 in the second time as well as in the first time.
  • the closed circuit is formed by the first switch SW A4 , the second switches SW B7 , and the SW B12 , the potential difference between the inspection signal at the output terminal T6 and the inspection signal at the output terminal T1 causes the output terminal T6.
  • the current I also flows through the closed circuit formed by the second switch SW B8, SW B9, SW B10, SW B11, etc., which are the other second switch SW BB on the other side. That is, in the second time, the current I flows through the signal line S (signal line S7 to signal line S12, etc.) connected to the second switch SW BB on the other side. On the other hand, in the second time, since the second switch SW BA on one side does not form a closed circuit, the signal line S (signal line S1 to signal line S6, etc.) connected to the second switch SW BA on one side is used. Current I does not flow.
  • the detection unit 202 and the processing unit 203 detect that no current or voltage is flowing to detect whether the signal line S is disconnected. It becomes possible. Further, for example, when a video signal is output to the signal line S in a lighting inspection after aging processing, the broken part is not displayed in color, so it is possible to detect whether the signal line S is broken by detecting it. it can.
  • the inspection device 200 passes a current I through the signal line S (signal line S1 to signal line S6, etc.) connected to the second switch SW BA on one side in the first time, and causes the other side in the second time.
  • a current I is passed through a signal line S (signal line S7 to signal line S12, etc.) connected to the second switch SW BB . That is, the inspection device 200 does not pass the current I through all the signal lines S at once, but switches the signal lines S through which the current I flows at each timing by time division.
  • the number of wires through which the current flows increases, so that the potential is high on the downstream side of the current flow.
  • the downstream side has a larger integrated value of resistance due to wiring or the like, so that the potential becomes lower. Therefore, when the aging inspection is performed, the current value flowing through the signal line S on the downstream side, that is, on the side far from the output terminal T0 becomes low. If the current value becomes low, the sub-disconnected portion of the signal line S cannot be appropriately disconnected, and the inspection accuracy may decrease. If the applied voltage at the output terminal T0 is increased, the current value of the signal line S on the downstream side can be increased, but if the applied voltage is too high, the load on the signal line S on the upstream side is high. It will be too much. Further, it is conceivable to increase the line width of the wiring such as the connection line L0 and the signal line S to reduce the resistance, but the wiring may become thick and the space may be insufficient.
  • one side second switch SW BA which is a part of the second switch SW B , is connected to the first connection line LB 1, and some other second switch SW
  • the other side second switch SW BB which is B , is connected to the second connection line LB2 . Therefore, during the aging process, the one-side second switch SW BA and the other-side second switch SW BB can be driven separately in a time-division manner, reducing the number of signal lines S through which current flows at one time. Can be done. As a result, the integrated value of the resistance can be reduced, the current value flowing through the signal line S can be suppressed from becoming too small, and the deterioration of the inspection accuracy can be suppressed.
  • FIG. 8 is a graph showing an example of the current value flowing through the signal line.
  • the line segment F0 in FIG. 8 is a preset current target value. It can be said that the current target value is a current value capable of appropriately disconnecting the sub-disconnection point. That is, if a current equal to or higher than the current target value is passed through all the signal lines S, it is possible to suppress a decrease in inspection accuracy.
  • the current target value is, for example, 2 amperes, but can be set arbitrarily.
  • the current value of the signal line S for example, the signal line Sn
  • the current target value for example, the signal line Sn
  • any second switch SW B and the first connection line L B1 and the second connection line L B2 It was connected to the Crab, which was driving the second switch SW B in a time-division manner.
  • the first switch SW A may be time-division-driven instead of the second switch SW B.
  • the closed circuit is not formed and the current I does not flow through the unconnected signal lines S. Therefore, even in this case, the number of signal lines S through which the current I flows at one time can be reduced.
  • connection lines L A and a plurality of the first connection line and the second connecting line connects the portion of the first switch SW A to the first connecting line, the other Connect a part of the first switch SW A to the second connection line. Then, time-division driving is performed by passing a gate signal to the first connection line and the second connection line at different timings.
  • all the second switches SW B may be connected to one connection line so that the second switch SW B is always driven.
  • both the first switch SW A and the second switch SW B may be configured to be time-division-driven. That is, at least one of the first switch SW A and the second switch SW B , a part is connected to the switch terminal TS via the first wiring, and the other part is connected to the switch terminal TS via the second wiring. It suffices if it is done.
  • the display device 1 includes a first substrate SUB1, a plurality of signal lines S (wiring), a plurality of switch terminals TS, a plurality of first switch SW A, and a plurality of first switches SW A. It has a second switch SW B.
  • the first substrate SUB1 has a display area A in which a plurality of pixels PX are provided, and a peripheral area B outside the display area A.
  • the signal line S is provided in the display area A and is connected to the pixel PX to supply a video signal to the pixel.
  • the switch terminal TS is provided in the peripheral region B.
  • the first switch SW A provided on the first peripheral area B1 of the first direction Y1 side of the display area A, the switch terminal TS (switch terminal T A in this case), and is connected to the signal line S.
  • the second switch SW B is displayed is provided on the second peripheral area B2 in the second direction Y2 side of the area A, the switch terminal TS that is different from the switch terminal T A which is connected to the first switch SW A (switch terminal here It is connected to TB1 or switch terminal TB2 ) and signal line S.
  • At least one of the first switch SW A and the second switch SW B is partially connected to the switch terminal TS via the first connection line, and the other part is connected to the switch terminal TS via the second connection line. Will be done.
  • the first switch SW A and the second switch SW B is separately connected to the first connection line and the second connection line. Therefore, according to this display device 1, the first switch SW A or the second switch SW B can be driven in a time-division manner, and when the signal line S is inspected, the signal line S through which the current I flows at one time The number can be reduced. Therefore, it is possible to prevent the current value flowing through the signal line S from becoming too small at the time of inspection, and to suppress a decrease in reliability.
  • the plurality of second switch SW B in part, connected to the switch terminal TS via a first connection line L B1, another part, the switch terminal TS via a second connection line L B2 Be connected. Further, the plurality of first switch SW A is connected to the switch terminal T A via the same connection line L A.
  • the second switch SW B on the second peripheral region B2 side is multi-system, and the first switch SW A on the first peripheral region B1 side near the terminal is integrated into one system. As a result, while enabling time-division driving by the second switch SW B , it is possible to suppress the circuit of the first peripheral region B1 from becoming large and secure the space of the first peripheral region B1.
  • a part of the plurality of second switches SW B is connected to the switch terminal TB1 (one side terminal) which is one of the plurality of switch terminals TS via the first connection line LB1 and the other. Is connected to the switch terminal TB2 (the other terminal) which is the other one of the plurality of switch terminals TS via the second connection line LB2 . Since the display device 1 connects the second switch SW B to another estimation terminal, it is possible to suitably perform time division drive at the time of inspection of the signal line S, and it is possible to suppress a decrease in reliability. .. In the present embodiment, thus, in the first connection line L B1 and the second connection line L B2, it is connected a different switch terminal T B1, T B2 each other.
  • first connection line LB1 and the second connection line LB2 may be connected to the same switch terminal TS.
  • the first connection line LB1 and the second connection line LB2 may be provided with a switch for switching between connection and non-connection to the switch terminal TS. Then, if you want to drive the second switch SW B2 connected to the first connection line L B1 is disconnected the switch terminal TS and the second connection line L B2 switch terminal TS and the first connection line L B1 as connection state As a state, a gate signal may be output from the switch terminal TS.
  • a gate signal may be output from the switch terminal TS.
  • the first switch SW A is the signal from the switch terminal T A, configured to be capable of switching between blocking and the connection between the plurality of signal lines S. According to this display device 1, by making it possible to connect a plurality of signal lines S to each other, it is possible to detect a sub-disconnection of a plurality of signal lines S in one aging process.
  • the display device 1 further has an output terminal T0 provided in the peripheral region B and connected to the second switch SW B.
  • the second switch SW B switches the connection and disconnection between the output terminal T0 and the signal line S by the gate signal from the switch terminal TS. According to this display device 1, the sub-disconnection of the signal line S can be suitably detected.
  • a gate signal is output to the switch terminal TS to drive the first switch SW A and the second switch SW B , whereby a current I is passed through the signal line S.
  • the signal line S is inspected.
  • a gate signal is output to the switch terminal TS to the first connection line LB1 in the first time, a current I is passed through a part of the plurality of signal lines S in the first time, and the first time different second time by outputting a gate signal to the second connection line L B2 from the switch terminal TS in, electric current I to another part of the plurality of signal lines S at the second time.
  • Display device 110 Driver IC A display region B surrounding area B1 first peripheral area B1a inner peripheral region B1b outer peripheral region D driver terminal L B1 first connection line L B2 second connecting line T A, T B1, T B2 , TS switch terminal T0 output terminal PX Pixel S signal line (wiring) SUB1 1st board SUB2 2nd board SW A 1st switch SW B 2nd switch Y1 1st direction Y2 2nd direction

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Abstract

表示装置（１）は、表示領域（Ａ）、及び表示領域（Ａ）よりも外側の周辺領域（Ｂ）を有する第１基板（ＳＵＢ１）と、表示領域（Ａ）に設けられて、画素に信号を供給する配線と、周辺領域Ｂに設けられる端子である複数のスイッチ端子（ＴＳ）と、表示領域Ａの第１方向（Ｙ１）側の第１周辺領域（Ｂ１）に設けられ、スイッチ端子（ＴＳ）及び配線に接続される複数の第１スイッチ（ＳＷＡ）と、表示領域（Ａ）の第２方向（Ｙ２）側の第２周辺領域（Ｂ２）に設けられ、第１スイッチ（ＳＷＡ）に接続されるスイッチ端子（ＴＳ）とは異なるスイッチ端子（ＴＳ）、及び配線に接続される複数の第２スイッチ（ＳＷＢ）と、を有する。第１スイッチ（ＳＷＡ）及び第２スイッチ（ＳＷＢ）の少なくとも一方は、一部が第１接続線（ＬＢ１）を介してスイッチ端子（ＴＳ）に接続され、他の一部が第２接続線（ＬＢ２）を介してスイッチ端子（ＴＳ）に接続される。

Description

表示装置及び検査方法
　本発明は、表示装置及び検査方法に関する。
　表示装置の信頼性を確保するために、表示装置を検査する技術が種々検討されている。例えば特許文献１には、表示装置に、画素に接続された信号線に接続される検査用端子を設ける旨が記載されている。特許文献１によると、検査用端子から検査用データ信号を入力することで、画素に検査用データ信号に応じた発色を行わせて、発色状態の検査を行う。
特開２０１０－２４３５２４号公報
　近年では、表示装置の高精細化に伴い、配線の本数が増加し各配線が細線化される傾向にあり、局所的に線幅が細くなる配線が製造されることが考えられる。このような表示装置は、駆動時間の経過に伴い駆動電流が流れる積算時間が長くなると、配線の局所的に線幅が細くなる箇所が、駆動電流のストレスに起因して断線するおそれがある。また、このように局所的に線幅が細くなる箇所以外にも、断線のおそれがあったり断線したりしている箇所を検出することも求められる。従って、断線のおそれがある箇所などがあるかを検出可能にしておくことで、信頼性の低下を抑制することが求められている。
　本発明は、上記の課題に鑑みてなされたもので、信頼性の低下を抑制することが可能な表示装置及び検査方法を提供することを目的とする。
　本発明の一態様による表示装置は、複数の画素が設けられる表示領域、及び前記表示領域よりも外側の周辺領域を有する第１基板と、前記表示領域に設けられて、前記画素に接続されて前記画素に信号を供給する複数の配線と、前記周辺領域に設けられる端子である複数のスイッチ端子と、前記表示領域の第１方向側の前記周辺領域である第１周辺領域に設けられ、前記スイッチ端子、及び前記配線に接続される複数の第１スイッチと、前記表示領域の前記第１方向と反対方向の第２方向側の前記周辺領域である第２周辺領域に設けられ、前記第１スイッチに接続される前記スイッチ端子とは異なる前記スイッチ端子、及び前記配線に接続される複数の第２スイッチと、を有し、前記第１スイッチ及び前記第２スイッチの少なくとも一方は、一部が第１接続線を介して前記スイッチ端子に接続され、他の一部が第２接続線を介して前記スイッチ端子に接続される。
　本発明の一態様による検査方法は、前記表示装置の検査方法であって、前記スイッチ端子に信号を出力して前記第１スイッチ及び前記第２スイッチを駆動させることで、前記配線に電流を流して前記配線の検査を行う際に、第１時間において前記スイッチ端子から前記第１接続線へ前記信号を出力することで、前記第１時間において複数の前記配線のうちの一部に電流を流し、前記第１時間と異なる第２時間において前記スイッチ端子から前記第２接続線へ前記信号を出力することで、前記第２時間において複数の前記配線のうちの他の一部に電流を流す。
図１は、本実施形態に係る表示装置を模式的に示す平面図である。 図２は、本実施形態に係る表示装置の画素配列を示す模式図である。 図３は、本実施形態に係る表示装置の模式的な断面図である。 図４は、本実施形態に係る表示装置の構成の模式図である。 図５は、エージング処理の一例を示す模式図である。 図６は、エージング処理の一例を示す模式図である。 図７は、ゲート信号の出力タイミングの一例を示すグラフである。 図８は、信号線に流れる電流値の一例を示すグラフである。
　以下に、本発明の各実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　（表示装置の構成）
　図１は、本実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、本実施形態に係る表示装置１は、アレイ基板である第１基板ＳＵＢ１と、対向基板である第２基板ＳＵＢ２とを備えている。以下、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の表面に平行な方向を、方向Ｘとする。また、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の表面に平行な方向であって、方向Ｘと交差する方向、ここでは方向Ｘと直交する方向を、方向Ｙとする。また、方向Ｙのうちの一方側に向かう方向を、第１方向Ｙ１とし、方向Ｙのうちの他方側に向かう方向、すなわち第１方向Ｙ１と反対方向を、第２方向Ｙ２とする。同様に、方向Ｘのうちの一方側に向かう方向を、第３方向Ｘ１とし、方向Ｘのうちの他方側に向かう方向、すなわち第３方向Ｘ１と反対方向を、第４方向Ｘ２とする。また、方向Ｘ及び方向Ｙに直交する方向、すなわち第１基板ＳＵＢ１及び第２基板ＳＵＢ２の表面に直交する方向を、方向Ｚとする。
　第１基板ＳＵＢ１と第２基板ＳＵＢ２とは、方向Ｚに積層されている。第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも面積が広い。第１基板ＳＵＢ１は、方向Ｚから見て、第１方向Ｙ１側の部分が、第２基板ＳＵＢ２よりも第１方向Ｙ１側に突出するように積層されている。すなわち、表示装置１は、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが重畳する重畳領域ＡＲ１と、第２基板ＳＵＢ２が設けられず第１基板ＳＵＢ１のみが設けられる張出領域ＡＲ２とを有している。張出領域ＡＲ２は、重畳領域ＡＲ１の第１方向Ｙ１側に隣接する。
　表示装置１は、表示領域Ａと周辺領域Ｂとを有する。表示領域Ａは、複数の画素が配置されて画像が表示される領域である。周辺領域Ｂは、画素が配置されずに画像が表示されない領域である。周辺領域Ｂは、Ｚ方向から見た表示領域Ａの外側の領域である。本実施形態では、周辺領域Ｂは、表示領域Ａを囲う枠状であり、額縁領域ともいえる。表示領域Ａは、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが重畳する重畳領域ＡＲ１内に設けられている。周辺領域Ｂは、第１基板ＳＵＢ１内の領域である。さらに言えば、周辺領域Ｂは、一部が重畳領域ＡＲ１内に設けられ、他の一部が張出領域ＡＲ２に設けられている。すなわち、周辺領域Ｂは、重畳領域ＡＲ１から張出領域ＡＲ２にわたって設けられている。従って、第１基板ＳＵＢ１は、表示領域Ａと周辺領域Ｂとを有するといえ、さらに言えば、表示領域Ａと周辺領域Ｂとに区分けされているといえる。
　周辺領域Ｂは、第１周辺領域Ｂ１と、第２周辺領域Ｂ２と、第３周辺領域Ｂ３と、第４周辺領域Ｂ４とを含む。第１周辺領域Ｂ１は、表示領域Ａの第１方向Ｙ１側の周辺領域Ｂである。第２周辺領域Ｂ２は、表示領域Ａの第２方向Ｙ２側の周辺領域Ｂであり、言い換えれば、表示領域Ａを隔てて第１周辺領域Ｂ１の反対側にある周辺領域Ｂである。第３周辺領域Ｂ３は、表示領域Ａの第３方向Ｘ１側の周辺領域Ｂである。第４周辺領域Ｂ４は、表示領域Ａの第４方向Ｘ２側の周辺領域Ｂであり、言い換えれば、表示領域Ａを隔てて第３周辺領域Ｂ３の反対側にある周辺領域Ｂである。
　第１周辺領域Ｂ１は、重畳領域ＡＲ１から、重畳領域ＡＲ１より第１方向Ｙ１側の張出領域ＡＲ２にわたって設けられている。すなわち、第１周辺領域Ｂ１は、重畳領域ＡＲ１内に位置する内側周辺領域Ｂ１ａと、張出領域ＡＲ２内に位置する外側周辺領域Ｂ１ｂとを含んでいる。第２周辺領域Ｂ２、第３周辺領域Ｂ３、及び第４周辺領域Ｂ４は、重畳領域ＡＲ１内に位置している。すなわち、重畳領域ＡＲ１は、表示領域Ａ、内側周辺領域Ｂ１ａ、第２周辺領域Ｂ２、第３周辺領域Ｂ３、及び第４周辺領域Ｂ４によって占められており、張出領域ＡＲ２は、外側周辺領域Ｂ１ｂによって占められている。
　第１周辺領域Ｂ１の外側周辺領域Ｂ１ｂには、配線基板１０１が設けられている。配線基板１０１は、例えばフレキシブル配線基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔｓ）によって構成される。配線基板１０１には、ドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）１１０が設けられている。ドライバＩＣ１１０は、表示装置１の表示を制御する制御回路、検出回路、アナログフロントエンド等を含む。なお、表示装置１は、配線基板１０１及びドライバＩＣ１１０に接続可能な構成であればよく、配線基板１０１及びドライバＩＣ１１０を含まない構成を表示装置１としてよい。また、配線基板１０１及びドライバＩＣ１１０を含めて、表示装置１としてもよい。
　表示装置１は、さらに、周辺領域Ｂに設けられた複数のドライバ端子Ｄと、周辺領域Ｂに設けられた複数の検査端子Ｔとを有する。本実施形態では、ドライバ端子Ｄ及び検査端子Ｔは、第１周辺領域Ｂ１に設けられ、さらに言えば、第１周辺領域Ｂ１の外側周辺領域Ｂ１ｂに設けられている。検査端子Ｔは、図１の例ではドライバ端子Ｄの第４方向Ｘ２側に設けられているが、それに限られない。
　ドライバ端子Ｄは、ドライバＩＣ１１０に接続可能な端子である。ドライバ端子Ｄは、接続されたドライバＩＣ１１０から出力された各種信号を、表示装置１の配線に供給するための端子である。検査端子Ｔは、配線の検査、ここではエージング処理を行うための端子である。エージング処理については後述する。
　図２は、本実施形態に係る表示装置の画素配列を示す模式図である。図２に示すように、表示装置１は、表示領域Ａにおいて、複数の画素ＰＸを備えている。複数の画素ＰＸは、方向Ｘ及び方向Ｙにおいて、マトリクス状に並んで配置されている。また、表示装置１は、表示領域Ａにおいて、複数の配線を有している。表示装置１は、表示領域Ａに設けられる配線として、ｍ本の走査線Ｇ（Ｇ１～Ｇｍ）と、ｎ本の信号線Ｓ（Ｓ１～Ｓｎ）と、コモン線ＣＬと、を備えている。なお、ｍ及びｎは、いずれの２以上の整数である。走査線Ｇは、ゲートドライバＧＤに接続されている。ゲートドライバＧＤの動作に必要な信号は、ドライバＩＣ１１０から供給される。信号線Ｓ及びコモン線ＣＬは、ドライバＩＣ１１０に接続されている。走査線Ｇ、ゲートドライバＧＤ、信号線Ｓ、及び、コモン線ＣＬは、図１に示した第１基板ＳＵＢ１に形成されている。　
　画素ＰＸは、スイッチング素子Ｗ、画素電極ＰＥ、共通電極ＣＥ、及び液晶層ＬＣを備えている。スイッチング素子Ｗは、例えば薄膜トランジスタ（ＴＦＴ；Ｔｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。画素電極ＰＥは、スイッチング素子Ｗと電気的に接続されている。共通電極ＣＥは、コモン線ＣＬと電気的に接続されている。　
　ゲートドライバＧＤは、走査線Ｇに接続されたスイッチング素子Ｗを導通状態とする制御信号を、走査線Ｇに出力する。ドライバＩＣ１１０は、スイッチング素子Ｗが導通状態の期間に、信号線Ｓに映像信号を出力する。これにより、画素電極ＰＥには、所望の画素電位が書き込まれる。また、ドライバＩＣ１１０は、コモン線ＣＬにコモン電位を供給する。これにより、共通電極ＣＥは、コモン電位となる。各画素ＰＸにおいて、画素電極ＰＥの各々は、共通電極ＣＥと対向しており、液晶層ＬＣは、画素電極ＰＥの画素電位と共通電極ＣＥのコモン電位との電位差によって生じる電界によって駆動される。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
　図３は、本実施形態に係る表示装置の模式的な断面図である。図３に示すように、表示装置１は、方向Ｚにおいて第１基板ＳＵＢ１と第２基板ＳＵＢ２とが積層されている。第１基板ＳＵＢ１は、絶縁基板１０、絶縁層１１、１２、１３、１４、１５、下側遮光層ＵＳ、半導体層ＳＣ、走査線Ｇ、信号線Ｓ、接続電極ＲＥ、共通電極ＣＥ、画素電極ＰＥ、及び、配向膜ＡＬ１を備えている。絶縁基板１０は、ガラス基板や樹脂基板などの透明基板である。下側遮光層ＵＳは、絶縁基板１０と絶縁層１１との間に位置している。下側遮光層ＵＳは、図３の例では、両ゲート電極に跨って重畳するように形成されているが、ゲート電極毎に離間して形成されていてもよい。半導体層ＳＣは、絶縁層１１と絶縁層１２との間に位置している。半導体層ＳＣは、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや酸化物半導体によって形成されていてもよい。走査線Ｇの一部である２つのゲート電極ＧＥは、絶縁層１２と絶縁層１３との間に位置している。信号線Ｓ及び接続電極ＲＥは、絶縁層１３と絶縁層１４との間に位置している。信号線Ｓ及び接続電極ＲＥは、それぞれ半導体層ＳＣにコンタクトしている。共通電極ＣＥは、絶縁層１４と絶縁層１５との間に位置している。画素電極ＰＥは、絶縁層１５と配向膜ＡＬ１との間に位置している。画素電極ＰＥの一部は、絶縁層１５を介して共通電極ＣＥと対向している。共通電極ＣＥ及び画素電極ＰＥは、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）などの透光性を有する導電材料によって形成されている。画素電極ＰＥは、共通電極ＣＥの開口部ＡＰと重畳する位置において、絶縁層１４及び１５を貫通するコンタクトホールＣＨを介して接続電極ＲＥに接触している。なお、絶縁層１１乃至１３、及び、絶縁層１５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの透明な無機絶縁層であり、単層構造であってもよいし、多層構造であってもよい。絶縁層１４は、アクリル樹脂などの透明な有機絶縁層である。
　第２基板ＳＵＢ２は、絶縁基板２０、遮光層ＢＭ、カラーフィルタ層ＣＦ、オーバーコート層ＯＣ、及び、配向膜ＡＬ２を備えている。絶縁基板２０は、ガラス基板や樹脂基板などの透明基板である。遮光層ＢＭ及びカラーフィルタ層ＣＦは、絶縁基板２０とオーバーコート層ＯＣとの間に位置している。配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。
　液晶層ＬＣは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に位置し、配向膜ＡＬ１と配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。偏光板ＰＬ１は、第１基板ＳＵＢ１の下方（第２基板ＳＵＢ２と反対側）に配置されている。偏光板ＰＬ２は、第２基板ＳＵＢ２の上方（第１基板ＳＵＢ１と反対側）に配置されている。なお、偏光板ＰＬ１、ＰＬ２の他に、必要に応じて位相差板、散乱層、反射防止層などを含んでいてもよい。照明装置ＩＬは、偏光板ＰＬ１の下方（第１基板ＳＵＢ１と反対側）に位置している。
　このように、図３の例では、表示装置１は、横電界モード、さらに言えばＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置である。ただし、表示装置１は、ＦＦＳモードに限られず、縦電界モードなど、任意の表示装置であってよい。
　表示装置１は、配線の検査のためのエージング処理を行うための構成を有している。エージング処理とは、表示装置１の出荷前に行う処理であり、配線に電流を流すことで、配線の局所的に線幅が細くなる箇所を断線させて、配線の不良箇所を予め検出する処理である。以下、エージング処理を行うための構成について説明する。
　図４は、本実施形態に係る表示装置の構成の模式図である。図４に示すように、表示装置１が有するドライバ端子Ｄは、配線である信号線Ｓに接続されている。ドライバ端子Ｄ１からドライバ端子Ｄｎは、それぞれ、信号線Ｓ１から信号線Ｓｎに接続されている。なお、図４では説明の便宜上省略しているが、ドライバ端子Ｄと信号線Ｓとの間には、ビデオ線と、接続回路とが設けられていてもよい。この場合、ドライバ端子Ｄとビデオ線と接続回路と信号線Ｓとは、この順で接続される。接続回路は、ビデオ線と信号線Ｓとの接続を切り替え、さらに言えば、複数の信号線Ｓのうち選択された少なくとも１つの信号線Ｓと、ビデオ線とを接続する。
　このように、表示装置１は、ドライバ端子Ｄが信号線Ｓに接続されている。従って、ドライバ端子ＤがドライバＩＣ１１０に接続された状態でドライバＩＣ１１０から信号が出力されると、ドライバＩＣ１１０からの信号は、映像信号として、信号線Ｓに出力される。
　また、表示装置１は、第１基板ＳＵＢ１内に、第１スイッチＳＷＡ及び第２スイッチＳＷＢを有する。第１スイッチＳＷＡ及び第２スイッチＳＷＢは、スイッチング素子、ここではトランジスタである。また、表示装置１は、検査端子Ｔとして、スイッチ端子ＴＳと出力端子Ｔ０とを有する。スイッチ端子ＴＳは、第１スイッチＳＷＡ及び第２スイッチＳＷＢにゲート信号を出力するための端子である。スイッチ端子ＴＳは、複数設けられている。図４の例では、互いに異なるスイッチ端子ＴＳとして、スイッチ端子ＴＡ、ＴＢ１、ＴＢ２の合計３つが設けられている。また、出力端子Ｔ０は、信号線Ｓにエージング処理用の電流を出力するための端子である。出力端子Ｔ０は、複数設けられており、図４の例では、出力端子Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６の、合計６つ設けられている。ただし、スイッチ端子ＴＳ及び出力端子Ｔ０の数は図４に示すものに限られず任意であってよい。
　第１スイッチＳＷＡは、第１周辺領域Ｂ１の外側周辺領域Ｂ１ｂ内に設けられており、外側周辺領域Ｂ１ｂ内において、ドライバ端子Ｄよりも表示領域Ａと反対側、すなわちドライバ端子Ｄの第１方向Ｙ１側に設けられている。第１スイッチＳＷＡは、複数設けられている。本実施形態では、第１スイッチＳＷＡは、第１スイッチＳＷＡ１から第１スイッチＳＷＡｑの、合計ｑ個設けられている。第１スイッチＳＷＡの数は任意であるが、信号線Ｓの数の半分であることが好ましい。
　第１スイッチＳＷＡは、複数のドライバ端子Ｄに接続されており、本実施形態では、２つのドライバ端子Ｄに接続されている。ドライバ端子Ｄは信号線Ｓに接続されているため、第１スイッチＳＷＡは、複数の信号線Ｓに接続されているといえ、本実施形態では２つの信号線Ｓに接続されているといえる。第１スイッチＳＷＡは、ドレイン電極Ｄｒが、２つのドライバ端子Ｄ（信号線Ｓ）のうちの一方に接続され、ソース電極Ｓｏが、２つのドライバ端子Ｄ（信号線Ｓ）のうちの他方に接続されている。なお、第１スイッチＳＷＡは、信号線Ｓの第１方向Ｙ１側の端部に接続されていることが好ましい。
　図４の例では、第１スイッチＳＷＡ１は、ドレイン電極Ｄｒがドライバ端子Ｄ６を介して信号線Ｓ６に接続されており、ソース電極Ｓｏがドライバ端子Ｄ１を介して信号線Ｓ１に接続されている。また、第１スイッチＳＷＡ２は、ドレイン電極Ｄｒがドライバ端子Ｄ５を介して信号線Ｓ５に接続されており、ソース電極Ｓｏがドライバ端子Ｄ２を介して信号線Ｓ２に接続されている。また、第１スイッチＳＷＡ３は、ドレイン電極Ｄｒがドライバ端子Ｄ４を介して信号線Ｓ４に接続されており、ソース電極Ｓｏがドライバ端子Ｄ３を介して信号線Ｓ３に接続されている。また、第１スイッチＳＷＡ４は、ドレイン電極Ｄｒがドライバ端子Ｄ１２を介して信号線Ｓ１２に接続されており、ソース電極Ｓｏがドライバ端子Ｄ７を介して信号線Ｓ７に接続されている。また、第１スイッチＳＷＡ５は、ドレイン電極Ｄｒがドライバ端子Ｄ１１を介して信号線Ｓ１１に接続されており、ソース電極Ｓｏがドライバ端子Ｄ８を介して信号線Ｓ８に接続されている。また、第１スイッチＳＷＡ６は、ドレイン電極Ｄｒがドライバ端子Ｄ１０を介して信号線Ｓ１０に接続されており、ソース電極Ｓｏがドライバ端子Ｄ９を介して信号線Ｓ９に接続されている。以降の第１スイッチＳＷＡも、同様に信号線Ｓに接続されている。ただし、このような接続関係は一例である。すなわち、第１スイッチＳＷＡは、任意の２つの信号線Ｓに接続されており、接続されている信号線Ｓが、第１スイッチＳＷＡ毎に異なればよい。
　スイッチ端子ＴＡは、接続線ＬＡに接続されている。接続線ＬＡは、スイッチ端子ＴＡに接続されている箇所から、外側周辺領域Ｂ１ｂ内を第３方向Ｘ１に向けて延在している。接続線ＬＡは、外側周辺領域Ｂ１ｂ内において、第１スイッチＳＷＡに接続されている。より詳しくは、接続線ＬＡは、第１スイッチＳＷＡのゲート電極Ｇａに接続されている。すなわち、第１スイッチＳＷＡは、ゲート電極Ｇａが、接続線ＬＡを介してスイッチ端子ＴＡに接続されている。接続線ＬＡは、複数の第１スイッチＳＷＡのゲート電極Ｇａのそれぞれに接続されている。すなわち、複数の第１スイッチＳＷＡは、同じ接続線ＬＡを介して、スイッチ端子ＴＡに接続されている。さらに言えば、本実施形態では、全ての第１スイッチＳＷＡが、同じ接続線ＬＡを介して、スイッチ端子ＴＡに接続されている。
　このように、第１スイッチＳＷＡは、ドレイン電極Ｄｒが２つのドライバ端子Ｄのうちの一方に接続され、ソース電極Ｓｏが２つのドライバ端子Ｄのうちの他方に接続され、ゲート電極Ｇａが接続線ＬＡを介してスイッチ端子ＴＡに接続されている。従って、第１スイッチＳＷＡは、スイッチ端子ＴＡを介してゲート電極Ｇａに電流（ゲート信号）が入力されると、２つのドライバ端子Ｄ同士を、すなわち２つの信号線Ｓ同士を、電気的に接続する。一方、第１スイッチＳＷＡは、ゲート電極Ｇａに電流（ゲート信号）が入力されていない状態では、２つのドライバ端子Ｄ同士を、すなわち２つの信号線Ｓ同士）を、電気的に遮断（非接続に）する。このように、第１スイッチＳＷＡは、信号線Ｓとスイッチ端子ＴＡとに接続され、スイッチ端子ＴＡからのゲート信号により、複数の信号線Ｓ同士の接続と遮断とを切り替え可能に構成される。なお、接続線ＬＡは、複数の第１スイッチＳＷＡに接続されているため、スイッチ端子ＴＡからゲート信号が入力された場合、複数の第１スイッチＳＷＡのゲート電極Ｇａにゲート信号を入力する。従って、複数の第１スイッチＳＷＡのそれぞれが、２つの信号線Ｓ同士を接続する。
　また、出力端子Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６は、それぞれ、配線である接続線Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６に接続されている。接続線Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６は、出力端子Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６に接続されている外側周辺領域Ｂ１ｂ内の箇所から、内側周辺領域Ｂ１ａ、第４周辺領域Ｂ４（又は第３周辺領域Ｂ３）を経て、第２周辺領域Ｂ２まで延在し、第２周辺領域Ｂ２内を、第３方向Ｘ１に延在している。すなわち、出力端子Ｔ０は、接続線Ｌ０に接続されており、接続線Ｌ０が、第２周辺領域Ｂ２まで延在しているといえる。
　第２スイッチＳＷＢは、第２周辺領域Ｂ２内に設けられる。第２スイッチＳＷＢは、接続線Ｌ０及び信号線Ｓに接続されている。すなわち、第２スイッチＳＷＢは、接続線Ｌ０を介して出力端子Ｔ０に接続されている。また、第２スイッチＳＷＢは、信号線Ｓに接続されており、信号線Ｓを介してドライバ端子Ｄ及び第１スイッチＳＷＡに接続されているともいえる。具体的には、第２スイッチＳＷＢは、ドレイン電極Ｄｒが、接続線Ｌ０を介して出力端子Ｔ０に接続されている。また、第２スイッチＳＷＢは、ソース電極Ｓｏが、信号線Ｓに接続されている。なお、第２スイッチＳＷＢは、信号線Ｓの第２方向Ｙ２側の端部に接続されていることが好ましい。
　第２スイッチＳＷＢは、複数設けられており、図４の例では、第２スイッチＳＷＢ１からＳＷＢｎの、合計ｎ個設けられている。第２スイッチＳＷＢの数は任意であるが、信号線Ｓと同数であることが好ましい。図４の例では、第２スイッチＳＷＢ１は、ドレイン電極Ｄｒが接続線Ｌ１に接続され、ソース電極Ｓｏが信号線Ｓ１に接続されている。また、第２スイッチＳＷＢ２は、ドレイン電極Ｄｒが接続線Ｌ２に接続され、ソース電極Ｓｏが信号線Ｓ２に接続されている。第２スイッチＳＷＢ３は、ドレイン電極Ｄｒが接続線Ｌ３に接続され、ソース電極Ｓｏが信号線Ｓ３に接続されている。第２スイッチＳＷＢ４は、ドレイン電極Ｄｒが接続線Ｌ４に接続され、ソース電極Ｓｏが信号線Ｓ４に接続されている。第２スイッチＳＷＢ５は、ドレイン電極Ｄｒが接続線Ｌ５に接続され、ソース電極Ｓｏが信号線Ｓ５に接続されている。第２スイッチＳＷＢ６は、ドレイン電極Ｄｒが接続線Ｌ６に接続され、ソース電極Ｓｏが信号線Ｓ６に接続されている。また、第２スイッチＳＷＢ７は、ドレイン電極Ｄｒが接続線Ｌ１に接続され、ソース電極Ｓｏが信号線Ｓ７に接続されている。第２スイッチＳＷＢ８は、ドレイン電極Ｄｒが接続線Ｌ２に接続され、ソース電極Ｓｏが信号線Ｓ８に接続されている。第２スイッチＳＷＢ９は、ドレイン電極Ｄｒが接続線Ｌ３に接続され、ソース電極Ｓｏが信号線Ｓ９に接続されている。第２スイッチＳＷＢ１０は、ドレイン電極Ｄｒが接続線Ｌ４に接続され、ソース電極Ｓｏが信号線Ｓ１０に接続されている。第２スイッチＳＷＢ１１は、ドレイン電極Ｄｒが接続線Ｌ５に接続され、ソース電極Ｓｏが信号線Ｓ１１に接続されている。第２スイッチＳＷＢ１２は、ドレイン電極Ｄｒが接続線Ｌ６に接続され、ソース電極Ｓｏが信号線Ｓ１２に接続されている。以降の第２スイッチＳＷＢも、同様の順番で、接続線Ｌ０と信号線Ｓとに接続されている。ただし、この接続関係も一例であり、第２スイッチＳＷＢは、ドレイン電極Ｄｒが複数の接続線Ｌ０のいずれかに接続され、ソース電極Ｓｏに複数の信号線Ｓのいずれかが接続されればよい。
　なお、第２スイッチＳＷＢは、信号線Ｓ毎に設けられており、１つの信号線Ｓには１つの第２スイッチＳＷＢが接続されているといえる。一方、接続線Ｌ０の数は、本実施形態の例では６本であり、第２スイッチＳＷＢ及び信号線Ｓの数より少ない。従って、一部の第２スイッチＳＷＢは、接続される接続線Ｌ０が共通しており、言い換えれば、１つの接続線Ｌ０には、複数の第２スイッチＳＷＢが接続されているといえる。図４では、接続線Ｌ１に第２スイッチＳＷＢ１、ＳＷＢ７、・・・が接続され、接続線Ｌ２に第２スイッチＳＷＢ２、ＳＷＢ８、・・・が接続されるなど、１つの接続線Ｌ０に対し第２スイッチＳＷＢが６個おきに接続されているが、このように６個おきに接続されることに限られない。
　一方側端子としてのスイッチ端子ＴＢ１は、第１接続線ＬＢ１に接続されている。第１接続線ＬＢ１は、スイッチ端子ＴＢ１に接続されている外側周辺領域Ｂ１ｂ内の箇所から、内側周辺領域Ｂ１ａ、第４周辺領域Ｂ４（又は第３周辺領域Ｂ３）を経て、第２周辺領域Ｂ２まで延在し、第２周辺領域Ｂ２内を、第３方向Ｘ１に延在している。第１接続線ＬＢ１は、第２周辺領域Ｂ２内において、複数の第２スイッチＳＷＢのうちの一部の第２スイッチＳＷＢに接続されている。より詳しくは、第１接続線ＬＢ１は、複数の第２スイッチＳＷＢのうちの一部の第２スイッチＳＷＢの、ゲート電極Ｇａに接続されている。すなわち、一部の第２スイッチＳＷＢは、ゲート電極Ｇａが、第１接続線ＬＢ１を介してスイッチ端子ＴＢ１に接続されている。
　他方側端子としてのスイッチ端子ＴＢ２は、第２接続線ＬＢ２に接続されている。第２接続線ＬＢ２は、スイッチ端子ＴＢ２に接続されている外側周辺領域Ｂ１ｂ内の箇所から、内側周辺領域Ｂ１ａ、第４周辺領域Ｂ４（又は第３周辺領域Ｂ３）を経て、第２周辺領域Ｂ２まで延在し、第２周辺領域Ｂ２内を、第３方向Ｘ１に延在している。第２接続線ＬＢ２は、第２周辺領域Ｂ２内において、複数の第２スイッチＳＷＢのうちの他の一部の第２スイッチＳＷＢに接続されている。言い換えれば、第２接続線ＬＢ２は、複数の第２スイッチＳＷＢのうち、第１接続線ＬＢ１が接続されてない第２スイッチＳＷＢに接続されている。第２接続線ＬＢ２は、第１接続線ＬＢ１が接続されてない第２スイッチＳＷＢの、ゲート電極Ｇａに接続されている。すなわち、複数の第２スイッチＳＷＢのうち他の一部の第２スイッチＳＷＢは、ゲート電極Ｇａが、第２接続線ＬＢ２を介してスイッチ端子ＴＢ２に接続されている。
　図４の例では、第２スイッチＳＷＢ１から第２スイッチＳＷＢ６までが第１接続線ＬＢ１に接続され、第２スイッチＳＷＢ７から第２スイッチＳＷＢ１４までが第２接続線ＬＢ２に接続されており、以降でもこのような接続関係となっている。すなわち、隣接する複数（図４では６個）の第２スイッチＳＷＢを１つのグループとした場合、グループ毎に接続される接続線が異なっている。すなわち、１つ目、３つ目、・・・のグループが第１接続線ＬＢ１に接続され、２つ目、４つ目、・・・のグループが第２接続線ＬＢ２に接続される。ただし、このようにグループ毎に接続線が異なることに限られず、一部の第２スイッチＳＷＢが第１接続線ＬＢ１に接続されて、他の一部の第２スイッチＳＷＢが第２接続線ＬＢ２に接続されるものであればよい。例えば、第２スイッチＳＷＢは、１個毎に接続線が異なってもよいし、全ての第２スイッチＳＷＢのうち、中央より第３方向Ｘ１側にある半数の第２スイッチＳＷＢが第１接続線ＬＢ１に接続され、中央より第４方向Ｘ２側にある半数の第２スイッチＳＷＢが第２接続線ＬＢ２に接続されてもよい。
　このように、それぞれの第２スイッチＳＷＢは、ドレイン電極Ｄｒが接続線Ｌ０を介して出力端子Ｔ０に接続され、ソース電極Ｓｏが信号線Ｓに接続される。また、一部の第２スイッチＳＷＢは、ゲート電極Ｇａが第１接続線ＬＢ１を介してスイッチ端子ＴＢ１に接続され、他の第２スイッチＳＷＢは、ゲート電極Ｇａが第２接続線ＬＢ２を介してスイッチ端子ＴＢ２に接続されている。以下、適宜、第１接続線ＬＢ１に接続されている第２スイッチＳＷＢを、一方側第２スイッチＳＷＢＡと記載し、第２接続線ＬＢ２に接続されている第２スイッチＳＷＢを、他方側第２スイッチＳＷＢＢと記載する。
　第１接続線ＬＢ１に接続されている一方側第２スイッチＳＷＢＡは、第１接続線ＬＢ１を介してゲート電極Ｇａに電流（ゲート信号）が入力されると、接続線Ｌ０と信号線Ｓとを、すなわち出力端子Ｔ０と信号線Ｓとを、電気的に接続する。また、一方側第２スイッチＳＷＢＡは、第１接続線ＬＢ１を介してゲート電極Ｇａに電流（ゲート信号）が入力されていない状態では、接続線Ｌ０と信号線Ｓとを、すなわち出力端子Ｔ０と信号線Ｓとを、電気的に遮断する。このように、一方側第２スイッチＳＷＢＡは、出力端子Ｔ０と信号線Ｓとの接続及び遮断を切り替え可能に構成されており、スイッチ端子ＴＢ１からのゲート信号により、出力端子Ｔ０と信号線Ｓとの接続及び遮断を切り替える。
　一方、第２接続線ＬＢ２に接続されている他方側第２スイッチＳＷＢＢは、第２接続線ＬＢ２を介してゲート電極Ｇａに電流（ゲート信号）が入力されると、接続線Ｌ０と信号線Ｓとを、すなわち出力端子Ｔ０と信号線Ｓとを、電気的に接続する。また、他方側第２スイッチＳＷＢＢは、第２接続線ＬＢ２を介してゲート電極Ｇａに電流（ゲート信号）が入力されていない状態では、接続線Ｌ０と信号線Ｓとを、すなわち出力端子Ｔ０と信号線Ｓとを、電気的に遮断する。このように、他方側第２スイッチＳＷＢＢは、出力端子Ｔ０と信号線Ｓとの接続及び遮断を切り替え可能に構成されており、スイッチ端子ＴＢ２からのゲート信号により、出力端子Ｔ０と信号線Ｓとの接続及び遮断を切り替える。
　このように、第２スイッチＳＷＢ２は、第１接続線ＬＢ１及び第２接続線ＬＢ２のいずれかに接続されている。ただし、接続線の数は第１接続線ＬＢ１及び第２接続線ＬＢ２の２本に限られず、３本以上であってよく、この場合、それらの接続線のそれぞれに、複数の第２スイッチＳＷＢ２のうちの一部が接続される。
　（検査方法）
　表示装置１は、以上のような構成になっている。次に、表示装置１の配線の検査方法、すなわちエージング処理について説明する。図５及び図６は、エージング処理の一例を示す模式図である。エージング処理を行う場合、ドライバＩＣ１１０がドライバ端子Ｄに接続されておらず、ドライバＩＣ１１０からの信号がドライバ端子Ｄに入力されない。ただし、ドライバＩＣ１１０からの信号がドライバ端子Ｄに入力されていなければ、ドライバＩＣ１１０がドライバ端子Ｄに接続されていてもよい。
　図５に示すように、エージング処理を行う場合、検査端子Ｔに検査装置２００が接続される。検査装置２００は、制御部２０１と、検出部２０２と、処理部２０３と、駆動回路２０４とを含む。なお、検査装置２００は、あくまで一例であり、これらの機能の一部を有していなくてもよく、他の機能を有していてもよい。検査装置２００の機能の一部は、ドライバＩＣ１１０（図１参照）が有していてもよい。
　制御部２０１は、検出部２０２、処理部２０３、駆動回路２０４を制御して、表示装置１の検査を行う回路である。検出部２０２は、信号線Ｓから出力される信号（ここでは電流Ｉ）を検出する回路である。検出部２０２は、例えば、電圧検出回路、電流検出回路等である。処理部２０３は、検出部２０２の検出信号に基づいて、信号線Ｓの短絡、断線等の判定を行う判定回路である。駆動回路２０４は、スイッチを駆動するゲート信号と、信号線Ｓに電流Ｉを流すための検査信号とを生成して、表示装置１に出力する。
　検査装置２００は、スイッチ端子ＴＳにゲート信号を出力して第１スイッチＳＷＡ及び第２スイッチＳＷＢを駆動させることで、信号線Ｓに電流Ｉを流して、信号線Ｓの検査、すなわちエージング処理を行う。図５に示すように、エージング処理を行う場合、検査装置２００は、検査端子Ｔに接続される。エージング処理を行う場合、検査装置２００は、駆動回路２０４から、スイッチ端子ＴＡに、ゲート信号を出力する。ゲート信号は、所定の電位を有する電流であり、一定の固定電位であることが好ましい。検査装置２００は、所定の期間、すなわちエージング処理を行う期間、スイッチ端子ＴＡにゲート信号を出力し続ける。スイッチ端子ＴＡに出力されたゲート信号は、接続線ＬＡを介して、それぞれの第１スイッチＳＷＡのゲート電極Ｇａに入力される。それぞれの第１スイッチＳＷＡは、ゲート電極Ｇａにゲート信号が入力されることで、信号線Ｓ同士を接続する。
　図７は、ゲート信号の出力タイミングの一例を示すグラフである。検査装置２００は、スイッチ端子ＴＢ１及びスイッチ端子ＴＢ２に、時分割でゲート信号を出力する。すなわち、検査装置２００は、第１時間において、スイッチ端子ＴＢ１から第１接続線ＬＢ１へゲート信号を出力し、第１時間とは異なる第２時間において、スイッチ端子ＴＢ２から第２接続線ＬＢ２へゲート信号を出力する。図７の例では、検査装置２００は、線分Ｆ１に示すように、時刻ｔ１から時刻ｔ２までの間の第１時間において、スイッチ端子ＴＢ１に電圧Ｖ１を印加することで、第１接続線ＬＢ１にゲート信号を出力する。検査装置２００は、線分Ｆ２に示すように、時刻ｔ１から時刻ｔ２までの間の第１時間において、スイッチ端子ＴＢ２への電圧印加を停止することで、第２接続線ＬＢ２へゲート信号の出力を停止する。そして、検査装置２００は、線分Ｆ１に示すように、時刻ｔ３から時刻ｔ４の間の第２時間において、スイッチ端子ＴＢ１への電圧印加を停止することで、第１接続線ＬＢ１へのゲート信号の出力を停止する。そして、検査装置２００は、線分Ｆ２に示すように、時刻ｔ３から時刻ｔ４の間の第２時間において、スイッチ端子ＴＢ２に電圧Ｖ１を印加することで、第１接続線ＬＢ１にゲート信号を出力する。なお、検査装置２００は、第１時間及び第２時間の両方において、スイッチ端子ＴＡへのゲート信号の出力を続ける。また、時刻ｔ１から時刻ｔ４は、図７で説明するための一例である。例えば、時刻ｔ３を時刻ｔ２と同じ時刻としてもよい。
　図５は、第１時間における電流Ｉの流れを示している。第１時間においては、第１接続線ＬＢ１にゲート信号が出力されているため、第１接続線ＬＢ１に接続される一方側第２スイッチＳＷＢＡのゲート電極Ｇａには、ゲート信号が入力される。一方側第２スイッチＳＷＢＡは、ゲート電極Ｇａにゲート信号が入力されることで、接続線Ｌ０と信号線Ｓとを、すなわち出力端子Ｔ０と信号線Ｓとを、接続する。また、第１時間においては、第１スイッチＳＷＡのゲート電極Ｇａにゲート入力されるため、信号線Ｓ同士が接続される。そのため、第１時間においては、検査装置２００と、出力端子Ｔ０と、接続線Ｌ０と、一方側第２スイッチＳＷＢＡと、信号線Ｓと、第１スイッチＳＷＡとの間で、閉回路が形成される。例えば、図５に示すように、検査装置２００と、出力端子Ｔ６と、接続線Ｌ６と、第２スイッチＳＷＢ６と、信号線Ｓ６と、第１スイッチＳＷＡ１と、信号線Ｓ１と、第２スイッチＳＷＢ１と、接続線Ｌ１と、出力端子Ｔ１との間で、閉回路が形成される。他の一方側第２スイッチＳＷＢＡである第２スイッチＳＷＢ２、ＳＷＢ３、ＳＷＢ４、ＳＷＢ５などにおいても、同様に閉回路が形成されるが、説明を省略する。このように、第１時間においては、第１スイッチＳＷＡと一方側第２スイッチＳＷＢＡとが閉回路を形成する。
　一方、第１時間においては、第２接続線ＬＢ２にゲート信号が入力されないため、第２接続線ＬＢ２に接続される他方側第２スイッチＳＷＢＢのゲート電極Ｇａには、ゲート信号が入力されない。従って、他方側第２スイッチＳＷＢＢは、閉回路を形成しない。
　さらに、検査装置２００は、駆動回路２０４から、出力端子Ｔ０に検査信号を出力する。検査信号は、所定の電位の電流である。検査装置２００は、対になる出力端子Ｔ０に、異なる電位の検査信号を出力する。検査装置２００は、対になる出力端子Ｔ０に、互いに逆極性の電位の検査信号を出力することが好ましい。対になる出力端子Ｔ０とは、同じ第１スイッチＳＷＡが接続されている２つの信号線Ｓのそれぞれに接続される２つの出力端子Ｔ０を指し、図５の例では、例えば出力端子Ｔ１及び出力端子Ｔ６である。図５の例では、検査装置２００は、出力端子Ｔ６にプラス極性の電位の検査信号を出力し、出力端子Ｔ１にマイナス極性の電位の検査信号を出力する。上述のように、第１スイッチＳＷＡ１と第２スイッチＳＷＢ１、ＳＷＢ６とにより閉回路が形成されるため、出力端子Ｔ６における検査信号と出力端子Ｔ１における検査信号との電位差により、出力端子Ｔ６から、接続線Ｌ６、第２スイッチＳＷＢ６、信号線Ｓ６、第１スイッチＳＷＡ１、信号線Ｓ１、第２スイッチＳＷＢ１、接続線Ｌ１、及び出力端子Ｔ１の流れで、電流Ｉが流れる。検査装置２００は、出力端子Ｔ６と出力端子Ｔ１との間の電位差を、例えば数十ボルトなど高く設定することで、高電圧の電流Ｉを流す。電流Ｉの電圧値は、少なくとも、ドライバＩＣ１１０からの映像信号の電圧よりも高く設定される。なお、検査装置２００は、所定時間経過毎に、出力端子Ｔ１と出力端子Ｔ２とに出力する検査信号の極性を入れ替えてもよい。これにより、所定時間毎に流す電流Ｉの方向を逆にすることができる。
　他の一方側第２スイッチＳＷＢＡである第２スイッチＳＷＢ２、ＳＷＢ３、ＳＷＢ４、ＳＷＢ５などが形成する閉回路にも、電流Ｉが流れる。すなわち、第１時間においては、一方側第２スイッチＳＷＢＡに接続される信号線Ｓ（信号線Ｓ１から信号線Ｓ６など）に、電流Ｉが流れる。一方、第１時間においては、他方側第２スイッチＳＷＢＢが閉回路を形成しないため、他方側第２スイッチＳＷＢＢに接続される信号線Ｓ（信号線Ｓ７から信号線Ｓ１２など）には、電流Ｉが流れない。
　図６は、第２時間における電流Ｉの流れを示している。第２時間においては、第２接続線ＬＢ２にゲート信号が出力されているため、第２接続線ＬＢ２に接続される他方側第２スイッチＳＷＢＢのゲート電極Ｇａには、ゲート信号が入力される。他方側第２スイッチＳＷＢＢは、ゲート電極Ｇａにゲート信号が入力されることで、接続線Ｌ０と信号線Ｓとを、すなわち出力端子Ｔ０と信号線Ｓとを、接続する。また、第２時間においては、第１スイッチＳＷＡのゲート電極Ｇａにゲート入力されるため、信号線Ｓ同士が接続される。そのため、第２時間においては、検査装置２００と、出力端子Ｔ０と、接続線Ｌ０と、他方側第２スイッチＳＷＢＢと、信号線Ｓと、第１スイッチＳＷＡとの間で、閉回路が形成される。例えば、図６に示すように、検査装置２００と、出力端子Ｔ６と、接続線Ｌ６と、第２スイッチＳＷＢ１２と、信号線Ｓ１２と、第１スイッチＳＷＡ４と、信号線Ｓ７と、第２スイッチＳＷＢ７と、接続線Ｌ１と、出力端子Ｔ１との間で、閉回路が形成される。なお、他の他方側第２スイッチＳＷＢＢである第２スイッチＳＷＢ８、ＳＷＢ９、ＳＷＢ１０、ＳＷＢ１１などにおいても、同様に閉回路が形成されるが、説明を省略する。このように、第２時間においては、第１スイッチＳＷＡと他方側第２スイッチＳＷＢＢとが閉回路を形成する。
　一方、第２時間においては、第１接続線ＬＢ１にゲート信号が入力されないため、第１接続線ＬＢ１に接続される一方側第２スイッチＳＷＢＡのゲート電極Ｇａには、ゲート信号が入力されない。従って、一方側第２スイッチＳＷＢＡは、閉回路を形成しない。
　さらに、検査装置２００は、第２時間においても、第１時間と同様に、駆動回路２０４から、出力端子Ｔ０に検査信号を出力する。上述のように、第１スイッチＳＷＡ４と第２スイッチＳＷＢ７、ＳＷＢ１２とにより閉回路が形成されるため、出力端子Ｔ６における検査信号と出力端子Ｔ１における検査信号との電位差により、出力端子Ｔ６、接続線Ｌ６、第２スイッチＳＷＢ１２、信号線Ｓ１２、第１スイッチＳＷＡ４、信号線Ｓ７、第２スイッチＳＷＢ７、接続線Ｌ１、及び出力端子Ｔ１の流れで、電流Ｉが流れる。他の他方側第２スイッチＳＷＢＢである第２スイッチＳＷＢ８、ＳＷＢ９、ＳＷＢ１０、ＳＷＢ１１などが形成する閉回路にも、電流Ｉが流れる。すなわち、第２時間においては、他方側第２スイッチＳＷＢＢに接続される信号線Ｓ（信号線Ｓ７から信号線Ｓ１２など）に、電流Ｉが流れる。一方、第２時間においては、一方側第２スイッチＳＷＢＡが閉回路を形成しないため、一方側第２スイッチＳＷＢＡに接続される信号線Ｓ（信号線Ｓ１から信号線Ｓ６など）には、電流Ｉが流れない。
　エージング処理においては、このようにして信号線Ｓに電流Ｉを流すことにより、例えば信号線Ｓの亜断線箇所、すなわち局所的に線幅が細くなっている箇所があった場合に、その箇所を断線させることができる。出荷前に破断させておいて破断を検出することで、出荷後の断線を抑制して、信頼性を向上させることができる。なお、エージング処理において信号線Ｓが断線した場合、電流が流れなくなるため、検出部２０２及び処理部２０３によって電流や電圧が流れていないことを検出して、信号線Ｓが断線したかを検出することが可能となる。また例えば、エージング処理後の点灯検査などで信号線Ｓに映像信号を出力した場合に、断線した箇所は色表示されないため、それを検出することで信号線Ｓが断線したかを検出することもできる。
　さらに、検査装置２００は、第１時間において、一方側第２スイッチＳＷＢＡに接続される信号線Ｓ（信号線Ｓ１から信号線Ｓ６など）に電流Ｉを流し、第２時間においては、他方側第２スイッチＳＷＢＢに接続される信号線Ｓ（信号線Ｓ７から信号線Ｓ１２など）に電流Ｉを流す。すなわち、検査装置２００は、一度に全ての信号線Ｓに電流Ｉを流さずに、時分割によって、タイミング毎に電流Ｉを流す信号線Ｓを切り替える。ここで、出力端子Ｔ０からそれぞれの信号線Ｓに電流を流してエージング検査を行う場合、信号線Ｓなどの電流が流れる配線の本数が多くなるため、電流の流れの下流側においては、電位が低くなる。すなわち、下流側ほど、配線などによる抵抗の積算値が大きくなるため、電位が低くなる。従って、エージング検査を行う場合に、下流側、すなわち出力端子Ｔ０と遠い側の信号線Ｓに流れる電流値が低くなる。電流値が低くなると、信号線Ｓの亜断線箇所を適切に断線できず、検査精度が低下するおそれがある。出力端子Ｔ０での印加電圧を高くすれば、下流側の信号線Ｓの電流値を高くすることは可能であるが、印加電圧を高くし過ぎると、上流側の信号線Ｓへの負荷が高くなり過ぎてしまう。また、接続線Ｌ０や信号線Ｓなどの配線の線幅を大きくして抵抗を下げることも考えられるが、配線が太くなってしまいスペースが不足するおそれもある。
　それに対し、本実施形態に係る表示装置１は、一部の第２スイッチＳＷＢである一方側第２スイッチＳＷＢＡを第１接続線ＬＢ１に接続し、他の一部の第２スイッチＳＷＢである他方側第２スイッチＳＷＢＢを第２接続線ＬＢ２に接続している。従って、エージング処理の際に、一方側第２スイッチＳＷＢＡと他方側第２スイッチＳＷＢＢとを時分割で別々に駆動させることが可能となり、一度に電流が流れる信号線Ｓの数を減らすことができる。これにより抵抗の積算値を小さくすることが可能となり、信号線Ｓに流れる電流値が小さくなり過ぎることを抑制して、検査精度の低下が抑制される。
　図８は、信号線に流れる電流値の一例を示すグラフである。図８の線分Ｆ０は、予め設定された電流目標値である。電流目標値は、亜断線箇所を適切に断線可能な電流値であるといえる。すなわち、全ての信号線Ｓに電流目標値以上の電流を流せば、検査精度の低下を抑制することが可能となる。なお、電流目標値は、例えば２アンペアであるが、任意に設定可能である。ここで、線分ＦＸに示すように、例えば全ての信号線Ｓに同時に電流を流した場合、出力端子Ｔ０から遠い側の信号線Ｓ（例えば信号線Ｓｎなど）の電流値が、電流目標値より低くなるおそれがある。それに対し、本実施形態のように時分割で駆動させて電流が流れる信号線Ｓの数を減らすことにより、線分Ｆ３に示すように、信号線Ｓの電流値を高くすることが可能となり、結果として、全ての信号線Ｓの電流値を電流目標値以上とすることも可能となる。さらに、時分割で駆動を切り替えることで、全ての信号線Ｓに電流を流すことができる。
　なお、本実施形態では、全ての第１スイッチＳＷＡが１本の接続線ＬＡに接続されており、第２スイッチＳＷＢが第１接続線ＬＢ１と第２接続線ＬＢ２とのいずれかに接続されており、これにより第２スイッチＳＷＢを時分割駆動していた。ただし、第２スイッチＳＷＢの代わりに第１スイッチＳＷＡを時分割駆動してもよい。この場合、駆動されていない第１スイッチＳＷＡに接続された信号線Ｓ同士が非接続となるため、閉回路が形成されずに、非接続の信号線Ｓに電流Ｉが流れなくなる。そのため、この場合であっても、一度に電流Ｉを流す信号線Ｓの数を減らすことができる。第１スイッチＳＷＡを時分割駆動する場合、接続線ＬＡを第１接続線と第２接続線との複数とし、一部の第１スイッチＳＷＡを第１接続線に接続し、他の一部の第１スイッチＳＷＡを第２接続線に接続する。そして、第１接続線と第２接続線とに異なるタイミングでゲート信号を流すことで時分割駆動する。第１スイッチＳＷＡを時分割駆動する場合、第２スイッチＳＷＢを常時駆動とするように、全ての第２スイッチＳＷＢを一本の接続線に接続してもよい。ただし、第１スイッチＳＷＡと第２スイッチＳＷＢとの両方を時分割駆動可能なように構成してもよい。すなわち、第１スイッチＳＷＡと第２スイッチＳＷＢと少なくとも一方において、一部が第１配線を介してスイッチ端子ＴＳに接続され、他の一部が第２配線を介してスイッチ端子ＴＳに接続されていればよい。
　以上説明したように、本実施形態に係る表示装置１は、第１基板ＳＵＢ１と、複数の信号線Ｓ（配線）と、複数のスイッチ端子ＴＳと、複数の第１スイッチＳＷＡと、複数の第２スイッチＳＷＢとを有する。第１基板ＳＵＢ１は、複数の画素ＰＸが設けられる表示領域Ａ、及び表示領域Ａよりも外側の周辺領域Ｂを有する。信号線Ｓは、表示領域Ａに設けられて、画素ＰＸに接続されて画素に映像信号を供給する。スイッチ端子ＴＳは、周辺領域Ｂに設けられる。第１スイッチＳＷＡは、表示領域Ａの第１方向Ｙ１側の第１周辺領域Ｂ１に設けられ、スイッチ端子ＴＳ（ここではスイッチ端子ＴＡ）、及び信号線Ｓに接続される。第２スイッチＳＷＢは、表示領域Ａの第２方向Ｙ２側の第２周辺領域Ｂ２に設けられ、第１スイッチＳＷＡに接続されるスイッチ端子ＴＡとは異なるスイッチ端子ＴＳ（ここではスイッチ端子ＴＢ１又はスイッチ端子ＴＢ２）、及び信号線Ｓに接続される。第１スイッチＳＷＡ及び第２スイッチＳＷＢの少なくとも一方は、一部が第１接続線を介してスイッチ端子ＴＳに接続され、他の一部が第２接続線を介してスイッチ端子ＴＳに接続される。
　この表示装置１は、第１スイッチＳＷＡ及び第２スイッチＳＷＢの少なくとも一方が、第１接続線と第２接続線とに分けて接続されている。従って、この表示装置１によると、第１スイッチＳＷＡ又は第２スイッチＳＷＢを時分割で駆動することが可能となり、信号線Ｓの検査の際に、一度に電流Ｉを流す信号線Ｓの数を少なくすることができる。従って、検査時に信号線Ｓに流れる電流値が小さくなり過ぎることを抑制して、信頼性の低下を抑制することができる。
　また、複数の第２スイッチＳＷＢは、一部が、第１接続線ＬＢ１を介してスイッチ端子ＴＳに接続され、他の一部が、第２接続線ＬＢ２を介してスイッチ端子ＴＳに接続される。また、複数の第１スイッチＳＷＡは、同じ接続線ＬＡを介してスイッチ端子ＴＡに接続される。この表示装置１は、第２周辺領域Ｂ２側の第２スイッチＳＷＢを多系統化して、端子に近い第１周辺領域Ｂ１側の第１スイッチＳＷＡを一系統にしている。これにより、第２スイッチＳＷＢによって時分割駆動を可能にしつつ、第１周辺領域Ｂ１の回路が大きくなることを抑制して、第１周辺領域Ｂ１のスペース確保を可能としている。
　また、複数の第２スイッチＳＷＢは、一部が、第１接続線ＬＢ１を介して複数のスイッチ端子ＴＳのうちの１つであるスイッチ端子ＴＢ１（一方側端子）に接続され、他の一部が、第２接続線ＬＢ２を介して複数のスイッチ端子ＴＳのうちの他の１つであるスイッチ端子ＴＢ２（他方側端子）に接続される。この表示装置１は、第２スイッチＳＷＢを別の推知端子に接続するため、信号線Ｓの検査時の時分割駆動を好適に行う事が可能となり、信頼性の低下を抑制することができる。なお、本実施形態では、このように、第１接続線ＬＢ１と第２接続線ＬＢ２とに、互いに異なるスイッチ端子ＴＢ１、ＴＢ２が接続される。ただし、第１接続線ＬＢ１と第２接続線ＬＢ２とは、同じスイッチ端子ＴＳに接続されていてもよい。この場合、たとえば、第１接続線ＬＢ１と第２接続線ＬＢ２とに、スイッチ端子ＴＳに対する接続と非接続とを切り替えるスイッチを設けてもよい。そして、第１接続線ＬＢ１に接続される第２スイッチＳＷＢ２を駆動したい場合は、スイッチ端子ＴＳと第１接続線ＬＢ１を接続状態としてスイッチ端子ＴＳと第２接続線ＬＢ２を非接続状態として、スイッチ端子ＴＳからゲート信号を出力すればよい。また、第２接続線ＬＢ２に接続される第２スイッチＳＷＢ２を駆動したい場合は、スイッチ端子ＴＳと第２接続線ＬＢ２を接続状態としてスイッチ端子ＴＳと第１接続線ＬＢ１を非接続状態として、スイッチ端子ＴＳからゲート信号を出力すればよい。
　また、第１スイッチＳＷＡは、スイッチ端子ＴＡからの信号により、複数の信号線Ｓ同士の接続と遮断とを切り替え可能に構成される。この表示装置１によると、複数の信号線Ｓ同士を接続可能とすることで、一回のエージング処理で複数の信号線Ｓの亜断線を検出することができる。
　また、表示装置１は、周辺領域Ｂに設けられて第２スイッチＳＷＢに接続される出力端子Ｔ０をさらに有する。第２スイッチＳＷＢは、スイッチ端子ＴＳからのゲート信号により、出力端子Ｔ０と信号線Ｓとの接続及び遮断を切り替える。この表示装置１によると、信号線Ｓの亜断線を好適に検出することができる。
　また、本実施形態に係る表示装置１の検査方法は、スイッチ端子ＴＳにゲート信号を出力して第１スイッチＳＷＡ及び第２スイッチＳＷＢを駆動させることで、信号線Ｓに電流Ｉを流して信号線Ｓの検査を行う。その際に、第１時間においてスイッチ端子ＴＳから第１接続線ＬＢ１へゲート信号を出力することで、第１時間において複数の信号線Ｓのうちの一部に電流Ｉを流し、第１時間と異なる第２時間においてスイッチ端子ＴＳから第２接続線ＬＢ２へゲート信号を出力することで、第２時間において複数の信号線Ｓのうちの他の一部に電流Ｉを流す。この検査方法によると、一度に電流Ｉを流す信号線Ｓの数を少なくすることができる。従って、信号線Ｓに流れる電流値が小さくなり過ぎることを抑制して、信頼性の低下を抑制することができる。
　また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
　１　表示装置
　１１０　ドライバＩＣ
　Ａ　表示領域
　Ｂ　周辺領域
　Ｂ１　第１周辺領域
　Ｂ１ａ　内側周辺領域
　Ｂ１ｂ　外側周辺領域
　Ｄ　ドライバ端子
　ＬＢ１　第１接続線
　ＬＢ２　第２接続線
　ＴＡ、ＴＢ１、ＴＢ２、ＴＳ　スイッチ端子
　Ｔ０　出力端子
　ＰＸ　画素
　Ｓ　信号線（配線）
　ＳＵＢ１　第１基板
　ＳＵＢ２　第２基板
　ＳＷＡ　第１スイッチ
　ＳＷＢ　第２スイッチ
　Ｙ１　第１方向
　Ｙ２　第２方向

Claims (6)

  1. 　複数の画素が設けられる表示領域、及び前記表示領域よりも外側の周辺領域を有する第１基板と、
    　前記表示領域に設けられて、前記画素に接続されて前記画素に信号を供給する複数の配線と、
    　前記周辺領域に設けられる端子である複数のスイッチ端子と、
    　前記表示領域の第１方向側の前記周辺領域である第１周辺領域に設けられ、前記スイッチ端子、及び前記配線に接続される複数の第１スイッチと、
    　前記表示領域の前記第１方向と反対方向の第２方向側の前記周辺領域である第２周辺領域に設けられ、前記第１スイッチに接続される前記スイッチ端子とは異なる前記スイッチ端子、及び前記配線に接続される複数の第２スイッチと、
    　を有し、
    　前記第１スイッチ及び前記第２スイッチの少なくとも一方は、一部が第１接続線を介して前記スイッチ端子に接続され、他の一部が第２接続線を介して前記スイッチ端子に接続される、
    　表示装置。
  2. 　複数の前記第２スイッチは、一部が、前記第１接続線を介して前記スイッチ端子に接続され、他の一部が、前記第２接続線を介して前記スイッチ端子に接続され、
    　複数の前記第１スイッチは、同じ接続線を介して前記スイッチ端子に接続される、請求項１に記載の表示装置。
  3. 　複数の前記第２スイッチは、一部が、前記第１接続線を介して複数の前記スイッチ端子のうちの１つである一方側端子に接続され、他の一部が、前記第２接続線を介して複数の前記スイッチ端子のうちの他の１つである他方側端子に接続される、請求項２に記載の表示装置。
  4. 　前記第１スイッチは、前記スイッチ端子からの信号により、複数の前記配線同士の接続と遮断とを切り替え可能に構成される、請求項１から請求項３のいずれか１項に記載の表示装置。
  5. 　前記周辺領域に設けられて前記第２スイッチに接続される端子である出力端子をさらに有し、
    　前記第２スイッチは、前記スイッチ端子からの信号により、前記出力端子と前記配線との接続及び遮断を切り替える、請求項１から請求項４のいずれか１項に記載の表示装置。
  6. 　請求項１から請求項５のいずれか１項に記載の表示装置の検査方法であって、
    　前記スイッチ端子に信号を出力して前記第１スイッチ及び前記第２スイッチを駆動させることで、前記配線に電流を流して前記配線の検査を行う際に、
    　第１時間において前記スイッチ端子から前記第１接続線へ前記信号を出力することで、前記第１時間において複数の前記配線のうちの一部に電流を流し、
    　前記第１時間と異なる第２時間において前記スイッチ端子から前記第２接続線へ前記信号を出力することで、前記第２時間において複数の前記配線のうちの他の一部に電流を流す、検査方法。
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