WO2020189166A1 - 光学測定装置及び光学測定システム - Google Patents

光学測定装置及び光学測定システム Download PDF

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    • G01N21/63—Systems in which the material investigated is excited whereby it emits light or causes a change in wavelength of the incident light optically excited
    • G01N21/64—Fluorescence; Phosphorescence

Definitions

  • the detection circuit 93 is provided, for example, one-to-one with the pixel 101, and reads a pixel signal from the corresponding pixel 101. Further, the detection circuit 93 includes an AD converter and converts the read analog pixel signal into a digital pixel signal.
  • FIG. 7 is a cross-sectional view showing an example of a cross-sectional structure of the image sensor according to the first embodiment. Note that FIG. 7 shows an example of a cross-sectional structure of the semiconductor substrate 218 on which the photodiode 111 in the pixel 101 is formed.
  • the fixed charge film 232 is formed on the back surface (upper surface) side of the semiconductor substrate 218 so as to cover the groove portion 231 partitioning between the plurality of pixels 101.
  • the exposure storage period of each pixel (pixel circuit) 101 is a period between the PD reset operation and the storage signal reading operation described above. To be precise, the transfer transistor 113 is turned off after resetting, and then read and turned off. Is the period until. When a photon is incident on the photodiode 111 and an electric charge is generated during this storage period, it becomes a difference between the reset signal and the storage signal, and is derived by the signal detection circuit 123 according to the above procedure.
  • the pixel signal read from the effective pixel area 91A having the above-divided configuration is input to, for example, the arithmetic unit 100 illustrated in FIG. 3 via the output circuit 96.
  • the noise component including the horizontal streak noise is removed.
  • the calculation unit 100 may be a DSP, FPGA, or the like provided in or outside the same chip as the image sensor 34, or a personal computer connected to the image sensor 34 via a bus or a network. It may be an information processing device such as a computer.
  • the first output addition unit 401 may receive, for example, 36 ⁇ 36 read from the first detection area 301. A number of digital pixel signals are input. First output adder 401 adds the input 36 ⁇ 36 pixels signals each pixel value to calculate a first pixel sum values S 1 is the total value.
  • a region located at the row direction end (for example, the left and right ends of the effective pixel region 91A shown in FIG. 11) in the effective pixel region 91A is used as a dummy region.
  • the configuration is not limited to this, and for example, the ends in the column direction in the pixel array unit 91 or the effective pixel area 91A (for example, the upper and lower ends in the pixel array unit 91 or the effective pixel area 91A shown in FIG. 11). It is also possible to use the area of) as a dummy area.
  • the logic die 23024 is formed with a wiring layer 23161 having a plurality of layers, in this example, three layers of wiring 23170. Further, the logic die 23024 is formed with a connection hole 23171 in which an insulating film 23172 is formed on the inner wall surface, and a connection conductor 23173 connected to the wiring 23170 or the like is embedded in the connection hole 23171.
  • a light-shielding layer 28068 formed of a conductive film of the same layer as the connection wiring is formed in the vicinity of the junction of the first and second semiconductor chip portions 28022 and 28026. Will be done.
  • the light-shielding layer 28068 is made of a light-shielding portion 28071 made of metal M 5 of the same layer as the connection wiring 28036 on the first semiconductor chip portion 28022 side and a metal M 14 of the same layer as the connection wiring 28058 on the second semiconductor chip portion 28026 side. It is formed by a light-shielding portion 28072.

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Abstract

分析精度の低下を抑制する。実施形態に係る光学測定装置は、所定波長の励起光を出射する励起光源（３２）と、前記励起光が照射された検体から放射した蛍光を分光する分光光学系（３７）と、複数の画素が行列状に配列した画素アレイ部（９１）を備え、前記分光光学系で分光された前記蛍光の波長帯ごとの光量を検出する固体撮像素子（３４）と、前記画素アレイ部の一部である第１領域に含まれる１つ以上の前記画素から取得された画素値に基づいて、前記画素アレイ部の他の一部である第２領域に含まれる１つ以上の前記画素から取得された画素値からノイズ成分を減算する演算部（１００）とを備える。

Description

光学測定装置及び光学測定システム
　本開示は、光学測定装置及び光学測定システムに関する。
　細胞等の検体をシース流で包んでフローセル内を通過させ、そこにレーザ光等を照射して、散乱光または励起された蛍光から個々の検体の特性を取得する光学測定装置として、フローサイトメータが注目されている。
　フローサイトメータは、短時間に大量の検体を定量的に検査することができ、血球計数を始め、検体にさまざまな蛍光標識を付着させることで各種の検体異常やウイルス感染等を検出することができる。また、磁気ビーズに抗体やＤＮＡ（Deoxyribo　Nucleic　Acid）を付着させたものを検体として用いる等により、抗体検査やＤＮＡ検査にも応用される。
　このような蛍光や散乱光は、個々の検体がビームスポットを通過する都度に、パルス状の光として検出される。検体にダメージを与えぬよう、レーザ光の強度は抑制されるため、側方散乱光や蛍光は非常に微弱である。従って、そのような光パルスの検出器には、光電子増倍管を使用することが一般的であった。
　また、近年では、光電子増倍管の代わりに、イメージセンサを用いたフローサイトメータも開発されてきている。
国際公開第２０１７／１４５８１６号
　しかしながら、フローサイトメータにイメージセンサを用いた場合、電源から供給される電力の変動などに起因して、画像データに横方向の筋状のノイズ（以下、横筋ノイズという）が発生する場合がある。画像データに横筋ノイズが発生すると、蛍光における各波長帯の光量を正確に取得することができず、分析精度が低下してしまうという問題を発生させる。
　そこで本開示では、分析精度の低下を抑制することが可能な光学測定装置及び光学測定システムを提案する。
　上記の課題を解決するために、本開示に係る一形態の光学測定装置は、所定波長の励起光を出射する励起光源と、前記励起光が照射された検体から放射した蛍光を分光する分光光学系と、複数の画素が行列状に配列した画素アレイ部を備え、前記分光光学系で分光された前記蛍光の波長帯ごとの光量を検出する固体撮像素子と、前記画素アレイ部の一部である第１領域に含まれる１つ以上の前記画素から取得された画素値に基づいて、前記画素アレイ部の他の一部である第２領域に含まれる１つ以上の前記画素から取得された画素値からノイズ成分を減算する演算部とを備える。
第１の実施形態に係るフローサイトメータの概略構成例を示す模式図である。 図１における分光光学系の一例を示す模式図である。 第１の実施形態に係るイメージセンサの概略構成例を示すブロック図である。 図３における画素アレイ部と検出回路アレイとの位置関係の一例を示す図である。 図３における画素と検出回路との接続関係の一例を示す図である。 第１の実施形態に係る画素の回路構成例を示す回路図である。 第１の実施形態に係るイメージセンサの断面構造例を示す断面図である。 第１の実施形態に係る画素の動作例を示すタイミングチャートである。 第１の実施形態の変形例に係る画素の動作例を示すタイミングチャートである。 第１の実施形態に係るフローサイトメータにおけるパルス光検出のオペレーション例を説明するためのタイミングチャートである。 第１の実施形態に係る画素アレイ部の使用形態の一例を示す模式図である。 第１の実施形態に係る演算部の概略構成例を示すブロック図である。 第１の実施形態に係るノイズキャンセルをしない場合の実験結果を示すグラフである。 第１の実施形態によるノイズキャンセルをした場合の実験結果を示すグラフである。 第１の実施圭太の第１の変形例に係る画素と検出回路との接続関係の一例を示す図である。 第１の実施形態の第１の変形例に係る画素の概略構成例を示す回路図である。 第１の実施形態の第２の変形例に係る画素と検出回路との接続関係の一例を示す図である。 第１の実施形態の第３の変形例に係るイメージセンサのチップ構成例を示す図である。 図１８における受光チップの平面レイアウト例を示す平面図である。 図１８における検出チップの平面レイアウト例を示す平面図である。 第１の実施形態の第３の変形例の第１の積層構造例を示す断面図である。 第１の実施形態の第３の変形例の第２の積層構造例を示す断面図である。 第１の実施形態の第３の変形例の第３の積層構造例を示す断面図である。 第１の実施形態の第３の変形例の第４の積層構造例を示す断面図である。 第１の実施形態の第３の変形例の第５の積層構造例を示す断面図である。 第２の実施形態に係る画素アレイ部の使用形態の一例を示す模式図である。 第２の実施形態に係る演算部の概略構成例を示すブロック図である。 第３の実施形態に係る画素アレイ部の使用形態の一例を示す模式図である。 第３の実施形態において使用する励起光の波長と検体から放射する蛍光の波長との関係例を示す図である。
　以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　また、以下に示す項目順序に従って本開示を説明する。
　　１．第１の実施形態
　　　１．１　フローサイトメータの概略構成例
　　　１．２　イメージセンサの構成例
　　　１．３　画素の回路構成例
　　　１．４　画素の断面構造例
　　　１．５　画素の動作例
　　　　１．５．１　画素動作の変形例
　　　１．６　パルス光検出のオペレーション例
　　　１．７　横筋ノイズ
　　　１．８　画素アレイ部の使用形態例
　　　１．９　演算部の概略構成例
　　　１．１０　ノイズキャンセル
　　　１．１１　作用・効果
　　　１．１２　変形例
　　　　１．１２．１　第１の変形例
　　　　　１．１２．１．１　画素と検出回路との接続例
　　　　　１．１２．１．２　画素の回路構成例
　　　　１．１２．２　第２の変形例
　　　　１．１２．３　第３の変形例
　　　　　１．１２．３．１　チップ構成例
　　　　　１．１２．３．２　積層構造例
　　　　　　１．１２．３．２．１　第１の積層構造例
　　　　　　１．１２．３．２．２　第２の積層構造例
　　　　　　１．１２．３．２．３　第３の積層構造例
　　　　　　１．１２．３．２．４　第４の積層構造例
　　　　　　１．１２．３．２．５　第５の積層構造例
　　２．第２の実施形態
　　　２．１　演算部の概略構成例
　　　２．２　作用・効果
　　３．第３の実施形態
　　　３．１　作用・効果
　１．第１の実施形態
　まず、第１の実施形態に係る光学測定装置及び光学測定システムとしてのフローサイトメータについて、図面を参照して詳細に説明する。
　１．１　フローサイトメータの概略構成例
　まず、第１の実施形態に係るフローサイトメータの概略構成例について説明する。図１は、第１の実施形態に係るフローサイトメータの概略構成例を示す模式図である。図２は、図１における分光光学系の一例を示す模式図である。
　図１に示すように、フローサイトメータ１１は、フローセル３１と、励起光源３２と、フォトダイオード３３と、分光光学系３７と、個体撮像素子（以下、イメージセンサという）３４と、集光レンズ３５及び３６とを備える。
　図中の上方には、円筒状のフローセル３１が設けられており、その中であって、かつ、ほぼ同軸上にサンプルチューブ５１が内挿されている。フローセル３１は、サンプル流５２が図中の下方向に流れ下る構造とされ、さらに、サンプルチューブ５１から細胞等からなる検体５３が放出される。検体５３は、フローセル３１内のサンプル流５２に乗って、一列に並んで流れ下る。
　励起光源３２は、例えば、単一波長の励起光７１を出射するレーザ光源であり、励起光７１を検体５３が通過する位置に設定された照射スポット７２に照射する。励起光７１は、連続光であってもよいし、ある程度長い時間幅を持つパルス光であってもよい。
　励起光７１が照射スポット７２で検体５３に照射されると、検体５３による励起光７１の散乱や、検体５３やこれに付された蛍光マーカ等の励起が発生する。
　本説明において、検体５３で散乱した散乱光のうち、照射スポット７２を挟んで励起光源３２と反対方向へ向かう成分を前方散乱光７３という。なお、散乱光には、励起光源３２と照射スポット７２とを結ぶ直線から外れた方向へ向かう成分や、照射スポット７２から励起光源３２へ向かう成分も含まれる。本説明では、散乱光のうち、励起光源３２と照射スポット７２とを結ぶ直線から外れた所定の方向（以下、側方という）へ向かう成分を側方散乱光と称し、照射スポット７２から励起光源３２へ向かう成分を後方散乱光と称する。
　また、励起した検体５３や蛍光マーカ等からは、これらが脱励起する際に、それらを構成する原子や分子に固有の波長を持つ蛍光が放射される。なお、蛍光７４は、検体５３や蛍光マーカ等から全方位へ向けて放射されるが、図１に示す構成では、それらのうち、側方へ放射された成分を分析対象としている。本実施形態では、この分析対象の成分を、蛍光７４という。
　前方散乱光７３は、集光レンズ３５により平行光に変換された後、フォトダイオード３３に入射する。一方、側方散乱光及び蛍光７４は、集光レンズ３６により平行光に変換された後、分光光学系３７に入射する。なお、集光レンズ３５及び３６それぞれは、特定の波長を吸収するフィルタや光の進行方向を変更するプリズムなどの他の光学素子を含んでもよい。例えば、集光レンズ３６は、入射した側方散乱光及び蛍光７４のうち、側方散乱光を低減する光学フィルタを含んでもよい。
　分光光学系３７は、図２に示すように、例えば、プリズムや回折格子などの１つ以上の光学素子３７１を含んで構成され、入射した蛍光７４を、波長ごとに異なる角度へ向けて出射する分散光７５に分光する。なお、本説明では、分散光７５の広がりの方向Ｈ１を、後述する画素アレイ部９１における行方向とする。
　分光光学系３７から出射した分散光７５は、イメージセンサ３４に入射する。したがって、イメージセンサ３４には、方向Ｈ１における位置に応じて異なる波長の分散光７５が入射する。
　ここで、前方散乱光７３が光量の大きい光である一方、側方散乱光や蛍光７４は、検体５３が照射スポット７２を通過した際に発生する微弱なパルス光である。そこで本実施形態では、前方散乱光７３をフォトダイオード３３で観察することで、検体５３が照射スポット７２を通過したタイミングを検出する。
　例えば、フォトダイオード３３は、常時、照射スポット７２を通過した励起光７１を観察している。その状態で、検体５３の通過により検出されている光量が一時的に減少すると、フォトダイオード３３は、光量が減少したタイミングで、検体５３の通過を示すイベント信号を生成し、このイベント信号をイメージセンサ３４に入力する。
　イメージセンサ３４は、例えば、同一の半導体チップ内にＡＤ（Analog　to　Digital）変換器を内蔵した複数画素よりなる撮像素子である。各画素は光電変換素子と増幅素子とを有し、光電変換された電荷は画素内部に蓄積される。蓄積電荷量を反映した信号は、所望のタイミングで増幅素子を介して増幅されて出力され、内蔵されたＡＤ変換器によってデジタル信号に変換される。
　１．２　イメージセンサの構成例
　次に、第１の実施形態に係るイメージセンサ３４について説明する。図３は、第１の実施形態に係るＣＭＯＳ（Complementary　Metal-Oxide-Semiconductor）型のイメージセンサの概略構成例を示すブロック図である。図４は、図３における画素アレイ部と検出回路アレイとの位置関係の一例を示す図である。図５は、図３における画素と検出回路との接続関係の一例を示す図である。
　ここで、ＣＭＯＳ型のイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成された固体撮像素子（固体撮像装置ともいう）である。第１の実施形態に係るイメージセンサ３４は、入射面が半導体基板における素子形成面とは反対側の面（以下、裏面という）側である、いわゆる裏面照射型であってもよいし、表面側である、いわゆる表面照射型であってもよい。なお、以下の説明において例示するサイズ、個数、行数、列数等は、単なる例であって、種々変更することが可能である。
　図３に示すように、イメージセンサ３４は、画素アレイ部９１と、接続部９２と、検出回路９３と、画素駆動回路９４と、ロジック回路９５と、出力回路９６とを備える。
　画素アレイ部９１は、例えば、行方向に２４０画素、列方向に４０画素の行列状（以下、２４０画素×４０画素という）に配列した複数の画素１０１を備える。各画素１０１の配列面におけるサイズは、例えば、３０μｍ（マイクロメートル）×３０μｍであってよい。その場合、画素アレイ部９１の開口は、７．２ｍｍ（ミリメートル）×１．２ｍｍとなる。
　照射スポット７２から側方へ出射した側方散乱光及び蛍光７４等は、集光レンズ３６でコリメートされた後、分光光学系３７により分散光７５に変換された後、画素アレイ部９１の画素１０１が配列する受光面に集光される。したがって、各画素１０１には、側方散乱光及び蛍光７４のうち、画素アレイ部９１における各画素１０１の行方向の位置によって定まる波長成分が入力される。例えば、図２に例示する位置関係では、図２のイメージセンサ３４中、右側に位置する画素１０１ほど波長の短い光が入射し、左側に位置する画素１０１ほど波長の長い光が入射する。
　各画素１０１は、照射された光量に応じた画素信号を生成する。生成された画素信号は、検出回路９３により読み出される。
　検出回路９３は、例えば、画素１０１と一対一に設けられており、対応する画素１０１から画素信号を読み出す。また、検出回路９３は、ＡＤ変換器を含み、読み出したアナログの画素信号をデジタルの画素信号に変換する。
　図４に示すように、複数の検出回路９３は、例えば、画素アレイ部９１に対し、２つのグループ（検出回路アレイ９３Ａ及び９３Ｂ）に分かれて配列している。一方の検出回路アレイ９３Ａは、例えば、画素アレイ部９１の列方向上側に配置され、他方の検出回路アレイ９３Ｂは、例えば、画素アレイ部９１の列方向下側に配置される。各検出回路アレイ９３Ａ及び９３Ｂでは、複数の検出回路９３が行方向に沿って１行又は複数行に配列している。各検出回路アレイ９３Ａ及び９３Ｂそれぞれにおいて検出回路９３を２行（合計で４行）に配列させる場合、検出回路９３間の行方向のピッチは、例えば、３μｍとされてよい。
　図５に示すように、列方向上側の検出回路アレイ９３Ａに属する検出回路９３は、例えば、画素アレイ部９１における上半分に相当する２４０×２０個の画素１０１に一対一に接続され、列方向下側の検出回路アレイ９３Ｂに属する検出回路９３は、例えば、画素アレイ部９１における下半分に相当する２４０×２０個の画素１０１に接続される。したがって、２４０画素×４０画素の計９６００個の画素１０１を備える本例では、計９６００個の検出回路９３が設けられている。
　ただし、このような構成に限定されず、種々変形することが可能である。たとえば、複数の検出回路９３が画素アレイ部９１の１つの側に１行又は複数行に配列していてもよい。また、例えば、列方向上側の検出回路アレイ９３Ａに属する検出回路９３が画素アレイ部９１における奇数列又は奇数行の画素１０１に接続され、列方向下側の検出回路アレイ９３Ｂに属する検出回路９３が画素アレイ部９１における偶数列又は偶数行の画素１０１に接続されるように構成されてもよい。
　複数の画素１０１で生成された画素信号は、複数の検出回路９３で一斉に読み出され（グローバルシャッタ）、それぞれのＡＤ変換器によってデジタルの画素信号に変換される。そして、デジタルの画素信号は、１フレーム分の画像データとして、出力回路９６を介して外部の演算部１００へ出力される。
　演算部１００は、入力された画像データに対し、後述するノイズキャンセルを実行する。なお、演算部１００は、イメージセンサ３４から入力された画像データをオンザフライでノイズキャンセルしてもよいし、一旦不図示のメモリに画像データを蓄積しておき、その後、必要に応じて、メモリから画像データを読み出してノイズキャンセルを実行してもよい。
　なお、演算部１００は、イメージセンサ３４と同一チップ内又は外部に設けられたＤＳＰ（Digital　Signal　Processor）やＦＰＧＡ（Field-Programmable　Gate　Array）等であってもよいし、イメージセンサ３４にバスやネットワークを介して接続されたパーソナルコンピュータなどの情報処理装置等であってもよい。
　画素駆動回路９４は、各画素１０１を駆動することで、各画素１０１に画素信号を生成させる。ロジック回路９５は、画素駆動回路９４の他、検出回路９３や出力回路９６の駆動タイミングを制御する。
　以上のような構成によれば、複数の画素１０１から同時並列に画素信号を読み出すこと（グローバルシャッタ）が可能となるため、高速な読出し動作を実現することが可能となる。
　なお、イメージセンサ３４は、ＡＤ変換前の画素信号を増幅するオペアンプ等の増幅回路をさらに備えていてもよい。
　１．３　画素の回路構成例
　次に、図６を参照して、第１の実施形態に係る画素１０１の回路構成例について説明する。図６は、第１の実施形態に係る画素の回路構成例を示す回路図である。
　図６に示すように、画素１０１は、フォトダイオード（ＰＤ）１１１と、蓄積ノード１１２と、転送トランジスタ１１３と、増幅トランジスタ１１４と、リセットトランジスタ１１６と、浮遊拡散層（Floating　Diffusion：ＦＤ）１１７とを備える。転送トランジスタ１１３、増幅トランジスタ１１４、及びリセットトランジスタ１１６には、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられてよい。
　フォトダイオード１１１、転送トランジスタ１１３、増幅トランジスタ１１４、リセットトランジスタ１１６及び浮遊拡散層１１７で構成された回路は、画素回路とも称される。また、画素回路のうち、フォトダイオード１１１を除く構成は、読出し回路とも称される。
　フォトダイオード１１１は、光子を光電変換により電荷に変換する。このフォトダイオード１１１は、蓄積ノード１１２を介して転送トランジスタ１１３に接続される。フォトダイオード１１１は、自身が形成された半導体基板に入射した光子から、電子とホールのペアを発生させ、そのうちの電子をカソードに相当する蓄積ノード１１２に蓄積する。フォトダイオード１１１は、リセットによる電荷排出時に、蓄積ノード１１２が完全空乏化される、いわゆる埋込み型であってもよい。
　転送トランジスタ１１３は、行駆動回路１２１の制御に従って、蓄積ノード１１２から浮遊拡散層１１７へ電荷を転送する。浮遊拡散層１１７は、転送トランジスタ１１３からの電荷を蓄積して、その蓄積した電荷の量に応じた電圧値の電圧を生成する。この電圧は、増幅トランジスタ１１４のゲートに印加される。
　リセットトランジスタ１１６は、蓄積ノード１１２や浮遊拡散層１１７に蓄積された電荷を電源１１８に放出して初期化する。このリセットトランジスタ１１６のゲートは行駆動回路１２１に接続され、ドレインは電源１１８に接続され、ソースは浮遊拡散層１１７に接続される。
　行駆動回路１２１は、例えば、リセットトランジスタ１１６と転送トランジスタ１１３とをオン状態に制御することで、蓄積ノード１１２に蓄積された電子を電源１１８に引き抜き、画素１０１を蓄積前の暗状態、すなわち、光が未入射の状態に初期化する。また、行駆動回路１２１は、リセットトランジスタ１１６のみをオン状態に制御することで、浮遊拡散層１１７に蓄積された電荷を電源１１８に引き抜き、その電荷量を初期化する。
　増幅トランジスタ１１４は、ゲートに印加された電圧を増幅してドレインに出現させる。この増幅トランジスタ１１４のゲートは浮遊拡散層１１７に接続され、ソースは電源に接続され、ドレインは垂直信号線１２４に接続される。この増幅トランジスタ１１４と定電流回路１２２とは、ソースフォロワ回路を形成している。増幅トランジスタ１１４は、浮遊拡散層１１７の電圧を１弱のゲインで増幅して、垂直信号線１２４に出現させる。垂直信号線１２４に出現した電圧は、画素信号として、ＡＤ変換回路を含む信号検出回路１２３により読み出される。
　以上のような構成を備える画素１０１は、フォトダイオード１１１のリセットが実行されてから画素信号の読出しが実行されるまでの期間、光電変換により発生した電荷を内部に蓄積する。そして、画素信号の読出しが実行された際には、蓄積電荷に応じた画素信号を垂直信号線１２４に出現させる。
　なお、図６における行駆動回路１２１は、例えば、図３における画素駆動回路９４の一部であり、信号検出回路１２３及び定電流回路１２２は、例えば、図３における検出回路９３の一部である。
　１．４　画素の断面構造例
　次に、図７を参照して、第１の実施形態に係るイメージセンサ３４の断面構造例を説明する。図７は、第１の実施形態に係るイメージセンサの断面構造例を示す断面図である。なお、図７には、画素１０１におけるフォトダイオード１１１が形成された半導体基板２１８の断面構造例が示されている。
　図７に示すように、イメージセンサ３４では、フォトダイオード１１１が、半導体基板２１８の裏面（図では上面）側から入射する入射光２１０を受光する。フォトダイオード１１１の上方には、平坦化膜２１３及びオンチップレンズ２１１が設けられており、各部を順次介して入射した入射光２１０を、受光面２１７で受光して光電変換が行われる。
　例えば、フォトダイオード１１１は、Ｎ型半導体領域２２０が、電荷（電子）を蓄積する電荷蓄積領域として形成されている。フォトダイオード１１１においては、Ｎ型半導体領域２２０は、半導体基板２１８のＰ型半導体領域２１６及び２４１で囲まれた領域内に設けられている。Ｎ型半導体領域２２０の、半導体基板２１８の表面（下面）側には、裏面（上面）側よりも不純物濃度が高いＰ型半導体領域２４１が設けられている。つまり、フォトダイオード１１１は、ＨＡＤ（Hole-Accumulation　Diode）構造になっており、Ｎ型半導体領域２２０の上面側と下面側との各界面において、暗電流が発生することを抑制するように、Ｐ型半導体領域２１６及び２４１が形成されている。
　半導体基板２１８の内部には、複数の画素１０１の間を電気的に分離する画素分離部２３０が設けられており、この画素分離部２３０で区画された領域に、フォトダイオード１１１が設けられている。図中、上面側から、イメージセンサ３４を見た場合、画素分離部２３０は、例えば、複数の画素１０１の間に介在するように格子状に形成されており、フォトダイオード１１１は、この画素分離部２３０で区画された領域内に形成されている。
　各フォトダイオード１１１では、アノードが接地されており、イメージセンサ３４において、フォトダイオード１１１が蓄積した信号電荷（例えば、電子）は、図示せぬ転送トランジスタ１１３（図６参照）等を介して読み出され、電気信号として、図示せぬ垂直信号線１２４（図６参照）へ出力される。
　配線層２５０は、半導体基板２１８のうち、遮光膜２１４、オンチップレンズ２１１等の各部が設けられた裏面（上面）とは反対側の表面（下面）に設けられる。
　配線層２５０は、配線２５１と絶縁層２５２とを含み、絶縁層２５２内において、配線２５１が各素子に電気的に接続するように形成されている。配線層２５０は、いわゆる多層配線の層になっており、絶縁層２５２を構成する層間絶縁膜と配線２５１とが交互に複数回積層されて形成されている。ここでは、配線２５１としては、転送トランジスタ１１３等のフォトダイオード１１１から電荷を読み出すためのトランジスタへの配線や、垂直信号線１２４等の各配線が、絶縁層２５２を介して積層されている。
　配線層２５０の、フォトダイオード１１１が設けられている側に対して反対側の面には、シリコン基板などによる支持基板２６１が接合されている。
　遮光膜２１４は、半導体基板２１８の裏面（図では上面）の側に設けられている。
　遮光膜２１４は、半導体基板２１８の上方から半導体基板２１８の裏面へ向かう入射光２１０の一部を、遮光するように構成されている。
　遮光膜２１４は、半導体基板２１８の内部に設けられた画素分離部２３０の上方に設けられている。ここでは、遮光膜２１４は、半導体基板２１８の裏面（上面）上において、シリコン酸化膜等の絶縁膜２１５を介して、凸形状に突き出るように設けられている。これに対して、半導体基板２１８の内部に設けられたフォトダイオード１１１の上方においては、フォトダイオード１１１に入射光２１０が入射するように、遮光膜２１４は、設けられておらず、開口している。
　つまり、図中、上面側から、イメージセンサ３４を見た場合、遮光膜２１４の平面形状は、格子状になっており、入射光２１０が受光面２１７へ通過する開口が形成されている。
　遮光膜２１４は、光を遮光する遮光材料で形成されている。例えば、チタン（Ｔｉ）膜とタングステン（Ｗ）膜とを、順次、積層することで、遮光膜２１４が形成されている。この他に、遮光膜２１４は、例えば、窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とを、順次、積層することで形成することができる。
　遮光膜２１４は、平坦化膜２１３によって被覆されている。平坦化膜２１３は、光を透過する絶縁材料を用いて形成されている。画素分離部２３０は、溝部２３１、固定電荷膜２３２、及び、絶縁膜２３３を有する。
　固定電荷膜２３２は、半導体基板２１８の裏面（上面）の側において、複数の画素１０１の間を区画している溝部２３１を覆うように形成されている。
　具体的には、固定電荷膜２３２は、半導体基板２１８において裏面（上面）側に形成された溝部２３１の内側の面を一定の厚みで被覆するように設けられている。そして、その固定電荷膜２３２で被覆された溝部２３１の内部を埋め込むように、絶縁膜２３３が設けられている（充填されている）。
　ここでは、固定電荷膜２３２は、半導体基板２１８との界面部分において正電荷（ホール）蓄積領域が形成されて暗電流の発生が抑制されるように、負の固定電荷を有する高誘電体を用いて形成されている。固定電荷膜２３２が負の固定電荷を有するように形成されていることで、その負の固定電荷によって、半導体基板２１８との界面に電界が加わり、正電荷（ホール）蓄積領域が形成される。
　固定電荷膜２３２は、例えば、ハフニウム酸化膜（ＨｆＯ２膜）で形成することができる。また、固定電荷膜２３２は、その他、例えば、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、マグネシウム、イットリウム、ランタノイド元素等の酸化物の少なくとも１つを含むように形成することができる。
　１．５　画素の動作例
　次に、図８のタイミングチャートを参照して、第１の実施形態に係る画素１０１の動作例について説明する。図８は、第１の実施形態に係る画素の動作例を示すタイミングチャートである。
　図８に示すように、タイミングＴ４１において、行駆動回路１２１は、蓄積期間直前となるタイミングで、転送トランジスタ１１３及びリセットトランジスタ１１６をともにオン状態に制御する。この制御により、フォトダイオード１１１及び転送トランジスタ１１３の間の蓄積ノード１１２に蓄積された電荷が全て電源へ排出される。なお、以降において、この制御を「ＰＤ（PhotoDiode）リセット」と称する。
　その後、行駆動回路１２１は、転送トランジスタ１１３をオフ状態に制御する。この制御により、蓄積ノード１１２は浮遊状態となって、新たな電荷蓄積が開始される。
　また、行駆動回路１２１は、ＰＤリセット後において、リセットトランジスタ１１６をオフ状態に制御する。この制御により、浮遊拡散層１１７の電位は、リセットトランジスタ１１６のゲートとのカップリングを受けて基準電位から幾分低下し、浮遊状態となる。
　さらに、この際に浮遊拡散層１１７には、有意なｋＴＣノイズが発生する。この制御を、以下、「ＦＤリセット」と称する。本例では、ＰＤリセットとＦＤリセットとが連続して実施されている。
　このようにＦＤリセットを実行後、垂直信号線１２４には、リセット状態にある浮遊拡散層１１７の電圧が増幅トランジスタ１１４により増幅されて出現する。
　信号検出回路１２３は、１回以上（例えば、４回）のサンプリングを行う。これらのサンプリングにおいて、垂直信号線１２４の電位の信号が、リセット信号として、信号検出回路１２３によりデジタル信号Ｄｓ１に変換される。リセット信号の多重サンプリングは、相関二重サンプリングにおいて１回目の読出しとして扱われる。
　そして、タイミングＴ４２において、行駆動回路１２１は、蓄積期間が終了する直前に、転送トランジスタ１１３をオン状態に制御する。この制御により、蓄積ノード１１２に蓄積された電荷が浮遊拡散層１１７へ転送される。この際に、浮遊拡散層１１７のポテンシャルが十分に深ければ、蓄積ノード１１２に蓄積されていた電子は、浮遊拡散層１１７に全て転送され、蓄積ノード１１２は完全空乏状態になる。
　また、タイミングＴ４２からパルス期間が経過したとき、行駆動回路１２１は、転送トランジスタ１１３をオフ状態に制御する。この制御により、浮遊拡散層１１７の電位は、転送トランジスタ１１３の駆動前に比較して、蓄積電荷量の分だけ下降する（すなわち、ポテンシャルが浅くなる）。
　このように、蓄積ノード１１２に蓄積された電荷を浮遊拡散層１１７へ転送すると、垂直信号線１２４には、この下降分の電圧が増幅トランジスタ１１４により増幅されて出現する。
　ここで信号検出回路１２３は、１回以上（例えば、４回）のサンプリングを行う。これらのサンプリングにおいて、垂直信号線１２４の電位の信号が、入射光子量に応じた電圧値の画素信号（以下、蓄積信号という）として、信号検出回路１２３によりデジタル信号Ｄｓ２に変換される。この蓄積信号の多重サンプリングは、相関二重サンプリングにおいて２回目の読出しとして扱われる。
　信号検出回路１２３は、サンプリングした蓄積信号（すなわち、デジタル信号Ｄｓ２）及びリセット信号（すなわち、デジタル信号Ｄｓ１）を比較して、その比較結果に基づいて入射光子量を判定する。複数のデジタル信号Ｄｓ１は、全て加算され、必要に応じて、それらの平均値が算出される。同様に、デジタル信号Ｄｓ２も全て加算され、必要に応じて平均化される。
　信号検出回路１２３は、デジタル信号Ｄｓ１の加算値（または平均値）と、デジタル信号Ｄｓ２の加算値（または平均値）との差分を正味の蓄積信号として求める。ＦＤリセットの際に生じるｋＴＣノイズは、デジタル信号Ｄｓ１及びＤｓ２の差分を正味の蓄積信号とすることにより相殺される。
　各画素（画素回路）１０１の露光蓄積期間は、上述のＰＤリセット動作と蓄積信号の読出し動作との間の期間であり、正確には転送トランジスタ１１３がリセット後にオフしてから、読み出してオフするまでの期間である。この蓄積期間にフォトダイオード１１１に光子が入射し電荷が発生すると、それはリセット信号及び蓄積信号の間の差分となり、上述の手順に従って信号検出回路１２３により導出される。
　すなわち、信号検出回路１２３は、所謂ＣＤＳ（Correlated　Double　Sampling）機能を有しており、ｋＴＣノイズを含む画素の低周波ノイズをこれで相殺する。また、信号検出回路１２３は、ＡＤ変換器を通したデジタル値同士でＣＤＳを実施することで、ＡＤ変換過程に伴って混入したノイズも相殺する。
　１．５．１　画素動作の変形例
　ところで、図８を用いて動作例では、単位蓄積が完了して次の蓄積が開始される間、特に、蓄積信号のサンプリング期間において、蓄積が実施されない不感期間が発生している。そこで、特に、高速なサンプリングに対応するため、このような不感期間を除去するようにしてもよい。
　図９は、変形例に係る画素の動作例を示すタイミングチャートである。図９の例では、図８で実施したタイミングＴ４１におけるＰＤリセットが省略されており、読出し時となるタイミングＴ４２における電荷転送に伴うフォトダイオード１１１の電荷排出がこれと兼用されている。
　すなわち、図８のタイミングＴ４１に対応するタイミングＴ５１においては、ＦＤリセットのみが実施され、つづいて、リセットレベルのサンプリングが実施される。この時、転送トランジスタ１１３へのパルス印加は実施されず、フォトダイオード１１１の蓄積電荷はそのまま保持される。
　そして、タイミングＴ５２において、転送トランジスタ１１３にパルスが印加されて、蓄積信号の浮遊拡散層１１７への転送が実施されるが、この電荷排出をＰＤリセットと兼用させる。この時、フォトダイオード１１１の次の蓄積期間は、その直後からスタートすることになる。これによって画素１０１に入射した光子が検知されない不感期間はほぼゼロになる。
　なお、図８及び図９のいずれの動作例においても、単位蓄積の最短サイクルはリセットレベルのサンプリングと蓄積レベルのサンプリングの合計所要時間によって規定される。
　１．６　パルス光検出のオペレーション例
　次に、図１０のタイミングチャートを参照して、第１の実施形態に係るフローサイトメータ１１におけるパルス光検出のオペレーション例について説明する。図１０は、第１の実施形態に係るフローサイトメータにおけるパルス光検出のオペレーション例を説明するためのタイミングチャートである。
　側方散乱光または蛍光７４の光強度は、照射スポット７２への検体５３の通過に伴って、図１０の最上段で示されるようなパルス波形ＰＬ１として描かれ、各パルス波形ＰＬ１が検体５３の１個分の通過に対応する波形となる。この時、図１０の中段で示される、前方散乱光７３のフォトダイオード３３で検出された前方散乱光７３の光強度は、図１０の上段におけるパルス波形ＰＬ１とタイミングが類似して、かつ、強度の高いパルス波形ＰＬ２のように描かれる。
　タイミングＴ６１において、フォトダイオード３３は、前方散乱光のパルス波形ＰＬ２の強度と、閾値Ｌ１との比較から、検体５３の通過タイミングを取得して、イベント信号Ｓ１１を発生する。
　ここで、イメージセンサ３４における蓄積の完了と出力読出しは、検体５３が通過したことを示すイベント信号Ｓ１１に同期して実施される。読出しのアクセスシーケンスは、図１０に準じ、不感期間の殆ど無いグローバルシャッタとする。
　すなわち、蓄積の開始と終了は全画素同時一斉に行われる。この時、検体５３の通過を示すイベント信号Ｓ１１に同期して画素内転送が行われ、蓄積期間が全画素一斉に終了する。そして、蓄積信号の読出しが開始される。さらに、このとき次の蓄積期間が全画素一斉にスタートする。
　タイミングＴ６２において、イメージセンサ３４は、画素における蓄積を完了し、蓄積信号の読出しを開始し、さらには、次の蓄積をスタートする。ここで、タイミングＴ６２は、イベント信号Ｓ１１を取得したタイミングＴ６１から、検体５３の流速と大きさを考慮した一定の遅延時間ｔ１が経過した後のタイミングである。
　蓄積信号の読出しは、蓄積信号のＡＤ変換値と、既に取得済みであるリセット信号とのＡＤ変換値との差分取得を伴って実施され、これによってｋＴＣノイズ等を相殺した正味の蓄積信号が導出される。さらに、これに引き続いて、次のサイクルにおけるリセット信号の取得とＡＤ変換が実施され、それが完了した時点で次の蓄積完了と読出しが可能になる。すなわち、イベント処理の最短サイクルは単位蓄積の最短サイクルに等しく、それは蓄積信号とリセット信号の各々の取得とＡＤ変換に要する時間により決定される。
　各イベント処理において複数の画素から出力される正味の蓄積信号の総計値は、パルスごとに光検出器が受光した光子の総量に相当する。これによって検体５３ごとの側光散乱光や蛍光７４の強度が導出される。すなわち、本実施形態においては、画素１０１が光電変換された電荷を内部に蓄積することにより、画素１０１内で入射光の積分が行われている。したがって、各画素出力に対するＡＤ変換は一回でよく、時系列的に複数回のＡＤ変換を実施する必要はない。
　例えば、リセット信号のＡＤ変換と蓄積信号のＡＤ変換、及び、その差分取得に合わせて１０μｓの時間を要したとすると、対応できるイベントの最小間隔は約１０μｓとなり、１秒間に最大１００，０００個のイベント、すなわち、照射スポット７２への検体５３の通過を評価できることになる。
　なお、画素１０１、及び信号検出回路１２３毎に導出した正味の蓄積信号を、例えば、図３で示されるイメージセンサ３４において、出力回路９６に転送して出力する際にも有意な時間を要する。しかしながら、信号検出回路１２３にレジスタを設けて信号を一時保存することで、それらの出力はＡＤ変換と並列にパイプライン方式で実行することができるので、出力転送が蓄積サイクルを制約することはない。
　また、この例では検体５３が通過したことを示すイベント信号Ｓ１１はパルス波形ＰＬ２が閾値Ｌ１を超える冒頭となるタイミングＴ６１で発生させているが、パルス波形ＰＬ２が閾値Ｌ１を下回る末尾となるタイミングＴ６３で発生させてもよい。イベント信号Ｓ１１は、パルス波形ＰＬ２が閾値Ｌ１を下回る末尾で発生させた方が検体５３の大きさや流量の変動にも対応し易いメリットがある。また、イベント信号Ｓ１１は、側方散乱光や蛍光７４（分散光７５）の検出結果を用いて発生させてもよく、この場合、それらを分光させて他のイベント発生用素子に当てるか、イメージセンサ３４内にイベント発生用素子を別途搭載してもよい。
　さらに、イベント信号Ｓ１１からの遅延時間ｔ１をここでは一定としたが、一般に前方散乱光７３によるパルス波形ＰＬ２の強度は検体５３が大きいほど高い。従って、パルス波形ＰＬ２の強度を、例えば、パルスの立ち上がり状態から同時に評価して、それに応じて遅延時間ｔ１の長さを設定してもよい。この場合、大きな検体５３に対しては長めの遅延時間ｔ１が設定される。
　１．７　横筋ノイズ
　以上のような構成を備えるイメージセンサ３４では、電源から供給される電力の変動などに起因して、画像データに横方向（行方向に対応）の筋状のノイズ（以下、横筋ノイズという）が発生する場合がある。画像データに横筋ノイズが発生すると、蛍光７４（分散光７５）における各波長帯の光量を正確に取得することができず、分析精度が低下してしまう可能性が存在する。
　そこで本実施形態では、横筋ノイズに起因した分析精度の低下を抑制するために、画素アレイ部９１における一部の領域をダミー領域として使用し、このダミー領域から読み出された画素信号を用いて横筋ノイズを含むノイズ成分を算出する。そして、蛍光７４（分散光７５）を検出するための領域（以下、検出領域という）から読み出された画素信号から上記算出したノイズ成分を減算することで、横筋ノイズを含むノイズ成分による影響をキャンセルし、これにより、蛍光７４における各波長帯の正確な光量を取得して分析精度の低下を抑制する。
　１．８　画素アレイ部の使用形態例
　図１１は、第１の実施形態に係る画素アレイ部の使用形態の一例を示す模式図である。図１１に示すように、本実施形態では、例えば、２４０画素×４０画素の行列状に画素１０１が配列する画素アレイ部９１のうち、外周に位置する２行及び２列の画素１０１を除外した２１６画素×３６画素の領域を有効画素領域９１Ａとして使用することとする。
　この場合において、有効画素領域９１Ａは、例えば、１つ以上の検出領域と、１つ以上のダミー領域に区画される。図１１に示す例では、第１～第４検出領域３０１～３０４の４つの検出領域（第２、第３領域）と、共通ダミー領域３１１及び３１２の２つのダミー領域（第１領域）との、合計６つの領域に区画されている。ただし、このような使用形態は、単なる一例に過ぎず、行方向により細かい領域に分割するなど、種々変形することが可能である。
　共通ダミー領域３１１及び３１２には、例えば、有効画素領域９１Ａのうち、使用する励起光７１の波長と、照射スポット７２及び分光光学系３７との位置関係とから、光学的に側方散乱光及び蛍光７４（分散光７５）が入射しない領域が設定されてもよい。言い換えれば、共通ダミー領域３１１及び３１２は、分光光学系３７に対して、分光光学系３７で分光された蛍光７４（分散光７５）が出射しない角度に位置する領域であってよい。
　その場合、例えば、図１１に例示するように、有効画素領域９１Ａの行方向における両端に位置する２つの領域を、共通ダミー領域３１１及び３１２として使用することができる。ただし、これに限定されず、有効画素領域９１Ａの行方向における何れか一方の端に位置する２つの領域が、共通ダミー領域３１１及び３１２として使用されてもよい。
　なお、第１～第４検出領域３０１～３０４は、分光光学系３７に対して、分光光学系３７で分光された蛍光７４（分散光７５）が出射する角度に位置する領域であってよい。
　また、共通ダミー領域３１１及び３１２に属する画素１０１には、光学的に遮光された画素が使用されてもよい。その場合、共通ダミー領域３１１及び３１２の位置は、有効画素領域９１Ａの行方向における端に限定されず、種々変更することが可能である。
　共通ダミー領域３１１及び３１２に光学的に遮光された画素１０１を使用する場合、これらの画素１０１では、例えば、図７に例示した構成において、フォトダイオード１１１の上部開口を覆うように、遮光膜２１４が延在していてもよい。なお、共通ダミー領域３１１及び３１２に属する画素１０１のオンチップレンズ２１１は、省略することができる。
　第１～第４検出領域３０１～３０４及び共通ダミー領域３１１及び３１２それぞれは、例えば、３６画素×３６画素の計１２９６個の画素１０１を含む領域であってよい。
　その際、それぞれの領域に含まれる画素数を均等とすることで、後述するノイズキャンセル処理を軽減することが可能となる。ただし、それぞれの領域に含まれる画素数を均等とすることは必須ではなく、適宜変更されてよい。
　また、第１～第４検出領域３０１～３０４それぞれの画素数に対して、１つ以上の共通ダミー領域３１１及び３１２に含まれる合計の画素数を十分に多くすることで、より正確なノイズ成分を取得することが可能となるため、蛍光７４における各波長帯の光量をより正確に取得することが可能となる。
　その際、全ての共通ダミー領域３１１及び３１２に含まれるトータルの画素１０１の数を、第１～第４検出領域３０１～３０４それぞれの画素数の整数倍（後述するΦに相当）とすることで、後述するノイズキャンセル処理を軽減することが可能となる。
　１．９　演算部の概略構成例
　以上のように区画された構成を備える有効画素領域９１Ａから読み出された画素信号は、例えば、図３に例示した演算部１００に出力回路９６を介して入力され、横筋ノイズを含むノイズ成分が除去される。なお、上述したように、演算部１００は、イメージセンサ３４と同一チップ内又は外部に設けられたＤＳＰやＦＰＧＡ等であってもよいし、イメージセンサ３４にバスやネットワークを介して接続されたパーソナルコンピュータなどの情報処理装置等であってよい。
　図１２は、第１の実施形態に係る演算部の概略構成例を示すブロック図である。図１２に示すように、演算部１００は、第１～第４検出領域３０１～３０４それぞれに対して設けられた第１～第４出力加算部（第２加算部）４０１～４０４と、第１～第４出力加算部４０１～４０４それぞれに対して設けられた第１～第４実行信号算出部（第２算出部）４１１～４１４と、２つの共通ダミー領域３１１及び３１２に対して共通に設けられたダミー出力加算部（第１加算部）４０５と、ノイズ成分算出部（第１算出部）４０６とを備える。
　１．１０　ノイズキャンセル
　つづいて、本実施形態に係るノイズキャンセルについて、図１２を用いて説明する。
　そこで、一度のＰＤリセット及び／又はＦＤリセットに対して実行されるサンプリングの回数Ｎを１とすると、第１出力加算部４０１には、例えば、第１検出領域３０１から読み出された３６×３６個のデジタルの画素信号が入力される。第１出力加算部４０１は、入力された３６×３６個の画素信号それぞれの画素値を加算して、その合計値である第１画素加算値Ｓ１を算出する。
　他の第２～第４出力加算部４０２～４０４も同様に、第２～第４検出領域３０２～３０４それぞれから入力された３６×３６個のデジタルの画素信号それぞれの画素値を合計して、その合計値である第２～第４画素加算値Ｓ２～Ｓ４を算出する。
　一方、ダミー出力加算部４０５には、２つの共通ダミー領域３１１及び３１２から読み出された３６×３６×２個のデジタルの画素信号が入力される。ダミー出力加算部４０５は、入力された３６×３６×２個の画素信号それぞれの画素値を合計して、その合計値であるダミー画素加算値Ｄを算出する。
　算出された第１～第４画素加算値Ｓ１～Ｓ４は、第１～第４実行信号算出部４１１～４１４に入力される。また、算出されたダミー画素加算値Ｄは、ノイズ成分算出部４０６に入力される。
　ノイズ成分算出部４０６は、入力されたダミー画素加算値Ｄを、共通ダミー領域３１１及び３１２に含まれるトータルの画素１０１の数（本例では、３６×３６×２＝２５９２個）を第１～第４検出領域３０１～３０４それぞれに含まれる画素１０１の数（本例では、３６×３６＝１２９６個）で除算した値Φ（本例では、Φ＝２５９２÷１２９６＝２）で除算することで、ノイズ成分Ｄ／Φを算出する。
　なお、共通ダミー領域３１１及び３１２それぞれに含まれる画素１０１の数と、第１～第４検出領域３０１～３０４それぞれに含まれる画素１０１の数とが同じである本例の場合、入力されたダミー画素加算値Ｄを共通ダミー領域３１１及び３１２の数Φ（本例では、Φ＝２）で除算することでも、同様に、領域単位でのノイズ成分Ｄ／Φを算出することが可能である。
　ただし、ノイズ成分の算出を領域単位とすることは必須ではなく、例えば、画素単位や複数の画素１０１よりなる画素グループ単位など、種々変形することが可能である。
　算出されたノイズ成分Ｄ／Φは、第１～第４実行信号算出部４１１～４１４それぞれに入力される。
　第１実行信号算出部４１１は、入力された第１画素加算値Ｓ１からノイズ成分Ｄ／Φを減算することで、第１検出領域３０１への入射光量に基づく信号成分である、すなわち、読み出された画素信号から横筋ノイズを含むノイズ成分が除去された正味の信号成分である第１実行信号Ｓ１－（Ｄ／Φ）を算出する。
　第２～第４実行信号算出部４１２～４１４も同様に、入力された第２～第４画素加算値Ｓ２～Ｓ４それぞれからノイズ成分Ｄ／Φを減算することで、第２～第４検出領域３０２～３０４それぞれへの入射光量に基づく信号成分である第２～第４実行信号Ｓ２－（Ｄ／Φ）～Ｓ４－（Ｄ／Φ）を算出する。
　このように、第１～第４画素加算値Ｓ１～Ｓ４それぞれからノイズ成分Ｄ／Φを減算することで、第１～第４画素加算値Ｓ１～Ｓ４それぞれに含まれるランダムノイズを√（１＋１／Φ）倍とすることが可能となる。これにより、横筋ノイズによる影響を低減して蛍光７４における各波長帯の正確な光量を取得することが可能となる。
　なお、以上のようにして算出された第１～第４実行信号Ｓ１－（Ｄ／Φ）～Ｓ４－（Ｄ／Φ）は、例えば、外部の情報処理装置へ送信され、適宜分析されてよい。
　１．１１　作用・効果
　以上のように、本実施形態によれば、第１～第４検出領域３０１～３０４それぞれから取得した第１～第４画素加算値Ｓ１～Ｓ４に含まれる横筋ノイズを含むノイズ成分が、共通ダミー領域３１１及び３１２から取得したノイズ成分Ｄ／Φを用いてキャンセルされるため、蛍光７４における各波長帯の正確な光量を取得して分析精度の低下を抑制することが可能となる。
　図１３は、第１の実施形態に係るノイズキャンセルをしない場合の実験結果を示すグラフであり、図１４は、第１の実施形態によるノイズキャンセルをした場合の実験結果を示すグラフである。なお、図１３及び図１４には、検体５３の代わりに流動するマイクロビーズを用い、マイクロビーズから発するチャネル＃１～＃８の８段階の蛍光強度をモデル化により見積もった場合の結果が示されている。
　図１３と図１４とを比較すると分かるように、本実施形態に係るノイズキャンセルをすることで、ダーク（Ｄａｒｋ）に相当する領域におけるノイズが低減され、より正確に蛍光の光子数を検出することが可能となっている。
　１．１２　変形例
　なお、上述した第１の実施形態では、有効画素領域９１Ａにおける行方向の端（例えば、図１１に示す有効画素領域９１Ａの左右両端）に位置する領域をダミー領域として使用する場合を例示したが、このような構成に限定されず、例えば、画素アレイ部９１又は有効画素領域９１Ａにおける列方向の端（例えば、図１１に示す画素アレイ部９１又は有効画素領域９１Ａにおける上下両端）の領域をダミー領域として使用することも可能である。
　また、以下に、その他の変形例の幾つかを、図面を参照して説明する。
　１．１２．１　第１の変形例
　第１の実施形態では、画素１０１と検出回路９３とが一対一に対応し、全ての画素１０１から同時並列に画素信号を読み出す、いわゆるグローバルシャッタ駆動が可能なイメージセンサ３４を例示したが、このような構成に限定されない。例えば、１つの検出回路９３が２つ以上の画素１０１に接続され、それぞれの画素１０１から順番に画素信号を読み出す、いわゆるローリングシャッタ駆動のイメージセンサ３４を用いることも可能である。
　１．１２．１．１　画素と検出回路との接続例
　図１５は、第１の変形例に係る画素と検出回路との接続関係の一例を示す図である。図１５に示すように、第１の変形例では、１つの検出回路９３が、列方向に配列する複数（本例では４０個）の画素１０１のうちの２つの画素１０１Ａに接続されている。
　１．１２．１．２　画素の回路構成例
　図１６は、第１の変形例に係る画素の概略構成例を示す回路図である。図１６に示すように、各画素１０１Ａは、第１の実施形態において図６を用いて説明した回路構成例と同様の構成に加え、増幅トランジスタ１１４のドレインと垂直信号線１２４との間接続された選択トランジスタ１１５をさらに備えている。
　選択トランジスタ１１５のゲートは、行駆動回路１２１に接続され、ソースは増幅トランジスタ１１４のドレインに接続され、ドレインは垂直信号線１２４に接続される。
　行駆動回路１２１は、検出回路９３に接続された２つの画素１０１Ａのうち、先に読出し対象とする一方の画素１０１Ａの選択トランジスタ１１５をオン状態とし、その後、この一方の画素１０１Ａからの画素信号の読出しが完了すると、つづいて、他方の画素１０１Ａの選択トランジスタ１１５をオン状態とすることで、この他方の画素１０１Ａからの画素信号の読出しを可能にする。
　１．１２．２　第２の変形例
　図１７は、第２の変形例に係る画素と検出回路との接続関係の一例を示す図である。図１７に例示するように、第１の変形例で例示されたローリングシャッタ駆動のイメージセンサ３４では、１つの検出回路９３に１列に含まれる全ての画素１０１Ａが接続された、いわゆるカラムＡＤＣ（Analog-to-Digital　Converter）の構成とすることも可能である。
　第２の変形例では、行駆動回路１２１は、検出回路９３に接続された１列分の画素１０１Ａにおける選択トランジスタ１１５を順次オン状態とすることで、読出し対象とする画素１０１Ａを順番に切り替える。
　１．１２．３　第３の変形例
　また、上述した第１の実施形態では、画素１０１と検出回路９３とが同一の半導体基板に作り込まれた、いわゆる平置き型のイメージセンサ３４について例示したが、このような構成に限定されるものではない。例えば、画素１０１におけるフォトダイオード１１１と読出し回路とが異なる半導体基板に設けられ、これらが貼り合わされたスタック構造のイメージセンサ３４とすることも可能である。
　１．１２．３．１　チップ構成例
　図１８は、第３の変形例に係るイメージセンサのチップ構成例を示す図である。図１９は、図１８における受光チップの平面レイアウト例を示す平面図である。図２０は、図１８における検出チップの平面レイアウト例を示す平面図である。
　図１８に示すように、第３の変形例に係るイメージセンサ３４Ａは、例えば、受光チップ（センサダイともいう）２０１と検出チップ（ロジックダイともいう）２０２とが上下に貼り合わされたスタック構造を備える。
　受光チップ２０１は、図１９に示すように、例えば、画素１０１におけるフォトダイオード１１１が行列状に配列するフォトダイオードアレイ１１１Ａを備える半導体チップである。
　一方、検出チップ２０２は、図２０に示すように、例えば、画素１０１におけるフォトダイオード１１１以外の回路素子である読出し回路が行列状に配列する読出し回路アレイ１０１ａと、周辺回路である検出回路アレイ９３Ａ及び９３Ｂ、画素駆動回路９４並びにロジック回路９５等とが形成された半導体チップである。
　受光チップ２０１におけるフォトダイオードアレイ１１１Ａは、例えば、受光チップ２０１の光の入射面における中央に配置される。
　検出チップ２０２における読出し回路アレイ１０１ａは、例えば、検出チップ２０２における受光チップ２０１との接合面であって、受光チップ２０１のフォトダイオードアレイ１１１Ａと対応する位置に配置される。
　検出回路アレイ９３Ａ及び９３Ｂは、例えば、読出し回路アレイ１０１ａを列方向から挟む領域に配置される。また、画素駆動回路９４及びロジック回路９５は、例えば、読出し回路アレイ１０１ａを行方向から挟む領域に配置される。
　１．１２．３．２　積層構造例
　受光チップ２０１と検出チップ２０２との接合には、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合を用いることができる。ただし、これに限定されず、例えば、互いの接合面に形成された銅（Ｃｕ）製の電極パッド同士をボンディングする、いわゆるＣｕ－Ｃｕ接合や、その他、バンプ接合などを用いることも可能である。
　また、受光チップ２０１と検出チップ２０２とは、例えば、半導体基板を貫通するＴＳＶ（Through-Silicon　Via）などの接続部を介して電気的に接続される。ＴＳＶを用いた接続には、例えば、受光チップ２０１に設けられたＴＳＶと受光チップ２０１から検出チップ２０２にかけて設けられたＴＳＶとの２つのＴＳＶをチップ外表で接続する、いわゆるツインＴＳＶ方式や、受光チップ２０１から検出チップ２０２まで貫通するＴＳＶで両者を接続する、いわゆるシェアードＴＳＶ方式などを採用することができる。
　ただし、受光チップ２０１と検出チップ２０２との接合にＣｕ－Ｃｕ接合やバンプ接合を用いた場合には、Ｃｕ－Ｃｕ接合部やバンプ接合部を介して両者が電気的に接続される。
　１．１２．３．２．１　第１の積層構造例
　図２１は、第１の積層構造例を示す断面図である。図２１に示すように、第１の積層構造例では、イメージセンサ２３０２０のセンサダイ２３０２１には、画素領域２３０１２（画素アレイ部９１に相当）となる画素１０１を構成するフォトダイオードＰＤや、浮遊拡散層ＦＤ、読出し回路等を構成する各種トランジスタＴｒ、及び、制御回路２３０１３（画素駆動回路９４に相当）となる各種トランジスタＴｒ等が形成される。さらに、センサダイ２３０２１には、複数層、本例では３層の配線２３１１０を有する配線層２３１０１が形成される。なお、制御回路２３０１３（となるトランジスタＴｒ）は、センサダイ２３０２１ではなく、ロジックダイ２３０２４に構成することができる。
　ロジックダイ２３０２４には、ロジック回路２３０１４（ロジック回路９５に相当）を構成する各種トランジスタＴｒが形成される。さらに、ロジックダイ２３０２４には、複数層、本例では３層の配線２３１７０を有する配線層２３１６１が形成される。また、ロジックダイ２３０２４には、内壁面に絶縁膜２３１７２が形成された接続孔２３１７１が形成され、接続孔２３１７１内には、配線２３１７０等と接続される接続導体２３１７３が埋め込まれる。
　センサダイ２３０２１とロジックダイ２３０２４とは、互いの配線層２３１０１及び２３１６１が向き合うように貼り合わされ、これにより、センサダイ２３０２１とロジックダイ２３０２４とが積層された積層型の固体撮像装置２３０２０が構成されている。センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面には、保護膜等の膜２３１９１が形成されている。
　センサダイ２３０２１には、センサダイ２３０２１の裏面側（フォトダイオードＰＤに光が入射する側）（上側）からセンサダイ２３０２１を貫通してロジックダイ２３０２４の最上層の配線２３１７０に達する接続孔２３１１１が形成される。さらに、センサダイ２３０２１には、接続孔２３１１１に近接して、センサダイ２３０２１の裏面側から１層目の配線２３１１０に達する接続孔２３１２１が形成される。接続孔２３１１１の内壁面には、絶縁膜２３１１２が形成され、接続孔２３１２１の内壁面には、絶縁膜２３１２２が形成される。そして、接続孔２３１１１及び２３１２１内には、接続導体２３１１３及び２３１２３がそれぞれ埋め込まれる。接続導体２３１１３と接続導体２３１２３とは、センサダイ２３０２１の裏面側で電気的に接続され、これにより、センサダイ２３０２１とロジックダイ２３０２４とが、配線層２３１０１、接続孔２３１２１、接続孔２３１１１、及び、配線層２３１６１を介して、電気的に接続される。
　１．１２．３．２．２　第２の積層構造例
　図２２は、第２の積層構造例を示す断面図である。図２２に示すように、第２の積層構造例では、イメージセンサ２３０２０のセンサダイ２３０２１に形成する１つの接続孔２３２１１によって、センサダイ２３０２１（の配線層２３１０１（の配線２３１１０））と、ロジックダイ２３０２４（の配線層２３１６１（の配線２３１７０））とが電気的に接続される。
　すなわち、図２２では、接続孔２３２１１が、センサダイ２３０２１の裏面側からセンサダイ２３０２１を貫通してロジックダイ２３０２４の最上層の配線２３１７０に達し、且つ、センサダイ２３０２１の最上層の配線２３１１０に達するように形成される。接続孔２３２１１の内壁面には、絶縁膜２３２１２が形成され、接続孔２３２１１内には、接続導体２３２１３が埋め込まれる。上述の図２１では、２つの接続孔２３１１１及び２３１２１によって、センサダイ２３０２１とロジックダイ２３０２４とが電気的に接続されるが、図２２では、１つの接続孔２３２１１によって、センサダイ２３０２１とロジックダイ２３０２４とが電気的に接続される。
　１．１２．３．２．３　第３の積層構造例
　図２３は、第３の積層構造例を示す断面図である。図２３に示すように、第３の積層構造例では、センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面に、保護膜等の膜２３１９１が形成されていない点で、センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面に、保護膜等の膜２３１９１が形成されている図２１の場合と異なる。
　図２３のイメージセンサ２３０２０は、配線２３１１０及び２３１７０が直接接触するように、センサダイ２３０２１とロジックダイ２３０２４とを重ね合わせ、所要の加重をかけながら加熱し、配線２３１１０及び２３１７０を直接接合することで構成される。
　１．１２．３．２．４　第４の積層構造例
　図２４は、第４の積層構造例を示す断面図である。図２４に示すように、第４の積層構造例では、イメージセンサ２３４０１は、センサダイ２３４１１と、ロジックダイ２３４１２と、メモリダイ２３４１３との３枚のダイが積層された３層の積層構造になっている。
　メモリダイ２３４１３は、例えば、ロジックダイ２３４１２で行われる信号処理において一時的に必要となるデータの記憶を行うメモリ回路を有する。
　図２４では、センサダイ２３４１１の下に、ロジックダイ２３４１２及びメモリダイ２３４１３が、その順番で積層されているが、ロジックダイ２３４１２及びメモリダイ２３４１３は、逆順、すなわち、メモリダイ２３４１３及びロジックダイ２３４１２の順番で、センサダイ２３４１１の下に積層することができる。
　なお、図２４では、センサダイ２３４１１には、画素の光電変換部となるフォトダイオードＰＤや、読出し回路等を構成する各種トランジスタ（以下、画素トランジスタという）Ｔｒのソース／ドレイン領域が形成されている。
　フォトダイオードＰＤの周囲にはゲート絶縁膜を介してゲート電極が形成され、ゲート電極と対のソース／ドレイン領域により画素トランジスタ２３４２１、画素トランジスタ２３４２２が形成されている。
　フォトダイオードＰＤに隣接する画素トランジスタ２３４２１が転送トランジスタ１１３であり、その画素トランジスタ２３４２１を構成する対のソース／ドレイン領域の一方が浮遊拡散層１１７になっている。
　また、センサダイ２３４１１には、層間絶縁膜が形成され、層間絶縁膜には、接続孔が形成される。接続孔には、画素トランジスタ２３４２１、及び、画素トランジスタ２３４２２に接続する接続導体２３４３１が形成されている。
　さらに、センサダイ２３４１１には、各接続導体２３４３１に接続する複数層の配線２３４３２を有する配線層２３４３３が形成されている。
　また、センサダイ２３４１１の配線層２３４３３の最下層には、外部接続用の電極となるアルミパッド２３４３４が形成されている。すなわち、センサダイ２３４１１では、配線２３４３２よりもロジックダイ２３４１２との接着面２３４４０に近い位置にアルミパッド２３４３４が形成されている。アルミパッド２３４３４は、外部との信号の入出力に係る配線の一端として用いられる。
　さらに、センサダイ２３４１１には、ロジックダイ２３４１２との電気的接続に用いられるコンタクト２３４４１が形成されている。コンタクト２３４４１は、ロジックダイ２３４１２のコンタクト２３４５１に接続されるとともに、センサダイ２３４１１のアルミパッド２３４４２にも接続されている。
　そして、センサダイ２３４１１には、センサダイ２３４１１の裏面側（上側）からアルミパッド２３４４２に達するようにパッド孔２３４４３が形成されている。
　１．１２．３．２．５　第５の積層構造例
　図２５は、第５の積層構造例を示す断面図である。図２５に示すように、第５の積層構造例では、画素アレイ部２８０２３と制御回路２８０２４が形成された第１の半導体チップ部２８０２２と、ロジック回路２８０２５が形成された第２の半導体チップ部２８０２６とが貼り合わされた積層半導体チップ２８０３２を有して構成される。第１の半導体チップ部２８０２２と第２の半導体チップ部２８０２６とは、後述する互いの多層配線層が向かい合うようにして、かつ接続配線が直接接合するように、貼り合わされる。
　第１の半導体チップ部２８０２２は、薄膜化されたシリコンによる第１の半導体基板２８０３３に、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタＴｒ１、Ｔｒ２からなる複数の画素を列状に２次元配列した画素アレイ２８０３４が形成される。また、図示しないが、半導体基板２８０３３に制御回路２８０２４を構成する複数のＭＯＳトランジスタが形成される。半導体基板２８０３３の表面２８０３３ａ側には、層間絶縁膜２８０３４を介して複数、この例では５層のメタルＭ１～Ｍ５による配線２８０３５（２８０３５ａ～２８０３５ｄ）及び２８０３６を配置した多層配線層２８０３７が形成される。配線２８０３５及び２８０３６は、デュアルダマシン法で形成された銅（Ｃｕ）配線が用いられる。半導体基板２８０３３の裏面側には、絶縁膜２８０３８を介してオプティカルブラック領域２８０４１上を含んで遮光膜２８０３９が形成され、さらに平坦化膜２８０４３を介して有効画素領域２８０４２上にカラーフィルタ２８０４４及びオンチップレンズ２８０４５が形成される。オプティカルブラック領域２８０４１上にもオンチップレンズ２８０４５を形成することもできる。
　図２５において、画素トランジスタＴｒ１、Ｔｒ２は、複数の画素トランジスタを代表して示している。第１の半導体チップ２８０２２では、薄膜化された半導体基板２８０３３にフォトダイオードＰＤが形成される。フォトダイオードＰＤは、例えばｎ型半導体領域と基板表面側のｐ型半導体領域を有して形成される。画素を構成する基板表面には、ゲート絶縁膜を介してゲート電極が形成され、ゲート電極と対のソース・ドレイン領域により画素トランジスタＴｒ１、Ｔｒ２が形成される。フォトダイオードＰＤに隣接する画素トランジスタＴｒ１がフローティングディフュージョンＦＤに相当する。各単位画素は素子分離領域で分離される。素子分離領域は、例えば基板に形成した溝内にＳｉＯ２膜等の絶縁膜を埋め込んでなるＳＴＩ（Shallow　Trench　Isolation）構造に形成される。
　第１の半導体チップ部２８０２２の多層配線層２８０３７では、対応する画素トランジスタと配線２８０３５間、隣り合う上下層の配線２８０３５間が、導電ビア２８０５２を介して接続される。さらに、第２の半導体チップ部２８０２６との接合面２８０４０に臨んで、５層目のメタルＭ５による接続配線２８０３６が形成される。接続配線２８０３６は、導電ビア２８０５２を介して４層目のメタルＭ４による所要の配線２８０３５ｄに接続される。
　第２の半導体チップ部２８０２６は、シリコンによる第２の半導体基板２８０５４の各チップ部となる領域に、周辺回路を構成するロジック回路２８０５５が形成される。ロジック回路２８０５５は、ＣＭＯＳトランジスタを含む複数のＭＯＳトランジスタＴｒ１１～Ｔｒ１４で形成される。半導体基板２８０５４の表面側上には、層間絶縁膜２８０５６を介して複数層、本例では４層のメタルＭ１１～Ｍ１４による配線２８０５７（２８０５７ａ～２８０５７ｃ）及び２８０５８を配置した多層配線層２８０５９が形成される。配線２８０５７、２８０５８は、デュアルダマシン法による銅（Ｃｕ）配線が用いられる。
　図２５において、ロジック回路２８０５５の複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ１１～Ｔｒ１４で代表して示している。第２の半導体チップ部２８０２６では、半導体基板２８０５４の表面側の半導体ウェル領域に、各ＭＯＳトランジスタＴｒ１１、Ｔｒ１２が一対のソース・ドレイン領域とゲート絶縁膜を介してゲート電極を有して形成される。各ＭＯＳトランジスタＴｒ１１、Ｔｒ１２は例えばＳＴＩ構造の素子分離領域で分離される。
　第２の半導体チップ部２８０２６の多層配線層２８０５９では、ＭＯＳトランジスタＴｒ１１～Ｔｒ１４と配線２８０５７間、隣り合う上下層の配線２８０５７間が、導電ビア２８０６４を介して接続される。さらに、第１の半導体チップ部２８０２２との接合面２８０４０に臨んで、４層目のメタルＭ１４による接続配線２８０５８が形成される。接続配線２８０５８は、導電ビア２８０６５を介して３層目のメタルＭ１３による所要の配線２８０５７ｃに接続される。
　第１の半導体チップ部２８０２２と第２の半導体チップ部２８０２６は、互いの多層配線層２８０３７及び２８０５９が向かい合うようにして、接合面２８０４０に臨む接続配線２８０３６及び２８０５８を直接接合して、電気的に接続される。接合付近の層間絶縁膜２８０６６は、後述の製法で示すように、Ｃｕ配線のＣｕ拡散を防止するためのＣｕ拡散バリア性絶縁膜とＣｕ拡散バリア性を有しない絶縁膜の組み合わせで形成される。Ｃｕ配線による接続配線２８０３６及び２８０５８の直接接合は、熱拡散接合で行う。接続配線２８０３６、２８０５８以外の絶縁膜２８０６６同士の接合は、プラズマ接合、あるいは接着剤で行う。
　そして、第５の積層構造例では、特に、図２５に示すように、第１及び第２の半導体チップ部２８０２２及び２８０２６の接合付近に、接続配線と同じ層の導電膜による遮光層２８０６８が形成される。遮光層２８０６８は、第１の半導体チップ部２８０２２側の接続配線２８０３６と同じ層のメタルＭ５による遮光部２８０７１と、第２の半導体チップ部２８０２６側の接続配線２８０５８と同じ層のメタルＭ１４による遮光部２８０７２とにより形成される。この場合、遮光部２８０７１及び２８０７２のいずれか一方、本例では、遮光部２８０７１が上面から見て縦横所定のピッチで複数の開口を有する形状に形成され、他方の遮光部２８０７２が上面から見て遮光部２８０７１の開口を塞ぐドット状に形成される。遮光層２８０６８は、両遮光部２８０７１及び２８０７２が上面から見て一様に閉塞された状態で重なり合って構成される。
　遮光部２８０７１と、その開口を塞ぐ遮光部２８０７２とは、互いに一部重なるように形成される。遮光部２８０７１と遮光部２８０７２は、接続配線２８０３６及び２８０５８が直接接合されるとき、同時に重なり部分において直接接合される。遮光部２８０７１の開口２８０７３の形状は種々の形状が考えられ、例えば、四角形状に形成される。一方、ドット状の遮光部２８０７２は、開口を塞ぐ形状をなし、例えば、開口の面積より大きめの四角形状に形成される。遮光層２８０６８は、固定電位、例えば接地電位が印加され、電位的に安定にすることが好ましい。
　２．第２の実施形態
　次に、第２の実施形態に係る光学測定装置及び光学測定システムとしてのフローサイトメータについて、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態又はその変形例と同様の構成については、それを引用することで、その重複する説明を省略する。
　上述した第１の実施形態では、検出領域（第１～第４検出領域３０１～３０４）の数や画素アレイ部９１上の位置及びサイズが予め固定されていた場合を例示したが、検出領域の数や画素アレイ部９１上の位置及びサイズは、使用する励起光７１や検体５３及び蛍光マーカの種類等に応じて適宜変更されてもよい。
　例えば、図２６に例示するように、有効画素領域９１Ａにおける共通ダミー領域３１１及び３１２以外の検出用領域９１Ｂのうちのいずれか１つ以上の３６画素×３６画素の領域を１つ以上の検出領域（図２６では、第１検出領域３０１及び第２検出領域３０２の２つ）に設定することが可能である。
　その場合、第１の実施形態における演算部１００は、後述する演算部５００に置き換えられる。
　２．１　演算部の概略構成例
　図２７は、第２の実施形態に係る演算部の概略構成例を示すブロック図である。図１２に示すように、演算部５００は、第１の実施形態において図１２を用いて説明した演算部１００と同様の構成（出力加算部及び実行信号算出部は２つずつ）に加え、領域設定部５０１と、領域設定レジスタ（領域情報保持部）５０２とをさらに備える。
　領域設定レジスタ５０２は、有効画素領域９１Ａ又は検出用領域９１Ｂのうちのいずれの領域を検出領域（例えば、第１検出領域３０１及び第２検出領域３０２）として使用するかのアドレス情報（位置情報）を記憶する。このアドレス情報は、例えば、外部のホスト等から領域設定レジスタ５０２に設定されてよい。
　領域設定部５０１は、領域設定レジスタに設定されているアドレス情報に基づいて、イメージセンサ３４から入力された画像データから、第１検出領域３０１に相当する領域の画像データと、第２検出領域３０２に相当する領域の画像データとを切り出し、この切り出した画像データを、第１出力加算部４０１及び第２出力加算部４０２へそれぞれ入力する。また、領域設定部５０１は、同じく領域設定レジスタに設定されているアドレス情報に基づいて、イメージセンサ３４から入力された画像データから、共通ダミー領域３１１及び３１２に相当する領域の画像データを切り出し、この切り出した画像データを、ダミー出力加算部４０５へ入力する。
　その後、第１の実施形態と同様に、第１及び第２実行信号算出部４１１及び４１２が、第１及び第２出力加算部４０１及び４０２で算出された第１及び第２画素加算値Ｓ１及びＳ２それぞれからノイズ成分算出部４０６で算出されたノイズ成分Ｄ／Φを減算することで、第１及び第２検出領域３０１～３０２それぞれへの入射光量に基づく信号成分である第１～第２実行信号Ｓ１－（Ｄ／Φ）及びＳ２－（Ｄ／Φ）が算出される。
　２．２　作用・効果
　以上のように、本実施形態によれば、検出領域の数や画素アレイ部９１上の位置及びサイズを自由に設定することが可能となるため、使用する励起光７１や検体５３や蛍光マーカ等に応じて最適な波長帯の蛍光７４を検出対象とすること可能となる。
　また、例えば、イメージセンサ３４から読み出した画像データを保存しておいた場合には、分析時に自由に検出領域を再設定することが可能であるため、より的確且つ詳細な検体５３の分析が可能になる。
　なお、図２７では、演算部５００が検出領域の数（本例では２つ）に応じた数（本例では２つずつ）の出力加算部及び実行信号算出部を備える場合を例示したが、演算部５００が備える出力加算部及び実行信号算出部の数は、適宜変更されてよい。例えば、領域設定レジスタ５０２に検出領域のアドレスが追加された場合には、演算部５００に出力加算部及び実行信号算出部が１つずつ追加されるように、演算部５００が組み換えられてもよい。
　この組み替えは、例えば、演算部５００をＤＳＰやＦＰＧＡで構成した場合には、ＤＳＰやＦＰＧＡに組み込む回路ロジックを変更することで実現することができる。また、演算部５００をパーソナルコンピュータなどでプログラムを用いて実現する場合には、追加の出力加算部及び実行信号算出部を実現するスレッド又はタスクを新たに立ち上げることで実現することが可能である。
　その他の構成、動作及び効果は、上述した実施形態又はその変形例と同様であってよいため、ここでは詳細な説明を省略する。
　３．第３の実施形態
　次に、第３の実施形態に係る光学測定装置及び光学測定システムとしてのフローサイトメータについて、図面を参照して詳細に説明する。なお、以下の説明において、上述した実施形態又はその変形例と同様の構成については、それを引用することで、その重複する説明を省略する。
　第３の実施形態では、第２の実施形態における検出領域に加え、ダミー領域の数や画素アレイ部９１上の位置及びサイズを、使用する励起光７１や検体５３及び蛍光マーカの種類等に応じて適宜変更することができるように構成した場合について、例を挙げて説明する。
　例えば、図２８に例示するように、第２の実施形態において例示した領域設定レジスタ５０２及び領域設定部５０１を利用することで、有効画素領域９１Ａにおける任意の領域を、共通ダミー領域６１１に設定することが可能である。
　ここで、検体５３から放射する蛍光７４の波長スペクトルは、使用する励起光７１の波長に依存して変化する。
　図２９は、使用する励起光の波長と検体から放射する蛍光の波長との関係例を示す図である。図２９に示すように、例えば、励起光７１に、波長３５５ｎｍ、４０５ｎｍ又は４８８ｎｍの単色光を用いた場合、検体５３から放射する蛍光７４の波長スペクトルＳＰ３５５、ＳＰ４０５及びＳＰ４８８（すなわち、分散光７５の行方向の広がり）は、画素アレイ部９１における検出用領域９１Ｂの全体に広がる。
　したがって、励起光７１にこれらの波長の単色光を用いた場合には、第１の実施形態において例示したような、開口が遮光された画素１０１が配列する領域（以下、遮光領域という）や、照射スポット７２及び分光光学系３７との位置関係とから、光学的に側方散乱光及び蛍光７４が入射しない領域（以下、外側領域という）を、共通ダミー領域６１１に使用することとなる。
　一方、励起光７１に波長５ＸＸｎｍの単色光を用いた場合には、例えば、５４０ｎｍ程度以下の波長帯には、蛍光７４が発生しない。そこで、このような場合には、遮光領域や外側領域に加え又は代えて、有効画素領域９１Ａにおける５４０ｎｍ程度以下の波長帯に対応する領域を、共通ダミー領域６１１に使用することが可能である。
　同様に、励起光７１に波長５９４ｎｍ又は６３７ｎｍの単色光を用いた場合には、例えば、５７０ｎｍ程度以下の波長帯には、蛍光７４が発生しない。そこで、このような場合には、遮光領域や外側領域に加え又は代えて、有効画素領域９１Ａにおける５７０ｎｍ程度以下の波長帯に対応する領域を、共通ダミー領域６１１に使用することが可能である。
　このように、共通ダミー領域６１１には、例えば、有効画素領域９１Ａのうち、使用する励起光７１との関係から検体５３又は蛍光マーカから蛍光７４が放射しない波長帯に対応する領域が設定されるとよい。
　なお、図２８には、共通ダミー領域６１１が１つの領域である場合が例示されているが、共通ダミー領域６１１は、１つの領域に限られず、複数の領域に分割されていてもよい。
　ただし、共通ダミー領域６１１を複数の領域で構成する場合、全ての共通ダミー領域６１１に含まれるトータルの画素１０１の数は、検出領域（例えば、第１及び第２検出領域３０１及び３０２）それぞれに含まれる画素１０１の数（本例では、３６×３６の合計１２９６個）の倍数（Φ）であるとよい。
　また、第３の実施形態に係る演算部は、例えば、第２の実施形態において図２７を用いて例示した演算部５００と同様の構成であってよい。ただし、本実施形態では、領域設定レジスタ５０２に格納されているアドレス情報のうち、検出領域のアドレス情報に加え、共通ダミー領域６１１のアドレス情報も、適宜書き換えられる。
　領域設定レジスタ５０２における共通ダミー領域６１１のアドレス情報は、使用する励起光７１の波長又は励起光源３２や検体５３の種類等に応じて適宜書き換えられてもよいし、イメージセンサ３４で取得された画像データやその分析結果に応じて自動又は手動で着替えられてもよい。
　３．１　作用・効果
　以上のように、第３の実施形態によれば、検出領域に加え、ダミー領域の数や画素アレイ部９１上の位置及びサイズを自由に設定することが可能となるため、より的確なダミー領域の設定により、蛍光７４における各波長帯のより正確な光量を取得して分析精度の低下を抑制することが可能となるとともに、より柔軟な装置構成が可能となる。
　その他の構成、動作及び効果は、上述した実施形態又はその変形例と同様であってよいため、ここでは詳細な説明を省略する。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　所定波長の励起光を出射する励起光源と、
　前記励起光が照射された検体から放射した蛍光を分光する分光光学系と、
　複数の画素が行列状に配列した画素アレイ部を備え、前記分光光学系で分光された前記蛍光の波長帯ごとの光量を検出する固体撮像素子と、
　前記画素アレイ部の一部である第１領域に含まれる１つ以上の前記画素から取得された画素値に基づいて、前記画素アレイ部の他の一部である第２領域に含まれる１つ以上の前記画素から取得された画素値からノイズ成分を減算する演算部と、
　を備える光学測定装置。
（２）
　前記演算部は、
　　前記第１領域に含まれる前記１つ以上の画素から取得された前記画素値を合計して第１画素加算値を算出する第１加算部と、
　　前記第２領域に含まれる前記１つ以上の画素から取得された前記画素値を合計して第２画素加算値を算出する第２加算部と、
　　前記第１領域に含まれる前記１つ以上の画素の数を前記第２領域に含まれる前記１つ以上の画素の数で除算した値で前記第１画素加算値を除算することで前記ノイズ成分を算出する第１算出部と、
　　前記第２画素加算値から前記ノイズ成分を減算する第２算出部と、
　を備える前記（１）に記載の光学測定装置。
（３）
　前記第１領域に含まれる前記１つ以上の画素の数は、前記第２領域に含まれる前記１つ以上の画素の数の整数倍である前記（２）に記載の光学測定装置。
（４）
　前記第２領域の前記画素アレイ部における位置を示す位置情報を保持する領域情報保持部と、
　前記領域情報保持部に保持されている前記位置情報に基づいて、前記第２領域に含まれる前記１つ以上の画素から取得された前記画素値を前記第２加算部に入力する領域設定部と、
　をさらに備える前記（２）又は（３）に記載の光学測定装置。
（５）
　前記第１領域の前記画素アレイ部における位置を示す第１位置情報と、前記第２領域の前記画素アレイ部における位置を示す第２位置情報とを保持する領域情報保持部と、
　前記領域情報保持部に保持されている前記第１位置情報に基づいて前記第１領域に含まれる前記１つ以上の画素から取得された前記画素値を前記第１加算部に入力し、前記領域情報保持部に保持されている前記第２位置情報に基づいて前記第２領域に含まれる前記１つ以上の画素から取得された前記画素値を前記第２加算部に入力する領域設定部と、
　をさらに備える前記（２）又は（３）に記載の光学測定装置。
（６）
　前記演算部は、前記画素アレイ部における前記第１及び第２領域とは異なる第３領域に含まれる１つ以上の前記画素から取得された画素値から前記ノイズ成分を減算する前記（１）～（５）の何れか１項に記載の光学測定装置。
（７）
　前記第１領域に含まれる前記１つ以上の画素それぞれは、光学的に遮光された画素である前記（１）～（６）の何れか１項に記載の光学測定装置。
（８）
　前記第１領域は、前記分光光学系に対して、当該分光光学系で分光された前記蛍光が出射しない角度に位置する領域であり、
　前記第２領域は、前記分光光学系に対して、当該分光光学系で分光された前記蛍光が出射する角度に位置する領域である
　前記（１）～（６）の何れか１項に記載の光学測定装置。
（９）
　前記分光光学系は、前記行列状の配列における行方向に前記蛍光を分光し、
　前記第１領域は、前記画素アレイ部において前記第２領域の行方向に位置する
　前記（１）～（８）の何れか１項に記載の光学測定装置。
（１０）
　前記分光光学系は、前記行列状の配列における行方向に前記蛍光を分光し、
　前記第１領域は、前記画素アレイ部の前記行方向の２つの端における少なくとも一方に位置する
　前記（１）～（８）の何れか１項に記載の光学測定装置。
（１１）
　前記第１領域は、分離した２以上の領域を含む前記（１）～（１０）の何れか１項に記載の光学測定装置。
（１２）
　前記固体撮像素子は、前記画素それぞれに対して一対一に接続され、前記画素それぞれから前記画素値を取得する複数の検出回路をさらに備える前記（１）～（１１）の何れか１項に記載の光学測定装置。
（１３）
　前記固体撮像素子は、前記複数の画素のうち、前記行列状の配列における列方向に配列する２つ以上の画素に接続され、当該２つ以上の画素それぞれから順に前記画素値を取得する複数の検出回路をさらに備える前記（１）～（１１）の何れか１項に記載の光学測定装置。
（１４）
　所定波長の励起光を出射する励起光源と、
　前記励起光が照射された検体から放射した蛍光を分光する分光光学系と、
　複数の画素が行列状に配列した画素アレイ部を備え、前記分光光学系で分光された前記蛍光の波長帯ごとの光量を検出する固体撮像装置と、
　前記画素アレイ部の一部である第１領域に含まれる１つ以上の前記画素から取得された画素値に基づいて、前記画素アレイ部の他の一部である第２領域に含まれる１つ以上の前記画素から取得された画素値からノイズ成分を減算する情報処理装置と、
　を備える光学測定システム。
　１１　フローサイトメータ
　３１　フローセル
　３２　励起光源
　３３　フォトダイオード
　３４、３４Ａ　イメージセンサ
　３５、３６　集光レンズ
　３７　分光光学系
　３７１　光学素子
　５１　サンプルチューブ
　５２　サンプル流
　５３　検体
　７１　励起光
　７２　照射スポット
　７３　前方散乱光
　７４　蛍光
　７５　分散光
　９１　画素アレイ部
　９１Ａ　有効画素領域
　９１Ｂ　検出用領域
　９２　接続部
　９３　検出回路
　９３Ａ、９３Ｂ　検出回路アレイ
　９４　画素駆動回路
　９５　ロジック回路
　９６　出力回路
　１００、５００　演算部
　１０１、１０１Ａ　画素
　１０１ａ　読出し回路アレイ
　１１１　フォトダイオード
　１１１Ａ　フォトダイオードアレイ
　１１２　蓄積ノード
　１１３　転送トランジスタ
　１１４　増幅トランジスタ
　１１５　選択トランジスタ
　１１６　リセットトランジスタ
　１１７　浮遊拡散層
　１１８　電源
　１２１　行駆動回路
　１２２　定電流回路
　１２３　信号検出回路
　１２４　垂直信号線
　２０１　受光チップ
　２０２　検出チップ
　２１０　入射光
　２１１　オンチップレンズ
　２１３　平坦化膜
　２１４　遮光膜
　２１５　絶縁膜
　２１６　Ｐ型半導体領域
　２１７　受光面
　２１８　半導体基板
　２２０　Ｎ型半導体領域
　２３０　画素分離部
　２３１　溝部
　２３２　固定電荷膜
　２３３　絶縁膜
　２５０　配線層
　２５１　配線
　２５２　絶縁層
　２６１　支持基板
　３０１　第１検出領域
　３０２　第２検出領域
　３０３　第３検出領域
　３０４　第４検出領域
　３１１、３１２、６１１　共通ダミー領域
　５０１　領域設定部
　５０２　領域設定レジスタ

Claims (14)

  1. 　所定波長の励起光を出射する励起光源と、
    　前記励起光が照射された検体から放射した蛍光を分光する分光光学系と、
    　複数の画素が行列状に配列した画素アレイ部を備え、前記分光光学系で分光された前記蛍光の波長帯ごとの光量を検出する固体撮像素子と、
    　前記画素アレイ部の一部である第１領域に含まれる１つ以上の前記画素から取得された画素値に基づいて、前記画素アレイ部の他の一部である第２領域に含まれる１つ以上の前記画素から取得された画素値からノイズ成分を減算する演算部と、
    　を備える光学測定装置。
  2. 　前記演算部は、
    　　前記第１領域に含まれる前記１つ以上の画素から取得された前記画素値を合計して第１画素加算値を算出する第１加算部と、
    　　前記第２領域に含まれる前記１つ以上の画素から取得された前記画素値を合計して第２画素加算値を算出する第２加算部と、
    　　前記第１領域に含まれる前記１つ以上の画素の数を前記第２領域に含まれる前記１つ以上の画素の数で除算した値で前記第１画素加算値を除算することで前記ノイズ成分を算出する第１算出部と、
    　　前記第２画素加算値から前記ノイズ成分を減算する第２算出部と、
    　を備える請求項１に記載の光学測定装置。
  3. 　前記第１領域に含まれる前記１つ以上の画素の数は、前記第２領域に含まれる前記１つ以上の画素の数の整数倍である請求項２に記載の光学測定装置。
  4. 　前記第２領域の前記画素アレイ部における位置を示す位置情報を保持する領域情報保持部と、
    　前記領域情報保持部に保持されている前記位置情報に基づいて、前記第２領域に含まれる前記１つ以上の画素から取得された前記画素値を前記第２加算部に入力する領域設定部と、
    　をさらに備える請求項２に記載の光学測定装置。
  5. 　前記第１領域の前記画素アレイ部における位置を示す第１位置情報と、前記第２領域の前記画素アレイ部における位置を示す第２位置情報とを保持する領域情報保持部と、
    　前記領域情報保持部に保持されている前記第１位置情報に基づいて前記第１領域に含まれる前記１つ以上の画素から取得された前記画素値を前記第１加算部に入力し、前記領域情報保持部に保持されている前記第２位置情報に基づいて前記第２領域に含まれる前記１つ以上の画素から取得された前記画素値を前記第２加算部に入力する領域設定部と、
    　をさらに備える請求項２に記載の光学測定装置。
  6. 　前記演算部は、前記画素アレイ部における前記第１及び第２領域とは異なる第３領域に含まれる１つ以上の前記画素から取得された画素値から前記ノイズ成分を減算する請求項１に記載の光学測定装置。
  7. 　前記第１領域に含まれる前記１つ以上の画素それぞれは、光学的に遮光された画素である請求項１に記載の光学測定装置。
  8. 　前記第１領域は、前記分光光学系に対して、当該分光光学系で分光された前記蛍光が出射しない角度に位置する領域であり、
    　前記第２領域は、前記分光光学系に対して、当該分光光学系で分光された前記蛍光が出射する角度に位置する領域である
    　請求項１に記載の光学測定装置。
  9. 　前記分光光学系は、前記行列状の配列における行方向に前記蛍光を分光し、
    　前記第１領域は、前記画素アレイ部において前記第２領域の行方向に位置する
    　請求項１に記載の光学測定装置。
  10. 　前記分光光学系は、前記行列状の配列における行方向に前記蛍光を分光し、
    　前記第１領域は、前記画素アレイ部の前記行方向の２つの端における少なくとも一方に位置する
    　請求項１に記載の光学測定装置。
  11. 　前記第１領域は、分離した２以上の領域を含む請求項１に記載の光学測定装置。
  12. 　前記固体撮像素子は、前記画素それぞれに対して一対一に接続され、前記画素それぞれから前記画素値を取得する複数の検出回路をさらに備える請求項１に記載の光学測定装置。
  13. 　前記固体撮像素子は、前記複数の画素のうち、前記行列状の配列における列方向に配列する２つ以上の画素に接続され、当該２つ以上の画素それぞれから順に前記画素値を取得する複数の検出回路をさらに備える請求項１に記載の光学測定装置。
  14. 　所定波長の励起光を出射する励起光源と、
    　前記励起光が照射された検体から放射した蛍光を分光する分光光学系と、
    　複数の画素が行列状に配列した画素アレイ部を備え、前記分光光学系で分光された前記蛍光の波長帯ごとの光量を検出する固体撮像装置と、
    　前記画素アレイ部の一部である第１領域に含まれる１つ以上の前記画素から取得された画素値に基づいて、前記画素アレイ部の他の一部である第２領域に含まれる１つ以上の前記画素から取得された画素値からノイズ成分を減算する情報処理装置と、
    　を備える光学測定システム。
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