WO2020188755A1 - 積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法 - Google Patents

積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法 Download PDF

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一紀 中田
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    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products
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    • G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
    • G06F2207/4802—Special implementations
    • G06F2207/4814—Non-logic devices, e.g. operational amplifiers

Definitions

  • the present invention relates to a product-sum calculation device, a logic operation device, a neuromorphic device, and a product-sum calculation method.
  • Patent Document 1 a first input signal corresponding to a multiplicand is input to one terminal of two terminals of a resistance change type variable resistance element, and a second input signal corresponding to a multiplier to be multiplied by the multiplicand is input to the other terminal.
  • a product-sum calculation device including a product calculation device characterized in that an output value corresponding to the result of a product calculation of a multiplicand and a multiplier is output by inputting an input signal is disclosed. There is.
  • the above-mentioned product-sum calculation device executes an accurate product-sum calculation because when the resistance-changing variable resistance element fails, a signal different from the normal state may be output from the resistance-changing variable resistance element. You may not be able to do it.
  • an object of the present invention is to provide a product-sum calculation device, a logic calculation device, a neuromorphic device, and a product-sum calculation method capable of performing an accurate product-sum calculation even if the product calculation element fails. To do.
  • One aspect of the present invention has a plurality of product calculation elements, and a plurality of first intermediate signals generated from input signals corresponding to input values are input to each of the plurality of product calculation elements, and the plurality of product calculations are performed. Based on a plurality of redundant circuits that generate and output a plurality of second intermediate signals corresponding to each of the plurality of signals obtained by multiplying each of the plurality of first intermediate signals by each element, and a plurality of the second intermediate signals.
  • a product-sum calculation including a plurality of output signal generation circuits that generate an output signal and output the output signal, and a sum calculation circuit that calculates the sum of the output signals output by each of the plurality of output signal generation circuits. It is a vessel.
  • each of the plurality of product calculation elements is a resistance changing element having a write terminal, a common terminal, and a read terminal.
  • each of the plurality of first intermediate signals is generated by using a source follower.
  • each of the plurality of first intermediate signals is generated by using each of the plurality of resistors connected in series to each of the plurality of product calculation elements.
  • each of the plurality of first intermediate signals is generated by using the internal resistance of each of the plurality of current mirrors connected in series to each of the plurality of product calculation elements.
  • the output signal generation circuit is a minimum value selection circuit in which a signal corresponding to the minimum value from the plurality of second intermediate signals is used as the output signal.
  • the output signal generation circuit is a majority decision circuit in which the signal corresponding to the mode value among the plurality of second intermediate signals is used as the output signal.
  • one aspect of the present invention is a logical operation device including any one of the above-mentioned product-sum operation units.
  • one aspect of the present invention is a neuromorphic device including any one of the above-mentioned multiply-accumulate units.
  • a plurality of first intermediate signals generated from an input signal corresponding to an input value are input to each of the plurality of product calculation elements, and the plurality of first intermediate signals are input by each of the plurality of product calculation elements.
  • a second intermediate signal generation step of generating and outputting a plurality of second intermediate signals corresponding to each signal obtained by multiplying each intermediate signal by a weight, and generating an output signal based on the plurality of second intermediate signals are performed.
  • This is a product-sum calculation method including a plurality of output signal generation steps for outputting the output signal and a sum calculation step for calculating the sum of the output signals output by each of the plurality of output signal generation circuits.
  • the product-sum calculation device and the logic calculation can execute an accurate product-sum calculation even if the product calculation element fails.
  • Devices, neuromorphic devices and multiply-accumulate methods can be provided.
  • FIG. 1 is a diagram showing an example of a partial configuration of the product-sum calculation unit according to the first embodiment.
  • the product-sum calculation unit 10 includes input units 1E, 3E, 5E, ..., K-1E (k: even number) and product calculation units 1, 2, 3, 4, 5, 6, ... , K-1, k (k: even number), read terminals 1X, 2X, 3X, 4X, 5X, 6X, ..., k-1X, kX (k: even number), and common terminals 1Y, 2Y, 3Y, 4Y , 5Y, 6Y, ..., k-1Y, kY (k: even number), write terminals 1Z, 2Z, 3Z, 4Z, 5Z, 6Z, ..., k-1Z, kZ (k: even number), and sum calculation circuit It includes 10S and 20S.
  • the read terminal 1X is a component of the product calculation unit 1, and is connected to the gate of the N-type MOSFET 111a, the gate of the N-type MOSFET 111b, and the gate of the N-type MOSFET 111c, which will be described later with reference to FIG.
  • the read terminals 2X, 3X, 4X, 5X, 6X, ..., K-1X and kX are each a component of the product calculation unit 2, 3, 4, 5, 6, ..., K-1 and k. It is connected to the gate of each N-type MOSFET.
  • the common terminal 1Y is a component of the product calculation unit 1, and is connected to the common terminal of the product calculation element 113a, the common terminal of the product calculation element 113b, and the common terminal of the product calculation element 113c, which will be described later with reference to FIG. ing.
  • the common terminals 2Y, 3Y, 4Y, 5Y, 6Y, ..., K-1Y and kY are each a component of the product calculation unit 2, 3, 4, 5, 6, ..., K-1 and k. It is connected to the common terminal of each product calculation element.
  • the write terminal 1Z is a component of the product calculation unit 1, and is connected to a write terminal of the product calculation element 113a, a write terminal of the product calculation element 113b, and a write terminal of the product calculation element 113c, which will be described later with reference to FIG. ing.
  • the write terminals 2Z, 3Z, 4Z, 5Z, 6Z, ..., K-1Z and kZ are each a component of the product calculation unit 2, 3, 4, 5, 6, ..., K-1 and k. It is connected to the write terminal of each of a certain product calculation element.
  • the input unit 1E is connected to the read terminals 1X and 2X.
  • the input unit 3E is connected to the read terminals 3X and 4X.
  • the input unit 5E is connected to the read terminals 5X and 6X.
  • the input unit k-1E is connected to the read terminals k-1X and kX.
  • the input unit 1E inputs the input signal corresponding to the input value to the read terminals 1X and 2X.
  • the input unit 3E inputs the input signal corresponding to the input value to the read terminals 3X and 4X.
  • the input unit 5E inputs the input signal corresponding to the input value to the read terminals 5X and 6X.
  • the input unit k-1E inputs the input signal corresponding to the input value to the read terminals k-1X and kX. All of these input signals are voltage signals that are subjected to pulse width modulation (PWM) according to the input value.
  • PWM pulse width modulation
  • FIG. 2 is a diagram showing an example of the product calculation unit according to the first embodiment.
  • the product calculation unit 1 includes a redundancy circuit 11 and an output signal generation circuit 12.
  • the product calculation units 2, 3, 4, 5, 6, ..., K-1 and k have the same configuration as the product calculation unit 1 and operate in the same manner as the product calculation unit 1. Therefore, the product calculation unit 1, 2, 3, 4, 5, 6, ..., K-1 and k will be described below by taking the product calculation unit 1 as an example.
  • the redundancy circuit 11 includes a first intermediate signal generation circuit 11a, a first intermediate signal generation circuit 11b, and a first intermediate signal generation circuit 11c.
  • the first intermediate signal generation circuit 11b and the first intermediate signal generation circuit 11c have the same configuration as the first intermediate signal generation circuit 11a, and operate in the same manner as the first intermediate signal generation circuit 11a. Therefore, in the following description, the redundancy circuit 11 will be described focusing on the first intermediate signal generation circuit 11a.
  • the first intermediate signal generation circuit 11a includes an N-type MOSFET 111a, an N-type MOSFET 112a, a product calculation element 113a, an N-type MOSFET 114a, a P-type MOSFET 115a, and a P-type MOSFET 116a.
  • the gate is connected to the read terminal 1X
  • the drain is connected to VDD
  • the source is connected to the drain of the N-type MOSFET 112a, the read terminal of the product calculation element 113a, and the gate of the N-type MOSFET 114a.
  • a predetermined bias voltage is input to the gate
  • the drain is connected to the source of the N-type MOSFET 111a, the read terminal of the product arithmetic element 113a, and the gate of the N-type MOSFET 114a, and the sources are VSS and FIG. It is connected to the common terminal 1Y.
  • the N-type MOSFET 111a and the N-type MOSFET 112a form a source follower.
  • the read terminal is connected to the source of the N-type MOSFET 111a and the drain of the N-type MOSFET 112a, the common terminal is connected to VSS and the common terminal 1Y shown in FIG. 1, and the write terminal is CTR. That is, it is connected to the writing terminal 1Z shown in FIG.
  • the gate is connected to the source of the N-type MOSFET 111a, the drain of the N-type MOSFET 112a, and the read terminal of the product calculation element 113a, the drain is connected to the drain of the P-type MOSFET 115a, and the source is VSS and the figure. It is connected to the common terminal 1Y shown in 1.
  • the gate of the P-type MOSFET 115a is connected to the drain of the N-type MOSFET 114a, the drain of the P-type MOSFET 115a, and the gate of the P-type MOSFET 116a, and the drains are connected to the drain of the N-type MOSFET 114a, the gate of the P-type MOSFET 115a, and the gate of the P-type MOSFET 116a. It is connected and the source is connected to VDD.
  • the gate is connected to the drain of the N-type MOSFET 114a, the gate of the P-type MOSFET 115a, and the drain of the P-type MOSFET 115a, the drain is connected to the source of the P-type MOSFET 121a described later, and the source is connected to VDD.
  • the P-type MOSFET 115a and the P-type MOSFET 116a form a current mirror.
  • the first intermediate signal generation circuit 11a When the input signal corresponding to the input value, for example, the voltage vi shown in FIG. 2 is input from the read terminal 1X, the first intermediate signal generation circuit 11a receives the gate-source voltage of the N-type MOSFET 111a and the N-type MOSFET 112a. A voltage v1 corresponding to the bias voltage is applied to the read terminal of the product calculation element 113a. This voltage v1 is an example of the first intermediate signal.
  • a current i1 corresponding to the voltage applied to the gate of the N-type MOSFET 114a flows between the drain and the source of the N-type MOSFET 114a.
  • This current i1 is an example of a second intermediate signal, which also flows between the drain and the source of the P-type MOSFET 115a constituting the current mirror, is transferred as a current flowing between the drain and the source of the P-type MOSFET 116a, and is second. It is output to the intermediate signal generation circuit 12a.
  • the first intermediate signal generation circuit 11b includes an N-type MOSFET 111b, an N-type MOSFET 112b, a product calculation element 113b, an N-type MOSFET 114b, a P-type MOSFET 115b, and a P-type MOSFET 116b.
  • the first intermediate signal generation circuit 11c includes an N-type MOSFET 111c, an N-type MOSFET 112c, a product calculation element 113c, an N-type MOSFET 114c, a P-type MOSFET 115c, and a P-type MOSFET 116c.
  • the configuration and operation of the first intermediate signal generation circuit 11b and the first intermediate signal generation circuit 11c are the same as those of the first intermediate signal generation circuit 11a.
  • the first intermediate signal generation circuit 11b outputs the first intermediate signal, for example, the current i2 shown in FIG. 2 to the second intermediate signal generation circuit 12b by the same configuration and operation as the first intermediate signal generation circuit 11a. .. Further, the first intermediate signal generation circuit 11c outputs the first intermediate signal, for example, the current i3 shown in FIG. 2 to the second intermediate signal generation circuit 12c by the same configuration and operation as the first intermediate signal generation circuit 11a. ..
  • the redundancy circuit 11 includes a product calculation element 113a, a product calculation element 113b, and a product calculation element 113c.
  • the redundancy circuit 11 combines the first intermediate signals, voltage v1, voltage v2, and voltage v3, which are generated from the voltage vi, which is the input signal corresponding to the input value, into the product calculation element 113a, the product calculation element 113b, and the product calculation element 113c. Enter in each.
  • the redundancy circuit 11 corresponds to each of the signals obtained by multiplying each of the first intermediate signals, voltage v1, voltage v2, and voltage v3, by the product calculation element 113a, the product calculation element 113b, and the product calculation element 113c.
  • the second intermediate signals, current i1, current i2, and current i3, are generated and output.
  • the output signal generation circuit 12 includes a second intermediate signal generation circuit 12a, a second intermediate signal generation circuit 12b, a second intermediate signal generation circuit 12c, and a current output circuit 124.
  • the second intermediate signal generation circuit 12b and the second intermediate signal generation circuit 12c have the same configuration as the second intermediate signal generation circuit 12a, and operate in the same manner as the second intermediate signal generation circuit 12a. Therefore, in the following description, the output signal generation circuit 12 will be described focusing on the second intermediate signal generation circuit 12a.
  • the second intermediate signal generation circuit 12a includes a P-type MOSFET 121a, an N-type MOSFET 122a, and an N-type MOSFET 123a.
  • the gate is connected to the drain of the P-type MOSFET 121a, the drain of the N-type MOSFET 122a, and the gate of the N-type MOSFET 123a, and is connected to the gate of the N-type MOSFET 123a, and the drain is the gate of the P-type MOSFET 121a, N. It is connected to the drain of the type MOSFET 122a and the gate of the N-type MOSFET 123a, and the source is connected to the drain of the P-type MOSFET 116a.
  • the gate of the N-type MOSFET 122a is connected to the source of the N-type MOSFET 123a and the gate of the N-type MOSFET constituting the current output circuit 124, and the drain is the gate of the P-type MOSFET 121a, the drain of the P-type MOSFET 121a, and the N-type MOSFET 123a. It is connected to the gate of, and the source is connected to VSS.
  • the gate is connected to the gate of the P-type MOSFET 121a, the drain of the P-type MOSFET 121a and the drain of the N-type MOSFET 122a, the drain is connected to VDD, and the source is the gate of the N-type MOSFET 122a and the current output circuit. It is connected to the gate of the N-type MOSFET that constitutes 124.
  • the current i1 output from the first intermediate signal generation circuit 11a is input to the second intermediate signal generation circuit 12a.
  • the current i1 flows between the source and drain of the P-type MOSFET 121a and the drain-source of the N-type MOSFET 122a.
  • a current corresponding to the current i1 flows between the drain and the source of the N-type MOSFET 123a, and a voltage corresponding to the current and the internal resistance of the N-type MOSFET 123a is applied to the gate of the N-type MOSFET 122a and the source of the N-type MOSFET 123a. Will be done.
  • the second intermediate signal generation circuit 12b includes a P-type MOSFET 121b, an N-type MOSFET 122b, and an N-type MOSFET 123b. Further, the second intermediate signal generation circuit 12c includes a P-type MOSFET 121c, an N-type MOSFET 122c, and an N-type MOSFET 123c. The configuration and operation of the second intermediate signal generation circuit 12b and the second intermediate signal generation circuit 12c are the same as those of the second intermediate signal generation circuit 12a.
  • the current output circuit 124 includes an N-type MOSFET.
  • the gate is connected to the gate of the N-type MOSFET 122a, the gate of the N-type MOSFET 122b, and the gate of the N-type MOSFET 122c, and the source is connected to VSS.
  • a voltage determined based on a voltage applied to the gate of the N-type MOSFET 122a, a voltage applied to the gate of the N-type MOSFET 122b, and a voltage applied to the gate of the N-type MOSFET 122c is applied to the gate.
  • the current i shown in FIG. 2 flows between the drain and the source of this N-type MOSFET.
  • This current i is an example of an output signal, for example, is transferred by a current mirror and output from the product calculation element 1 to the common terminal 1Y.
  • the output signal generation circuit 12 generates and outputs an output signal, current i, based on the second intermediate signals, current i1, current i2, and current i3.
  • FIG. 3 is a diagram showing an example of the resistance changing element according to the first embodiment.
  • the product calculation element 113a, the product calculation element 113b, and the product calculation element 113c described above are, for example, the resistance changing elements shown in FIG. In the following description, the product calculation element 113a will be described as an example. Further, in the description using FIG. 3, the x-axis, y-axis, and z-axis shown in FIG. 3 are used. The x-axis, y-axis and z-axis form three-dimensional Cartesian coordinates of the right-handed system.
  • the product calculation element 113a is, for example, a resistance changing element having a variable resistor 113R, a read terminal 113X, a common terminal 113Y, and a write terminal 113Z.
  • the variable resistor 113R includes, for example, the magnetization fixing layer 1131, the non-magnetic layer 1132, the first region 1133, the magnetic wall 1134, the second region 1135, the first magnetization supply layer 1136, and the second magnetization supply layer 1137.
  • the magnetized fixed layer 1131, the non-magnetic layer 1132, the first region 1133, the second region 1135, the first magnetized supply layer 1136, and the second magnetized supply layer 1137 are formed in a thin rectangular shape laminated in the z-axis direction.
  • the plane with the largest area is parallel to the xy plane and is electrically and magnetically connected to the first region 1133 and the second region 1135.
  • the stacking order of the magnetized fixed layer 1131, the non-magnetic layer 1132, the first region 1133, the second region 1135, the first magnetized supply layer 1136 and the second magnetized supply layer 1137 is the same, but the stacking direction is also opposite. good. In that case, the positions of the read terminal 113X, the common terminal 113Y, and the write terminal 113Z are also reversed.
  • the magnetization direction of the magnetization fixing layer 1131 is fixed in the z direction.
  • the fact that the magnetization is fixed means that the magnetization direction does not change at the time of initialization for introducing the domain wall 1134 and before and after writing using the writing current.
  • the magnetization fixing layer 1131 may be, for example, an in-plane magnetic anisotropy or a perpendicular magnetic anisotropy.
  • One surface of the non-magnetic layer 1132 is in contact with a surface opposite to the surface on which the magnetization fixing layer 1131 in the z direction is in contact with the read terminal 113X.
  • the other surface in the z direction is in contact with the first region 1133 and the second region 1135.
  • the surface of the magnetization fixed layer 1131 facing the z direction and the surface of the non-magnetic layer facing the z direction may have the same shape and area, but the non-magnetic layer 1132 is on the xy plane. It extends so as to cover the first region 1133 and the second region 1135, and may be larger than the magnetization fixing layer 1131.
  • the non-magnetic layer 1132 is used by the product calculation element 113a to read out a change in the magnetization state of the magnetization free layer with respect to the magnetization fixed layer 1131 as a change in resistance value.
  • the first region 1133, the domain wall 1134, and the second region 1135 form a magnetization free layer.
  • the magnetization free layer is made of a ferromagnetic material, and the magnetization directions of the first region 1133 and the second region 1135 are opposite to each other in the z direction.
  • the magnetic wall 1134 faces in a direction substantially intermediate between the first region 1133 and the second region 1135. For example, when the magnetization direction of the first region 1133 is fixed in the + z direction, the magnetization fixing layer 1131 and the non-magnetic layer 1132 are in contact with each other on a surface opposite to the surface in which they are in contact with each other in the z direction.
  • the magnetization fixing layer 1131 and the non-magnetic layer 1132 are in contact with each other on a surface opposite to the surface in which they are in contact in the z direction.
  • the domain wall 1134 is sandwiched between the first region 1133 and the second region 1135 in the y direction.
  • the first magnetization supply layer 1136 does not overlap with the magnetization fixing layer 1131 in the z direction, and the surface facing the + z direction is in contact with the surface of the first region 1133 facing the ⁇ z direction. .. Further, the first magnetization supply layer 1136 has a function of fixing the magnetization direction in the range of the first region 1133 that overlaps with the first magnetization supply layer 1136 in the z direction in a desired direction. Further, the writing terminal 113Z is connected to the surface of the first magnetization supply layer 1136 facing the ⁇ z direction.
  • the first magnetization supply layer 1136 is, for example, the same material as the ferromagnetic material that can be used for the magnetization fixing layer 1131, an antiferromagnetic material such as IrMn, and a ferromagnetic material sandwiching a non-magnetic intermediate layer such as Ru and Ir. It is manufactured by a synthetic antiferromagnetic structure (Synthetic antiferromagnetic) composed of / non-magnetic material / ferromagnetic material.
  • the second magnetization supply layer 1137 does not overlap with the magnetization fixing layer 1131 in the z direction, and the surface facing the + z direction is in contact with the surface of the second region 1135 facing the ⁇ z direction. .. Further, the second magnetization supply layer 1137 has a function of fixing the magnetization direction in the range of the second region 1135 that overlaps with the second magnetization supply layer 1137 in the z direction in a desired direction. Further, a common terminal 113Y is connected to the surface of the second magnetization supply layer 1137 facing the ⁇ z direction.
  • the second magnetization supply layer 1137 is, for example, the same material as the ferromagnetic material that can be used for the magnetization fixing layer 1131, an antiferromagnetic material such as IrMn, and a ferromagnetic material sandwiching a non-magnetic intermediate layer such as Ru and Ir. It is manufactured by a synthetic antiferromagnetic structure consisting of / non-magnetic material / ferromagnetic material.
  • the magnetization direction of the magnetization fixed layer 1131 in the variable resistor 113R and the magnetization directions of the first region 1133, the second region 1135, the first magnetization supply layer 1136, and the second magnetization supply layer 1137 are not only in the z direction but also in the x direction and y. It may be in the direction. In that case, it is desirable that the magnetization direction of the magnetization fixing layer 1131 and the magnetization directions of the first region 1133, the second region 1135, the first magnetization supply layer 1136, and the second magnetization supply layer 1137 are the same.
  • the magnetization direction of the magnetization fixed layer 1131 is the + y direction
  • the magnetization direction of the first region is the + y direction
  • the magnetization direction of the second region is the ⁇ y direction
  • the magnetization direction of the first magnetization supply layer 1136 is the + y direction
  • the magnetization direction of the second magnetization supply layer 1137 is the ⁇ y direction.
  • the product calculation element 113a changes the position of the domain wall 1134 in the y direction by adjusting the magnitude and time of the write current flowing between the common terminal 113Y and the write terminal 113Z.
  • the product calculation element 113a can continuously change the ratio of the area between the region where the magnetization direction is parallel and the region where the magnetization direction is antiparallel, and can change the resistance value of the variable resistor 113R substantially linearly.
  • the region in which the magnetization directions are parallel is the area of the portion of the first region 1133 that overlaps with the magnetization fixing layer 1131 in the z direction.
  • the region in which the magnetization directions are antiparallel is the area of the portion of the second region 1135 that overlaps with the magnetization fixing layer 1131 in the z direction. Further, the write current is input to the write terminal 113Z. The magnitude and time of the write current is adjusted by at least one of the number and width of current pulses.
  • the product calculation element 113a may be a tunnel magnetoresistive effect element.
  • the tunnel magnetoresistive element includes a magnetization fixed layer, a magnetization free layer, and a tunnel barrier layer as a non-magnetic layer.
  • the magnetized fixed layer and the magnetized free layer are made of a ferromagnetic material and have magnetization.
  • the tunnel barrier layer is sandwiched between the magnetized fixed layer and the magnetized free layer.
  • the tunnel magnetoresistive element can change the resistance value by changing the relationship between the magnetization of the magnetization fixed layer and the magnetization of the magnetization free layer.
  • the sum calculation circuit 10S calculates the sum of the output signals output by each of the product calculation units 1, 3, 5, ..., K-1. Similarly, the sum calculation circuit 20S calculates the sum of the output signals output by each of the product calculation units 2, 4, 6, ..., K.
  • FIG. 4 is a diagram for explaining an example of a neural network operation executed by the product-sum calculation unit according to the first embodiment.
  • Nodes 100, 300, ..., K00 form an input layer.
  • the perceptrons 1000 and 2000 form a hidden layer or an output layer.
  • the node 100 corresponds to the input unit 1E shown in FIG. 1, and outputs the input value corresponding to the input signal to the perceptrons 1000 and 2000.
  • the nodes 300, 500, ..., K00 correspond to the input units 3E, 5E ..., K-1E, respectively, and output the input values corresponding to the input signals to the perceptrons 1000 and 2000.
  • the arrow 1A corresponds to the product calculation unit 1, and indicates that the input value output by the node 100 is multiplied by a weight and the value corresponding to the output signal is input to the perceptron 1000.
  • the arrow 2A corresponds to the product calculation unit 2, and indicates that the input value output by the node 100 is multiplied by a weight and the value corresponding to the output signal is input to the perceptron 2000.
  • the perceptron 1000 corresponds to the sum calculation circuit 10S shown in FIG. 1, calculates the sum of the values input from arrows 1A, 3A, 5A ..., K-1A, and performs activation function processing on this sum. And output.
  • the perceptron 20 corresponds to the sum calculation circuit 20S shown in FIG. 1, calculates the sum of the values input from the arrows 2A, 4A, 6A ..., KA, and performs activation function processing on this sum. Apply and output.
  • the product-sum calculation unit 10 has been described above.
  • the product-sum calculator 10 combines the first intermediate signals, voltage v1, voltage v2, and voltage v3, which are generated from the voltage vi, which is an input signal corresponding to the input value, into the product calculation element 113a, the product calculation element 113b, and the product calculation element. Enter in each of 113c.
  • the product-sum calculation unit 10 gives each of the signals obtained by multiplying each of the first intermediate signals, voltage v1, voltage v2, and voltage v3, by the product calculation element 113a, the product calculation element 113b, and the product calculation element 113c.
  • the corresponding second intermediate signals, current i1, current i2, and current i3, are generated and output.
  • the product-sum calculator 10 generates a current i, which is an output signal, based on the second intermediate signals, current i1, current i2, and current i3, and outputs a current i, which is an output signal.
  • the product-sum calculation unit 10 at least one of the product calculation elements included in the product calculation units 1, 2, 3, 4, 5, 6, ..., K-1 or k fails, and the failed product calculation element is used. Even if a first intermediate signal different from the normal state is output, an appropriate output signal can be output based on a plurality of second intermediate signals. As a result, the product-sum calculation unit 10 can execute an accurate product-sum calculation even if the product-sum calculation element fails.
  • the failure referred to here is, for example, a short mode failure or an open mode failure.
  • the short mode failure the non-magnetic layer of the product-sum calculation element, for example, the non-magnetic layer of the product-sum calculation element 113a is destroyed, causing dielectric breakdown, and an extremely large current flows between the read terminal and the common terminal. It is a phenomenon that ends up.
  • the open mode failure is a phenomenon in which the resistance value of the product-sum calculation element, for example, the product-sum calculation element 113a becomes extremely large, and the current flowing between the read terminal and the common terminal becomes extremely small.
  • the product-sum calculator 10 generates each of the first intermediate signals, voltage v1, voltage v2, and voltage v3, by the source follower. Therefore, the multiply-accumulate unit 10 can automatically generate the first intermediate signals, voltage v1, voltage v2, and voltage v3, just by inputting an input signal, without executing any particular control or the like. ..
  • the redundancy circuit 11 includes the first intermediate signal generation circuit 11a, the first intermediate signal generation circuit 11b, and the first intermediate signal generation circuit 11c, and the output signal generation circuit 12 is the second intermediate.
  • the case where the signal generation circuit 12a, the second intermediate signal generation circuit 12b, and the second intermediate signal generation circuit 12c are provided has been described as an example, but the present invention is not limited thereto.
  • the redundancy circuit 11 may not include the first intermediate signal generation circuit 11a, and the output signal generation circuit 12 may not include the second intermediate signal generation circuit 12a.
  • the redundancy circuit 11 may further include at least one other first intermediate signal generation circuit
  • the output signal generation circuit 12 may further include at least one other second intermediate signal generation circuit.
  • FIG. 5 is a diagram showing an example of the product calculation unit according to the second embodiment.
  • the product-sum calculation unit according to the second embodiment is different from the product-sum calculation unit 10 according to the first embodiment in that it includes the redundancy circuit 13 shown in FIG. 5 instead of the redundancy circuit 11 described above. Therefore, in the description of the second embodiment, only the matters different from those of the first embodiment will be described, and duplicate description will be omitted.
  • the redundancy circuit 13 includes a first intermediate signal generation circuit 13a, a first intermediate signal generation circuit 13b, and a first intermediate signal generation circuit 13c.
  • the first intermediate signal generation circuit 13b and the first intermediate signal generation circuit 13c have the same configuration as the first intermediate signal generation circuit 13a, and operate in the same manner as the first intermediate signal generation circuit 13a. Therefore, in the following description, the redundant circuit 13 will be described focusing on the first intermediate signal generation circuit 13a.
  • the first intermediate signal generation circuit 13a includes a resistor 131a, a product calculation element 132a, an N-type MOSFET 133a, a switch 134a, a P-type MOSFET 135a, and a P-type MOSFET 136a.
  • One end of the resistor 131a is connected to VDD, and the other end is connected to the read terminal of the product calculation element 132a and the gate of the N-type MOSFET 133a.
  • the read terminal is connected to the other end of the resistor 131a and the gate of the N-type MOSFET 133a
  • the common terminal is connected to VSS and the common terminal 1Y shown in FIG. 1
  • the write terminal is CTR. That is, it is connected to the writing terminal 1Z shown in FIG.
  • the gate is connected to the other end of the resistor 131a and the read terminal of the product calculation element 132a, the drain is connected to one end of the switch 134a, and the source is connected to VSS.
  • One end of the switch 134a is connected to the drain of the N-type MOSFET 133a, and the other end is connected to the drain of the P-type MOSFET 135a, the gate of the P-type MOSFET 135a, and the gate of the P-type MOSFET 136a.
  • the gate of the P-type MOSFET 135a is connected to the other end of the switch 134a, the drain of the P-type MOSFET 135a and the gate of the P-type MOSFET 136a, and the drain is connected to the other end of the switch 134a, the gate of the P-type MOSFET 135a and the gate of the P-type MOSFET 136a. It is connected and the source is connected to VDD.
  • the gate is separated from the other end of the switch 134a, the drain of the P-type MOSFET 135a and the gate of the P-type MOSFET 135a, the drain is connected to the source of the P-type MOSFET 121a, and the source is connected to VDD. ing. Further, the P-type MOSFET 135a and the P-type MOSFET 136a form a current mirror.
  • the first intermediate signal generation circuit 13a When the voltage vi, which is an input signal, is applied to the read terminal 1X, the first intermediate signal generation circuit 13a loads the voltage v1 according to the magnitude of the resistance of the resistor 131a and the magnitude of the resistance of the product calculation element 132a. It is applied to the read terminal of the arithmetic element 132a. This voltage v1 is an example of the first intermediate signal. Then, a current corresponding to the voltage flows between the read terminal and the common terminal of the product calculation element 132a, and corresponds to the current, the magnitude of the resistance of the product calculation element 132a, and the magnitude of the resistance of the resistor 131a. A voltage is applied to the gate of the N-type MOSFET 133a.
  • a current i1 corresponding to the voltage applied to the gate of the N-type MOSFET 133a flows between the drain and the source of the N-type MOSFET 133a.
  • This current i1 is an example of the second intermediate signal, flows between the drain and the source of the P-type MOSFET 135a constituting the current mirror, is transferred as a current flowing between the drain and the source of the P-type MOSFET 136a, and is second. It is output to the intermediate signal generation circuit 12a.
  • the switch 134a is in the non-conducting state, no current flows between the source and drain of the P-type MOSFET 135a. Further, the switch 134a is in a conductive state when the product-sum operation is executed, and is in a non-conducting state when the product-sum operation is not executed.
  • the first intermediate signal generation circuit 13b includes a resistor 131b, a product calculation element 132b, an N-type MOSFET 133b, a switch 134b, a P-type MOSFET 135b, and a P-type MOSFET 136b. Further, the first intermediate signal generation circuit 13c includes a resistor 131c, a product calculation element 132c, an N-type MOSFET 133c, a switch 134c, a P-type MOSFET 135c, and a P-type MOSFET 136c. The configuration and operation of the first intermediate signal generation circuit 13b and the first intermediate signal generation circuit 13c are the same as those of the first intermediate signal generation circuit 13a.
  • the first intermediate signal generation circuit 13b outputs the first intermediate signal, for example, the current i2 shown in FIG. 5 to the second intermediate signal generation circuit 12b by the same configuration and operation as the first intermediate signal generation circuit 13a. .. Further, the first intermediate signal generation circuit 13c outputs the first intermediate signal, for example, the current i3 shown in FIG. 5 to the second intermediate signal generation circuit 12c by the same configuration and operation as the first intermediate signal generation circuit 13a. ..
  • the product-sum calculation unit according to the second embodiment has been described above.
  • the product-sum calculation unit according to the second embodiment can exert the same effect as the product-sum calculation unit 10 according to the first embodiment.
  • the product-sum calculation unit according to the second embodiment is connected in series to each of the product calculation element 132a, the product calculation element 132b, and the product calculation element 132c instead of the source follower included in the product-sum calculation unit 10 according to the first embodiment.
  • the resistor 131a, the resistor 131b and the resistor 131c are provided.
  • the product-sum calculation unit according to the second embodiment has a simpler configuration than the product-sum calculation unit 10 according to the first embodiment, it is possible to suppress an increase in the circuit scale and suppress the manufacturing cost. ..
  • FIG. 6 is a diagram showing an example of the product calculation unit according to the third embodiment.
  • the product-sum calculation device according to the third embodiment is provided with the redundancy circuit 15 shown in FIG. 6 instead of the redundancy circuit 11 and the redundancy circuit 13 described above. It is different from the product-sum calculator according to the device 10 and the second embodiment. Therefore, in the description of the third embodiment, only the matters different from those of the first embodiment and the second embodiment will be described, and duplicate description will be omitted.
  • the redundancy circuit 15 includes a first intermediate signal generation circuit 15a, a first intermediate signal generation circuit 15b, and a first intermediate signal generation circuit 15c.
  • the first intermediate signal generation circuit 15b and the first intermediate signal generation circuit 15c have the same configuration as the first intermediate signal generation circuit 15a, and operate in the same manner as the first intermediate signal generation circuit 15a. Therefore, in the following description, the redundant circuit 15 will be described focusing on the first intermediate signal generation circuit 15a.
  • the first intermediate signal generation circuit 15a includes a product calculation element 152a, a switch 154a, a P-type MOSFET 155a, and a P-type MOSFET 156a.
  • a read terminal is connected to one end of a switch 154a, a common terminal is connected to VSS and a common terminal 1Y shown in FIG. 1, and a write terminal is a CTR, that is, a write shown in FIG. It is connected to terminal 1Z.
  • One end of the switch 154a is connected to the read terminal of the product calculation element 152a, and the other end is connected to the drain of the P-type MOSFET 155a, the gate of the P-type MOSFET 155a, and the gate of the P-type MOSFET 156a.
  • the gate is connected to the other end of the switch 154a, the drain of the P-type MOSFET 155a and the gate of the P-type MOSFET 156a, and the drain is connected to the other end of the switch 154a, the gate of the P-type MOSFET 155a and the gate of the P-type MOSFET 156a. It is connected and the source is connected to VDD.
  • the gate is separated from the other end of the switch 154a, the drain of the P-type MOSFET 155a and the gate of the P-type MOSFET 155a, the drain is connected to the source of the P-type MOSFET 121a, and the source is connected to VDD. ing. Further, the P-type MOSFET 155a and the P-type MOSFET 156a form a current mirror.
  • the operation of the first intermediate signal generation circuit 15a will be described.
  • the first intermediate signal generation circuit 15a when a voltage vi which is an input signal is applied to the read terminal 1X, the magnitude of the resistance of the current mirror formed by the P-type MOSFET 155a and the P-type MOSFET 156a and the product calculation element 152a A voltage v1 corresponding to the magnitude of the resistor is applied to the read terminal of the product calculation element 152a.
  • This voltage v1 is an example of the first intermediate signal.
  • a current corresponding to the voltage flows between the read terminal and the common terminal of the product calculation element 152a, and a voltage corresponding to the current, the magnitude of the resistance of the current mirror, and the magnitude of the resistance of the product calculation element 152a. Is applied to the gate of the N-type MOSFET 153a.
  • a current i1 corresponding to the magnitude of the voltage v1 and the resistance of the product calculation element 152a flows between the read terminal and the common terminal of the product calculation element 152a.
  • This current i1 is an example of a second intermediate signal, which also flows between the drain and the source of the P-type MOSFET 155a constituting the current mirror, is transferred as a current flowing between the drain and the source of the P-type MOSFET 156a, and is second. It is output to the intermediate signal generation circuit 12a.
  • the switch 154a is in the non-conducting state, no current flows between the source and drain of the P-type MOSFET 155a. Further, the switch 154a is in a conductive state when the product-sum operation is executed, and is in a non-conducting state when the product-sum operation is not executed.
  • the first intermediate signal generation circuit 15b includes a product calculation element 152b, a switch 154b, a P-type MOSFET 155b, and a P-type MOSFET 156b. Further, the first intermediate signal generation circuit 15c includes a product calculation element 152c, a switch 154c, a P-type MOSFET 155c, and a P-type MOSFET 156c.
  • the configuration and operation of the first intermediate signal generation circuit 15b and the first intermediate signal generation circuit 15c are the same as those of the first intermediate signal generation circuit 15a. That is, the first intermediate signal generation circuit 15b outputs the first intermediate signal, for example, the current i2 shown in FIG.
  • the first intermediate signal generation circuit 15c outputs the first intermediate signal, for example, the current i3 shown in FIG. 6 to the second intermediate signal generation circuit 12c by the same configuration and operation as the first intermediate signal generation circuit 15a. ..
  • the product-sum calculation unit according to the third embodiment has been described above.
  • the product-sum calculation unit according to the third embodiment can exert the same effect as the product-sum calculation unit 10 according to the first embodiment and the product-sum calculation unit according to the second embodiment.
  • the product-sum calculator according to the third embodiment does not have the source follower included in the product-sum calculator 10 according to the first embodiment.
  • the multiply-accumulate unit according to the third embodiment includes the resistor 131a, the resistor 131b, the resistor 131c, the N-type MOSFET 133a, the N-type MOSFET 133b, and the N-type MOSFET 133c according to the second embodiment. I don't have it.
  • the product-sum calculation device according to the third embodiment is the first intermediate signal using the internal resistance of each of the current mirrors connected in series to the product calculation element 152a, the product calculation element 152b, and the product calculation element 152c. Generates voltage v1, voltage v2 and voltage v3.
  • the product-sum calculation unit according to the third embodiment has a simpler configuration than the product-sum calculation unit 10 according to the first embodiment and the product-sum calculation unit according to the second embodiment, so that the circuit scale can be increased. It can be suppressed and the manufacturing cost can be suppressed.
  • the output signal generation circuit 12 generates the current i, which is an output signal, based on the current i1, the current i2, and the current i3, which are the second intermediate signals, has been described as an example. However, it is not limited to this.
  • the output signal generation circuit 12 may be a minimum value selection circuit in which a signal corresponding to the minimum value from the second intermediate signals, current i1, current i2, and current i3, is used as the output signal.
  • the output signal generation circuit 12 may be a majority-decision circuit in which the signal corresponding to the mode among the second intermediate signals i1, current i2, and current i3 is used as the output signal.
  • the redundancy circuit 11, the redundancy circuit 13, and the redundancy circuit 15 may be applied with voltage v1, voltage v2, and voltage v3, which are externally generated first intermediate signals.
  • the product-sum calculation unit 10 described above may be included in a logical operation device or a neuromorphic device.
  • the logical operation device referred to here is a logic circuit formed by combining a plurality of product-sum operation units 10, for example, an AND circuit and an ⁇ R circuit.
  • the logical operation referred to here is a concept including deep learning.
  • the neuromorphic device referred to here is a device that applies the structure of the brain and the mechanism by which nerve cells called neurons are fired, and is used for machine learning and the like.
  • a program for realizing the functions of each device such as the product-sum calculator 10 according to the first embodiment described above is recorded on a computer-readable recording medium, and the program recorded on the recording medium is stored in the computer system. Processing may be performed by reading and executing.
  • the computer system referred to here may include hardware such as an operating system (OS) and peripheral devices, for example.
  • the computer-readable recording medium is, for example, a portable medium or a storage device.
  • the portable medium is, for example, a floppy disk, a magneto-optical disk, a ROM (Read Only Memory), a writable non-volatile memory such as a flash memory, or a DVD (Digital Versatile Disc).
  • the storage device is, for example, a hard disk built in a computer system.
  • the computer-readable recording medium may be a volatile memory inside a computer system that becomes a server or a client when a program is transmitted via a network or a communication line.
  • the above-mentioned program may be transmitted from a computer system in which this program is stored in a storage device or the like to another computer system via a transmission medium or by a transmission wave in the transmission medium.
  • the transmission medium for transmitting a program means a medium having a function of transmitting information, such as a network such as the Internet or a communication line such as a telephone line.
  • the above-mentioned program may be for realizing a part of the above-mentioned functions, and is a program that can realize the above-mentioned functions in combination with a program already recorded in the computer system, a so-called difference program. There may be.
  • the above-mentioned program is read and executed by a processor such as a CPU (Central Processing Unit) provided in the computer, for example.
  • a processor such as a CPU (Central Processing Unit) provided in the computer, for example.
  • CPU Central Processing Unit

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Abstract

積和演算器は、複数の積演算素子を有し、入力値に対応する入力信号から生成された複数の第一中間信号を複数の前記積演算素子各々に入力し、複数の前記積演算素子各々により複数の前記第一中間信号各々に重みが乗算された信号各々に対応する複数の第二中間信号を生成して出力する複数の冗長化回路と、複数の前記第二中間信号に基づいて出力信号を生成し、前記出力信号を出力する複数の出力信号生成回路と、複数の前記出力信号生成回路各々が出力した前記出力信号の総和を演算する和演算回路と、を備える。

Description

積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法
　本発明は、積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法に関する。
　現在、積演算素子が搭載された積和演算器の開発が活発に進められている。例えば、特許文献１には、抵抗変化型可変抵抗素子の２つの端子の一方の端子に被乗数に対応する第１入力信号を入力し、他方の端子に被乗数に乗算される乗数に対応する第２入力信号を入力することにより、被乗数と乗数との積演算の結果に対応する出力値が出力されるように構成されていることを特徴とする積演算装置を備える積和演算装置が開示されている。
特許第５１６０３０４号公報
　しかし、上述した積和演算装置は、抵抗変化型可変抵抗素子が故障した場合、抵抗変化型可変抵抗素子から正常時と異なる信号が出力されることがあるため、正確な積和演算を実行することができなくなることがある。
　そこで、本発明は、積演算素子が故障しても正確な積和演算を実行することができる積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法を提供することを目的とする。
　本発明の一態様は、複数の積演算素子を有し、入力値に対応する入力信号から生成された複数の第一中間信号を複数の前記積演算素子各々に入力し、複数の前記積演算素子各々により複数の前記第一中間信号各々に重みが乗算された信号各々に対応する複数の第二中間信号を生成して出力する複数の冗長化回路と、複数の前記第二中間信号に基づいて出力信号を生成し、前記出力信号を出力する複数の出力信号生成回路と、複数の前記出力信号生成回路各々が出力した前記出力信号の総和を演算する和演算回路と、を備える積和演算器である。
　また、本発明の一態様において、複数の前記積演算素子各々は、書き込み端子と、共通端子と、読み出し端子とを有する抵抗変化素子である。
　また、本発明の一態様において、複数の前記第一中間信号各々は、ソースフォロワを使用して生成される。
　また、本発明の一態様において、複数の前記第一中間信号各々は、複数の前記積演算素子各々に直列接続された複数の抵抗器各々を使用して生成される。
　また、本発明の一態様において、複数の前記第一中間信号各々は、複数の前記積演算素子各々に直列接続された複数のカレントミラー各々の内部抵抗を使用して生成される。
　また、本発明の一態様において、前記出力信号生成回路は、複数の前記第二中間信号の中から最小値に対応する信号を前記出力信号とする最小値選択回路である。
　また、本発明の一態様において、前記出力信号生成回路は、複数の前記第二中間信号の中から最頻値に対応する信号を前記出力信号とする多数決回路である。
　また、本発明の一態様は、上述した積和演算器のいずれか一つを備える論理演算デバイスである。
　また、本発明の一態様は、上述した積和演算器のいずれか一つを備えるニューロモーフィックデバイスである。
　また、本発明の一態様は、入力値に対応する入力信号から生成された複数の第一中間信号を複数の積演算素子各々に入力し、複数の前記積演算素子各々により複数の前記第一中間信号各々に重みが乗算された信号各々に対応する複数の第二中間信号を生成して出力する第二中間信号生成工程と、複数の前記第二中間信号に基づいて出力信号を生成し、前記出力信号を出力する複数の出力信号生成工程と、複数の前記出力信号生成回路各々が出力した前記出力信号の総和を演算する和演算工程と、を含む積和演算方法である。
　上述した積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法によれば、積演算素子が故障しても正確な積和演算を実行することができる積和演算器、論理演算デバイス、ニューロモーフィックデバイス及び積和演算方法を提供することができる。
第一実施形態に係る積和演算器の一部の構成の一例を示す図である。 第一実施形態に係る積演算部の一例を示す図である。 第一実施形態に係る抵抗変化素子の一例を示す図である。 第一実施形態に係る積和演算器が実行するニューラルネットワーク演算の一例を説明するための図である。 第二実施形態に係る積演算部の一例を示す図である。 第三実施形態に係る積演算部の一例を示す図である。
　［第一実施形態］
　図１から図３を参照しながら、第一実施形態に係る積和演算器の構成の一例について説明する。図１は、第一実施形態に係る積和演算器の一部の構成の一例を示す図である。
　図１に示すように、積和演算器１０は、入力部１Ｅ、３Ｅ、５Ｅ、…、ｋ－１Ｅ（ｋ：偶数）と、積演算部１、２、３、４、５、６、…、ｋ－１、ｋ（ｋ：偶数）と、読み出し端子１Ｘ、２Ｘ、３Ｘ、４Ｘ、５Ｘ、６Ｘ、…、ｋ－１Ｘ、ｋＸ（ｋ：偶数）と、共通端子１Ｙ、２Ｙ、３Ｙ、４Ｙ、５Ｙ、６Ｙ、…、ｋ－１Ｙ、ｋＹ（ｋ：偶数）と、書き込み端子１Ｚ、２Ｚ、３Ｚ、４Ｚ、５Ｚ、６Ｚ、…、ｋ－１Ｚ、ｋＺ（ｋ：偶数）と、和演算回路１０Ｓ、２０Ｓとを備える。
　読み出し端子１Ｘは、積演算部１の構成要素であり、後に図２を参照しながら説明するＮ型ＭＯＳＦＥＴ１１１ａのゲート、Ｎ型ＭＯＳＦＥＴ１１１ｂのゲート及びＮ型ＭＯＳＦＥＴ１１１ｃのゲートに接続されている。同様に、読み出し端子２Ｘ、３Ｘ、４Ｘ、５Ｘ、６Ｘ、…、ｋ－１Ｘ及びｋＸ各々は、積演算部２、３、４、５、６、…、ｋ－１及びｋ各々の構成要素であるＮ型ＭＯＳＦＥＴ各々のゲートに接続されている。
　共通端子１Ｙは、積演算部１の構成要素であり、後に図２を参照しながら説明する積演算素子１１３ａの共通端子、積演算素子１１３ｂの共通端子及び積演算素子１１３ｃの共通端子に接続されている。同様に、共通端子２Ｙ、３Ｙ、４Ｙ、５Ｙ、６Ｙ、…、ｋ－１Ｙ及びｋＹ各々は、積演算部２、３、４、５、６、…、ｋ－１及びｋ各々の構成要素である積演算素子各々の共通端子に接続されている。
　書き込み端子１Ｚは、積演算部１の構成要素であり、後に図２を参照しながら説明する積演算素子１１３ａの書き込み端子、積演算素子１１３ｂの書き込み端子及び積演算素子１１３ｃの書き込み端子に接続されている。同様に、書き込み端子２Ｚ、３Ｚ、４Ｚ、５Ｚ、６Ｚ、…、ｋ－１Ｚ及びｋＺ各々は、積演算部２、３、４、５、６、…、ｋ－１及びｋ各々の構成要素である積演算素子各々の書き込み端子に接続されている。
　入力部１Ｅは、読み出し端子１Ｘ、２Ｘに接続されている。同様に、入力部３Ｅは、読み出し端子３Ｘ、４Ｘに接続されている。また、入力部５Ｅは、読み出し端子５Ｘ、６Ｘに接続されている。また、入力部ｋ－１Ｅは、読み出し端子ｋ－１Ｘ、ｋＸに接続されている。
　入力部１Ｅは、入力値に対応する入力信号を読み出し端子１Ｘ、２Ｘに入力する。同様に、入力部３Ｅは、入力値に対応する入力信号を読み出し端子３Ｘ、４Ｘに入力する。また、入力部５Ｅは、入力値に対応する入力信号を読み出し端子５Ｘ、６Ｘに入力する。また、入力部ｋ－１Ｅは、入力値に対応する入力信号を読み出し端子ｋ－１Ｘ、ｋＸに入力する。これらの入力信号は、いずれも入力値に応じたパルス幅変調（Pulse　Width　Modulation:ＰＷＭ）が施されている電圧信号である。
　図２は、第一実施形態に係る積演算部の一例を示す図である。図２に示すように、積演算部１は、冗長化回路１１と、出力信号生成回路１２とを備える。また、積演算部２、３、４、５、６、…、ｋ－１及びｋは、積演算部１と同様の構成を有し、積演算部１と同様に動作する。そこで、以下、積演算部１、２、３、４、５、６、…、ｋ－１及びｋについて積演算部１を例に挙げて説明する。
　冗長化回路１１は、第一中間信号生成回路１１ａと、第一中間信号生成回路１１ｂと、第一中間信号生成回路１１ｃとを備える。
　ここで、第一中間信号生成回路１１ｂ及び第一中間信号生成回路１１ｃは、第一中間信号生成回路１１ａと同様の構成を有し、第一中間信号生成回路１１ａと同様に動作する。そこで、以下の説明では、冗長化回路１１について第一中間信号生成回路１１ａを中心に説明する。
　まず、第一中間信号生成回路１１ａの構成について説明する。図２に示すように、第一中間信号生成回路１１ａは、Ｎ型ＭＯＳＦＥＴ１１１ａと、Ｎ型ＭＯＳＦＥＴ１１２ａと、積演算素子１１３ａと、Ｎ型ＭＯＳＦＥＴ１１４ａと、Ｐ型ＭＯＳＦＥＴ１１５ａと、Ｐ型ＭＯＳＦＥＴ１１６ａとを備える。
　Ｎ型ＭＯＳＦＥＴ１１１ａは、ゲートが読み出し端子１Ｘに接続されており、ドレインがＶＤＤに接続されており、ソースがＮ型ＭＯＳＦＥＴ１１２ａのドレイン、積演算素子１１３ａの読み出し端子及びＮ型ＭＯＳＦＥＴ１１４ａのゲートに接続されている。Ｎ型ＭＯＳＦＥＴ１１２ａは、ゲートに所定のバイアス電圧が入力され、ドレインがＮ型ＭＯＳＦＥＴ１１１ａのソース、積演算素子１１３ａの読み出し端子及びＮ型ＭＯＳＦＥＴ１１４ａのゲートに接続されており、ソースがＶＳＳ及び図１に示した共通端子１Ｙに接続されている。また、Ｎ型ＭＯＳＦＥＴ１１１ａ及びＮ型ＭＯＳＦＥＴ１１２ａは、ソースフォロワを形成している。
　積演算素子１１３ａは、読み出し端子がＮ型ＭＯＳＦＥＴ１１１ａのソース及びＮ型ＭＯＳＦＥＴ１１２ａのドレインに接続されており、共通端子がＶＳＳ及び図１に示した共通端子１Ｙに接続されており、書き込み端子がＣＴＲ、すなわち図１に示した書き込み端子１Ｚに接続されている。
　Ｎ型ＭＯＳＦＥＴ１１４ａは、ゲートがＮ型ＭＯＳＦＥＴ１１１ａのソース、Ｎ型ＭＯＳＦＥＴ１１２ａのドレイン及び積演算素子１１３ａの読み出し端子に接続されており、ドレインがＰ型ＭＯＳＦＥＴ１１５ａのドレインに接続されており、ソースがＶＳＳ及び図１に示した共通端子１Ｙに接続されている。
　Ｐ型ＭＯＳＦＥＴ１１５ａは、ゲートがＮ型ＭＯＳＦＥＴ１１４ａのドレイン、Ｐ型ＭＯＳＦＥＴ１１５ａのドレイン及びＰ型ＭＯＳＦＥＴ１１６ａのゲートに接続されており、ドレインがＮ型ＭＯＳＦＥＴ１１４ａのドレイン、Ｐ型ＭＯＳＦＥＴ１１５ａのゲート及びＰ型ＭＯＳＦＥＴ１１６ａのゲートに接続されており、ソースがＶＤＤに接続されている。Ｐ型ＭＯＳＦＥＴ１１６ａは、ゲートがＮ型ＭＯＳＦＥＴ１１４ａのドレイン、Ｐ型ＭＯＳＦＥＴ１１５ａのゲート及びＰ型ＭＯＳＦＥＴ１１５ａのドレインに接続されており、ドレインが後述するＰ型ＭＯＳＦＥＴ１２１ａのソースに接続されており、ソースがＶＤＤに接続されている。また、Ｐ型ＭＯＳＦＥＴ１１５ａ及びＰ型ＭＯＳＦＥＴ１１６ａは、カレントミラーを形成している。
　次に、第一中間信号生成回路１１ａの動作について説明する。第一中間信号生成回路１１ａは、読み出し端子１Ｘから入力値に対応する入力信号、例えば、図２に示した電圧ｖｉが入力されると、Ｎ型ＭＯＳＦＥＴ１１１ａのゲート‐ソース間電圧及びＮ型ＭＯＳＦＥＴ１１２ａのバイアス電圧に応じた電圧ｖ１を積演算素子１１３ａの読み出し端子に印加する。この電圧ｖ１は、第一中間信号の一例である。そして、積演算素子１１３ａの読み出し端子と共通端子との間に、当該電圧に応じた電流が流れ、当該電流及び積演算素子１１３ａの抵抗の大きさに応じた電圧がＮ型ＭＯＳＦＥＴ１１４ａのゲートに印加される。
　Ｎ型ＭＯＳＦＥＴ１１４ａのドレイン‐ソース間には、Ｎ型ＭＯＳＦＥＴ１１４ａのゲートに印加された電圧に応じた電流ｉ１が流れる。この電流ｉ１は、第二中間信号の一例であり、カレントミラーを構成しているＰ型ＭＯＳＦＥＴ１１５ａのドレイン‐ソース間にも流れ、Ｐ型ＭＯＳＦＥＴ１１６ａのドレイン‐ソース間に流れる電流として転写され、第二中間信号生成回路１２ａへ出力される。
　なお、第一中間信号生成回路１１ｂは、Ｎ型ＭＯＳＦＥＴ１１１ｂと、Ｎ型ＭＯＳＦＥＴ１１２ｂと、積演算素子１１３ｂと、Ｎ型ＭＯＳＦＥＴ１１４ｂと、Ｐ型ＭＯＳＦＥＴ１１５ｂと、Ｐ型ＭＯＳＦＥＴ１１６ｂとを備える。また、第一中間信号生成回路１１ｃは、Ｎ型ＭＯＳＦＥＴ１１１ｃと、Ｎ型ＭＯＳＦＥＴ１１２ｃと、積演算素子１１３ｃと、Ｎ型ＭＯＳＦＥＴ１１４ｃと、Ｐ型ＭＯＳＦＥＴ１１５ｃと、Ｐ型ＭＯＳＦＥＴ１１６ｃとを備える。第一中間信号生成回路１１ｂ及び第一中間信号生成回路１１ｃの構成及び動作は、第一中間信号生成回路１１ａと同様である。つまり、第一中間信号生成回路１１ｂは、第一中間信号生成回路１１ａと同様の構成及び動作により第一中間信号、例えば、図２に示した電流ｉ２を第二中間信号生成回路１２ｂに出力する。また、第一中間信号生成回路１１ｃは、第一中間信号生成回路１１ａと同様の構成及び動作により第一中間信号、例えば、図２に示した電流ｉ３を第二中間信号生成回路１２ｃに出力する。
　以上の説明の通り、冗長化回路１１は、積演算素子１１３ａ、積演算素子１１３ｂ及び積演算素子１１３ｃを有する。冗長化回路１１は、入力値に対応する入力信号である電圧ｖｉから生成された第一中間信号である電圧ｖ１、電圧ｖ２及び電圧ｖ３を積演算素子１１３ａ、積演算素子１１３ｂ及び積演算素子１１３ｃ各々に入力する。そして、冗長化回路１１は、積演算素子１１３ａ、積演算素子１１３ｂ及び積演算素子１１３ｃ各々により第一中間信号である電圧ｖ１、電圧ｖ２及び電圧ｖ３各々に重みが乗算された信号各々に対応する第二中間信号である電流ｉ１、電流ｉ２及び電流ｉ３を生成して出力する
　出力信号生成回路１２は、第二中間信号生成回路１２ａと、第二中間信号生成回路１２ｂと、第二中間信号生成回路１２ｃと、電流出力回路１２４とを備える。
　ここで、第二中間信号生成回路１２ｂ及び第二中間信号生成回路１２ｃは、第二中間信号生成回路１２ａと同様の構成を有し、第二中間信号生成回路１２ａと同様に動作する。そこで、以下の説明では、出力信号生成回路１２について第二中間信号生成回路１２ａを中心に説明する。
　まず、第二中間信号生成回路１２ａの構成について説明する。図２に示すように、第二中間信号生成回路１２ａは、Ｐ型ＭＯＳＦＥＴ１２１ａと、Ｎ型ＭＯＳＦＥＴ１２２ａと、Ｎ型ＭＯＳＦＥＴ１２３ａとを備える。
　Ｐ型ＭＯＳＦＥＴ１２１ａは、ゲートがＰ型ＭＯＳＦＥＴ１２１ａのドレイン、Ｎ型ＭＯＳＦＥＴ１２２ａのドレイン及びＮ型ＭＯＳＦＥＴ１２３ａのゲートに接続されており、Ｎ型ＭＯＳＦＥＴ１２３ａのゲートに接続されており、ドレインがＰ型ＭＯＳＦＥＴ１２１ａのゲート、Ｎ型ＭＯＳＦＥＴ１２２ａのドレイン及びＮ型ＭＯＳＦＥＴ１２３ａのゲートに接続されており、ソースがＰ型ＭＯＳＦＥＴ１１６ａのドレインに接続されている。
　Ｎ型ＭＯＳＦＥＴ１２２ａは、ゲートがＮ型ＭＯＳＦＥＴ１２３ａのソース及び電流出力回路１２４を構成しているＮ型ＭＯＳＦＥＴのゲートに接続されており、ドレインがＰ型ＭＯＳＦＥＴ１２１ａのゲート、Ｐ型ＭＯＳＦＥＴ１２１ａのドレイン及びＮ型ＭＯＳＦＥＴ１２３ａのゲートに接続されており、ソースがＶＳＳに接続されている。
　Ｎ型ＭＯＳＦＥＴ１２３ａは、ゲートがＰ型ＭＯＳＦＥＴ１２１ａのゲート、Ｐ型ＭＯＳＦＥＴ１２１ａのドレイン及びＮ型ＭＯＳＦＥＴ１２２ａのドレインに接続されており、ドレインがＶＤＤに接続されており、ソースがＮ型ＭＯＳＦＥＴ１２２ａのゲート及び電流出力回路１２４を構成しているＮ型ＭＯＳＦＥＴのゲートに接続されている。
　次に、第二中間信号生成回路１２ａの動作について説明する。第二中間信号生成回路１２ａは、第一中間信号生成回路１１ａから出力された電流ｉ１が入力される。電流ｉ１は、Ｐ型ＭＯＳＦＥＴ１２１ａのソース‐ドレイン間及びＮ型ＭＯＳＦＥＴ１２２ａのドレイン‐ソースを流れる。これにより、Ｎ型ＭＯＳＦＥＴ１２３ａのドレイン‐ソース間には、電流ｉ１に応じた電流が流れ、当該電流及びＮ型ＭＯＳＦＥＴ１２３ａの内部抵抗に応じた電圧がＮ型ＭＯＳＦＥＴ１２２ａのゲート及びＮ型ＭＯＳＦＥＴ１２３ａのソースに印加される。
　なお、第二中間信号生成回路１２ｂは、Ｐ型ＭＯＳＦＥＴ１２１ｂと、Ｎ型ＭＯＳＦＥＴ１２２ｂと、Ｎ型ＭＯＳＦＥＴ１２３ｂとを備える。また、第二中間信号生成回路１２ｃは、Ｐ型ＭＯＳＦＥＴ１２１ｃと、Ｎ型ＭＯＳＦＥＴ１２２ｃと、Ｎ型ＭＯＳＦＥＴ１２３ｃとを備える。第二中間信号生成回路１２ｂ及び第二中間信号生成回路１２ｃの構成及び動作は、第二中間信号生成回路１２ａと同様である。
　図２に示すように、電流出力回路１２４は、Ｎ型ＭＯＳＦＥＴを含む。このＮ型ＭＯＳＦＥＴは、ゲートがＮ型ＭＯＳＦＥＴ１２２ａのゲート、Ｎ型ＭＯＳＦＥＴ１２２ｂのゲート及びＮ型ＭＯＳＦＥＴ１２２ｃゲートに接続されており、ソースがＶＳＳに接続されている。このＮ型ＭＯＳＦＥＴは、Ｎ型ＭＯＳＦＥＴ１２２ａのゲートに印加される電圧、Ｎ型ＭＯＳＦＥＴ１２２ｂのゲートに印加される電圧及びＮ型ＭＯＳＦＥＴ１２２ｃのゲートに印加される電圧に基づいて決まる電圧がゲートに印加される。これにより、このＮ型ＭＯＳＦＥＴのドレイン‐ソース間に図２に示した電流ｉが流れる。この電流ｉは、出力信号の一例であり、例えば、カレントミラーにより転写され、積演算素子１から共通端子１Ｙに出力される。
　以上の説明の通り、出力信号生成回路１２は、第二中間信号である電流ｉ１、電流ｉ２及び電流ｉ３に基づいて出力信号である電流ｉを生成して出力する。
　次に、図３を参照しながら、第一実施形態に係る積演算素子の一例について説明する。図３は、第一実施形態に係る抵抗変化素子の一例を示す図である。上述した積演算素子１１３ａ、積演算素子１１３ｂ及び積演算素子１１３ｃは、例えば、図３に示した抵抗変化素子である。以下の説明では、積演算素子１１３ａを例に挙げて説明する。また、図３を使用した説明では、図３に示したｘ軸、ｙ軸及びｚ軸を使用する。ｘ軸、ｙ軸及びｚ軸は、右手系の三次元直交座標を形成している。
　図３に示すように、積演算素子１１３ａは、例えば、可変抵抗１１３Ｒと、読み出し端子１１３Ｘと、共通端子１１３Ｙと、書き込み端子１１３Ｚとを有する抵抗変化素子である。
　可変抵抗１１３Ｒは、例えば、磁化固定層１１３１と、非磁性層１１３２と、第１領域１１３３と、磁壁１１３４と、第２領域１１３５と、第１磁化供給層１１３６と、第２磁化供給層１１３７とを備える。磁化固定層１１３１、非磁性層１１３２、第１領域１１３３、第２領域１１３５、第１磁化供給層１１３６及び第２磁化供給層１１３７は、ｚ軸方向に積層された薄い直方体状に形成されており、最も面積が大きな面がｘｙ平面と平行で第１領域１１３３と第２領域１１３５と電気的、磁気的に接続されている。磁化固定層１１３１、非磁性層１１３２、第１領域１１３３、第２領域１１３５、第１磁化供給層１１３６及び第２磁化供給層１１３７の積層順序はこの通りであるが、積層方向は逆の方向でも良い。その場合、読み出し端子１１３Ｘおよび共通端子１１３Ｙ及び書き込み端子１１３Ｚの位置も逆になる。
　磁化固定層１１３１は、磁化方向がｚ方向に固定されている。ここで、磁化が固定されるとは、磁壁１１３４導入するための初期化時及び書き込み電流を使用した書き込み前後において磁化方向が変化しないことを意味する。また、磁化固定層１１３１は、例えば、面内磁気異方性を有する面内磁化膜、垂直磁気異方性を有する垂直磁化膜であってもよい。
　非磁性層１１３２は、ひとつの面がｚ方向の磁化固定層１１３１が読み出し端子１１３Ｘと接する面と反対側の面と接している。ｚ方向のもうひとつの面は、第１領域１１３３及び第２領域１１３５と接している。磁化固定層１１３１のｚ方向側を向いている面と非磁性層１１３２ｚ方向側を向いている面とは、互いに形状及び面積が等しくなっていてもよいが、非磁性層１１３２が、ｘｙ平面上で第１領域１１３３、第２領域１１３５を覆うように広がっていて、磁化固定層１１３１よりも大きくてもよい。また、非磁性層１１３２は、積演算素子１１３ａが磁化固定層１１３１に対する磁化自由層の磁化状態の変化を抵抗値の変化として読み出すために使用される。
　第１領域１１３３、磁壁１１３４及び第２領域１１３５は、磁化自由層を形成している。磁化自由層は、強磁性材料により作製されており、第１領域１１３３と第２領域１１３５の磁化方向はｚ方向において互いに反対の方向である。磁壁１１３４は第１領域１１３３と第２領域１１３５の略中間の方向を向いている。例えば、第１領域１１３３の磁化方向が＋ｚ方向に固定されている場合、磁化固定層１１３１と非磁性層１１３２がｚ方向で接する面と反対の面で接している。一方、第２領域１１３５の磁化方向が－ｚ方向に固定されている場合、磁化固定層１１３１と非磁性層１１３２がｚ方向で接する面と反対の面で接している。磁壁１１３４は、ｙ方向において第１領域１１３３と第２領域１１３５とに挟まれている。
　第１磁化供給層１１３６は、ｚ方向において磁化固定層１１３１と重なっていないことが望ましく、＋ｚ方向側を向いている面が第１領域１１３３の－ｚ方向側を向いている面と接している。また、第１磁化供給層１１３６は、第１領域１１３３のうちｚ方向において第１磁化供給層１１３６と重なる範囲の磁化方向を所望の方向に固定する機能を有する。さらに、第１磁化供給層１１３６の－ｚ方向側を向いている面には、書き込み端子１１３Ｚが接続されている。なお、第１磁化供給層１１３６は、例えば、磁化固定層１１３１に使用可能な強磁性材料と同じ材料、ＩｒＭｎ等の反強磁性体、Ｒｕ、Ｉｒ等の非磁性中間層を挟んだ強磁性体／非磁性体／強磁性体からなる合成反強磁性構造（Synthetic　antiferromagnetic）により作製されている。
　第２磁化供給層１１３７は、ｚ方向において磁化固定層１１３１と重なっていないことが望ましく、＋ｚ方向側を向いている面が第２領域１１３５の－ｚ方向側を向いている面と接している。また、第２磁化供給層１１３７は、第２領域１１３５のうちｚ方向において第２磁化供給層１１３７と重なる範囲の磁化方向を所望の方向に固定する機能を有する。さらに、第２磁化供給層１１３７の－ｚ方向側を向いている面には、共通端子１１３Ｙが接続されている。なお、第２磁化供給層１１３７は、例えば、磁化固定層１１３１に使用可能な強磁性材料と同じ材料、ＩｒＭｎ等の反強磁性体、Ｒｕ、Ｉｒ等の非磁性中間層を挟んだ強磁性体／非磁性体／強磁性体からなる合成反強磁性構造により作製されている。
　可変抵抗１１３Ｒにおける磁化固定層１１３１の磁化方向と、第１領域１１３３、第２領域１１３５、第１磁化供給層１１３６、第２磁化供給層１１３７の磁化方向はｚ方向だけでなく、ｘ方向、ｙ方向であっても良い。その場合、磁化固定層１１３１の磁化方向と、第１領域１１３３、第２領域１１３５、第１磁化供給層１１３６、第２磁化供給層１１３７の磁化方向は同じであることが望ましい。例えば、磁化固定層１１３１の磁化方向が＋ｙ方向であった場合、第１領域の磁化方向は＋ｙ方向、第２領域の磁化方向は－ｙ方向、第１磁化供給層１１３６の磁化方向は＋ｙ方向、第２磁化供給層１１３７の磁化方向は－ｙ方向である。
　積演算素子１１３ａは、共通端子１１３Ｙと書き込み端子１１３Ｚとの間に流す書き込み電流の大きさ及び時間を調整することにより、ｙ方向における磁壁１１３４の位置を変化させる。これにより、積演算素子１１３ａは、磁化方向が平行な領域と磁化方向が反平行な領域との面積の比率を連続的に変化させ、可変抵抗１１３Ｒの抵抗値を略線形に変化させることができる。ここで、磁化方向が平行な領域とは、第１領域１１３３のうちｚ方向において磁化固定層１１３１と重なっている部分の面積である。また、磁化方向が反平行な領域とは、第２領域１１３５のうちｚ方向において磁化固定層１１３１と重なっている部分の面積である。また、書き込み電流は、書き込み端子１１３Ｚに入力される。書き込み電流の大きさ及び時間は、電流パルスの数及び幅の少なくとも一方により調整される。
　なお、積演算素子１１３ａは、トンネル磁気抵抗効果素子であってもよい。トンネル磁気抵抗効果素子は、磁化固定層と、磁化自由層と、非磁性層としてのトンネルバリア層とを備える。磁化固定層及び磁化自由層は、強磁性材料で作製されており、磁化を有する。トンネルバリア層は、磁化固定層と磁化自由層との間に挟まれている。トンネル磁気抵抗効果素子は、磁化固定層が有する磁化と磁化自由層が有する磁化との関係を変化させることにより、抵抗値を変化させることができる。
　和演算回路１０Ｓは、積演算部１、３、５、…、ｋ－１各々が出力する出力信号の総和を演算する。同様に、和演算回路２０Ｓは、積演算部２、４、６、…、ｋ各々が出力する出力信号の総和を演算する。
　次に、図４を参照しながら、第一実施形態に係る積和演算器が実行するニューラルネットワーク演算の一例について説明する。図４は、第一実施形態に係る積和演算器が実行するニューラルネットワーク演算の一例を説明するための図である。
　ノード１００、３００、…、ｋ００は、入力層を形成している。パーセプトロン１０００、２０００は、隠れ層又は出力層を形成している。ノード１００は、図１に示した入力部１Ｅに対応しており、入力信号に対応する入力値をパーセプトロン１０００、２０００に対して出力する。同様に、ノード３００、５００、…、ｋ００は、それぞれ入力部３Ｅ、５Ｅ…、ｋ－１Ｅに対応しており、入力信号に対応する入力値をパーセプトロン１０００、２０００に対して出力する。
　矢印１Ａは、積演算部１に対応しており、ノード１００が出力した入力値に重みが乗算され、出力信号に対応する値がパーセプトロン１０００に入力されることを表している。同様に、矢印２Ａは、積演算部２に対応しており、ノード１００が出力した入力値に重みが乗算され、出力信号に対応する値がパーセプトロン２０００に入力されることを表している。これらは、矢印３Ａ、４Ａ、５Ａ、６Ａ…、ｋ－１Ａ、ｋＡについても同様である。
　パーセプトロン１０００は、図１に示した和演算回路１０Ｓに対応しており、矢印１Ａ、３Ａ、５Ａ…、ｋ－１Ａから入力された値の総和を演算し、この総和に活性化関数処理を施して出力する。同様に、パーセプトロン２０は、図１に示した和演算回路２０Ｓに対応しており、矢印２Ａ、４Ａ、６Ａ…、ｋＡから入力された値の総和を演算し、この総和に活性化関数処理を施して出力する。
　以上、第一実施形態に係る積和演算器１０について説明した。積和演算器１０は、入力値に対応する入力信号である電圧ｖｉから生成された第一中間信号である電圧ｖ１、電圧ｖ２及び電圧ｖ３を積演算素子１１３ａ、積演算素子１１３ｂ及び積演算素子１１３ｃ各々に入力する。次に、積和演算器１０は、積演算素子１１３ａ、積演算素子１１３ｂ及び積演算素子１１３ｃ各々により第一中間信号である電圧ｖ１、電圧ｖ２及び電圧ｖ３各々に重みが乗算された信号各々に対応する第二中間信号である電流ｉ１、電流ｉ２及び電流ｉ３を生成して出力する。そして、積和演算器１０は、第二中間信号である電流ｉ１、電流ｉ２及び電流ｉ３に基づいて出力信号である電流ｉを生成し、出力信号である電流ｉを出力する。
　したがって、積和演算器１０は、積演算部１、２、３、４、５、６、…、ｋ－１又はｋに含まれる積演算素子の少なくとも一つが故障し、故障した積演算素子から正常時と異なる第一中間信号が出力されても、複数の第二中間信号に基づいて適切な出力信号を出力することができる。これにより、積和演算器１０は、積演算素子が故障しても正確な積和演算を実行することができる。
 
　なお、ここで言う故障は、例えば、ショートモード故障、オープンモード故障である。ショートモード故障は、積和演算素子の非磁性層、例えば、積演算素子１１３ａの非磁性層が破壊されることにより絶縁破壊が起こり、読み出し端子と共通端子との間に極端に大きな電流が流れてしまう現象である。オープンモード故障は、積和演算素子、例えば、積演算素子１１３ａの抵抗値が極端に大きくなり、読み出し端子と共通端子との間に流れる電流が極端に小さくなってしまう現象である。
　また、積和演算器１０は、第一中間信号である電圧ｖ１、電圧ｖ２及び電圧ｖ３各々をソースフォロワにより生成する。したがって、積和演算器１０は、特に制御等を実行しなくても、入力信号が入力されただけで自動的に第一中間信号である電圧ｖ１、電圧ｖ２及び電圧ｖ３を生成することができる。
　なお、第一実施形態では、冗長化回路１１が第一中間信号生成回路１１ａ、第一中間信号生成回路１１ｂ及び第一中間信号生成回路１１ｃを備えており、出力信号生成回路１２が第二中間信号生成回路１２ａ、第二中間信号生成回路１２ｂ及び第二中間信号生成回路１２ｃを備えている場合を例に挙げて説明したが、これに限定されない。例えば、冗長化回路１１が第一中間信号生成回路１１ａを備えておらず、出力信号生成回路１２が第二中間信号生成回路１２ａを備えていなくてもよい。或いは、冗長化回路１１が別の第一中間信号生成回路を少なくとも一つ更に備えており、出力信号生成回路１２が別の第二中間信号生成回路を少なくとも一つ更に備えていてもよい。
　［第二実施形態］
　図５を参照しながら、第二実施形態に係る積和演算器について説明する。図５は、第二実施形態に係る積演算部の一例を示す図である。第二実施形態に係る積和演算器は、上述した冗長化回路１１の代わりに図５に示した冗長化回路１３を備えている点が第一実施形態に係る積和演算器１０と異なる。
そこで、第二実施形態の説明では、第一実施形態と異なる事項のみを説明し、重複する説明を省略する。
　冗長化回路１３は、第一中間信号生成回路１３ａと、第一中間信号生成回路１３ｂと、第一中間信号生成回路１３ｃとを備える。
　ここで、第一中間信号生成回路１３ｂ及び第一中間信号生成回路１３ｃは、第一中間信号生成回路１３ａと同様の構成を有し、第一中間信号生成回路１３ａと同様に動作する。そこで、以下の説明では、冗長化回路１３について第一中間信号生成回路１３ａを中心に説明する。
　まず、第一中間信号生成回路１３ａの構成について説明する。図５に示すように、第一中間信号生成回路１３ａは、抵抗器１３１ａと、積演算素子１３２ａと、Ｎ型ＭＯＳＦＥＴ１３３ａと、スイッチ１３４ａと、Ｐ型ＭＯＳＦＥＴ１３５ａと、Ｐ型ＭＯＳＦＥＴ１３６ａとを備える。
　抵抗器１３１ａは、一端がＶＤＤに接続されており、他端が積演算素子１３２ａの読み出し端子及びＮ型ＭＯＳＦＥＴ１３３ａのゲートに接続されている。積演算素子１３２ａは、読み出し端子が抵抗器１３１ａの他端及びＮ型ＭＯＳＦＥＴ１３３ａのゲートに接続されており、共通端子がＶＳＳ及び図１に示した共通端子１Ｙに接続されており、書き込み端子がＣＴＲ、すなわち図１に示した書き込み端子１Ｚに接続されている。
　Ｎ型ＭＯＳＦＥＴ１３３ａは、ゲートが抵抗器１３１ａの他端及び積演算素子１３２ａの読み出し端子に接続されており、ドレインがスイッチ１３４ａの一端に接続されており、ソースがＶＳＳに接続されている。スイッチ１３４ａは、一端がＮ型ＭＯＳＦＥＴ１３３ａのドレインに接続されており、他端がＰ型ＭＯＳＦＥＴ１３５ａのドレイン、Ｐ型ＭＯＳＦＥＴ１３５ａのゲート及びＰ型ＭＯＳＦＥＴ１３６ａのゲートに接続されている。
　Ｐ型ＭＯＳＦＥＴ１３５ａは、ゲートがスイッチ１３４ａの他端、Ｐ型ＭＯＳＦＥＴ１３５ａのドレイン及びＰ型ＭＯＳＦＥＴ１３６ａのゲートに接続されており、ドレインがスイッチ１３４ａの他端、Ｐ型ＭＯＳＦＥＴ１３５ａのゲート及びＰ型ＭＯＳＦＥＴ１３６ａのゲートに接続されており、ソースがＶＤＤに接続されている。Ｐ型ＭＯＳＦＥＴ１３６ａは、ゲートがスイッチ１３４ａの他端、Ｐ型ＭＯＳＦＥＴ１３５ａのドレイン及びＰ型ＭＯＳＦＥＴ１３５ａのゲートに絶族されており、ドレインがＰ型ＭＯＳＦＥＴ１２１ａのソースに接続されており、ソースがＶＤＤに接続されている。また、Ｐ型ＭＯＳＦＥＴ１３５ａ及びＰ型ＭＯＳＦＥＴ１３６ａは、カレントミラーを形成している。
　次に、第一中間信号生成回路１３ａの動作について説明する。第一中間信号生成回路１３ａは、読み出し端子１Ｘに入力信号である電圧ｖｉが印加されると、抵抗器１３１ａの抵抗の大きさ及び積演算素子１３２ａの抵抗の大きさに応じた電圧ｖ１を積演算素子１３２ａの読み出し端子に印加する。この電圧ｖ１は、第一中間信号の一例である。そして、積演算素子１３２ａの読み出し端子と共通端子との間に、当該電圧に応じた電流が流れ、当該電流、積演算素子１３２ａの抵抗の大きさ及び抵抗器１３１ａの抵抗の大きさに応じた電圧がＮ型ＭＯＳＦＥＴ１３３ａのゲートに印加される。
　スイッチ１３４ａが導通状態になっている場合、Ｎ型ＭＯＳＦＥＴ１３３ａのドレイン‐ソース間には、Ｎ型ＭＯＳＦＥＴ１３３ａのゲートに印加された電圧に応じた電流ｉ１が流れる。この電流ｉ１は、第二中間信号の一例であり、カレントミラーを構成しているＰ型ＭＯＳＦＥＴ１３５ａのドレイン‐ソース間にも流れ、Ｐ型ＭＯＳＦＥＴ１３６ａのドレイン‐ソース間に流れる電流として転写され、第二中間信号生成回路１２ａへ出力される。なお、スイッチ１３４ａが非導通状態になっている場合、Ｐ型ＭＯＳＦＥＴ１３５ａのソース‐ドレイン間に電流は流れない。また、スイッチ１３４ａは、積和演算が実行される場合、導通状態になり、積和演算が実行されない場合、非導通状態になる。
　なお、第一中間信号生成回路１３ｂは、抵抗器１３１ｂと、積演算素子１３２ｂと、Ｎ型ＭＯＳＦＥＴ１３３ｂと、スイッチ１３４ｂと、Ｐ型ＭＯＳＦＥＴ１３５ｂと、Ｐ型ＭＯＳＦＥＴ１３６ｂとを備える。また、第一中間信号生成回路１３ｃは、抵抗器１３１ｃと、積演算素子１３２ｃと、Ｎ型ＭＯＳＦＥＴ１３３ｃと、スイッチ１３４ｃと、Ｐ型ＭＯＳＦＥＴ１３５ｃと、Ｐ型ＭＯＳＦＥＴ１３６ｃとを備える。第一中間信号生成回路１３ｂ及び第一中間信号生成回路１３ｃの構成及び動作は、第一中間信号生成回路１３ａと同様である。つまり、第一中間信号生成回路１３ｂは、第一中間信号生成回路１３ａと同様の構成及び動作により第一中間信号、例えば、図５に示した電流ｉ２を第二中間信号生成回路１２ｂに出力する。また、第一中間信号生成回路１３ｃは、第一中間信号生成回路１３ａと同様の構成及び動作により第一中間信号、例えば、図５に示した電流ｉ３を第二中間信号生成回路１２ｃに出力する。
　以上、第二実施形態に係る積和演算器について説明した。第二実施形態に係る積和演算器は、第一実施形態に係る積和演算器１０と同様の効果を奏することができる。
　また、第二実施形態に係る積和演算器は、第一実施形態に係る積和演算器１０が備えるソースフォロワの代わりに積演算素子１３２ａ、積演算素子１３２ｂ及び積演算素子１３２ｃ各々に直列接続された抵抗器１３１ａ、抵抗器１３１ｂ及び抵抗器１３１ｃを備える。
　したがって、第二実施形態に係る積和演算器は、第一実施形態に係る積和演算器１０よりも簡易な構成となるため、回路規模の増加を抑制し、製造コストを抑制することができる。
　［第三実施形態］
　図６を参照しながら、第三実施形態に係る積和演算器について説明する。図６は、第三実施形態に係る積演算部の一例を示す図である。第三実施形態に係る積和演算器は、上述した冗長化回路１１及び冗長化回路１３の代わりに図６に示した冗長化回路１５を備えている点が第一実施形態に係る積和演算器１０及び第二実施形態に係る積和演算器と異なる。そこで、第三実施形態の説明では、第一実施形態及び第二実施形態と異なる事項のみを説明し、重複する説明を省略する。
　冗長化回路１５は、第一中間信号生成回路１５ａと、第一中間信号生成回路１５ｂと、第一中間信号生成回路１５ｃとを備える。
　ここで、第一中間信号生成回路１５ｂ及び第一中間信号生成回路１５ｃは、第一中間信号生成回路１５ａと同様の構成を有し、第一中間信号生成回路１５ａと同様に動作する。そこで、以下の説明では、冗長化回路１５について第一中間信号生成回路１５ａを中心に説明する。
　まず、第一中間信号生成回路１５ａの構成について説明する。図５に示すように、第一中間信号生成回路１５ａは、積演算素子１５２ａと、スイッチ１５４ａと、Ｐ型ＭＯＳＦＥＴ１５５ａと、Ｐ型ＭＯＳＦＥＴ１５６ａとを備える。
　積演算素子１５２ａは、読み出し端子がスイッチ１５４ａの一端に接続されており、共通端子がＶＳＳ及び図１に示した共通端子１Ｙに接続されており、書き込み端子がＣＴＲ、すなわち図１に示した書き込み端子１Ｚに接続されている。
　スイッチ１５４ａは、一端が積演算素子１５２ａの読み出し端子に接続されており、他端がＰ型ＭＯＳＦＥＴ１５５ａのドレイン、Ｐ型ＭＯＳＦＥＴ１５５ａのゲート及びＰ型ＭＯＳＦＥＴ１５６ａのゲートに接続されている。
　Ｐ型ＭＯＳＦＥＴ１５５ａは、ゲートがスイッチ１５４ａの他端、Ｐ型ＭＯＳＦＥＴ１５５ａのドレイン及びＰ型ＭＯＳＦＥＴ１５６ａのゲートに接続されており、ドレインがスイッチ１５４ａの他端、Ｐ型ＭＯＳＦＥＴ１５５ａのゲート及びＰ型ＭＯＳＦＥＴ１５６ａのゲートに接続されており、ソースがＶＤＤに接続されている。Ｐ型ＭＯＳＦＥＴ１５６ａは、ゲートがスイッチ１５４ａの他端、Ｐ型ＭＯＳＦＥＴ１５５ａのドレイン及びＰ型ＭＯＳＦＥＴ１５５ａのゲートに絶族されており、ドレインがＰ型ＭＯＳＦＥＴ１２１ａのソースに接続されており、ソースがＶＤＤに接続されている。また、Ｐ型ＭＯＳＦＥＴ１５５ａ及びＰ型ＭＯＳＦＥＴ１５６ａは、カレントミラーを形成している。
　次に、第一中間信号生成回路１５ａの動作について説明する。第一中間信号生成回路１５ａは、読み出し端子１Ｘに入力信号である電圧ｖｉが印加されると、Ｐ型ＭＯＳＦＥＴ１５５ａ及びＰ型ＭＯＳＦＥＴ１５６ａにより形成されているカレントミラーの抵抗の大きさ及び積演算素子１５２ａの抵抗の大きさに応じた電圧ｖ１を積演算素子１５２ａの読み出し端子に印加する。この電圧ｖ１は、第一中間信号の一例である。そして、積演算素子１５２ａの読み出し端子と共通端子との間に、当該電圧に応じた電流が流れ、当該電流、カレントミラーの抵抗の大きさ及び積演算素子１５２ａの抵抗の大きさに応じた電圧がＮ型ＭＯＳＦＥＴ１５３ａのゲートに印加される。
　スイッチ１５４ａが導通状態になっている場合、積演算素子１５２ａの読み出し端子と共通端子との間には、電圧ｖ１及び積演算素子１５２ａの抵抗の大きさに応じた電流ｉ１が流れる。この電流ｉ１は、第二中間信号の一例であり、カレントミラーを構成しているＰ型ＭＯＳＦＥＴ１５５ａのドレイン‐ソース間にも流れ、Ｐ型ＭＯＳＦＥＴ１５６ａのドレイン‐ソース間に流れる電流として転写され、第二中間信号生成回路１２ａへ出力される。なお、スイッチ１５４ａが非導通状態になっている場合、Ｐ型ＭＯＳＦＥＴ１５５ａのソース‐ドレイン間に電流は流れない。また、スイッチ１５４ａは、積和演算が実行される場合、導通状態になり、積和演算が実行されない場合、非導通状態になる。
　なお、第一中間信号生成回路１５ｂは、積演算素子１５２ｂと、スイッチ１５４ｂと、Ｐ型ＭＯＳＦＥＴ１５５ｂと、Ｐ型ＭＯＳＦＥＴ１５６ｂとを備える。また、第一中間信号生成回路１５ｃは、積演算素子１５２ｃと、スイッチ１５４ｃと、Ｐ型ＭＯＳＦＥＴ１５５ｃと、Ｐ型ＭＯＳＦＥＴ１５６ｃとを備える。第一中間信号生成回路１５ｂ及び第一中間信号生成回路１５ｃの構成及び動作は、第一中間信号生成回路１５ａと同様である。つまり、第一中間信号生成回路１５ｂは、第一中間信号生成回路１５ａと同様の構成及び動作により第一中間信号、例えば、図６に示した電流ｉ２を第二中間信号生成回路１２ｂに出力する。また、第一中間信号生成回路１５ｃは、第一中間信号生成回路１５ａと同様の構成及び動作により第一中間信号、例えば、図６に示した電流ｉ３を第二中間信号生成回路１２ｃに出力する。
　以上、第三実施形態に係る積和演算器について説明した。第三実施形態に係る積和演算器は、第一実施形態に係る積和演算器１０及び第二実施形態に係る積和演算器と同様の効果を奏することができる。
　また、第三実施形態に係る積和演算器は、第一実施形態に係る積和演算器１０が備えるソースフォロワを有しない。さらに、第三実施形態に係る積和演算器は、第二実施形態に係る抵抗器１３１ａと、抵抗器１３１ｂと、抵抗器１３１ｃと、Ｎ型ＭＯＳＦＥＴ１３３ａと、Ｎ型ＭＯＳＦＥＴ１３３ｂと、Ｎ型ＭＯＳＦＥＴ１３３ｃとを有しない。一方、第三実施形態に係る積和演算器は、積演算素子１５２ａ、積演算素子１５２ｂ及び積演算素子１５２ｃ各々に直列接続されたカレントミラー各々の内部抵抗を使用して第一中間信号である電圧ｖ１、電圧ｖ２及び電圧ｖ３を生成する。
　したがって、第三実施形態に係る積和演算器は、第一実施形態に係る積和演算器１０及び第二実施形態に係る積和演算器よりも簡易な構成となるため、回路規模の増加を抑制し、製造コストを抑制することができる。
　なお、上述した三つの実施形態では、出力信号生成回路１２が第二中間信号である電流ｉ１、電流ｉ２及び電流ｉ３に基づいて出力信号である電流ｉを生成する場合を例に挙げて説明したが、これに限定されない。
　例えば、出力信号生成回路１２は、第二中間信号である電流ｉ１、電流ｉ２及び電流ｉ３の中から最小値に対応する信号を出力信号とする最小値選択回路であってもよい。或いは、出力信号生成回路１２は、第二中間信号である電流ｉ１、電流ｉ２及び電流ｉ３の中から最頻値に対応する信号を出力信号とする多数決回路であってもよい。
　また、上述した三つの実施形態では、第一中間信号である電圧ｖ１、電圧ｖ２及び電圧ｖ３が冗長化回路１１、冗長化回路１３又は冗長化回路１５により生成される場合を例に挙げたが、これに限定されない。例えば、冗長化回路１１、冗長化回路１３及び冗長化回路１５は、外部で生成された第一中間信号である電圧ｖ１、電圧ｖ２及び電圧ｖ３が印加されてもよい。
　また、上述した積和演算器１０は、論理演算デバイス又はニューロモーフィックデバイスに含まれていてもよい。ここで言う論理演算デバイスは、複数の積和演算器１０を組み合わせることにより形成された論理回路、例えば、ＡＮＤ回路、ОＲ回路である。また、ここで言う論理演算は、ディープラーニングを含む概念である。また、ここで言うニューロモーフィックデバイスは、脳の構造及びニューロンと呼ばれる神経細胞が発火する仕組みを応用したデバイスであり、機械学習等に使用される。
　また、上述した第一実施形態に係る積和演算器１０等の各装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録させ、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませて実行することにより、処理を行ってもよい。
　ここで言うコンピュータシステムは、例えば、オペレーティング・システム（Operating　System：ＯＳ）、周辺機器等のハードウェアを含んでいてもよい。また、コンピュータ読み取り可能な記録媒体は、例えば、可搬媒体、記憶装置である。可搬媒体は、例えば、フロッピーディスク、光磁気ディスク、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＤＶＤ（Digital　Versatile　Disc）である。記憶装置は、例えば、コンピュータシステムに内蔵されるハードディスクである。さらに、コンピュータ読み取り可能な記録媒体は、ネットワーク又は通信回線を介してプログラムが送信される場合にサーバ又はクライアントとなるコンピュータシステム内部の揮発性メモリであってもよい。
　また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、又は、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する伝送媒体とは、インターネット等のネットワーク又は電話回線等の通信回線のように情報を伝送する機能を有する媒体をいう。
　また、上述したプログラムは、上述した機能の一部を実現するためのものであってもよく、上述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるプログラム、いわゆる差分プログラムであってもよい。上述したプログラムは、例えば、コンピュータが備えるＣＰＵ（Central　Processing　Unit）等のプロセッサにより読み出されて実行される。
　以上、本発明の第一実施形態、第二実施形態及び第三実施形態について図面を参照して詳述したが、具体的な構成はこれら三つの第一実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。上述した各第一実施形態に記載の構成を組み合わせてもよい。
１…積和演算器、１１，１３，１５…冗長化回路、１２…出力信号生成回路、１０Ｓ，２０Ｓ…和演算回路

Claims (10)

  1. 　複数の積演算素子を有し、入力値に対応する入力信号から生成された複数の第一中間信号を複数の前記積演算素子各々に入力し、複数の前記積演算素子各々により複数の前記第一中間信号各々に重みが乗算された信号各々に対応する複数の第二中間信号を生成して出力する複数の冗長化回路と、
    　複数の前記第二中間信号に基づいて出力信号を生成し、前記出力信号を出力する複数の出力信号生成回路と、
    　複数の前記出力信号生成回路各々が出力した前記出力信号の総和を演算する和演算回路と、
    　を備える積和演算器。
  2. 　複数の前記積演算素子各々は、書き込み端子と、共通端子と、読み出し端子とを有する抵抗変化素子である、
    　請求項１に記載の積和演算器。
  3. 　複数の前記第一中間信号各々は、ソースフォロワを使用して生成される、
    　請求項１又は請求項２に記載の積和演算器。
  4. 　複数の前記第一中間信号各々は、複数の前記積演算素子各々に直列接続された複数の抵抗器各々を使用して生成される、
    　請求項１又は請求項２に記載の積和演算器。
  5. 　複数の前記第一中間信号各々は、複数の前記積演算素子各々に直列接続された複数のカレントミラー各々の内部抵抗を使用して生成される、
    　請求項１又は請求項２に記載の積和演算器。
  6. 　前記出力信号生成回路は、複数の前記第二中間信号の中から最小値に対応する信号を前記出力信号とする最小値選択回路である、
    　請求項１から請求項５のいずれか一つに記載の積和演算器。
  7. 　前記出力信号生成回路は、複数の前記第二中間信号の中から最頻値に対応する信号を前記出力信号とする多数決回路である、
    　請求項１から請求項５のいずれか一つに記載の積和演算器。
  8. 　請求項１から請求項７のいずれか一つに記載の積和演算器を備える論理演算デバイス。
  9. 　請求項１から請求項７のいずれか一つに記載の積和演算器を備えるニューロモーフィックデバイス。
  10. 　請求項１から請求項７のいずれか一つに記載の積和演算器による積和演算方法であって、
    　入力値に対応する入力信号から生成された複数の第一中間信号を複数の積演算素子各々に入力し、複数の前記積演算素子各々により複数の前記第一中間信号各々に重みが乗算された信号各々に対応する複数の第二中間信号を生成して出力する第二中間信号生成工程と、
    　複数の前記第二中間信号に基づいて出力信号を生成し、前記出力信号を出力する複数の出力信号生成工程と、
    　複数の前記出力信号生成回路各々が出力した前記出力信号の総和を演算する和演算工程と、
    　を含む積和演算方法。
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