WO2020183843A1 - 制御回路および測距システム - Google Patents

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voltage
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Definitions

  • the present disclosure relates to a control circuit and a ranging system.
  • a distance measurement method called the direct ToF (Time of Flight) method As one of the distance measurement methods that measure the distance to the object to be measured using light, a distance measurement method called the direct ToF (Time of Flight) method is known.
  • the direct ToF method the light emitted from the light source receives the reflected light reflected by the object to be measured by the light receiving element, and the distance to the target is based on the time from the emission of the light to the reception as the reflected light.
  • a control circuit includes a first wiring, a second wiring, a current supply unit, a first withstand voltage unit, an inverter, and a second withstand voltage unit.
  • a first power supply voltage is applied to the first wiring.
  • a second power supply voltage lower than the first power supply voltage is applied to the second wiring.
  • the current supply unit supplies a predetermined current to the SPAD (Single Photon Avalanche Diode) element from the first wiring.
  • the first withstand voltage section holds the low voltage side of the current supply section at a voltage equal to or higher than the second power supply voltage.
  • the inverter is connected to the cathode of the SPAD element.
  • the second withstand voltage portion holds the inverter at a voltage equal to or lower than the second power supply voltage. Further, the second withstand voltage portion has an N-type first transistor and a P-type second transistor.
  • the N-type first transistor is provided between the cathode of the SPAD element and the input terminal of the inverter, and the gate is connected to the second wiring.
  • the P-type second transistor is provided between the second wiring and the source of the first transistor, and the gate is connected to the output terminal of the inverter.
  • the sensitivity characteristics of the SPAD element can be improved.
  • the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • FIG. 3 is a circuit diagram showing a configuration example of a pulse output unit according to an embodiment of the present disclosure. It is explanatory drawing which shows the operation of the pulse output part at the time of operating the SPAD element in the embodiment of this disclosure by the timing chart. It is explanatory drawing which shows the operation of the pulse output part with the timing chart when the operation of the SPAD element is stopped in the Embodiment of this disclosure.
  • a distance measuring method called a direct ToF method As one of the distance measuring methods for measuring the distance to the object to be measured using light, a distance measuring method called a direct ToF method is known.
  • the light emitted from the light source receives the reflected light reflected by the object to be measured by the light receiving element, and the distance to the target is based on the time from the emission of the light to the reception as the reflected light. To measure.
  • the sensitivity characteristic of the SPAD element improves as the value of the voltage applied to the cathode of the SPAD element increases, while the voltage applied to the cathode of the SPAD element is higher than the withstand voltage of the various transistors constituting the application circuit. This is because it is difficult to increase the value.
  • the present disclosure relates to a technique for performing distance measurement using light. Therefore, in order to facilitate understanding of the embodiment of the present disclosure, a distance measuring method applicable to the embodiment will be described with reference to FIGS. 1 and 2.
  • FIG. 1 is a diagram schematically showing distance measurement by the direct ToF method applicable to the embodiment of the present disclosure.
  • the ToF method is directly applied as the distance measuring method.
  • the light emitted from the light source unit 2 L1 receives the reflected light L2 reflected by the object 100 to be measured by the light receiving unit 3, and the distance is measured based on the time difference between the light emission timing and the light receiving timing. It is a method to do.
  • the distance measuring device 1 includes a light source unit 2 and a light receiving unit 3.
  • the distance measuring device 1 is an example of a distance measuring system.
  • the light source unit 2 has, for example, a light source 4 (see FIG. 3) which is a laser diode, and is driven so as to emit laser light in a pulsed manner.
  • the emitted light L1 from the light source unit 2 is reflected by the object to be measured 100 and is received by the light receiving unit 3 as reflected light L2.
  • the light receiving unit 3 includes a pixel array unit 6 (see FIG. 3) that converts light into an electric signal by photoelectric conversion, and outputs a signal corresponding to the received light.
  • time t 0 the time when the light source unit 2 emits light
  • time t 3 the time when the light receiving unit 3 receives the reflected light L2 reflected by the object 100 from the light source unit 2 (light receiving timing). ) Is time t 1 .
  • the distance D between the distance measurement apparatus 1 and the object to be measured 100 is calculated by the following equation (1).
  • D (c / 2) ⁇ (t 1 ⁇ t 0 )... (1)
  • the distance measuring device 1 may repeat the above-mentioned processing a plurality of times. Further, the light receiving unit 3 may have a plurality of SPAD elements 6a (see FIG. 4), and the distance D may be calculated based on each light receiving timing when the reflected light L2 is received by each SPAD element 6a.
  • the distance measuring device 1 sets the time t m (hereinafter, also referred to as “light receiving time t m ”) from the light emitting timing time t 0 to the light receiving timing when the light is received by the light receiving unit 3 (bins). ) To classify and generate a histogram.
  • FIG. 2 is a diagram showing an example of a histogram based on the time when the light receiving unit 3 is applicable, which is applicable to the embodiment of the present disclosure.
  • the horizontal axis indicates the bin and the vertical axis indicates the frequency for each bin.
  • the bins are obtained by classifying the light receiving time t m for each predetermined unit time d.
  • bin # 0 is 0 ⁇ t m ⁇ d
  • bin # 1 is d ⁇ t m ⁇ 2 ⁇ d
  • bin # 2 is 2 ⁇ d ⁇ t m ⁇ 3 ⁇ d
  • Bin # (N). -2) is (N-2) ⁇ d ⁇ t m ⁇ (N-1) ⁇ d.
  • the distance measuring device 1 counts the number of times the light receiving time t m is acquired based on the bin, obtains the frequency 200 for each bin, and generates a histogram.
  • the light receiving unit 3 also receives light other than the reflected light L2 from which the emitted light L1 emitted from the light source unit 2 is reflected.
  • ambient light is light that is randomly incident on the light receiving unit 3, and the ambient light component 201 due to the ambient light in the histogram becomes noise for the target reflected light L2.
  • the target reflected light L2 is light received according to a specific distance and appears as an active light component 202 in the histogram.
  • the bin corresponding to the frequency of the peak in the active light component 202 is the bin corresponding to the distance D of the object to be measured 100.
  • the distance measuring device 1 acquires the representative time of the bottle (for example, the time in the center of the bottle) as the time t 1 described above, and calculates the distance D to the object to be measured 100 according to the above formula (1). be able to. As described above, by using a plurality of light reception results, it is possible to perform appropriate distance measurement for random noise.
  • FIG. 3 is a block diagram showing a configuration example of the distance measuring device 1 according to the embodiment of the present disclosure.
  • the distance measuring device 1 includes a light source unit 2 and a light receiving unit 3.
  • the light source unit 2 has a light source 4 and a light source driving unit 5.
  • the light source 4 is composed of, for example, a laser diode such as a vertical cavity surface emitting laser (VCSEL: Vertical Cavity Surface Emitting LASER).
  • VCSEL Vertical Cavity Surface Emitting LASER
  • the light source 4 is not limited to the VCSEL, and a laser diode array in which laser diodes are arranged on a line may be used.
  • the light source driving unit 5 drives the light source 4.
  • the light source driving unit 5 drives the light source 4 so that the light source 4 emits the emitted light L1 having a predetermined timing and a pulse width based on a light emission control signal from the control unit 8 of the light receiving unit 3, for example.
  • the light source driving unit 5 can drive the light source 4 so that the laser light is scanned in the direction perpendicular to the line, for example, from the light source 4 having the laser diodes arranged on the line.
  • the light receiving unit 3 has a pixel array unit 6, a pulse output unit 7, and a control unit 8.
  • the pixel array unit 6 has a plurality of SPAD elements 6a (see FIG. 4) arranged in a two-dimensional lattice pattern.
  • SPAD element 6a when a large reverse bias voltage that causes an avalanche multiplier is applied to the cathode, the avalanche multiplier is internally generated due to the electrons generated in response to the incident of one photon.
  • the SPAD element 6a has a characteristic that a large current flows according to the incident of one photon. Then, the SPAD element 6a can detect the incident of one photon contained in the reflected light L2 with high sensitivity by utilizing such a characteristic.
  • the operation of the plurality of SPAD elements 6a in the pixel array unit 6 is controlled by the control unit 8.
  • the control unit 8 may control the reading of the signal from each SPAD element 6a for each block including (n ⁇ m) SPAD elements 6a of n pixels in the row direction and m pixels in the column direction. it can.
  • control unit 8 can read the signal from each SPAD element 6a by scanning each SPAD element 6a in the row direction and by scanning each row in the column direction in units of the block.
  • control unit 8 may independently read a signal from each SPAD element 6a.
  • the signal generated by the SPAD element 6a of the pixel array unit 6 is supplied to the pulse output unit 7.
  • the pulse output unit 7 outputs a predetermined pulse signal as a digital signal to the control unit 8 in response to the signal generated by the SPAD element 6a.
  • the details of the pulse output unit 7 will be described later.
  • the control unit 8 controls the overall operation of the distance measuring device 1 according to a program incorporated in advance, for example.
  • the control unit 8 controls the light emission timing of the light source 4 by controlling the light source driving unit 5.
  • control unit 8 generates the histogram shown in FIG. 2 based on the pulse signal output from the pulse output unit 7. Further, the control unit 8 performs a predetermined calculation process based on the generated histogram data to calculate the distance D to the DUT 100.
  • FIG. 4 is a schematic diagram showing an example of a device configuration applicable to the light receiving unit 3 according to the embodiment of the present disclosure.
  • the light receiving unit 3 is configured by laminating a light receiving chip 3a made of a semiconductor chip and a logic chip 3b, respectively.
  • the light receiving chip 3a and the logic chip 3b are shown in a separated state for easy understanding.
  • the SPAD elements 6a are arranged in a two-dimensional lattice pattern in the region of the pixel array unit 6.
  • the logic chip 3b is provided with a pulse output unit 7 and a control unit 8.
  • the configuration of the light receiving chip 3a and the logic chip 3b is not limited to the example of FIG.
  • FIG. 5 is a circuit diagram showing a configuration example of the pulse output unit 7 according to the embodiment of the present disclosure.
  • the pulse output unit 7 includes a first wiring 10, a second wiring 11, a current supply unit 20, an enable unit 30, a first withstand voltage unit 40, and a second withstand voltage.
  • a unit 50 and an inverter 60 are provided.
  • the enable unit 30 has a first enable unit 31 and a second enable unit 32.
  • the first power supply voltage Vdd1 is applied to the first wiring 10.
  • the first power supply voltage Vdd1 is a voltage (for example, 5V) higher than the withstand voltage (for example, 3.3V) of various transistors constituting the pulse output unit 7.
  • a second power supply voltage Vdd2 is applied to the second wiring 11.
  • the second power supply voltage Vdd2 is a voltage (for example, 2.5V) lower than the withstand voltage of the first power supply voltage Vdd1 and the various transistors constituting the pulse output unit 7.
  • the first power supply voltage Vdd1 and the second power supply voltage Vdd2 are not limited to the above examples, and the first power supply voltage Vdd1 is a value higher than the withstand voltage of various transistors, and the second power supply voltage Vdd2 is If the value is lower than the withstand voltage of various transistors, it can be adjusted as appropriate.
  • first power supply voltage Vdd1 and the second power supply voltage Vdd2 can be appropriately adjusted as long as the potential difference between the first power supply voltage Vdd1 and the second power supply voltage Vdd2 is lower than the withstand voltage of various transistors. Is.
  • the current supply unit 20 supplies a predetermined current from the first wiring 10 to the SPAD element 6a.
  • the current supply unit 20 has a P-type transistor 21 and a P-type transistor 22 connected in series.
  • the P-type transistor 21 is an example of a third transistor.
  • the source of the P-type transistor 21 is connected to the first wiring 10
  • the drain of the P-type transistor 21 is connected to the source of the P-type transistor 22
  • the gate of the P-type transistor 21 is connected to the second wiring 11. Further, the substrate potential of the P-type transistor 21 is the same potential as the drain of the P-type transistor 21.
  • the source of the P-type transistor 22 is connected to the drain of the P-type transistor 21.
  • the drain of the P-type transistor 22 is connected to the source of the P-type transistor 33 included in the first enable unit 31 of the enable unit 30.
  • the substrate potential of the P-type transistor 22 is the same potential as the source of the P-type transistor 22.
  • control unit 8 inputs a predetermined reference voltage V REF to the gate of the P-type transistor 22.
  • the current supply unit 20 SPADs a predetermined current controlled by the reference voltage V REF via the first enable unit 31 of the enable unit 30, the first withstand voltage unit 40, and the signal line 12. It is supplied to the cathode of the element 6a.
  • the signal line 12 is connected between the cathode of the SPAD element 6a and the input terminal of the inverter 60 via the connection portion 6b of the pixel array portion 6 and the N-type transistor 51 of the second withstand voltage portion 50. Further, the anode of the SPAD element 6a is grounded, and the output terminal of the inverter 60 is connected to the control unit 8 (see FIG. 3) via the node 13.
  • the enable unit 30 executes and stops the operation of the SPAD element 6a based on the enable signal sent from the outside (for example, the control unit 8).
  • the upper channel P-type transistor 33 and the lower channel N-type transistor 34 form a CMOS circuit.
  • the first enable unit 31 executes and stops the operation of the SPAD element 6a by inputting the first enable signal E1 which is a part of the enable signal to the CMOS circuit.
  • the P-type transistor 33 becomes conductive, so that the node 35, which is the output unit of the CMOS circuit, is the current supply unit. Connected to 20.
  • a predetermined current can be supplied from the current supply unit 20 to the SPAD element 6a, so that the first enable unit 31 can operate the SPAD element 6a.
  • the P-type transistor 33 functions as a part of the current supply unit 20.
  • the N-type transistor 34 becomes conductive, so that the node 35, which is the output unit of the CMOS circuit, is second. Is connected to the wiring 11. That is, the node 35 is held at the second power supply voltage Vdd2.
  • the supply of current from the current supply unit 20 to the SPAD element 6a can be stopped, so that the first enable unit 31 can stop the operation of the SPAD element 6a.
  • the details of the second enable unit 32 will be described later.
  • the first withstand voltage unit 40 holds the low voltage side (that is, the node 35) of the current supply unit 20 at a voltage equal to or higher than the second power supply voltage Vdd2.
  • the first pressure-resistant portion 40 has a P-type transistor 41.
  • the source of the P-type transistor 41 is connected to the node 35.
  • the drain of the P-type transistor 41 is connected to the SPAD element 6a side of the N-type transistor 51 on the signal line 12.
  • the substrate potential of the P-type transistor 41 is the same potential as the source of the P-type transistor 41.
  • the P-type transistor 41 can hold the voltage of the node 35 at a voltage equal to or higher than the second power supply voltage Vdd2. That is, the first withstand voltage unit 40 can hold the node 35 at a voltage equal to or higher than the second power supply voltage Vdd2.
  • the second withstand voltage section 50 holds the inverter 60 at a voltage equal to or lower than the second power supply voltage Vdd2.
  • the second pressure-resistant portion 50 includes an N-type transistor 51 and a P-type transistor 52.
  • the N-type transistor 51 is an example of the first transistor
  • the P-type transistor 52 is an example of the second transistor.
  • the drain of the N-type transistor 51 is connected to the cathode of the SPAD element 6a via the connection portion 6b of the pixel array portion 6.
  • the source of the N-type transistor 51 is connected to the input terminal of the inverter 60.
  • the substrate potential of the N-type transistor 51 is the same potential as the source of the N-type transistor 51.
  • the second withstand voltage unit 50 can hold the inverter 60 at a voltage equal to or lower than the second power supply voltage Vdd2.
  • the source of the P-type transistor 52 is connected to the second wiring 11.
  • the source of the P-type transistor 52 is connected to the source of the N-type transistor 51 via the signal line 12.
  • the gate of the P-type transistor 52 is connected to the output terminal of the inverter 60 via the node 13. The function of the P-type transistor 52 will be described later.
  • the second enable unit 32 of the enable unit 30 has an N-type transistor 36.
  • the drain of the N-type transistor 36 is connected to the inverter 60 side of the N-type transistor 51 on the signal line 12.
  • the source of the N-type transistor 36 is grounded.
  • the second enable unit 32 executes and stops the operation of the SPAD element 6a by inputting the second enable signal E2, which is a part of the enable signal, to the gate of the N-type transistor 36.
  • the N-type transistor 36 is disconnected, so that the signal from the SPAD element 6a can be input to the inverter 60.
  • the second enable unit 32 can reflect the operation of the SPAD element 6a on the output of the pulse output unit 7.
  • the N-type transistor 36 becomes conductive, so that the cathode of the SPAD element 6a can be clamped to the ground potential. it can. As a result, a large reverse bias voltage is not applied to the cathode of the SPAD element 6a, so that the second enable unit 32 can prevent the SPAD element 6a from operating.
  • FIG. 6 is an explanatory diagram showing the operation of the pulse output unit 7 when the SPAD element 6a is operated in the embodiment of the present disclosure with a timing chart.
  • the first enable signal E1 having the same voltage as the second power supply voltage Vdd2 is input to the first enable unit 31. Further, a second enable signal E2, which is a ground voltage, is input to the second enable unit 32.
  • a reverse bias first power supply voltage Vdd1 is applied to the SPAD element 6a until a state called Geiger mode, which is on the verge of avalanche amplification, is reached. That is, in the initial state, the signal S1 output from the cathode of the SPAD element 6a becomes the first power supply voltage Vdd1.
  • the signal S2 output from the current supply unit 20 via the node 35 becomes the first power supply voltage Vdd1 like the signal S1.
  • the drain voltage of the N-type transistor 51 is the first power supply voltage Vdd1
  • the gate voltage of the N-type transistor 51 is the first.
  • the power supply voltage of 2 is Vdd2. Therefore, when the signal S1 is the first power supply voltage Vdd1, the N-type transistor 51 is in a disconnected state.
  • the low level signal S4 is input to the gate of the P-type transistor 52. Then, the P-type transistor 52 becomes conductive.
  • the voltage between the source of the N-type transistor 51 and the input terminal of the inverter 60 (hereinafter, also referred to as signal S3) becomes the second power supply voltage Vdd2. Since the second power supply voltage Vdd2 having a threshold voltage Vth or higher is input to the inverter 60 as the signal S3, the signal S4 output from the inverter 60 remains at a low level.
  • the first power supply voltage Vdd1 is applied to the drain of the N-type transistor 51, and the second power supply voltage Vdd2 is applied to the source of the N-type transistor 51.
  • the pulse output unit 7 feeds back the output of the inverter 60 to the P-type transistor 52, so that the second source of the N-type transistor 51 is in the initial state, that is, when the signal S1 is the first power supply voltage Vdd1. Power supply voltage Vdd2 can be applied.
  • the N-type transistor 51 has a withstand voltage lower than that of the first power supply voltage Vdd1, it is possible to prevent the N-type transistor 51 from being damaged.
  • the SPAD element 6a breaks down and a current is supplied from the current supply unit 20.
  • the signal S1 sharply decreases from the first power supply voltage Vdd1.
  • the signal S2 sharply decreases from the first power supply voltage Vdd1 together with the signal S1.
  • the signal S2 stops lowering at a voltage Va larger than the second power supply voltage Vdd2 at the time T2. This is because the second power supply voltage Vdd2 is applied to the gate of the P-type transistor 41.
  • this voltage Va is a value obtained by adding the threshold voltage of the P-type transistor 41 to the second power supply voltage Vdd2, and is a voltage lower than the withstand voltage of various transistors (for example, the P-type transistor 41).
  • the current supply unit 20 is formed of various transistors having a withstand voltage lower than that of the first power supply voltage Vdd1, it is possible to prevent the various transistors from being damaged.
  • the drain-gate voltage of the N-type transistor 51 becomes zero, so that the N-type transistor 51 becomes conductive.
  • the signal S3 sharply decreases from the second power supply voltage Vdd2 together with the signal S1.
  • the inverter 60 outputs a high level (for example, the second power supply voltage Vdd2) signal S4.
  • the signals S1 and S3 stop lowering at zero (V). Further, the signal S1 and the signal S3 are raised by recharging the SPAD element 6a via the current supply unit 20 (so-called quenching operation).
  • the voltage Va is applied to the source of the P-type transistor 41, and the drain of the P-type transistor 41 is zero (V).
  • the applied voltage Va is lower than the withstand voltage of the P-type transistor 41, in the embodiment, even if the signal S1 or the like becomes zero (V), the P-type transistor 41 is prevented from being damaged. can do.
  • the high-level signal S4 is input to the gate of the P-type transistor 52, so that the P-type transistor 52 is in a disconnected state.
  • the inverter 60 outputs the low-level signal S4.
  • the P-type transistor 52 becomes conductive, so that a current is supplied to the SPAD element 6a via the P-type transistor 52 and the N-type transistor 51. Therefore, the signal S1 and the signal S3 rise sharply.
  • the drain-gate voltage of the N-type transistor 51 becomes larger than zero, so that the N-type transistor 51 is in a disconnected state.
  • the signal S3 stays high at the second power supply voltage Vdd2 at the time T6, and is held at the second power supply voltage Vdd2 after the time T6.
  • the P-type transistor 52 or the inverter 60 is formed by various transistors having a withstand voltage lower than the first power supply voltage Vdd1, it is possible to prevent the P-type transistor 52 or the inverter 60 from being damaged. can do.
  • the signal S1 and the signal S2 (that is, the cathode of the SPAD element 6a) return to the first power supply voltage Vdd1 in the initial state at time T8, and the SPAD element 6a and the pulse output unit 7 return to the initial state.
  • the pulse output unit 7 can apply the first power supply voltage Vdd1 which is a voltage higher than the withstand voltage of various transistors to the cathode of the SPAD element 6a. Therefore, according to the embodiment, the sensitivity characteristic of the SPAD element 6a can be improved.
  • the second power supply voltage Vdd1 is supplied to the first wiring 10 before the first power supply voltage Vdd1 is supplied.
  • a second power supply voltage Vdd2 is supplied to the wiring 11.
  • the second power supply voltage Vdd2 is supplied before the first power supply voltage Vdd1 is supplied, the second power supply voltage Vdd2 is applied to the drain of the P-type transistor 22 in the current supply unit 20. Will be done.
  • the parasitic diode formed between the drain of the P-type transistor 22 and the substrate is turned on, so that a current may flow in the P-type transistor 22.
  • the P-type transistor 21 in which the substrate potential and the drain have the same potential is provided in the current supply unit 20 in series with the P-type transistor 22. Since the drain and the substrate potential of the P-type transistor 21 are the same potential, the internal parasitic diode does not turn on even if the second power supply voltage Vdd2 is applied to the drain.
  • the current supply unit 20 is filled with power. It is possible to suppress the flow of electric current.
  • FIG. 7 is an explanatory diagram showing the operation of the pulse output unit 7 when the operation of the SPAD element 6a is stopped in the embodiment of the present disclosure with a timing chart.
  • the first enable signal E1 having the same voltage as the first power supply voltage Vdd1 is input to the first enable unit 31.
  • the N-type transistor 34 becomes conductive, so that the node 35, which is the output unit of the CMOS circuit, is connected to the second wiring 11. Therefore, since the source and the gate of the P-type transistor 41 have the same potential, the P-type transistor 41 is in a disconnected state. As a result, the current supply from the current supply unit 20 to the SPAD element 6a can be stopped.
  • the second enable signal E2 having the same voltage as the second power supply voltage Vdd2 is input to the second enable unit 32.
  • the N-type transistor 51 is clamped to the ground potential, and the N-type transistor 51 is in a conductive state, so that the cathode of the SPAD element 6a is also clamped to the ground potential.
  • the inverter 60 outputs a high level (for example, the second power supply voltage Vdd2) signal S4.
  • the SPAD element is input by inputting the predetermined first enable signal E1 to the first enable unit 31 and inputting the predetermined second enable signal E2 to the second enable unit 32.
  • the operation of 6a can be stopped.
  • another first enable signal E1 is input to the first enable unit 31, and another second enable signal E2 is input to the second enable unit 32.
  • the SPAD element 6a By inputting, the SPAD element 6a can be operated.
  • the operation of the SPAD element 6a can be performed and stopped by switching between the first enable signal E1 and the second enable signal E2.
  • the pulse output unit 7 sends a high-level signal S4 to the control unit 8, but the control unit 8 turns off the high-level signal S4. It should be processed as.
  • the control circuit includes a first wiring 10, a second wiring 11, a current supply unit 20, a first pressure-resistant unit 40, an inverter 60, and a second pressure-resistant unit 50.
  • a first power supply voltage Vdd1 is applied to the first wiring 10.
  • a second power supply voltage Vdd2 lower than the first power supply voltage Vdd1 is applied to the second wiring 11.
  • the current supply unit 20 supplies a predetermined current from the first wiring 10 to the SPAD element 6a.
  • the first withstand voltage unit 40 holds the low voltage side of the current supply unit 20 at a voltage equal to or higher than the second power supply voltage Vdd2.
  • the inverter 60 is connected to the cathode of the SPAD element 6a.
  • the second withstand voltage section 50 holds the inverter 60 at a voltage equal to or lower than the second power supply voltage Vdd2. Further, the second withstand voltage portion 50 includes an N-type first transistor (N-type transistor 51) and a P-type second transistor (P-type transistor 52).
  • the N-type first transistor (N-type transistor 51) is provided between the cathode of the SPAD element 6a and the input terminal of the inverter 60, and the gate is connected to the second wiring 11.
  • the P-type second transistor (P-type transistor 52) is provided between the second wiring 11 and the source of the first transistor (N-type transistor 51), and the gate is connected to the output terminal of the inverter 60.
  • the first power supply voltage Vdd1 is higher than the withstand voltage of the first transistor (N-type transistor 51) and the second transistor (P-type transistor 52).
  • the second power supply voltage Vdd2 is lower than the withstand voltage of the first transistor (N-type transistor 51) and the second transistor (P-type transistor 52).
  • the potential difference between the first power supply voltage Vdd1 and the second power supply voltage Vdd2 is lower than the withstand voltage of the first transistor (N-type transistor 51) and the second transistor (P-type transistor 52).
  • the current supply unit 20 is of a P type in which the source is connected to the first wiring 10, the gate is connected to the second wiring 11, and the drain is the same potential as the substrate potential. It has a third transistor (P-type transistor 21).
  • control circuit further includes an enable unit 30 that executes and stops the operation of the SPAD element 6a based on the enable signal.
  • the enable unit 30 has a first enable unit 31 and a second enable unit 32.
  • the first enable unit 31 holds the low voltage side of the current supply unit 20 at the second power supply voltage Vdd2 based on the enable signal (first enable signal E1).
  • the second enable unit 32 grounds the input terminal of the inverter 60 based on the enable signal (second enable signal E2).
  • the current supply unit 20 is composed of the P-type transistor 21 and the P-type transistor 22 is shown, but when the current supply unit 20 is composed of the P-type transistor 21 and the P-type transistor 22 Not limited.
  • the first enable unit 31 is composed of a CMOS circuit
  • the case where the first enable unit 31 is composed of a CMOS circuit is not limited to the case.
  • the second enable unit 32 is composed of the N-type transistor 36
  • the case where the second enable unit 32 is composed of the N-type transistor 36 is not limited to the case.
  • the first withstand voltage portion 40 is composed of the P-type transistor 41
  • the first withstand voltage portion 40 is not limited to the case where the P-type transistor 41 is formed.
  • the second withstand voltage portion 50 is composed of the N-type transistor 51 and the P-type transistor 52 is shown, but the second withstand voltage portion 50 is composed of the N-type transistor 51 and the P-type transistor 52. It is not limited to the case where it is done.
  • the present technology can also have the following configurations.
  • SPAD Single Photon Avalanche Diode
  • a P-type second transistor provided between the second wiring and the source of the first transistor and having a gate connected to the output terminal of the inverter.
  • Control circuit with. (2) The first power supply voltage is higher than the withstand voltage of the first transistor and the second transistor.
  • the second power supply voltage is lower than the withstand voltage of the first transistor and the second transistor.
  • the control circuit according to (1) wherein the potential difference between the first power supply voltage and the second power supply voltage is lower than the withstand voltage of the first transistor and the second transistor.
  • the enable part is A first enable unit that holds the low voltage side of the current supply unit at the second power supply voltage based on the enable signal, and a first enable unit.
  • a second enable unit that grounds the input terminal of the inverter based on the enable signal, and The control circuit according to any one of (1) to (3) above.
  • a light source that irradiates the object to be measured with light, A SPAD element that outputs a signal when the light reflected from the object to be measured is received, and A first wiring to which a first power supply voltage is applied, a second wiring to which a second power supply voltage lower than the first power supply voltage is applied, and a predetermined wiring from the first wiring to the SPAD element.
  • a current supply unit that supplies the current, a first withstand voltage unit that holds the low voltage side of the current supply unit at a voltage equal to or higher than the second power supply voltage, an inverter connected to the cathode of the SPAD element, and the above.
  • a second withstand voltage portion that holds the inverter at a voltage equal to or lower than the second power supply voltage is provided, and the second withstand voltage portion is provided between the cathode of the SPAD element and the input terminal of the inverter.
  • a gate is provided between the N-type first transistor connected to the second wiring and the source of the second wiring and the first transistor, and the gate is connected to the output terminal of the inverter.
  • a control circuit having a second transistor of the type, Distance measuring system equipped with. (6)
  • the first power supply voltage is higher than the withstand voltage of the first transistor and the second transistor.
  • the second power supply voltage is lower than the withstand voltage of the first transistor and the second transistor.
  • the distance measuring system according to (5), wherein the potential difference between the first power supply voltage and the second power supply voltage is lower than the withstand voltage of the first transistor and the second transistor.
  • the control circuit further includes an enable unit that executes and stops the operation of the SPAD element based on the enable signal.
  • the enable part is A first enable unit that holds the low voltage side of the current supply unit at the second power supply voltage based on the enable signal, and a first enable unit.
  • a second enable unit that grounds the input terminal of the inverter based on the enable signal, and The distance measuring system according to any one of (5) to (7) above.
  • Second wiring 20 Current supply unit 21 P-type transistor (an example of a third transistor) 30 Enable section 31 First enable section 32 Second enable section 40 First withstand voltage section 50 Second withstand voltage section 51 N-type transistor (an example of the first transistor) 52 P-type transistor (an example of a second transistor) 60 inverter

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Abstract

本開示に係る制御回路は、第１の電源電圧（Ｖｄｄ１）が印加される第１の配線（１０）と、第１の電源電圧（Ｖｄｄ１）より低い第２の電源電圧（Ｖｄｄ２）が印加される第２の配線（２０）と、第１の配線（１０）からＳＰＡＤ素子（６ａ）に所定の電流を供給する電流供給部（２０）と、電流供給部（２０）の低圧側を第２の電源電圧（Ｖｄｄ２）以上の電圧に保持する第１の耐圧部（４０）と、ＳＰＡＤ素子（６ａ）のカソードに接続されるインバータ（６０）と、インバータ（６０）を第２の電源電圧（Ｖｄｄ２）以下の電圧に保持しＳＰＡＤ素子（６ａ）のカソードとインバータ（６０）の入力端子との間に設けられゲートが第２の配線（１１）に接続されるＮ型の第１トランジスタと第２の配線（１１）と第１トランジスタのソースとの間に設けられゲートがインバータ（６０）の出力端子に接続されるＰ型の第２トランジスタとを有する第２の耐圧部（５０）とを備える。

Description

制御回路および測距システム
　本開示は、制御回路および測距システムに関する。
　光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ(Time　of　Flight)方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する（たとえば、特許文献１参照）。
特開２０１４－０８１２５４号公報
　しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ（Single　Photon　Avalanche　Diode）素子の感度特性を向上させることは困難である。
　そこで、本開示では、ＳＰＡＤ素子の感度特性を向上させることができる制御回路および測距システムを提案する。
　本開示によれば、制御回路が提供される。制御回路は、第１の配線と、第２の配線と、電流供給部と、第１の耐圧部と、インバータと、第２の耐圧部とを備える。第１の配線には、第１の電源電圧が印加される。第２の配線には、前記第１の電源電圧よりも低い第２の電源電圧が印加される。電流供給部は、前記第１の配線からＳＰＡＤ（Single　Photon　Avalanche　Diode）素子に所定の電流を供給する。第１の耐圧部は、前記電流供給部の低圧側を前記第２の電源電圧以上の電圧に保持する。インバータは、前記ＳＰＡＤ素子のカソードに接続される。第２の耐圧部は、前記インバータを前記第２の電源電圧以下の電圧に保持する。また、前記第２の耐圧部は、Ｎ型の第１トランジスタと、Ｐ型の第２トランジスタとを有する。Ｎ型の第１トランジスタは、前記ＳＰＡＤ素子のカソードと前記インバータの入力端子との間に設けられ、ゲートが前記第２の配線に接続される。Ｐ型の第２トランジスタは、前記第２の配線と前記第１トランジスタのソースとの間に設けられ、ゲートが前記インバータの出力端子に接続される。
　本開示によれば、ＳＰＡＤ素子の感度特性を向上させることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。 本開示の実施形態に適用可能である受光部が受光した時刻に基づく一例のヒストグラムを示す図である。 本開示の実施形態に係る測距装置の構成例を示すブロック図である。 本開示の実施形態に係る受光部に適用可能であるデバイスの構成の例を示す模式図である。 本開示の実施形態に係るパルス出力部の構成例を示す回路図である。 本開示の実施形態においてＳＰＡＤ素子を動作させている場合のパルス出力部の動作をタイミングチャートで示す説明図である。 本開示の実施形態においてＳＰＡＤ素子の動作を停止させた場合のパルス出力部の動作をタイミングチャートで示す説明図である。
　以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する。
　しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ素子の感度特性を向上させることは困難である。
　なぜなら、ＳＰＡＤ素子の感度特性は、かかるＳＰＡＤ素子のカソードに印加される電圧の値が高いほど向上する一方、印加回路を構成する各種トランジスタの耐電圧よりもＳＰＡＤ素子のカソードに印加される電圧の値を高くすることは困難であるからである。
　そこで、上述の問題点を克服し、ＳＰＡＤ素子の感度特性を向上させることができる制御回路および測距システムの実現が期待されている。
［測距方法］
　本開示は、光を用いて測距を行う技術に関するものである。そこで、本開示の実施形態の理解を容易とするために、図１および図２を参照しながら、実施形態に適用可能な測距方法について説明する。
　図１は、本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。実施形態では、測距方式として直接ＴｏＦ方式を適用する。
　かかる直接ＴｏＦ方式は、光源部２からの射出光Ｌ１が被測定物１００により反射した反射光Ｌ２を受光部３により受光し、光の射出タイミングと受光タイミングとの差分の時間に基づき測距を行う方式である。
　測距装置１は、光源部２と、受光部３とを備える。測距装置１は、測距システムの一例である。光源部２は、たとえばレーザダイオードである光源４（図３参照）を有し、レーザ光をパルス状に発光するように駆動される。
　光源部２からの射出光Ｌ１は、被測定物１００により反射され、反射光Ｌ２として受光部３に受光される。受光部３は、光電変換によって光を電気信号に変換する画素アレイ部６（図３参照）を含み、受光した光に応じた信号を出力する。
　ここで、光源部２が発光した時刻（発光タイミング）を時間ｔ0、光源部２からの射出光Ｌ１が被測定物１００により反射された反射光Ｌ２を受光部３が受光した時刻（受光タイミング）を時間ｔ1とする。
　定数ｃを光速度（２．９９７９×１０8［ｍ／ｓｅｃ］）とすると、測距装置１と被測定物１００との間の距離Ｄは、次式（１）により計算される。
Ｄ＝(ｃ／２)×(ｔ1－ｔ0)　　…（１）
　なお、測距装置１は、上述の処理を、複数回繰り返して実行するとよい。また、受光部３は、複数のＳＰＡＤ素子６ａ（図４参照）を有し、各ＳＰＡＤ素子６ａに反射光Ｌ２が受光された各受光タイミングに基づき距離Ｄをそれぞれ算出してもよい。
　測距装置１は、発光タイミングの時間ｔ0から受光部３に光が受光された受光タイミングまでの時間ｔm（以下、「受光時間ｔm」とも呼称する。）を階級（ビン(bins)）に基づき分類し、ヒストグラムを生成する。
　図２は、本開示の実施形態に適用可能である受光部３が受光した時刻に基づく一例のヒストグラムを示す図である。図２において、横軸はビン、縦軸はビン毎の頻度を示す。ビンは、受光時間ｔmを所定の単位時間ｄ毎に分類したものである。
　具体的には、ビン＃０が０≦ｔm＜ｄ、ビン＃１がｄ≦ｔm＜２×ｄ、ビン＃２が２×ｄ≦ｔm＜３×ｄ、…、ビン＃（Ｎ－２）が(Ｎ－２)×ｄ≦ｔm＜(Ｎ－１)×ｄとなる。受光部３の露光時間を時間ｔepとした場合、ｔep＝Ｎ×ｄとなる。
　測距装置１は、受光時間ｔmを取得した回数をビンに基づき計数してビン毎の頻度２００を求め、ヒストグラムを生成する。ここで、受光部３は、光源部２からの射出光Ｌ１が反射された反射光Ｌ２以外の光も受光する。
　たとえば、対象となる反射光Ｌ２以外の光の例として、測距装置１の周囲の環境光がある。かかる環境光は、受光部３にランダムに入射する光であって、ヒストグラムにおける環境光による環境光成分２０１は、対象となる反射光Ｌ２に対するノイズとなる。
　一方、対象となる反射光Ｌ２は、特定の距離に応じて受光される光であって、ヒストグラムにおいてアクティブ光成分２０２として現れる。このアクティブ光成分２０２内のピークの頻度に対応するビンが、被測定物１００の距離Ｄに対応するビンとなる。
　測距装置１は、そのビンの代表時間（たとえばビンの中央の時間）を上述した時間ｔ1として取得することで、上述した式（１）に従い、被測定物１００までの距離Ｄを算出することができる。このように、複数の受光結果を用いることで、ランダムなノイズに対して適切な測距が実行可能となる。
［測距装置の構成］
　つづいて、実施形態に係る測距装置１の構成について、図３および図４を参照しながら説明する。図３は、本開示の実施形態に係る測距装置１の構成例を示すブロック図である。上述のように、測距装置１は、光源部２と、受光部３とを備える。
　光源部２は、光源４と、光源駆動部５とを有する。光源４は、たとえば、垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical　Cavity　Surface　Emitting　LASER）などのレーザダイオードで構成される。なお、光源４は、ＶＣＳＥＬに限られず、レーザダイオードがライン上に配列されたレーザダイオードアレイなどを用いてもよい。
　光源駆動部５は、光源４を駆動する。光源駆動部５は、たとえば、受光部３の制御部８からの発光制御信号に基づき、光源４から所定のタイミングおよびパルス幅を有する射出光Ｌ１が出射されるように光源４を駆動する。
　光源駆動部５は、たとえば、ライン上に配列されるレーザダイオードを有する光源４から、レーザ光がラインに垂直の方向にスキャンされるように光源４を駆動することができる。
　受光部３は、画素アレイ部６と、パルス出力部７と、制御部８とを有する。
　画素アレイ部６は、２次元格子状に配列される複数のＳＰＡＤ素子６ａ（図４参照）を有する。かかるＳＰＡＤ素子６ａは、アバランシ増倍が発生する大きな逆バイアス電圧をカソードに印加することにより、１光子の入射に応じて発生した電子に起因して、内部でアバランシ増倍が生じる。
　すなわち、ＳＰＡＤ素子６ａは、１光子の入射に応じて大電流が流れる特性を有する。そして、ＳＰＡＤ素子６ａでは、かかる特性を利用することで、反射光Ｌ２に含まれる１光子の入射を高感度で検知することができる。
　画素アレイ部６における複数のＳＰＡＤ素子６ａの動作は、制御部８によって制御される。たとえば、制御部８は、各ＳＰＡＤ素子６ａからの信号の読み出しを、行方向にｎ画素、列方向にｍ画素の、（ｎ×ｍ）個のＳＰＡＤ素子６ａを含むブロック毎に制御することができる。
　また、制御部８は、当該ブロックを単位として、各ＳＰＡＤ素子６ａを行方向にスキャンし、さらに行毎に列方向にスキャンして、各ＳＰＡＤ素子６ａから信号を読み出すことができる。
　なお、実施形態において、制御部８は、各ＳＰＡＤ素子６ａからそれぞれ単独に信号を読み出してもよい。画素アレイ部６のＳＰＡＤ素子６ａで発生する信号は、パルス出力部７に供給される。
　パルス出力部７は、ＳＰＡＤ素子６ａで発生する信号に応じて、所定のパルス信号をデジタル信号として制御部８に出力する。かかるパルス出力部７の詳細については後述する。
　制御部８は、たとえば予め組み込まれるプログラムに従い、測距装置１の全体の動作を制御する。たとえば、制御部８は、光源駆動部５を制御することにより、光源４の発光タイミングを制御する。
　また、制御部８は、パルス出力部７から出力されるパルス信号に基づいて、図２に示したヒストグラムを生成する。また、制御部８は、生成されたヒストグラムのデータに基づいて所定の演算処理を行い、被測定物１００までの距離Ｄを算出する。
　図４は、本開示の実施形態に係る受光部３に適用可能であるデバイスの構成の例を示す模式図である。図４において、受光部３は、それぞれ半導体チップからなる受光チップ３ａとロジックチップ３ｂとが積層されて構成される。なお、図４では、理解の容易のため、受光チップ３ａとロジックチップ３ｂとが分離された状態で示している。
　受光チップ３ａには、画素アレイ部６の領域にＳＰＡＤ素子６ａが２次元格子状に配列される。ロジックチップ３ｂには、パルス出力部７と、制御部８とが設けられる。なお、受光チップ３ａおよびロジックチップ３ｂの構成は、図４の例に限定されない。
［パルス出力部の構成および動作］
　つづいて、実施形態に係るパルス出力部７の構成および動作について、図５～図７を参照しながら説明する。図５は、本開示の実施形態に係るパルス出力部７の構成例を示す回路図である。
　図５に示すように、パルス出力部７は、第１の配線１０と、第２の配線１１と、電流供給部２０と、イネーブル部３０と、第１の耐圧部４０と、第２の耐圧部５０と、インバータ６０とを備える。また、イネーブル部３０は、第１のイネーブル部３１と、第２のイネーブル部３２とを有する。
　第１の配線１０には、第１の電源電圧Ｖｄｄ１が印加される。かかる第１の電源電圧Ｖｄｄ１は、パルス出力部７を構成する各種トランジスタの耐電圧（たとえば、３．３Ｖ）よりも高い電圧（たとえば、５Ｖ）である。
　第２の配線１１には、第２の電源電圧Ｖｄｄ２が印加される。かかる第２の電源電圧Ｖｄｄ２は、第１の電源電圧Ｖｄｄ１およびパルス出力部７を構成する各種トランジスタの耐電圧よりも低い電圧（たとえば、２．５Ｖ）である。
　なお、第１の電源電圧Ｖｄｄ１および第２の電源電圧Ｖｄｄ２は、上述の例に限られず、第１の電源電圧Ｖｄｄ１が各種トランジスタの耐電圧よりも高い値であり、第２の電源電圧Ｖｄｄ２が各種トランジスタの耐電圧よりも低い値であれば、適宜調整可能である。
　さらに、第１の電源電圧Ｖｄｄ１および第２の電源電圧Ｖｄｄ２は、第１の電源電圧Ｖｄｄ１と第２の電源電圧Ｖｄｄ２との電位差が各種トランジスタの耐電圧よりも低い値であれば、適宜調整可能である。
　電流供給部２０は、第１の配線１０からＳＰＡＤ素子６ａに所定の電流を供給する。電流供給部２０は、直列に接続されるＰ型トランジスタ２１およびＰ型トランジスタ２２を有する。Ｐ型トランジスタ２１は、第３のトランジスタの一例である。
　Ｐ型トランジスタ２１のソースは第１の配線１０に接続され、Ｐ型トランジスタ２１のドレインはＰ型トランジスタ２２のソースに接続され、Ｐ型トランジスタ２１のゲートは第２の配線１１に接続される。また、Ｐ型トランジスタ２１の基板電位は、Ｐ型トランジスタ２１のドレインと同電位である。
　Ｐ型トランジスタ２２のソースはＰ型トランジスタ２１のドレインに接続される。Ｐ型トランジスタ２２のドレインは、イネーブル部３０の第１のイネーブル部３１に含まれるＰ型トランジスタ３３のソースに接続される。Ｐ型トランジスタ２２の基板電位は、Ｐ型トランジスタ２２のソースと同電位である。
　また、制御部８は、Ｐ型トランジスタ２２のゲートに所定のリファレンス電圧ＶＲＥＦを入力する。これにより、電流供給部２０は、イネーブル部３０の第１のイネーブル部３１と、第１の耐圧部４０と、信号線１２とを介して、リファレンス電圧ＶＲＥＦで制御された所定の電流をＳＰＡＤ素子６ａのカソードに供給する。
　なお、信号線１２は、画素アレイ部６の接続部６ｂおよび第２の耐圧部５０のＮ型トランジスタ５１を介して、ＳＰＡＤ素子６ａのカソードとインバータ６０の入力端子との間を接続する。また、ＳＰＡＤ素子６ａのアノードは接地され、インバータ６０の出力端子はノード１３を介して制御部８（図３参照）に接続される。
　イネーブル部３０は、外部（たとえば、制御部８）から送られるイネーブル信号に基づいて、ＳＰＡＤ素子６ａの動作の実施および停止を行う。イネーブル部３０の第１のイネーブル部３１は、上チャネルのＰ型トランジスタ３３と、下チャネルのＮ型トランジスタ３４とがＣＭＯＳ回路となって構成される。
　そして、第１のイネーブル部３１は、かかるＣＭＯＳ回路にイネーブル信号の一部である第１のイネーブル信号Ｅ１が入力されることにより、ＳＰＡＤ素子６ａの動作の実施および停止を行う。
　たとえば、第２の電源電圧Ｖｄｄ２と同じ電圧の第１のイネーブル信号Ｅ１が入力されることにより、Ｐ型トランジスタ３３が導通状態となることから、ＣＭＯＳ回路の出力部であるノード３５が電流供給部２０に接続される。
　これにより、電流供給部２０からＳＰＡＤ素子６ａに所定の電流を供給することができることから、第１のイネーブル部３１は、ＳＰＡＤ素子６ａを動作させることができる。そしてこの場合、Ｐ型トランジスタ３３は、電流供給部２０の一部として機能する。
　一方で、第１の電源電圧Ｖｄｄ１と同じ電圧の第１のイネーブル信号Ｅ１が入力されることにより、Ｎ型トランジスタ３４が導通状態となることから、ＣＭＯＳ回路の出力部であるノード３５が第２の配線１１に接続される。すなわち、ノード３５は、第２の電源電圧Ｖｄｄ２で保持される。
　これにより、電流供給部２０からＳＰＡＤ素子６ａへの電流の供給を停止することができることから、第１のイネーブル部３１は、ＳＰＡＤ素子６ａの動作を停止させることができる。なお、第２のイネーブル部３２の詳細については後述する。
　第１の耐圧部４０は、電流供給部２０の低圧側（すなわち、ノード３５）を第２の電源電圧Ｖｄｄ２以上の電圧に保持する。第１の耐圧部４０は、Ｐ型トランジスタ４１を有する。
　Ｐ型トランジスタ４１のソースは、ノード３５に接続される。Ｐ型トランジスタ４１のドレインは、信号線１２においてＮ型トランジスタ５１よりもＳＰＡＤ素子６ａ側に接続される。Ｐ型トランジスタ４１の基板電位は、Ｐ型トランジスタ４１のソースと同電位である。
　また、Ｐ型トランジスタ４１のゲートは第２の配線１１に接続されることから、Ｐ型トランジスタ４１は、ノード３５の電圧を第２の電源電圧Ｖｄｄ２以上の電圧に保持することができる。すなわち、第１の耐圧部４０は、ノード３５を第２の電源電圧Ｖｄｄ２以上の電圧に保持することができる。
　第２の耐圧部５０は、インバータ６０を第２の電源電圧Ｖｄｄ２以下の電圧に保持する。第２の耐圧部５０は、Ｎ型トランジスタ５１と、Ｐ型トランジスタ５２とを有する。Ｎ型トランジスタ５１は、第１のトランジスタの一例であり、Ｐ型トランジスタ５２は、第２のトランジスタの一例である。
　Ｎ型トランジスタ５１のドレインは、画素アレイ部６の接続部６ｂを介してＳＰＡＤ素子６ａのカソードに接続される。Ｎ型トランジスタ５１のソースは、インバータ６０の入力端子に接続される。Ｎ型トランジスタ５１の基板電位は、Ｎ型トランジスタ５１のソースと同電位である。
　また、Ｎ型トランジスタ５１のゲートは第２の配線１１に接続されることから、インバータ６０の電圧が第２の電源電圧Ｖｄｄ２よりも大きくなる場合、Ｎ型トランジスタ５１は切断状態となる。これにより、第２の耐圧部５０は、インバータ６０を第２の電源電圧Ｖｄｄ２以下の電圧に保持することができる。
　Ｐ型トランジスタ５２のソースは、第２の配線１１に接続される。Ｐ型トランジスタ５２のソースは、信号線１２を介してＮ型トランジスタ５１のソースに接続される。Ｐ型トランジスタ５２のゲートは、ノード１３を介してインバータ６０の出力端子に接続される。かかるＰ型トランジスタ５２の機能については後述する。
　イネーブル部３０の第２のイネーブル部３２は、Ｎ型トランジスタ３６を有する。Ｎ型トランジスタ３６のドレインは、信号線１２においてＮ型トランジスタ５１よりもインバータ６０側に接続される。Ｎ型トランジスタ３６のソースは接地される。
　そして、第２のイネーブル部３２は、Ｎ型トランジスタ３６のゲートにイネーブル信号の一部である第２のイネーブル信号Ｅ２が入力されることにより、ＳＰＡＤ素子６ａの動作の実施および停止を行う。
　たとえば、グランド電圧である第２のイネーブル信号Ｅ２が入力されることにより、Ｎ型トランジスタ３６が切断状態となることから、ＳＰＡＤ素子６ａからの信号をインバータ６０に入力させることができる。これにより、第２のイネーブル部３２は、ＳＰＡＤ素子６ａの動作をパルス出力部７の出力に反映させることができる。
　また、第２の電源電圧Ｖｄｄ２と同じ電圧の第２のイネーブル信号Ｅ２が入力されることにより、Ｎ型トランジスタ３６が導通状態となることから、ＳＰＡＤ素子６ａのカソードを接地電位にクランプすることができる。これにより、ＳＰＡＤ素子６ａのカソードに大きな逆バイアス電圧が印加されなくなることから、第２のイネーブル部３２は、ＳＰＡＤ素子６ａを動作させないことができる。
　次に、図５に加えて図６も参照しながら、パルス出力部７の動作について説明する。図６は、本開示の実施形態においてＳＰＡＤ素子６ａを動作させている場合のパルス出力部７の動作をタイミングチャートで示す説明図である。
　ＳＰＡＤ素子６ａを動作させる場合、上述のように、第１のイネーブル部３１には、第２の電源電圧Ｖｄｄ２と同じ電圧の第１のイネーブル信号Ｅ１が入力される。また、第２のイネーブル部３２には、グランド電圧である第２のイネーブル信号Ｅ２が入力される。
　パルス出力部７の初期状態において、ＳＰＡＤ素子６ａには、ガイガーモードと呼ばれるなだれ増幅が起きる寸前の状態になるまで、逆バイアスの第１の電源電圧Ｖｄｄ１が印加されている。すなわち、初期状態において、ＳＰＡＤ素子６ａのカソードから出力される信号Ｓ１は、この第１の電源電圧Ｖｄｄ１となる。
　また、パルス出力部７の初期状態において、電流供給部２０からノード３５を介して出力される信号Ｓ２は、信号Ｓ１と同じく第１の電源電圧Ｖｄｄ１となる。
　また、ＳＰＡＤ素子６ａのカソードから出力される信号Ｓ１が第１の電源電圧Ｖｄｄ１である場合、Ｎ型トランジスタ５１のドレイン電圧は第１の電源電圧Ｖｄｄ１であり、Ｎ型トランジスタ５１のゲート電圧は第２の電源電圧Ｖｄｄ２である。したがって、信号Ｓ１が第１の電源電圧Ｖｄｄ１である場合、Ｎ型トランジスタ５１は切断状態となる。
　そして、パルス出力部７の初期状態では、インバータ６０から出力される信号Ｓ４がローレベル（たとえば、ゼロ（Ｖ））であることから、かかるローレベルの信号Ｓ４がＰ型トランジスタ５２のゲートに入力され、Ｐ型トランジスタ５２は導通状態となる。
　これにより、Ｎ型トランジスタ５１のソースとインバータ６０の入力端子との間の電圧（以下、信号Ｓ３とも呼称する。）は、第２の電源電圧Ｖｄｄ２となる。なお、インバータ６０にはしきい電圧Ｖｔｈ以上の第２の電源電圧Ｖｄｄ２が信号Ｓ３として入力されることから、インバータ６０から出力される信号Ｓ４はローレベルのままである。
　このように、パルス出力部７の初期状態では、Ｎ型トランジスタ５１のドレインに第１の電源電圧Ｖｄｄ１が印加され、Ｎ型トランジスタ５１のソースに第２の電源電圧Ｖｄｄ２が印加される。
　すなわち、パルス出力部７は、インバータ６０の出力をＰ型トランジスタ５２にフィードバックさせることにより、初期状態、即ち信号Ｓ１が第１の電源電圧Ｖｄｄ１である場合に、Ｎ型トランジスタ５１のソースに第２の電源電圧Ｖｄｄ２を印加することができる。
　したがって、実施形態によれば、第１の電源電圧Ｖｄｄ１よりも耐電圧が低いＮ型トランジスタ５１であっても、かかるＮ型トランジスタ５１が破損することを抑制することができる。
　そして、第１の電源電圧Ｖｄｄ１が印加されたＳＰＡＤ素子６ａに時間Ｔ１で１光子が入射すると、ＳＰＡＤ素子６ａがブレイクダウンして電流供給部２０から電流が供給される。これにより、信号Ｓ１は、第１の電源電圧Ｖｄｄ１から急激に減少する。
　同様に、信号Ｓ２は、信号Ｓ１とともに第１の電源電圧Ｖｄｄ１から急激に減少する。一方で、信号Ｓ２は、時間Ｔ２において、第２の電源電圧Ｖｄｄ２よりも大きい電圧Ｖａで下げ止まる。これは、Ｐ型トランジスタ４１のゲートに第２の電源電圧Ｖｄｄ２が印加されているためである。
　なお、この電圧Ｖａは、第２の電源電圧Ｖｄｄ２にＰ型トランジスタ４１のしきい値電圧を加えた値であり、各種トランジスタ（たとえば、Ｐ型トランジスタ４１）の耐電圧よりも低い電圧である。
　このように、信号Ｓ２が第２の電源電圧Ｖｄｄ２より低くなることを防止することにより、電流供給部２０を形成する各種トランジスタのソース－ドレイン間に、耐電圧よりも大きい電位差が生じることを抑制することができる。
　したがって、実施形態によれば、第１の電源電圧Ｖｄｄ１よりも耐電圧が低い各種トランジスタで電流供給部２０を形成した場合でも、かかる各種トランジスタが破損することを抑制することができる。
　そして、信号Ｓ１が第２の電源電圧Ｖｄｄ２になると、Ｎ型トランジスタ５１のドレイン－ゲート間電圧がゼロになることから、Ｎ型トランジスタ５１が導通状態となる。これにより、信号Ｓ３は、第２の電源電圧Ｖｄｄ２から信号Ｓ１とともに急激に減少する。
　そして、時間Ｔ３で信号Ｓ３がしきい電圧Ｖｔｈより小さくなると、インバータ６０はハイレベル（たとえば、第２の電源電圧Ｖｄｄ２）の信号Ｓ４を出力する。
　そして、信号Ｓ１および信号Ｓ３は、時間Ｔ４でＳＰＡＤ素子６ａ内のなだれ増幅が停止することから、ゼロ（Ｖ）で下げ止まる。さらに、信号Ｓ１および信号Ｓ３は、電流供給部２０を介してＳＰＡＤ素子６ａが再充電されることにより上昇する（いわゆるクエンチング動作）。
　また、信号Ｓ１および信号Ｓ３がゼロ（Ｖ）で下げ止まった時間Ｔ４において、Ｐ型トランジスタ４１のソースには電圧Ｖａが印加され、Ｐ型トランジスタ４１のドレインはゼロ（Ｖ）である。
　しかしながら、かかる電圧ＶａはＰ型トランジスタ４１の耐電圧よりも低い電圧であることから、実施形態では、信号Ｓ１などがゼロ（Ｖ）になった場合でも、Ｐ型トランジスタ４１が破損することを抑制することができる。
　また、インバータ６０からハイレベルの信号Ｓ４が出力された時間Ｔ３において、かかるハイレベルの信号Ｓ４がＰ型トランジスタ５２のゲートに入力されることから、Ｐ型トランジスタ５２は切断状態となる。
　これにより、第２の配線１１からＰ型トランジスタ５２およびＮ型トランジスタ５１を介してＳＰＡＤ素子６ａが再充電されることを抑制することができる。したがって、実施形態によれば、電流供給部２０以外の供給路からＳＰＡＤ素子６ａに電流が供給されることにより、ＳＰＡＤ素子６ａの動作が不安定になることを抑制することができる。
　そして、信号Ｓ３がしきい電圧Ｖｔｈ以上になった時間Ｔ５で、インバータ６０はローレベルの信号Ｓ４を出力する。これにより、Ｐ型トランジスタ５２が導通状態となることから、かかるＰ型トランジスタ５２およびＮ型トランジスタ５１を介して電流がＳＰＡＤ素子６ａに供給される。したがって、信号Ｓ１および信号Ｓ３は急激に上昇する。
　しかしながら、信号Ｓ１が第２の電源電圧Ｖｄｄ２より大きくなると、Ｎ型トランジスタ５１のドレイン－ゲート間電圧がゼロより大きくなることから、Ｎ型トランジスタ５１が切断状態となる。これにより、信号Ｓ３は、時間Ｔ６において第２の電源電圧Ｖｄｄ２で高止まり、時間Ｔ６以降は第２の電源電圧Ｖｄｄ２で保持される。
　これにより、Ｐ型トランジスタ５２やインバータ６０に対して、第２の電源電圧Ｖｄｄ２よりも大きい電圧が印加されることを抑制することができる。
　したがって、実施形態によれば、第１の電源電圧Ｖｄｄ１よりも耐電圧が低い各種トランジスタでＰ型トランジスタ５２やインバータ６０を形成した場合でも、かかるＰ型トランジスタ５２やインバータ６０が破損することを抑制することができる。
　そして、信号Ｓ１がさらに上昇し、ノード３５が電圧Ｖａ以上になった時間Ｔ７以降は、信号Ｓ２が信号Ｓ１とともに上昇する。最後に、信号Ｓ１および信号Ｓ２（すなわち、ＳＰＡＤ素子６ａのカソード）は、時間Ｔ８で初期状態の第１の電源電圧Ｖｄｄ１に復帰し、ＳＰＡＤ素子６ａおよびパルス出力部７は初期状態に戻る。
　ここまで説明したように、実施形態に係るパルス出力部７は、ＳＰＡＤ素子６ａのカソードに各種トランジスタの耐電圧よりも高い電圧である第１の電源電圧Ｖｄｄ１を印加することができる。したがって、実施形態によれば、ＳＰＡＤ素子６ａの感度特性を向上させることができる。
　また、実施形態では、上述のように、パルス出力部７を構成する各トランジスタに対して、ＳＰＡＤ素子６ａのすべての動作段階で耐電圧よりも大きい電位差が生じることを抑制することができる。
　したがって、実施形態によれば、耐電圧よりも高い第１の電源電圧Ｖｄｄ１を用いた場合でも、パルス出力部７を構成する各トランジスタが破損することを抑制することができる。
　なお、実施形態に係るパルス出力部７に電源を投入する際には、各種トランジスタの耐圧を確保するため、第１の配線１０に第１の電源電圧Ｖｄｄ１を供給するよりも先に、第２の配線１１に第２の電源電圧Ｖｄｄ２を供給する。
　一方で、第１の電源電圧Ｖｄｄ１を供給するよりも先に第２の電源電圧Ｖｄｄ２を供給した場合、電流供給部２０内のＰ型トランジスタ２２のドレインには、第２の電源電圧Ｖｄｄ２が印加される。
　これにより、かかるＰ型トランジスタ２２のドレインと基板との間に形成される寄生ダイオードがオンすることから、Ｐ型トランジスタ２２内に電流が流れる恐れがある。
　そこで、実施形態では、基板電位とドレインとが同電位であるＰ型トランジスタ２１を、Ｐ型トランジスタ２２と直列に電流供給部２０内に設けることとした。かかるＰ型トランジスタ２１は、ドレインと基板電位とが同電位であることから、ドレインに第２の電源電圧Ｖｄｄ２が印加されたとしても、内部の寄生ダイオードがオンすることはない。
　すなわち、実施形態によれば、基板電位とドレインとが同電位であるＰ型トランジスタ２１を電流供給部２０に設けることにより、パルス出力部７に電源を投入する際に、電流供給部２０内に電流が流れることを抑制することができる。
　図７は、本開示の実施形態においてＳＰＡＤ素子６ａの動作を停止させた場合のパルス出力部７の動作をタイミングチャートで示す説明図である。
　ＳＰＡＤ素子６ａの動作を停止させる場合、第１のイネーブル部３１には、第１の電源電圧Ｖｄｄ１と同じ電圧の第１のイネーブル信号Ｅ１が入力される。
　これにより、Ｎ型トランジスタ３４が導通状態となることから、ＣＭＯＳ回路の出力部であるノード３５が第２の配線１１に接続される。したがって、Ｐ型トランジスタ４１のソースとゲートとが同電位になることから、Ｐ型トランジスタ４１は切断状態となる。これにより、電流供給部２０からＳＰＡＤ素子６ａへの電流供給を停止することができる。
　また、ＳＰＡＤ素子６ａの動作を停止させる場合、第２のイネーブル部３２には、第２の電源電圧Ｖｄｄ２と同じ電圧の第２のイネーブル信号Ｅ２が入力される。
　これにより、Ｎ型トランジスタ５１が接地電位にクランプされ、Ｎ型トランジスタ５１が導通状態となることから、ＳＰＡＤ素子６ａのカソードも接地電位にクランプされる。
　このように、ＳＰＡＤ素子６ａの動作を停止させた場合、図７に示すように、初期状態において、信号Ｓ１および信号Ｓ３が接地電位にクランプされ、信号Ｓ２が第２の電源電圧Ｖｄｄ２で保持される。したがって、インバータ６０からは、ハイレベル（たとえば、第２の電源電圧Ｖｄｄ２）の信号Ｓ４が出力される。
　さらに、ＳＰＡＤ素子６ａの動作を停止させた場合、時間Ｔ１０でＳＰＡＤ素子６ａに１光子が入射した場合でも、大きな逆バイアス電圧がカソードに印加されていないことから、ＳＰＡＤ素子６ａの内部ではアバランシ増倍が生じない。
　このように、実施形態では、第１のイネーブル部３１に所定の第１のイネーブル信号Ｅ１を入力し、第２のイネーブル部３２に所定の第２のイネーブル信号Ｅ２を入力することにより、ＳＰＡＤ素子６ａの動作を停止させることができる。
　一方で、実施形態では、図６に示したように、第１のイネーブル部３１に別の第１のイネーブル信号Ｅ１を入力し、第２のイネーブル部３２に別の第２のイネーブル信号Ｅ２を入力することにより、ＳＰＡＤ素子６ａを動作させることができる。
　すなわち、実施形態によれば、第１のイネーブル信号Ｅ１および第２のイネーブル信号Ｅ２を切り替えることにより、ＳＰＡＤ素子６ａの動作の実施および停止を行うことができる。
　なお、実施形態においてＳＰＡＤ素子６ａの動作を停止させた場合、パルス出力部７からはハイレベルの信号Ｓ４が制御部８に送られるが、制御部８は、かかるハイレベルの信号Ｓ４をオフ信号として処理するとよい。
［効果］
　実施形態に係る制御回路は、第１の配線１０と、第２の配線１１と、電流供給部２０と、第１の耐圧部４０と、インバータ６０と、第２の耐圧部５０とを備える。第１の配線１０には、第１の電源電圧Ｖｄｄ１が印加される。第２の配線１１には、第１の電源電圧Ｖｄｄ１よりも低い第２の電源電圧Ｖｄｄ２が印加される。電流供給部２０は、第１の配線１０からＳＰＡＤ素子６ａに所定の電流を供給する。第１の耐圧部４０は、電流供給部２０の低圧側を第２の電源電圧Ｖｄｄ２以上の電圧に保持する。インバータ６０は、ＳＰＡＤ素子６ａのカソードに接続される。第２の耐圧部５０は、インバータ６０を第２の電源電圧Ｖｄｄ２以下の電圧に保持する。また、第２の耐圧部５０は、Ｎ型の第１トランジスタ（Ｎ型トランジスタ５１）と、Ｐ型の第２トランジスタ（Ｐ型トランジスタ５２）とを有する。Ｎ型の第１トランジスタ（Ｎ型トランジスタ５１）は、ＳＰＡＤ素子６ａのカソードとインバータ６０の入力端子との間に設けられ、ゲートが第２の配線１１に接続される。Ｐ型の第２トランジスタ（Ｐ型トランジスタ５２）は、第２の配線１１と第１トランジスタ（Ｎ型トランジスタ５１）のソースとの間に設けられ、ゲートがインバータ６０の出力端子に接続される。
　これにより、ＳＰＡＤ素子６ａの感度特性を向上させることができる。
　また、実施形態に係る制御回路において、第１の電源電圧Ｖｄｄ１は、第１トランジスタ（Ｎ型トランジスタ５１）および第２トランジスタ（Ｐ型トランジスタ５２）の耐電圧よりも高い。また、第２の電源電圧Ｖｄｄ２は、第１トランジスタ（Ｎ型トランジスタ５１）および第２トランジスタ（Ｐ型トランジスタ５２）の耐電圧よりも低い。また、第１の電源電圧Ｖｄｄ１と第２の電源電圧Ｖｄｄ２との電位差は、第１トランジスタ（Ｎ型トランジスタ５１）および第２トランジスタ（Ｐ型トランジスタ５２）の耐電圧よりも低い。
　これにより、耐電圧よりも高い第１の電源電圧Ｖｄｄ１を用いた場合でも、パルス出力部７を構成する各トランジスタが破損することを抑制することができる。
　また、実施形態に係る制御回路において、電流供給部２０は、ソースが第１の配線１０に接続され、ゲートが第２の配線１１に接続され、ドレインが基板電位と同電位であるＰ型の第３トランジスタ（Ｐ型トランジスタ２１）を有する。
　これにより、パルス出力部７に電源を投入する際に、電流供給部２０内に電流が流れることを抑制することができる。
　また、実施形態に係る制御回路は、イネーブル信号に基づいてＳＰＡＤ素子６ａの動作の実施および停止を行うイネーブル部３０をさらに備える。イネーブル部３０は、第１のイネーブル部３１と第２のイネーブル部３２とを有する。第１のイネーブル部３１は、イネーブル信号（第１のイネーブル信号Ｅ１）に基づいて電流供給部２０の低圧側を第２の電源電圧Ｖｄｄ２に保持する。第２のイネーブル部３２は、イネーブル信号（第２のイネーブル信号Ｅ２）に基づいてインバータ６０の入力端子を接地する。
　これにより、ＳＰＡＤ素子６ａの動作を停止させることができる。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　たとえば、実施形態では、電流供給部２０がＰ型トランジスタ２１およびＰ型トランジスタ２２で構成された例について示したが、電流供給部２０はＰ型トランジスタ２１およびＰ型トランジスタ２２で構成される場合に限られない。
　また、実施形態では、第１のイネーブル部３１がＣＭＯＳ回路で構成された例について示したが、第１のイネーブル部３１はＣＭＯＳ回路で構成される場合に限られない。
　また、実施形態では、第２のイネーブル部３２がＮ型トランジスタ３６で構成された例について示したが、第２のイネーブル部３２はＮ型トランジスタ３６で構成される場合に限られない。
　また、実施形態では、第１の耐圧部４０がＰ型トランジスタ４１で構成された例について示したが、第１の耐圧部４０はＰ型トランジスタ４１で構成される場合に限られない。
　また、実施形態では、第２の耐圧部５０がＮ型トランジスタ５１およびＰ型トランジスタ５２で構成された例について示したが、第２の耐圧部５０はＮ型トランジスタ５１およびＰ型トランジスタ５２で構成される場合に限られない。
　また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　第１の電源電圧が印加される第１の配線と、
　前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の配線と、
　前記第１の配線からＳＰＡＤ（Single　Photon　Avalanche　Diode）素子に所定の電流を供給する電流供給部と、
　前記電流供給部の低圧側を前記第２の電源電圧以上の電圧に保持する第１の耐圧部と、
　前記ＳＰＡＤ素子のカソードに接続されるインバータと、
　前記インバータを前記第２の電源電圧以下の電圧に保持する第２の耐圧部と、
　を備え、
　前記第２の耐圧部は、
　前記ＳＰＡＤ素子のカソードと前記インバータの入力端子との間に設けられ、ゲートが前記第２の配線に接続されるＮ型の第１トランジスタと、
　前記第２の配線と前記第１トランジスタのソースとの間に設けられ、ゲートが前記インバータの出力端子に接続されるＰ型の第２トランジスタと、
　を有する制御回路。
（２）
　前記第１の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも高く、
　前記第２の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低く、
　前記第１の電源電圧と前記第２の電源電圧との電位差は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低い
　前記（１）に記載の制御回路。
（３）
　前記電流供給部は、
　ソースが前記第１の配線に接続され、ゲートが前記第２の配線に接続され、ドレインが基板電位と同電位であるＰ型の第３トランジスタを有する
　前記（１）または（２）に記載の制御回路。
（４）
　イネーブル信号に基づいてＳＰＡＤ素子の動作の実施および停止を行うイネーブル部をさらに備え、
　前記イネーブル部は、
　前記イネーブル信号に基づいて前記電流供給部の低圧側を前記第２の電源電圧に保持する第１のイネーブル部と、
　前記イネーブル信号に基づいて前記インバータの入力端子を接地する第２のイネーブル部と、
　を有する前記（１）～（３）のいずれか一つに記載の制御回路。
（５）
　被測定物に光を照射する光源と、
　前記被測定物から反射される光を受光した際に信号を出力するＳＰＡＤ素子と、
　第１の電源電圧が印加される第１の配線と、前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の配線と、前記第１の配線から前記ＳＰＡＤ素子に所定の電流を供給する電流供給部と、前記電流供給部の低圧側を前記第２の電源電圧以上の電圧に保持する第１の耐圧部と、前記ＳＰＡＤ素子のカソードに接続されるインバータと、前記インバータを前記第２の電源電圧以下の電圧に保持する第２の耐圧部と、を備え、前記第２の耐圧部は、前記ＳＰＡＤ素子のカソードと前記インバータの入力端子との間に設けられ、ゲートが前記第２の配線に接続されるＮ型の第１トランジスタと、前記第２の配線と前記第１トランジスタのソースとの間に設けられ、ゲートが前記インバータの出力端子に接続されるＰ型の第２トランジスタと、を有する制御回路と、
　を備える測距システム。
（６）
　前記第１の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも高く、
　前記第２の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低く、
　前記第１の電源電圧と前記第２の電源電圧との電位差は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低い
　前記（５）に記載の測距システム。
（７）
　前記電流供給部は、
　ソースが前記第１の配線に接続され、ゲートが前記第２の配線に接続され、ドレインが基板電位と同電位であるＰ型の第３トランジスタを有する
　前記（５）または（６）に記載の測距システム。
（８）
　前記制御回路は、イネーブル信号に基づいてＳＰＡＤ素子の動作の実施および停止を行うイネーブル部をさらに備え、
　前記イネーブル部は、
　前記イネーブル信号に基づいて前記電流供給部の低圧側を前記第２の電源電圧に保持する第１のイネーブル部と、
　前記イネーブル信号に基づいて前記インバータの入力端子を接地する第２のイネーブル部と、
　を有する前記（５）～（７）のいずれか一つに記載の測距システム。
１　　測距装置（測距システムの一例）
２　　光源部
３　　受光部
６ａ　ＳＰＡＤ素子
７　　パルス出力部
８　　制御部
１０　第１の配線
１１　第２の配線
２０　電流供給部
２１　Ｐ型トランジスタ（第３のトランジスタの一例）
３０　イネーブル部
３１　第１のイネーブル部
３２　第２のイネーブル部
４０　第１の耐圧部
５０　第２の耐圧部
５１　Ｎ型トランジスタ（第１のトランジスタの一例）
５２　Ｐ型トランジスタ（第２のトランジスタの一例）
６０　インバータ

Claims (5)

  1. 　第１の電源電圧が印加される第１の配線と、
    　前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の配線と、
    　前記第１の配線からＳＰＡＤ（Single　Photon　Avalanche　Diode）素子に所定の電流を供給する電流供給部と、
    　前記電流供給部の低圧側を前記第２の電源電圧以上の電圧に保持する第１の耐圧部と、
    　前記ＳＰＡＤ素子のカソードに接続されるインバータと、
    　前記インバータを前記第２の電源電圧以下の電圧に保持する第２の耐圧部と、
    　を備え、
    　前記第２の耐圧部は、
    　前記ＳＰＡＤ素子のカソードと前記インバータの入力端子との間に設けられ、ゲートが前記第２の配線に接続されるＮ型の第１トランジスタと、
    　前記第２の配線と前記第１トランジスタのソースとの間に設けられ、ゲートが前記インバータの出力端子に接続されるＰ型の第２トランジスタと、
    　を有する制御回路。
  2. 　前記第１の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも高く、
    　前記第２の電源電圧は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低く、
    　前記第１の電源電圧と前記第２の電源電圧との電位差は、前記第１トランジスタおよび前記第２トランジスタの耐電圧よりも低い
    　請求項１に記載の制御回路。
  3. 　前記電流供給部は、
    　ソースが前記第１の配線に接続され、ゲートが前記第２の配線に接続され、ドレインが基板電位と同電位であるＰ型の第３トランジスタを有する
    　請求項１に記載の制御回路。
  4. 　イネーブル信号に基づいてＳＰＡＤ素子の動作の実施および停止を行うイネーブル部をさらに備え、
    　前記イネーブル部は、
    　前記イネーブル信号に基づいて前記電流供給部の低圧側を前記第２の電源電圧に保持する第１のイネーブル部と、
    　前記イネーブル信号に基づいて前記インバータの入力端子を接地する第２のイネーブル部と、
    　を有する請求項１に記載の制御回路。
  5. 　被測定物に光を照射する光源と、
    　前記被測定物から反射される光を受光した際に信号を出力するＳＰＡＤ素子と、
    　第１の電源電圧が印加される第１の配線と、前記第１の電源電圧よりも低い第２の電源電圧が印加される第２の配線と、前記第１の配線から前記ＳＰＡＤ素子に所定の電流を供給する電流供給部と、前記電流供給部の低圧側を前記第２の電源電圧以上の電圧に保持する第１の耐圧部と、前記ＳＰＡＤ素子のカソードに接続されるインバータと、前記インバータを前記第２の電源電圧以下の電圧に保持する第２の耐圧部と、を備え、前記第２の耐圧部は、前記ＳＰＡＤ素子のカソードと前記インバータの入力端子との間に設けられ、ゲートが前記第２の配線に接続されるＮ型の第１トランジスタと、前記第２の配線と前記第１トランジスタのソースとの間に設けられ、ゲートが前記インバータの出力端子に接続されるＰ型の第２トランジスタと、を有する制御回路と、
    　を備える測距システム。
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