WO2020169742A1 - Diodenarray, anordnung und system - Google Patents

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Christopher Söll
Jens Richter
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    • Y02B20/30—Semiconductor lamps, e.g. solid state lamps [SSL] light emitting diodes [LED] or organic LED [OLED]

Definitions

  • diode array an arrangement with at least two consecutive diode arrays and another
  • Diode array and a system specified.
  • Image sensors the supply of individual picture elements ("pixels") with a reference voltage or a reference current (so-called "referencing") poses a problem, especially since the number of wiring lines can depend on the size of the array or the number of picture elements.
  • An array 30 (see FIG. 1) usually has a multiplicity of picture elements 5a, 5b which are arranged in a matrix-like manner in n columns and m rows.
  • the individual picture elements 5a, 5b can be supplied by means of a reference voltage V ref
  • the array 30 can be arranged in a system 1 ′ together with a reference voltage source 2a which has one for each column of the array 30
  • the reference voltage source 2a is, for example, a stabilized one
  • Precision voltage source such as a band gap reference.
  • voltage referencing is subject to a large number of error sources, which have a strong influence on the accuracy of the array.
  • the array 30 can be arranged in a system 1 together with a reference current source 20 which has an output line 8 for each picture element of the array 30.
  • a voltage-to-current converter 2b is connected downstream of the reference voltage source 2a, which converts the reference voltage V ref into a
  • Reference current I ref on a plurality of output lines 8 can supply a current mirror bank 2c to the voltage-to-current converter 2b
  • the current mirror bank 2c can be cascaded (cf. FIG. 2b).
  • the reference current I ref can initially be supplied by a current mirror bank 2c-1 to 4 current mirror banks 2c-2, which in turn forward the reference current I ref to 12 current mirror banks 2c-2, each with 20 output lines 8. In the case of large arrays 30, however, this results in a massive number of wiring lines.
  • a diode array is specified.
  • the diode array has at least two picture elements.
  • the diode array can have a plurality of
  • the diode array is a subarray of a current-referenced one mentioned at the beginning
  • Arrays i.e. one or more diode arrays form such an array.
  • Arrays i.e. one or more diode arrays form such an array.
  • it is the
  • Diode arrays are formed in particular on a common wafer.
  • the diode array has a distributor transistor and a feed line for receiving a reference current and a first supply connection. The lead and the first
  • Supply connections are coupled to the distributor transistor for supplying the distributor transistor.
  • the diode array has only one distributor transistor and only one supply line.
  • the distributor transistor is in particular on a common wafer with the
  • the distributor transistor is in close proximity to the individual
  • the distributor transistor Arranged picture elements of the diode array.
  • the distributor transistor thus has essentially the same temperature conditions and a low mismatch error with regard to the ones built into the respective picture elements
  • the first supply connection is, for example, a ground connection. With the first supply connection, however, a
  • the diode array can be mirrored
  • n-channel transistors are replaced by p-channel transistors and vice versa.
  • a diode and an input transistor are provided for each picture element.
  • the respective input transistor is for
  • the diode is, for example, a photodiode or a light-emitting diode (LED).
  • LED light-emitting diode
  • the input transistor is arranged in particular in the immediate vicinity of the diode.
  • the input transistor is preferably arranged in the immediate vicinity of the corresponding distributor transistor of the diode array.
  • the input transistor is in particular on a common wafer with the corresponding distributor transistor
  • the input transistor thus advantageously has essentially the same
  • the distributor transistor forms a distributor current mirror with the respective input transistor of at least two picture elements.
  • the distributor current mirror is a MOSFET current mirror.
  • the formation of a current mirror is a
  • a diode array with at least two picture elements having a distributor transistor and a feed line for receiving a reference current and a first supply connection.
  • the supply line and the first supply connection are coupled to the distributor transistor for supplying the distributor transistor.
  • One diode and one input transistor are provided for each picture element. The respective input transistor is for
  • the distributor transistor forms a distributor current mirror with the respective input transistor of at least two picture elements.
  • the diode array enables precise referencing of arrays with a large number of picture elements.
  • the distributor transistor is coupled with its drain electrode to the supply line.
  • the distribution transistor with its source electrode is connected to the first
  • Drain electrode coupled and forms one
  • the respective input transistor is also with its
  • Coupled distributor connection
  • a second electrode of the diode is also coupled to a further supply connection. In the event that the diode is no further apart from the distributor current mirror
  • the further supply connection is in particular a second supply connection which is different from the first supply connection
  • a drain electrode is understood here and below to mean the drain connection of a MOSFET.
  • the source electrode denotes a source connection and the control electrode denotes a gate connection of the MOSFET.
  • the fact that two or more components are coupled to one another includes here and below a direct or immediate electrical connection of the components and their indirect or indirect electrical connection.
  • an additional supply current mirror via which the input transistor is electrically connected to the diode, can be connected downstream of the input transistor.
  • the distributor transistor forms with the respective input transistor of exactly 2 or 4 or 8 or 9 or 16
  • Image elements a distributor current mirror.
  • this number is particularly suitable for the central arrangement of the distributor transistor, in particular in the case of picture elements arranged in a matrix-like manner, so that, for example, a mismatch error can be kept low.
  • the picture elements, the input transistor of which forms a distributor current mirror with the distributor transistor are arranged in the immediate vicinity of one another.
  • an arrangement is specified.
  • the arrangement can in turn be a subarray of an array.
  • the arrangement comprises at least two successive diode arrays according to the first aspect.
  • the arrangement comprises exactly two consecutive diode arrays. Successive diode arrays are to be understood as meaning, for example, directly adjacent diode arrays or those which are supplied with the same supply line.
  • the fork transistor forms one with the supply transistor
  • Supply current mirror that is coupled to the diode to supply the diode.
  • the arrangement also includes at least one
  • the corresponding output transistor is in each case arranged between two successive diode arrays and, together with the fork transistor, forms a picture element of the first of the two successive ones
  • Diode arrays produce an output current mirror.
  • the output current mirror is coupled to the distributor transistor to supply the distributor transistor of a subsequent second of the two consecutive diode arrays.
  • the distribution transistor of the first is the
  • Picture elements can be further reduced in comparison with the diode array according to the first aspect.
  • the arrangement enables precise referencing of arrays with a large number of picture elements.
  • an output current mirror can be assigned to each picture element. In this case, the respective
  • Image element or a further diode array according to the first aspect can be "inherited".
  • the distribution transistor of the first is the
  • Drainage electrode coupled to a drainage electrode of the output transistor of the preceding diode array.
  • the first is diode array
  • Supply line are coupled, namely via the first diode array and possibly further preceding diode arrays.
  • the distributor transistor of the first or the subsequent diode array is furthermore coupled with its source electrode to the first supply connection.
  • the distributor transistor is coupled with its control electrode with its drainage electrode and forms the distributor connection.
  • the input transistor has its drainage electrode coupled to a drainage electrode of the fork transistor. Moreover, the input transistor is with his
  • the diode arrays each have a second
  • the fork transistor is coupled with its source electrode to the second supply connection.
  • the fork transistor is coupled with its control electrode with its drainage electrode.
  • the supply transistor is also connected to its source electrode with the second supply connection
  • the supply transistor is coupled with its control electrode to the control electrode of the bifurcation transistor.
  • a second electrode of the diode is with the first
  • the source electrode of the output transistor is coupled to the second supply connection. Furthermore, the output transistor with its control electrode with the
  • Coupled control electrode of the fork transistor is Coupled control electrode of the fork transistor.
  • the second supply connection is a connection different from the first supply connection and having a different electrical potential, for example a supply voltage connection.
  • the supply connection can also be referred to as a ground connection;
  • the diode array can operate in a mirrored operating direction with the opposite one Current direction are operated in which the n-channel transistors described below are replaced by p-channel transistors and vice versa, and the gate terminals of the
  • a further diode array is specified.
  • the diode array can in turn be a subarray of an array.
  • the diode array has at least two consecutive picture elements.
  • the diode array has exactly two successive picture elements.
  • the diode array has a lead for receiving a
  • a diode, an input current mirror, a fork transistor and a supply transistor are also provided for each picture element.
  • the fork transistor and the supply transistor each form a supply current mirror.
  • the supply current mirror is coupled to the diode to supply the diode.
  • the diode array also includes at least one output transistor.
  • the output transistor is arranged between two consecutive picture elements and forms a first of the two with the fork transistor
  • the output current mirror is here for
  • the input current mirror of the first of the successive picture elements is coupled to the supply line and the first supply connection.
  • the diode array according to the third aspect enables an “inheritance” of a supplied
  • the number of supply lines for supplying the individual picture elements can thus advantageously be kept low, and in particular be reduced by a factor between 2 and n-m inclusive if the picture elements are arranged in n columns and m rows.
  • the diode array enables precise referencing of arrays with a large number of picture elements.
  • the respective input current mirror comprises an input transistor and an output transistor.
  • the input transistor of the first of the two picture elements has its drain electrode coupled to the lead.
  • the input transistor of the following picture elements is coupled with its drainage electrode to a drainage electrode of the output transistor of the preceding picture element.
  • the input transistor of the first or subsequent picture elements is also connected to its source electrode coupled to the first supply connection.
  • the input transistor has its control electrode coupled to its drainage electrode.
  • the output transistor has its drain electrode coupled to a drain electrode of the fork transistor. Furthermore, the output transistor is coupled with its source electrode to the first supply connection. In addition, the control electrode of the output transistor is coupled to the control electrode of the input transistor.
  • the diode arrays each have a second
  • the fork transistor is coupled with its source electrode to the second supply connection.
  • the fork transistor is coupled with its control electrode with its drainage electrode.
  • the supply transistor has its drainage electrode coupled to a first electrode of the diode. Furthermore, the supply transistor is coupled with its source electrode to the second supply connection. In addition, the supply transistor is coupled with its control electrode to the control electrode of the fork transistor.
  • a second electrode of the diode is also coupled to the first supply connection.
  • the source electrode of the output transistor is coupled to the second supply connection. Furthermore, the output transistor with its control electrode with the
  • Coupled control electrode of the fork transistor According to a fourth aspect of the invention, an array is specified.
  • the array is, for example, an LED array or a photodiode array.
  • the array comprises a plurality of picture elements.
  • the array comprises more than 10, preferably more than 100, particularly preferably more than 1000 picture elements.
  • the picture elements are at least partially arranged in at least one diode array according to the first aspect.
  • the diode array each has a supply line, in particular for supplying the respective distributor transistor.
  • the picture elements are at least partially arranged in at least one arrangement according to the second aspect.
  • the arrangement in each case has a supply line, in particular for supplying the respective distributor transistor of the first of the successive diode arrays.
  • the picture elements are arranged at least partially in at least one diode array according to the third aspect.
  • the diode array each has a supply line, in particular for supplying the respective input current mirror of the first of the successive picture elements.
  • the picture elements of the array can also be arranged in a combination of the diode arrays according to the first and third aspects or the arrangement according to the second aspect.
  • the picture elements of the array are arranged in a matrix-like manner in n columns and m rows. In the case of the array, for each column between inclusive and inclusive supply lines are provided.
  • the picture elements of the array are arranged in a matrix-like manner in n columns and m rows. In the array there are between
  • the distributor transistor forms a distributor current mirror with the respective input transistor of exactly / picture elements.
  • the picture elements of the array are arranged like a matrix in n columns and m rows.
  • the array has between
  • the distributor transistor forms with the respective input transistor of exactly Image elements a distributor current mirror, exactly f 2 image elements being assigned directly or indirectly to an output transistor for the above-mentioned "inheritance".
  • the picture elements of the array are arranged like a matrix in n columns and m rows. The array is then exactly - fi ⁇
  • the distributor current mirror and / or the supply current mirror and / or the output current mirror have a common centroid layout.
  • a system is provided.
  • the system comprises an array according to the fourth aspect and a reference current source.
  • the reference current source has one output line for each line of the array.
  • the respective output line is coupled to the corresponding supply line.
  • the reference current source comprises a current mirror bank.
  • the current mirror bank has an input for supplying a reference current and one for each supply line of the array
  • Headlights can in particular be a front, or Act rear lights of the motor vehicle.
  • the headlight comprises an LED array according to the fourth aspect and / or a system according to the fifth aspect.
  • Figure 1 shows a voltage referenced array and its
  • FIG. 2a a current-referenced array and its wiring
  • FIG. 2b shows a schematic representation of a cascaded current mirror bank for current referencing according to FIG. 2a
  • Figure 3a shows a first embodiment of a diode array for use in the system shown in Figure 2a
  • FIG. 3b shows a second exemplary embodiment of a diode array for use in the system shown in FIG. 2a in FIG.
  • Figure 4 shows a third embodiment of a diode array for use in the system shown in Figure 2a
  • FIG. 5a shows a first exemplary embodiment of a wiring of the diode array shown in FIG. 4 in the system shown in FIG. 2a
  • FIG. 5b shows a second exemplary embodiment of a wiring of the diode array shown in FIG. 4 in the system shown in FIG. 2a
  • FIG. 5a shows a first exemplary embodiment of a wiring of the diode array shown in FIG. 4 in the system shown in FIG. 2a
  • FIG. 5b shows a second exemplary embodiment of a wiring of the diode array shown in FIG. 4 in the system shown in FIG. 2a
  • Figure 6 shows a fourth embodiment of two
  • the picture elements usually require high-precision references, i.e. reference currents or voltages.
  • Reference can relate, for example, to a band gap of a pn junction; ideally, the same reference is available to each picture element. However, generating a reference within the picture elements makes uniform referencing (so-called “matching”) across all more difficult
  • Figure 1 shows a system 1 'for supplying an LED array 30 with an external reference voltage V ref .
  • the LED array has n columns and m rows of picture elements 5a, 5b arranged in a matrix-like manner, each column for supply of the corresponding picture elements 5a, 5b is coupled to an output line 8 of a bandgap reference 2a. There is therefore only one output line 8 per column
  • the system 1 can be exposed to several error influences, such as a mismatch of transistors built into the respective picture elements
  • Figure 2a shows a system 1 for supplying the LED array 30 with an external reference current I ref / in which each picture element 5a, 5b with a
  • Output line 8 of a reference current source 20 is coupled.
  • the band gap reference 2a is for this purpose with a
  • the space for supply lines for supplying the individual picture elements 5a, 5b is limited.
  • Figure 3a shows a first embodiment of a
  • Diode arrays 3a for use as a subarray in the system 1 shown in FIG. 2a, which helps to keep the wiring effort low and at the same time enables highly precise referencing of the picture elements 5a, 5b.
  • the illustrated diode array 3a comprises two adjacent picture elements 5a, 5b of the array 30. In other embodiment variants this can be
  • Diode array 3a also comprise more than two adjacent picture elements 5a, 5b, in particular four, eight or sixteen.
  • the diode array 3a has only a single supply line 7 for both picture elements 5a, 5b, which is to be coupled to the output line 8 of the reference current source 20 for supplying the picture elements 5a, 5b.
  • the diode array 3a On the input side, the diode array 3a has a distributor transistor T D , the drain electrode T DD of which is connected to the supply line 7 for receiving the reference current I re f.
  • a control electrode T DG of the distributor transistor T D is connected to the drain electrode T DD and forms a distributor connection V for the picture elements 5a, 5b of the diode array 3a.
  • a source electrode T DS of the distributor transistor T D is finally connected to a ground connection 9 a of the array 30.
  • the ground connection 9a can also include a supply voltage connection;
  • the diode array 3a can be operated in the opposite current direction, complementary to this embodiment, in which the n-channel MOSFETs described below are replaced by p-channel MOSFETs and vice versa.
  • the two picture elements 5a, 5b have the input side in each case an input transistor Ti whose control electrode TI_ G is connected to the distribution terminal V.
  • the source electrode of the input transistor Ti is in turn connected to the ground connection 9a of the array 30.
  • the input transistor Ti essentially represents the dem through this interconnection via its drain electrode T DD
  • the distributor transistor T D forms with the respective input transistor Ti of the two picture elements 5a, 5b each has a current mirror, which is referred to below as a distributor current mirror S D and is used by the
  • the reference current I ref provided on the output side with respect to the distributor current mirror S D is in each case fed to a diode D assigned to the corresponding picture element 5a, 5b via its first electrode Di.
  • a second electrode D2 of the diode D is connected to the ground connection 9a.
  • the distributor current mirror S D is followed by a supply current mirror S s for each picture element 5a, 5b, via which the reference current I ref is fed to the corresponding diode D.
  • the supply current mirror S s comprises a fork transistor T F on the input side and a supply transistor T s on the output side, each of which is connected to a supply voltage terminal 9b with its source electrodes T FS , T ss .
  • the transistors T D , Ti assigned to the distributor current mirror S D are n-channel MOSFETs and the transistors T F , T s assigned to the supply current mirror S s are p-channel MOSFETs.
  • the distributor current mirror S D for each picture element 5a, 5b can also be connected directly to the first electrode D2 of the corresponding diode D, the second electrode D2 of which is then connected to the
  • Supply voltage connection 9b is connected. Examples are those assigned to the distributor current mirror S D
  • Transistors T D , Ti then designed as p-channel MOSFETs.
  • Transistors T D , Ti, T F , T s can in particular be arranged locally close to one another to avoid a mismatch error to keep it low.
  • Distribution transistor T D is in this second
  • Embodiment arranged centrally with respect to four picture elements 5a, 5b, 5c, 5d arranged in a matrix, each with an LED Dl, D2, D3, D4, with an arrangement of the individual components of the picture elements 5a, 5b, 5c, 5d in each case along a vertical axis a column of the matrix is mirrored by the distribution transistor T D and with respect to a horizontal axis along a row of the matrix by the distribution transistor T D.
  • the structure of the diode array 3a illustrated in the exemplary embodiments in FIGS. 3a and 3b can also be referred to as "input sharing" and does not introduce any additional mismatch errors.
  • Wiring of the pixels 5a, 5b, 5c, 5d can be reduced by a factor /, where / is the number of a respective manifold transistor T D associated image elements 5a,
  • Figure 4 shows a third embodiment of a
  • Diode arrays 3c for use as a subarray in the in Figure 2a system 1 shown, which also helps to keep the wiring effort low and at the same time enables highly precise referencing of the picture elements 5a, 5b.
  • the diode array 3c differs from the diode array 3a inter alia in that no central distributor transistor T D is arranged between the picture elements 5a, 5b.
  • a supply line 7 of the diode array 3c for coupling to an output line 8 of the reference current source 20 is connected directly to a first picture element 5a.
  • the first picture element 5a is on the output side via a
  • the individual picture elements 5a, 5b are assigned an input current mirror Si, to which a corresponding current is fed via the supply line 7 or the inheritance line 87.
  • the first picture element 5a is also assigned an output transistor T 0 to which the input current mirror Si of the second picture element 5b is connected via the inheritance line 87.
  • the illustrated embodiment variant is also assigned to the second picture element 5b an output transistor T 0 for supplying subsequent picture elements, which can be dispensed with in other embodiment variants.
  • the input current mirror Si has an input transistor T E and an output transistor T A , which are set up together, the via the lead 7 to one
  • the individual picture elements 5a, 5b also have, analogously to the first exemplary embodiment, a supply current mirror S s connected downstream of the input current mirror S s , via which the reference current I ref is fed to the corresponding diode D.
  • the fork transistor T F is, however, with its control electrode T FG with a
  • Control electrode T FG of the output transistor T 0 is connected and forms with it an output current mirror S 0 (indicated by the two boxes provided with dashed dots).
  • the output current mirror S 0 is set up, the reference current I ref supplied via the drain electrode T AD of the output transistor T A of the input current mirror Si to a drain electrode T FD of the fork transistor T F on the output side at a drain electrode T Q- D of the output -Transistor T to provide.
  • Transistors T E , T A are in the third
  • diodes D instead of the diodes D
  • Supply voltage connection 9b e.g. is designed as a ground connection, current for operating the respective diode D can be drawn from the cathode with a corresponding "low side" driver.
  • the respective diode D can be drawn from the cathode with a corresponding "low side" driver.
  • Output lines 8 for supplying the diode array 3c are kept low.
  • Reference current I re f is first mirrored (here from n to p) and then mirrored in parallel into the load and into the next picture element via an additional mirror transistor.
  • an entire column (or row) with m (or n) picture elements can be served with a single reference line.
  • the mismatch error of the m (or n) mirrors then used spreads to the last one
  • FIG. 5a shows a first exemplary embodiment of wiring of the diode array 3c shown in FIG. 4 in the system 1 according to FIG. 2a, in which an output line 8 supplies all picture elements of a column.
  • Figure 5b are with a second embodiment
  • Output line 8 only supplies two successive picture elements.
  • the compromise solution to be chosen can in particular be made dependent on the available space.
  • two successive diode arrays 3a, 3b are interconnected in an arrangement 3 for use as a subarray in the system 1 shown in FIG. 2a.
  • the first diode array 3a is assigned a distributor transistor T D , which is connected to the lead 7 and analogously to the first and second exemplary embodiment, the surrounding picture elements 5a, 5b, 5c, 5d with the one on the
  • an output transistor T 0 is only assigned to the picture element 5d, which has a
  • Inheritance line 87 is connected to the distributor transistor T D of the subsequent second diode array 3b. In other design variants, more than one
  • a corresponding output transistor T 0 can be assigned to picture element 5d, in particular to all picture elements 5a, 5b, 5c, 5d, and arrangement 3 can accordingly comprise more picture elements which are supplied by the same supply line 7.
  • the picture elements 5e, 5f, 5g, 5h lying around the distributor transistor T D of the second diode array 3b are compared with the one on the
  • Inheritance line 87 supplied reference current I ref .
  • Image elements (“input sharing”) can be combined and scaled with one another as set out in the fourth exemplary embodiment. This advantageously enables high-precision referencing, a reduced one

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Abstract

Es werden ein Diodenarray (3a) mit wenigstens zwei Bildelementen (5a, 5b), eine Anordnung mit wenigstens zwei aufeinanderfolgenden Diodenarrays (3a, 3b) sowie ein weiteres Diodenarray (3c) und ein System angegeben. Das Diodenarray (3a) weist einen Verteiler-Transistor (TD) auf sowie eine Zuleitung (7) zur Aufnahme eines Referenzstroms und einen ersten Versorgungsanschluss (9), die zur Versorgung des Verteiler-Transistors (TD) mit diesem gekoppelt sind. Je Bildelement (5a, 5b) sind eine Diode (D) sowie ein Eingangs- Transistor (TI) vorgesehen, der jeweils zur Versorgung der Diode (D) mit dieser gekoppelt ist. Der Verteiler-Transistor (TD) bildet mit dem jeweiligen Eingangs-Transistor (TI) wenigstens zweier Bildelemente (5a, 5b) einen Verteiler- Stromspiegel (SD).

Description

Beschreibung
DIODENARRAY, ANORDNUNG UND SYSTEM
Es werden ein Diodenarray, eine Anordnung mit wenigstens zwei aufeinanderfolgenden Diodenarrays sowie ein weiteres
Diodenarray und ein System angegeben.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldungen 102019104446.4 und 102019108243.9, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
In großen Arrays, wie zum Beispiel LED-Arrays oder in
Bildsensoren, stellt die Versorgung einzelner Bildelemente („Pixel") mit einer Referenzspannung oder einem Referenzstrom (sogenannte „Referenzierung" ) ein Problem dar, insbesondere da die Anzahl der Verdrahtungsleitungen von der Größe des Arrays beziehungsweise der Anzahl der Bildelemente abhängen kann .
Ein Array 30 (vgl. Fig. 1) weist üblicherweise eine Vielzahl von Bildelementen 5a, 5b auf, die matrixartig in n Spalten und m Zeilen angeordnet sind.
Um eine Anzahl der Verdrahtungsleitungen gering zu halten kann dabei eine Versorgung der einzelnen Bildelemente 5a, 5b mittels einer Referenzspannung Vref erfolgen
(„Spannungsreferenzierung" ) . Hierzu kann das Array 30 in einem System 1 ' zusammen mit einer Referenzspannungsquelle 2a angeordnet sein, die für jede Spalte des Arrays 30 eine
Ausgangsleitung 8 aufweist. Bei der Referenzspannungsquelle 2a handelt es sich beispielhaft um eine stabilisierte
Präzisionsspannungsquelle wie eine Bandabstandsreferenz. Eine solche Spannungsreferenzierung unterliegt jedoch einer Vielzahl an Fehlerquellen, welche die Genauigkeit des Arrays stark beeinflusst.
Eine hochgenaue Referenzierung erfolgt daher bevorzugt durch Stromreferenzierung (vgl. Fig. 2a) . Hierzu kann das Array 30 in einem System 1 zusammen mit einer Referenzstromquelle 20 angeordnet sein, die für jedes Bildelement des Arrays 30 eine Ausgangsleitung 8 aufweist. Beispielsweise ist hierzu der Referenzspannungsquelle 2a ein Spannungs-Strom-Wandler 2b nachgeschaltet, der die Referenzspannung Vref in einen
Referenzstrom Iref wandelt. Zur AufSpreizung des
Referenzstroms Iref auf mehrere Ausgangsleitungen 8 kann dem Spannungs-Strom-Wandler 2b eine Stromspiegelbank 2c
nachgeschaltet sein. Beispielsweise weist die
Stromspiegelbank 2c je Spalte des Arrays 30 m
Ausgangsleitungen 8 auf. Alternativ kann die Stromspiegelbank 2c kaskadiert ausgebildet sein (vgl. Fig. 2b) . So kann der Referenzstrom Iref beispielhaft durch eine Stromspiegelbank 2c-l zunächst 4 Stromspiegelbanken 2c-2 zugeführt werden, die den Referenzstrom Iref wiederum an 12 Stromspiegelbanken 2c-2 mit jeweils 20 Ausgangsleitungen 8 weiterleiten. Bei großen Arrays 30 resultiert dies jedoch in einer massiven Anzahl an Verdrahtungsleitungen .
Es ist daher zumindest eine Aufgabe der vorliegenden
Erfindung, ein Diodenarray anzugeben, welches eine hochgenaue Referenzierung der Bildelemente ermöglicht und zugleich beiträgt, einen Verdrahtungsaufwand gering zu halten.
Diese Aufgabe wird durch den Gegenstand der unabhängigen Patentansprüche gelöst. Vorteilhafte Ausführungsformen und Weiterbildungen sind in den abhängigen Ansprüchen angegeben und gehen weiterhin aus der nachfolgenden Beschreibung und den Zeichnungen hervor.
Gemäß einem ersten Aspekt der Erfindung wird ein Diodenarray angegeben .
In zumindest einer Ausführungsform gemäß dem ersten Aspekt weist das Diodenarray wenigstens zwei Bildelemente auf.
Insbesondere kann das Diodenarray eine Mehrzahl an
Bildelementen aufweisen, beispielsweise 2, 4, 8, 16, 32 oder 64. Beispielhaft handelt es sich bei dem Diodenarray um ein Subarray eines eingangs genannten, stromreferenzierten
Arrays, d.h., ein oder mehrere Diodenarrays bilden ein solches Array. Insbesondere handelt es sich bei dem
Diodenarray um einen Verbund aus mehreren Dioden, die über eine einzige Zuleitung stromreferenziert werden. Das
Diodenarray und/oder das Array mit einem oder mehreren
Diodenarrays ist insbesondere auf einem gemeinsamen Wafer ausgebildet .
In zumindest einer Ausführungsform gemäß dem ersten Aspekt weist das Diodenarray einen Verteiler-Transistor sowie eine Zuleitung zur Aufnahme eines Referenzstroms und einen ersten Versorgungsanschluss auf. Die Zuleitung und der erste
Versorgungsanschluss sind dabei zur Versorgung des Verteiler- Transistors mit dem Verteiler-Transistor gekoppelt.
Insbesondere weist das Diodenarray unabhängig von der Anzahl an Bildelementen lediglich einen Verteiler-Transistor und lediglich eine Zuleitung auf. Der Verteiler-Transistor ist insbesondere auf einem gemeinsamen Wafer mit den
Bildelementen ausgebildet. Insbesondere ist der Verteiler- Transistor in unmittelbarer Nähe zu den einzelnen
Bildelementen des Diodenarrays angeordnet. Bevorzugt ist der Verteiler-Transistor zwischen den ihm zugeordneten Bildelementen bzw. in deren Mitte angeordnet, beispielhaft an einem Kreuzungspunkt von Zeilen und Spalten im Falle von matrixartig angeordneten Bildelementen. In vorteilhafter Weise weist der Verteiler-Transistor so im Wesentlichen selbe Temperaturbedingungen sowie einen geringen Mismatch Fehler bezüglich der in den jeweiligen Bildelementen verbauten
Transistoren auf. Bei dem ersten Versorgungsanschluss handelt es sich beispielhaft um einen Masseanschluss. Mit dem ersten Versorgungsanschluss kann aber auch ein
Versorgungsspannungsanschluss bezeichnet sein; insbesondere kann das Diodenarray dabei in einer gespiegelten
Betriebsrichtung mit entgegengesetzter Stromrichtung
betrieben werden, bei der die beschriebenen n-Kanal- Transistoren durch p-Kanal-Transistoren ersetzt sind und umgekehrt .
In zumindest einer Ausführungsform gemäß dem ersten Aspekt sind je Bildelement eine Diode sowie ein Eingangs-Transistor vorgesehen. Der jeweilige Eingangs-Transistor ist zur
Versorgung der entsprechenden Diode mit der jeweiligen Diode gekoppelt. Bei der Diode handelt es sich beispielhaft um eine Fotodiode oder eine lichtemittierende Diode (LED) . Der
Eingangs-Transistor ist insbesondere in unmittelbarer Nähe zu der Diode angeordnet. Bevorzugt ist der Eingangs-Transistor darüber hinaus in unmittelbarer Nähe zu dem entsprechenden Verteiler-Transistor des Diodenarrays angeordnet. Der
Eingangs-Transistor ist insbesondere auf einem gemeinsamen Wafer mit dem entsprechenden Verteiler-Transistor
ausgebildet. In vorteilhafter Weise weist der Eingangs- Transistor so im Wesentlichen die selben
Temperaturbedingungen sowie einen damit einhergehenden geringen Mismatch Fehler bezüglich des Verteiler-Transistors auf .
In zumindest einer Ausführungsform gemäß dem ersten Aspekt bildet der Verteiler-Transistor mit dem jeweiligen Eingangs- Transistor wenigstens zweier Bildelemente einen Verteiler- Stromspiegel. Insbesondere handelt es sich bei dem Verteiler- Stromspiegel um einen MOSFET-Stromspiegel . Unter der Bildung eines Stromspiegels wird hier und im Folgenden eine
Verschaltung zweier Transistoren verstanden, die eine
Spiegelung bzw. „Kopie" des Eingangsstroms auf einen Ausgang des Stromspiegels ermöglicht.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt wird ein Diodenarray mit wenigstens zwei Bildelementen angegeben, wobei das Diodenarray einen Verteiler-Transistor sowie eine Zuleitung zur Aufnahme eines Referenzstroms und einen ersten Versorgungsanschluss aufweist. Die Zuleitung und der erste Versorgungsanschluss sind dabei zur Versorgung des Verteiler-Transistors mit dem Verteiler-Transistor gekoppelt. Je Bildelement sind eine Diode sowie ein Eingangs-Transistor vorgesehen. Der jeweilige Eingangs-Transistor ist zur
Versorgung der entsprechenden Diode mit der jeweiligen Diode gekoppelt. Der Verteiler-Transistor bildet mit dem jeweiligen Eingangs-Transistor wenigstens zweier Bildelemente einen Verteiler-Stromspiegel .
In vorteilhafter Weise kann durch ein solches Diodenarray die Anzahl der Zuleitungen zur Versorgung der einzelnen
Bildelemente gering gehalten werden. Insbesondere wird durch das Diodenarray eine präzise Referenzierung von Arrays mit einer Vielzahl an Bildelementen ermöglicht. In zumindest einer Aus führungs form gemäß dem ersten Aspekt ist der Verteiler-Transistor mit seiner Abflusselektrode mit der Zuleitung gekoppelt. Darüber hinaus ist der Verteiler- Transistor mit seiner Quellenelektrode mit dem ersten
Versorgungsanschluss gekoppelt. Ferner ist der Verteiler- Transistor mit seiner Steuerelektrode mit seiner
Abflusselektrode gekoppelt und bildet einen
Verteileranschluss .
Der jeweilige Eingangs-Transistor ist ferner mit seiner
Abflusselektrode mit einer ersten Elektrode der Diode
gekoppelt. Darüber hinaus ist der jeweilige Eingangs- Transistor mit seiner Quellenelektrode mit dem ersten
Versorgungsanschluss gekoppelt. Ferner ist der jeweilige Eingangs-Transistor mit seiner Steuerelektrode mit dem
Verteileranschluss gekoppelt.
Eine zweite Elektrode der Diode ist überdies mit einem weiteren Versorgungsanschluss gekoppelt. Im Falle, dass der Diode neben dem Verteiler-Stromspiegel kein weiterer
Stromspiegel vorgeschaltet ist, handelt es sich bei dem weiteren Versorgungsanschluss insbesondere um einen von dem ersten Versorgungsanschluss verschiedenen zweiten
Versorgungsanschluss mit unterschiedlichem elektrischen
Potential, beispielhaft um einen
Versorgungsspannungsanschluss („High Side Diode") . Ist zwischen der Diode und dem Verteiler-Stromspiegel hingegen ein weiterer Stromspiegel angeordnet, weist der weitere
Versorgungsanschluss insbesondere ein dem ersten
Versorgungsanschluss gleiches elektrisches Potential auf bzw. bei dem weiteren Versorgungsanschluss kann es sich dann um den ersten Versorgungsanschluss handeln. Unter einer Abflusselektrode wird hier und im Folgenden der Drain-Anschluss eines MOSFETs verstanden. Analog hierzu bezeichnet die Quellenelektrode einen Source-Anschluss und die Steuerelektrode einen Gate-Anschluss des MOSFETs.
Dass zwei oder mehr Bauelemente miteinander gekoppelt sind schließt hier und im Folgenden eine direkte bzw. unmittelbare elektrische Verbindung der Bauelemente sowie ihre indirekte bzw. mittelbare elektrische Verbindung ein. Insbesondere kann dem Eingangs-Transistor ein zusätzlicher Versorgungs- Stromspiegel nachgeschaltet sein, über den der Eingangs- Transistor mit der Diode elektrisch verbunden ist.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt bildet der Verteiler-Transistor mit dem jeweiligen Eingangs- Transistor von genau 2 oder 4 oder 8 oder 9 oder 16
Bildelementen einen Verteiler-Stromspiegel.
In vorteilhafter Weise eignet sich diese Anzahl besonders zur zentralen Anordnung des Verteiler-Transistors insbesondere bei matrixartig angeordneten Bildelementen, so dass etwa ein Mismatch Fehler gering gehalten werden kann.
In zumindest einer Ausführungsform gemäß dem ersten Aspekt sind die Bildelemente, deren Eingangs-Transistor mit dem Verteiler-Transistor einen Verteiler-Stromspiegel bildet, in unmittelbarer Nachbarschaft zueinander angeordnet.
Gemäß einem zweiten Aspekt der Erfindung wird eine Anordnung angegeben. Bei der Anordnung kann es sich wiederum um ein Subarray eines Arrays handeln. In zumindest einer Ausführungsform gemäß dem zweiten Aspekt umfasst die Anordnung wenigstens zwei aufeinanderfolgende Diodenarrays gemäß dem ersten Aspekt. Insbesondere umfasst die Anordnung genau zwei aufeinanderfolgende Diodenarrays. Unter aufeinanderfolgenden Diodenarrays sind etwa direkt benachbarte oder solche Diodenarrays zu verstehen, die mit derselben Zuleitung versorgt werden.
Je Bildelement sind ein Gabelungs-Transistor sowie ein
Versorgungs-Transistor vorgesehen. Der Gabelungs-Transistor bildet mit dem Versorgungs-Transistor jeweils einen
Versorgungs-Stromspiegel, der zur Versorgung der Diode mit der Diode gekoppelt ist.
Die Anordnung umfasst darüber hinaus wenigstens einen
Ausgangs-Transistor. Der entsprechende Ausgangs-Transistor ist jeweils zwischen zwei aufeinanderfolgenden Diodenarrays angeordnet und bildet mit dem Gabelungs-Transistor eines Bildelements des ersten der zwei aufeinanderfolgenden
Diodenarrays einen Ausgangs-Stromspiegel. Der Ausgangs- Stromspiegel ist zur Versorgung des Verteiler-Transistors eines darauffolgenden zweiten der zwei aufeinanderfolgenden Diodenarrays mit dem Verteiler-Transistor gekoppelt. Überdies ist der Verteiler-Transistor des ersten der
aufeinanderfolgenden Diodenarrays zur Versorgung mit der Zuleitung und dem ersten Versorgungsanschluss gekoppelt.
In vorteilhafter Weise kann durch eine solche Anordnung die Anzahl der Zuleitungen zur Versorgung der einzelnen
Bildelemente im Vergleich zu dem Diodenarray gemäß dem ersten Aspekt weiter reduziert werden. Insbesondere wird durch die Anordnung eine präzise Referenzierung von Arrays mit einer Vielzahl an Bildelementen ermöglicht. Beispielhaft kann jedem Bildelement ein Ausgangs-Stromspiegel zugeordnet sein. In diesem Fall kann der dem jeweiligen
Bildelement zugeführte Referenzstrom an ein einzelnes
Bildelement oder ein weiteres Diodenarray gemäß dem ersten Aspekt „vererbt" werden. Insbesondere kann die Anzahl der Zuleitungen zur Versorgung der einzelnen Bildelemente
hierdurch um einen Faktor zwischen einschließlich 2 bis einschließlich n-m reduziert werden, wenn die Bildelemente in n Spalten und m Zeilen angeordnet sind.
In zumindest einer Ausführungsform gemäß dem zweiten Aspekt ist der Verteiler-Transistor des ersten der
aufeinanderfolgenden Diodenarrays mit seiner Abflusselektrode mit der Zuleitung gekoppelt. Der Verteiler-Transistor der darauffolgenden Diodenarrays ist hingegen mit seiner
Abflusselektrode mit einer Abflusselektrode des Ausgangs- Transistors des vorhergehenden Diodenarrays gekoppelt. In anderen Worten ist lediglich das erste Diodenarrays
unmittelbar mit der Zuleitung verbunden, während die
darauffolgenden Diodenarrays nur mehr mittelbar mit der
Zuleitung gekoppelt sind, und zwar über das erste Diodenarray und gegebenenfalls weitere vorhergehende Diodenarrays.
Der Verteiler-Transistor des ersten oder der darauffolgenden Diodenarrays ist ferner mit seiner Quellenelektrode mit dem ersten Versorgungsanschluss gekoppelt. Darüber hinaus ist der Verteiler-Transistor mit seiner Steuerelektrode mit seiner Abflusselektrode gekoppelt und bildet den Verteileranschluss.
Der Eingangs-Transistor ist mit seiner Abflusselektrode mit einer Abflusselektrode des Gabelungs-Transistors gekoppelt. Überdies ist der Eingangs-Transistor mit seiner
Quellenelektrode mit dem ersten Versorgungsanschluss gekoppelt. Ferner ist der Eingangs-Transistor mit seiner Steuerelektrode mit der Steuerelektrode des Verteiler- Transistors gekoppelt.
Die Diodenarrays weisen jeweils einen zweiten
Versorgungsanschluss auf. Der Gabelungs-Transistor ist mit seiner Quellenelektrode mit dem zweiten Versorgungsanschluss gekoppelt. Darüber hinaus ist der Gabelungs-Transistor mit seiner Steuerelektrode mit seiner Abflusselektrode gekoppelt.
Des Weiteren ist der Versorgungs-Transistor mit seiner
Abflusselektrode mit einer ersten Elektrode der Diode
gekoppelt. Der Versorgungs-Transistor ist außerdem mit seiner Quellenelektrode mit dem zweiten Versorgungsanschluss
gekoppelt. Ferner ist der Versorgungs-Transistor mit seiner Steuerelektrode mit der Steuerelektrode des Gabelungs- Transistors gekoppelt.
Eine zweite Elektrode der Diode ist mit dem ersten
Versorgungsanschluss gekoppelt.
Der Ausgangs-Transistor ist mit seiner Quellenelektrode mit dem zweiten Versorgungsanschluss gekoppelt. Ferner ist der Ausgangs-Transistor mit seiner Steuerelektrode mit der
Steuerelektrode des Gabelungs-Transistors gekoppelt.
Bei dem zweiten Versorgungsanschluss handelt es sich um einen von dem ersten Versorgungsanschluss verschiedenen Anschluss mit unterschiedlichem elektrischen Potential, beispielhaft um einen Versorgungsspannungsanschluss. Mit dem zweiten
Versorgungsanschluss kann aber auch ein Masseanschluss bezeichnet sein; insbesondere kann das Diodenarray dabei in einer gespiegelten Betriebsrichtung mit entgegengesetzter Stromrichtung betrieben werden, bei der die nachfolgend beschriebenen n-Kanal-Transistoren durch p-Kanal-Transistoren ersetzt sind und umgekehrt, und die Gateanschlüsse der
Stromspiegel entsprechend ausgeführt sind.
Gemäß einem dritten Aspekt der Erfindung wird ein weiteres Diodenarray angegeben. Bei dem Diodenarray kann es sich wiederum um ein Subarray eines Arrays handeln.
In zumindest einer Ausführungsform gemäß dem dritten Aspekt weist das Diodenarray wenigstens zwei aufeinanderfolgende Bildelemente auf. Insbesondere weist das Diodenarray genau zwei aufeinanderfolgende Bildelemente auf. Unter
aufeinanderfolgenden Bildelementen sind etwa direkt
benachbarte oder solche Bildelemente zu verstehen, die mit derselben Zuleitung versorgt werden.
Das Diodenarray weist eine Zuleitung zur Aufnahme eines
Referenzstroms und einen ersten und zweiten
Versorgungsanschluss auf.
Je Bildelement sind überdies eine Diode, ein Eingangs- Stromspiegel, ein Gabelungs-Transistor sowie ein Versorgungs- Transistor vorgesehen. Der Gabelungs-Transistor bildet dabei mit dem Versorgungs-Transistor jeweils einen Versorgungs- Stromspiegel. Der Versorgungs-Stromspiegel ist zur Versorgung der Diode mit der Diode gekoppelt.
Das Diodenarray umfasst außerdem wenigstens einen Ausgangs- Transistor. Der Ausgangs-Transistor ist jeweils zwischen zwei aufeinanderfolgenden Bildelementen angeordnet und bildet mit dem Gabelungs-Transistor eines ersten der zwei
aufeinanderfolgenden Bildelemente einen Ausgangs- Stromspiegel. Der Ausgangs-Stromspiegel ist hierbei zur
Versorgung des Eingangs-Stromspiegels eines darauffolgenden zweiten der zwei aufeinanderfolgenden Bildelemente mit dem darauffolgenden zweiten Bildelement gekoppelt.
Der Eingangs-Stromspiegel des ersten der aufeinanderfolgenden Bildelemente ist zur Versorgung mit der Zuleitung und dem ersten Versorgungsanschluss gekoppelt.
In Vorteilhafter Weise ermöglicht das Diodenarray gemäß dem dritten Aspekt eine „Vererbung" eines zugeführten
Referenzstroms zwischen aufeinanderfolgenden Bildelementen. Mit Vorteil kann so die Anzahl der Zuleitungen zur Versorgung der einzelnen Bildelemente gering gehalten werden, und zwar insbesondere um einen Faktor zwischen einschließlich 2 bis einschließlich n-m reduziert werden, wenn die Bildelemente in n Spalten und m Zeilen angeordnet sind. Insbesondere wird durch das Diodenarray eine präzise Referenzierung von Arrays mit einer Vielzahl an Bildelementen ermöglicht.
In zumindest einer Ausführungsform gemäß dem dritten Aspekt umfasst der jeweilige Eingangs-Stromspiegel einen Eingabe- Transistor und einen Ausgabe-Transistor.
Der Eingabe-Transistor des ersten der zwei Bildelemente ist mit seiner Abflusselektrode mit der Zuleitung gekoppelt. Der Eingabe-Transistor der darauffolgenden Bildelemente ist mit seiner Abflusselektrode hingegeben mit einer Abflusselektrode des Ausgabe-Transistors des vorhergehenden Bildelements gekoppelt .
Der Eingabe-Transistor des ersten oder der darauffolgenden Bildelemente ist darüber hinaus mit seiner Quellenelektrode mit dem ersten Versorgungsanschluss gekoppelt. Außerdem ist der Eingabe-Transistor mit seiner Steuerelektrode mit seiner Abflusselektrode gekoppelt.
Der Ausgabe-Transistor ist mit seiner Abflusselektrode mit einer Abflusselektrode des Gabelungs-Transistors gekoppelt. Ferner ist der Ausgabe-Transistor mit seiner Quellenelektrode mit dem ersten Versorgungsanschluss gekoppelt. Überdies ist der Ausgabe-Transistor mit seiner Steuerelektrode mit der Steuerelektrode des Eingabe-Transistors gekoppelt.
Die Diodenarrays weisen jeweils einen zweiten
Versorgungsanschluss auf. Der Gabelungs-Transistor ist mit seiner Quellenelektrode mit dem zweiten Versorgungsanschluss gekoppelt. Überdies ist der Gabelungs-Transistor mit seiner Steuerelektrode mit seiner Abflusselektrode gekoppelt.
Der Versorgungs-Transistor ist mit seiner Abflusselektrode mit einer ersten Elektrode der Diode gekoppelt. Ferner ist der Versorgungs-Transistor mit seiner Quellenelektrode mit dem zweiten Versorgungsanschluss gekoppelt. Außerdem ist der Versorgungs-Transistor mit seiner Steuerelektrode mit der Steuerelektrode des Gabelungs-Transistors gekoppelt.
Eine zweite Elektrode der Diode ist ferner mit dem ersten Versorgungsanschluss gekoppelt.
Der Ausgangs-Transistor ist mit seiner Quellenelektrode mit dem zweiten Versorgungsanschluss gekoppelt. Ferner ist der Ausgangs-Transistor mit seiner Steuerelektrode mit der
Steuerelektrode des Gabelungs-Transistors gekoppelt. Gemäß einem vierten Aspekt der Erfindung wird ein Array angegeben. Bei dem Array handelt sich beispielsweise um ein LED-Array oder ein Fotodioden-Array .
In zumindest einer Ausführungsform gemäß dem vierten Aspekt umfasst das Array eine Vielzahl an Bildelementen.
Insbesondere umfasst das Array mehr als 10, bevorzugt mehr als 100, besonders bevorzugt mehr als 1000 Bildelemente.
Die Bildelemente sind zumindest teilweise in wenigstens einem Diodenarray gemäß dem ersten Aspekt angeordnet. Dabei weist das Diodenarray jeweils eine Zuleitung auf, insbesondere zur Versorgung des jeweiligen Verteiler-Transistors.
Alternativ oder zusätzlich sind die Bildelemente zumindest teilweise in wenigstens einer Anordnung gemäß dem zweiten Aspekt angeordnet. Dabei weist die Anordnung jeweils eine Zuleitung auf, insbesondere zur Versorgung des jeweiligen Verteiler-Transistors des ersten der aufeinanderfolgenden Diodenarrays .
Alternativ oder zusätzlich sind die Bildelemente zumindest teilweise in wenigstens einem Diodenarray gemäß dem dritten Aspekt angeordnet. Dabei weist das Diodenarray jeweils eine Zuleitung auf, insbesondere zur Versorgung des jeweiligen Eingangs-Stromspiegels des ersten der aufeinanderfolgenden Bildelemente .
Insbesondere können die Bildelemente des Arrays auch in einer Kombination aus den Diodenarrays gemäß dem ersten und dritten Aspekt bzw. der Anordnung gemäß dem zweiten Aspekt angeordnet sein . In zumindest einer Ausführungsform gemäß dem vierten Aspekt sind die Bildelemente des Arrays matrixartig in n Spalten und m Zeilen angeordnet. Bei dem Array sind je Spalte zwischen einschließlich einer und einschließlich — Zuleitungen vorgesehen .
In zumindest einer Ausführungsform gemäß dem vierten Aspekt sind die Bildelemente des Arrays matrixartig in n Spalten und m Zeilen angeordnet. Bei dem Array sind je Zeile zwischen
71
einschließlich einer und einschließlich - Zuleitungen
vorgesehen .
In zumindest einer Ausführungsform gemäß dem vierten Aspekt bildet der Verteiler-Transistor mit dem jeweiligen Eingangs- Transistor von genau / Bildelementen einen Verteiler- Stromspiegel .
Die Bildelemente des Arrays sind matrixartig in n Spalten und m Zeilen angeordnet. Bei dem Array sind zwischen
TL’ Tl Tl'Tfl
einschließlich y und einschließlich —y Zuleitungen
Tl'Tfl
vorgesehen. Insbesondere sind bei dem Array
Figure imgf000017_0001
Zuleitungen vorgesehen .
In zumindest einer Ausführungsform gemäß dem vierten Aspekt bildet der Verteiler-Transistor mit dem jeweiligen Eingangs- Transistor von genau
Figure imgf000017_0002
Bildelementen einen Verteiler- Stromspiegel, wobei genau f2 Bildelemente jeweils mittelbar oder unmittelbar einem Ausgangstransistor zu oben genannter „Vererbung" zugeordnet sind. Die Bildelemente des Arrays sind matrixartig in n Spalten und m Zeilen angeordnet. Bei dem Array sind dann genau - fiΆ
Zuleitungen vorgesehen.
In zumindest einer Aus führungs form gemäß dem vierten Aspekt weist der Verteiler-Stromspiegel und/oder der Versorgungs- Stromspiegel und/oder der Ausgangs-Stromspiegel ein common- centroid-layout auf.
Gemäß einem fünften Aspekt der Erfindung wird ein System angegeben .
In zumindest einer Aus führungs form gemäß dem fünften Aspekt umfasst das System ein Array gemäß dem vierten Aspekt und eine Referenzstromquelle.
Die Referenzstromquelle weist je Zuleitung des Arrays jeweils eine Ausgangsleitung auf. Die jeweilige Ausgangsleitung ist dabei mit der entsprechenden Zuleitung gekoppelt.
In zumindest einer Aus führungs form gemäß dem fünften Aspekt umfasst die Referenzstromquelle eine Stromspiegelbank. Die Stromspiegelbank weist einen Eingang zur Zuführung eines Referenzstroms und je Zuleitung des Arrays eine
Ausgangsleitung auf. Dabei ist die Stromspiegelbank
eingerichtet, den am Eingang zugeführten Referenzstrom auf den entsprechenden Ausgangsleitungen bereitzustellen, insbesondere zur Versorgung des jeweiligen Verteiler- Transistors bzw. des jeweiligen Eingangs-Stromspiegels.
Gemäß einem sechsten Aspekt der Erfindung wird ein
Scheinwerfer für ein Kraftfahrzeug angegeben. Bei dem
Scheinwerfer kann es sich insbesondere um eine Front-, oder Heckbeleuchtung des Kraftfahrzeugs handeln. Der Scheinwerfer umfasst ein LED-Array gemäß dem vierten Aspekt und/oder ein System gemäß dem fünften Aspekt.
Weitere Vorteile, vorteilhafte Ausführungsformen und
Weiterbildungen ergeben sich aus den im Folgenden in
Verbindung mit den Figuren beschriebenen
Ausführungsbeispielen .
Es zeigen:
Figur 1 ein spannungsreferenziertes Array und seine
Verdrahtung,
Figur 2a ein stromreferenziertes Array und seine Verdrahtung,
Figur 2b eine schematische Darstellung einer kaskadierten Stromspiegelbank zur Stromreferenzierung gemäß Figur 2a,
Figur 3a ein erstes Ausführungsbeispiel eines Diodenarrays zum Einsatz in dem in Figur 2a dargestellten System,
Figur 3b ein zweites Ausführungsbeispiel eines Diodenarrays zum Einsatz in dem in Figur 2a dargestellten System in
Draufsicht,
Figur 4 ein drittes Ausführungsbeispiel eines Diodenarrays zum Einsatz in dem in Figur 2a dargestellten System,
Figur 5a ein erstes Ausführungsbeispiel einer Verdrahtung des in Figur 4 dargestellten Diodenarrays in dem in Figur 2a dargestellten System, Figur 5b ein zweites Ausführungsbeispiel einer Verdrahtung des in Figur 4 dargestellten Diodenarrays in dem in Figur 2a dargestellten System, und
Figur 6 ein viertes Ausführungsbeispiel zweier
aufeinanderfolgender Diodenarrays zum Einsatz in dem in Figur 2a dargestellten System.
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit den gleichen Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren
dargestellten Elemente untereinander sind nicht als
maßstäblich zu betrachten. Vielmehr können einzelne Elemente zur besseren Darstellbarkeit und/oder für eine bessere
Verständlichkeit übertrieben groß dargestellt sein.
Gestrichelt dargestellte Umrandungen deuten eine
Funktionseinheit der darin angeordneten Elemente an.
Bei Arrays wie LED Arrays oder in Bildsensoren werden oftmals aktive Schaltungsteile innerhalb eines Bildelements
eingesetzt. Die Bildelemente benötigen meist hochpräzise Referenzen, also Referenzströme oder -Spannungen. Die
Referenz kann sich beispielsweise auf einen Bandabstand eines pn-Überganges beziehen; im Idealfall steht jedem Bildelement dieselbe Referenz zur Verfügung. Eine Referenzerzeugung innerhalb der Bildelemente erschwert jedoch eine gleichmäßige Referenzierung (sogenanntes „Matching") über alle
Bildelemente des Arrays hinweg.
Figur 1 zeigt ein System 1 ' zur Versorgung eines LED-Arrays 30 mit einer externen Referenzspannung Vref. Das LED-Array weist n Spalten und m Zeilen von matrixartig angeordneten Bildelementen 5a, 5b auf, wobei jede Spalte zur Versorgung der entsprechenden Bildelemente 5a, 5b mit einer Ausgangsleitung 8 einer Bandabstandsreferenz 2a gekoppelt ist. Pro Spalte ist also nur eine Ausgangsleitung 8
erforderlich. Allerdings kann das System 1' dabei mehreren Fehlerneinflüssen ausgesetzt sein, wie einem Mismatch von in den jeweiligen Bildelementen verbauten Transistoren als
Stromquellen. Auch Temperaturunterschiede, lokale Ground- oder Supplyunterschiede beeinflussen das System 1' stark.
Um diese Fehlereinflüsse zu vermeiden ist eine strombasierte Referenzierung vorzuziehen. Figur 2a zeigt ein System 1 zur Versorgung des LED-Arrays 30 mit einem externen Referenzstrom Iref / bei dem jedes Bildelement 5a, 5b mit einer
Ausgangsleitung 8 einer Referenzstromquelle 20 gekoppelt ist. Die Bandabstandsreferenz 2a ist hierzu mit einem
Operationsverstärker mit nachgeschalteten Widerstand als Spannungs-Strom-Wandler 2b sowie einer Stromspiegelbank 2c gekoppelt. Da der Referenzstrom Iref unabhängig von lokalen Versorgungsspannungspegeln ist, und Transistoren der
Stromspiegelbank jeweils lokal beieinander liegen, ist diese Variante weniger anfällig gegen die oben genannten
Fehlerquellen, erfordert aber einen hohen
Verdrahtungsaufwand. Gerade bei Arrays 30 mit einer Vielzahl von Bildelementen 5a, 5b mit geringer Größe (zum Beispiel <
40 gm, insbesondere < 10 gm) ist der Platz für Zuleitungen zur Versorgung der einzelnen Bildelemente 5a, 5b beschränkt.
Figur 3a zeigt ein erstes Ausführungsbeispiel eines
Diodenarrays 3a zum Einsatz als Subarray in dem in Figur 2a dargestellten System 1, das beiträgt, den Verdrahtungsaufwand gering zu halten und zugleich eine hochgenaue Referenzierung der Bildelemente 5a, 5b ermöglicht. Das dargestellte Diodenarray 3a umfasst in dieser Ausführungsvariante zwei benachbarte Bildelemente 5a, 5b des Arrays 30. In anderen Ausführungsvarianten kann das
Diodenarray 3a auch mehr als zwei benachbarte Bildelemente 5a, 5b umfassen, insbesondere vier, acht oder sechzehn. Das Diodenarray 3a weist für beide Bildelemente 5a, 5b nur mehr eine einzige Zuleitung 7 auf, die mit der Ausgangsleitung 8 der Referenzstromquelle 20 zur Versorgung der Bildelemente 5a, 5b zu koppeln ist. Eingangsseitig weist das Diodenarray 3a einen Verteiler-Transistor TD auf, dessen Abflusselektrode TD-D zur Aufnahme des Referenzstroms Iref mit der Zuleitung 7 verbunden ist. Eine Steuerelektrode TD-G des Verteiler- Transistors TD ist mit der Abflusselektrode TD-D verbunden und bildet einen Verteileranschluss V für die Bildelemente 5a, 5b des Diodenarrays 3a. Eine Quellenelektrode TD-S des Verteiler- Transistors TD ist schließlich mit einem Masseanschluss 9a des Arrays 30 verbunden. Unter den Masseanschluss 9a kann auch ein Versorgungsspannungsanschluss fallen; in diesem Zusammenhang kann das Diodenarray 3a komplementär zu dieser Aus führungs form in entgegengesetzter Stromrichtung betrieben sein, bei der die nachfolgend beschriebenen n-Kanal-MOSFETs durch p-Kanal-MOSFETs ersetzt sind und umgekehrt.
Die beiden Bildelemente 5a, 5b weisen eingangsseitig jeweils einen Eingangs-Transistor Ti auf, dessen Steuerelektrode Ti_G mit dem Verteileranschluss V verbunden ist. Eine
Quellenelektrode des Eingangs-Transistors Ti ist wiederum mit dem Masseanschluss 9a des Arrays 30 verbunden. Ausgangsseitig stellt der Eingangs-Transistor Ti über seine Abflusselektrode TD-D durch diese Verschaltung im Wesentlichen den dem
Diodenarray 3a über die Zuleitung 7 zugeführten Referenzstrom Iref bereit. Der Verteiler-Transistor TD bildet mit dem jeweiligen Eingangs-Transistor Ti der beiden Bildelemente 5a, 5b also jeweils einen Stromspiegel, der im Folgenden als Verteiler-Stromspiegel SD bezeichnet und durch den
gestrichelten bzw. mit Strich-Punkt-Linien versehenen Kasten in Figur 3a angedeutet ist.
Der bezüglich des Verteiler-Stromspiegels SD ausgangsseitig bereitgestellte Referenzstrom Iref wird jeweils einer dem entsprechenden Bildelement 5a, 5b zugeordneten Diode D über ihre erste Elektrode Di zugeführt. Eine zweite Elektrode D2 der Diode D ist mit dem Masseanschluss 9a verbunden.
In dieser Ausführungsvariante ist dem Verteiler-Stromspiegel SD je Bildelement 5a, 5b ein Versorgungs-Stromspiegel Ss nachgeschaltet, über den der entsprechenden Diode D der Referenzstrom Iref zugeführt wird. Der Versorgungs- Stromspiegel Ss umfasst eingangsseitig einen Gabelungs- Transistor TF und ausgangsseitig einen Versorgungs-Transistor Ts, die mit ihren Quellenelektroden TF-S, Ts-s jeweils mit einem Versorgungsspannungsanschluss 9b verbunden sind. Dabei handelt es sich bei den dem Verteiler-Stromspiegel SD zugeordneten Transistoren TD, Ti um n-Kanal-MOSFETs und bei den dem Versorgungs-Stromspiegel Ss zugeordneten Transistoren TF, Ts um p-Kanal-MOSFETs . In anderen Ausführungsvarianten kann der Verteiler-Stromspiegel SD je Bildelement 5a, 5b auch direkt mit der ersten Elektrode D2 der entsprechenden Diode D verbunden sein, deren zweite Elektrode D2 dann mit dem
Versorgungsspannungsanschluss 9b verbunden ist. Beispielhaft sind die dem Verteiler-Stromspiegel SD zugeordneten
Transistoren TD, Ti dann als p-Kanal-MOSFETs ausgebildet.
Die den jeweiligen Stromspiegeln SD, Ss zugeordneten
Transistoren TD, Ti, TF, Ts können insbesondere lokal nahe beieinander angeordnet werden, um einen Mismatch Fehler gering zu halten. Bevorzugt sind die den jeweiligen Stromspiegeln SD, Ss zugeordneten Transistoren TD, Ti, TF, Ts gemäß dem common-centroid-layout ausgebildet, um etwa einen Gradienten im Gateoxid auszugleichen. In diesem Zusammenhang wird auf die Ausführungen von Daniel Payne in "A Review of an Analog Layout Tool called HiPer DevGen" sowie Nurahmad Omar in "Automated Layout Synthesis Tool for Op-Amp" verwiesen, deren Offenbarungsgehalt hiermit durch Bezugnahme vollständig aufgenommen wird.
Insbesondere kann das Layout der einzelnen Bildelemente 5a,
5b wie in Figur 3b dargestellt gespiegelt werden. Der
Verteiler-Transistor TD ist in diesem zweiten
Ausführungsbeispiel mittig bezüglich vier in einer Matrix angeordneten Bildelementen 5a, 5b, 5c, 5d mit jeweils einer LED Dl, D2, D3, D4 angeordnet, wobei eine Anordnung der einzelnen Bauelemente der Bildelemente 5a, 5b, 5c, 5d jeweils bezüglich einer vertikalen Achse entlang einer Spalte der Matrix durch den Verteiler-Transistor TD sowie bezüglich einer horizontalen Achse entlang einer Zeile der Matrix durch den Verteiler-Transistor TD gespiegelt ist.
Der in den Ausführungsbeispielen der Figuren 3a und 3b dargestellte Aufbau des Diodenarrays 3a kann auch als „Input Sharing" bezeichnet werden und führt keinen zusätzlichen Mismatch Fehler ein. Die Anzahl der Zuleitungen 7 zur
Verdrahtung der Bildelemente 5a, 5b, 5c, 5d kann um einen Faktor / verringert werden, wobei / der Anzahl der jeweils einem Verteiler-Transistor TD zugeordneten Bildelemente 5a,
5b, 5c, 5d entspricht.
Figur 4 zeigt ein drittes Ausführungsbeispiel eines
Diodenarrays 3c zum Einsatz als Subarray in dem in Figur 2a dargestellten System 1, das ebenfalls beiträgt, den Verdrahtungsaufwand gering zu halten und zugleich eine hochgenaue Referenzierung der Bildelemente 5a, 5b ermöglicht.
Das Diodenarray 3c unterscheidet sich von dem Diodenarray 3a unter anderem dadurch, dass zwischen den Bildelementen 5a, 5b kein zentraler Verteiler-Transistor TD angeordnet ist.
Stattdessen ist eine Zuleitung 7 des Diodenarrays 3c zur Kopplung mit einer Ausgangsleitung 8 der Referenzstromquelle 20 direkt mit einem ersten Bildelement 5a verbunden. Das erste Bildelement 5a ist dabei ausgangsseitig über eine
Vererbungsleitung 87 mit einem darauffolgenden zweiten
Bildelement 5b verbunden.
Den einzelnen Bildelementen 5a, 5b ist zu diesem Zweck ein Eingangs-Stromspiegel Si zugeordnet, dem ein entsprechender Strom über die Zuleitung 7 bzw. die Vererbungsleitung 87 zugeführt wird. Dem ersten Bildelement 5a ist darüber hinaus zu diesem Zweck ein Ausgangs-Transistor T0 zugeordnet, mit dem der Eingangs-Stromspiegel Si des zweiten Bildelements 5b über die Vererbungsleitung 87 verbunden ist. In der
dargestellten Ausführungsvariante ist dem zweiten Bildelement 5b ebenfalls ein Ausgangs-Transistor T0 zur Versorgung nachfolgender Bildelemente zugeordnet, auf den in anderen Ausführungsvarianten verzichtet werden kann.
Der Eingangs-Stromspiegel Si weist einen Eingabe-Transistor TE sowie einen Ausgabe-Transistor TA auf, die zusammen eingerichtet sind, den über die Zuleitung 7 an einer
Abflusselektrode TE-D des Eingabe-Transistors TE zugeführten Referenzstrom Iref ausgangsseitig an einer Abflusselektrode TA-D des Ausgabe-Transistors TA bereitzustellen. Die einzelnen Bildelemente 5a, 5b weisen darüber hinaus analog zu dem ersten Ausführungsbeispiel einen dem Eingangs- Stromspiegel Ss nachgeschalteten Versorgungs-Stromspiegel Ss auf, über den der entsprechenden Diode D der Referenzstrom Iref zugeführt wird. Zusätzlich ist der Gabelungs-Transistor TF allerdings mit seiner Steuerelektrode TF-G mit einer
Steuerelektrode TF-G des Ausgangs-Transistors T0 verbunden und bildet mit diesem einen Ausgangs-Stromspiegel S0 (durch die beiden mit Strich-Punkten versehenen Kästchen angedeutet) .
Der Ausgangs-Stromspiegel S0 ist eingerichtet, den über die Abflusselektrode TA-D des Ausgabe-Transistors TA des Eingangs- Stromspiegels Si einer Abflusselektrode TF-D des Gabelungs- Transistors TF zugeführten Referenzstrom Iref ausgangsseitig an einer Abflusselektrode TQ-D des Ausgangs-Transistors T bereitzustellen.
Bei den dem Eingangs-Stromspiegel Si zugeordneten
Transistoren TE, TA handelt es sich in dem dritten
Ausführungsbeispiel um n-Kanal-MOSFETs und bei den dem
Versorgungs-Stromspiegel Ss bzw. dem Ausgangs-Stromspiegel S0 zugeordneten Transistoren TF, Ts, T0 um p-Kanal-MOSFETs . In anderen Aus führungs formen kann, statt die Dioden D
anodenseitig zu treiben, wenn die Dioden D jeweils "gedreht" angeordnet und der Masseanschluss 9a als
Versorgungsspannungsanschluss und der
Versorgungsspannungsanschluss 9b z.B. als Masseanschluss ausgeführt ist, Strom zum Betreiben der jeweiligen Diode D mit einem entsprechenden „Low Side"-Treiber aus der Kathode bezogen werden. In diesem Fall handelt es sich bei den
Transistoren TE, TA um p-Kanal-MOSFETs und den Transistoren TF, Ts, T0 um n-Kanal-MOSFETs . In vorteilhafter Weise kann so eine Anzahl der
Ausgangsleitungen 8 zur Versorgung des Diodenarrays 3c gering gehalten werden. Der über die Zuleitung 7 eintreffende
Referenzstrom Iref wird zunächst umgespiegelt (hier von n auf p) und dann parallel in die Last und über einen zusätzlichen Spiegeltransistor in das nächste Bildelement gespiegelt. Im Extremfall kann so mit einer einzelnen Referenzleitung eine ganze Spalte (bzw. Zeile) mit m (bzw. n) Bildelementen bedient werden. Der Mismatch Fehler der dann eingesetzten m (bzw. n) Spiegel spreizt sich aber bis zum letzten
Bildelement, insbesondere erfolgt eine Faltung der statischen Verteilung in jedem Spiegel, daher weitet sich der „Gauß" auf. Wie in den Figuren 5a bzw. 5b dargestellt ist ein
Kompromiss aus Leitungsanzahl und Genauigkeit einzugehen. Figur 5a zeigt dabei ein erstes Ausführungsbeispiel einer Verdrahtung des in Figur 4 dargestellten Diodenarrays 3c in dem System 1 gemäß Figur 2a, bei dem eine Ausgangsleitung 8 alle Bildelemente einer Spalte versorgt. In einem zweiten Ausführungsbeispiel (Figur 5b) werden mit einer
Ausgangsleitung 8 hingegen lediglich zwei aufeinanderfolgende Bildelemente versorgt. Die zu wählende Kompromisslösung kann insbesondere von dem verfügbaren Platz abhängig gemacht werden .
Anhand der Figur 6 ist schließlich ein viertes
Ausführungsbeispiel dargestellt, welches die in den
vorgehenden Ausführungsbeispielen aufgezeigten Ansätze kombiniert. Hier sind zwei aufeinanderfolgende Diodenarrays 3a, 3b in einer Anordnung 3 zum Einsatz als Subarray in dem in Figur 2a dargestellten System 1 miteinander verschaltet.
Dem ersten Diodenarray 3a ist dabei ein Verteiler-Transistor TD zugeordnet, der mit der Zuleitung 7 verbunden ist und analog zu dem ersten und zweiten Ausführungsbeispiel die umliegenden Bildelemente 5a, 5b, 5c, 5d mit dem an der
Zuleitung 7 anliegenden Referenzstrom Iref versorgt. In dieser Ausführungsvariante ist lediglich dem Bildelement 5d ein Ausgangs-Transistor T0 zugeordnet, der über eine
Vererbungsleitung 87 mit dem Verteiler-Transistor TD des nachfolgenden zweiten Diodenarrays 3b verbunden ist. In anderen Ausführungsvarianten kann auch mehr als einem
Bildelement 5d, insbesondere allen Bildelementen 5a, 5b, 5c, 5d ein entsprechender Ausgangs-Transistor T0 zugeordnet sein und die Anordnung 3 kann entsprechend mehr Bildelemente umfassen, die durch dieselbe Zuleitung 7 versorgt werden. Analog zu dem ersten und zweiten Ausführungsbeispiel werden die um den Verteiler-Transistor TD des zweiten Diodenarrays 3b liegenden Bildelemente 5e, 5f, 5g, 5h mit dem an der
Vererbungsleitung 87 anliegenden Referenzstrom Iref versorgt.
Die Vererbung des Referenzstroms Iref eines Bildelements hin zu einem benachbarten Bildelement sowie das lokale Teilen eines Eingangsstromspiegeltransistors mit benachbarten
Bildelementen („Input sharing") können wie in dem vierten Ausführungsbeispiel dargelegt miteinander kombiniert und skaliert werden. In vorteilhafter Weise ermöglicht dies eine hochpräzise Referenzierung, einen reduzierten
Verdrahtungsaufwand bzw. überhaupt eine Verdrahtung größerer Arrays bei vergleichsweise geringem Hardwareaufwand.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugs zeichenliste
1 ' , 1 System
2a Referenzspannungsquelle
2b Spannungs-Strom-Wandler
2c, 2c-l, 2c-2, 2c-3 Stromspiegelbank
20 Referenzstromquelle
3 Anordnung
3a, 3b, 3c Diodenarray
30 Array
5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h Bildelement
7 Zuleitung
8 Ausgangsleitung
87 Vererbungsleitung
9a 9b Versorgungsanschluss
D, Dl, D2 , D3 , D4 Diode
Di, D2 Elektrode
SD Verteiler-Stromspiegel
SI Eingangs-Stromspiegel
Ss Versorgungs-Stromspiegel
So Ausgangs-Stromspiegel
TD Verteiler-Transistor
TI Eingangs-Transistor
TF Gabelungs-Transistor
Ts Versorgungs-Transistor
To Ausgangs-Transistor
TE Eingabe-Transistor
TA Ausgabe-Transistor
TD-DA Tl-D A TF-DA TS-DA TO-DA TE-DA TA-D Abflusselektrode
TD-S t TI-SA TF-SA TS-SA To-sA TE-S A TA-S Quellenelektrode
TD-GA TI-GA TF-GA TS-GA TO-GA TE-GA TA-G Steuerelektrode
Vref Referenzspannung
I ref Referenzström

Claims

Patentansprüche
1. Diodenarray (3a) mit wenigstens zwei Bildelementen (5a,
5b) , wobei
- das Diodenarray (3a) einen Verteiler-Transistor (TD)
aufweist sowie eine Zuleitung (7) zur Aufnahme eines
Referenzstroms und einen ersten Versorgungsanschluss (9a), die zur Versorgung des Verteiler-Transistors (TD) mit diesem gekoppelt sind,
- je Bildelement (5a, 5b) eine Diode (D) sowie ein Eingangs- Transistor (Ti) vorgesehen sind, der jeweils zur
Versorgung der Diode (D) mit dieser gekoppelt ist, wobei
- der Verteiler-Transistor (TD) mit dem jeweiligen Eingangs- Transistor (Ti) wenigstens zweier Bildelemente (5a, 5b) einen Verteiler-Stromspiegel (SD) bildet.
2. Diodenarray (3a) nach Anspruch 1, wobei
- der Verteiler-Transistor (TD) mit seiner Abflusselektrode (TD-D) mit der Zuleitung (7) gekoppelt ist, mit seiner Quellenelektrode (TD-S) mit dem ersten Versorgungsanschluss (9a) gekoppelt ist und mit seiner Steuerelektrode (TD-G) mit seiner Abflusselektrode (Ti_D) gekoppelt ist und einen Verteileranschluss (V) bildet,
- der jeweilige Eingangs-Transistor (Ti) mit seiner
Abflusselektrode (Ti_D) mit einer ersten Elektrode (Di) der Diode (D) gekoppelt ist, mit seiner Quellenelektrode (Ti_s) mit dem ersten Versorgungsanschluss (9a) gekoppelt ist und mit seiner Steuerelektrode (Ti_G) mit dem
Verteileranschluss (V) gekoppelt ist, und wobei
- eine zweite Elektrode (D2) der Diode (D) mit einem
weiteren Versorgungsanschluss gekoppelt ist.
3. Diodenarray (3a) nach einem der vorstehenden Ansprüche 1 oder 2, bei der der Verteiler-Transistor (TD) mit dem
jeweiligen Eingangs-Transistor (Ti) von genau 2 oder 4 oder 8 oder 9 oder 16 Bildelementen (5a, 5b, 5c, 5d) einen
Verteiler-Stromspiegel (SD) bildet.
4. Diodenarray (3a) nach einem der vorstehenden Ansprüche 1 bis 3, bei der die Bildelemente (5a, 5b, 5c, 5d) , deren
Eingangs-Transistor (Ti) mit dem Verteiler-Transistor (TD) einen Verteiler-Stromspiegel (SD) bildet, in unmittelbarer Nachbarschaft zueinander angeordnet sind.
5. Anordnung (3) umfassend wenigstens zwei
aufeinanderfolgende Diodenarrays (3a, 3b) nach einem der vorstehenden Ansprüche, insbesondere genau zwei
aufeinanderfolgende Diodenarrays (3a, 3b), bei der
- je Bildelement (5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h) ein
Gabelungs-Transistor (TF) sowie ein Versorgungs-Transistor (Ts) vorgesehen sind, wobei der Gabelungs-Transistor (TF) mit dem Versorgungs-Transistor (Ts) jeweils einen
Versorgungs-Stromspiegel (Ss) bildet, der zur Versorgung der Diode (D) mit dieser gekoppelt ist,
- die Anordnung (1) wenigstens einen Ausgangs-Transistor
(T0) umfasst, der jeweils zwischen zwei
aufeinanderfolgenden Diodenarrays (3a, 3b) angeordnet ist und mit dem Gabelungs-Transistor (TF) eines Bildelements (5d) des ersten der zwei aufeinanderfolgenden Diodenarrays (3a) einen Ausgangs-Stromspiegel (S0) bildet, der zur Versorgung des Verteiler-Transistors (TD) eines
darauffolgenden zweiten der zwei aufeinanderfolgenden Diodenarrays (3b) mit diesem gekoppelt ist, wobei
- zur Versorgung des Verteiler-Transistors (TD) des ersten der aufeinanderfolgenden Diodenarrays (3a) dieser mit der Zuleitung (7) und dem ersten Versorgungsanschluss (9a) gekoppelt ist.
6. Anordnung (3) nach Anspruch 5, bei der
- der Verteiler-Transistor (TD) des ersten der
aufeinanderfolgenden Diodenarrays (3a) mit seiner
Abflusselektrode (TD-D) mit der Zuleitung (7) und der
Verteiler-Transistor (TD) der darauffolgenden Diodenarrays (3b) mit seiner Abflusselektrode (TD-D) mit einer
Abflusselektrode (T0-D) des Ausgangs-Transistors (T0) des vorhergehenden Diodenarrays (3a) gekoppelt ist,
- der Verteiler-Transistor (TD) des ersten oder der
darauffolgenden Diodenarrays (3a, 3b) mit seiner
Quellenelektrode (TD-S) mit dem ersten Versorgungsanschluss (9a) gekoppelt ist und mit seiner Steuerelektrode (TD-G) mit seiner Abflusselektrode (TD-D) gekoppelt ist und den Verteileranschluss (V) bildet,
- der Eingangs-Transistor (Ti) mit seiner Abflusselektrode (TiD) mit einer Abflusselektrode ( TF-D ) des Gabelungs- Transistors (TF) gekoppelt ist, mit seiner
Quellenelektrode (Ti_s) mit dem ersten Versorgungsanschluss (9a) gekoppelt ist und mit seiner Steuerelektrode (Ti_G) mit der Steuerelektrode (TD-G) des Verteiler-Transistors ( TD) gekoppelt ist,
- die Diodenarrays (3a, 3b) jeweils einen zweiten
Versorgungsanschluss (9b) aufweisen,
- der Gabelungs-Transistor (TF) mit seiner Quellenelektrode (TF-S) mit dem zweiten Versorgungsanschluss (9b) gekoppelt ist und mit seiner Steuerelektrode ( TF-G ) mit seiner
Abflusselektrode ( TF-D ) gekoppelt ist,
- der Versorgungs-Transistor (Ts) mit seiner
Abflusselektrode (TS-D) mit einer ersten Elektrode (Di) der Diode (D) gekoppelt ist, mit seiner Quellenelektrode (Ts-s) mit dem zweiten Versorgungsanschluss (9b) gekoppelt ist und mit seiner Steuerelektrode (TS-G) mit der
Steuerelektrode ( TF-G ) des Gabelungs-Transistors (TF) gekoppelt ist,
- eine zweite Elektrode (D2) der Diode (D) mit dem ersten Versorgungsanschluss (9a) gekoppelt ist, und
- der Ausgangs-Transistor (T0) mit seiner Quellenelektrode (T0-s) mit dem zweiten Versorgungsanschluss (9b) gekoppelt ist und mit seiner Steuerelektrode (T0-G) mit der
Steuerelektrode ( TF-G ) des Gabelungs-Transistors (TF) gekoppelt ist.
7. Diodenarray (3c) mit wenigstens zwei aufeinanderfolgenden
Bildelementen (5a, 5b), insbesondere genau zwei
aufeinanderfolgende Bildelemente (5a, 5b) wobei
- das Diodenarray (3c) eine Zuleitung (7) zur Aufnahme eines Referenzstroms und einen ersten und einen zweiten
Versorgungsanschluss (9a, 9b) aufweist,
- je Bildelement (5a, 5b) eine Diode (D) , ein Eingangs- Stromspiegel (Si) , ein Gabelungs-Transistor (TF) sowie ein Versorgungs-Transistor (Ts) vorgesehen sind, wobei der Gabelungs-Transistor (TF) mit dem Versorgungs-Transistor (Ts) jeweils einen Versorgungs-Stromspiegel (Ss) bildet, der zur Versorgung der Diode (D) mit dieser gekoppelt ist,
- das Diodenarray (3c) wenigstens einen Ausgangs-Transistor (T0) umfasst, der jeweils zwischen zwei
aufeinanderfolgenden Bildelementen (5a, 5b) angeordnet ist und mit dem Gabelungs-Transistor (TF) eines ersten der zwei aufeinanderfolgenden Bildelemente (5a) einen
Ausgangs-Stromspiegel (S0) bildet, der zur Versorgung des Eingangs-Stromspiegels (Si) eines darauffolgenden zweiten der zwei aufeinanderfolgenden Bildelemente (5b) mit diesem gekoppelt ist, wobei - zur Versorgung des Eingangs-Stromspiegels ( Si ) des ersten der aufeinanderfolgenden Bildelemente (5a) dieser mit der Zuleitung (7) und dem ersten Versorgungsanschluss (9a) gekoppelt ist.
8. Diodenarray (3c) nach Anspruch 7, bei der
der jeweilige Eingangs-Stromspiegel (Si) einen Eingabe- Transistor (TE) und einen Ausgabe-Transistor (TA) umfasst, wobei
der Eingabe-Transistor (TE) des ersten der zwei
Bildelemente (5a) mit seiner Abflusselektrode (TE-D) mit der Zuleitung (7) und der Eingabe-Transistor (TE) der darauffolgenden Bildelemente (5b) mit seiner
Abflusselektrode (TE-D) mit einer Abflusselektrode (TA-D) des Ausgabe-Transistors (TA) des vorhergehenden
Bildelements (5a) gekoppelt ist,
der Eingabe-Transistor (TE) des ersten oder der
darauffolgenden Bildelemente (5a, 5b) mit seiner
Quellenelektrode (TE-S) mit dem ersten Versorgungsanschluss (9a) gekoppelt ist und mit seiner Steuerelektrode (TE-G) mit seiner Abflusselektrode (TE-D) gekoppelt ist,
der Ausgabe-Transistor (TA) mit seiner Abflusselektrode ( TA-D) mit einer Abflusselektrode ( TF-D ) des Gabelungs- Transistors (TF) gekoppelt ist, mit seiner
Quellenelektrode (TA-S) mit dem ersten Versorgungsanschluss (9a) gekoppelt ist und mit seiner Steuerelektrode (TA-G) mit der Steuerelektrode (TE-G) des Eingabe-Transistors (TE) gekoppelt ist,
der Gabelungs-Transistor (TF) mit seiner Quellenelektrode (TF-S) mit dem zweiten Versorgungsanschluss (9b) gekoppelt ist und mit seiner Steuerelektrode ( TF-G ) mit seiner
Abflusselektrode ( TF-D ) gekoppelt ist, der Versorgungs-Transistor (Ts) mit seiner
Abflusselektrode (TS-D) mit einer ersten Elektrode (Di) der Diode (D) gekoppelt ist, mit seiner Quellenelektrode (Ts-s) mit dem zweiten Versorgungsanschluss (9b) gekoppelt ist und mit seiner Steuerelektrode (TS-G) mit der
Steuerelektrode ( TF-G ) des Gabelungs-Transistors (TF) gekoppelt ist,
eine zweite Elektrode (D2) der Diode (D) mit dem ersten Versorgungsanschluss (9a) gekoppelt ist, und
der Ausgangs-Transistor (T0) mit seiner Quellenelektrode (T0-s) mit dem zweiten Versorgungsanschluss (9b) gekoppelt ist und mit seiner Steuerelektrode (T0-G) mit der
Steuerelektrode ( TF-G ) des Gabelungs-Transistors (TF) gekoppelt ist.
9. Array (30), umfassend eine Vielzahl an Bildelementen (5a, 5b), wobei die Bildelemente (5a, 5b) zumindest teilweise in
- wenigstens einem Diodenarray (3a) nach einem der
vorstehenden Ansprüche 1 bis 4 angeordnet sind, wobei das wenigstens eine Diodenarray (3a) jeweils eine Zuleitung (7) aufweist, und/oder
- wenigstens einer Anordnung (3) nach einem der vorstehenden Ansprüche 5 oder 6 angeordnet sind, wobei die wenigstens eine Anordnung (3) jeweils eine Zuleitung (7) aufweist, und/oder
- wenigstens einem Diodenarray (3c) nach einem der
vorstehenden Ansprüche 7 oder 8 angeordnet sind, wobei das wenigstens eine Diodenarray (3c) jeweils eine Zuleitung (7) aufweist .
10. Array (30) nach Anspruch 9, wobei die Bildelemente (5a,
5b) des Arrays (30) matrixartig in n Spalten und m Zeilen angeordnet sind, wobei je Spalte zwischen einschließlich
TU
einer und einschließlich — Zuleitungen (7) vorgesehen sind.
11. Array(30) nach Anspruch 9, wobei die Bildelemente (5a,
5b) des Arrays (30) matrixartig in n Spalten und m Zeilen angeordnet sind, wobei je Zeile zwischen einschließlich einer
71
und einschließlich -
Figure imgf000037_0001
Zuleitungen (7) vorgesehen sind.
12. Array (30) nach Anspruch 9, bei dem
der Verteiler-Transistor (TD) mit dem jeweiligen Eingangs- Transistor (Ti) von genau / Bildelementen (5a, 5b, 5c, 5d) einen Verteiler-Stromspiegel (SD) bildet,
die Bildelemente (5a, 5b) des Arrays (30) matrixartig in n Spalten und m Zeilen angeordnet sind, wobei zwischen
yl’Tl —Tly'Tfl
einschließlich und einschließlich Zuleitungen (7) vorgesehen sind, insbesondere ~~ ·
13. Array (30) nach einem der vorstehenden Ansprüche 9 bis 12, wobei der Verteiler-Stromspiegel (SD) und/oder der
Versorgungs-Stromspiegel (Ss) und/oder der Ausgangs- Stromspiegel (S0) ein common-centroid-layout aufweist.
14. System (1), umfassend ein Array (30) nach einem der vorstehenden Ansprüche 9 bis 13 und eine Referenzstromquelle (20), wobei die Referenzstromquelle (20) je Zuleitung (7) des
Arrays (30) jeweils eine Ausgangsleitung (8) aufweist, die mit der entsprechenden Zuleitung (7) gekoppelt ist.
15. System (1) nach Anspruch 14, wobei die
Referenzstromquelle (20) eine Stromspiegelbank (2c) umfasst, die einen Eingang zur Zuführung eines Referenzstroms (Iref) und je Zuleitung (7) des Arrays (30) eine Ausgangsleitung (8) aufweist und eingerichtet ist, den am Eingang zugeführten Referenzstrom (Iref) auf den entsprechenden Ausgangsleitungen (8) bereitzustellen.
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NAIR DEEPAK R ET AL: "Design and implementation of a wireless sensor network based efficient LED lighting system", 2015 6TH INTERNATIONAL CONFERENCE ON COMPUTING, COMMUNICATION AND NETWORKING TECHNOLOGIES (ICCCNT), IEEE, 13 July 2015 (2015-07-13), pages 1 - 6, XP032857724, DOI: 10.1109/ICCCNT.2015.7395183 *

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