WO2020079970A1 - 半導体装置 - Google Patents

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WO2020079970A1
WO2020079970A1 PCT/JP2019/034327 JP2019034327W WO2020079970A1 WO 2020079970 A1 WO2020079970 A1 WO 2020079970A1 JP 2019034327 W JP2019034327 W JP 2019034327W WO 2020079970 A1 WO2020079970 A1 WO 2020079970A1
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WO
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semiconductor chip
metal body
terminal
semiconductor
semiconductor device
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加藤　信之
寛 石野
博則 秋山
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Denso Corp
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Denso Corp
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Definitions

  • the present disclosure relates to semiconductor devices.
  • the semiconductor device described in Patent Document 1 includes, as semiconductor chips, a first semiconductor chip having a first element formed on a Si substrate and a second semiconductor chip having a second element formed on an SiC substrate.
  • the first semiconductor chip and the second semiconductor chip are arranged in a region where the first metal body (first metal member) and the second metal body (second metal member) face each other, and are connected to the first metal body. Terminals are individually interposed between each semiconductor chip and the second metal body. In this way, the first element and the second element are connected in parallel between the first metal body and the second metal body.
  • the Young's modulus of SiC that constitutes the second semiconductor chip is about three times as large as that of Si that constitutes the first semiconductor chip. Therefore, in the above structure in which the semiconductor chip is vertically sandwiched by the pair of metal bodies, thermal stress may cause cracks or the like in the bonding material on the second semiconductor chip side or the second semiconductor chip. That is, the reliability on the second semiconductor chip side using SiC may be lower than the reliability on the first semiconductor chip side using Si.
  • the present disclosure aims to provide a semiconductor device that uses SiC and can improve the reliability on the second semiconductor chip side.
  • a semiconductor device has one surface and a back surface opposite to the one surface as a surface forming an outer shell.
  • the semiconductor device includes a first metal body arranged on one surface side, a second metal body arranged on the back surface side so as to face the first metal body, and a first metal body and a second metal body facing each other.
  • first terminal interposed between the first semiconductor chip and a second terminal interposed between the first semiconductor chip and the second semiconductor chip.
  • the linear expansion coefficient of the second terminal is smaller than the linear expansion coefficient of the first terminal in the direction orthogonal to the facing direction of the first metal body and the second metal body.
  • the linear expansion coefficient of the second terminal is smaller than the linear expansion coefficient of the first terminal in the direction orthogonal to the facing direction. As a result, the thermal stress acting on the second semiconductor chip side can be reduced.
  • the semiconductor device having such a configuration is sandwiched in the facing direction.
  • a cooler is arranged on at least one of the one surface side and the back surface side, whereby the semiconductor device is cooled.
  • the second total sum on the second semiconductor chip side is equal to or larger than the first total sum on the first semiconductor chip side. Therefore, even if each member expands due to the heat generation of the semiconductor chip, the semiconductor device is in close contact with the cooler on the second semiconductor chip side. Therefore, it is possible to suppress an increase in thermal resistance in the heat radiation path from the second semiconductor chip to the cooler while using the second terminal having a small linear expansion coefficient in the direction orthogonal to the facing direction. Therefore, it is possible to suppress the temperature rise of the second semiconductor chip and thereby reduce the thermal stress acting on the second semiconductor chip side.
  • FIG. 1 is a diagram showing a schematic configuration of a power conversion device to which the semiconductor device of the first embodiment is applied
  • FIG. 2 is a plan view showing a semiconductor device
  • 3 is a sectional view taken along the line III-III of FIG. 4 is a sectional view taken along line IV-IV of FIG.
  • FIG. 5 is a plan view in which the sealing resin body is omitted
  • FIG. 6 is a plan view showing the semiconductor device on the lower arm side.
  • FIG. 7 is a plan view showing a laminated structure with a cooler
  • FIG. 8 is a schematic diagram corresponding to FIG. 3, showing the semiconductor device when the element is heated.
  • FIG. 9 is a cross-sectional view showing a first modification and corresponding to FIG.
  • FIG. 10 is a cross-sectional view showing a second modification and corresponding to FIG.
  • FIG. 11 is a plan view showing the semiconductor device of the second embodiment
  • 12 is a sectional view taken along line XII-XII of FIG.
  • FIG. 13 is a plan view showing the semiconductor device on the lower arm side.
  • FIG. 14 is a cross-sectional view showing another modification
  • FIG. 15 is a sectional view showing another modification.
  • the facing direction of the metal body is shown as the Z direction
  • one direction orthogonal to the Z direction is shown as the X direction
  • the direction orthogonal to both the Z direction and the X direction is referred to as the Y direction.
  • the shape along the XY plane defined by the X direction and the Y direction described above is a planar shape.
  • the power conversion device 10 shown in FIG. 1 is applicable to vehicles such as an electric vehicle (EV) and a hybrid vehicle (HV).
  • the power conversion device 10 performs power conversion between the DC power supply 1 and the motor generator 2.
  • the DC power supply 1 is a rechargeable secondary battery such as a lithium ion battery or a nickel hydrogen battery.
  • the motor generator 2 is a three-phase AC type rotating electric machine.
  • the motor generator 2 of this embodiment functions as a traveling drive source of the vehicle, that is, an electric motor. It also functions as a generator during regeneration.
  • the motor generator 2 is not limited to the one that functions as a traveling drive source. It is also possible to employ a generator (alternator) that is driven by an engine (not shown) to generate electric power, and a device that functions as an electric motor (starter) that starts the engine.
  • the power conversion device 10 includes at least a power conversion unit.
  • the power converter 10 of this embodiment includes a smoothing capacitor 11, an inverter 12 as a power converter, a control circuit 13, and a drive IC 14.
  • the smoothing capacitor 11 is connected between a P line 15 which is a high potential side power line and an N line 16 which is a low potential side power line.
  • the P line 15 is connected to the positive electrode of the DC power supply 1
  • the N line 16 is connected to the negative electrode of the DC power supply 1. Therefore, the N line 16 is also called a ground line.
  • the smoothing capacitor 11 mainly smoothes the DC voltage supplied from the DC power supply 1.
  • the inverter 12 is a DC-AC converter.
  • the inverter 12 is configured to include upper and lower arm circuits 17 for three phases.
  • the connection point of the U-phase upper and lower arm circuits 17 is connected to the U-phase winding provided on the stator of the motor generator 2.
  • the connection point of the V-phase upper and lower arm circuits 17 is connected to the V-phase winding of the motor generator 2.
  • the connection point of the W-phase upper and lower arm circuits 17 is connected to the W-phase winding of the motor generator 2.
  • the connection point of the upper and lower arm circuits 17 is connected to the winding of the corresponding phase via the output line 18 provided for each phase.
  • the output line 18, the P line 15 and the N line 16 described above are configured by a bus bar or the like.
  • the upper and lower arm circuit 17 of each phase has an upper arm 17U and a lower arm 17L.
  • the upper arm 17U and the lower arm 17L are connected in series between the P line 15 and the N line 16 with the upper arm 17U on the P line 15 side.
  • Each arm, that is, each of the upper arm 17U and the lower arm 17L has switching elements Q1 and Q2 and a diode D1.
  • the switching elements Q1 and Q2 are connected in parallel with each other.
  • an n-channel type IGBT is adopted as the switching element Q1
  • an n-channel type MOSFET is adopted as the switching element Q2.
  • the diode D1 is connected in antiparallel to the IGBT, which is the switching element Q1, because of the return current.
  • the collector electrode of the switching element Q1 and the drain electrode of the switching element Q2 are connected to the P line 15.
  • the emitter electrode of the switching element Q1 and the source electrode of the switching element Q2 are connected to the N line 16.
  • the emitter electrode of the switching element Q1 and the source electrode of the switching element Q2 in the upper arm 17U and the collector electrode of the switching element Q1 and the drain electrode of the switching element Q2 in the lower arm 17L are connected to each other and to the output line 18.
  • the semiconductor device 20 described later constitutes one arm. That is, the two semiconductor devices 20 configure the upper and lower arm circuits 17, and the six semiconductor devices 20 configure the inverter 12.
  • the inverter 12 converts the DC voltage into a three-phase AC voltage according to the switching control by the control circuit 13, and outputs it to the motor generator 2. As a result, the motor generator 2 is driven so as to generate a predetermined torque. Further, the inverter 12 converts the three-phase AC voltage generated by the motor generator 2 by receiving the rotational force from the wheels during regenerative braking of the vehicle into a DC voltage according to the switching control of the control circuit 13, and then to the P line 15. It can also be output. In this way, the inverter 12 performs bidirectional power conversion between the DC power supply 1 and the motor generator 2.
  • the control circuit 13 generates a drive command for operating the switching elements Q1 and Q2 of the inverter 12, and outputs the drive command to the drive IC 14.
  • the control circuit 13 generates a drive command based on a torque request input from a host ECU (not shown) and signals detected by various sensors.
  • the various sensors include a current sensor that detects a phase current flowing in each phase winding of the motor generator 2, a rotation angle sensor that detects a rotation angle of a rotor of the motor generator 2, a voltage across the smoothing capacitor 11, that is, a P line. There is a voltage sensor for detecting the voltage of 15.
  • the power conversion device 10 has these sensors (not shown). Specifically, the control circuit 13 outputs a PWM signal as a drive command.
  • the control circuit 13 is configured to include, for example, a microcomputer.
  • the drive IC 14 generates a drive signal based on the drive command from the control circuit 13.
  • the drive IC 14 outputs the generated drive signal to the switching elements Q1 and Q2 of the corresponding arm.
  • the gate electrodes of the switching elements Q1 and Q2 forming the same arm are electrically connected to the same drive IC 14.
  • the drive IC 14 drives the switching elements Q1 and Q2 connected in parallel, that is, drives on and off.
  • the drive IC 14 is also called a driver.
  • the drive IC 14 is individually provided for each arm forming the inverter 12.
  • the drive IC 14 may be provided for each of the upper and lower arm circuits 17, or may be provided integrally with the control circuit 13.
  • the IGBT that is the switching element Q1 is formed on the Si substrate, and the MOSFET that is the switching element Q2 is formed on the SiC substrate.
  • the control circuit 13 and the driving IC 14 are set so that only the SiC-MOSFET is turned on in the small current region and only the Si-IGBT or both the Si-IGBT and the SiC-MOSFET are turned on in the large current region. , Operate the inverter 12. Since the regions having excellent loss characteristics of the switching elements Q1 and Q2 connected in parallel are used, the loss can be reduced as a whole.
  • the power conversion device 10 may further include a converter as a power conversion unit.
  • the converter is a DC-DC converter that converts a DC voltage into a DC voltage having a different value.
  • the converter is provided between the DC power supply 1 and the smoothing capacitor 11.
  • the converter includes, for example, the upper and lower arm circuits 17 and the reactor described above. In this case, the upper and lower arm circuits 17 of the converter are also composed of the two semiconductor devices 20. Further, a filter capacitor for removing power supply noise from the DC power supply 1 may be further provided. The filter capacitor is provided between the DC power supply 1 and the converter.
  • the semiconductor device 20 includes a sealing resin body 30, a metal body 40, a semiconductor chip 50, a terminal 60, a main terminal 70, a signal terminal 80, and a solder 90.
  • the solder 90 corresponds to the joining material.
  • the solder 90 has solders 91a, 91b, 91c used on the side of the first semiconductor chip 51, which will be described later, and solders 92a, 92b, 92c used on the side of the second semiconductor chip 52.
  • the solders 91a, 91b, 91c correspond to the first bonding material
  • the solders 92a, 92b, 92c correspond to the second bonding material.
  • the sealing resin body 30 is made of, for example, an epoxy resin.
  • the sealing resin body 30 is molded by, for example, a transfer molding method. As shown in FIGS. 2, 3, and 4, the sealing resin body 30 has one surface 30a and a back surface 30b opposite to the one surface 30a in the Z direction. The one surface 30a and the back surface 30b are flat surfaces, for example.
  • the sealing resin body 30 has a side surface that connects the one surface 30a and the back surface 30b. In this embodiment, the sealing resin body 30 has a substantially rectangular shape in a plane.
  • the metal body 40 functions to radiate the heat generated by the semiconductor chip 50 to the outside from the one surface 30a side or the back surface 30b side, for example.
  • the metal body 40 electrically relays the semiconductor chip 50 and the main terminal 70, for example. That is, it functions as the wiring of the main electrode.
  • the metal body 40 has both a heat dissipation function and a wiring function.
  • the metal body 40 is formed by using at least a metal material having excellent electrical conductivity and thermal conductivity, such as Cu.
  • a metal plate material, a wiring formed on a substrate (for example, a DBC substrate), or the like can be adopted.
  • the metal bodies 40 are provided in pairs so as to sandwich the semiconductor chip 50.
  • the metal body 40 has a first metal body 41 arranged on the one surface 30a side and a second metal body 42 arranged on the back surface 30b side.
  • the first metal body 41 and the second metal body 42 face each other. This opposite direction is the Z direction. At least a part of the first metal body 41 and the second metal body 42 may face each other.
  • the first metal body 41 has a mounting surface 41a that is a surface on the semiconductor chip 50 side and a heat dissipation surface 41b that is a surface opposite to the mounting surface 41a in the Z direction.
  • the second metal body 42 has a mounting surface 42a that is a surface on the semiconductor chip 50 side and a heat dissipation surface 42b that is a surface opposite to the mounting surface 42a in the Z direction.
  • the mounting surfaces 41a and 42a of the first metal body 41 and the second metal body 42 are opposed to each other.
  • the first metal body 41 and the second metal body 42 are provided so as to substantially coincide with each other, that is, so as to substantially overlap with each other in the Z-direction projected view.
  • Each metal body 40 has a flat plate shape with a substantially constant thickness, and is thicker than main terminals 70 and signal terminals 80 described later. Such a metal body 40 is also called a heat sink.
  • Each metal body 40 has a shape in which four corners are cut out in a substantially rectangular plane shape having a long side in the X direction.
  • the mounting surfaces 41a and 42a are surfaces that are substantially orthogonal to the Z direction, that is, surfaces that are substantially parallel to the XY plane.
  • the heat dissipation surface 41b of the first metal body 41 is exposed from the sealing resin body 30.
  • the heat dissipation surface 41b is substantially flush with the one surface 30a.
  • a portion other than the connection portion with the solder 90, the heat radiation surface 41b, and the portion where the main terminal 70 is continuous is covered with the sealing resin body 30.
  • most of the second metal body 42 is covered with the sealing resin body 30.
  • the heat dissipation surface 42b of the second metal body 42 is exposed from the sealing resin body 30.
  • the heat dissipation surface 42b is substantially flush with the back surface 30b.
  • a portion of the surface of the second metal body 42 excluding a portion where the connection with the solder 90, the heat radiation surface 42b, and the main terminal 70 are continuous is covered with the sealing resin body 30.
  • the outer surface of the semiconductor device 20 in the Z direction is configured by the one surface 30a and the heat dissipation surface 41b on one side and the back surface 30b and the heat dissipation surface 42b on the other side.
  • the semiconductor chip 50 is formed by forming the above-mentioned elements forming the arm on a semiconductor substrate.
  • the semiconductor device 20 includes a plurality of semiconductor chips 50.
  • the plurality of semiconductor chips 50 are arranged side by side on the mounting surface 41 a of the first metal body 41 in the region where the first metal body 41 and the second metal body 42 face each other. Then, each semiconductor chip 50 is connected to the first metal body 41 via the solder 90.
  • the semiconductor chip 50 is arranged so that its thickness direction is substantially parallel to the Z direction.
  • the element has a vertical structure so that the main current flows in the Z direction. Therefore, the semiconductor chip 50 has main electrodes on both surfaces in the Z direction.
  • the semiconductor chip 50 has a first semiconductor chip 51 having a first element formed on a Si substrate and a second semiconductor chip 52 having a second element formed on a SiC substrate.
  • the semiconductor chip 50 has at least one of each of the first semiconductor chip 51 and the second semiconductor chip 52.
  • each of the first semiconductor chip 51 and the second semiconductor chip 52 is provided.
  • the alignment direction of the first semiconductor chip 51 and the second semiconductor chip 52 is substantially parallel to the X direction.
  • a center line CL indicated by a chain double-dashed line in FIGS. 2 and 5 is an imaginary line that passes through the elemental center that is the center of the entire semiconductor chips 50 and is orthogonal to the thickness direction and the arrangement direction of the semiconductor chips 50.
  • the center line CL of the present embodiment passes through the center position between the center of the first semiconductor chip 51 and the center of the second semiconductor chip 52.
  • the opposing region of the metal body 40 has a symmetry that is bisected by the center line CL described above.
  • the first semiconductor chip 51 is arranged in the first region of the facing region of the metal body 40 that is bisected in the X direction by the center line CL, and the second semiconductor region is formed in the second region different from the first region.
  • a semiconductor chip 52 is arranged.
  • the switching element Q1, that is, the IGBT, and the diode D1 are integrally formed. That is, an RC (Reverse Conducting) -IGBT is formed as the first element.
  • the switching element Q2 described above, that is, the MOSFET is formed as a second element.
  • each element has a gate electrode.
  • the gate electrode has a trench structure.
  • the first semiconductor chip 51 has a collector electrode 51c as a main electrode on the surface on the first metal body 41 side, and an emitter electrode 51e as a main electrode on the surface on the second metal body 42 side.
  • the collector electrode 51c also serves as the cathode electrode of the diode D1, and the emitter electrode 51e also serves as the anode electrode of the diode D1.
  • the collector electrode 51c is formed on almost the entire surface, and the emitter electrode 51e is formed on a part of the surface.
  • the collector electrode 51c of the first semiconductor chip 51 is connected to the mounting surface 41a of the first metal body 41 via the solder 91a.
  • the second semiconductor chip 52 has a drain electrode 52d as a main electrode on the surface on the first metal body 41 side and a source electrode 52s as a main electrode on the surface on the second metal body 42 side.
  • the drain electrode 52d is formed on almost the entire surface, and the source electrode 52s is formed on a part of the surface.
  • the drain electrode 52d of the second semiconductor chip 52 is connected to the mounting surface 41a of the first metal body 41 via the solder 92a.
  • the first semiconductor chip 51 has a pad 51p which is a signal electrode on the emitter electrode formation surface.
  • the pad 51p is formed at a position different from the emitter electrode 51e, and is electrically separated from the emitter electrode 51e.
  • the pad 51p is formed at the end portion on the side opposite to the formation region of the emitter electrode 51e in the Y direction.
  • the second semiconductor chip 52 has a pad 52p on the source electrode formation surface.
  • the pad 52p is formed at a position different from the source electrode 52s, and is electrically separated from the source electrode 52s.
  • the pad 52p is formed at the end portion on the side opposite to the formation region of the source electrode 52s in the Y direction. In the Y direction, the emitter electrode 51e and the source electrode 52s are formed on the same side, and the pads 51p and 52p are formed on the same side.
  • the first semiconductor chip 51 has five pads 51p.
  • the five pads 51p are for the gate electrode, for detecting the potential of the emitter electrode 51e, for sensing current, for the anode potential of a temperature sensor (temperature sensitive diode) that detects the temperature of the first semiconductor chip 51, and It has a cathode potential.
  • the plurality of pads 51p are collectively formed on one end side in the Y direction of the first semiconductor chip 51 having a substantially rectangular plane shape, and are formed side by side in the X direction.
  • the second semiconductor chip 52 has five pads 52p.
  • the five pads 52p are for the gate electrode, the potential detection of the source electrode 52s, the current sense, the anode potential of the temperature sensor (temperature sensitive diode) for detecting the temperature of the second semiconductor chip 52, and the same. It has a cathode potential.
  • the plurality of pads 52p are collectively formed on one end side in the Y direction of the second semiconductor chip 52 having a substantially rectangular plane shape, and are formed side by side in the X direction.
  • the terminal 60 is interposed between the second metal body 42 and the semiconductor chip 50 so as to secure a predetermined distance between the second metal body 42 and the semiconductor chip 50.
  • the thickness of the terminal 60 is made sufficiently longer than the thickness of the semiconductor chip 50.
  • the terminal 60 has a heat transfer function in the heat dissipation path from the semiconductor chip 50 to the second metal body 42.
  • the terminal 60 has an electrical relay function in an electric conduction path from the semiconductor chip 50 to the second metal body 42.
  • the terminal 60 is formed using a metal material.
  • the terminal 60 is also called a metal block or a metal spacer.
  • the terminals 60 are individually provided for each semiconductor chip 50, and the semiconductor device 20 has the same number as the semiconductor chips 50, that is, a plurality of terminals 60.
  • the terminal 60 has a first terminal 61 arranged on the first semiconductor chip 51 side and a second terminal 62 arranged on the second semiconductor chip 52 side.
  • the terminal 60 secures a predetermined distance between the second metal body 42 and the semiconductor chip 50 so that the bonding wire 93 described later does not contact the mounting surface 42a of the second metal body 42.
  • each terminal 60 has a substantially rectangular parallelepiped shape.
  • the planar shape of the first terminal 61 is substantially the same as the emitter electrode 51e
  • the planar shape of the second terminal 62 is substantially the same as the source electrode 52s.
  • One surface in the Z direction of the first terminal 61 is connected to the emitter electrode 51e of the first semiconductor chip 51 via the solder 91b, and the back surface opposite to the one surface is a mounting surface of the second metal body 42 via the solder 91c. It is connected to 42a.
  • One surface in the Z direction of the second terminal 62 is connected to the source electrode 52s of the second semiconductor chip 52 via the solder 92b, and the back surface opposite to the one surface is a mounting surface of the second metal body 42 via the solder 92c. It is connected to 42a. Details of the terminal 60 will be described later.
  • the main terminal 70 is a terminal through which a main current flows among the external connection terminals for electrically connecting the semiconductor device 20 and an external device.
  • the semiconductor device 20 includes a plurality of main terminals 70.
  • the main terminal 70 is connected to the corresponding metal body 40.
  • the main terminal 70 may be integrally provided with the corresponding metal body 40 by processing the same metal member, or the main terminal 70, which is a separate member, may be connected to the metal body 40 by connection.
  • the main terminal 70 is connected to the corresponding metal body 40 inside the sealing resin body 30.
  • each of the main terminals 70 is extended from the corresponding metal body 40 in the Y direction and protrudes from one side surface 30c of the sealing resin body 30 to the outside.
  • the main terminal 70 extends inside and outside the sealing resin body 30.
  • the main terminal 70 is a terminal electrically connected to the main electrode on the first metal body 41 side of the semiconductor chip 50.
  • the semiconductor device 20 has, as the main terminals 70, a first main terminal 71 electrically connected to the collector electrode 51c and the drain electrode 52d, and a second main terminal 72 electrically connected to the emitter electrode 51e and the source electrode 52s. have.
  • the first main terminal 71 is connected to the first metal body 41, and extends in the Y direction from the side surface of the first metal body 41 near the side surface 30c.
  • the second main terminal 72 is connected to the second metal body 42 and extends in the Y direction from the side surface of the second metal body 42 near the side surface 30c.
  • the first main terminal 71 is provided integrally with the first metal body 41 by processing the same metal plate.
  • the second main terminal 72 is provided integrally with the second metal body 42 by processing the same metal plate.
  • Both the first main terminal 71 and the second main terminal 72 have a bent portion in the sealing resin body 30 and project from substantially the same position in the Z direction on the side surface 30c.
  • the protruding portion of the first main terminal 71 and the protruding portion of the second main terminal 72 are arranged side by side in the X direction with a predetermined gap so that the side surfaces face each other.
  • the first main terminal 71 is arranged on the first semiconductor chip 51 side and the second main terminal 72 is arranged on the second semiconductor chip 52 side with respect to the center line CL.
  • the signal terminal 80 is connected to the pad of the corresponding semiconductor chip 50.
  • the signal terminal 80 has a first signal terminal 81 connected to the pad 51p of the first semiconductor chip 51 and a second signal terminal 82 connected to the pad 52p of the second semiconductor chip 52.
  • the first signal terminal 81 and the second signal terminal 82 are connected to the corresponding pads 51p and 52p via the bonding wire 93.
  • the signal terminal 80 is connected to the bonding wire 93 inside the sealing resin body 30.
  • Each of the signal terminals 80 extends in the Y direction, and projects outward from a side surface 30d of the sealing resin body 30 opposite to the side surface 30c.
  • the signal terminal 80 is provided as a part of a lead frame including the first main terminal 71 and the first metal body 41.
  • the sealing resin body 30 partially covers each of the metal bodies 40, each of the semiconductor chips 50, the terminals 60, each of the main terminals 70, and each of the signal terminals 80. However, they are integrally sealed. That is, the elements constituting one arm are sealed. Therefore, the semiconductor device 20 is also called a 1-in-1 package.
  • the heat dissipation surface 41b of the first metal body 41 is substantially flush with the one surface 30a of the sealing resin body 30.
  • the heat dissipation surface 42b of the second metal body 42 is substantially flush with the back surface 30b of the sealing resin body 30.
  • the semiconductor device 20 has a double-sided heat dissipation structure in which both heat dissipation surfaces 41b and 42b are exposed from the sealing resin body 30.
  • Such a semiconductor device 20 can be formed, for example, by cutting the metal body 40 together with the sealing resin body 30.
  • the heat radiation surfaces 41b and 42b may be formed by molding the sealing resin body 30 such that the heat radiation surfaces 41b and 42b come into contact with the cavity wall surface of the mold for molding the sealing resin body 30.
  • the above semiconductor device 20 may be a common component for the upper arm 17U and the lower arm 17L. According to this, the number of parts can be reduced.
  • the semiconductor device 20 described above is used as the semiconductor device 20U for the upper arm 17U.
  • FIG. 6 shows a semiconductor device 20L for the lower arm 17L.
  • the first main terminal 71 is arranged on the second semiconductor chip 52 side and the second main terminal 72 is arranged on the first semiconductor chip 51 side with respect to the center line CL described above.
  • the other configuration is the same as that of the semiconductor device 20U (see FIG. 2) on the side of the upper arm 17U. 2 to 6 show the state at room temperature.
  • the semiconductor device 20 described above is alternately stacked with the cooler 100, as shown in FIG. 7.
  • the semiconductor device 20 constitutes a power module 110 together with the cooler 100.
  • the cooler 100 has a refrigerant flow path inside.
  • the coolers 100 are arranged in multiple stages at predetermined intervals in the Z direction.
  • the multi-stage cooler 100 is connected by a supply pipe 101 on one end side in the X direction.
  • the supply pipe 101 is a tubular body having a flow path formed therein, and extends in the Z direction.
  • the supply pipe 101 is connected to each of the coolers 100, and the flow path of the supply pipe 101 communicates with the flow path of each of the coolers 100.
  • the multi-stage cooler 100 is connected by a discharge pipe 102 on the end side opposite to the supply pipe 101.
  • the discharge pipe 102 is also a tubular body having a flow passage formed therein, and extends in the Z direction.
  • the discharge pipe 102 is connected to each of the coolers 100, and the flow path of the discharge pipe 102 communicates with the flow path of each of the coolers 100.
  • the refrigerant that has flowed in from the supply pipe 101 expands the flow path of each cooler 100 and is discharged from the discharge pipe 102.
  • An inner fin (not shown) may be arranged in the flow path of the cooler 100.
  • the inner fin is a metal plate bent in a wave shape. The arrangement of the inner fins can promote heat transfer between the cooler 100 and the refrigerant.
  • a phase change refrigerant such as water or ammonia, or a phase change refrigerant such as ethylene glycol
  • the cooler 100 mainly cools the semiconductor device 20. However, in addition to the cooling function, it may have a function of warming when the environmental temperature is low. In this case, the cooler 100 is called a temperature controller.
  • the refrigerant is also called a heat medium.
  • the power module 110 includes six semiconductor devices 20 that form the inverter 12, and a plurality of (multi-stage) coolers 100 that are alternately stacked with the semiconductor devices 20 so as to cool each of the semiconductor devices 20 from both sides. ing.
  • the semiconductor device 20 is sandwiched by the coolers 100 from both sides in the Z direction.
  • Most of the sealing resin body 30 is arranged in the facing region of the adjacent coolers 100.
  • Each of the main terminals 70 is extended to the outside of the facing region in the Y direction, for example, for connection with a bus bar or the like not shown.
  • the respective semiconductor devices 20 are arranged so as to overlap each other when viewed in the Z direction.
  • the semiconductor device 20 is arranged such that the second semiconductor chip 52 using SiC is on the upstream side and the first semiconductor chip 51 using Si is on the downstream side. That is, in the X direction, the second semiconductor chip 52 is arranged on the supply pipe 101 side and the first semiconductor chip 51 is arranged on the discharge pipe 102 side. Thereby, the second semiconductor chip 52 can be effectively cooled.
  • the semiconductor device 20U for the upper arm 17U and the semiconductor device 20L for the lower arm 17L that configure each phase of the inverter 12 are arranged so as to be adjacent to each other in the Z direction.
  • the second main terminal 72 of the semiconductor device 20U and the first main terminal 71 of the semiconductor device 20L, which are in the same phase, are arranged so as to overlap each other when viewed in the Z direction. Therefore, the connection distance between the upper arm 17U and the lower arm 17L can be shortened. Also, the connectivity can be improved.
  • the semiconductor device 20 (20U, 20L) is cooled by the cooler 100 while being sandwiched in the Z direction, which is the facing direction.
  • the configurations of the first terminal 61 and the second terminal 62 are different. That is, different metal members are used for the first terminal 61 and the second terminal 62.
  • the linear expansion coefficient of the second terminal 62 is smaller than the linear expansion coefficient of the first terminal 61 in the direction orthogonal to the Z direction, that is, the direction parallel to the XY plane. Further, the coefficient of linear expansion of the second terminal 62 is smaller than that in the Z direction in the direction orthogonal to the Z direction. As described above, the second terminal 62 has the anisotropy of the linear expansion coefficient.
  • the second terminal 62 for example, as shown in FIG. 3, a clad material in which a plurality of types of metal layers are stacked and adjacent layers are joined together can be used.
  • a CuMo clad material in which Cu layers and Mo layers are alternately stacked in the Z direction is used as the second terminal 62. Further, Cu is used as the first terminal 61.
  • the linear expansion coefficient of Cu forming the first terminal 61 is about 17 ⁇ 10 ⁇ 6 / K.
  • the linear expansion coefficient of the second terminal 62 is substantially equal to that of Cu in the Z direction, and is 6 to 10 ⁇ 10 ⁇ 6 / K in the direction orthogonal to the Z direction.
  • the first virtual line L1 is a virtual line that is parallel to the Z direction and passes through a region that overlaps with the first terminal 61 in the Z direction projection view, in other words, a region that overlaps with the emitter electrode 51e.
  • the second virtual line L2 is a virtual line that is parallel to the Z direction and passes through a region overlapping with the second terminal 62 in the Z direction projection view, in other words, a region overlapping with the source electrode 52s.
  • the third imaginary line L3 is parallel to the Z direction, does not overlap with the semiconductor chip 50, the terminal 60, and the solder 90 when viewed in the Z direction, and does not overlap the first metal body 41, the second metal body 42, and the sealing. It is an imaginary line that passes through a region overlapping the resin body 30. That is, the first virtual line L1, the second virtual line L2, and the third virtual line L3 are parallel to the facing direction.
  • the first virtual line L1 passes through the first metal body 41, the solder 91a, the first semiconductor chip 51, the solder 91b, the first terminal 61, the solder 91c, and the second metal body 42.
  • the above-mentioned respective elements through which the first virtual line L1 passes are members arranged on the first virtual line L1 from one surface to the back surface of the semiconductor device 20.
  • the second virtual line L2 passes through the first metal body 41, the solder 92a, the second semiconductor chip 52, the solder 92b, the second terminal 62, the solder 92c, and the second metal body 42.
  • the above-described respective elements through which the second virtual line L2 passes are members arranged on the second virtual line L2 from one surface to the back surface of the semiconductor device 20.
  • the first virtual line L1 passes through the center of the emitter electrode 51e of the first semiconductor chip 51
  • the second virtual line L2 passes through the center of the source electrode 52s of the second semiconductor chip 52.
  • the third virtual line L3 passes through the first metal body 41, the sealing resin body 30, and the second metal body 42.
  • the above-described respective elements through which the third virtual line L3 passes are members arranged on the third virtual line L3 from one surface to the back surface of the semiconductor device 20.
  • the third virtual line L3 is located at an intermediate position between the above-mentioned emitter center of the first semiconductor chip 51 and the above-mentioned source center of the second semiconductor chip 52 in the X direction which is the arrangement direction of the semiconductor chips 50. Pass through.
  • the first sum S1 is the sum of the products of the thickness of each member and the coefficient of linear expansion in the Z direction on the first imaginary line L1, that is, the sum.
  • the second sum S2 is the sum of the product of the thickness of each member and the coefficient of linear expansion in the Z direction on each of the members on the second virtual line L2.
  • the third total sum S3 is the total sum of the product of the thickness of each member and the linear expansion coefficient in the Z direction on each of the members on the third virtual line L3.
  • the third sum S3 is the product of the thickness and the linear expansion coefficient of the first metal body 41 and the product of the thickness and the linear expansion coefficient of the sealing resin body 30 between the metal bodies 40 on the third virtual line L3. It is the sum of the product of the thickness and the linear expansion coefficient of the second metal body 42.
  • the semiconductor device 20 is configured such that the second total sum S2 on the SiC side is equal to or larger than the first total sum S1 on the Si side.
  • the semiconductor device 20 satisfies the relationship of S2 ⁇ S1 at least within the temperature range in which the semiconductor device 20 (semiconductor chip 50) is cooled.
  • the above relationship is satisfied in a predetermined temperature range including room temperature, specifically, in the range of 0 ° C. to maximum junction temperature Tjmax (eg 150 ° C.).
  • Tjmax maximum junction temperature
  • the above relationship may be satisfied in the entire operating temperature range of the vehicle (for example, ⁇ 40 ° C. to 150 ° C.).
  • the linear expansion coefficients of the first semiconductor chip 51 using Si and the second semiconductor chip 52 using SiC are set to about 4 ⁇ 10 ⁇ 6 / K, respectively.
  • the semiconductor chips 52 have almost the same thickness.
  • the coefficient of linear expansion of the second terminal 62 is substantially equal to that of the first terminal 61 in the Z direction, and the thicknesses of the first terminal 61 and the second terminal 62 are substantially equal.
  • the first metal body 41 has a flat plate shape with a substantially constant thickness
  • the second metal body 42 also has a flat plate shape with a substantially constant thickness.
  • the same material is used as the solder 90, and the linear expansion coefficients are made equal to each other.
  • the sum of the thicknesses of the solders 91a, 91b, 91c is made substantially equal to the sum of the thicknesses of the solders 92a, 92b, 92c.
  • the second total sum S2 shows a value substantially equal to the first total sum S1. Further, even when the element generates heat (for example, 100 ° C.), the second total sum S2 shows a value almost equal to the first total sum S1.
  • the semiconductor device 20 is configured such that the third total sum S3 is equal to or less than the first total sum S1 on the Si side. That is, the semiconductor device 20 is configured so as to satisfy S2 ⁇ S1 ⁇ S3. The semiconductor device 20 satisfies the relationship of S3 ⁇ S1 within the above-mentioned predetermined temperature range.
  • the first metal body 41 has a flat plate shape with a substantially constant thickness
  • the second metal body 42 also has a flat plate shape with a substantially constant thickness.
  • the coefficient of linear expansion of the sealing resin body 30 is larger than that of the semiconductor chip 50 and smaller than that of the metal body 40. Specifically, it is adjusted to fall within the range of 6 to 14 ⁇ 10 ⁇ 6 / K. That is, the value is smaller than that of the terminal 60 in the Z direction.
  • the third total sum S3 shows a value substantially equal to the first total sum S1.
  • the element generates heat (for example, 100 ° C.)
  • the third total sum S3 shows a value smaller than the first total sum S1.
  • the linear expansion coefficient of the second terminal 62 is smaller than the linear expansion coefficient of the first terminal 61 in the direction orthogonal to the Z direction.
  • the coefficient of linear expansion of the second terminal 62 is close to the coefficient of linear expansion of the second semiconductor chip 52 in the direction orthogonal to the Z direction. Therefore, it is possible to reduce the thermal stress that acts on the SiC-side solders 92a, 92b, 92c and the second semiconductor chip 52 based on the difference in linear expansion coefficient in the direction orthogonal to the Z direction. In particular, the thermal stress acting on the solder 92b between the second semiconductor chip 52 and the second terminal 62 can be effectively reduced.
  • the reliability on the second semiconductor chip 52 side is improved. It is possible to prevent the reliability of the first semiconductor chip 51 side from being deteriorated.
  • the reliability target on the second semiconductor chip 52 side is the second semiconductor chip 52 and the solders 92a, 92b, 92c.
  • the target of reliability on the first semiconductor chip 51 side is the first semiconductor chip 51 and the solders 91a, 91b, 91c.
  • the semiconductor device 20 is sandwiched by the cooler 100 from both sides in the Z direction.
  • the second sum S2 on the second semiconductor chip 52 side is set to be equal to or larger than the first sum S1 on the first semiconductor chip 51 side.
  • the semiconductor device 20 satisfies the relationship of S2 ⁇ S1. Therefore, in the temperature range where the semiconductor chip 50 needs to be cooled, the portion of the semiconductor device 20 on the second semiconductor chip 52 side can be brought into close contact with the cooler 100.
  • FIG. 8 is a schematic diagram showing the semiconductor device 20 during element heat generation, and corresponds to FIG. 3.
  • the linear expansion coefficient of the second terminal 62 is made smaller in the direction orthogonal to the Z direction than in the Z direction. In this way, if the second semiconductor chip 52 has anisotropy that easily expands in the Z direction, the second semiconductor chip 52 side can be easily attached to the cooler 100 when the second semiconductor chip 52 generates heat. As a result, it is possible to effectively cool the second semiconductor chip 52, which has a higher Young's modulus and is desired to reduce thermal stress.
  • the thickness of the terminal 60 is, for example, about 1 mm, which is sufficiently thick with respect to other elements between the metal bodies 40 on the virtual lines L1 and L2. Another factor is the thickness on the order of um.
  • the first terminal 61 and the second terminal 62 have substantially the same linear expansion coefficient in the Z direction and the thickness. Therefore, the thickness of the terminal 60 when expanded is substantially equal on the Si side and the SiC side. Therefore, the increase in thermal resistance can be suppressed also on the first semiconductor chip 51 side.
  • the third sum S3 is set to be the first sum S1 or less. Therefore, when projected in the Z direction, a portion that does not overlap the semiconductor chip 50 or the terminal 60, that is, a portion in which only the sealing resin body 30 is interposed between the metal bodies 40 expands more than a portion that overlaps the terminal 60. Can be suppressed. As a result, in the semiconductor device 20, the portion on the second semiconductor chip 52 side can be reliably brought into close contact with the cooler 100.
  • the relationship between the thicknesses of the first semiconductor chip 51 and the second semiconductor chip 52 is not limited to the above example.
  • the above-mentioned sum relation may be satisfied.
  • the areas orthogonal to the thickness direction are not limited to configurations that are substantially equal to each other.
  • the above-described summation relationship may be satisfied.
  • the configuration of the second terminal 62 is not limited to the above example.
  • the example of the clad material in which the Cu layers and the Mo layers are alternately laminated is shown as the second terminal 62 whose linear expansion coefficient exhibits anisotropy
  • other clad materials may be used.
  • a clad material in which Cu layers and W (tungsten) layers are alternately laminated may be used.
  • a clad material composed of a Cu layer and an alloy layer containing Cu may be used.
  • the alloy layer for example, a CuMo layer, a CuCr layer or the like can be adopted.
  • the second terminal 62 whose linear expansion coefficient is isotropic.
  • a second terminal 62 for example, a CuW metal block can be used.
  • the linear expansion coefficient of the second terminal 62 may be smaller than the linear expansion coefficient of the first terminal 61 at least in the direction orthogonal to the Z direction.
  • the linear expansion coefficient of the Z direction is also smaller in the second terminal 62 than in the first terminal 61.
  • S2 ⁇ S1 by making at least one thickness of the plurality of members arranged on the second virtual line L2 thicker than the thickness of the corresponding member arranged on the first virtual line L1. It should be satisfied.
  • the second terminal 62 may be thicker than the first terminal 61 as in the first modification shown in FIG.
  • the thickness of the second semiconductor chip 52 is smaller than that of the first semiconductor chip 51.
  • the second terminal 62 is thicker than the first terminal 61. This makes it possible to adopt a configuration in which the second terminal 62 exhibiting isotropic property is adopted and S2 ⁇ S1 is satisfied at both room temperature and expansion.
  • the metal body 40 may be provided with the convex portions 41c and 42c, and the portion of the metal body 40 on the second semiconductor chip 52 side may be locally thickened.
  • the convex portions 41c and 42c are provided on the mounting surfaces 41a and 42a in a region overlapping with the second terminal 62 in the Z-direction projection view. This makes it possible to adopt a configuration in which the second terminal 62 exhibiting isotropic property is adopted and S2 ⁇ S1 is satisfied at both room temperature and expansion.
  • the convex portions 41c and 42c may be provided on the heat radiation surfaces 41b and 42b side. Further, only one of the protrusions 41c and 42c may be provided. Providing the convex portion 41c on the first metal body 41 and providing the convex portion 42c on the second metal body 42 suppresses uneven adhesion to the cooler 100 in a configuration in which the cooler 100 is arranged on both sides. be able to.
  • the thickness of the second semiconductor chip 52 may be thinner than that of the first semiconductor chip 51 as shown in FIGS. 9 and 10. With the same breakdown voltage, SiC can make the drift layer thinner than Si.
  • the area orthogonal to the thickness direction of the semiconductor chip 50 is not limited to the above example.
  • the area of the second semiconductor chip 52 using SiC may be smaller than the area of the first semiconductor chip 51 using Si.
  • an IGBT (RC-IGBT) is formed on the first semiconductor chip 51 using Si and a MOSFET is formed on the second semiconductor chip 52 using SiC, but the present invention is not limited to this.
  • An IGBT may be formed on the first semiconductor chip 51, and a Schottky barrier diode (SBD) may be formed on the second semiconductor chip 52.
  • the Schottky barrier diode is connected in antiparallel to the IGBT and functions in place of the diode D1 described above. According to this, the recovery loss can be reduced.
  • a PIN diode having a genuine semiconductor layer may be formed on the first semiconductor chip 51, and a MOSFET may be formed on the second semiconductor chip 52.
  • the area of the second semiconductor chip 52 (SiC substrate) can be reduced by providing the Si-PIN diode in addition to the parasitic diode of the MOSFET.
  • the semiconductor device 20 of the present embodiment includes three semiconductor chips 50 and three terminals 60 corresponding to the semiconductor chips 50.
  • the semiconductor chip 50 includes two first semiconductor chips 51 and one second semiconductor chip 52.
  • the terminal 60 includes two first terminals 61 and one second terminal 62.
  • one of the first semiconductor chips 51 is also referred to as a first semiconductor chip 51a, and another one is also referred to as a first semiconductor chip 51b.
  • One of the first terminals 61 is also referred to as a first terminal 61a, and the other one is also referred to as a first terminal 61b.
  • the first terminal 61a corresponds to the first semiconductor chip 51a
  • the first terminal 61b corresponds to the first semiconductor chip 51b.
  • the RC-IGBT is formed on the first semiconductor chip 51 (51a, 51b) using Si
  • the MOSFET is formed on the second semiconductor chip 52 using SiC.
  • the two first semiconductor chips 51 have the same configuration as each other, and the two first terminals 61 also have the same configuration as each other.
  • the first semiconductor chip 51a side and the first semiconductor chip 51b side are configured such that the first sum S1 is equal to each other.
  • Cu is used as the first terminal 61 and a CuMo clad material is used as the second terminal 62.
  • the thickness of the second semiconductor chip 52 is smaller than that of the first semiconductor chip 51.
  • the area of the second semiconductor chip 52 in the direction orthogonal to the Z direction is smaller than that of the first semiconductor chip 51.
  • the second terminal 62 is thicker than the first terminal 61 because the second semiconductor chip 52 is thin.
  • the second terminal 62 having anisotropy since the second terminal 62 having anisotropy is adopted, the effect of the second semiconductor chip 52, in which the Young's modulus is large and the reduction of the thermal stress is more desired, is adopted as in the previous embodiment. Can be cooled.
  • the third sum S3 on the third virtual line L3 satisfies the relationship of not less than the first sum S1. That is, the relationship of S2 ⁇ S1 ⁇ S3 is satisfied. Therefore, similarly to the previous embodiment, it is possible to prevent the portion where only the sealing resin body 30 is interposed between the metal bodies 40 from expanding more than the portion that overlaps with the terminal 60. As a result, in the semiconductor device 20, the portion on the second semiconductor chip 52 side can be reliably brought into close contact with the cooler 100.
  • the semiconductor chip 50, the terminal 60, and the main terminal 70 are arranged symmetrically.
  • the three semiconductor chips 50 are arranged side by side in the X direction.
  • the second semiconductor chip 52 is arranged between the first semiconductor chips 51.
  • the center line CL passes through the center position between the center of the first semiconductor chip 51a and the center of the first semiconductor chip 51b.
  • the second semiconductor chip 52 is arranged such that the center of its width is located on the center line CL.
  • the semiconductor chips 50 are arranged in line symmetry with respect to the center line CL.
  • the terminals 60 are also arranged in line symmetry with respect to the center line CL.
  • the semiconductor device 20 includes three main terminals 70. Specifically, it has two first main terminals 71 and one second main terminal 72.
  • the three main terminals 70 are arranged side by side in the X direction, which is the plate width direction.
  • the second main terminal 72 is arranged between the first main terminals 71.
  • the second main terminal 72 is arranged such that the center of its width is located on the above-mentioned center line CL.
  • the main terminals 70 are arranged in line symmetry with respect to the center line CL.
  • the broken line arrow shown in FIG. 11 indicates the flow of the main current on the first semiconductor chip 51a side
  • the dashed-dotted arrow indicates the flow of the main current on the first semiconductor chip 51b side. Due to the above-described line-symmetrical arrangement, the main current of the first semiconductor chip 51a and the main current of the first semiconductor chip 51b flow in line symmetry with respect to the center line CL. Therefore, the wiring length of the conduction path of the first main terminal 71 on the side of the first semiconductor chip 51a ⁇ the first semiconductor chip 51a ⁇ the second main terminal 72 and the first main terminal 71 on the side of the first semiconductor chip 51b ⁇ the first semiconductor The wiring lengths of the conduction paths of the chip 51b and the second main terminal 72 are substantially equal. As a result, the main circuit inductance on the side of the first semiconductor chip 51a and the main circuit inductance on the side of the first semiconductor chip 51b become substantially equal, and the current imbalance can be suppressed.
  • the above-described semiconductor device 20 may be a common component for the upper arm 17U and the lower arm 17L, but in the present embodiment, it is used as the semiconductor device 20U for the upper arm 17U.
  • FIG. 13 shows a semiconductor device 20L for the lower arm 17L.
  • the semiconductor device 20L includes two second main terminals 72 and one first main terminal 71. Then, the first main terminal 71 of the semiconductor device 20L is arranged at the position of the second main terminal 72 of the semiconductor device 20U, and the second main terminal 72 of the semiconductor device 20L is arranged at the position of the first main terminal 71 of the semiconductor device 20U. Has been done. According to this, the connection distance between the upper arm 17U and the lower arm 17L can be shortened. Also, the connectivity can be improved.
  • the semiconductor device 20 includes three semiconductor chips 50 has been shown, but the invention is not limited to this.
  • a plurality of at least one of the first semiconductor chip 51 and the second semiconductor chip 52 may be provided.
  • a plurality of second semiconductor chips 52 using SiC may be provided.
  • they may be arranged in the X direction and arranged so as to be line-symmetric with respect to the center line CL.
  • an IGBT (RC-IGBT) is formed on the first semiconductor chip 51 using Si and a MOSFET is formed on the second semiconductor chip 52 using SiC, but the present invention is not limited to this.
  • An IGBT may be formed on the first semiconductor chip 51, and a Schottky barrier diode (SBD) may be formed on the second semiconductor chip 52.
  • a PIN diode may be formed on the first semiconductor chip 51 and a MOSFET may be formed on the second semiconductor chip 52.
  • An IGBT may be formed on the first semiconductor chip 51, a MOSFET may be formed on one of the second semiconductor chips 52, and a Schottky barrier diode may be formed on another of the second semiconductor chips 52.
  • the main circuit inductances of the first semiconductor chip 51a and the first semiconductor chip 51b are made uniform. According to this, when simultaneously switching the first semiconductor chip 51 on the Si side and the second semiconductor chip 52 on the SiC side, current imbalance can be suppressed.
  • the Young's modulus of SiC is about 3 times that of Si. Therefore, when the thickness of the first semiconductor chip 51 made of Si is thicker than three times the thickness of the second semiconductor chip 52 made of SiC, the thermal stress acting on the first semiconductor chip 51 side is the second. It becomes larger than the thermal stress acting on the semiconductor chip 52 side. That is, the reliability of the first semiconductor chip 51 side becomes a problem.
  • the thickness of SiC is thus sufficiently smaller than that of Si, the linear expansion coefficient of the first terminal 61 may be smaller than the linear expansion coefficient of the second terminal 62 in the direction orthogonal to the Z direction. Thereby, the thermal stress acting on the first semiconductor chip 51 side can be reduced.
  • the first total sum S1 on the first semiconductor chip 51 side may be equal to or larger than the second total sum S2 on the second semiconductor chip 52 side. According to this, in the temperature range in which the semiconductor chip 50 needs to be cooled, the portion of the semiconductor device 20 on the side of the first semiconductor chip 51 can be brought into close contact with the cooler 100.
  • a CuMo clad material is used as the first terminal 61, and Cu is used as the second terminal 62.
  • each arm has a parallel connection structure of the first semiconductor chip 51 using Si and the second semiconductor chip 52 using SiC.
  • it can be applied to a 2 in 1 package that is packaged in units of elements that configure the upper and lower arms.
  • the semiconductor device 20 is applied to the inverter 12
  • the invention is not limited to this.
  • it can be applied to a converter. It can also be applied to both the inverter 12 and the converter.
  • the heat dissipation surfaces 41b and 42b may be exposed from the sealing resin body 30.
  • the heat dissipation surfaces 41b and 42b may be completely covered with an insulating member (not shown).
  • the insulating member forms the outer shell of the semiconductor device 20.
  • the semiconductor device 20 may include a DBC substrate, and a Cu layer of the DBC substrate may be used instead of at least one of the first metal body 41 and the second metal body 42.
  • the semiconductor device 20 is sandwiched by the coolers 100 from both sides, but the invention is not limited to this.
  • One of the sandwiching members that sandwich the semiconductor device 20 may be the cooler 100, and another one may be a member other than the cooler 100.
  • the coefficient of linear expansion in the direction orthogonal to the Z direction is set smaller in the second terminal 62 than in the first terminal 61, and the second total sum S2 ⁇ first total sum S1 is satisfied. May be.
  • the present invention is not limited to this.
  • a metal member having the second metal body 42 as a base portion and the terminal 60 as a convex portion integrally provided on the base portion can be adopted. That is, the terminal 60 and the second metal body 42 may be integrally provided. In this case, the solder 90 (91c, 92c) becomes unnecessary.
  • the semiconductor device 20 has a first metal body 41 to which the first semiconductor chip 51 is connected and a first metal body 41 to which the second semiconductor chip 52 is connected.
  • the two first metal bodies 41 are made of the same material and have the same thickness, and are arranged side by side in the X direction.
  • the two first metal bodies 41 can be electrically connected to the outside through, for example, a common first main terminal 71.
  • Other configurations of FIG. 15 are the same as those of the preceding embodiment (see FIG. 3, for example).

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Abstract

半導体装置は、第１金属体（４１）と、第１金属体と対向するように配置された第２金属体（４２）と、対向領域に配置され、Ｓｉ基板に第１素子が形成された第１半導体チップ（５１）、及び、ＳｉＣ基板に第２素子が形成された第２半導体チップ（５２）と、第２金属体と第１半導体チップとの間に第１ターミナル（６１）、及び、第２半導体チップとの間に介在する第２ターミナル（６２）と、を備える。対向方向との直交方向において、第２ターミナルの線膨張係数は第１ターミナルよりも小さく、対向方向の投影視において第１ターミナルと重なる領域を通り、対向方向に平行な第１仮想線上において、各部材の厚みと対向方向の線膨張係数との積の総和を第１総和とし、第２ターミナルと重なる領域を通り、対向方向に平行な第２仮想線上において、各部材の厚みと対向方向の線膨張係数との積の総和を第２総和とすると、第２総和は第１総和以上である。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１８年１０月１５日に出願された日本国特許出願２０１８－１９４３７８号に基づくものであり、ここにその記載内容を参照により援用する。
　本開示は、半導体装置に関する。
　特許文献１に記載された半導体装置は、半導体チップとして、Ｓｉ基板に第１素子が形成された第１半導体チップと、ＳｉＣ基板に第２素子が形成された第２半導体チップを備えている。第１半導体チップ及び第２半導体チップは、第１金属体（第１金属部材）と第２金属体（第２金属部材）との対向領域に配置され、第１金属体に接続されている。各半導体チップと第２金属体との間には、ターミナルが個別に介在している。このようにして、第１素子及び第２素子が、第１金属体と第２金属体との間で並列接続されている。
ＪＰ　２０１８－７４０８９　Ａ
　第２半導体チップを構成するＳｉＣのヤング率は、第１半導体チップを構成するＳｉの約３倍と大きい。このため、一対の金属体によって半導体チップが上下から挟まれた上記構造においては、熱応力によって、第２半導体チップ側の接合材や第２半導体チップにクラックなどが生じるおそれがある。すなわち、ＳｉＣを用いた第２半導体チップ側の信頼性が、Ｓｉを用いた第１半導体チップ側の信頼性よりも低くなるおそれがある。
　本開示は、ＳｉＣを用いた第２半導体チップ側の信頼性を向上できる半導体装置を提供することを目的とする。
　本開示の一態様によると、半導体装置は、外郭をなす表面として、一面及び一面と反対の裏面を有する。半導体装置は、一面側に配置された第１金属体と、第１金属体と対向するように、裏面側に配置された第２金属体と、第１金属体と第２金属体との対向領域に配置された複数の半導体チップであって、Ｓｉ基板に第１素子が形成され、第１金属体に接続された少なくとも１つの第１半導体チップ、及び、ＳｉＣ基板に第２素子が形成され、第１金属体に接続された少なくとも１つの第２半導体チップと、第２金属体と半導体チップとの間に個別に介在し、第２金属体と半導体チップとを中継する複数のターミナルであって、第１半導体チップとの間に介在する第１ターミナル、及び、第２半導体チップとの間に介在する第２ターミナルと、を備える。第１金属体及び第２金属体の対向方向と直交する方向において、第２ターミナルの線膨張係数が第１ターミナルの線膨張係数よりも小さい。対向方向の投影視において第１ターミナルと重なる領域を通り、対向方向に平行な第１仮想線上において、一面から裏面までの間に配置された各部材の厚みと対向方向の線膨張係数との積の総和を第１総和とする。対向方向の投影視において第２ターミナルと重なる領域を通り、対向方向に平行な第２仮想線上において、一面から裏面までの間に配置された各部材の厚みと対向方向の線膨張係数との積の総和を第２総和とする。第２総和は、第１総和以上である。
　本開示の一態様によると、半導体装置において、第２ターミナルの線膨張係数が、対向方向に直交する方向において、第１ターミナルの線膨張係数よりも小さい。これにより、第２半導体チップ側に作用する熱応力を低減することができる。
　このような構成の半導体装置は、対向方向において挟持される。挟持部材として、たとえば一面側及び裏面側の少なくとも一方に冷却器が配置され、これにより半導体装置は冷却される。この半導体装置では、第２半導体チップ側の第２総和が、第１半導体チップ側の第１総和以上とされている。したがって、半導体チップの発熱によって各部材が膨張しても、第２半導体チップ側において半導体装置が冷却器に密着する。よって、対向方向に直交する方向の線膨張係数が小さくされた第２ターミナルを用いつつも、第２半導体チップから冷却器までの放熱経路において、熱抵抗の上昇を抑制することができる。したがって、第２半導体チップの温度上昇を抑制し、これにより第２半導体チップ側に作用する熱応力を低減することができる。
　以上により、ＳｉＣを用いた第２半導体チップ側の信頼性を向上することができる。
　本開示についての上記および他の目的、特徴や利点は、添付図面を参照した下記詳細な説明から、より明確になる。添付図面において、
図１は、第１実施形態の半導体装置が適用される電力変換装置の概略構成を示す図であり、 図２は、半導体装置を示す平面図であり、 図３は、図２のＩＩＩ－ＩＩＩ線に沿う断面図であり、 図４は、図２のＩＶ－ＩＶ線に沿う断面図であり、 図５は、封止樹脂体を省略した平面図であり、 図６は、下アーム側の半導体装置を示す平面図であり、 図７は、冷却器との積層構造を示す平面図であり、 図８は、素子発熱時における半導体装置を示し、図３に対応している模式図であり、 図９は、第１変形例を示し、図３に対応している断面図であり、 図１０は、第２変形例を示し、図３に対応している断面図であり 図１１は、第２実施形態の半導体装置を示す平面図であり、 図１２は、図１１のＸＩＩ－ＸＩＩ線に沿う断面図であり、 図１３は、下アーム側の半導体装置を示す平面図であり、 図１４は、その他変形例を示す断面図であり、 図１５は、その他変形例を示す断面図である。
　図面を参照しながら、複数の実施形態を説明する。複数の実施形態において、機能的に及び／又は構造的に対応する部分には同一の参照符号を付与する。以下において、金属体の対向方向をＺ方向、Ｚ方向に直交する一方向をＸ方向と示す。また、Ｚ方向及びＸ方向の両方向に直交する方向をＹ方向と示す。特に断わりのない限り、上記したＸ方向及びＹ方向により規定されるＸＹ面に沿う形状を平面形状とする。
　（第１実施形態）
　本実施形態の半導体装置が適用される電力変換装置の概略構成について説明する。
　＜電力変換装置＞
　図１に示す電力変換装置１０は、たとえば電気自動車（ＥＶ）やハイブリッド自動車（ＨＶ）などの車両に適用可能である。電力変換装置１０は、直流電源１とモータジェネレータ２との間で電力変換を行う。
　直流電源１は、リチウムイオン電池やニッケル水素電池などの充放電可能な二次電池である。モータジェネレータ２は、三相交流方式の回転電機である。本実施形態のモータジェネレータ２は、車両の走行駆動源、すなわち電動機として機能する。また、回生時には発電機として機能する。なお、モータジェネレータ２としては、走行駆動源として機能するものに限定されない。図示しないエンジンにより駆動されて発電する発電機（オルタネータ）、及び、エンジンを始動させる電動機（スタータ）として機能するものを採用することもできる。
　電力変換装置１０は、電力変換部を少なくとも備えている。本実施形態の電力変換装置１０は、平滑コンデンサ１１と、電力変換部としてのインバータ１２と、制御回路１３と、駆動ＩＣ１４を備えている。
　平滑コンデンサ１１は、高電位側の電力ラインであるＰライン１５と低電位側の電力ラインであるＮライン１６との間に接続されている。Ｐライン１５は直流電源１の正極に接続され、Ｎライン１６は直流電源１の負極に接続されている。このため、Ｎライン１６は、接地ラインとも称される。平滑コンデンサ１１は、主として、直流電源１から供給される直流電圧を平滑化する。
　インバータ１２は、ＤＣ－ＡＣ変換部である。インバータ１２は、三相分の上下アーム回路１７を備えて構成されている。Ｕ相の上下アーム回路１７の接続点は、モータジェネレータ２の固定子に設けられたＵ相巻線に接続されている。同様に、Ｖ相の上下アーム回路１７の接続点は、モータジェネレータ２のＶ相巻線に接続されている。Ｗ相の上下アーム回路１７の接続点は、モータジェネレータ２のＷ相巻線に接続されている。上下アーム回路１７の接続点は、相ごとに設けられた出力ライン１８を介して対応する相の巻線に接続されている。出力ライン１８や、上記したＰライン１５及びＮライン１６は、バスバーなどによって構成される。
　各相の上下アーム回路１７は、上アーム１７Ｕと、下アーム１７Ｌを有している。上アーム１７Ｕと下アーム１７Ｌは、上アーム１７ＵをＰライン１５側として、Ｐライン１５とＮライン１６との間で直列接続されている。各アーム、すなわち上アーム１７Ｕ及び下アーム１７Ｌのそれぞれは、スイッチング素子Ｑ１，Ｑ２と、ダイオードＤ１を有している。スイッチング素子Ｑ１，Ｑ２は、互いに並列接続されている。本実施形態では、スイッチング素子Ｑ１としてｎチャネル型のＩＧＢＴを採用し、スイッチング素子Ｑ２としてｎチャネル型のＭＯＳＦＥＴを採用している。ダイオードＤ１は、還流のため、スイッチング素子Ｑ１であるＩＧＢＴに逆並列に接続されている。
　たとえば上アーム１７Ｕにおいて、スイッチング素子Ｑ１のコレクタ電極及びスイッチング素子Ｑ２のドレイン電極が、Ｐライン１５に接続されている。また、下アーム１７Ｌにおいて、スイッチング素子Ｑ１のエミッタ電極及びスイッチング素子Ｑ２のソース電極が、Ｎライン１６に接続されている。上アーム１７Ｕにおけるスイッチング素子Ｑ１のエミッタ電極及びスイッチング素子Ｑ２のソース電極と、下アーム１７Ｌにおけるスイッチング素子Ｑ１のコレクタ電極及びスイッチング素子Ｑ２のドレイン電極とが、互いに接続されるとともに、出力ライン１８に接続されている。後述する半導体装置２０は、１つのアームを構成する。すなわち、２つの半導体装置２０によって上下アーム回路１７が構成され、６つの半導体装置２０によってインバータ１２が構成される。
　インバータ１２は、制御回路１３によるスイッチング制御にしたがって、直流電圧を三相交流電圧に変換し、モータジェネレータ２へ出力する。これにより、モータジェネレータ２は、所定のトルクを発生するように駆動される。また、インバータ１２は、車両の回生制動時、車輪からの回転力を受けてモータジェネレータ２が発電した三相交流電圧を、制御回路１３によるスイッチング制御にしたがって直流電圧に変換し、Ｐライン１５へ出力することもできる。このように、インバータ１２は、直流電源１とモータジェネレータ２との間で双方向の電力変換を行う。
　制御回路１３は、インバータ１２のスイッチング素子Ｑ１，Ｑ２を動作させるための駆動指令を生成し、駆動ＩＣ１４に出力する。制御回路１３は、図示しない上位ＥＣＵから入力されるトルク要求や各種センサにて検出された信号に基づいて、駆動指令を生成する。各種センサとしては、モータジェネレータ２の各相の巻線に流れる相電流を検出する電流センサ、モータジェネレータ２の回転子の回転角を検出する回転角センサ、平滑コンデンサ１１の両端電圧、すなわちＰライン１５の電圧を検出する電圧センサなどがある。電力変換装置１０は、これらの図示しないセンサを有している。制御回路１３は、具体的には、駆動指令としてＰＷＭ信号を出力する。制御回路１３は、たとえばマイコン（マイクロコンピュータ）を備えて構成されている。
　駆動ＩＣ１４は、制御回路１３からの駆動指令に基づいて駆動信号を生成する。駆動ＩＣ１４は、生成した駆動信号を、対応するアームのスイッチング素子Ｑ１，Ｑ２に出力する。同じアームを構成するスイッチング素子Ｑ１，Ｑ２それぞれのゲート電極は、互いに同じ駆動ＩＣ１４に電気的に接続されている。
　このように、駆動ＩＣ１４は、並列接続されたスイッチング素子Ｑ１，Ｑ２を駆動、すなわちオン駆動、オフ駆動させる。駆動ＩＣ１４は、ドライバとも称される。本実施形態では、駆動ＩＣ１４が、インバータ１２を構成する各アームに対して個別に設けられている。駆動ＩＣ１４については、上下アーム回路１７ごとに設けてもよいし、制御回路１３と一体的に設けてもよい。
　後述するように、スイッチング素子Ｑ１であるＩＧＢＴはＳｉ基板に形成され、スイッチング素子Ｑ２であるＭＯＳＦＥＴはＳｉＣ基板に形成される。小電流域では、ＳｉＣ－ＭＯＳＦＥＴのほうがＳｉ－ＩＧＢＴよりも電圧Ｖが低く、損失特性が良い。一方、大電流域では、Ｓｉ－ＩＧＢＴのほうがＳｉＣ－ＭＯＳＦＥＴよりも電圧Ｖが低く、損失特性が良い。本実施形態では、小電流域においてＳｉＣ－ＭＯＳＦＥＴのみがオンし、大電流域においてＳｉ－ＩＧＢＴのみ、若しくは、Ｓｉ－ＩＧＢＴとＳｉＣ－ＭＯＳＦＥＴの両方がオンするように、制御回路１３及び駆動ＩＣ１４が、インバータ１２を動作させる。並列接続されたスイッチング素子Ｑ１，Ｑ２それぞれの損失特性に優れる領域を用いるため、全体として損失を低減することができる。
　電力変換装置１０は、電力変換部として、コンバータをさらに備えてもよい。コンバータは、直流電圧を異なる値の直流電圧に変換するＤＣ－ＤＣ変換部である。コンバータは、直流電源１と平滑コンデンサ１１の間に設けられる。コンバータは、たとえば上記した上下アーム回路１７とリアクトルを備えて構成される。この場合、コンバータの上下アーム回路１７も、２つの半導体装置２０によって構成されることとなる。また、直流電源１からの電源ノイズを除去するフィルタコンデンサをさらに備えてもよい。フィルタコンデンサは、直流電源１とコンバータとの間に設けられる。
　＜半導体装置の概略構成＞
　図２～図５に示すように、半導体装置２０は、封止樹脂体３０と、金属体４０と、半導体チップ５０と、ターミナル６０と、主端子７０と、信号端子８０と、はんだ９０を備えている。はんだ９０が接合材に相当する。はんだ９０は、後述する第１半導体チップ５１側で用いられるはんだ９１ａ，９１ｂ，９１ｃと、第２半導体チップ５２側で用いられるはんだ９２ａ，９２ｂ，９２ｃを有している。はんだ９１ａ，９１ｂ，９１ｃが第１接合材に相当し、はんだ９２ａ，９２ｂ，９２ｃが第２接合材に相当する。
　封止樹脂体３０は、たとえばエポキシ系樹脂からなる。封止樹脂体３０は、たとえばトランスファモールド法により成形されている。図２、図３、及び図４に示すように、封止樹脂体３０は、Ｚ方向において、一面３０ａと、一面３０ａと反対の裏面３０ｂを有している。一面３０ａ及び裏面３０ｂは、たとえば平坦面となっている。封止樹脂体３０は、一面３０ａと裏面３０ｂとをつなぐ側面を有している。本実施形態では、封止樹脂体３０が、平面略矩形状をなしている。
　金属体４０は、たとえば、半導体チップ５０の生じた熱を一面３０ａ側又は裏面３０ｂ側から外部に放熱すべく機能する。金属体４０は、たとえば、半導体チップ５０と主端子７０とを電気的に中継する。すなわち、主電極の配線として機能する。本実施形態では、金属体４０が、放熱機能及び配線機能の両方を有している。金属体４０は、電気伝導性や熱伝導性に優れる金属材料、たとえばＣｕを少なくとも用いて形成されている。このような金属体４０としては、金属板材、基板（たとえばＤＢＣ基板）に形成された配線などを採用することができる。
　金属体４０は、半導体チップ５０を挟むように対をなして設けられている。金属体４０は、一面３０ａ側に配置された第１金属体４１と、裏面３０ｂ側に配置された第２金属体４２を有している。第１金属体４１と第２金属体４２は、互いに対向している。この対向する方向が、Ｚ方向となっている。第１金属体４１と第２金属体４２とは、少なくとも一部が対向していればよい。
　第１金属体４１は、Ｚ方向において、半導体チップ５０側の面である実装面４１ａと、実装面４１ａとは反対の面である放熱面４１ｂを有している。同様に、第２金属体４２は、Ｚ方向において、半導体チップ５０側の面である実装面４２ａと、実装面４２ａとは反対の面である放熱面４２ｂを有している。第１金属体４１と第２金属体４２とは、実装面４１ａ，４２ａ同士が対向している。
　本実施形態では、Ｚ方向の投影視において、第１金属体４１と第２金属体４２とが互いにほぼ一致する、すなわち、ほぼ全域が重なるように設けられている。また、各金属体４０は、厚みがほぼ一定の平板状をなしており、後述する主端子７０及び信号端子８０よりも厚肉とされている。このような金属体４０は、ヒートシンクとも称される。各金属体４０は、Ｘ方向を長手とする平面略長方形において、四隅を切り欠いた形状をなしている。実装面４１ａ，４２ａは、Ｚ方向に略直交する面、すなわちＸＹ平面に略平行な面となっている。
　第１金属体４１は、封止樹脂体３０によって大部分が覆われている。第１金属体４１の放熱面４１ｂは、封止樹脂体３０から露出されている。放熱面４１ｂは、一面３０ａと略面一とされている。第１金属体４１の表面のうち、はんだ９０との接続部、放熱面４１ｂ、及び主端子７０の連なる部分を除く部分が、封止樹脂体３０によって覆われている。同様に、第２金属体４２は、封止樹脂体３０によって大部分が覆われている。第２金属体４２の放熱面４２ｂは、封止樹脂体３０から露出されている。放熱面４２ｂは、裏面３０ｂと略面一とされている。第２金属体４２の表面のうち、はんだ９０との接続部、放熱面４２ｂ、及び主端子７０の連なる部分を除く部分が、封止樹脂体３０によって覆われている。Ｚ方向において半導体装置２０の外郭をなす表面は、一方において一面３０ａ及び放熱面４１ｂにより構成され、他方において裏面３０ｂ及び放熱面４２ｂにより構成されている。
　半導体チップ５０は、半導体基板に、上記したアームを構成する素子が形成されてなる。半導体装置２０は、複数の半導体チップ５０を備えている。複数の半導体チップ５０は、第１金属体４１と第２金属体４２との対向領域において、第１金属体４１の実装面４１ａ上に並んで配置されている。そして、各半導体チップ５０は、はんだ９０を介して、第１金属体４１に接続されている。半導体チップ５０は、その厚み方向がＺ方向と略平行となるように配置されている。そして、素子は、Ｚ方向に主電流が流れるように縦型構造をなしている。よって、半導体チップ５０は、Ｚ方向の両面に主電極を有している。半導体チップ５０は、Ｓｉ基板に第１素子が形成された第１半導体チップ５１と、ＳｉＣ基板に第２素子が形成された第２半導体チップ５２を有している。半導体チップ５０は、第１半導体チップ５１及び第２半導体チップ５２のそれぞれを、少なくとも１つ有している。
　本実施形態では、第１半導体チップ５１及び第２半導体チップ５２を１つずつ有している。第１半導体チップ５１と第２半導体チップ５２との並び方向は、Ｘ方向に略平行とされている。図２及び図５に二点鎖線で示す中心線ＣＬは、複数の半導体チップ５０全体の中心である素子的中心を通り、半導体チップ５０の厚み方向及び並び方向に直交する仮想線である。本実施形態の中心線ＣＬは、第１半導体チップ５１の中心と第２半導体チップ５２の中心との間の中央位置を通る。
　金属体４０の対向領域は、上記した中心線ＣＬによって二等分される対称性を有している。中心線ＣＬによってＸ方向に二等分された金属体４０の対向領域のうち、第１の領域に第１半導体チップ５１が配置され、第１の領域とは別の第２の領域に第２半導体チップ５２が配置されている。第１半導体チップ５１には、上記したスイッチング素子Ｑ１、すなわちＩＧＢＴと、ダイオードＤ１が一体的に形成されている。すなわち、第１素子として、ＲＣ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ）－ＩＧＢＴが形成されている。第２半導体チップ５２には、第２素子として、上記したスイッチング素子Ｑ２、すなわちＭＯＳＦＥＴが形成されている。図示を省略するが、いずれの素子もゲート電極を有している。ゲート電極はトレンチ構造をなしている。
　第１半導体チップ５１は、第１金属体４１側の面に主電極としてコレクタ電極５１ｃを有し、第２金属体４２側の面に主電極としてエミッタ電極５１ｅを有している。コレクタ電極５１ｃはダイオードＤ１のカソード電極も兼ねており、エミッタ電極５１ｅはダイオードＤ１のアノード電極も兼ねている。コレクタ電極５１ｃは、ほぼ全面に形成されており、エミッタ電極５１ｅは、面の一部に形成されている。第１半導体チップ５１のコレクタ電極５１ｃが、はんだ９１ａを介して、第１金属体４１の実装面４１ａに接続されている。第２半導体チップ５２は、第１金属体４１側の面に主電極としてドレイン電極５２ｄを有し、第２金属体４２側の面に主電極としてソース電極５２ｓを有している。ドレイン電極５２ｄは、ほぼ全面に形成されており、ソース電極５２ｓは、面の一部に形成されている。第２半導体チップ５２のドレイン電極５２ｄが、はんだ９２ａを介して、第１金属体４１の実装面４１ａに接続されている。
　図５に示すように、第１半導体チップ５１は、エミッタ電極形成面に信号用の電極であるパッド５１ｐを有している。パッド５１ｐは、エミッタ電極５１ｅとは別の位置に形成され、エミッタ電極５１ｅと電気的に分離されている。パッド５１ｐは、Ｙ方向において、エミッタ電極５１ｅの形成領域とは反対側の端部に形成されている。図４及び図５に示すように、第２半導体チップ５２は、ソース電極形成面にパッド５２ｐを有している。パッド５２ｐは、ソース電極５２ｓとは別の位置に形成され、ソース電極５２ｓと電気的に分離されている。パッド５２ｐは、Ｙ方向において、ソース電極５２ｓの形成領域とは反対側の端部に形成されている。Ｙ方向において、エミッタ電極５１ｅ及びソース電極５２ｓは互いに同じ側に形成され、パッド５１ｐ，５２ｐは互いに同じ側に形成されている。
　本実施形態では、第１半導体チップ５１が、５つのパッド５１ｐを有している。具体的には、５つのパッド５１ｐとして、ゲート電極用、エミッタ電極５１ｅの電位検出用、電流センス用、第１半導体チップ５１の温度を検出する温度センサ（感温ダイオード）のアノード電位用、同じくカソード電位用を有している。複数のパッド５１ｐは、平面略矩形状の第１半導体チップ５１において、Ｙ方向の一端側にまとめて形成されるとともに、Ｘ方向に並んで形成されている。同様に、第２半導体チップ５２が、５つのパッド５２ｐを有している。具体的には、５つのパッド５２ｐとして、ゲート電極用、ソース電極５２ｓの電位検出用、電流センス用、第２半導体チップ５２の温度を検出する温度センサ（感温ダイオード）のアノード電位用、同じくカソード電位用を有している。複数のパッド５２ｐは、平面略矩形状の第２半導体チップ５２において、Ｙ方向の一端側にまとめて形成されるとともに、Ｘ方向に並んで形成されている。
　ターミナル６０は、第２金属体４２と半導体チップ５０との間に所定の距離を確保すべく、第２金属体４２と半導体チップ５０との間に介在している。ターミナル６０の厚みは、半導体チップ５０の厚みに較べて十分に長くされている。第２金属体４２が放熱機能を有する場合、ターミナル６０は、半導体チップ５０から第２金属体４２への放熱経路において、伝熱機能を果たす。第２金属体４２が配線機能を有する場合、ターミナル６０は、半導体チップ５０から第２金属体４２への電気伝導経路において、電気的な中継機能を果たす。ターミナル６０は、金属材料を用いて形成されている。ターミナル６０は、金属ブロック、金属スペーサとも称される。
　ターミナル６０は、半導体チップ５０ごとに個別に介在しており、半導体装置２０は半導体チップ５０と同数、すなわち複数のターミナル６０を備えている。ターミナル６０は、第１半導体チップ５１側に配置された第１ターミナル６１と、第２半導体チップ５２側に配置された第２ターミナル６２を有している。
　本実施形態では、後述するボンディングワイヤ９３が第２金属体４２の実装面４２ａに接触しないように、ターミナル６０によって第２金属体４２と半導体チップ５０との間に所定の距離が確保されている。また、各ターミナル６０は、略直方体をなしている。第１ターミナル６１の平面形状はエミッタ電極５１ｅにほぼ一致しており、第２ターミナル６２の平面形状はソース電極５２ｓにほぼ一致している。第１ターミナル６１のＺ方向の一面は、はんだ９１ｂを介して、第１半導体チップ５１のエミッタ電極５１ｅに接続され、一面と反対の裏面は、はんだ９１ｃを介して第２金属体４２の実装面４２ａに接続されている。第２ターミナル６２のＺ方向の一面は、はんだ９２ｂを介して、第２半導体チップ５２のソース電極５２ｓに接続され、一面と反対の裏面は、はんだ９２ｃを介して第２金属体４２の実装面４２ａに接続されている。ターミナル６０の詳細については後述する。
　主端子７０は、半導体装置２０と外部機器とを電気的に接続するための外部接続端子のうち、主電流が流れる端子である。半導体装置２０は、複数の主端子７０を備えている。主端子７０は、対応する金属体４０に連なっている。同一の金属部材を加工することで、主端子７０を対応する金属体４０と一体的に設けてもよいし、別部材である主端子７０を接続によって金属体４０に連なる構成としてもよい。主端子７０は、封止樹脂体３０の内部で、対応する金属体４０に連なっている。
　図４及び図５に示すように、主端子７０のそれぞれは、対応する金属体４０からＹ方向に延設され、封止樹脂体３０の１つの側面３０ｃから外部に突出している。主端子７０は、封止樹脂体３０の内外にわたって延設されている。主端子７０は、半導体チップ５０における第１金属体４１側の主電極と電気的に接続された端子である。半導体装置２０は、主端子７０として、コレクタ電極５１ｃ及びドレイン電極５２ｄと電気的に接続された第１主端子７１と、エミッタ電極５１ｅ及びソース電極５２ｓと電気的に接続された第２主端子７２を有している。
　第１主端子７１は、第１金属体４１に連なっており、側面３０ｃに近い第１金属体４１の側面からＹ方向に延設されている。第２主端子７２は、第２金属体４２に連なっており、側面３０ｃに近い第２金属体４２の側面からＹ方向に延設されている。本実施形態では、同一の金属板を加工することで、第１主端子７１が第１金属体４１と一体的に設けられている。また、同一の金属板を加工することで、第２主端子７２が第２金属体４２と一体的に設けられている。
　第１主端子７１及び第２主端子７２は、ともに封止樹脂体３０内に屈曲部を有しており、側面３０ｃにおいてＺ方向のほぼ同じ位置から突出している。第１主端子７１の突出部分及び第２主端子７２の突出部分は、側面同士が対向するように、所定の間隙を有しつつＸ方向に並んで配置されている。上記した中心線ＣＬに対し、第１主端子７１は第１半導体チップ５１側に配置され、第２主端子７２は第２半導体チップ５２側に配置されている。
　信号端子８０は、対応する半導体チップ５０のパッドに接続されている。信号端子８０は、第１半導体チップ５１のパッド５１ｐに接続される第１信号端子８１と、第２半導体チップ５２のパッド５２ｐに接続される第２信号端子８２を有している。本実施形態では、第１信号端子８１及び第２信号端子８２が、ボンディングワイヤ９３を介して、対応するパッド５１ｐ，５２ｐに接続されている。信号端子８０は、封止樹脂体３０の内部でボンディングワイヤ９３と接続されている。信号端子８０は、それぞれＹ方向に延設されており、封止樹脂体３０における側面３０ｃとは反対の側面３０ｄから外部に突出している。信号端子８０は、第１主端子７１及び第１金属体４１を含むリードフレームの一部として設けられている。
　以上のように構成される半導体装置２０では、封止樹脂体３０により、金属体４０それぞれの一部、半導体チップ５０、ターミナル６０、主端子７０それぞれの一部、及び信号端子８０それぞれの一部が、一体的に封止されている。すなわち、１つのアームを構成する要素が封止されている。このため、半導体装置２０は、１ｉｎ１パッケージとも称される。
　また、第１金属体４１の放熱面４１ｂが、封止樹脂体３０の一面３０ａと略面一とされている。また、第２金属体４２の放熱面４２ｂが、封止樹脂体３０の裏面３０ｂと略面一とされている。半導体装置２０は、放熱面４１ｂ，４２ｂがともに封止樹脂体３０から露出された両面放熱構造をなしている。このような半導体装置２０は、たとえば、金属体４０を、封止樹脂体３０とともに切削加工することで形成することができる。また、放熱面４１ｂ，４２ｂが、封止樹脂体３０を成形する型のキャビティ壁面に接触するようにして、封止樹脂体３０を成形することによって形成することもできる。
　なお、上記した半導体装置２０を、上アーム１７Ｕと下アーム１７Ｌとで共通部品としてもよい。これによれば、部品点数を削減することができる。本実施形態では、上記した半導体装置２０を上アーム１７Ｕ用の半導体装置２０Ｕとして用いる。図６は、下アーム１７Ｌ用の半導体装置２０Ｌを示している。半導体装置２０Ｌでは、上記した中心線ＣＬに対し、第１主端子７１が第２半導体チップ５２側に配置され、第２主端子７２が第１半導体チップ５１側に配置されている。それ以外の構成は、上アーム１７Ｕ側の半導体装置２０Ｕ（図２参照）と同じである。なお、図２～図６は、室温における状態を示している。
　＜冷却器との積層構造＞
　上記した半導体装置２０は、図７に示すように、冷却器１００と交互に積層される。半導体装置２０は、冷却器１００とともにパワーモジュール１１０を構成する。
　冷却器１００は、冷媒の流路を内部に有している。冷却器１００は、Ｚ方向において所定間隔を有しつつ多段に配置されている。多段の冷却器１００は、Ｘ方向の一端側で、供給管１０１により連結されている。供給管１０１は、その内部に流路が形成された筒状体であり、Ｚ方向に延設されている。供給管１０１は、冷却器１００のそれぞれに接続されており、供給管１０１の流路は冷却器１００それぞれの流路に連通している。
　多段の冷却器１００は、供給管１０１とは反対の端部側で、排出管１０２により連結されている。排出管１０２も、その内部に流路が形成された筒状体であり、Ｚ方向に延設されている。排出管１０２は、冷却器１００のそれぞれに接続されており、排出管１０２の流路は冷却器１００それぞれの流路に連通している。供給管１０１から流入した冷媒は、冷却器１００それぞれの流路を拡がり、排出管１０２から排出される。なお、冷却器１００の流路内に、図示しないインナーフィンを配置してもよい。インナーフィンは、波型に屈曲形成された金属板である。インナーフィンの配置により、冷却器１００と冷媒との間における熱伝達を促進することができる。
　冷媒としては、水やアンモニアなどの相変化する冷媒や、エチレングリコール系などの相変化しない冷媒を用いることができる。冷却器１００は、主として半導体装置２０を冷却するものである。しかしながら、冷却機能に加えて、環境温度が低い場合に温める機能を持たせてもよい。この場合、冷却器１００は温度調節器と称される。また、冷媒は熱媒体と称される。
　パワーモジュール１１０は、インバータ１２を構成する６つの半導体装置２０と、半導体装置２０のそれぞれを両面側から冷却するように、半導体装置２０と交互に積層された複数（多段）の冷却器１００を備えている。半導体装置２０は、Ｚ方向において両面側から冷却器１００により挟持されている。封止樹脂体３０の大部分は、隣り合う冷却器１００の対向領域内に配置されている。主端子７０のそれぞれは、図示しないバスバーなどとの接続のため、たとえばＹ方向において対向領域外まで延設されている。
　各半導体装置２０は、Ｚ方向の投影視において互いに重なるように配置されている。半導体装置２０は、ＳｉＣを用いた第２半導体チップ５２が上流側となり、Ｓｉを用いた第１半導体チップ５１が下流側となるように配置されている。すなわち、Ｘ方向において、供給管１０１側に第２半導体チップ５２が配置され、排出管１０２側に第１半導体チップ５１が配置されている。これにより、第２半導体チップ５２を効果的に冷却することができる。
　また、インバータ１２の各相を構成する上アーム１７Ｕ用の半導体装置２０Ｕと、下アーム１７Ｌ用の半導体装置２０Ｌとが、Ｚ方向において隣り合うように配置されている。これにより、同じ相を構成する半導体装置２０Ｕの第２主端子７２と、半導体装置２０Ｌの第１主端子７１とが、Ｚ方向の投影視において重なる配置とされている。したがって、上アーム１７Ｕと下アーム１７Ｌとの接続距離を短くすることができる。また、接続性を向上することができる。
　このように、半導体装置２０（２０Ｕ，２０Ｌ）は、対向方向であるＺ方向において挟持された状態で、冷却器１００により冷却される。
　＜半導体装置の細部構造＞
　半導体装置２０において、第１ターミナル６１と第２ターミナル６２の構成が異なっている。すなわち、第１ターミナル６１と第２ターミナル６２とで、互いに異なる金属部材を用いている。
　第２ターミナル６２の線膨張係数は、Ｚ方向に直交する方向、すなわちＸＹ平面に平行な方向において、第１ターミナル６１の線膨張係数よりも小さくされている。さらに、第２ターミナル６２の線膨張係数は、Ｚ方向に直交する方向において、Ｚ方向よりも小さくされている。このように、第２ターミナル６２は、線膨張係数の異方性を有している。第２ターミナル６２としては、たとえば図３に示すように複数種類の金属層が積層され、隣り合う層同士が接合されたクラッド材を用いることができる。
　本実施形態では、第２ターミナル６２として、Ｃｕ層とＭｏ層とがＺ方向に交互に積層されたＣｕＭｏクラッド材を用いている。また、第１ターミナル６１として、Ｃｕを用いている。第１ターミナル６１を構成するＣｕの線膨張係数は、１７×１０－６／Ｋ程度である。第２ターミナル６２の線膨張係数は、Ｚ方向においてＣｕとほぼ等しくされ、Ｚ方向に直交する方向において６～１０×１０－６／Ｋとされている。
　このようなターミナル６０を備えつつ、本実施形態の半導体装置２０は、図３に二点鎖線で示す第１仮想線Ｌ１上、第２仮想線Ｌ２上、及び第３仮想線Ｌ３上において、以下に示す関係が成り立つように構成されている。第１仮想線Ｌ１は、Ｚ方向に平行とされ、Ｚ方向の投影視において第１ターミナル６１と重なる領域、換言すればエミッタ電極５１ｅと重なる領域を通る仮想的な線である。第２仮想線Ｌ２は、Ｚ方向に平行とされ、Ｚ方向の投影視において第２ターミナル６２と重なる領域、換言すればソース電極５２ｓと重なる領域を通る仮想的な線である。第３仮想線Ｌ３は、Ｚ方向に平行とされ、Ｚ方向の投影視において半導体チップ５０、ターミナル６０、及びはんだ９０と重ならず、第１金属体４１、第２金属体４２、及び封止樹脂体３０と重なる領域を通る仮想的な線である。つまり、第１仮想線Ｌ１、第２仮想線Ｌ２上、及び第３仮想線Ｌ３は、対向方向に平行である。
　第１仮想線Ｌ１は、第１金属体４１、はんだ９１ａ、第１半導体チップ５１、はんだ９１ｂ、第１ターミナル６１、はんだ９１ｃ、第２金属体４２を通過する。第１仮想線Ｌ１が通過する上記した各要素が、第１仮想線Ｌ１上において、半導体装置２０の一面から裏面までの間に配置された部材である。第２仮想線Ｌ２は、第１金属体４１、はんだ９２ａ、第２半導体チップ５２、はんだ９２ｂ、第２ターミナル６２、はんだ９２ｃ、第２金属体４２を通過する。第２仮想線Ｌ２が通過する上記した各要素が、第２仮想線Ｌ２上において、半導体装置２０の一面から裏面までの間に配置された部材である。本実施形態では、第１仮想線Ｌ１が第１半導体チップ５１のエミッタ電極５１ｅの中心を通り、第２仮想線Ｌ２が第２半導体チップ５２のソース電極５２ｓの中心を通る。
　第３仮想線Ｌ３は、第１金属体４１、封止樹脂体３０、第２金属体４２を通過する。第３仮想線Ｌ３が通過する上記した各要素が、第３仮想線Ｌ３上において、半導体装置２０の一面から裏面までの間に配置された部材である。本実施形態では、第３仮想線Ｌ３が、半導体チップ５０の並び方向であるＸ方向において、第１半導体チップ５１の上記したエミッタ中心と第２半導体チップ５２の上記したソース中心との中間位置を通る。
　ここで、半導体装置２０の外郭をなすＺ方向の一面から裏面までの総和Ｓ１～Ｓ３を定義する。第１総和Ｓ１は、第１仮想線Ｌ１上において、部材ごとの厚みとＺ方向の線膨張係数との積の、各部材での総和、すなわち足し合わせである。第２総和Ｓ２は、第２仮想線Ｌ２上において、部材ごとの厚みとＺ方向の線膨張係数との積の、各部材での総和である。第３総和Ｓ３は、第３仮想線Ｌ３上において、部材ごとの厚みとＺ方向の線膨張係数との積の、各部材での総和である。たとえば第３総和Ｓ３は、第３仮想線Ｌ３上において、第１金属体４１の厚み及び線膨張係数の積と、金属体４０間の封止樹脂体３０の厚み及び線膨張係数の積と、第２金属体４２の厚み及び線膨張係数の積との和である。
　先ず本実施形態では、ＳｉＣ側の第２総和Ｓ２がＳｉ側の第１総和Ｓ１以上となるように、半導体装置２０が構成されている。半導体装置２０は、Ｓ２≧Ｓ１の関係を、少なくとも半導体装置２０（半導体チップ５０）が冷却される温度範囲内で満たす。本実施形態では、室温を含む所定の温度範囲、具体的には０℃～最大接合温度Ｔｊｍａｘ（たとえば１５０℃）の範囲において、上記した関係を満たす。なお、車両の使用温度域（たとえば－４０℃～１５０℃）の全域で、上記した関係を満たすようにしてもよい。
　具体的には、Ｓｉを用いた第１半導体チップ５１とＳｉＣを用いた第２半導体チップ５２の線膨張係数は、それぞれ４×１０－６／Ｋ程度とされ、第１半導体チップ５１と第２半導体チップ５２の厚みがほぼ等しくされている。上記したように、第２ターミナル６２の線膨張係数は、Ｚ方向において第１ターミナル６１とほぼ等しくされており、第１ターミナル６１と第２ターミナル６２の厚みがほぼ等しくされている。上記したように、第１金属体４１は厚みがほぼ一定の平板状とされ、第２金属体４２も厚みがほぼ一定の平板状とされている。また、はんだ９０として同一材料を用いており、線膨張係数が互いに等しくされている。そして、はんだ９１ａ，９１ｂ，９１ｃの厚みの和が、はんだ９２ａ，９２ｂ，９２ｃの厚みの和とほぼ等しくされている。
　これにより、たとえば室温において、第２総和Ｓ２は第１総和Ｓ１とほぼ等しい値を示す。また、素子の発熱時（たとえば１００℃）においても、第２総和Ｓ２は第１総和Ｓ１とほぼ等しい値を示す。
　さらに本実施形態では、第３総和Ｓ３がＳｉ側の第１総和Ｓ１以下となるように、半導体装置２０が構成されている。すなわち、Ｓ２≧Ｓ１≧Ｓ３を満たすように、半導体装置２０が構成されている。半導体装置２０は、Ｓ３≦Ｓ１の関係を、上記した所定の温度範囲において満たす。
　上記したように、第１金属体４１は厚みがほぼ一定の平板状とされ、第２金属体４２も厚みがほぼ一定の平板状とされている。また、封止樹脂体３０の線膨張係数は、半導体チップ５０よりも大きく、金属体４０よりも小さい値とされている。具体的には、６～１４×１０－６／Ｋの範囲内となるように調整されている。すなわち、Ｚ方向において、ターミナル６０よりも小さい値とされている。これにより、たとえば室温において、第３総和Ｓ３は第１総和Ｓ１とほぼ等しい値を示す。また、素子の発熱時（たとえば１００℃）において、第３総和Ｓ３は第１総和Ｓ１よりも小さい値を示す。
　＜半導体装置の効果＞
　上記した半導体装置２０によれば、第２ターミナル６２の線膨張係数が、Ｚ方向に直交する方向において、第１ターミナル６１の線膨張係数よりも小さくされている。これにより、Ｚ方向に直交する方向において、第２ターミナル６２の線膨張係数が、第２半導体チップ５２の線膨張係数に近い値とされている。したがって、ＳｉＣ側のはんだ９２ａ，９２ｂ，９２ｃや第２半導体チップ５２に対し、Ｚ方向に直交する方向の線膨張係数差に基づいて作用する熱応力を、低減することができる。特に、第２半導体チップ５２と第２ターミナル６２と間のはんだ９２ｂに作用する熱応力を効果的に低減することができる。
　よって、Ｓｉを用いた第１半導体チップ５１と、Ｓｉよりもヤング率の大きいＳｉＣを用いた第２半導体チップ５２とを並設した構成を採用しつつ、第２半導体チップ５２側の信頼性が第１半導体チップ５１側の信頼性に対して劣るのを抑制することができる。なお、第２半導体チップ５２側の信頼性の対象とは、第２半導体チップ５２及びはんだ９２ａ，９２ｂ，９２ｃである。第１半導体チップ５１側の信頼性の対象とは、第１半導体チップ５１及びはんだ９１ａ，９１ｂ，９１ｃである。
　また、半導体装置２０は、Ｚ方向において冷却器１００により両面側から挟持される。このように挟持状態で冷却される半導体装置２０において、第２半導体チップ５２側の第２総和Ｓ２が、第１半導体チップ５１側の第１総和Ｓ１以上とされている。図８に示すように、半導体チップ５０（素子）の発熱によって各部材が膨張しても、半導体装置２０はＳ２≧Ｓ１の関係を満たす。したがって、半導体チップ５０の冷却が必要な温度域において、半導体装置２０の第２半導体チップ５２側の部分を冷却器１００に密着させることができる。
　よって、Ｚ方向に直交する方向の線膨張係数が小さくされた第２ターミナル６２を用いつつも、第２半導体チップ５２から冷却器１００までの放熱経路において、熱抵抗の上昇を抑制することができる。これにより、第２半導体チップ５２の温度上昇を抑制し、ひいては第２半導体チップ５２側に作用する熱応力を低減することができる。
　以上により、本実施形態の半導体装置２０によれば、ＳｉＣを用いた第２半導体チップ５２側の信頼性を向上することができる。これにより、第２半導体チップ５２側の信頼性を、第１半導体チップ５１側に近づけることができる。したがって、寿命の偏りを抑制することができる。なお、図８は、素子発熱時の半導体装置２０を示す模式図であり、図３に対応している。
　また、本実施形態では、第２ターミナル６２の線膨張係数が、Ｚ方向に直交する方向において、Ｚ方向よりも小さくされている。このように、Ｚ方向に膨張しやすい異方性を有すると、第２半導体チップ５２の発熱時において第２半導体チップ５２側を冷却器１００に密着させやすくなる。これにより、ヤング率が大きいことで熱応力の低減がより望まれる第２半導体チップ５２について、効果的に冷却することができる。
　なお、ターミナル６０の厚みは、たとえば１ｍｍ程度であり、仮想線Ｌ１，Ｌ２上における金属体４０間の他の要素に対して十分に厚い。他の要素は、ｕｍオーダの厚みである。特に本実施形態では、厚みに対して支配的なターミナル６０において、第１ターミナル６１と第２ターミナル６２とで、Ｚ方向の線膨張係数がほぼ等しくされ、厚みもほぼ等しくされている。よって、Ｓｉ側とＳｉＣ側とでターミナル６０の膨張時の厚みもほぼ等しい。したがって、第１半導体チップ５１側についても、熱抵抗の上昇を抑制することができる。
　また、本実施形態では、封止樹脂体３０による封止構造において、第３総和Ｓ３が第１総和Ｓ１以下とされている。このため、Ｚ方向の投影視において、半導体チップ５０やターミナル６０と重ならない部分、すなわち金属体４０間に封止樹脂体３０のみが介在する部分が、ターミナル６０と重なる部分より大きく膨張するのを抑制することができる。これにより、半導体装置２０において、第２半導体チップ５２側の部分を冷却器１００により確実に密着させることができる。
　第１半導体チップ５１及び第２半導体チップ５２の厚みの関係は、上記例に限定されない。たとえば第２半導体チップ５２が第１半導体チップ５１よりも薄い構成において、上記した総和の関係を満たすようにしてもよい。また、厚み方向に直交する面積についても、互いにほぼ等しい構成に限定されない。たとえば第２半導体チップ５２のほうが第１半導体チップ５１よりも面積が小さい構成において、上記した総和の関係を満たすようにしてもよい。
　第２ターミナル６２の構成は、上記例に限定されない。線膨張係数が異方性を示す第２ターミナル６２として、Ｃｕ層とＭｏ層が交互に積層されたクラッド材の例を示したが、これ以外のクラッド材を用いることもできる。たとえばＣｕ層とＷ（タングステン）層が交互に積層されたクラッド材を用いてもよい。また、Ｃｕ層と、Ｃｕを含む合金層とのクラッド材を採用することもできる。合金層として、たとえばＣｕＭｏ層、ＣｕＣｒ層などを採用することができる。
　また、線膨張係数が等方性を示す第２ターミナル６２を採用することもできる。このような第２ターミナル６２としては、たとえばＣｕＷの金属ブロックを用いることができる。第２ターミナル６２の線膨張係数は、少なくともＺ方向に直交する方向において、第１ターミナル６１の線膨張係数よりも小さくされていればよい。第１ターミナル６１の線膨張係数が上記したＣｕのように等方性を示す場合、Ｚ方向の線膨張係数も、第１ターミナル６１に対して第２ターミナル６２が小さくされることとなる。この場合には、第２仮想線Ｌ２上に配置された複数の部材の少なくとも１つの厚みを、第１仮想線Ｌ１上に配置された対応する部材の厚みよりも厚くすることで、Ｓ２≧Ｓ１を満たすようにすればよい。
　たとえば、図９に示す第１変形例のように、第２ターミナル６２を第１ターミナル６１より厚くしてもよい。図９では、ターミナル６０よりも線膨張係数が小さい半導体チップ５０において、第２半導体チップ５２の厚みが第１半導体チップ５１より薄くされている。また、半導体チップ５０より線膨張係数が大きいターミナル６０において、第２ターミナル６２の厚みが、第１ターミナル６１より厚くされている。これにより、等方性を示す第２ターミナル６２を採用しつつ、室温時及び膨張時のいずれにおいてもＳ２≧Ｓ１を満たす構成が可能となる。
　また、図１０に示す第２変形例のように、金属体４０に凸部４１ｃ，４２ｃを設け、金属体４０における第２半導体チップ５２側の部分を局所的に厚くしてもよい。凸部４１ｃ，４２ｃは、実装面４１ａ，４２ａであって、Ｚ方向の投影視において第２ターミナル６２と重なる領域に設けられている。これにより、等方性を示す第２ターミナル６２を採用しつつ、室温時及び膨張時のいずれにおいてもＳ２≧Ｓ１を満たす構成が可能となる。なお、凸部４１ｃ，４２ｃを放熱面４１ｂ，４２ｂ側に設けてもよい。また、凸部４１ｃ，４２ｃの一方のみを設けてもよい。第１金属体４１に凸部４１ｃを設けるとともに、第２金属体４２に凸部４２ｃを設けたほうが、冷却器１００が両面に配置される構成において、冷却器１００への密着の偏りを抑制することができる。
　第２半導体チップ５２の厚みを、図９及び図１０に示したように第１半導体チップ５１より薄くしてもよい。同じ耐圧において、ＳｉＣのほうがＳｉよりもドリフト層を薄くすることができる。半導体チップ５０の厚み方向に直交する面積は、上記例に限定されない。ＳｉＣを用いた第２半導体チップ５２の面積を、Ｓｉを用いた第１半導体チップ５１の面積より小さくしてもよい。
　Ｓｉを用いた第１半導体チップ５１にＩＧＢＴ（ＲＣ－ＩＧＢＴ）が形成され、ＳｉＣを用いた第２半導体チップ５２にＭＯＳＦＥＴが形成される例を示したが、これに限定されない。第１半導体チップ５１にＩＧＢＴが形成され、第２半導体チップ５２にショットキーバリアダイオード（ＳＢＤ）が形成された構成としてもよい。ショットキーバリアダイオードは、ＩＧＢＴに対して逆並列に接続され、上記したダイオードＤ１の代わりに機能する。これによれば、リカバリー損失を低減することができる。また、第１半導体チップ５１に真正半導体層を備えるＰＩＮダイオードが形成され、第２半導体チップ５２にＭＯＳＦＥＴが形成された構成としてもよい。ＭＯＳＦＥＴの寄生ダイオードとは別にＳｉ－ＰＩＮダイオードを設けることで、第２半導体チップ５２（ＳｉＣ基板）の面積を小さくすることができる。
　（第２実施形態）
　本実施形態は、上記実施形態を参照できる。このため、上記実施形態に示した半導体装置２０と共通する部分についての説明は省略する。
　本実施形態の半導体装置２０は、３つの半導体チップ５０と、半導体チップ５０に対応する３つのターミナル６０を備えている。具体的には、図１１及び図１２に示すように、半導体チップ５０として、２つの第１半導体チップ５１と、１つの第２半導体チップ５２を備えている。また、ターミナル６０として、２つの第１ターミナル６１と、１つの第２ターミナル６２を備えている。以下において、第１半導体チップ５１の１つを第１半導体チップ５１ａ、別の１つを第１半導体チップ５１ｂとも示す。第１ターミナル６１の１つを第１ターミナル６１ａ、別の１つを第１ターミナル６１ｂとも示す。第１ターミナル６１ａは第１半導体チップ５１ａに対応し、第１ターミナル６１ｂは第１半導体チップ５１ｂに対応している。
　本実施形態でも、Ｓｉを用いた第１半導体チップ５１（５１ａ，５１ｂ）にＲＣ－ＩＧＢＴが形成され、ＳｉＣを用いた第２半導体チップ５２にＭＯＳＦＥＴが形成されている。２つの第１半導体チップ５１は、互いに同じ構成とされており、２つの第１ターミナル６１も互いに同じ構成とされている。なお、第１半導体チップ５１ａ側と第１半導体チップ５１ｂ側とで、第１総和Ｓ１が互いに等しくなるように構成されている。また、先行実施形態同様、第１ターミナル６１としてＣｕを用い、第２ターミナル６２としてＣｕＭｏクラッド材を用いている。
　本実施形態では、第２半導体チップ５２の厚みが、第１半導体チップ５１よりも薄くされている。また、第２半導体チップ５２のＺ方向に直交する方向の面積が、第１半導体チップ５１よりも小さくされている。そして、第２半導体チップ５２が薄い分、第２ターミナル６２の厚みが第１ターミナル６１よりも厚くされている。これにより、室温時及び膨張時のいずれにおいても、第２仮想線Ｌ２上の第２総和Ｓ２が第１仮想線Ｌ１上の第１総和Ｓ１以上の関係を満たすようにされている。したがって、先行実施形態同様、ＳｉＣを用いた第２半導体チップ５２側の信頼性を向上することができる。
　また、本実施形態でも、異方性を有する第２ターミナル６２を採用しているため、先行実施形態同様、ヤング率が大きいことで熱応力の低減がより望まれる第２半導体チップ５２について、効果的に冷却することができる。
　また、室温時及び膨張時のいずれにおいても、第３仮想線Ｌ３上の第３総和Ｓ３が第１総和Ｓ１以上の関係を満たす。すなわち、Ｓ２≧Ｓ１≧Ｓ３の関係を満たす。したがって、先行実施形態同様、金属体４０間に封止樹脂体３０のみが介在する部分が、ターミナル６０と重なる部分より大きく膨張するのを抑制することができる。これにより、半導体装置２０において、第２半導体チップ５２側の部分を冷却器１００により確実に密着させることができる。
　さらに本実施形態では、半導体チップ５０、ターミナル６０、及び主端子７０の配置に対称性をもたせている。３つの半導体チップ５０は、Ｘ方向に並んで配置されている。具体的には、第１半導体チップ５１の間に第２半導体チップ５２が配置されている。中心線ＣＬは、第１半導体チップ５１ａの中心と第１半導体チップ５１ｂの中心との間の中央位置を通る。第２半導体チップ５２は、自身の幅の中心が中心線ＣＬ上に位置するように配置されている。このように、半導体チップ５０は、中心線ＣＬに対して線対称配置とされている。同様に、ターミナル６０も、中心線ＣＬに対して線対称配置とされている。
　半導体装置２０は、３本の主端子７０を備えている。具体的には、２本の第１主端子７１と、１本の第２主端子７２を備えている。３本の主端子７０は、板幅方向であるＸ方向に並んで配置されている。第１主端子７１の間に第２主端子７２が配置されている。第２主端子７２は、自身の幅の中心が上記した中心線ＣＬ上に位置するように配置されている。主端子７０は、中心線ＣＬに対して線対称配置とされている。
　図１１に示す破線矢印は、第１半導体チップ５１ａ側の主電流の流れを示しており、一点鎖線の矢印は第１半導体チップ５１ｂ側の主電流の流れを示している。上記した線対称配置により、第１半導体チップ５１ａの主電流と第１半導体チップ５１ｂの主電流とは、中心線ＣＬに対して線対称となるように流れる。したがって、第１半導体チップ５１ａ側の第１主端子７１→第１半導体チップ５１ａ→第２主端子７２の通電経路の配線長と、第１半導体チップ５１ｂ側の第１主端子７１→第１半導体チップ５１ｂ→第２主端子７２の通電経路の配線長がほぼ等しい。これにより、第１半導体チップ５１ａ側の主回路インダクタンスと、第１半導体チップ５１ｂ側の主回路インダクタンスがほぼ等しくなり、電流アンバランスを抑制することができる。
　なお、上記した半導体装置２０を、上アーム１７Ｕと下アーム１７Ｌとで共通部品としてもよいが、本実施形態では、上アーム１７Ｕ用の半導体装置２０Ｕとして用いる。図１３は、下アーム１７Ｌ用の半導体装置２０Ｌを示している。半導体装置２０Ｌは、２本の第２主端子７２と、１本の第１主端子７１を備えている。そして、半導体装置２０Ｕの第２主端子７２の位置に半導体装置２０Ｌの第１主端子７１が配置され、半導体装置２０Ｕの第１主端子７１の位置に半導体装置２０Ｌの第２主端子７２が配置されている。これによれば、上アーム１７Ｕと下アーム１７Ｌとの接続距離を短くすることができる。また、接続性を向上することができる。
　半導体装置２０が３つの半導体チップ５０を備える例を示したが、これに限定されない。第１半導体チップ５１及び第２半導体チップ５２の少なくとも一方を複数有せばよい。たとえば、ＳｉＣを用いた第２半導体チップ５２を複数有してもよい。複数の第２半導体チップ５２を設ける場合も、Ｘ方向に並び、且つ、中心線ＣＬに対して線対称となるように配置するとよい。
　Ｓｉを用いた第１半導体チップ５１にＩＧＢＴ（ＲＣ－ＩＧＢＴ）が形成され、ＳｉＣを用いた第２半導体チップ５２にＭＯＳＦＥＴが形成される例を示したが、これに限定されない。第１半導体チップ５１にＩＧＢＴが形成され、第２半導体チップ５２にショットキーバリアダイオード（ＳＢＤ）が形成された構成としてもよい。第１半導体チップ５１にＰＩＮダイオードが形成され、第２半導体チップ５２にＭＯＳＦＥＴが形成された構成としてもよい。第１半導体チップ５１にＩＧＢＴが形成され、第２半導体チップ５２の１つにＭＯＳＦＥＴが形成され、第２半導体チップ５２の別の１つにショットキーバリアダイオードが形成された構成としてもよい。
　第１半導体チップ５１ａと第１半導体チップ５１ｂとで、主回路インダクタンスを揃える例を示したが、さらに、第１半導体チップ５１と第２半導体チップ５２とで、上記した通電経路の配線長、すなわち主回路インダクタンスを揃えるようにしてもよい。これによれば、Ｓｉ側の第１半導体チップ５１とＳｉＣ側の第２半導体チップ５２とを同時にスイッチングする場合において、電流アンバランスを抑制することができる。
　上記したように、ＳｉＣのヤング率は、Ｓｉの約３倍である。したがって、Ｓｉを用いた第１半導体チップ５１の厚みが、ＳｉＣを用いた第２半導体チップ５２の厚みの３倍よりも厚いと、第１半導体チップ５１側に作用する熱応力のほうが、第２半導体チップ５２側に作用する熱応力よりも大きくなる。すなわち、第１半導体チップ５１側の信頼性が問題となる。このようにＳｉＣの厚みがＳｉに対して十分に薄い場合には、第１ターミナル６１の線膨張係数を、Ｚ方向に直交する方向において、第２ターミナル６２の線膨張係数よりも小さくするとよい。これにより、第１半導体チップ５１側に作用する熱応力を、低減することができる。また、第１半導体チップ５１側の第１総和Ｓ１を、第２半導体チップ５２側の第２総和Ｓ２以上にするとよい。これによれば、半導体チップ５０の冷却が必要な温度域において、半導体装置２０の第１半導体チップ５１側の部分を冷却器１００に密着させることができる。一例として示す図１４では、第１ターミナル６１としてＣｕＭｏクラッド材を用い、第２ターミナル６２としてＣｕを用いている。
　半導体装置２０として、１つのアームを構成する要素単位でパッケージ化された１ｉｎ１パッケージの例を示したが、これに限定されない。各アームが、Ｓｉを用いた第１半導体チップ５１とＳｉＣを用いた第２半導体チップ５２との並列接続構造をなすものであれば、適用できる。たとえば上下アームを構成する要素単位でパッケージ化された２ｉｎ１パッケージにも適用できる。
　半導体装置２０をインバータ１２に適用する例を示したが、これに限定されない。たとえばコンバータに適用することもできる。また、インバータ１２及びコンバータの両方に適用することもできる。
　放熱面４１ｂ，４２ｂが、封止樹脂体３０から露出される例を示したが、封止樹脂体３０から露出されない構成としてもよい。たとえば図示しない絶縁部材によって放熱面４１ｂ，４２ｂを完全に覆ってもよい。この場合、絶縁部材が、半導体装置２０の外郭をなすこととなる。また、半導体装置２０がＤＢＣ基板を備え、第１金属体４１及び第２金属体４２の少なくとも一方に代えて、ＤＢＣ基板のＣｕ層を用いてもよい。
　半導体装置２０が両面側から冷却器１００によって挟持される例を示したが、これに限定されない。半導体装置２０を挟持する挟持部材の１つが冷却器１００とされ、別の１つが冷却器１００以外の部材とされてもよい。
　半導体装置２０が封止樹脂体３０を備える例を示したが、これに限定されない。封止樹脂体３０を備えない構成において、Ｚ方向に直交する方向の線膨張係数を第１ターミナル６１より第２ターミナル６２で小さくし、且つ、第２総和Ｓ２≧第１総和Ｓ１を満たすようにしてもよい。
　ターミナル６０が、はんだ９０を介して第２金属体４２に接続される例を示したが、これに限定されない。第２金属体４２を基部、ターミナル６０を基部に一体的に設けられた凸部とする金属部材を採用することができる。すなわち、ターミナル６０と第２金属体４２を一体的に設けてもよい。この場合、はんだ９０（９１ｃ，９２ｃ）は不要となる。
　複数の半導体チップ５０が、共通の第１金属体４１に接続されるとともに、共通の第２金属体４２に接続される例を示したが、これに限定されない。半導体チップ５０を挟む第１金属体４１及び第２金属体４２の少なくとも一方が、半導体チップ５０ごとに複数に分割された構成を採用することができる。たとえば図１５に示す例では、半導体装置２０が、第１半導体チップ５１が接続される第１金属体４１と、第２半導体チップ５２が接続される第１金属体４１を有している。２つの第１金属体４１は、材料や厚みが互いに等しくされており、Ｘ方向に並んで配置されている。２つの第１金属体４１は、たとえば共通の第１主端子７１を介して外部との電気的な接続が可能となっている。図１５について、それ以外の構成は、先行実施形態（たとえば図３参照）と同じである。
　以上、本開示の一態様に係る半導体装置の実施形態、構成、態様を例示したが、本開示に係る実施形態、構成、態様は、上述した各実施形態、各構成、各態様に限定されるものではない。例えば、異なる実施形態、構成、態様にそれぞれ開示された技術的部を適宜組み合わせて得られる実施形態、構成、態様についても本開示に係る実施形態、構成、態様の範囲に含まれる。

 

Claims (7)

  1. 　外郭をなす表面として、一面及び前記一面と反対の裏面を有する半導体装置であって、
    　前記一面側に配置された第１金属体（４１）と、
    　前記第１金属体と対向するように、前記裏面側に配置された第２金属体（４２）と、
    　前記第１金属体と前記第２金属体との対向領域に配置された複数の半導体チップ（５０）であって、Ｓｉ基板に第１素子が形成され、前記第１金属体に接続された少なくとも１つの第１半導体チップ（５１）、及び、ＳｉＣ基板に第２素子が形成され、前記第１金属体に接続された少なくとも１つの第２半導体チップ（５２）と、
    　前記第２金属体と前記半導体チップとの間に個別に介在し、前記第２金属体と前記複数の半導体チップとを中継する複数のターミナル（６０）であって、前記第１半導体チップとの間に介在する第１ターミナル（６１）、及び、前記第２半導体チップとの間に介在する第２ターミナル（６２）と、
    を備え、
    　前記第１金属体及び前記第２金属体の対向方向と直交する方向において、前記第２ターミナルの線膨張係数が前記第１ターミナルの線膨張係数よりも小さくされ、
    　前記対向方向の投影視において前記第１ターミナルと重なる領域を通り、前記対向方向に平行な第１仮想線上において、前記一面から前記裏面までの間に配置された各部材の厚みと前記対向方向の線膨張係数との積の総和を第１総和とし、前記対向方向の投影視において前記第２ターミナルと重なる領域を通り、前記対向方向に平行な第２仮想線上において、前記一面から前記裏面までの間に配置された各部材の厚みと前記対向方向の線膨張係数との積の総和を第２総和とすると、前記第２総和が前記第１総和以上とされている半導体装置。
  2. 　前記第２ターミナルの線膨張係数は、前記対向方向と比較して前記直交する方向のほうが小さくされている請求項１に記載の半導体装置。
  3. 　前記第１金属体、前記第２金属体、前記複数の半導体チップ、前記複数のターミナルを一体的に封止する封止樹脂体（３０）をさらに備える請求項１又は請求項２に記載の半導体装置。
  4. 　前記対向方向の投影視において、前記複数の半導体チップ、前記複数のターミナルと重ならず、前記第１金属体、前記第２金属体、及び前記封止樹脂体と重なる領域を通り、前記対向方向に平行な第３仮想線上において、前記一面から前記裏面までの間に配置された各部材の厚みと前記対向方向の線膨張係数との積の総和を第３総和とすると、前記第３総和が前記第１総和以下とされている請求項３に記載の半導体装置。
  5. 　前記第１半導体チップには、前記第１素子としてＩＧＢＴが形成され、
    　前記第２半導体チップには、前記第２素子としてＭＯＳＦＥＴが形成され、
    　前記複数の半導体チップとして、２つの前記第１半導体チップと、１つの前記第２半導体チップを含んでいる請求項１～４いずれか１項に記載の半導体装置。
  6. 　前記第１仮想線上において、前記一面から前記裏面までの間に配置された前記各部材は、前記第１金属体、第１半導体チップ、前記第１ターミナル、及び前記第２金属体であり、
    　前記第２仮想線上において、前記一面から前記裏面までの間に配置された前記各部材は、前記第１金属体、前記第２半導体チップ、前記第２ターミナル、及び前記第２金属体である請求項１に記載の半導体装置。
  7. 　前記第３仮想線上において、前記一面から前記裏面までの間に配置された前記各部材は、前記第１金属体、前記封止樹脂体及び前記第２金属体である請求項４に記載の半導体装置。

     
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