WO2020031636A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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    • H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
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    • H10D84/85—Complementary IGFETs, e.g. CMOS

Definitions

  • the present technology relates to a semiconductor device having a channel layer made of a compound semiconductor and a method of manufacturing the same.
  • FETs Field Effect Transistors having a channel layer formed of a compound semiconductor
  • pHEMT Pulseudomorphic High Electron Mobility Transistor
  • a switching element for example, see Patent Document 1.
  • a semiconductor device includes a substrate provided with a first transistor region and a second transistor region, and a first conductivity type provided in the first transistor region on the substrate and including a compound semiconductor.
  • a second channel layer running running.
  • a first channel layer on which carriers of a first conductivity type travel is provided in a first transistor region on a substrate, and a second channel region on a second transistor region on the substrate is provided.
  • the second channel layer in which the carriers of the present invention travel is provided.
  • an n-type FET is formed in the first transistor region and a p-type FET is formed in the second transistor region on the substrate.
  • a first channel layer for causing carriers of a first conductivity type to run is formed in a first transistor region on a substrate by using a compound semiconductor;
  • a first impurity epitaxial layer of the second conductivity type is formed at a position facing the substrate with the first channel layer interposed therebetween, and a second transistor region of the second conductivity type is formed using a compound semiconductor in the second transistor region on the substrate.
  • a second channel layer for carrying carriers is formed, and an impurity of the second conductivity type is selectively diffused in a central portion of the first impurity epitaxial layer, thereby forming a first gate in a central portion of the first impurity epitaxial layer. Forming a region and a low-concentration region outside the first gate region.
  • a first channel layer is formed in a first transistor region on a substrate, and a second channel layer is formed in a second transistor region on a substrate.
  • an n-type FET can be formed in the first transistor region and a p-type FET can be formed in the second transistor region on the substrate. Therefore, it is possible to provide a p-type FET and an n-type FET on one substrate.
  • FIG. 1 is a schematic cross-sectional view illustrating a configuration of a main part of a semiconductor device according to an embodiment of the present technology.
  • FIG. 2 is a schematic cross-sectional view illustrating a manufacturing process of the semiconductor device illustrated in FIG. 1.
  • FIG. 2B is a schematic sectional view illustrating a step following FIG. 2A.
  • FIG. 2B is a schematic sectional view illustrating a step following FIG. 2B.
  • FIG. 2C is a schematic sectional view illustrating a step following FIG. 2C.
  • FIG. 2C is a schematic sectional view illustrating a step following FIG. 2D.
  • FIG. 3B is a schematic sectional view illustrating a step following FIG. 3A.
  • FIG. 3C is a schematic sectional view illustrating a step following FIG.
  • Embodiment A semiconductor device having an n-type FET in a first transistor region, a p-type FET in a second transistor region, and an n-type FET in a third transistor region.
  • Modified Example An example in which the n-type FETs provided in the first transistor region and the third transistor region are both depletion-type n-type FETs.
  • the substrate 11 is made of a semi-insulating compound semiconductor material.
  • a substrate 11 is made of, for example, a III-V compound semiconductor material, and for example, a semi-insulating single-crystal GaAs substrate or an InP substrate is used.
  • Such a lower barrier layer 13 has a carrier supply region 13b containing an impurity for supplying carriers.
  • an n-type carrier supply region 13b containing an n-type impurity as an impurity for supplying electrons is formed in an intermediate portion of the lower barrier layer 13 in the thickness direction (Z direction in FIG. 1).
  • Si Silicon
  • the concentration of the n-type impurity in the carrier supply region 13b is, for example, 4.0 ⁇ 10 18 to 8.0 ⁇ 10 18 atoms / cm 3 .
  • the thickness of the carrier supply region 13b is, for example, about 3 nm.
  • High resistance regions 13a and 13c are provided in a portion of the lower barrier layer 13 other than the carrier supply region 13b.
  • the high resistance region 13a is provided between the buffer layer 12 and the carrier supply region 13b
  • the high resistance region 13c is provided between the carrier supply region 13b and the channel layer 14.
  • the high resistance regions 13a and 13c are for forming a good heterojunction interface with the buffer layer 12 and the channel layer 14, and are made of, for example, an i-AlGaAs mixed crystal to which no impurity is added.
  • the high resistance regions 13a and 13c may contain a low concentration of n-type impurities or p-type impurities.
  • the thickness of the high resistance area 13a is, for example, about 20 nm, and the thickness of the high resistance area 13c is, for example, about 3 nm.
  • the lower barrier layer 13 may not include the high resistance regions 13a and 13c, and may be configured as an entire region as the carrier supply region 13b.
  • the channel layer 14 functions as a current path between the pair of source / drain electrodes 221s and 221d of the first transistor region T1 and between the pair of source / drain electrodes 223s and 223d of the third transistor region T3.
  • the channel layer 14 is a layer in which carriers supplied from a carrier supply region 13b of the lower barrier layer 13 and a carrier supply region 15b of the upper barrier layer 15 described later are accumulated.
  • Such a channel layer 14 is made of a compound semiconductor that forms a heterojunction with the lower barrier layer 13 and has good lattice matching with the lower barrier layer 13.
  • the energy band on the carrier traveling side at the heterojunction with the lower barrier layer 13 is higher in the channel layer than the energy band on the carrier traveling side in the compound semiconductor material forming the interface region of the lower barrier layer 13. It is assumed that the semiconductor device is formed using a compound semiconductor close to the intrinsic Fermi level. Therefore, the lower barrier layer 13 is made of a compound semiconductor in which the energy band on the carrier traveling side at the junction with the channel layer 14 is farther from the intrinsic Fermi level in the channel layer than the channel layer 14. Become.
  • the channel layer 14 is formed using a III-V compound semiconductor material having a lower conduction band energy Ec at least at the junction with the lower barrier layer 13 than the compound semiconductor material forming the lower barrier layer 13. Is done. Such a channel layer 14 is better as the difference in the conduction band energy Ec from the lower barrier layer 13 at the junction with the lower barrier layer 13 is larger.
  • the channel layer 14 is formed of a compound semiconductor material having a higher valence band energy Ev than the compound semiconductor material forming the lower barrier layer 13 at the junction with the lower barrier layer 13.
  • Ev valence band energy
  • the carrier is an electron
  • the impurity and the energy band may be described in the opposite conductivity type.
  • the low-concentration region 161L is formed shallower than the gate region 161G, that is, formed to be thinner than the gate region 161G.
  • the amount of p-type charge in the low-concentration region 161L is kept smaller than that in the gate region 161G.
  • the p-type impurity concentration of the low concentration region 161L is the same as the p-type impurity concentration of the p-type impurity epitaxial layer 161 and is about 1 ⁇ 10 18 atoms / cm 3 .
  • the source electrode 221s is in ohmic contact with the source region 151S, and the drain electrode 221d is in ohmic contact with the drain region 151D.
  • the source electrode 221s and the drain electrode 221d are formed by stacking titanium (Ti), titanium nitride (TiN), titanium (Ti), and copper (Cu) in this order from the upper barrier layer 15 side, and forming an n-type ohmic metal It is constituted by a layer (source region 151S or drain region 151D) and alloyed.
  • Each thickness of the source electrode 221s and the drain electrode 221d is, for example, 300 nm.
  • the thicknesses of the source electrode 221s and the drain electrode 221d are not limited to the above examples.
  • a gate region 153G (second gate region) is provided in the third transistor region T3 on the substrate 11.
  • the gate region 153G is a region containing an impurity of a conductivity type opposite to that of carriers traveling in the channel layer 14 of the third transistor region T3, and is provided from the surface of the high resistance region 15a to a part in the thickness direction. ing.
  • the gate region 153G is kept lower in resistance than the surrounding high resistance region 15a.
  • the gate region 153G is formed, for example, in the same step as the gate region 161G of the first transistor region T1, and has the same impurity as the impurity included in the gate region 161G at substantially the same concentration as the impurity concentration of the gate region 161G. Contains.
  • an upper barrier layer 15 is formed on the channel layer 14 by, for example, epitaxially growing an AlGaAs (Al 0.2 Ga 0.8 As mixed crystal) layer.
  • a high-resistance region 15c made of an i-AlGaAs layer to which no impurity is added
  • a carrier supply region 15b made of an n-type AlGaAs layer to which silicon (Si) is added
  • the high-resistance regions 15a made of layers are sequentially epitaxially grown.
  • the upper barrier layer 15 having the n-type carrier supply region 15b at the center in the thickness direction is formed.
  • the interlayer insulating film 21 is formed as shown in FIG. 3A.
  • the interlayer insulating film 21 is formed on the upper barrier layer 15 so as to cover the n-type impurity epitaxial layer 172, the p-type impurity epitaxial layer 161 and the channel layer 162.
  • the interlayer insulating film 21 is formed by forming a silicon nitride (Si 3 N 4 ) film using, for example, a CVD (Chemical Vapor Deposition) method.
  • openings 211g, 212s, 212d, and 213g are formed in the interlayer insulating film 21 as shown in FIG. 3B.
  • the opening 211g is for forming a gate region 161G in the first transistor region T1 (FIG. 3C described later), and is formed so as to expose a central portion of the p-type impurity epitaxial layer 161.
  • the openings 212s and 212d are for forming the source region 162S and the drain region 162D in the second transistor region T2 (FIG. 3C described later), and are formed so as to sandwich the n-type impurity epitaxial layer 172 in plan view.
  • First transistor region T1 In the first transistor region T1 on the substrate 11, an n-type FET having a channel layer 14 through which electrons travel is provided. On the channel layer 14, an upper barrier layer 15, a p-type impurity epitaxial layer 161 and a gate electrode 221g are provided in this order. That is, in the first transistor region T1, an n-type FET having a depletion type (normally on type) pHEMT structure is provided.
  • a p-type FET having a channel layer 162 through which holes travel is provided in the second transistor region T2 on the substrate 11. Therefore, an n-type FET having a pHEMT structure can be formed in the first transistor region T1 on the substrate 11, and a p-type FET can be formed in the second transistor region on the substrate 11.
  • the substrate 11, the buffer layer 12, the lower barrier layer 13, the channel layer 14, and the upper barrier layer 15 are provided in common.
  • the channel layer 162 is provided in the same layer as the p-type impurity epitaxial layer 161 in the first transistor region T1. That is, the p-type FET in the second transistor region T2 is formed with almost no level difference from the n-type FET in the first transistor region T1.
  • the substrate 11, the buffer layer 12, the lower barrier layer 13, the channel layer 14, and the upper barrier layer 15 are provided in common. That is, the n-type FET in the third transistor region T3 is formed with almost no level difference from the n-type FET in the first transistor region T1.
  • a method of forming both the n-type FET and the p-type FET by continuous epitaxial growth can be considered (for example, see JP-A-10-313096 and JP-A-2011-192952).
  • the n-type FET in the first transistor region T1, the p-type FET in the second transistor region T2, and the n-type FET in the third transistor region T3 can be formed almost simultaneously.
  • the manufacturing process can be simplified.
  • the DC / DC converter includes, for example, a high-side switch and a low-side switch, and a gate drive circuit and peripheral circuits for driving these switches.
  • the power semiconductor elements forming the high-side switch and the low-side switch are connected to the gate drive circuit and the peripheral circuit by using, for example, wire bonding or wiring on a printed circuit board. Due to such a connection method, a parasitic inductance is likely to occur in the DC / DC converter. This parasitic inductance may cause a delay in switch operation due to an increase in the loop inductance component, for example. Further, in the process of recovering the delay of the switch operation, there is a possibility that fluctuations in the potentials of the power supply and the ground may occur.
  • the semiconductor device 1 can be easily manufactured as described above, the cost can be reduced.
  • the semiconductor device 1 since the occurrence of a defect due to a step on the device surface can be suppressed, the quality and the yield can be improved.
  • the channel layer 14 is formed in the first transistor region T1 on the substrate 11, and the channel layer 162 is formed in the second transistor region T2 on the substrate 11.
  • An n-type FET can be formed in the first transistor region T1 and a p-type FET can be formed in the second transistor region T2 on the substrate 11. Therefore, a p-type FET and an n-type FET can be provided on one substrate (substrate 11).
  • FIG. 7 schematically illustrates a cross-sectional configuration of a main part of a semiconductor device (semiconductor device 1A) according to a modification of the above embodiment.
  • a p-type impurity epitaxial layer (p-type impurity epitaxial layer 163) is also provided in the third transistor region T3 on the substrate 11.
  • the semiconductor device 1 ⁇ / b> A has the same configuration as the semiconductor device 1, and has the same operation and effect.
  • the p-type impurity epitaxial layer 163 (third impurity epitaxial layer) is formed in the same step as the p-type impurity epitaxial layer 161 of the first transistor region T1 (and the channel layer 162 of the second transistor region T2). It is made of the same material as p-type impurity epitaxial layer 161 and has substantially the same thickness. That is, the p-type impurity epitaxial layer 163 is provided in the same layer as the p-type impurity epitaxial layer 161 and the channel layer 162.
  • the p-type impurity epitaxial layer 163 is provided in a selective region on the upper barrier layer 15 (high resistance region 15a), and is arranged between the upper barrier layer 15 and the gate electrode 223g. The p-type impurity epitaxial layer 163 faces the channel layer 14 with the upper barrier layer 15 therebetween.
  • the gate region 153G of the third transistor region T3 is provided from the surface of the p-type impurity epitaxial layer 163 (the surface on the side of the gate electrode 223g) to a part of the high resistance region 15a in the thickness direction.
  • the distance between the gate region 153G and the channel layer 14 is substantially the same as the distance between the gate region 161G of the first transistor region T1 and the channel layer 14.
  • the p-type impurity epitaxial layer 163 corresponding to the p-type impurity epitaxial layer 161 (the first transistor region T1) is provided in the third transistor region T3, the first transistor region T1 and the third transistor region T3 In both cases, a depletion-type n-type FET can be formed.
  • the present technology has been described above with reference to the embodiments and the modifications, the present technology is not limited to the above embodiments and the like, and can be variously modified.
  • the components, arrangement, number, and the like of the semiconductor devices 1 and 1A illustrated in the above-described embodiment and the like are merely examples, and do not need to include all the components, and further include other components. You may.
  • each layer or the film forming method and the film forming conditions described in the above embodiment and the like are not limited, and may be other materials and thicknesses, or may be other film forming methods and film forming methods. Film conditions may be used.
  • the substrate further includes a third transistor region, The semiconductor device according to any one of (1) to (5), wherein the first channel layer is provided also in the third transistor region on the substrate.
  • the semiconductor device according to (6) wherein the carrier of the first conductivity type runs in the first channel layer in the third transistor region.
  • the semiconductor device according to (1) (9) The semiconductor device according to (8), wherein the first gate region is provided from the first impurity epitaxial layer to a part of the upper barrier layer in a thickness direction.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

第１トランジスタ領域および第２トランジスタ領域が設けられた基板と、前記基板上の前記第１トランジスタ領域に設けられ、化合物半導体を含むとともに第１導電型のキャリアが走行する第１チャネル層と、前記第１チャネル層を間にして前記基板上に設けられ、かつ、中央部の第１ゲート領域および前記第１ゲート領域の外側に配置されるとともに前記第１ゲート領域よりも単位長さあたりの電荷量が少ない低濃度領域を有する、第２導電型の第１不純物エピタキシャル層と、前記基板上の前記第２トランジスタ領域に設けられ、化合物半導体を含むとともに前記第２導電型のキャリアが走行する第２チャネル層とを備えた半導体装置。

Description

半導体装置および半導体装置の製造方法
　本技術は、化合物半導体により構成されたチャネル層を有する半導体装置およびその製造方法に関する。
　近年、化合物半導体により構成されたチャネル層を有する電界効果トランジスタ（FET : Field Effect Transistor）の開発が進められている。例えば、ｐＨＥＭＴ（Pseudomorphic High Electron Mobility Transistor）は、スイッチ素子への適用が期待されている（例えば、特許文献１参照）。
特開２０１４－２３９２０１号公報
　このような半導体装置では、一つの基板上にｐ型ＦＥＴおよびｎ型ＦＥＴを設けることが望まれている。
　したがって、一つの基板上にｐ型ＦＥＴおよびｎ型ＦＥＴを設けることが可能な半導体装置およびその製造方法を提供することが望ましい。
　本技術の一実施の形態に係る半導体装置は、第１トランジスタ領域および第２トランジスタ領域が設けられた基板と、基板上の第１トランジスタ領域に設けられ、化合物半導体を含むとともに第１導電型のキャリアが走行する第１チャネル層と、第１チャネル層を間にして基板上に設けられ、かつ、中央部の第１ゲート領域および第１ゲート領域の外側に配置されるとともに第１ゲート領域よりも単位長さあたりの電荷量が少ない低濃度領域を有する、第２導電型の第１不純物エピタキシャル層と、基板上の第２トランジスタ領域に設けられ、化合物半導体を含むとともに第２導電型のキャリアが走行する第２チャネル層とを備えたものである。
　本技術の一実施の形態に係る半導体装置では、基板上の第１トランジスタ領域に第１導電型のキャリアが走行する第１チャネル層が設けられ、基板上の第２トランジスタ領域に第２導電型のキャリアが走行する第２チャネル層が設けられている。これにより、例えば、基板上の第１トランジスタ領域にｎ型ＦＥＴ、第２トランジスタ領域にｐ型ＦＥＴが各々形成される。
　本技術の一実施の形態に係る半導体装置の製造方法は、基板上の第１トランジスタ領域に、化合物半導体を用いて、第１導電型のキャリアを走行させるための第１チャネル層を形成し、第１チャネル層を間にして基板に対向する位置に、第２導電型の第１不純物エピタキシャル層を形成するとともに、基板上の第２トランジスタ領域に、化合物半導体を用いて、第２導電型のキャリアを走行させるための第２チャネル層を形成し、第１不純物エピタキシャル層の中央部に選択的に第２導電型の不純物を拡散させることにより、第１不純物エピタキシャル層の中央部の第１ゲート領域と、第１ゲート領域の外側の低濃度領域とを形成するものである。
　本技術の一実施の形態に係る半導体装置の製造方法では、基板上の第１トランジスタ領域に第１導電型のキャリアが走行する第１チャネル層が形成され、基板上の第２トランジスタ領域に第２導電型のキャリアが走行する第２チャネル層が形成される。これにより、例えば、基板上の第１トランジスタ領域にｎ型ＦＥＴ、第２トランジスタ領域にｐ型ＦＥＴが各々形成される。
　本技術の一実施の形態に係る半導体装置およびその製造方法によれば、基板上の第１トランジスタ領域に第１チャネル層を形成し、基板上の第２トランジスタ領域に第２チャネル層を形成するようにしたので、基板上の第１トランジスタ領域にｎ型ＦＥＴ、第２トランジスタ領域にｐ型ＦＥＴを各々形成することができる。よって、一つの基板上にｐ型ＦＥＴおよびｎ型ＦＥＴを設けることが可能となる。
　尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。
本技術の一実施の形態に係る半導体装置の要部の構成を表す断面模式図である。 図１に示した半導体装置の製造工程を表す断面模式図である。 図２Ａに続く工程を表す断面模式図である。 図２Ｂに続く工程を表す断面模式図である。 図２Ｃに続く工程を表す断面模式図である。 図２Ｄに続く工程を表す断面模式図である。 図３Ａに続く工程を表す断面模式図である。 図３Ｂに続く工程を表す断面模式図である。 図３Ｃに続く工程を表す断面模式図である。 図４Ａに続く工程を表す断面模式図である。 図４Ｂに続く工程を表す断面模式図である。 図１に示した第２トランジスタ領域に形成されるｐ型ＦＥＴのＶｇ－Ｉｄ特性およびＶｇ－Ｉｇ特性の一例を表す図である。 図５Ａに示したＶｇ－Ｉｄ特性およびＶｇ－Ｉｇ特性の他の例を表す図である。 比較例に係る半導体装置の要部の構成を表す断面模式図である。 変形例に係る半導体装置の要部の構成を表す断面模式図である。
　以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　　１．実施の形態
　　　　第１トランジスタ領域にｎ型ＦＥＴ、第２トランジスタ領域にｐ型ＦＥＴ、第３トランジスタ領域にｎ型ＦＥＴを有する半導体装置
　　２．変形例
　　　　第１トランジスタ領域および第３トランジスタ領域に設けられたｎ型ＦＥＴが、ともにデプレッション型のｎ型ＦＥＴである例
＜実施の形態＞
（半導体装置１の構成）
　図１は、本技術を適用した一実施の形態に係る半導体装置（半導体装置１）の要部構成を示す断面図である。なお、以下では、本技術の第１導電型をn型、第２導電型をp型として説明を行うが、これは逆であってもよい。
　半導体装置１は、基板１１上に、バッファ層１２、下部障壁層１３、チャネル層１４（第１チャネル層）、上部障壁層１５および層間絶縁膜２１をこの順に有している。基板１１には、第１トランジスタ領域Ｔ１、第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３が設けられている。バッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５および層間絶縁膜２１は、基板１１上の第１トランジスタ領域Ｔ１、第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３にわたって設けられている。下部障壁層１３、チャネル層１４および上部障壁層１５は、第１トランジスタ領域Ｔ１、第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３の境界に、素子分離領域Ｉを有している。
　半導体装置１は、第１トランジスタ領域Ｔ１の上部障壁層１５上にｐ型不純物エピタキシャル層１６１（第１不純物エピタキシャル層）を有し、第２トランジスタ領域Ｔ２の上部障壁層１５上にチャネル層１６２（第２チャネル層）およびｎ型不純物エピタキシャル層１７２（第２不純物エピタキシャル層）を有している。第１トランジスタ領域Ｔ１では、ｐ型不純物エピタキシャル層１６１上にゲート電極２２１ｇが、上部障壁層１５上に一対のソース電極２２１ｓおよびドレイン電極２２１ｄが各々設けられている。第２トランジスタ領域Ｔ２では、ｎ型不純物エピタキシャル層１７２上にゲート電極２２２ｇが、チャネル層１６２上に一対のソース電極２２２ｓおよびドレイン電極２２２ｄが各々設けられている。第３トランジスタ領域Ｔ３では、上部障壁層１５上にゲート電極２２３ｇおよび一対のソース電極２２３ｓおよびドレイン電極２２３ｄが各々設けられている。
［基板１１］
　基板１１は、半絶縁性の化合物半導体材料で構成されている。このような基板１１は、例えばＩＩＩ－Ｖ族化合物半導体材料で構成され、例えば半絶縁性の単結晶ＧａＡｓ基板や、ＩｎＰ基板が用いられる。
［バッファ層１２］
　バッファ層１２は、例えば基板１１上にエピタキシャル成長させた化合物半導体層で構成され、基板１１および下部障壁層１３に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、基板１１が単結晶ＧａＡｓ基板からなる場合、このようなバッファ層１２の一例として、不純物を添加しないｉ－ＧａＡｓ（ｉ－は不純物を添加していないことを表す；以下同様）のエピタキシャル成長層が用いられる。
［下部障壁層１３］
　バッファ層１２とチャネル層１４との間に設けられた下部障壁層１３は、例えばバッファ層１２およびチャネル層１４に対して良好に格子整合すると共に、チャネル層１４を構成する化合物半導体材料よりもバンドギャップが広いＩＩＩ－Ｖ族化合物半導体を用いて構成されている。このような下部障壁層１３の一例として、ＡｌＧａＡｓ混晶のエピタキシャル成長層が用いられる。ここでは特に、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が例えば０．２である、Ａｌ0.2Ｇａ0.8Ａｓ混晶により下部障壁層１３が構成されていることとするが、このアルミニウムの組成比はこれに限定されるものではない。
　このような下部障壁層１３は、キャリアを供給する不純物を含むキャリア供給領域１３ｂを有している。ここでは、キャリアとして電子が用いられることとし、電子を供給する不純物としてｎ型不純物を含むｎ型のキャリア供給領域１３ｂが、下部障壁層１３の膜厚方向（図１のＺ方向）の中間部分に配置されている。Ａｌ0.2Ｇａ0.8Ａｓ混晶により構成された下部障壁層１３におけるｎ型不純物としては、シリコン（Ｓｉ）が用いられる。キャリア供給領域１３ｂのｎ型不純物の濃度は、例えば、４．０×１０18～８．０×１０18ａｔｏｍｓ/ｃｍ3である。キャリア供給領域１３ｂの厚みは、例えば、３ｎｍ程度である。
　下部障壁層１３におけるキャリア供給領域１３ｂ以外の膜厚部分には、高抵抗領域１３ａ，１３ｃが設けられている。例えば、高抵抗領域１３ａは、バッファ層１２とキャリア供給領域１３ｂとの間に設けられ、高抵抗領域１３ｃは、キャリア供給領域１３ｂとチャネル層１４との間に設けられている。高抵抗領域１３ａ，１３ｃは、バッファ層１２およびチャネル層１４と良好なヘテロ接合界面を形成するためのものであり、例えば、不純物が添加されていないｉ－ＡｌＧａＡｓ混晶により構成されている。高抵抗領域１３ａ，１３ｃは、低濃度のｎ型不純物またはｐ型不純物を含有していてもよい。高抵抗領域１３ａの厚みは、例えば２０ｎｍ程度であり，高抵抗領域１３ｃの厚みは、例えば３ｎｍ程度である。下部障壁層１３は、高抵抗領域１３ａ，１３ｃを含まず、全領域がキャリア供給領域１３ｂとして構成されていてもよい。
［チャネル層１４］
　チャネル層１４は、第１トランジスタ領域Ｔ１の一対のソース・ドレイン電極２２１ｓ，２２１ｄの間および第３トランジスタ領域Ｔ３の一対のソース・ドレイン電極２２３ｓ，２２３ｄの間の電流通路として機能する。このチャネル層１４は、下部障壁層１３のキャリア供給領域１３ｂ、および後述する上部障壁層１５のキャリア供給領域１５ｂから供給されたキャリアが蓄積される層である。このようなチャネル層１４は、下部障壁層１３に対してヘテロ接合する化合物半導体で構成され、下部障壁層１３に対して良好に格子整合している。またチャネル層１４は、下部障壁層１３とのヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層１３の界面領域を構成する化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて構成されていることとする。このため、下部障壁層１３は、チャネル層１４との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層１４よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されていることになる。
　以上を言い換えれば、チャネル層１４は、下部障壁層１３とのヘテロ接合部における多数キャリア走行側のエネルギー帯が、下部障壁層１３の界面領域を構成する化合物半導体材料における多数キャリア走行側のエネルギー帯よりも、少数キャリア走行側のエネルギー帯に近い化合物半導体を用いて構成されていることとする。チャネル層内真性フェルミ準位は、チャネル層１４のコンダクションバンドの最低エネルギー（以下、コンダクションバンドエネルギーＥｃと記す）と、バレンスバンドの最高エネルギー（以下、バレンスバンドエネルギーＥｖと記す）との中間に位置している。
　ここで、キャリアが電子である場合、キャリア走行側のエネルギー帯はコンダクションバンド（伝導帯）である。このため、チャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３を構成する化合物半導体材料よりも、少なくともコンダクションバンドエネルギーＥｃが低いＩＩＩ－Ｖ族化合物半導体材料を用いて構成される。このようなチャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３に対してコンダクションバンドエネルギーＥｃの差が大きいほど良い。
　一方、キャリアが正孔である場合、キャリア走行側のエネルギー帯はバレンスバンド（価電子帯）である。このため、チャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３を構成する化合物半導体材料よりも、少なくともバレンスバンドエネルギーＥｖが高い化合物半導体材料を用いて構成される。このようなチャネル層１４は、下部障壁層１３との接合部における下部障壁層１３との間のバレンスバンドエネルギーＥｖの差が大きいほど良い。以下においてはキャリアが電子である場合を例示して説明を行うが、キャリアが正孔である場合は不純物およびエネルギーバンドの説明は逆導電型にすればよい。
　このようなチャネル層１４は、下部障壁層１３に対して良好に格子整合すると共に、下部障壁層１３を構成する化合物半導体材料よりもバンドギャップの狭いＩＩＩ－Ｖ族化合物半導体材料で構成されている。またこのようなチャネル層１４は、下部障壁層１３に対してバンドギャップの差が大きいほど良い。
　以上のようなチャネル層１４は、例えば下部障壁層１３がＡｌ0.2Ｇａ0.8Ａｓ混晶により構成されている場合、ＩｎＧａＡｓ混晶により構成される。この場合、インジウム（Ｉｎ）の組成比を高くするほどＩｎＧａＡｓ混晶におけるバンドギャップを狭くでき、ＡｌＧａＡｓ混晶からなる下部障壁層１３とのコンダクションバンドエネルギーＥｃの差を大きくできる。このため、チャネル層１４を構成するＩｎＧａＡｓ混晶は、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比を０．１以上としてよい。
　以上のようなチャネル層１４の一例として、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比が０．２であるＩｎ0.2Ｇａ0.8Ａｓ混晶により構成される。これによりチャネル層１４は、下部障壁層１３に対する格子整合性を確保しつつ十分なコンダクションバンドエネルギーＥｃの差が得られたものとなる。なお、インジウムの組成比は上記の例に限定されるものではない。
　チャネル層１４は、例えば、不純物を添加しないｉ－ＩｎＧａＡｓ混晶層により構成されている。これにより、チャネル層１４におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア移動が実現される。
　チャネル層１４は、例えば、５ｎｍ～１０ｎｍ以下の膜厚で形成されたエピタキシャル成長層である。これによって結晶性が確保されキャリアの走行性に優れた層とすることができる。
　ＧａＡｓ系化合物半導体材料は、例えば、１．４ｅＶ程度のバンドギャップ、０．４ＭＶ/ｃｍ程度の臨界強度および８５００ｃｍ2/Ｖｓ程度の電子移動度を有している。このような高い電子移動度を有するＧａＡｓ系化合物半導体材料は、高周波スイッチ用途に好適に用いられる。
　［上部障壁層１５］
　上部障壁層１５は、チャネル層１４に対して良好に格子整合している。この上部障壁層１５は、チャネル層１４との接合部において、チャネル層１４を構成する化合物半導体材料よりも、キャリア走行側のエネルギー帯がチャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されている。つまり上部障壁層１５は、チャネル層１４との接合部において、チャネル層１４を構成する化合物半導体材料よりも、多数キャリア走行側のエネルギー帯が、チャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されていることとする。キャリアが電子である場合、上部障壁層１５は、チャネル層１４を構成する化合物半導体材料よりも、コンダクションバンドエネルギーＥｃが高いＩＩＩ－Ｖ族化合物半導体材料を用いて構成される。このような上部障壁層１５は、チャネル層１４との接合部におけるチャネル層１４との間のコンダクションバンドエネルギーＥｃの差が大きいほど良い。
　以上のような上部障壁層１５は、チャネル層１４がＩｎＧａＡｓ混晶により構成されていれば、例えばＩｎＧａＡｓ混晶よりもバンドギャップが広いＡｌＧａＡｓ混晶により構成される。この場合、アルミニウム（Ａｌ）の組成比を低く保つことで、いわゆるソース抵抗が増大することを防止できる。このため、上部障壁層１５を構成するＡｌＧａＡｓ混晶は、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比を０．２５以下としてよい。
　以上のような上部障壁層１５の一例として、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２であるＡｌ0.2Ｇａ0.8Ａｓ混晶により構成されている。これにより、チャネル層１４との格子整合も確保される。上部障壁層１５は、下部障壁層１３と同一組成である必要はなく、それぞれに適した組成のＡｌＧａＡｓ混晶によって構成されていればよく、その組成比は上記の例に限定されない。
　このような上部障壁層１５は、キャリアを供給する不純物を含むキャリア供給領域１５ｂを有している。キャリア供給領域１５ｂは、例えば、電子を供給するｎ型不純物として、シリコン（Ｓｉ）を含んでいる。キャリア供給領域１５ｂのｎ型不純物の濃度は、例えば、１．０×１０18～４．０×１０18ａｔｏｍｓ/ｃｍ3である。ｎ型のキャリア供給領域１５ｂは、上部障壁層１５の膜厚方向の中間部分に、例えば膜厚６ｎｍ程度で配置されている。
　上部障壁層１５は、キャリア供給領域１５ｂを膜厚方向に挟む高抵抗領域１５ａ，１５ｃを含んでいる。例えば、高抵抗領域１５ａは、キャリア供給領域１５ｂと層間絶縁膜２１との間に設けられ、高抵抗領域１５ｃは、チャネル層１４とキャリア供給領域１５ｂとの間に設けられている。高抵抗領域１５ａは、例えば、ｎ型不純物として、シリコン（Ｓｉ）を含んでいる。高抵抗領域１５ａのｎ型不純物の濃度は、例えば、１．０×１０16～４．０×１０16ａｔｏｍｓ/ｃｍ3である。高抵抗領域１５ｃは、チャネル層１４との間に良好なヘテロ接合界面を形成するためのものであり、例えば、不純物が添加されていないｉ－ＡｌＧａＡｓ混晶により構成されている。高抵抗領域１５ａの厚みは、例えば５０ｎｍ～１００ｎｍ程度であり、高抵抗領域１５ｃの厚みは、例えば３ｎｍ程度である。
　チャネル層１４がＩｎＧａＡｓ混晶で構成されている場合、上部障壁層１５はＡｌＧａＡｓ混晶に限定されず、ＩＩＩ－Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成されて構成されていてもよい。これにより、ＩｎＧａＡｓ混晶で構成されたチャネル層１４におけるＩｎの組成比を大きくでき、チャネル層１４においてのキャリアの移動度を高めることができる。
　［素子分離領域Ｉ］
　第１トランジスタ領域Ｔ１、第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３は、互いに、下部障壁層１３、チャネル層１４および上部障壁層１５に設けられた素子分離領域Ｉにより、絶縁されている。この素子分離領域Ｉは、例えば、ボロン（Ｂ）等のイオン注入によって高抵抗化された非活性領域である。図１では、第１トランジスタ領域Ｔ１と第２トランジスタ領域Ｔ２との間、および第２トランジスタ領域Ｔ２と第３トランジスタ領域Ｔ３との間に素子分離領域Ｉが設けられている。図１に示した例に限らず、第２トランジスタ領域Ｔ２がなく、第１トランジスタ領域Ｔ１および第３トランジスタ領域Ｔ３が隣接する領域では、第１トランジスタ領域Ｔ１と第３トランジスタ領域Ｔ３との間に素子分離領域Ｉが設けられていてもよい。
　［層間絶縁膜２１］
　層間絶縁膜２１は、上部障壁層１５上の全面を覆う状態で設けられている。この層間絶縁膜２１は、上部障壁層１５を構成する化合物半導体に対して絶縁性を有し、かつ、イオンなどの不純物より上部障壁層１５の表面を保護する機能を持つ材料が用いられる。このような層間絶縁膜２１は、例えば厚さが２００ｎｍの窒化シリコン（Ｓｉ3Ｎ4）により構成されている。層間絶縁膜２１は、ゲート電極２２１ｇ，２２２ｇ，２２３ｇ、ソース電極２２１ｓ，２２２ｓ，２２３ｓおよびドレイン電極２２１ｄ，２２２ｄ，２２３ｄを設けるための開口（後述の図３Ｂ，図３Ｃ，４Ｂ，４Ｃ参照）を有している。
　このようなバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５および層間絶縁膜２１は、基板１１上の第１トランジスタ領域Ｔ１、第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３に共通して設けられている。以下では、第１トランジスタ領域Ｔ１、第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３各々の構造について説明する。まず、基板１１上の第１トランジスタ領域Ｔ１の構造について説明する。
　［ｐ型不純物エピタキシャル層１６１］
　ｐ型不純物エピタキシャル層１６１は、基板１１上の第１トランジスタ領域Ｔ１に設けられている。このｐ型不純物エピタキシャル層１６１は、上部障壁層１５上の選択的な領域に設けられている。換言すれば、ｐ型不純物エピタキシャル層１６１は、チャネル層１４を間にして基板１１上に設けられている。このｐ型不純物エピタキシャル層１６１は、例えば、上部障壁層１５に良好に格子整合するＩＩＩ－Ｖ族化合物半導体により構成されている。具体的には、ｐ型不純物エピタキシャル層１６１は、ｐ型不純物として炭素（Ｃ）を含むＡｌＧａＡｓ混晶により構成されている。ｐ型不純物エピタキシャル層１６１に含まれるｐ型不純物の濃度は、例えば、１．０×１０18個/ｃｍ3程度である。ｐ型不純物エピタキシャル層１６１は、ｐ型不純物として亜鉛（Ｚｎ）またはマグネシウム（Ｍｇ）等を含んでいてもよい。
　このｐ型不純物エピタキシャル層１６１には、ゲート領域１６１Ｇ（第１ゲート領域）および低濃度領域１６１Ｌが設けられている。ゲート領域１６１Ｇは、平面（図１のＸＹ平面）視で、ｐ型不純物エピタキシャル層１６１の中央部に配置されている。このゲート領域１６１Ｇは、第１トランジスタ領域Ｔ１のチャネル層１４を走行するキャリアとは、逆の導電型の不純物を含有する領域であり、ｐ型不純物エピタキシャル層１６１から高抵抗領域１５ａの厚み方向の一部にわたって設けられている。このゲート領域１６１Ｇは、周囲の高抵抗領域１５ａよりも低抵抗に保たれている。例えば、キャリアが電子の場合、ゲート領域１６１Ｇには、ｐ型不純物として、例えば亜鉛（Ｚｎ）が拡散されている。ゲート領域１６１Ｇには、例えば、１×１０19ａｔｏｍｓ/ｃｍ3程度のｐ型不純物が含まれてである。
　低濃度領域１６１Ｌは、ゲート領域１６１Ｇの外側に設けられている。低濃度領域１６１Ｌは、ｐ型不純物エピタキシャル層１６１のうち、ゲート領域１６１Ｇ以外の領域であり、ゲート領域１６１Ｇの両側（ソース電極２２１ｓ側およびドレイン電極２２１ｄ側）に、ゲート領域１６１Ｇに連続して設けられている。この低濃度領域１６１Ｌは、領域全体のｐ型の電荷量がゲート領域１６１Ｇよりも少なくなっている。低濃度領域１６１Ｌにおけるｐ型の電荷量は、ゲート電極２２１ｇに負の電圧を印加したオフ動作時において、低濃度領域１６１Ｌ内の正孔（チャネル層１４を走行するキャリアと逆導電型の電荷）が枯渇して空乏化される程度である。第１トランジスタ領域Ｔ１では、このような低濃度領域１６１Ｌを設けることにより、低濃度領域１６１Ｌの下層に空乏層が広がり、ゲートおよびドレイン間の耐圧性を向上させることができる（特許文献１参照）。
　低濃度領域１６１Ｌは、ゲート領域１６１Ｇよりもｐ型の単位長さあたり（図１の単位横方向長さあたり）の電荷量が少ないことが好ましい。このようにすることにより、低濃度領域１６１Ｌの横方向長さが極端に広くなった場合にも、低濃度領域１６１Ｌを、ゲート領域１６１Ｇよりもｐ型の電荷量が少なくなるようにすることが可能となる。
　ここでは特に、低濃度領域１６１Ｌは、ゲート領域１６１Ｇよりも浅く、すなわちゲート領域１６１Ｇよりも膜厚が薄く形成されていることとする。これにより、低濃度領域１６１Ｌ内におけるｐ型の電荷量が、ゲート領域１６１Ｇよりも少ない状態に保たれていることとする。この場合、例えば、低濃度領域１６１Ｌのｐ型不純物濃度は、ｐ型不純物エピタキシャル層１６１のｐ型不純物濃度と同じであり、１×１０18ａｔｏｍｓ／ｃｍ3程度である。
　低濃度領域１６１Ｌの深さ（膜厚）は、ゲート領域１６１Ｇと同程度の深さ（膜厚）であってもよい。このとき、低濃度領域１６１Ｌのｐ型の不純物濃度は、ゲート領域１６１Ｇのｐ型の不純物濃度よりも更に低くする。
　低濃度領域１６１Ｌの距離Ｌは、例えば、ソース電極２２１ｓおよびドレイン電極２２１ｄに達することの無い範囲で十分に大きくなっている。低濃度領域１６１Ｌの距離Ｌは、ゲート領域１６１Ｇからの張り出し幅であり、ゲート領域１６１Ｇ側の端から、ｐ型不純物エピタキシャル層１６１の端面までの距離である。距離Ｌは、例えば０．５μｍ程度である。この距離Ｌは、動作電圧により決まるものであり、ソース電極２２１ｓ側の距離Ｌと、ドレイン電極２２１ｄ側の距離Ｌとが異なっていてもよい。
　［ゲート電極２２１ｇ］
　ゲート電極２２１ｇは、ｐ型不純物エピタキシャル層１６１上に設けられており、平面視でゲート領域１６１Ｇに重なる位置に選択的に配置されている。このゲート電極２２１ｇは、層間絶縁膜２１に設けられた開口を埋め込むように設けられており、ゲート電極２２１ｇの下面は、ゲート領域１６１Ｇに接している。ゲート電極２２１ｇは、例えば、基板１１側から順に、チタン（Ｔｉ）および金（Ａｕ）が積層された積層膜により構成されている。基板１１側から順に、チタン（Ｔｉ）、白金（Ｐｔ）および金（Ａｕ）が積層された積層膜によりゲート電極２２１ｇを構成するようにしてもよい。
　［ソース領域１５１Ｓ／ドレイン領域１５１Ｄ］
　平面視で、ｐ型不純物エピタキシャル層１６１から離れた位置には、ソース領域１５１Ｓおよびドレイン領域１５１Ｄが設けられている。ソース領域１５１Ｓおよびドレイン領域１５１Ｄは、ｐ型不純物エピタキシャル層１６１を挟んで配置されている。このソース領域１５１Ｓおよびドレイン領域１５１Ｄは、高抵抗領域１５ａの表面（層間絶縁膜２１側の面）から高抵抗領域１５ａの厚み方向の一部にわたって形成されたｎ型オーミック金属拡散層である。例えば、このｎ型オーミック金属拡散層は、上部障壁層１５側から順に、金―ゲルマニウム（Ａｕ－Ｇｅ）、ニッケル（Ｎｉ）および金（Ａｕ）を各々５０ｎｍずつ積層し、温度５００℃程度で熱拡散させることにより形成されている。
　［ソース電極２２１ｓ／ドレイン電極２２１ｄ］
　ソース電極２２１ｓおよびドレイン電極２２１ｄは上部障壁層１５上に設けられ、ゲート電極２２１ｇおよびｐ型不純物エピタキシャル層１６１を挟む位置に配置されている。ソース電極２２１ｓおよびドレイン電極２２１ｄは、層間絶縁膜２１に設けられた開口を埋め込むように設けられている。ソース電極２２１ｓは、平面視でソース領域１５１Ｓに重なる位置に配置され、ソース電極２２１ｓの下面はソース領域１５１Ｓに接している。ドレイン電極２２１ｄは、平面視でドレイン領域１５１Ｄに重なる位置に配置され、ドレイン電極２２１ｄの下面はドレイン領域１５１Ｄに接している。ソース電極２２１ｓはソース領域１５１Ｓにオーミック接合され、ドレイン電極２２１ｄはドレイン領域１５１Ｄにオーミック接合されている。ソース電極２２１ｓおよびドレイン電極２２１ｄは、上部障壁層１５側から順に、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）および銅（Ｃｕ）をこの順に積層し、下地のｎ型オーミック金属拡散層（ソース領域１５１Ｓまたはドレイン領域１５１Ｄ）と合金化されたものにより構成されている。ソース電極２２１ｓおよびドレイン電極２２１ｄの各膜厚は、例えばそれぞれ３００ｎｍである。ソース電極２２１ｓおよびドレイン電極２２１ｄの膜厚は、上記の例に限定されない。
　第１トランジスタ領域Ｔ１には、このような構成を有するｎ型ＦＥＴが形成されている。このｎ型ＦＥＴは、上部障壁層１５の表面にｐ型不純物エピタキシャル層１６１およびゲート電極２２１ｇをこの順に有している。即ち、第１トランジスタ領域Ｔ１に形成されるｎ型ＦＥＴは、ｐＨＥＭＴ構造を有している。
　次に、基板１１上の第２トランジスタ領域Ｔ２の構造について説明する。
　［チャネル層１６２］
　チャネル層１６２は、基板１１上の第２トランジスタ領域Ｔ２に設けられている。このチャネル層１６２は、第２トランジスタ領域Ｔ２に設けられた一対のソース・ドレイン電極２２２ｓ，２２２ｄの間の電流通路として機能する。チャネル層１６２を走行するキャリアは、第１トランジスタ領域Ｔ１のチャネル層１４を走行するキャリアとは、逆の導電型を有している。例えば、第１トランジスタ領域Ｔ１のチャネル層１４を走行するキャリアが電子であるとき、チャネル層１６２を走行するキャリアは正孔である。本実施の形態では、第２トランジスタ領域Ｔ２にこのようなチャネル層１６２を設けることにより、ｐ型ＦＥＴが形成される。したがって、基板１１上に、第１トランジスタ領域Ｔ１のｎ型ＦＥＴとともに、第２トランジスタ領域のｐ型ＦＥＴを形成することができる。
　チャネル層１６２は、上部障壁層１５上の選択的な領域に設けられている。チャネル層１６２は、例えば、第１トランジスタ領域Ｔ１のｐ型不純物エピタキシャル層１６１と、同一工程で形成されたものであり、ｐ型不純物エピタキシャル層１６１の構成材料と同じ化合物半導体材料により構成され、かつ、ｐ型不純物エピタキシャル層１６１の厚みと略同じ厚みを有している。即ち、チャネル層１６２は、ｐ型不純物エピタキシャル層１６１と同層に設けられている。例えば、チャネル層１６２は、ｐ型不純物として炭素（Ｃ）を含むＡｌＧａＡｓ混晶により構成されている。チャネル層１６２に含まれるｐ型不純物の濃度は、ｐ型不純物エピタキシャル層１６１のｐ型不純物の濃度と略同じであり、例えば、１．０×１０18ａｔｏｍｓ/ｃｍ3程度である。チャネル層１６２に含まれるｐ型不純物の濃度は、この例に限定されない。
　［ｎ型不純物エピタキシャル層１７２］
　ｎ型不純物エピタキシャル層１７２は、チャネル層１６２上の選択的な領域に設けられている。ｎ型不純物エピタキシャル層１７２は、平面視でチャネル層１６２の中央部に配置されている。このｎ型不純物エピタキシャル層１７２は、例えば、ｎ型不純物としてシリコン（Ｓｉ）を含むＧａＡｓにより構成されている。ｎ型不純物エピタキシャル層１７２は、例えば、ｎ型不純物としてシリコン（Ｓｉ）を１×１０17～５×１０19ａｔｏｍｓ/ｃｍ3の濃度で含んでいる。ｎ型不純物エピタキシャル層１７２の厚みは、例えば、１０ｎｍ～５０ｎｍ程度である。このｎ型不純物エピタキシャル層１７２は、第２トランジスタ領域Ｔ２で、ゲート領域として機能する。
　［ソース領域１６２Ｓ／ドレイン領域１６２Ｄ］
　平面視で、ｎ型不純物エピタキシャル層１７２から離れた位置には、ソース領域１６２Ｓおよびドレイン領域１６２Ｄが設けられている。ソース領域１６２Ｓおよびドレイン領域１６２Ｄは、ｎ型不純物エピタキシャル層１７２を挟んで配置されている。ソース領域１６２Ｓおよびドレイン領域１６２Ｄは、チャネル層１６２の表面（上部障壁層１５側の面と反対の面）から、高抵抗領域１５ａの厚み方向の一部にわたってｐ型不純物が拡散された領域である。ソース領域１６２Ｓおよびドレイン領域１６２Ｄは、例えば、第１トランジスタ領域Ｔ１のゲート領域１６１Ｇと同一工程で形成されたものであり、ゲート領域１６１Ｇに含まれるｐ型不純物と同じｐ型不純物を、ゲート領域１６１Ｇの不純物濃度と略同じ濃度で含んでいる。例えば、ソース領域１６２Ｓおよびドレイン領域１６２Ｄの厚さは、ゲート領域１６１Ｇの厚さと略同じである。ソース領域１６２Ｓおよびドレイン領域１６２Ｄには、ｐ型不純物として、例えば亜鉛（Ｚｎ）が拡散されている。ソース領域１６２Ｓおよびドレイン領域１６２Ｄには、例えば、１×１０19ａｔｏｍｓ/ｃｍ3程度のｐ型不純物が含まれている。
　［ソース電極２２２ｓ／ドレイン電極２２２ｄ］
　ソース電極２２２ｓおよびドレイン電極２２２ｄはチャネル層１６２上に設けられ、ｎ型不純物エピタキシャル層１７２を挟む位置に配置されている。ソース電極２２２ｓおよびドレイン電極２２２ｄは、層間絶縁膜２１に設けられた開口を埋め込むように設けられている。ソース電極２２２ｓは、平面視でソース領域１６２Ｓに重なる位置に配置され、ソース電極２２２ｓの下面はソース領域１６２Ｓに接している。ドレイン電極２２２ｄは、平面視でドレイン領域１６２Ｄに重なる位置に配置され、ドレイン電極２２２ｄの下面はドレイン領域１６２Ｄに接している。ソース電極２２２ｓはソース領域１６２Ｓにオーミック接合され、ドレイン電極２２２ｄはドレイン領域１６２Ｄにオーミック接合されている。ソース電極２２２ｓおよびドレイン電極２２２ｄは、例えば、第１トランジスタ領域Ｔ１のゲート電極２２１ｇと同一工程で形成されたものであり、ゲート電極２２１ｇの構成材料と同じ材料により構成され、かつ、ゲート電極２２１ｇの厚みと略同じ厚みを有している。
　［ゲート電極２２２ｇ］
　ゲート電極２２２ｇは、ｎ型不純物エピタキシャル層１７２上の選択的な領域に設けられている。このゲート電極２２２ｇは、層間絶縁膜２１に設けられた開口を埋め込むように設けられており、ゲート電極２２２ｇの下面は、ｎ型不純物エピタキシャル層１７２に接している。このゲート電極２２２ｇは、例えば、第１トランジスタ領域Ｔ１のソース電極２２１ｓ，ドレイン電極２２１ｄと同一工程で形成されたものであり、ソース電極２２１ｓ，ドレイン電極２２１ｄの構成材料と同じ材料により構成され、かつ、ソース電極２２１ｓ，ドレイン電極２２１ｄの厚みと略同じ厚みを有している。
　続いて、基板１１上の第３トランジスタ領域Ｔ３の構造について説明する。第３トランジスタ領域Ｔ３の構造は、第１トランジスタ領域Ｔ１の構造と類似しているが、第３トランジスタ領域Ｔ３には、第１トランジスタ領域Ｔ１のｐ型不純物エピタキシャル層１６１に対応する層が設けられていない。
　［ゲート領域１５３Ｇ］
　基板１１上の第３トランジスタ領域Ｔ３には、ゲート領域１５３Ｇ（第２ゲート領域）が設けられている。このゲート領域１５３Ｇは、第３トランジスタ領域Ｔ３のチャネル層１４を走行するキャリアとは、逆の導電型の不純物を含有する領域であり、高抵抗領域１５ａの表面から厚み方向の一部にわたって設けられている。このゲート領域１５３Ｇは、周囲の高抵抗領域１５ａよりも低抵抗に保たれている。ゲート領域１５３Ｇは、例えば、第１トランジスタ領域Ｔ１のゲート領域１６１Ｇと同一工程で形成されたものであり、ゲート領域１６１Ｇに含まれる不純物と同じ不純物を、ゲート領域１６１Ｇの不純物濃度と略同じ濃度で含んでいる。例えば、ゲート領域１５３Ｇの厚さは、ゲート領域１６１Ｇの厚さと略同じである。上記のように、第３トランジスタ領域Ｔ３には、第１トランジスタ領域Ｔ１のｐ型不純物エピタキシャル層１６１に対応する層が設けられていないので、高抵抗領域１５ａに占めるゲート領域１５３Ｇの厚さは、高抵抗領域１５ａに占めるゲート領域１６１Ｇの厚さよりも大きくなる。即ち、第３トランジスタ領域Ｔ３でのチャネル層１４とゲート領域１５３Ｇとの距離は、第１トランジスタ領域Ｔ１でのチャネル層１４とゲート領域１６１Ｇとの距離よりも短くなっている。例えば、キャリアが電子の場合、ゲート領域１５３Ｇには、ｐ型不純物として、例えば亜鉛（Ｚｎ）が拡散されている。ゲート領域１５３Ｇには、例えば、１×１０19ａｔｏｍｓ/ｃｍ3程度のｐ型不純物が含まれている。
　［ゲート電極２２３ｇ］
　ゲート電極２２３ｇは、上部障壁層１５上に設けられており、平面視でゲート領域１５３Ｇに重なる位置に選択的に配置されている。このゲート電極２２３ｇは、層間絶縁膜２１に設けられた開口を埋め込むように設けられており、ゲート電極２２３ｇの下面は、ゲート領域１５３Ｇに接している。ゲート電極２２３ｇは、例えば、第１トランジスタ領域Ｔ１のゲート電極２２１ｇと同一工程で形成されたものであり、ゲート電極２２１ｇの構成材料と同じ材料により構成され、かつ、ゲート電極２２１ｇの厚みと略同じ厚みを有している。
　［ソース領域１５３Ｓ／ドレイン領域１５３Ｄ］
　平面視で、ゲート領域１５３Ｇから離れた位置には、ソース領域１５３Ｓおよびドレイン領域１５３Ｄが設けられている。ソース領域１５３Ｓおよびドレイン領域１５３Ｄは、ゲート領域１５３Ｇを挟んで配置されている。このソース領域１５３Ｓおよびドレイン領域１５３Ｄは、高抵抗領域１５ａの表面（層間絶縁膜２１側の面）から高抵抗領域１５ａの厚み方向の一部にわたってｎ型オーミック金属が熱拡散された領域である。例えば、ソース領域１５３Ｓおよびドレイン領域１５３Ｄは、第１トランジスタ領域Ｔ１のソース領域１５１Ｓおよびドレイン領域１５１Ｄと同一工程で形成されたものであり、ソース領域１５１Ｓおよびドレイン領域１５１Ｄに含まれる不純物と同じ不純物を、ソース領域１５１Ｓおよびドレイン領域１５１Ｄの不純物濃度と略同じ濃度で含んでいる。例えば、ソース領域１５３Ｓおよびドレイン領域１５３Ｄの厚さは、ソース領域１５１Ｓおよびドレイン領域１５１Ｄの厚さと略同じである。
　［ソース電極２２３ｓ／ドレイン電極２２３ｄ］
　ソース電極２２３ｓおよびドレイン電極２２３ｄは上部障壁層１５上に設けられ、ゲート電極２２３ｇを挟む位置に配置されている。ソース電極２２３ｓおよびドレイン電極２２３ｄは、層間絶縁膜２１に設けられた開口を埋め込むように設けられている。ソース電極２２３ｓは、平面視でソース領域１５３Ｓに重なる位置に配置され、ソース電極２２３ｓの下面はソース領域１５３Ｓに接している。ドレイン電極２２３ｄは、平面視でドレイン領域１５３Ｄに重なる位置に配置され、ドレイン電極２２３ｄの下面はドレイン領域１５３Ｄに接している。ソース電極２２３ｓはソース領域１５３Ｓにオーミック接合され、ドレイン電極２２３ｄはドレイン領域１５３Ｄにオーミック接合されている。ソース電極２２３ｓおよびドレイン電極２２３ｄは、第１トランジスタ領域Ｔ１のソース電極２２１ｓ，ドレイン電極２２１ｄ（および第２トランジスタ領域Ｔ２のゲート電極２２２ｇ）と同一工程で形成されたものであり、ソース電極２２１ｓ，ドレイン電極２２１ｄの構成材料と同じ材料により構成され、かつ、ソース電極２２１ｓ，ドレイン電極２２１ｄの厚みと略同じ厚みを有している。
（半導体装置１の製造方法）
　上記構成を有する半導体装置１は、例えば、以下のようにして製造することができる（図２Ａ～図４Ｃ）。
　まず、図２Ａに示したように、基板１１上に、基板１１の全面にわたって、バッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５、ｐ型半導体層１６およびｎ型半導体層１７をこの順に形成する。具体的には、例えば、以下のようにしてこれらを形成する。
　まず、例えばＧａＡｓよりなる基板１１上に、不純物を添加しないｉ－ＧａＡｓ層をエピタキシャル成長させてバッファ層１２を形成する。その後、バッファ層１２上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて下部障壁層１３を形成する。この際、例えば不純物を添加しないｉ－ＡｌＧａＡｓ層からなる高抵抗領域１３ａ、シリコン（Ｓｉ）を添加したｎ型ＡｌＧａＡｓ層からなるキャリア供給領域１３ｂ、および不純物を添加しないｉ－ＡｌＧａＡｓ層からなる高抵抗領域１３ｃを順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給領域１３ｂを備えた下部障壁層１３が形成される。
　次に、下部障壁層１３上に、例えば不純物を添加しないｉ－ＩｎＧａＡｓ層をエピタキシャル成長させてチャネル層１４を形成する。
　その後、チャネル層１４上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて上部障壁層１５を形成する。この際、例えば不純物を添加しないｉ－ＡｌＧａＡｓ層からなる高抵抗領域１５ｃ、シリコン（Ｓｉ）を添加したｎ型のＡｌＧａＡｓ層からなるキャリア供給領域１５ｂ、およびシリコン（Ｓｉ）を添加したｎ型のＡｌＧａＡｓ層からなる高抵抗領域１５ａを順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給領域１５ｂを備えた上部障壁層１５が形成される。
　続いて、上部障壁層１５上に、例えば、ｐ型不純物として炭素（Ｃ）を添加したＡｌＧａＡｓ層をエピタキシャル成長させてｐ型半導体層１６を形成する。この後、ｐ型半導体層１６上に、例えば、ｎ型不純物としてシリコン（Ｓｉ）を添加したＧａＡｓ層をエピタキシャル成長させてｎ型半導体層１７を形成する。ｐ型半導体層１６は、ｐ型不純物エピタキシャル層１６１およびチャネル層１６２を形成するためのものであり、ｎ型半導体層１７は、ｎ型不純物エピタキシャル層１７２を形成するためのものである。
　ｎ型半導体層１７を形成した後、図２Ｂに示したように、素子分離領域Ｉを形成する。素子分離領域Ｉは、例えばボロン（Ｂ）のイオン注入によって形成する。これにより、第１トランジスタ領域Ｔ１、第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３が形成される。
　素子分離領域Ｉを形成した後、図２Ｃに示したように、ｎ型半導体層１７をパターニングしてｎ型不純物エピタキシャル層１７２を形成する。ｎ型不純物エピタキシャル層１７２は、ｐ型半導体層１６上に設けられ、第２トランジスタ領域Ｔ２のうちの選択的な領域に配置されている。ｎ型半導体層１７のパターニングは、例えば、フォトレジストをマスクとしたウェットエッチングを用いて行う。
　ｎ型不純物エピタキシャル層１７２を形成した後、図２Ｄに示したように、ｐ型半導体層１６をパターニングして、ｐ型不純物エピタキシャル層１６１およびチャネル層１６２を形成する。このように、ｐ型半導体層１６のパターニングにより、同一工程で第１トランジスタ領域Ｔ１のｐ型不純物エピタキシャル層１６１と、第２トランジスタ領域Ｔ２のチャネル層１６２とを形成することができる。ｐ型半導体層１６のパターニングは、例えば、フォトレジストをマスクとしたウェットエッチングを用いて行う。ウェットエッチングに代えて、ドライエッチングを用いるようにしてもよい。第３トランジスタ領域Ｔ３のｐ型半導体層１６は、例えば、全て除去する。
　ｐ型不純物エピタキシャル層１６１およびチャネル層１６２を形成した後、図３Ａに示したように、層間絶縁膜２１を形成する。層間絶縁膜２１は、ｎ型不純物エピタキシャル層１７２、ｐ型不純物エピタキシャル層１６１およびチャネル層１６２を覆うように、上部障壁層１５上に形成する。層間絶縁膜２１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用い、窒化シリコン（Ｓｉ3Ｎ4）膜を成膜することにより形成する。
　層間絶縁膜２１を形成した後、図３Ｂに示したように、層間絶縁膜２１に開口２１１ｇ，２１２ｓ，２１２ｄ，２１３ｇを形成する。開口２１１ｇは、第１トランジスタ領域Ｔ１にゲート領域１６１Ｇを形成するためのものであり（後述の図３Ｃ）、ｐ型不純物エピタキシャル層１６１の中央部を露出させるように形成する。開口２１２ｓ，２１２ｄは、第２トランジスタ領域Ｔ２にソース領域１６２Ｓおよびドレイン領域１６２Ｄを形成するためのものであり（後述の図３Ｃ）、平面視でｎ型不純物エピタキシャル層１７２を挟むように形成する。開口２１２ｓ，２１２ｄは、ｎ型不純物エピタキシャル層１７２の表面を露出させるように形成する。開口２１３ｇは、第３トランジスタ領域Ｔ３にゲート領域１５３Ｇを形成するためのものであり（後述の図３Ｃ）、高抵抗領域１５ａの表面を露出させるように形成する。開口２１１ｇ，２１２ｓ，２１２ｄ，２１３ｇは、例えば、パターンエッチングにより形成する。
　層間絶縁膜２１に、開口２１１ｇ，２１２ｓ，２１２ｄ，２１３ｇを形成した後、図３Ｃに示したように、開口２１１ｇ，２１２ｓ，２１２ｄ，２１３ｇを介してｐ型不純物を導入する。例えば、ｐ型不純物として亜鉛（Ｚｎ）を用い、６００℃程度で亜鉛化合物気体を用いた気相拡散を行う。このｐ型不純物の導入深さは、ｐ型不純物エピタキシャル層１６１およびチャネル層１６２の厚みよりも大きく、かつ、第３トランジスタ領域Ｔ３でも、キャリア供給領域１５ｂに達しない程度である。これにより、同一工程で、ゲート領域１６１Ｇ，１５３Ｇ、ソース領域１６２Ｓおよびドレイン領域１６２Ｄが形成される。第１トランジスタ領域Ｔ１では、ｐ型不純物エピタキシャル層１６１の中央部のゲート領域１６１Ｇとともに、ゲート領域１６１Ｇの外側の低濃度領域１６１Ｌがセルフアラインで形成される。
　層間絶縁膜２１の開口２１１ｇ，２１２ｓ，２１２ｄ，２１３ｇを介してｐ型不純物を導入した後、図４Ａに示したように、ゲート電極２２１ｇ，２２３ｇ、ソース電極２２２ｓおよびドレイン電極２２２ｄを形成する。ゲート電極２２１ｇは開口２１１ｇを埋め込むように形成し、ソース電極２２２ｓ，ドレイン電極２２２ｄは開口２１２ｓ，２１２ｄを埋め込むように形成し、ゲート電極２２３ｇは開口２１３ｇを埋め込むように形成する。ゲート電極２２１ｇ，２２３ｇ、ソース電極２２２ｓおよびドレイン電極２２２ｄは、例えば、チタン（Ｔｉ）、白金（Ｐｔ）、および金（Ａｕ）を順次マスク蒸着することにより形成する。このようにして、ゲート電極２２１ｇ，２２３ｇ、ソース電極２２２ｓおよびドレイン電極２２２ｄが同一工程で形成される。
　次に、図４Ｂに示したように、層間絶縁膜２１に開口２１１ｓ，２１１ｄ，２１３ｓ，２１３ｄを形成する。開口２１１ｓ，２１１ｄは、第１トランジスタ領域Ｔ１にソース領域１５１Ｓおよびドレイン領域１５１Ｄを形成するためのものであり（後述の図４Ｃ）、平面視でゲート電極２２１ｇおよびｐ型不純物エピタキシャル層１６１を挟むように形成する。開口２１１ｓ，２１１ｄは、高抵抗領域１５ａの表面を露出させるように形成する。開口２１３ｓ，２１３ｄは、第３トランジスタ領域Ｔ３にソース領域１５３Ｓおよびドレイン領域１５３Ｄを形成するためのものであり（後述の図４Ｃ）、高抵抗領域１５ａの表面を露出させるように形成する。開口２１１ｓ，２１１ｄ，２１３ｓ，２１３ｄは、例えば、パターンエッチングにより形成する。
　層間絶縁膜２１に、開口２１１ｓ，２１１ｄ，２１３ｓ，２１３ｄを形成した後、図４Ｃに示したように、開口２１１ｓ，２１１ｄ，２１３ｓ，２１３ｄを介してｎ型オーミック金属を熱拡散させる。例えば、上部障壁層１５側から順に、金―ゲルマニウム（Ａｕ－Ｇｅ）、ニッケル（Ｎｉ）および金（Ａｕ）を各々５０ｎｍずつ積層し、温度５００℃程度で熱拡散させることにより、ソース領域１５１Ｓ，１５３Ｓおよびドレイン領域１５１Ｄ，１５３Ｄが形成される。ｎ型オーミック金属拡散層の導入後、層間絶縁膜２１に、ｎ型不純物エピタキシャル層１７２の表面を露出させる開口２１２ｇを形成する（図４Ｃ）。
　続いて、ソース電極２２１ｓ，２２３ｓ、ドレイン電極２２１ｄ，２２３ｄおよびゲート電極２２２ｇを形成する（図１）。ソース電極２２１ｓ，２２３ｓおよびドレイン電極２２１ｄ，２２３ｄは開口２１１ｓ，２１１ｄ，２１３ｓ，２１３ｄを埋め込むように形成し、ゲート電極２２２ｇは開口２１２ｇを埋め込むように形成する。ゲート電極２２２ｇ、ソース電極２２１ｓ，２２３ｓおよびドレイン電極２２１ｄ，２２３ｄは、例えば、上部障壁層１５側から順に、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）および銅（Ｃｕ）をこの順に積層し、下地のｎ型オーミック金属拡散層（ソース領域１５１Ｓまたはドレイン領域１５１Ｄ）と合金化させて形成する。ソース電極２２１ｓおよびドレイン電極２２１ｄの各膜厚は、例えばそれぞれ３００ｎｍである。このようにして、ソース電極２２１ｓ，２２３ｓ、ドレイン電極２２１ｄ，２２３ｄおよびゲート電極２２２ｇが同一工程で形成される。
（半導体装置の作用および効果）
　本実施の形態の半導体装置１では、基板１１に第１トランジスタ領域Ｔ１、第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３が設けられている。以下では、第１トランジスタ領域Ｔ１、第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３各々について説明する。
［第１トランジスタ領域Ｔ１］
　基板１１上の第１トランジスタ領域Ｔ１には、電子が走行するチャネル層１４を有するｎ型ＦＥＴが設けられている。このチャネル層１４上には、上部障壁層１５、ｐ型不純物エピタキシャル層１６１およびゲート電極２２１ｇがこの順に設けられている。即ち、第１トランジスタ領域Ｔ１には、デプレッション型（ノーマリーオン型）のｐＨＥＭＴ構造を有するｎ型ＦＥＴが設けられている。
　ここでは、ｐ型不純物エピタキシャル層１６１が、中央部のゲート領域１６１Ｇと、ゲート領域１６１Ｇの外側の低濃度領域１６１Ｌとを有している。低濃度領域１６１Ｌ全体のｐ型の電荷量は、ゲート領域１６１Ｇのｐ型の電荷量よりも少なくなっているので、チャネル層１４とｐ型不純物エピタキシャル層１６１との間に空乏層が広がり、ゲートとドレインとの間の耐圧性を向上させることができる。
［第２トランジスタ領域Ｔ２］
　本実施の形態では、基板１１上の第２トランジスタ領域Ｔ２に、正孔が走行するチャネル層１６２を有するｐ型ＦＥＴが設けられている。したがって、基板１１上の第１トランジスタ領域Ｔ１にｐＨＥＭＴ構造を有するｎ型ＦＥＴを形成するとともに、基板１１上の第２トランジスタ領域にｐ型ＦＥＴを形成することができる。
　また、第１トランジスタ領域Ｔ１のｐ型不純物エピタキシャル層１６１と同一工程で、チャネル層１６２を形成することができ、第１トランジスタ領域Ｔ１のゲート領域１６１Ｇと同一工程でソース領域１６２Ｓおよびドレイン領域１６２Ｄを形成することができる。加えて、ｎ型不純物エピタキシャル層１７２は、下層のエピタキシャル積層基板の保護層である。したがって、簡便に、第１トランジスタ領域Ｔ１のｎ型ＦＥＴとともに、第２トランジスタ領域Ｔ２のｐ型ＦＥＴを製造することができる。
　更に、第１トランジスタ領域Ｔ１および第２トランジスタ領域Ｔ２では、基板１１、バッファ層１２、下部障壁層１３、チャネル層１４および上部障壁層１５が共通して設けられており、第２トランジスタ領域Ｔ２のチャネル層１６２は、第１トランジスタ領域Ｔ１のｐ型不純物エピタキシャル層１６１と同層に設けられている。即ち、第２トランジスタ領域Ｔ２のｐ型ＦＥＴは、第１トランジスタ領域Ｔ１のｎ型ＦＥＴと、ほぼ段差がない状態で形成されている。
　この第２トランジスタ領域Ｔ２に設けられたｐ型ＦＥＴは、例えば、チャネル層１６２およびｎ型不純物エピタキシャル層１７２のチャネル濃度を変化させることにより、デプレッション型およびエンハンスメント型（ノーマリーオフ型）のいずれの動作も可能である。
　図５Ａおよび図５Ｂは、第２トランジスタ領域Ｔ２に形成されたｐ型ＦＥＴのゲート電圧（Ｖｇ）―ドレイン電流（Ｉｄ）特性およびゲート電圧（Ｖｇ）―ゲート電流（Ｉｇ）特性のシミュレーション結果を表している。図５Ａはエンハンスメント型のｐ型ＦＥＴ、図５Ｂはデプレッション型のｐ型ＦＥＴを各々表している。ゲート長０．４μｍ、ゲート幅１．０μｍで１μＡの電流を制御するとき、エンハンスメント型の閾値電圧は約－０．５Ｖ、デプレッション型の閾値電圧は約＋１．８Ｖである。
［第３トランジスタ領域Ｔ３］
　基板１１上の第３トランジスタ領域Ｔ３には、電子が走行するチャネル層１４を有するｎ型ＦＥＴが設けられている。この第３トランジスタ領域Ｔ３には、第１トランジスタ領域Ｔ１のｐ型不純物エピタキシャル層１６１に対応する層が設けられておらず、第３トランジスタ領域Ｔ３のゲート領域１５３Ｇは、第１トランジスタ領域Ｔ１のゲート領域１６１Ｇよりも高抵抗領域１５ａに深く形成される。これにより、第１トランジスタ領域Ｔ１では、デプレッション型のｎ型ＦＥＴが形成されるのに対し、第３トランジスタ領域Ｔ３では、エンハンスメント型のｎ型ＦＥＴを形成することができる。
　また、第３トランジスタ領域Ｔ３のｎ型ＦＥＴは、ｐ型不純物エピタキシャル層１６１に対応する層を形成しないことを除き、第１トランジスタ領域Ｔ１のｎ型ＦＥＴと同じ工程を経て形成することができる。したがって、簡便に、第１トランジスタ領域Ｔ１のｎ型ＦＥＴとともに、第３トランジスタ領域Ｔ３のｎ型ＦＥＴを製造することができる。
　更に、第１トランジスタ領域Ｔ１および第３トランジスタ領域Ｔ３では、基板１１、バッファ層１２、下部障壁層１３、チャネル層１４および上部障壁層１５が共通して設けられている。即ち、第３トランジスタ領域Ｔ３のｎ型ＦＥＴは、第１トランジスタ領域Ｔ１のｎ型ＦＥＴと、ほぼ段差がない状態で形成されている。
　本実施の形態では、上記のようにして、第１トランジスタ領域Ｔ１のｎ型ＦＥＴ、第２トランジスタ領域Ｔ２のｐ型ＦＥＴおよび第３トランジスタ領域Ｔ３のｎ型ＦＥＴを、ほぼ同時に形成するようにしたので、簡便にこれらのＦＥＴを形成することができる。
　また、基板１１上の第１トランジスタ領域Ｔ１、第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３の構成は、共通している部分が多く、これらの領域間にはほとんど段差がない。以下では、このような半導体装置１の作用効果について説明する。
　基板上に、ｎ型ＦＥＴおよびｐ型ＦＥＴを形成する方法としては、例えば、イオン注入技術を用いる方法が考えうる（例えば、特開昭６１－１５０３８０号公報および特開平１－２０４４７５号公報参照）。この方法は、基板上に、ｐ型ドーパントとｎ型ドーパントとを打ち分けて、ｎチャネル形成領域とｐチャネル形成領域とを形成するものである。この方法では、注入したドーパントを活性化するために、イオン注入後に８００℃以上の高温アニールが必要となる。ｐＨＥＭＴのヘテロ接合は、６００℃程度のエピタキシャル成長法により形成されるので、イオン注入後の８００℃以上での高温アニールは、ヘテロ接合界面での化合物組成元素および不純物元素の相互拡散を引き起こすおそれがある。即ち、所望のヘテロ接合を形成することが困難となる。
　また、エピタキシャル成膜工程において、ｎ型ＦＥＴとｐ型ＦＥＴとを作り分ける方法も考えうる（例えば、特開平２－２５７６６９号公報および特開平９－６９６１１号公報参照）。この方法は、例えば以下のように行う。まず、一方の導電型について、エピタキシャル成長法を用いた積層体を形成した後、この積層体の一部をエッチングにより除去する。この後、積層体の除去された部分に、他方の導電型の積層体を形成する。このような方法は、複雑であり、製造しにくい。また、再成長した膜は、一度大気に曝されるため、膜質が劣化しやすい。
　また、ｎ型ＦＥＴおよびｐ型ＦＥＴの両方を、連続したエピタキシャル成長により形成する方法も考えうる（例えば、特開平１０－３１３０９６号公報および特開２０１１－１９２９５２号公報参照）。
　図６は、このような方法により形成された、半導体装置（半導体装置１００）の要部の模式的な断面構成を表している。半導体装置１００は、比較例に係る半導体装置である。この半導体装置１００では、基板１１上の第２トランジスタ領域（第２トランジスタ領域Ｔ１０２）にｐ型ＦＥＴが設けられ、第３トランジスタ領域Ｔ３にｎ型ＦＥＴが設けられている。この半導体装置１００は、第２トランジスタ領域１０２および第３トランジスタ領域３に共通して、基板１１、バッファ層１２、下部障壁層１３、チャネル層１４および上部障壁層１５を有している。上部障壁層１５上の段差部分（段差部分１１６２）は、第２トランジスタ領域Ｔ１０２のみに設けられている。段差部分１１６２は、例えば、上部障壁層１５側から順に、キャップ層１１６２ａ、バッファ層１１６２ｂ、チャネル層１１６２ｃおよびゲートリーク防止層１１６３ｄを含んでいる。半導体装置１００では、第３トランジスタ領域Ｔ３のキャップ層１１６２ａ、バッファ層１１６２ｂ、チャネル層１１６２ｃおよびゲートリーク防止層１１６３ｄがエッチングにより除去されている。したがって、第２トランジスタ領域Ｔ１０２と第３トランジスタ領域Ｔ１０３との間には、段差部分１１６２に起因した段差Ｓが生じる。この段差Ｓは、例えば０．５μｍ～１μｍ程度である。
　この段差Ｓは急峻であり、特に、微細化されたデバイスでは不具合の原因になりやすい。例えば、ｎ型ＦＥＴとｐ型ＦＥＴとを接続するための配線工程で、この段差Ｓに加工残渣が溜まり、この加工残渣に起因して配線間のショートが発生するおそれがある。また、リソグラフィ工程が行いにくくなる等の問題もある。
　これらの方法に対し、半導体装置１では、第１トランジスタ領域Ｔ１のｎ型ＦＥＴ、第２トランジスタ領域Ｔ２のｐ型ＦＥＴおよび第３トランジスタ領域Ｔ３のｎ型ＦＥＴをほぼ同時に形成することが可能であり、製造工程を簡便にすることができる。
　また、基板１１上の第１トランジスタ領域Ｔ１、第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３の構成は、共通している部分が多く、これらの領域間にはほとんど段差（図６の段差Ｓ）がない。したがって、段差に起因した不具合の発生を抑えることができる。
　このような半導体装置１は、パワー半導体素子として機能し得る第１トランジスタ領域Ｔ１と、相補型（コンプリメンタリ）半導体素子を構成する第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３とが同一基板（基板１１）上に形成されるのでＤＣ/ＤＣコンバータ等の電源回路に好適に適用可能である。以下、この理由について説明する。
　ＤＣ/ＤＣコンバータは、例えば、ハイサイドスイッチおよびローサイドスイッチと、これらを駆動するゲート駆動回路および周辺回路を含んでいる。ハイサイドスイッチおよびローサイドスイッチを構成するパワー半導体素子と、ゲート駆動回路および周辺回路とは、例えば、ワイヤボンディングまたは、プリント基板の配線を用いて接続される。このような接続方法に起因して、ＤＣ/ＤＣコンバータでは寄生インダクタンスが生じやすい。この寄生インダクタンスは、例えば、ループインダクタンス成分増大に伴うスイッチ動作の遅延を引き起こすおそれがある。また、このスイッチ動作の遅延の回復過程では、電源およびグランドの電位などの揺らぎ等が生じるおそれがある。
　これに対し、半導体装置１では、同一基板（基板１１）上に、パワー半導体素子として機能し得る第１トランジスタ領域Ｔ１と、ゲート駆動回路および周辺回路として機能し得る相補型の第２トランジスタ領域Ｔ２および第３トランジスタ領域Ｔ３とが設けられている。したがって、例えば、ＤＣ/ＤＣコンバータ等の電源回路をワンチップに集積することが可能となる。これにより、上記接続方法に起因した寄生インダクタンスの発生を抑えることができる。また、ＤＣ/ＤＣコンバータ等の電源回路をワンチップに集積することにより、小型化することも可能である。
　更に、上記のように半導体装置１は、容易に製造することができるので、コストを抑えることができる。加えて、半導体装置１では、デバイス面での段差に起因した不具合の発生も抑えることができるので、品質および歩留まりを向上させることができる。
　以上説明したように、本実施の形態では、基板１１上の第１トランジスタ領域Ｔ１にチャネル層１４を形成し、基板１１上の第２トランジスタ領域Ｔ２にチャネル層１６２を形成するようにしたので、基板１１上の第１トランジスタ領域Ｔ１にｎ型ＦＥＴ、第２トランジスタ領域Ｔ２にｐ型ＦＥＴを各々形成することができる。よって、一つの基板（基板１１）上にｐ型ＦＥＴおよびｎ型ＦＥＴを設けることが可能となる。
　以下、上記実施の形態の変形例について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
＜変形例＞
　図７は、上記実施の形態の変形例に係る半導体装置（半導体装置１Ａ）の要部の断面構成を模式的に表したものである。この半導体装置１Ａでは、基板１１上の第３トランジスタ領域Ｔ３にも、ｐ型不純物エピタキシャル層（ｐ型不純物エピタキシャル層１６３）が設けられている。この点を除き、半導体装置１Ａは、半導体装置１と同様の構成を有し、その作用および効果も同様である。
　ｐ型不純物エピタキシャル層１６３（第３不純物エピタキシャル層）は、第１トランジスタ領域Ｔ１のｐ型不純物エピタキシャル層１６１（および第２トランジスタ領域Ｔ２のチャネル層１６２）と同一工程で形成されたものであり、ｐ型不純物エピタキシャル層１６１と同じ材料により構成され、略同じ厚みを有している。即ち、ｐ型不純物エピタキシャル層１６３は、ｐ型不純物エピタキシャル層１６１およびチャネル層１６２と同層に設けられている。このｐ型不純物エピタキシャル層１６３は、上部障壁層１５（高抵抗領域１５ａ）上の選択的な領域に設けられ、上部障壁層１５とゲート電極２２３ｇとの間に配置されている。ｐ型不純物エピタキシャル層１６３は、上部障壁層１５を間にしてチャネル層１４に対向している。
　第３トランジスタ領域Ｔ３のゲート領域１５３Ｇは、ｐ型不純物エピタキシャル層１６３の表面（ゲート電極２２３ｇ側の面）から高抵抗領域１５ａの厚み方向の一部にわたって設けられている。このゲート領域１５３Ｇとチャネル層１４との間の距離は、第１トランジスタ領域Ｔ１のゲート領域１６１Ｇとチャネル層１４との間の距離と略同じになる。
　本変形例の半導体装置１Ａも、上記半導体装置１と同様に、基板１１上の第１トランジスタ領域Ｔ１にチャネル層１４を形成し、基板１１上の第２トランジスタ領域Ｔ２にチャネル層１６２を形成するようにしたので、基板１１上の第１トランジスタ領域Ｔ１にｎ型ＦＥＴ、第２トランジスタ領域Ｔ２にｐ型ＦＥＴを各々形成することができる。よって、一つの基板（基板１１）上にｐ型ＦＥＴおよびｎ型ＦＥＴを設けることが可能となる。
　また、第３トランジスタ領域Ｔ３に、ｐ型不純物エピタキシャル層１６１（第１トランジスタ領域Ｔ１）に対応するｐ型不純物エピタキシャル層１６３を設けるようにしたので、第１トランジスタ領域Ｔ１および第３トランジスタ領域Ｔ３の両方に、デプレッション型のｎ型ＦＥＴを形成することができる。
　以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形可能である。例えば、上記実施の形態等において例示した半導体装置１，１Ａの構成要素、配置および数等は、あくまで一例であり、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
　また、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
　なお、本明細書に記載された効果はあくまで例示であってこれに限定されるものではなく、また他の効果があってもよい。
　なお、本技術は、以下のような構成も可能である。
（１）
　第１トランジスタ領域および第２トランジスタ領域が設けられた基板と、
　前記基板上の前記第１トランジスタ領域に設けられ、化合物半導体を含むとともに第１導電型のキャリアが走行する第１チャネル層と、
　前記第１チャネル層を間にして前記基板上に設けられ、かつ、中央部の第１ゲート領域および前記第１ゲート領域の外側に配置されるとともに前記第１ゲート領域よりも単位長さあたりの電荷量が少ない低濃度領域を有する、第２導電型の第１不純物エピタキシャル層と、
　前記基板上の前記第２トランジスタ領域に設けられ、化合物半導体を含むとともに前記第２導電型のキャリアが走行する第２チャネル層と
　を備えた半導体装置。
（２）
　前記第１ゲート領域および前記低濃度領域は連続して設けられている
　前記（１）に記載の半導体装置。
（３）
　前記第２チャネル層は、前記第１不純物エピタキシャル層の構成材料と同じ材料を含む
　前記（１）または（２）に記載の半導体装置。
（４）
　前記第２チャネル層は、前記第１不純物エピタキシャル層と同層に設けられている
　前記（１）ないし（３）のうちいずれか１つに記載の半導体装置。
（５）
　更に、前記第２チャネル層上の選択的な領域に設けられた、前記第１導電型の第２不純物エピタキシャル層を有する
　前記（１）ないし（４）のうちいずれか１つに記載の半導体装置。
（６）
　前記基板には、更に、第３トランジスタ領域が設けられ、
　前記第１チャネル層は、前記基板上の前記第３トランジスタ領域にも設けられている
　前記（１）ないし（５）のうちいずれか１つに記載の半導体装置。
（７）
　前記第３トランジスタ領域では、前記第１チャネル層を前記第１導電型のキャリアが走行する
　前記（６）に記載の半導体装置。
（８）
　更に、前記基板上の前記第１トランジスタ領域、前記第２トランジスタ領域および前記第３トランジスタ領域にわたって設けられ、化合物半導体を含む下部障壁層と、
　前記第１チャネル層を間にして前記下部障壁層に対向するとともに、前記第１チャネル層と前記第１不純物エピタキシャル層との間に設けられた上部障壁層とを有する
　前記（６）または（７）に記載の半導体装置。
（９）
　前記第１ゲート領域は、前記第１不純物エピタキシャル層から前記上部障壁層の厚み方向の一部にわたって設けられている
　前記（８）に記載の半導体装置。
（１０）
　更に、前記基板上の前記第３トランジスタ領域に、前記上部障壁層の厚み方向の一部にわたって前記第２導電型の不純物が拡散された第２ゲート領域を有する
　前記（９）に記載の半導体装置。
（１１）
　前記第２ゲート領域と前記第１チャネル層との間の距離は、前記第１ゲート領域と前記第１チャネル層との間の距離よりも短い
　前記（１０）に記載の半導体装置。
（１２）
　更に、前記基板上の前記第３トランジスタ領域に設けられ、前記上部障壁層を間にして前記第１チャネル層に対向する前記第２導電型の第３不純物エピタキシャル層を有する
　前記（９）に記載の半導体装置。
（１３）
　基板上の第１トランジスタ領域に、化合物半導体を用いて、第１導電型のキャリアを走行させるための第１チャネル層を形成し、
　前記第１チャネル層を間にして前記基板に対向する位置に、第２導電型の第１不純物エピタキシャル層を形成するとともに、前記基板上の第２トランジスタ領域に、化合物半導体を用いて、前記第２導電型のキャリアを走行させるための第２チャネル層を形成し、
　前記第１不純物エピタキシャル層の中央部に選択的に前記第２導電型の不純物を拡散させることにより、前記第１不純物エピタキシャル層の前記中央部の第１ゲート領域と、前記第１ゲート領域の外側の低濃度領域とを形成する
　半導体装置の製造方法。
（１４）
　前記第１不純物エピタキシャル層および前記第２チャネル層を同一工程で形成する
　前記（１３）に記載の半導体装置の製造方法。
（１５）
　更に、前記第２チャネル層の一部に、前記第２導電型の不純物を拡散させてソース領域およびドレイン領域を形成し、
　前記ソース領域およびドレイン領域と、前記第１ゲート領域とを同一工程で形成する
　前記（１３）または（１４）に記載の半導体装置の製造方法。
（１６）
　前記第１チャネル層を、前記基板上の前記第１トランジスタ領域および第３トランジスタ領域にわたって形成する
　前記（１３）ないし（１５）のうちいずれか１項に記載の半導体装置の製造方法。
（１７）
　更に、前記基板上の前記第３トランジスタ領域に、前記第１チャネル層を間にして前記基板に対向する第２ゲート領域を形成し、
　前記第２ゲート領域および前記第１ゲート領域を同一工程で形成する
　前記（１６）に記載の半導体装置の製造方法。
　本出願は、日本国特許庁において２０１８年８月９日に出願された日本特許出願番号第２０１８－１５０５４７号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (17)

  1. 　第１トランジスタ領域および第２トランジスタ領域が設けられた基板と、
    　前記基板上の前記第１トランジスタ領域に設けられ、化合物半導体を含むとともに第１導電型のキャリアが走行する第１チャネル層と、
    　前記第１チャネル層を間にして前記基板上に設けられ、かつ、中央部の第１ゲート領域および前記第１ゲート領域の外側に配置されるとともに前記第１ゲート領域よりも単位長さあたりの電荷量が少ない低濃度領域を有する、第２導電型の第１不純物エピタキシャル層と、
    　前記基板上の前記第２トランジスタ領域に設けられ、化合物半導体を含むとともに前記第２導電型のキャリアが走行する第２チャネル層と
    　を備えた半導体装置。
  2. 　前記第１ゲート領域および前記低濃度領域は連続して設けられている
    　請求項１に記載の半導体装置。
  3. 　前記第２チャネル層は、前記第１不純物エピタキシャル層の構成材料と同じ材料を含む
    　請求項１に記載の半導体装置。
  4. 　前記第２チャネル層は、前記第１不純物エピタキシャル層と同層に設けられている
    　請求項１に記載の半導体装置。
  5. 　更に、前記第２チャネル層上の選択的な領域に設けられた、前記第１導電型の第２不純物エピタキシャル層を有する
    　請求項１に記載の半導体装置。
  6. 　前記基板には、更に、第３トランジスタ領域が設けられ、
    　前記第１チャネル層は、前記基板上の前記第３トランジスタ領域にも設けられている
    　請求項１に記載の半導体装置。
  7. 　前記第３トランジスタ領域では、前記第１チャネル層を前記第１導電型のキャリアが走行する
    　請求項６に記載の半導体装置。
  8. 　更に、前記基板上の前記第１トランジスタ領域、前記第２トランジスタ領域および前記第３トランジスタ領域にわたって設けられ、化合物半導体を含む下部障壁層と、
    　前記第１チャネル層を間にして前記下部障壁層に対向するとともに、前記第１チャネル層と前記第１不純物エピタキシャル層との間に設けられた上部障壁層とを有する
    　請求項６に記載の半導体装置。
  9. 　前記第１ゲート領域は、前記第１不純物エピタキシャル層から前記上部障壁層の厚み方向の一部にわたって設けられている
    　請求項８に記載の半導体装置。
  10. 　更に、前記基板上の前記第３トランジスタ領域に、前記上部障壁層の厚み方向の一部にわたって前記第２導電型の不純物が拡散された第２ゲート領域を有する
    　請求項９に記載の半導体装置。
  11. 　前記第２ゲート領域と前記第１チャネル層との間の距離は、前記第１ゲート領域と前記第１チャネル層との間の距離よりも短い
    　請求項１０に記載の半導体装置。
  12. 　更に、前記基板上の前記第３トランジスタ領域に設けられ、前記上部障壁層を間にして前記第１チャネル層に対向する前記第２導電型の第３不純物エピタキシャル層を有する
    　請求項９に記載の半導体装置。
  13. 　基板上の第１トランジスタ領域に、化合物半導体を用いて、第１導電型のキャリアを走行させるための第１チャネル層を形成し、
    　前記第１チャネル層を間にして前記基板に対向する位置に、第２導電型の第１不純物エピタキシャル層を形成するとともに、前記基板上の第２トランジスタ領域に、化合物半導体を用いて、前記第２導電型のキャリアを走行させるための第２チャネル層を形成し、
    　前記第１不純物エピタキシャル層の中央部に選択的に前記第２導電型の不純物を拡散させることにより、前記第１不純物エピタキシャル層の前記中央部の第１ゲート領域と、前記第１ゲート領域の外側の低濃度領域とを形成する
    　半導体装置の製造方法。
  14. 　前記第１不純物エピタキシャル層および前記第２チャネル層を同一工程で形成する
    　請求項１３に記載の半導体装置の製造方法。
  15. 　更に、前記第２チャネル層の一部に、前記第２導電型の不純物を拡散させてソース領域およびドレイン領域を形成し、
    　前記ソース領域およびドレイン領域と、前記第１ゲート領域とを同一工程で形成する
    　請求項１３に記載の半導体装置の製造方法。
  16. 　前記第１チャネル層を、前記基板上の前記第１トランジスタ領域および第３トランジスタ領域にわたって形成する
    　請求項１３に記載の半導体装置の製造方法。
  17. 　更に、前記基板上の前記第３トランジスタ領域に、前記第１チャネル層を間にして前記基板に対向する第２ゲート領域を形成し、
    　前記第２ゲート領域および前記第１ゲート領域を同一工程で形成する
    　請求項１６に記載の半導体装置の製造方法。
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