WO2020021747A1 - 撮像装置および内視鏡 - Google Patents

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    • G02B23/2484—Arrangements in relation to a camera or imaging device
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    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • A61B1/04—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances
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    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/555—Constructional details for picking-up images in sites, inaccessible due to their dimensions or hazardous conditions, e.g. endoscopes or borescopes

Definitions

  • the present disclosure relates to an imaging device and an endoscope that generate an image signal by being inserted into a subject.
  • a charge pump type booster circuit is used, for example, to generate a voltage for writing data to a flash memory or erasing data, or in a high voltage generating circuit for a liquid crystal display such as a video camera or a digital camera.
  • This charge pump type booster circuit connects a plurality of pumping packets composed of one capacitor and a diode in series and generates a voltage higher than the power supply voltage of an LSI chip by boosting each pumping packet.
  • a voltage supply circuit disclosed in Patent Document 1 boosts an external power supply voltage, a voltage comparator that detects a boosted voltage level output from the booster circuit, and supplies a voltage to the booster circuit by supplying a driving clock. By providing a clock buffer that holds the signal at a predetermined level and a control circuit that controls the clock input of the clock buffer according to the detection result of the voltage detection unit, low power consumption and noise generation are reduced. 1).
  • the diameter of the insertion section is reduced by reducing the size of an imaging device arranged at the distal end of the insertion section to be inserted into the subject. ing.
  • the voltage supply circuit of Patent Document 1 described above has a large area, it has been difficult to reduce the size of the imaging device disposed at the distal end of the insertion section.
  • the present disclosure has been made in view of the above, and has as its object to provide an imaging device and an endoscope that can be reduced in size.
  • an imaging device is based on a ground voltage, a first power supply voltage having a voltage higher than the ground voltage, and a driving clock signal supplied from the outside.
  • a voltage conversion control circuit that generates a second power supply voltage having a negative voltage lower than the ground voltage, wherein the voltage conversion control circuit is configured to output a predetermined level externally input based on an input boosted clock signal.
  • a booster circuit for generating the second power supply voltage by boosting the voltage of the second power supply voltage at an absolute value level, and maintaining the second power supply voltage at a predetermined level, and boosting the voltage based on the drive clock signal.
  • a clock buffer for generating a clock signal and outputting the boosted clock signal to the booster circuit, based on the first power supply voltage and the second power supply voltage;
  • a first voltage generating circuit for generating a first signal of a first voltage level, and a second signal of a second voltage level based on the first power supply voltage and the ground voltage.
  • a second voltage generation circuit that compares the first voltage level with the second voltage level, and controls input of the driving clock signal supplied to the clock buffer based on a result of the comparison; And a voltage comparator including the voltage comparator.
  • the first voltage generation circuit may include a circuit between the first terminal of the first power supply voltage and the second terminal of the second power supply voltage.
  • a plurality of terminals for electrically connecting the first and second terminals and outputting the first signal by dividing a voltage difference between the first power supply voltage and the second power supply voltage by resistance.
  • a first resistive element and the plurality of first resistive elements are provided on a transmission path that electrically connects the first terminal and the second terminal, and the first resistive element includes a plurality of first resistive elements.
  • a switching element that turns on the plurality of first resistance elements by being turned on during a blanking period, wherein the second voltage generation circuit is configured to control the first power supply voltage to be a first power supply voltage.
  • the ground terminal of the ground voltage A plurality of second terminals that electrically connect the first terminal and the ground terminal and output the second signal by dividing the voltage difference between the first power supply voltage and the ground voltage by resistance. Is a resistance element.
  • the plurality of first resistance elements and the plurality of second resistance elements are configured by the same type of resistance element, and the plurality of second resistance elements Is greater than or equal to a predetermined multiple of the combined resistance value of the plurality of first resistance elements.
  • the imaging device includes a first chip having an imaging element that generates an image signal by performing photoelectric conversion by receiving light, the first power supply voltage, and the ground voltage.
  • a third power supply voltage generation unit that generates a third power supply voltage having a voltage lower than the first power supply voltage by a predetermined voltage based on the first power supply voltage, and a voltage conversion control circuit.
  • the voltage conversion control circuit further includes a transistor operable at a voltage between the first power supply voltage and the ground voltage, and operating at the third power supply voltage,
  • the first chip is formed by being laminated on the second chip.
  • the predetermined voltage is equal to or greater than a voltage difference between the ground voltage and the second power supply voltage.
  • the imaging device in the above disclosure, a first chip having an imaging element that generates an image signal by performing photoelectric conversion by receiving light, a fourth power supply voltage, the ground voltage, A fourth power supply voltage generation unit that generates the first power supply voltage lower than the fourth power supply voltage by a predetermined voltage based on the second power supply voltage; and a second chip having the voltage conversion control circuit.
  • the voltage conversion control circuit is operable at a voltage between the fourth power supply voltage and the ground voltage, and includes a transistor and a resistance element operated by the first power supply voltage;
  • One chip is formed by being laminated on the second chip.
  • the predetermined voltage is equal to or greater than a voltage difference between the ground voltage and the second power supply voltage.
  • an endoscope includes an insertion unit that is inserted into a subject, an imaging device that is provided at a distal end of the insertion unit, and generates an image signal by capturing an image of the subject.
  • a connector provided on a base end side of the unit and detachably connected to a processor for supplying a ground voltage, a first power supply voltage having a voltage higher than the ground voltage, and a drive clock signal;
  • the apparatus includes a voltage conversion control circuit that generates a second power supply voltage having a negative voltage lower than the ground voltage based on the first power supply voltage and the drive clock signal, wherein the voltage conversion control circuit includes: A booster circuit for generating the second power supply voltage by boosting a voltage of a predetermined level input from the outside at an absolute value level based on an input booster clock signal; A clock buffer that holds a power supply voltage at a predetermined level, generates the boosted clock signal based on the drive clock signal, and outputs the boosted clock signal to the booster circuit; A first voltage generation circuit that generate
  • a second voltage generation circuit for generating a second signal of a voltage level; comparing the first voltage level with the second voltage level; and supplying the second voltage signal to the clock buffer based on a result of the comparison.
  • a voltage comparator including a comparator for controlling the input of the driving clock signal.
  • FIG. 1 is a schematic diagram schematically showing the entire configuration of the endoscope system according to the first embodiment.
  • FIG. 2 is a block diagram illustrating a functional configuration of a main part of the endoscope system according to the first embodiment.
  • FIG. 3 is a diagram schematically illustrating an arrangement of the first chip and the second chip according to the first embodiment.
  • FIG. 4 is a schematic diagram illustrating a configuration of a main part of the image sensor and the voltage conversion control circuit according to the first embodiment.
  • FIG. 5 is a diagram illustrating a detailed configuration of the voltage conversion control circuit according to the first embodiment.
  • FIG. 6 is a diagram illustrating a circuit configuration of the voltage comparison unit according to the first embodiment.
  • FIG. 7 is a diagram illustrating a circuit configuration of a voltage comparison unit according to the second embodiment.
  • FIG. 8 is a block diagram showing a functional configuration of the endoscope system according to the third embodiment.
  • FIG. 9 is a diagram illustrating a circuit configuration of a third power supply voltage generation unit according to the third embodiment.
  • FIG. 10 is a block diagram showing a functional configuration of the endoscope system according to Embodiment 4.
  • FIG. 11 is a diagram illustrating a circuit configuration of a fourth power supply voltage generation unit according to the fourth embodiment.
  • an endoscope system including an endoscope having an imaging device at a distal end portion of an insertion unit inserted into a subject will be described. explain. Further, the present disclosure is not limited by the embodiments. Further, in the description of the drawings, the same parts will be described with the same reference numerals. Furthermore, the drawings are schematic, and it should be noted that the relationship between the thickness and width of each member, the ratio of each member, and the like are different from reality. In addition, the drawings include portions having different dimensions and ratios.
  • FIG. 1 is a schematic diagram schematically showing the entire configuration of the endoscope system according to the first embodiment.
  • the endoscope system 1 illustrated in FIG. 1 includes an endoscope 2, a transmission cable 3, a connector unit 5, a processor 6, a display device 7, and a light source device 8.
  • the endoscope 2 captures an image of the inside of the subject by inserting the insertion section 100, which is a part of the transmission cable 3, into the body cavity of the subject, and outputs an image signal to the processor 6. Further, the endoscope 2 is located at one end of the transmission cable 3 and at the distal end 101 side of the insertion section 100 which is inserted into the body cavity of the subject, for imaging the inside of the subject to generate a video signal.
  • An apparatus 20 is provided. Further, the endoscope 2 is provided with an operation unit 4 that receives various operations on the endoscope 2 on the proximal end 102 side of the insertion unit 100.
  • the video signal of the in-vivo image captured by the imaging device 20 is output to the connector unit 5 via the transmission cable 3 having a length of several meters, for example.
  • the transmission cable 3 connects the endoscope 2 with the connector unit 5 and also connects the endoscope 2 with the processor 6 and the light source device 8.
  • the transmission cable 3 transmits an image signal generated by the imaging device 20 to the connector unit 5.
  • the transmission cable 3 is configured using a cable, an optical fiber, or the like.
  • the connector unit 5 is connected to the endoscope 2, the processor 6, and the light source device 8, performs predetermined signal processing on a video signal output from the connected endoscope 2, and outputs the processed signal to the processor 6.
  • the processor 6 performs predetermined image processing on the video signal input from the connector unit 5 and outputs the processed video signal to the display device 7. Further, the processor 6 controls the entire endoscope system 1 overall. For example, the processor 6 performs control to switch the illumination light emitted by the light source device 8 and to switch the imaging mode of the endoscope 2.
  • the display device 7 displays an image corresponding to the video signal on which the processor 6 has performed the image processing. In addition, the display device 7 displays various information related to the endoscope system 1.
  • the display device 7 is configured using a display panel such as a liquid crystal or an organic EL (Electro Luminescence).
  • the light source device 8 irradiates illumination light from the distal end portion 101 side of the insertion section 100 of the endoscope 2 toward the subject via the connector section 5 and the transmission cable 3.
  • the light source device 8 is configured using a white LED (Light Emitting Diode) that emits white light.
  • a simultaneous illumination system is used for the light source device 8, but a field sequential illumination system may be used.
  • FIG. 2 is a block diagram illustrating a functional configuration of a main part of the endoscope system 1.
  • the endoscope 2 illustrated in FIG. 2 includes an imaging device 20, a transmission cable 3, and a connector unit 5.
  • the imaging device 20 includes a first chip 21 and a second chip 22. As shown in FIG. 3, the imaging device 20 has a first chip 21 stacked on a second chip 22 and bonded to each other by Cu—Cu bonding or the like. The chips are connected to each other by pads arranged on the peripheral portion of each chip or vias penetrating between the chips.
  • the first chip 21 and the second chip 22 are not limited to being arranged so that their main surfaces are parallel to each other, but may be arranged side by side or may be arranged with respect to one main surface to the other depending on the surrounding structure. May be stacked and arranged such that the main surfaces of the layers are vertical.
  • the first chip 21 includes an image sensor 23 and a timing generator 24.
  • the image sensor 23 performs photoelectric conversion by receiving a subject image condensed by an optical system (not shown), and generates an image signal by the photoelectric conversion.
  • the image sensor 23 includes a plurality of pixels that generate an image signal corresponding to the amount of received light, which are arranged in a two-dimensional matrix in a matrix direction.
  • the imaging element 23 is configured using an image sensor such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor).
  • the image sensor 23 is driven by a power supply voltage VDD input from the processor 6 via the transmission cable 3 and a second power supply voltage VLO input from a second chip 22 described later.
  • the power supply voltage VDD and the first power supply voltage VDD1 are the same. The detailed configuration of the image sensor 23 will be described later.
  • the timing generation unit 24 generates a drive signal for driving the image sensor 23 and a voltage conversion control circuit 25 of the second chip 22, which will be described later, based on the reference clock signal CLK and the synchronization signal SYNC input from the transmission cable 3. Generate.
  • the timing generator 24 outputs a drive signal to the image sensor 23 and the voltage conversion control circuit 25.
  • the timing generator 24 is configured using a timing generator or the like.
  • the second chip 22 has a voltage conversion control circuit 25, a capacitor 26, and a buffer unit 27.
  • the voltage conversion control circuit 25 converts the voltage of the first power supply voltage VDD ⁇ b> 1 input from the processor 6 via the transmission cable 3 under the control of the timing generation unit 24, thereby converting the second power supply voltage VLO ( Negative voltage).
  • the voltage conversion control circuit 25 outputs the second power supply voltage VLO to the image sensor 23 of the first chip 21.
  • the detailed configuration of the voltage conversion control circuit 25 will be described later.
  • the capacitor 26 has one end connected to the ground voltage GND and the other end connected to a signal line connecting the voltage conversion control circuit 25 and the first chip 21.
  • the capacitor 26 functions as an external capacitor for stabilizing the second power supply voltage VLO supplied by the voltage conversion control circuit 25.
  • the buffer unit 27 amplifies the image signal input from the image sensor 23 and outputs the amplified signal to the transmission cable 3.
  • the buffer unit 27 is configured using an output amplifier and the like.
  • the transmission cable 3 is configured using a plurality of signal lines and a light guide (not shown).
  • the transmission cable 3 includes a ground line 30 for transmitting the ground voltage GND, a signal line 31 for transmitting the power supply voltage VDD (first power supply voltage VDD1), and a signal line 32 for transmitting the synchronization signal SYNC. , A signal line 33 for transmitting the reference clock signal CLK, and a signal line 34 for transmitting the image signal.
  • the connector unit 5 includes an analog front end unit 51 (hereinafter, referred to as “AFE unit 51”), a signal processing unit 52, and a drive signal generation unit 53.
  • AFE unit 51 analog front end unit 51
  • the signal processing unit 52 and the drive signal generation unit 53 are realized using, for example, an FPGA (Field Programmable Gate Array).
  • the AFE unit 51 performs processing such as noise removal and A / D conversion on the image signal transmitted from the transmission cable 3 and outputs a digital image signal to the signal processing unit 52.
  • the signal processing unit 52 performs predetermined signal processing, for example, format conversion processing and gain-up processing on the digital image signal input from the AFE unit 51, and outputs the processed signal to the processor 6.
  • the drive signal generator 53 generates a reference clock signal CLK and a synchronization signal SYNC for driving the imaging device 20 based on the clock signal input from the processor 6.
  • the drive signal generator 53 outputs the reference clock signal CLK and the synchronization signal SYNC to the transmission cable 3.
  • the processor 6 includes a power supply 61, a clock generation unit 62, an image processing unit 63, and a control unit 64.
  • the power supply 61 generates a first power supply voltage VDD1 based on the ground voltage GND based on power input from the outside.
  • the power supply 61 outputs the first power supply voltage VDD ⁇ b> 1 and the ground voltage GND to the transmission cable 3, and also outputs to each unit configuring the processor 6.
  • the clock generation unit 62 generates a clock signal as a reference for operation of each unit of the endoscope system 1, and outputs the clock signal to the drive signal generation unit 53 of the connector unit 5 and to the control unit 64.
  • the clock generator 62 is configured using a clock module or the like.
  • the image processing unit 63 performs predetermined image processing on the image signal input from the signal processing unit 52 of the connector unit 5 and outputs the image signal to the display device 7 under the control of the control unit 64.
  • the predetermined image processing includes, for example, white balance adjustment processing and demozaking processing.
  • the image processing unit 63 is configured using a GPU (Graphics Processing Unit), an FPGA, or the like.
  • the control unit 64 controls each unit of the endoscope system 1.
  • the control unit 64 is configured using a CPU (Central Processing Unit), a memory, and the like.
  • FIG. 4 is a schematic diagram illustrating a configuration of a main part of the image sensor 23 and the voltage conversion control circuit 25.
  • the imaging element 23 includes a plurality of pixels Pxl11, Pxl12, Pxl21, Pxl22, a vertical scanning circuit 241, a level shift unit 242, a column circuit 243, a horizontal scanning circuit 244, and an output amplifier 245.
  • the imaging element 23 includes a plurality of pixels Pxl11, Pxl12, Pxl21, Pxl22, a vertical scanning circuit 241, a level shift unit 242, a column circuit 243, a horizontal scanning circuit 244, and an output amplifier 245.
  • four 2 ⁇ 2 pixels Pxl11, Pxl12, Pxl21, and Pxl22 are described for simplicity, but a plurality of such pixels are arranged in a two-dimensional matrix. Since the four pixels Pxl11, Pxl12, Pxl21, Pxl22 have the same configuration, the pixel Pxl21 will be described below. When any one of the four pixels Pxl11, Pxl12, Pxl21, Pxl22 is indicated, it
  • the pixel Pxl21 has a photodiode PD, a transfer transistor M1, a floating region FD, an amplification transistor M2, a reset transistor M3, and a row selection transistor M4.
  • the photodiode PD receives the input light and accumulates the signal light by performing photoelectric conversion into a signal charge amount corresponding to the received light amount.
  • the photodiode PD has a cathode connected to the transfer transistor M1, and an anode connected to the ground voltage GND.
  • the transfer transistor M1 transfers signal charges from the photodiode PD to the floating region FD.
  • the transfer transistor M1 has a gate connected to a signal line to which a transfer signal is supplied, one end connected to the photodiode PD, and the other end connected to the floating region FD.
  • the transfer transistor M1 is turned on when the voltage level of the transfer signal input from the vertical scanning circuit 241 and the level shift unit 242 described later becomes a high state, and transfers the signal charge from the photodiode PD to the floating region FD.
  • the transfer transistor M1 is turned off when the voltage level of the transfer signal input from the vertical scanning circuit 241 and the level shift unit 242 described later becomes a low state, and the photodiode PD accumulates electric charge.
  • the voltage level in the high state becomes the first power supply voltage VDD1
  • the voltage level in the low state becomes the second power supply voltage VLO.
  • the floating region FD converts signal charges accumulated in the photodiode PD into a voltage.
  • the floating region FD includes a floating diffusion capacitance.
  • the amplification transistor M2 amplifies the signal converted by the floating region FD and outputs the amplified signal to the row selection transistor M4.
  • the amplification transistor M2 has a gate connected to the floating region FD, one end connected to the first power supply voltage VDD1, and the other end connected to the row selection transistor M4.
  • the reset transistor M3 resets the floating region FD to a predetermined potential.
  • the reset transistor M3 has a gate connected to a signal line to which a transfer signal is supplied, one end connected to the first power supply voltage VDD1, and connected to a gate of the amplification transistor M2.
  • the reset transistor M3 is turned on when the voltage level of a transfer signal input from a vertical scanning circuit 241 and a level shift unit 242, which will be described later, becomes a high state, and the signal charge accumulated in the floating region FD is turned into a first power supply. By releasing the voltage to the voltage VDD1, the floating region FD is reset to a predetermined potential. When the voltage level of the transfer signal goes low, the reset transistor M3 is turned off, and the floating region FD can accumulate signal charges.
  • the row selection transistor M4 transfers the signal input from the amplification transistor M2 to the vertical transfer line L1.
  • the row selection transistor M4 has a gate connected to a signal line to which a column selection signal is supplied, one end connected to the amplification transistor M2, and the other end connected to the vertical transfer line L1.
  • the row selection transistor M4 is turned on when the voltage level of the column selection signal input from the vertical scanning circuit 241 and the level shift unit 242, which will be described later, becomes High, and the signal input from the amplification transistor M2 is transferred to the vertical transfer line L1. Transfer to
  • the vertical scanning circuit 241 supplies various signals including a transfer signal or a selection signal to a signal line of a selected pixel row of the pixel Pxl under the control of the timing generation unit 24, thereby transmitting an image signal or the like to the vertical transfer line. Output to L1.
  • the vertical scanning circuit 241 is configured using, for example, an address decoder.
  • the level shift unit 242 shifts various signals input from the vertical scanning circuit 241 to voltage levels necessary for driving the transistors constituting each pixel Pxl, and outputs the signals.
  • the level shift unit 242 is configured using a level shift circuit.
  • the column circuit 243 performs a process of canceling a characteristic variation of each pixel Pxl and removing noise on an image signal transferred from the vertical transfer line L1 based on a signal input from the horizontal scanning circuit 244. Output to the transfer line L2.
  • the column circuit 243 is configured using, for example, a plurality of transistors and the like.
  • the horizontal scanning circuit 244 performs a selection operation of selecting the column circuits 243 in a predetermined order under the control of the timing generation unit 24, thereby sequentially outputting image signals from the respective pixel columns to the output amplifier 245.
  • the horizontal scanning circuit 244 is configured using, for example, a shift register and an address decoder.
  • the output amplifier 245 amplifies the image signal input from the horizontal transfer line L2 and outputs it to the second chip 22.
  • the output amplifier 245 is configured using an amplification amplifier, for example, an operational amplifier.
  • the voltage conversion control circuit 25 converts the second power supply voltage VLO by converting the voltage of the first power supply voltage VDD1 input from the processor 6 via the transmission cable 3 under the control of the timing generation unit 24. Generate. Voltage conversion control circuit 25 outputs second power supply voltage VLO to level shift section 242.
  • FIG. 5 is a diagram showing a detailed configuration of the voltage conversion control circuit 25.
  • the voltage conversion control circuit 25 illustrated in FIG. 5 includes a booster circuit 210, a clock buffer 220, a voltage comparison unit 230, and switches SW1, SW2, and SW3.
  • the switches SW1 to SW3 are configured using, for example, transistors.
  • the booster circuit 210 receives a boosted clock and a voltage of a predetermined level, and increases (boosts) the absolute value of the voltage of the predetermined level to generate a second power supply voltage VLO having a negative voltage lower than the ground voltage GND. Generate.
  • the booster circuit 210 is a charge pump type booster circuit configured using capacitors C1 to C4 and diodes D1 to D5.
  • the clock buffer 220 drives the pumping capacitor of the booster circuit 210. Specifically, based on the drive clock signal CK1 and the drive clock signal CK2 input from the timing generator 24, a boost clock is generated, the boost clock is output to the boost circuit 210, and the second power supply voltage Hold VLO. Further, the clock buffer 220 has a first buffer circuit 221 to which the driving clock signal CK1 is input, and a second buffer circuit 222 to which the driving clock signal CK2 is input.
  • the first buffer circuit 221 has one end connected to the switch SW2 and the other end connected to the capacitor C1 and the capacitor C3.
  • the second buffer circuit 222 has one end connected to the switch SW3 and the other end connected to the capacitor C2 and the capacitor C4.
  • the voltage comparison unit 230 detects the output voltage level of the booster circuit 210, and controls on / off of the switches SW2 and SW3 based on the detection result, thereby driving the drive clock signal CK1 supplied to the clock buffer 220. ,
  • the voltage comparison section 230 includes a first voltage generation circuit 231, a second voltage generation circuit 232, and a comparator 233.
  • FIG. 6 is a diagram illustrating a circuit configuration of the voltage comparison unit 230.
  • the first voltage generation circuit 231 has at least one resistor between the first power supply voltage VDD1 and the second power supply voltage VLO which is a boosted voltage.
  • the first voltage generation circuit 231 has a resistor R1 and a resistor R2.
  • the resistors R1 and R2 are provided between a first terminal of the first power supply voltage VDD1 and a second terminal of the second power supply voltage VLO.
  • the resistor R1 and the resistor R2 electrically connect the first terminal and the second terminal, and divide the voltage difference between the first power supply voltage VDD1 and the second power supply voltage VLO with a suitable voltage level.
  • a first signal level-shifted to a certain first voltage level V1 is generated.
  • the first voltage level V1 can be represented by the following (1).
  • V1 (R2 / (R1 + R2)) ⁇ (VDD1-VLO) + VLO (1)
  • the second voltage generation circuit 232 has at least one resistor between the first power supply voltage VDD1 and the ground voltage GND (ground voltage VSS).
  • the second voltage generation circuit 212 has a resistor R11 and a resistor R12.
  • the resistors R11 and R12 are provided between the first terminal of the first power supply voltage VDD1 and the ground terminal of the ground voltage GND.
  • the combined resistance value of the resistors R11 and R12 is equal to or more than a predetermined multiple of the combined resistance value of the resistors R1 and R2.
  • the combined resistance value of the resistors R11 and R12 is at least 1/10 of the combined resistance value of the resistors R1 and R2.
  • the comparator 233 includes a first signal having a first voltage level V1 input from the first voltage generation circuit 231 and a second signal having a second voltage level V2 input from the second voltage generation circuit 232. And outputs the comparison result to the switches SW1 and SW2. Specifically, when the first signal of the first voltage level V1 is higher than the second signal of the second voltage level V2, the comparator 233 outputs a signal in a High state, and outputs the first voltage level. When the first signal of V1 is equal to or lower than the second signal of the second voltage level V2, a signal in a low state is output. Thus, each of the first voltage V1 and the second voltage V2 has a fluctuation component in phase with the fluctuation component ( ⁇ VDD1) of the first power supply voltage VDD1. As a result, PSRP with respect to the first power supply voltage VDD1 can be improved.
  • the switch SW1 fixes the second power supply voltage VLO output from the booster circuit 210, thereby setting the second power supply voltage VLO output from the booster circuit 210.
  • the power supply voltage VLO is stabilized.
  • the standby mode means that the first power supply voltage VDD1 itself is supplied to a subsequent circuit, for example, the first chip 21 by stopping the operation of the voltage conversion control circuit 25. By stopping the operation of 25, the power supply to the subsequent circuit is cut off.
  • PSRR is generated by generating the second voltage V2 based on the ground voltage GND and the first power supply voltage VDD1 supplied from the processor 6 via the transmission cable 3.
  • the fluctuation of the first voltage level V1 and the fluctuation of the second voltage level V2 according to the fluctuation of the first power supply voltage VDD1 can be made substantially the same.
  • the second voltage level V2 configured using the output voltage from the bandgap reference circuit is compared with the first power supply voltage VDD1 and the first voltage level V1 that changes according to the boosted voltage.
  • the fluctuation of the first voltage level V1 in accordance with the fluctuation of the first power supply voltage VDD1 is much larger than the fluctuation of the second voltage level V2, and the PSRR is greatly deteriorated.
  • Embodiment 2 is different in configuration from voltage comparing section 230 according to Embodiment 1 described above.
  • the configuration of the voltage comparison unit according to the second embodiment will be described.
  • the same components as those of the endoscope system 1 according to Embodiment 1 described above are denoted by the same reference numerals, and detailed description will be omitted.
  • FIG. 7 is a diagram illustrating a circuit configuration of a voltage comparison unit according to the second embodiment. 7 includes a first voltage generation circuit 231A instead of the first voltage generation circuit 231 of the voltage comparison unit 230 according to Embodiment 1 described above.
  • the first voltage generation circuit 231A includes a switch SW100 between the first terminal of the first power supply voltage VDD1 and the resistor R1 in addition to the configuration of the first voltage generation circuit 231 according to the first embodiment. Having.
  • the switch SW100 is configured using, for example, a PMOS transistor.
  • the switch SW100 is turned on during the boosting period of the boosting circuit 210 based on a signal input from the timing generation unit 24, and is turned off during the other periods. Accordingly, unnecessary fluctuation of the first voltage level (V1) due to a leak current during periods other than the boosting period of the booster circuit 210 can be suppressed.
  • the boosting period is a blanking period of the image sensor 23, and the other periods are periods during which the image sensor 23 outputs image signals.
  • switch SW100 is turned on (blanking period) during the boosting period of boosting circuit 210 based on the signal input from timing generation unit 24, and is turned off during the other periods. Accordingly, unnecessary fluctuation of the first voltage level (V1) due to a leak current during periods other than the boosting period of the booster circuit 210 can be suppressed.
  • the switch SW100 is provided between the first terminal of the first power supply voltage VDD1 and the resistor R1.
  • the switch SW100 is provided between the second terminal of the second power supply voltage VLO and the resistor R2. May be provided between them.
  • Embodiment 3 has a different configuration from the endoscope system 1 according to Embodiment 1 described above.
  • the configuration of the endoscope system according to Embodiment 3 will be described.
  • the same components as those of the endoscope system 1 according to Embodiment 1 described above are denoted by the same reference numerals, and detailed description will be omitted.
  • FIG. 8 is a block diagram showing a functional configuration of the endoscope system according to the third embodiment.
  • An endoscope system 1B shown in FIG. 8 includes an endoscope 2B instead of the endoscope 2 according to the first embodiment.
  • the endoscope 2B includes an imaging device 20B instead of the imaging device 20 according to Embodiment 1 described above.
  • the imaging device 20B includes a second chip 22B instead of the second chip 22 according to Embodiment 1 described above.
  • the second chip 22B further includes a third power supply voltage generator 28 in addition to the configuration of the second chip 22 according to the first embodiment.
  • the third power supply voltage generator 28 is configured to generate a third power supply voltage VDD that is lower than the power supply voltage VDD (in the third embodiment, the same as the first power supply voltage VDD1) input from the processor 6 by a predetermined voltage.
  • VDD3 the power supply voltage of the power supply voltage VDD3 (VDD1> VDD3), and this third power supply voltage VDD3 is output to some circuits constituting the voltage conversion control circuit 25.
  • FIG. 9 is a diagram showing a circuit configuration of the third power supply voltage generation unit 28.
  • the third power supply voltage generation unit 28 includes a resistor R31 and a resistor R32 provided between a first terminal of the first power supply voltage VDD1 and a ground terminal of the ground voltage GND. Further, the third power supply voltage generator 28 has a buffer 281.
  • the third power supply voltage generation unit 28 is configured such that the resistance R31 and the resistance R32 divide the voltage difference between the first power supply voltage VDD1 and the ground voltage GND by resistance, and amplify the resistance-divided voltage by the buffer 281 to obtain the third power supply voltage.
  • the generated third power supply VDD3 is used, for example, as a power supply for the comparator 233.
  • the transistor capable of operating even when the first chip 21 operates at any voltage difference among the first power supply voltage VDD1, the ground voltage GND, and the second power supply voltage VLO.
  • the semiconductor process used for manufacturing the second chip 22B can only provide a transistor with a withstand voltage between the first power supply voltage VDD1 and the ground voltage GND.
  • the third power supply voltage generation unit 28 since the third power supply voltage generation unit 28 generates the third power supply voltage VDD3 lower than the first power supply voltage VDD1 by a predetermined voltage, the voltage conversion control can be performed without using a high withstand voltage semiconductor process.
  • the circuit 25 can be provided on the second chip 22B.
  • Embodiment 4 has a different configuration from the endoscope system 1B according to Embodiment 3 described above.
  • the configuration of the endoscope system according to Embodiment 4 will be described.
  • the same components as those of the endoscope system 1B according to Embodiment 3 described above are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • FIG. 10 is a block diagram showing a functional configuration of the endoscope system according to Embodiment 4.
  • An endoscope system 1C shown in FIG. 10 includes an endoscope 2C instead of the endoscope 2B according to the third embodiment described above.
  • the endoscope 2C includes an imaging device 20C instead of the imaging device 20B according to Embodiment 3 described above.
  • imaging device 20C includes a second chip 22C instead of second chip 22B according to the third embodiment described above.
  • the second chip 22C further includes a fourth power supply voltage generator 29 in addition to the configuration of the second chip 22 according to the first embodiment.
  • the fourth power supply voltage generator 29 is a first power supply that is lower by a predetermined voltage than the power supply voltage VDD (the fourth power supply voltage VDD4 in the fourth embodiment) input from the processor 6 via the transmission cable 3. It generates a voltage VDD1 (VDD4> VDD1) and outputs the first power supply voltage VDD1 to the voltage conversion control circuit 25.
  • FIG. 11 is a diagram showing a circuit configuration of the fourth power supply voltage generation unit 29.
  • the fourth power supply voltage generation unit 29 includes a resistor R41 and a resistor R42 provided between a first terminal of the fourth power supply voltage VDD4 and a ground terminal of the ground voltage GND. Further, the fourth power supply voltage generation unit 29 includes a buffer 291.
  • the fourth power supply voltage generation unit 29 is configured such that the resistances R41 and R42 divide the voltage difference between the fourth power supply voltage VDD4 and the ground voltage GND by resistance, and amplify the resistance-reduced voltage by the buffer 291 to obtain the first power supply voltage.
  • the power supply voltage VDD1 is generated.
  • the first chip 21 operates regardless of any voltage difference between the power supply voltage VDD (the fourth power supply voltage VDD4), the ground voltage GND, and the second power supply voltage VLO.
  • the semiconductor process used for manufacturing the second chip 22C is a transistor having a withstand voltage between the fourth power supply voltage VDD4 and the ground voltage GND, and Even when only a resistance element (capacitance element) can be provided, since the fourth power supply voltage generation unit 29 generates the first power supply voltage VDD1 lower than the fourth power supply voltage VDD4 by a predetermined voltage, the fourth power supply voltage VDD1 is high.
  • the voltage conversion control circuit 25 can be provided on the second chip 22C without using a withstand voltage semiconductor process.
  • control device and the light source device are separate bodies, but may be formed integrally.
  • the endoscope system is used.
  • a video microscope for imaging a subject a mobile phone having an imaging function, and a tablet terminal having an imaging function may be used. Can be applied.
  • the endoscope system provided with a flexible endoscope was used.
  • an endoscope system provided with a hard endoscope and an industrial endoscope are used.
  • the present invention can be applied to an endoscope system provided.
  • the endoscope system including the endoscope to be inserted into the subject is used.
  • the present invention can also be applied to endoscopes and endoscope systems such as electric scalpels and inspection probes.
  • the “unit” described above can be read as “means” or “circuit”.
  • the control unit can be read as a control unit or a control circuit.

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Abstract

小型化を図ることができる撮像装置および内視鏡を提供する。電圧変換制御回路２５は、昇圧回路２１０と、クロックバッファ２２０と、第１の電源電圧と第２の電源電圧とに基づいて、第１の電圧レベルの第１の信号を生成する第１の電圧生成回路２３１と、第１の電源電圧とグランド電圧とに基づいて、第２の電圧レベルの第２の信号を生成する第２の電圧生成回路２３２と、第１の電圧レベルと第２の電圧レベルとを比較し、この比較結果に基づいて、クロックバッファ２２０へ供給される駆動クロック信号の入力を制御する比較器２３３と、を含む電圧比較部２３０と、を有する。

Description

撮像装置および内視鏡
　本開示は、被検体に挿入されることによって画像信号を生成する撮像装置および内視鏡に関する。
　従来、チャージポンプ型昇圧回路は、例えばフラッシュメモリへのデータの書き込み、またはデータの消去用の電圧を発生させるため、或いは、ビデオカメラまたはデジタルカメラ等の液晶表示用の高電圧発生回路で使用されている。このチャージポンプ型昇圧回路は、１つのキャパシタとダイオード等で構成されるポンピングパケットを複数段、直列に接続し、各ポンピングパケットの昇圧により、例えばＬＳＩチップの電源電圧よりも高い電圧を発生するものである。例えば特許文献１の電圧供給回路は、外部電源電圧を昇圧する昇圧回路と、昇圧回路から出力される昇圧電圧レベルを検出する電圧比較器と、昇圧回路に駆動用クロックを供給することによって電圧を所定レベルに保持するクロックバッファと、電圧検出部による検出結果に応じてクロックバッファのクロック入力を制御する制御回路と、を設けることによって、低消費電力、かつノイズ発生を低減している（特許文献１参照）。
特開２００６－１２９１２７号公報
　ところで、内視鏡では、患者等の被検体の負担を軽減するため、被検体に挿入する挿入部の先端部に配置した撮像装置の小型化を行うことによって、挿入部の細径化を図っている。しかしながら、上述した特許文献１の電圧供給回路は、大きな面積を有するので、挿入部の先端部に配置した撮像装置の小型化を行うことが困難であった。
　本開示は、上記に鑑みてなされたものであって、小型化を図ることができる撮像装置および内視鏡を提供することを目的とする。
　上述した課題を解決し、目的を達成するために、本開示に係る撮像装置は、グランド電圧および前記グランド電圧より高い電圧を有する第１の電源電圧と外部から供給される駆動クロック信号とに基づいて、前記グランド電圧より低い負電圧を有する第２の電源電圧を生成する電圧変換制御回路を備え、前記電圧変換制御回路は、入力される昇圧クロック信号に基づいて、外部から入力される所定レベルの電圧を絶対値レベルで昇圧することによって前記第２の電源電圧を生成する昇圧回路と、前記第２の電源電圧を所定のレベルで保持し、かつ、前記駆動クロック信号に基づいて、前記昇圧クロック信号を生成し、該昇圧クロック信号を前記昇圧回路へ出力するクロックバッファと、前記第１の電源電圧と前記第２の電源電圧とに基づいて、第１の電圧レベルの第１の信号を生成する第１の電圧生成回路と、前記第１の電源電圧と前記グランド電圧とに基づいて、第２の電圧レベルの第２の信号を生成する第２の電圧生成回路と、前記第１の電圧レベルと前記第２の電圧レベルとを比較し、該比較結果に基づいて、前記クロックバッファへ供給される前記駆動クロック信号の入力を制御する比較器と、を含む電圧比較器と、を有する。
　また、本開示に係る撮像装置は、上記開示において、前記第１の電圧生成回路は、前記第１の電源電圧の第１の端子と前記第２の電源電圧の第２の端子との間に設けられ、前記第１及び第２の端子を電気的に接続し、前記第１の電源電圧と前記第２の電源電圧の電圧差を抵抗分圧することによって前記第１の信号を出力する複数の第１の抵抗素子と、前記複数の第１の抵抗素子が前記第１の端子および前記第２の端子を電気的に接続する伝送路上に設けられ、かつ、当該撮像装置が出力する画像信号のブランキング期間においてオン状態となることによって前記複数の第１の抵抗素子を通電状態とするスイッチ素子と、を有し、前記第２の電圧生成回路は、前記第１の電源電圧の前記第１の端子と前記グランド電圧のグランド端子との間に設けられ、前記第１の端子と前記グランド端子を電気的に接続し、前記第１の電源電圧と前記グランド電圧の電圧差を抵抗分圧することによって前記第２の信号を出力する複数の第２の抵抗素子である。
　また、本開示に係る撮像装置は、上記開示において、前記複数の第１の抵抗素子および前記複数の第２の抵抗素子は、同一種類の抵抗素子によって構成され、前記複数の第２の抵抗素子の合成抵抗値は、前記複数の第１の抵抗素子の合成抵抗値の所定倍以上である。
　また、本開示に係る撮像装置は、上記開示において、光を受光することによって光電変換を行うことによって画像信号を生成する撮像素子を有する第１チップと、前記第１の電源電圧と前記グランド電圧とに基づいて、前記第１の電源電圧より所定の電圧だけ低い電圧を有する第３の電源電圧を生成する第３の電源電圧生成部と、前記電圧変換制御回路と、を有する第２チップと、を備え、前記電圧変換制御回路は、前記第１の電源電圧と前記グランド電圧との間の電圧で動作可能であり、かつ、前記第３の電源電圧によって動作するトランジスタをさらに有し、前記第１チップは、前記第２チップに積層されて形成されてなる。
　また、本開示に係る撮像装置は、上記開示において、前記所定の電圧は、前記グランド電圧と前記第２の電源電圧との電圧差以上である。
　また、本開示に係る撮像装置は、上記開示において、光を受光することによって光電変換を行うことによって画像信号を生成する撮像素子を有する第１チップと、第４の電源電圧と前記グランド電圧とに基づいて、前記第４の電源電圧より所定の電圧だけ低い前記第１の電源電圧を生成する第４の電源電圧生成部と、前記電圧変換制御回路と、を有する第２チップと、を備え、前記電圧変換制御回路は、前記第４の電源電圧と前記グランド電圧との間の電圧で動作可能であり、かつ、前記第１の電源電圧によって動作するトランジスタおよび抵抗素子を有し、前記第１チップは、前記第２チップに積層されて形成されてなる。
　また、本開示に係る撮像装置は、上記開示において、前記所定の電圧は、前記グランド電圧と前記第２の電源電圧との電圧差以上である。
　また、本開示に係る内視鏡は、被検体に挿入される挿入部と、前記挿入部の先端部に設けられ、前記被検体を撮像することによって画像信号を生成する撮像装置と、前記挿入部の基端側に設けられ、グランド電圧、該グランド電圧より高い電圧を有する第１の電源電圧、および駆動クロック信号を供給するプロセッサに着脱自在に接続されるコネクタ部と、を備え、前記撮像装置は、前記第１の電源電圧と前記駆動クロック信号とに基づいて、前記グランド電圧より低い負電圧を有する第２の電源電圧を生成する電圧変換制御回路を備え、前記電圧変換制御回路は、入力される昇圧クロック信号に基づいて、外部から入力される所定レベルの電圧を絶対値レベルで昇圧することによって前記第２の電源電圧を生成する昇圧回路と、前記第２の電源電圧を所定のレベルで保持し、かつ、前記駆動クロック信号に基づいて、前記昇圧クロック信号を生成し、該昇圧クロック信号を前記昇圧回路へ出力するクロックバッファと、前記第１の電源電圧と前記第２の電源電圧とに基づいて、第１の電圧レベルの第１の信号を生成する第１の電圧生成回路と、前記第１の電源電圧と前記グランド電圧とに基づいて、第２の電圧レベルの第２の信号を生成する第２の電圧生成回路と、前記第１の電圧レベルと前記第２の電圧レベルとを比較し、該比較結果に基づいて、前記クロックバッファへ供給される前記駆動クロック信号の入力を制御する比較器と、を含む電圧比較器と、を有する。
　本開示によれば、小型化を図ることができるという効果を奏する。
図１は、実施の形態１に係る内視鏡システムの全体構成を模式的に示す概略図である。 図２は、実施の形態１に係る内視鏡システムの要部の機能構成を示すブロック図である。 図３は、実施の形態１に係る第１チップおよび第２チップの配置を模式的に示す図である。 図４は、実施の形態１に係る撮像素子および電圧変換制御回路の要部の構成を示す模式図である。 図５は、実施の形態１に係る電圧変換制御回路の詳細な構成を示す図である。 図６は、実施の形態１に係る電圧比較部の回路構成を示す図である。 図７は、実施の形態２に係る電圧比較部の回路構成を示す図である。 図８は、実施の形態３に係る内視鏡システムの機能構成を示すブロック図である。 図９は、実施の形態３に係る第３の電源電圧生成部の回路構成を示す図である。 図１０は、実施の形態４に係る内視鏡システムの機能構成を示すブロック図である。 図１１は、実施の形態４に係る第４の電源電圧生成部の回路構成を示す図である。
　以下、本開示を実施するための形態（以下、「実施の形態」という）として、被検体内に挿入される挿入部の先端部に撮像装置を有する内視鏡を備えた内視鏡システムについて説明する。また、この実施の形態により、本開示が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付して説明する。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間において、互いの寸法や比率が異なる部分が含まれている。
（実施の形態１）
　〔内視鏡システムの構成〕
　図１は、実施の形態１に係る内視鏡システムの全体構成を模式的に示す概略図である。図１に示す内視鏡システム１は、内視鏡２と、伝送ケーブル３と、コネクタ部５と、プロセッサ６と、表示装置７と、光源装置８と、を備える。
　内視鏡２は、伝送ケーブル３の一部である挿入部１００を被検体の体腔内に挿入することによって被検体の体内を撮像して撮像信号をプロセッサ６へ出力する。また、内視鏡２は、伝送ケーブル３の一端側であり、被検体の体腔内に挿入される挿入部１００の先端部１０１側に、被検体の体内を撮像して映像信号を生成する撮像装置２０が設けられている。さらに、内視鏡２は、挿入部１００の基端部１０２側に、内視鏡２に対する各種操作を受け付ける操作部４が設けられている。撮像装置２０が撮像した体内画像の映像信号は、例えば数ｍの長さを有する伝送ケーブル３を経由してコネクタ部５に出力される。
　伝送ケーブル３は、内視鏡２とコネクタ部５とを接続するとともに、内視鏡２とプロセッサ６および光源装置８とを接続する。また、伝送ケーブル３は、撮像装置２０が生成した撮像信号をコネクタ部５へ伝送する。伝送ケーブル３は、ケーブルや光ファイバ等を用いて構成される。
　コネクタ部５は、内視鏡２、プロセッサ６および光源装置８に接続され、接続された内視鏡２が出力する映像信号に所定の信号処理を施してプロセッサ６へ出力する。
　プロセッサ６は、コネクタ部５から入力された映像信号に所定の画像処理を施して表示装置７へ出力する。また、プロセッサ６は、内視鏡システム１全体を統括的に制御する。例えば、プロセッサ６は、光源装置８が出射する照明光を切り替えたり、内視鏡２の撮像モードを切り替えたりする制御を行う。
　表示装置７は、プロセッサ６が画像処理を施した映像信号に対応する画像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。表示装置７は、液晶や有機ＥＬ（Electro　Luminescence）等の表示パネル等を用いて構成される。
　光源装置８は、コネクタ部５および伝送ケーブル３を経由して内視鏡２の挿入部１００の先端部１０１側から被検体（被写体）に向けて照明光を照射する。光源装置８は、白色光を発する白色ＬＥＤ（Light　Emitting　Diode）等を用いて構成される。なお、本実施の形態では、光源装置８に同時方式の照明方式が採用されるが、面順次方式の照明方式であってもよい。
　〔内視鏡システムの要部〕
　次に、内視鏡システム１の要部の機能について説明する。図２は、内視鏡システム１の要部の機能構成を示すブロック図である。
　〔内視鏡の構成〕
　まず、内視鏡２の構成について説明する。
　図２に示す内視鏡２は、撮像装置２０と、伝送ケーブル３と、コネクタ部５と、を備える。
　撮像装置２０は、第１チップ２１と、第２チップ２２と、を有する。撮像装置２０は、図３に示すように、第２チップ２２に第１チップ２１が積層され、Ｃｕ－Ｃｕ接合等によって相対して貼り合わされる。また、チップ間は、各チップの周縁部に配置されるパッド、またはチップ間を貫通するビア等により接続される。なお、第１チップ２１および第２チップ２２は、双方の主面が平行になるように配置するものに限らず、周囲の構造により、横に並べて配置したり、一方の主面に対して他方の主面が垂直になるように積層して配置したりしてもよい。
　まず、第１チップ２１について説明する。
　第１チップ２１は、撮像素子２３と、タイミング生成部２４と、を有する。
　撮像素子２３は、図示しない光学系が集光した被写体像を受光することによって光電変換を行い、この光電変換によって画像信号を生成する。撮像素子２３は、受光量に応じた画像信号を生成する複数の画素が行列方向に二次元マトリクス状に配置されてなる。撮像素子２３は、ＣＣＤ（Charge　Coupled　Device）やＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）等のイメージセンサを用いて構成される。また、撮像素子２３は、伝送ケーブル３を経由してプロセッサ６から入力される電源電圧ＶＤＤおよび後述する第２チップ２２から入力される第２の電源電圧ＶＬＯによって駆動する。実施の形態１では、電源電圧ＶＤＤと第１の電源電圧ＶＤＤ１は同じである。なお、撮像素子２３の詳細な構成は後述する。
　タイミング生成部２４は、伝送ケーブル３から入力される基準クロック信号ＣＬＫおよび同期信号ＳＹＮＣに基づいて、撮像素子２３および後述する第２チップ２２の電圧変換制御回路２５等を駆動するための駆動信号を生成する。タイミング生成部２４は、駆動信号を撮像素子２３および電圧変換制御回路２５へ出力する。タイミング生成部２４は、タイミングジェネレータ等を用いて構成される。
　次に、第２チップ２２について説明する。
　第２チップ２２は、電圧変換制御回路２５と、コンデンサ２６と、バッファ部２７と、を有する。
　電圧変換制御回路２５は、タイミング生成部２４の制御のもと、伝送ケーブル３を経由してプロセッサ６から入力される第１の電源電圧ＶＤＤ１の電圧を変換することによって第２の電源電圧ＶＬＯ（負電圧）を生成する。電圧変換制御回路２５は、第２の電源電圧ＶＬＯを第１チップ２１の撮像素子２３へ出力する。なお、電圧変換制御回路２５の詳細な構成については後述する。
　コンデンサ２６は、一端がグランド電圧ＧＮＤに接続され、他端が電圧変換制御回路２５と第１チップ２１とを接続する信号線に接続される。コンデンサ２６は、電圧変換制御回路２５が供給する第２の電源電圧ＶＬＯを安定化させるための外付け容量として機能する。
　バッファ部２７は、撮像素子２３から入力された画像信号の増幅を行って伝送ケーブル３へ出力する。バッファ部２７は、出力アンプ等を用いて構成される。
　〔伝送ケーブルの構成〕
　次に、伝送ケーブル３について説明する。
　伝送ケーブル３は、複数の信号線および図示しないライトガイドを用いて構成される。具体的には、伝送ケーブル３は、グランド電圧ＧＮＤを伝送するグランド線３０と、電源電圧ＶＤＤ（第１の電源電圧ＶＤＤ１）を伝送する信号線３１と、同期信号ＳＹＮＣを伝送する信号線３２と、基準クロック信号ＣＬＫを伝送する信号線３３と、画像信号を伝送する信号線３４と、を有する。
　〔コネクタ部の構成〕
　次に、コネクタ部５の構成について説明する。
　コネクタ部５は、アナログ・フロント・エンド部５１（以下、「ＡＦＥ部５１」という）と、信号処理部５２と、駆動信号生成部５３と、を有する。なお、ＡＦＥ部５１、信号処理部５２および駆動信号生成部５３は、例えばＦＰＧＡ（Field　Programmable　Gate　Array）を用いて実現される。
　ＡＦＥ部５１は、伝送ケーブル３から伝送された画像信号に対してノイズ除去およびＡ／Ｄ変換等の処理を行ってデジタルの画像信号を信号処理部５２へ出力する。
　信号処理部５２は、ＡＦＥ部５１から入力されたデジタルの画像信号に対して所定の信号処理、例えばフォーマット変換処理やゲインアップ処理等を行ってプロセッサ６へ出力する。
　駆動信号生成部５３は、プロセッサ６から入力されるクロック信号に基づいて、撮像装置２０を駆動するための基準クロック信号ＣＬＫおよび同期信号ＳＹＮＣを生成する。駆動信号生成部５３は、基準クロック信号ＣＬＫおよび同期信号ＳＹＮＣを伝送ケーブル３へ出力する。
　〔プロセッサの構成〕
　次に、プロセッサ６の構成について説明する。
　プロセッサ６は、電源６１と、クロック生成部６２と、画像処理部６３と、制御部６４と、を備える。
　電源６１は、外部から入力された電力に基づいて、グランド電圧ＧＮＤを基準とした第１の電源電圧ＶＤＤ１を生成する。電源６１は、第１の電源電圧ＶＤＤ１およびグランド電圧ＧＮＤを伝送ケーブル３へ出力するとともに、プロセッサ６を構成する各部へ出力する。
　クロック生成部６２は、内視鏡システム１の各部の動作の基準となるクロック信号を生成し、このクロック信号をコネクタ部５の駆動信号生成部５３へ出力するとともに、制御部６４へ出力する。クロック生成部６２は、クロック・モジュール等を用いて構成される。
　画像処理部６３は、制御部６４の制御のもと、コネクタ部５の信号処理部５２から入力された画像信号に対して、所定の画像処理を行って表示装置７へ出力する。ここで、所定の画像処理としては、例えばホワイトバランス調整処理およびデモザキング処理等である。画像処理部６３は、ＧＰＵ（Graphics　Processing　Unit）やＦＰＧＡ等を用いて構成される。
　制御部６４は、内視鏡システム１の各部を制御する。制御部６４は、ＣＰＵ（Central　Processing　Unit）およびメモリ等を用いて構成される。
　〔撮像素子および電圧変換制御回路の構成〕
　次に、上述した撮像素子２３および電圧変換制御回路２５の要部の構成について説明する。図４は、撮像素子２３および電圧変換制御回路２５の要部の構成を示す模式図である。
　〔撮像素子〕
　まず、撮像素子２３の構成について説明する。図４に示すように、撮像素子２３は、複数の画素Ｐｘｌ１１，Ｐｘｌ１２，Ｐｘｌ２１，Ｐｘｌ２２と、垂直走査回路２４１と、レベルシフト部２４２と、列回路２４３と、水平走査回路２４４と、出力アンプ２４５と、を有する。なお、図４では、説明を簡略するため、２×２の４つの画素Ｐｘｌ１１，Ｐｘｌ１２，Ｐｘｌ２１，Ｐｘｌ２２について説明するが、このような画素が２次元マトリクス状に複数配置されている。なお、４つの画素Ｐｘｌ１１，Ｐｘｌ１２，Ｐｘｌ２１，Ｐｘｌ２２の各々は、同様の構成のため、以下においては、画素Ｐｘｌ２１について説明する。また、４つの画素Ｐｘｌ１１，Ｐｘｌ１２，Ｐｘｌ２１，Ｐｘｌ２２のいずれか１つを指す場合、単に画素Ｐｘｌと表現する。
　画素Ｐｘｌ２１は、フォトダイオードＰＤと、転送トランジスタＭ１と、フローティングディージョンＦＤと、増幅トランジスタＭ２と、リセットトランジスタＭ３と、行選択トランジスタＭ４と、を有する。
　フォトダイオードＰＤは、入力光を受光し、受光した受光量に応じた信号電荷量に光電変換を行うことによって蓄積する。フォトダイオードＰＤは、カソード側が転送トランジスタＭ１に接続され、アノード側がグランド電圧ＧＮＤに接続される。
　転送トランジスタＭ１は、フォトダイオードＰＤからフローティングディージョンＦＤへ信号電荷を転送する。転送トランジスタＭ１は、ゲートに転送信号が供給される信号線が接続され、一端側にフォトダイオードＰＤが接続され、他端側にフローティングディージョンＦＤが接続される。転送トランジスタＭ１は、後述する垂直走査回路２４１およびレベルシフト部２４２から入力される転送信号の電圧レベルがＨｉｇｈ状態となると、オン状態となり、フォトダイオードＰＤからフローティングディージョンＦＤに信号電荷を転送する。また、転送トランジスタＭ１は、後述する垂直走査回路２４１およびレベルシフト部２４２から入力される転送信号の電圧レベルがＬｏｗ状態となると、オフ状態となり、フォトダイオードＰＤが電荷を蓄積する。なお、転送信号は、Ｈｉｇｈ状態の電圧レベルが第１の電源電圧ＶＤＤ１となり、Ｌｏｗ状態の電圧レベルが第２の電源電圧ＶＬＯとなる。
　フローティングディージョンＦＤは、フォトダイオードＰＤに蓄積された信号電荷を電圧に変換する。フローティングディージョンＦＤは、浮遊拡散容量からなる。
　増幅トランジスタＭ２は、フローティングディージョンＦＤによって変換された信号を増幅して行選択トランジスタＭ４へ出力する。増幅トランジスタＭ２は、ゲートにフローティングディージョンＦＤが接続され、一端側が第１の電源電圧ＶＤＤ１に接続され、他端側が行選択トランジスタＭ４に接続される。
　リセットトランジスタＭ３は、フローティングディージョンＦＤを所定電位にリセットする。リセットトランジスタＭ３は、ゲートに転送信号が供給される信号線が接続され、一端側に第１の電源電圧ＶＤＤ１が接続され、増幅トランジスタＭ２のゲートに接続される。リセットトランジスタＭ３は、後述する垂直走査回路２４１およびレベルシフト部２４２から入力される転送信号の電圧レベルがＨｉｇｈ状態となると、オン状態となり、フローティングディージョンＦＤに蓄積された信号電荷を第１の電源電圧ＶＤＤ１に放出させることによってフローティングディージョンＦＤを所定電位にリセットする。リセットトランジスタＭ３は、転送信号の電圧レベルがＬｏｗ状態となると、オフ状態となり、フローティングディージョンＦＤが信号電荷を蓄積可能な状態となる。
　行選択トランジスタＭ４は、増幅トランジスタＭ２から入力された信号を垂直転送線Ｌ１へ転送する。行選択トランジスタＭ４は、ゲートに列選択信号が供給される信号線が接続され、一端側が増幅トランジスタＭ２に接続され、他端側が垂直転送線Ｌ１に接続される。行選択トランジスタＭ４は、後述する垂直走査回路２４１およびレベルシフト部２４２から入力される列選択信号の電圧レベルがＨｉｇｈ状態となると、オン状態となり、増幅トランジスタＭ２から入力された信号を垂直転送線Ｌ１へ転送する。
　垂直走査回路２４１は、タイミング生成部２４の制御のもと、画素Ｐｘｌの選択された画素行の信号線に転送信号または選択信号を含む各種信号を供給することによって、画像信号等を垂直転送線Ｌ１へ出力させる。垂直走査回路２４１は、例えばアドレスデコーダ等を用いて構成される。
　レベルシフト部２４２は、垂直走査回路２４１から入力された各種信号を、各画素Ｐｘｌを構成する各トランジスタの駆動に必要な電圧レベルにシフトすることによって出力する。レベルシフト部２４２は、レベルシフト回路を用いて構成される。
　列回路２４３は、水平走査回路２４４から入力される信号に基づいて、垂直転送線Ｌ１から転送された画像信号に対して、各画素Ｐｘｌの特性ばらつきの相殺やノイズを除去する処理を行って水平転送線Ｌ２へ出力する。列回路２４３は、例えば複数のトランジスタ等を用いて構成される。
　水平走査回路２４４は、タイミング生成部２４の制御のもと、列回路２４３を所定の順番で選択する選択操作を行うことによって、各画素列から画像信号を出力アンプ２４５に順次出力させる。水平走査回路２４４は、例えばシフトレジスタおよびアドレスデコーダ等を用いて構成される。
　出力アンプ２４５は、水平転送線Ｌ２から入力された画像信号を増幅することによって第２チップ２２へ出力する。出力アンプ２４５は、増幅アンプ、例えばオペアンプ等を用いて構成される。
　〔電圧変換制御回路〕
　次に、電圧変換制御回路２５の構成について説明する。
　電圧変換制御回路２５は、タイミング生成部２４の制御のもと、伝送ケーブル３を経由してプロセッサ６から入力される第１の電源電圧ＶＤＤ１の電圧を変換することによって第２の電源電圧ＶＬＯを生成する。電圧変換制御回路２５は、第２の電源電圧ＶＬＯをレベルシフト部２４２へ出力する。
　図５は、電圧変換制御回路２５の詳細な構成を示す図である。図５に示す電圧変換制御回路２５は、昇圧回路２１０と、クロックバッファ２２０と、電圧比較部２３０と、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３と、を有する。なお、スイッチＳＷ１～ＳＷ３は、例えばトランジスタを用いて構成される。
　昇圧回路２１０は、昇圧クロックと所定レベルの電圧が入力され、この所定のレベルの電圧の絶対値を増大（昇圧）することによって、グランド電圧ＧＮＤより低い負電圧を有する第２の電源電圧ＶＬＯを生成する。昇圧回路２１０は、キャパシタＣ１～キャパシタＣ４と、ダイオードＤ１～ダイオードＤ５と、を用いて構成されたチャージポンプ型昇圧回路である。
　クロックバッファ２２０は、昇圧回路２１０のポンピングキャパシタを駆動する。具体的には、タイミング生成部２４から入力される駆動クロック信号ＣＫ１，駆動クロック信号ＣＫ２に基づいて、昇圧クロックを生成し、この昇圧クロックを昇圧回路２１０へ出力し、かつ、第２の電源電圧ＶＬＯを保持する。さらに、クロックバッファ２２０は、駆動クロック信号ＣＫ１が入力される第１のバッファ回路２２１と、駆動クロック信号ＣＫ２が入力される第２のバッファ回路２２２と、を有する。
　第１のバッファ回路２２１は、一端側がスイッチＳＷ２に接続され、他端側がキャパシタＣ１およびキャパシタＣ３に接続される。
　第２のバッファ回路２２２は、一端側がスイッチＳＷ３に接続され、他端側がキャパシタＣ２およびキャパシタＣ４に接続される。
　電圧比較部２３０は、昇圧回路２１０の出力電圧レベルを検出し、この検出結果に基づいて、スイッチＳＷ２，スイッチＳＷ３のオンまたはオフを制御することによって、クロックバッファ２２０に供給される駆動クロック信号ＣＫ１，駆動クロック信号ＣＫ２を制御する。電圧比較部２３０は、第１の電圧生成回路２３１と、第２の電圧生成回路２３２と、比較器２３３と、を有する。
　図６は、電圧比較部２３０の回路構成を示す図である。図６に示すように、第１の電圧生成回路２３１は、第１の電源電圧ＶＤＤ１と昇圧電圧である第２の電源電圧ＶＬＯとの間に少なくとも一つの抵抗を有する。具体的には、第１の電圧生成回路２３１は、抵抗Ｒ１および抵抗Ｒ２を有する。抵抗Ｒ１および抵抗Ｒ２は、第１の電源電圧ＶＤＤ１の第１の端子と第２の電源電圧ＶＬＯの第２の端子との間に設けられる。抵抗Ｒ１および抵抗Ｒ２は、第１の端子および第２の端子を電気的に接続し、第１の電源電圧ＶＤＤ１と第２の電源電圧ＶＬＯの電圧差を抵抗分圧することによって好適な電圧レベルである第１の電圧レベルＶ１にレベルシフトした第１の信号を生成する。具体的には、以下の（１）によって、第１の電圧レベルＶ１を表すことができる。
　Ｖ１＝（Ｒ２／（Ｒ１＋Ｒ２））×（ＶＤＤ１－ＶＬＯ）＋ＶＬＯ　　・・・（１）
　第２の電圧生成回路２３２は、第１の電源電圧ＶＤＤ１とグランド電圧ＧＮＤ（グランド電圧ＶＳＳ）との間に少なくとも１つの抵抗を有する。具体的には、第２の電圧生成回路２１２は、抵抗Ｒ１１および抵抗Ｒ１２を有する。抵抗Ｒ１１および抵抗Ｒ１２は、第１の電源電圧ＶＤＤ１の第１の端子とグランド電圧ＧＮＤのグランド端子との間に設けられている。また、抵抗Ｒ１１および抵抗Ｒ１２の合成抵抗値は、抵抗Ｒ１および抵抗Ｒ２の合成抵抗値の所定倍以上である。具体的には、抵抗Ｒ１１および抵抗Ｒ１２の合成抵抗値は、抵抗Ｒ１および抵抗Ｒ２の合成抵抗値の１／１０以上である。さらに、抵抗Ｒ１、抵抗Ｒ２および抵抗Ｒ１１および抵抗Ｒ１２は、同一種類の抵抗素子によって構成される。また、抵抗Ｒ１１および抵抗Ｒ１２は、第１の端子およびグランド端子を電気的に接続し、第１の電源電圧ＶＤＤ１とグランド電圧ＧＮＤの電圧差を抵抗分圧することによって好適な電圧レベルである第２の電圧レベルＶ２にレベルシフトした第２の信号を生成する。具体的には、以下の（２）によって、第２の電圧レベルＶ２を表すことができる。
　Ｖ２＝（Ｒ１２／（Ｒ１１＋Ｒ１２））×（ＶＤＤ１－ＶＳＳ）＋ＶＳＳ　・・（２）
　比較器２３３は、第１の電圧生成回路２３１から入力される第１の電圧レベルＶ１の第１の信号と第２の電圧生成回路２３２から入力される第２の電圧レベルＶ２の第２の信号とを比較し、この比較結果をスイッチＳＷ１およびスイッチＳＷ２へ出力する。具体的には、比較器２３３は、第１の電圧レベルＶ１の第１の信号が第２の電圧レベルＶ２の第２の信号より高い場合、Ｈｉｇｈ状態の信号を出力し、第１の電圧レベルＶ１の第１の信号が第２の電圧レベルＶ２の第２の信号以下の場合、Ｌｏｗ状態の信号を出力する。これにより、第１の電圧Ｖ１および第２の電圧Ｖ２の各々は、第１の電源電圧ＶＤＤ１の変動成分（ΔＶＤＤ１）と同相な変動成分を有する。この結果、第１の電源電圧ＶＤＤ１に対するＰＳＲＰを向上させることができる。
　図５に戻り、電圧変換制御回路２５の構成について説明する。
　スイッチＳＷ１は、タイミング生成部２４からスタンバイモードを設定するスタンバイ信号ＳＴＢＹが入力された場合、昇圧回路２１０が出力する第２の電源電圧ＶＬＯを固定することによって、昇圧回路２１０が出力する第２の電源電圧ＶＬＯを安定化させる。ここで、スタンバイモードとは、電圧変換制御回路２５の動作を停止することによって、後段の回路、例えば第１チップ２１に、第１の電源電圧ＶＤＤ１自体が供給されているが、電圧変換制御回路２５の動作を停止することによって後段の回路への電源供給を遮断することである。
　以上説明した実施の形態１によれば、伝送ケーブル３を経由してプロセッサ６から供給されるグランド電圧ＧＮＤと第１の電源電圧ＶＤＤ１に基づいて、第２の電圧Ｖ２を生成することによって、ＰＳＲＲの高い負電圧ＶＬＯを簡易な構成で生成することができるので、撮像装置２０の小型化を図ることができる。
　また、実施の形態１によれば、第１の電源電圧ＶＤＤ１の変動に応じた第１の電圧レベルＶ１の変動と第２の電圧レベルＶ２の変動とを略同様にすることが可能であるので、昇圧電圧を所定の電圧レベルに保持することが容易となる。これに対して、例えばバンドギャップレファレンス回路からの出力電圧を用いて構成した第２の電圧レベルＶ２を、第１の電源電圧ＶＤＤ１および昇圧電圧に応じて変化する第１の電圧レベルＶ１と比較する場合、第１の電源電圧ＶＤＤ１の変動に応じた第１の電圧レベルＶ１の変動が第２の電圧レベルＶ２の変動と比較して非常に大きくなり、ＰＳＲＲが大幅に劣化する。
（実施の形態２）
　次に、実施の形態２について説明する。実施の形態２は、上述した実施の形態１に係る電圧比較部２３０と構成が異なる。以下においては、実施の形態２に係る電圧比較部の構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して詳細な説明を省略する。
　〔電圧比較部の構成〕
　図７は、実施の形態２に係る電圧比較部の回路構成を示す図である。図７に示す電圧比較部２３０Ａは、上述した実施の形態１に係る電圧比較部２３０の第１の電圧生成回路２３１に換えて、第１の電圧生成回路２３１Ａを備える。
　第１の電圧生成回路２３１Ａは、上述した実施の形態１に係る第１の電圧生成回路２３１の構成に加えて、第１の電源電圧ＶＤＤ１の第１の端子と抵抗Ｒ１との間にスイッチＳＷ１００を有する。
　スイッチＳＷ１００は、例えばＰＭＯＳトランジスタを用いて構成される。スイッチＳＷ１００は、タイミング生成部２４から入力される信号に基づいて、昇圧回路２１０の昇圧期間にＯＮ状態となり、それ以外の期間がオフ状態となる。これにより、昇圧回路２１０の昇圧期間以外におけるリーク電流による第１の電圧レベル（Ｖ１）の不要な変動を抑制することができる。ここで、昇圧期間とは、撮像素子２３のブランキング期間であり、それ以外の期間とは、撮像素子２３が画像信号を出力している期間である。
　以上説明した実施の形態２によれば、スイッチＳＷ１００がタイミング生成部２４から入力される信号に基づいて、昇圧回路２１０の昇圧期間にＯＮ状態（ブランキング期間）となり、それ以外の期間がオフ状態となることによって、昇圧回路２１０の昇圧期間以外におけるリーク電流による第１の電圧レベル（Ｖ１）の不要な変動を抑制することができる。
　なお、実施の形態２では、スイッチＳＷ１００を第１の電源電圧ＶＤＤ１の第１の端子と抵抗Ｒ１との間に設けていたが、例えば第２の電源電圧ＶＬＯの第２の端子と抵抗Ｒ２との間に設けてもよい。
（実施の形態３）
　次に、実施の形態３について説明する。実施の形態３は、上述した実施の形態１に係る内視鏡システム１と構成が異なる。以下においては、実施の形態３に係る内視鏡システムの構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して詳細な説明を省略する。
　〔内視鏡システムの構成〕
　図８は、実施の形態３に係る内視鏡システムの機能構成を示すブロック図である。図８に示す内視鏡システム１Ｂは、上述した実施の形態１に係る内視鏡２に換えて、内視鏡２Ｂを備える。また、内視鏡２Ｂは、上述した実施の形態１に係る撮像装置２０に換えて、撮像装置２０Ｂを備える。さらに、撮像装置２０Ｂは、上述した実施の形態１に係る第２チップ２２に換えて、第２チップ２２Ｂを備える。
　第２チップ２２Ｂは、上述した実施の形態１に係る第２チップ２２の構成に加えて、第３の電源電圧生成部２８をさらに備える。
　第３の電源電圧生成部２８は、伝送ケーブル３を経由してプロセッサ６から入力された電源電圧ＶＤＤ（実施の形態３では、第１の電源電圧ＶＤＤ１と同じ）から所定の電圧だけ低い第３の電源電圧ＶＤＤ３（ＶＤＤ１＞ＶＤＤ３）を生成し、この第３の電源電圧ＶＤＤ３は電圧変換制御回路２５を構成する一部の回路に出力される。
　図９は、第３の電源電圧生成部２８の回路構成を示す図である。図９に示すように、第３の電源電圧生成部２８は、第１の電源電圧ＶＤＤ１の第１の端子とグランド電圧ＧＮＤのグランド端子との間に抵抗Ｒ３１および抵抗Ｒ３２が設けられている。さらに、第３の電源電圧生成部２８は、バッファ２８１を有する。第３の電源電圧生成部２８は、抵抗Ｒ３１および抵抗Ｒ３２が第１の電源電圧ＶＤＤ１とグランド電圧ＧＮＤの電圧差を抵抗分圧し、この抵抗分圧した電圧をバッファ２８１によって増幅することによって第３の電源電圧ＶＤＤ３を生成する。この生成された第３の電源ＶＤＤ３は、例えば比較器２３３の電源として用いる。
　以上説明した実施の形態３によれば、第１チップ２１が第１の電源電圧ＶＤＤ１、グランド電圧ＧＮＤおよび第２の電源電圧ＶＬＯの何れの電圧差であっても動作することが可能なトランジスタを設ける比較的高耐圧な半導体プロセスを用いて製造される場合において、第２チップ２２Ｂの製造に用いる半導体プロセスが第１の電源電圧ＶＤＤ１とグランド電圧ＧＮＤ間程度の耐圧のトランジスタしか設けることができないときであっても、第３の電源電圧生成部２８が第１の電源電圧ＶＤＤ１から所定の電圧だけ低い第３の電源電圧ＶＤＤ３を生成するので、高耐圧な半導体プロセスを用いることなく、電圧変換制御回路２５を第２チップ２２Ｂ上に設けることができる。
（実施の形態４）
　次に、実施の形態４について説明する。実施の形態４は、上述した実施の形態３に係る内視鏡システム１Ｂと構成が異なる。以下においては、実施の形態４に係る内視鏡システムの構成について説明する。なお、上述した実施の形態３に係る内視鏡システム１Ｂと同一の構成には同一の符号を付して詳細な説明を省略する。
　図１０は、実施の形態４に係る内視鏡システムの機能構成を示すブロック図である。図１０に示す内視鏡システム１Ｃは、上述した実施の形態３に係る内視鏡２Ｂに換えて、内視鏡２Ｃを備える。また、内視鏡２Ｃは、上述した実施の形態３に係る撮像装置２０Ｂに換えて、撮像装置２０Ｃを備える。さらに、撮像装置２０Ｃは、上述した実施の形態３に係る第２チップ２２Ｂに換えて、第２チップ２２Ｃを備える。
　第２チップ２２Ｃは、上述した実施の形態１に係る第２チップ２２の構成に加えて、第４の電源電圧生成部２９をさらに備える。
　第４の電源電圧生成部２９は、伝送ケーブル３を経由してプロセッサ６から入力された電源電圧ＶＤＤ（実施の形態４では、第４の電源電圧ＶＤＤ４）から所定の電圧だけ低い第１の電源電圧ＶＤＤ１（ＶＤＤ４＞ＶＤＤ１）を生成し、第１の電源電圧ＶＤＤ１を電圧変換制御回路２５へ出力する。
　図１１は、第４の電源電圧生成部２９の回路構成を示す図である。図１１に示すように、第４の電源電圧生成部２９は、第４の電源電圧ＶＤＤ４の第１の端子とグランド電圧ＧＮＤのグランド端子との間に抵抗Ｒ４１および抵抗Ｒ４２が設けられている。さらに、第４の電源電圧生成部２９は、バッファ２９１を有する。第４の電源電圧生成部２９は、抵抗Ｒ４１および抵抗Ｒ４２が第４の電源電圧ＶＤＤ４とグランド電圧ＧＮＤの電圧差を抵抗分圧し、この抵抗番圧した電圧をバッファ２９１によって増幅することによって第１の電源電圧ＶＤＤ１を生成する。
　以上説明した実施の形態４によれば、第１チップ２１が電源電圧ＶＤＤ（第４の電源電圧ＶＤＤ４）、グランド電圧ＧＮＤおよび第２の電源電圧ＶＬＯの何れの電圧差であっても動作することが可能なトランジスタを設ける比較的高耐圧な半導体プロセスを用いて製造される場合において、第２チップ２２Ｃの製造に用いる半導体プロセスが第４の電源電圧ＶＤＤ４とグランド電圧ＧＮＤ間程度の耐圧のトランジスタおよび抵抗素子（容量素子）しか設けることができないときであっても、第４の電源電圧生成部２９が第４の電源電圧ＶＤＤ４から所定の電圧だけ低い第１の電源電圧ＶＤＤ１を生成するので、高耐圧な半導体プロセスを用いることなく、電圧変換制御回路２５を第２チップ２２Ｃ上に設けることができる。
（その他の実施の形態）
　上述した本開示の実施の形態１～４に開示されている複数の構成要素を適宜組み合わせることによって、種々の発明を形成することができる。例えば、上述した本開示の実施の形態１～４に記載した全構成要素からいくつかの構成要素を削除してもよい。さらに、上述した本開示の実施の形態１～４で説明した構成要素を適宜組み合わせてもよい。
　また、本開示の実施の形態１～４では、制御装置と光源装置とが別体であったが、一体的に形成してもよい。
　また、本開示の実施の形態１～４では、内視鏡システムであったが、例えば被検体を撮像するビデオマイクロスコープ、撮像機能を有する携帯電話および撮像機能を有するタブレット型端末であっても適用することができる。
　また、本開示の実施の形態１～４では、軟性の内視鏡を備えた内視鏡システムであったが、硬性の内視鏡を備えた内視鏡システム、工業用の内視鏡を備えた内視鏡システムであっても適用することができる。
　また、本開示の実施の形態１～４では、被検体に挿入される内視鏡を備えた内視鏡システムであったが、例えば硬性の内視鏡を備えた内視鏡システム、副鼻腔内視鏡および電気メスや検査プローブ等の内視鏡システムであっても適用することができる。
　また、本開示の実施の形態１～４では、上述してきた「部」は、「手段」や「回路」などに読み替えることができる。例えば、制御部は、制御手段や制御回路に読み替えることができる。
　以上、本願の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、本発明の開示の欄に記載の態様を始めとして、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
　１，１Ｂ，１Ｃ　内視鏡システム
　２，２Ｂ，２Ｃ　内視鏡
　３　伝送ケーブル
　４　操作部
　５　コネクタ部
　６　プロセッサ
　７　表示装置
　８　光源装置
　２０，２０Ｂ，２０Ｃ　撮像装置
　２１　第１チップ
　２２，２２Ｂ，２２Ｃ　第２チップ
　２３　撮像素子
　２４　タイミング生成部
　２５　電圧変換制御回路
　２６　コンデンサ
　２７　バッファ部
　２８　第３の電源電圧生成部
　２９　第４の電源電圧生成部
　５１　ＡＦＥ部
　５２　信号処理部
　５３　駆動信号生成部
　６１　電源
　６２　クロック生成部
　６３　画像処理部
　６４　制御部
　１００　挿入部
　１０１　先端部
　１０２　基端部
　２１０　昇圧回路
　２１３　比較器
　２２０　クロックバッファ
　２２１　第１のバッファ回路
　２２２　第２のバッファ回路
　２３０，２３０Ａ　電圧比較部
　２３１，２３１Ａ　第１の電圧生成回路
　２３２　第２の電圧生成回路
　２３３　比較器
　２４１　垂直走査回路
　２４２　レベルシフト部
　２４３　列回路
　２４４　水平走査回路
　２４５　出力アンプ
　２８１，２９１　バッファ
　Ｃ１～Ｃ４　キャパシタ
　Ｄ１～Ｄ５　ダイオード
　ＦＤ　フローティングディージョン
　Ｌ１　垂直転送線
　Ｌ２　水平転送線
　Ｍ１　転送トランジスタ
　Ｍ２　増幅トランジスタ
　Ｍ３　リセットトランジスタ
　Ｍ４　行選択トランジスタ
　ＰＤ　フォトダイオード
　Ｐｘｌ　画素
　Ｒ１，Ｒ２，Ｒ１１，Ｒ１２，Ｒ３１，Ｒ３２，Ｒ４１，Ｒ４２　抵抗
　ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ１００　スイッチ

Claims (8)

  1. 　グランド電圧および前記グランド電圧より高い電圧を有する第１の電源電圧と外部から供給される駆動クロック信号とに基づいて、前記グランド電圧より低い負電圧を有する第２の電源電圧を生成する電圧変換制御回路を備え、
    　前記電圧変換制御回路は、
    　入力される昇圧クロック信号に基づいて、外部から入力される所定レベルの電圧を絶対値レベルで昇圧することによって前記第２の電源電圧を生成する昇圧回路と、
    　前記第２の電源電圧を所定のレベルで保持し、かつ、前記駆動クロック信号に基づいて、前記昇圧クロック信号を生成し、該昇圧クロック信号を前記昇圧回路へ出力するクロックバッファと、
    　前記第１の電源電圧と前記第２の電源電圧とに基づいて、第１の電圧レベルの第１の信号を生成する第１の電圧生成回路と、前記第１の電源電圧と前記グランド電圧とに基づいて、第２の電圧レベルの第２の信号を生成する第２の電圧生成回路と、前記第１の電圧レベルと前記第２の電圧レベルとを比較し、該比較結果に基づいて、前記クロックバッファへ供給される前記駆動クロック信号の入力を制御する比較器と、を含む電圧比較器と、
    　を有する
    　撮像装置。
  2. 　請求項１に記載の撮像装置であって、
    　前記第１の電圧生成回路は、
    　前記第１の電源電圧の第１の端子と前記第２の電源電圧の第２の端子との間に設けられ、前記第１及び第２の端子を電気的に接続し、前記第１の電源電圧と前記第２の電源電圧の電圧差を抵抗分圧することによって前記第１の信号を出力する複数の第１の抵抗素子と、
    　前記複数の第１の抵抗素子が前記第１の端子および前記第２の端子を電気的に接続する伝送路上に設けられ、かつ、当該撮像装置が出力する画像信号のブランキング期間においてオン状態となることによって前記複数の第１の抵抗素子を通電状態とするスイッチ素子と、
    　を有し、
    　前記第２の電圧生成回路は、
    　前記第１の電源電圧の前記第１の端子と前記グランド電圧のグランド端子との間に設けられ、前記第１の端子と前記グランド端子を電気的に接続し、前記第１の電源電圧と前記グランド電圧の電圧差を抵抗分圧することによって前記第２の信号を出力する複数の第２の抵抗素子
    　を有する
    　撮像装置。
  3. 　請求項２に記載の撮像装置であって、
    　前記複数の第１の抵抗素子および前記複数の第２の抵抗素子は、同一種類の抵抗素子によって構成され、
    　前記複数の第２の抵抗素子の合成抵抗値は、前記複数の第１の抵抗素子の合成抵抗値の所定倍以上である
    　撮像装置。
  4. 　請求項１に記載の撮像装置であって、
    　光を受光することによって光電変換を行うことによって画像信号を生成する撮像素子を有する第１チップと、
    　前記第１の電源電圧と前記グランド電圧とに基づいて、前記第１の電源電圧より所定の電圧だけ低い電圧を有する第３の電源電圧を生成する第３の電源電圧生成部と、前記電圧変換制御回路と、を有する第２チップと、
    　を備え、
    　前記電圧変換制御回路は、
    　前記第１の電源電圧と前記グランド電圧との間の電圧で動作可能であり、かつ、前記第３の電源電圧によって動作するトランジスタをさらに有する
    　撮像装置。
  5. 　請求項４に記載の撮像装置であって、
    　前記所定の電圧は、
    　前記グランド電圧と前記第２の電源電圧との電圧差以上である
    　撮像装置。
  6. 　請求項１に記載の撮像装置であって、
    　光を受光することによって光電変換を行うことによって画像信号を生成する撮像素子を有する第１チップと、
    　第４の電源電圧と前記グランド電圧とに基づいて、前記第４の電源電圧より所定の電圧だけ低い前記第１の電源電圧を生成する第４の電源電圧生成部と、前記電圧変換制御回路と、を有する第２チップと、
    　を備え、
    　前記電圧変換制御回路は、
    　前記第４の電源電圧と前記グランド電圧との間の電圧で動作可能であり、かつ、前記第１の電源電圧によって動作するトランジスタおよび抵抗素子を有する
    　撮像装置。
  7. 　請求項６に記載の撮像装置であって、
    　前記所定の電圧は、
    　前記グランド電圧と前記第２の電源電圧との電圧差以上である
    　撮像装置。
  8. 　被検体に挿入される挿入部と、
    　前記挿入部の先端部に設けられ、前記被検体を撮像することによって画像信号を生成する撮像装置と、
    　前記挿入部の基端側に設けられ、グランド電圧、前記グランド電圧より高い電圧を有する第１の電源電圧、および駆動クロック信号を供給するプロセッサに着脱自在に接続されるコネクタ部と、
    　を備え、
    　前記撮像装置は、
    　前記第１の電源電圧と前記駆動クロック信号とに基づいて、前記グランド電圧より低い負電圧を有する第２の電源電圧を生成する電圧変換制御回路を備え、
    　前記電圧変換制御回路は、
    　入力される昇圧クロック信号に基づいて、外部から入力される所定レベルの電圧を絶対値レベルで昇圧することによって前記第２の電源電圧を生成する昇圧回路と、
    　前記第２の電源電圧を所定のレベルで保持し、かつ、前記駆動クロック信号に基づいて、前記昇圧クロック信号を生成し、該昇圧クロック信号を前記昇圧回路へ出力するクロックバッファと、
    　前記第１の電源電圧と前記第２の電源電圧とに基づいて、第１の電圧レベルの第１の信号を生成する第１の電圧生成回路と、前記第１の電源電圧と前記グランド電圧とに基づいて、第２の電圧レベルの第２の信号を生成する第２の電圧生成回路と、前記第１の電圧レベルと前記第２の電圧レベルとを比較し、該比較結果に基づいて、前記クロックバッファへ供給される前記駆動クロック信号の入力を制御する比較器と、を含む電圧比較器と、
    　を有する内視鏡。
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