WO2019242321A1 - 时间同步方法、装置、网络设备及计算机可读存储介质 - Google Patents

时间同步方法、装置、网络设备及计算机可读存储介质 Download PDF

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    • H04J3/0661Clock or time synchronisation among packet nodes using timestamps

Abstract

本发明公开了一种时间同步方法、装置、网络设备及计算机可读存储介质,方法包括:处理器先根据时间同步协议对系统时钟进行时间同步,并在确定系统时钟的时间同步达到稳定状态后,切换由时间同步芯片继续对系统时钟进行时间同步。

Description

时间同步方法、装置、网络设备及计算机可读存储介质
相关申请的交叉引用
本申请基于申请号为201810631978.6、申请日为2018年06月19日的中国专利申请提出,并要求该中国专利申请的优先权,该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本发明涉及但不限于通信领域,尤其涉及一种时间同步方法、装置、网络设备及计算机可读存储介质。
背景技术
随着第五代移动通信(5th Generation,5G)网络技术的兴起,以及5G相关应用需求、时钟技术标准的推动,电气和电子工程师协会(Institute of Electrical and Electronics Engineers,IEEE)1588时间同步协议在网络时钟时间同步上起到了重要的作用。作为全球定位系统(Global Positioning System,GPS)时间源的重要备份,1588时钟为整个通讯网络提供高精度的时钟时间同步功能,为网络通讯业务的正常运行提供有力的支撑和保障。
相关技术中可以通过网络设备的中央处理器(Central Processing Unit,CPU)运行1588时间同步协议栈,与主设备交互从而实现对系统时钟的同步。不过由于从网络设备端口到CPU的路径时延不确定,因此这种时间同步方案精度不高。而且考虑到CPU的处理能力和处理速度,一般在时戳计算和处理时不做或者只做简单的抑制滤波处理。所以这种方案还具有对网络震荡和噪声干扰敏感,稳定性差的缺陷。
发明内容
有鉴于此,本发明实施例期望提供一种时间同步方法、装置、网络设备及计算机可读存储介质,以解决相关技术中时间同步方案精度低、稳定性差的问题。
本发明实施例提供一种时间同步方法,包括:
处理器根据时间同步协议对系统时钟进行时间同步;
在确定系统时钟的时间同步达到稳定状态时,切换由时间同步芯片继续对系统时钟进行时间同步。
上述方案中,切换由同步芯片继续对系统时钟进行时间同步包括:
控制系统时钟向时间同步芯片输出时间;
在时间同步芯片锁定系统时钟的时间后,控制时间同步芯片对系统时钟进行时间同步,并停止处理器对系统时钟的时间同步。
上述方案中,确定系统时钟的时间同步达到稳定状态包括:
确定在连续K次同步检测中,本设备与主设备间的时间偏差Δt小于预设偏差ΔTh的次数达到N次,N与K均为大于0的正整数,且K大于等于N。
上述方案中,N等于K。
上述方案中,时间同步协议为网络测量和控制系统的精密时钟同步协议标准(Precision Timing Protocol,PTP)。
上述方案中,控制同步芯片继续对系统时钟进行时间同步之后,还包括:
在同步芯片处于异常状态时,控制处理器继续根据时间同步协议对系统时钟进行时间同步。
本发明实施例还提供一种时间同步装置,包括:
第一同步模块,配置为根据时间同步协议对系统时钟进行时间同步;
同步检测模块,配置为检测系统时钟的时间同步是否达到稳定状态;
第二同步模块,配置为在确定系统时钟的时间同步达到稳定状态后,切换由时间同步芯片继续对系统时钟进行时间同步。
本发明实施例还提供一种网络设备,包括处理器、存储器、时间同步芯片、通信单元及通信总线;
通信总线,配置为实现处理器分别同存储器、时间同步芯片以及通信单元之间的连接通信;
处理器,配置为执行存储器中存储的一个或者多个程序,以实现本发明实施例提供的上述时间同步方法的步骤。
上述方案中,时间同步芯片为1588功能芯片。
本发明实施例还提供一种计算机存储介质,计算机可读存储介质存储有一个或者多个程序,一个或者多个程序可被一个或者多个处理器执行,以实现本发明实施例提供的上述时间同步方法的步骤。
应用本发明实施例的有益效果是:
根据本发明实施例提供的时间同步方法、装置、网络设备及计算机可读存储介质,处理器先根据时间同步协议对系统时钟进行时间同步,并在系统时钟的时间同步达到稳定状态时,切换由时间同步芯片继续对系统时钟进行时间同步。由于处理器根据时间同步协议进行时间同步的方案具有同步收敛速度快的优点,因此在时间同步的开始使用该方案能够使得本设备与主设备之间的时间偏差快速收敛。由于时间同步芯片会对与主设备间的报文数据进行充分的抑制滤波处理,因此系统时钟的时间同步达到稳定状态后切换由时间同步芯片继续进行时间同步,能够避免网络震荡、干扰噪声等对时间同步结果的影响,从而提升了系统时钟时间同步的同步稳定性和同步精度。
附图说明
图1为本发明实施例提供的时间同步方法的一种流程图;
图2为本发明实施例提供的切换由时间同步芯片对系统时钟进行时间同步的一种流程图;
图3为本发明实施例提供的时间同步方法的一种流程图;
图4为本发明实施例提供的一种网络设备的显示界面示意图;
图5为本发明实施例提供的时间同步装置的一种结构示意图;
图6为本发明实施例提供的时间同步装置的一种结构示意图;
图7为本发明实施例提供的网络设备的一种硬件结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白,下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
IEEE 1588时间同步协议的全称是网络测量和控制系统的精密时钟同步协议标准(IEEE 1588 Precision Clock Synchronization Protocol),简称精确时间协议(Precision timing Protocol,PTP)。其支持主从设备之间通过包交换的方式进行时间同步,具有亚微妙级的时间同步精度。1588时间同步系统可以用纯软件的方式来实现,例如利用CPU实现1588协议栈,完成PTP报文的收发、时间戳处理和时间同步。利用CPU纯软件的方式实现1588时间同步系统具有这样一些优点:实现简单,只需要维护1588协议栈,与底层的硬件无关;同步收敛快;成本低等。但是,受CPU的性能限制,PTP报文的发包速率较低。并且,由于报文从设备端口到CPU的这一段路径时延的不确定性以及软件处理的延时性,导致这种时间方式无法达到很高的精度。
为了提高时间同步的精度,可以通过CPU软件和底层硬件结合的方式 来实现1588时间同步系统。CPU软件负责协议栈运行,将每次收发报文同步的计算结果下发调整底层硬件。底层硬件负责报文在设备内部传输路径上的延时测量和修正。通过这种方式能够极大的提高网络设备的时间同步精度(可以达到纳秒级),而且同步收敛速度非常快。但是考虑到CPU的处理能力和速度,这种方式一般在时戳计算和处理时不做或者只做简单的抑制滤波处理。因此使得时间同步结果对于网络震荡和噪声干扰非常敏感,时间同步的稳定性较差。
为了摆脱上述方案中CPU软件实现的限制,在设计1588时间同步系统方案时可以考虑增加专门的1588功能芯片。1588功能芯片能够独立于CPU运行1588协议栈,收发PTP报文,进行时间戳处理和运算。CPU只需要做1588功能芯片的配置管理工作,相对于运行整个1588协议栈来说,CPU的开销可以忽略不计。1588功能芯片为了保证1588时间同步的稳定性,在同步时对报文数据做了滑窗滤波处理。这种处理可以防止时钟时间同步受网络震荡的影响,但同时,滑窗滤波处理也增加了同步趋于稳定的时长,而且虽然滑窗越大,防止网络震荡的效果越好,但是时间同步达到稳定状态需要的时间也越长。特别是在1588功能芯片的起始同步时间和对端设备的时间差别太大的情况下,会明显增加同步收敛所需要的时长。
针对上述方案为了解决CPU纯软件实现时间同步时,同步精度与同步稳定性差的问题而采用1588功能芯片进行时间同步,在提升时间同步的精度与稳定性的同时,增加了同步收敛时长的问题,本实施例提供一种时间同步方案,请参见图1:
S102:处理器根据时间同步协议对系统时钟进行时间同步。
在两个网络设备进行交互时,需要保证两个网络设备的系统时间一致,在通常情况下,是由从设备根据主设备的时间同步自己系统时钟的时间。所以,在本实施例中,时间同步方法可以由从设备来执行。在时间同步开 始后,从设备可以控制本设备的处理器根据时间同步协议对本设备的系统时钟进行时间同步。应当理解的是,这里所谓的处理器对系统时钟进行时间同步,是指在对系统时钟进行时间同步时,处理器会进行运行协议栈等主要工作的情景,而非处理器简单地参与系统时钟的时间同步,例如如果处理器仅仅是对时间同步芯片进行参数配置,而不进行时间同步的其他工作,则这种情形不能算作是由处理器进行时间同步。下面对处理器根据时间同步协议对系统时钟进行时间同步的过程进行介绍,例如:
从设备控制处理器运行时间同步协议栈,与主设备之间进行时间同步报文收发,然后根据报文时间戳计算本设备与主设备之间的时间偏差,然后根据计算结果对系统时钟的时间进行调整,实现对本设备系统时钟的时间同步。
应当理解的是,由于处理器运行时间同步协议栈对系统时钟进行时间同步时,只会做简单的抑制滤波处理甚至是完全不做时间滤波处理,因此,从设备控制处理器根据时间同步协议对系统时钟进行同步时,能够使得系统时钟的时间较为快速的达到同步收敛。在控制处理器对系统时钟进行时间同步的同时,从设备会对系统时钟当前的时间同步进行检测,确定系统时钟的时间同步是否满足达到稳定状态。
S104:在确定系统时钟的时间同步达到稳定状态后,切换由时间同步芯片继续对系统时钟进行时间同步。
在确定系统时钟的时间同步达到稳定状态后,从设备可以控制切换由时间同步芯片继续对系统时钟进行时间同步。这样,当切换由时间同步芯片进行时间同步时,时间同步芯片的时间同步能够越过同步未收敛的过程,从而避免时间同步芯片同步收敛速度慢的问题。在本实施例的一种示例中,从设备在控制器处理器进行时间同步的同时,会检测系统时钟的时间同步是否达到稳定状态,一旦检测到系统时钟的时间同步达到稳定状态,就切 换由时间同步芯片继续对系统时钟进行时间同步。当然,在一些特殊的情形下,也可以在系统时钟的时间同步达到稳定状态以后,继续采用处理器进行一段时间的时间同步,然后才切换到由时间同步芯片进行同步的同步阶段。
系统时钟的同步达到稳定状态有这样两方面的要求:一、系统时钟的时间同步精度满足要求;二、系统时钟的时间同步趋于稳定,也即系统时钟与主设备间的时间差波动不大。为了确定系统时钟的时间同步是否达到稳定状态,从设备在处理器每一次计算出系统时钟当前时间与主设备时间之间的时间偏差后,就会做一次同步检测,确定本设备系统时钟与主设备之间的时间偏差Δt是否小于预设偏差ΔTh。如果从设备确定在连续的K次检测中,有N次检测结果均为Δt小于ΔTh,则可以判定本设备系统时钟的时间同步当前已达到稳定状态。例如,如果将K设置为50,N设置为45,则至少在从设备最近的50次同步检测中,存在至少45次的检测结果为Δt小于ΔTh,就可以判定系统时钟的时间同步已达到稳定状态。当然在本实施例的一些示例中,还可以将K和N的取值设置为相同,即N=K,在这种情况下,只要从设备确定已经有连续K次的检测结果均为Δt小于ΔTh,则可以判定系统时钟的时间同步达到稳定状态。例如,N=K=5,则只要从设备连续5次检测到系统时钟与主设备间的时间偏差Δt小于预设偏差ΔTh,就可以判定系统时钟的时间同步达到稳定状态,可以切换由时间同步芯片继续对系统时钟进行时间同步。
时间同步芯片对系统时钟进行时间同步的大体过程与处理器对系统时钟进行时间同步的大体过程基本相似:时间同步芯片独立于处理器运行时间同步协议栈,让从设备与主设备之间进行时间同步报文的收发,并计算本设备与主设备之间的时间偏差,并根据该时间偏差对系统时钟的时间进行调整。
应当理解的是,前面所谓的“继续”是指时间同步芯片是在处理器已进行的时间同步的基础上对系统时钟进行时间同步,因此,在切换到时间同步芯片进行时间同步时,从设备应当保证时间同步芯片先获取到系统时钟当前的时间。在本实施例中,从由处理器对系统时钟进行时间同步切换到由时间同步芯片对系统时钟进行时间同步的过程可以参见图2的流程图所示:
S202:控制系统时钟向时间同步芯片输出时间。
在控制处理器对系统时钟进行时间同步同步的过程中,从设备会同时检测系统时钟的时间同步是否满足达到稳定状态,如果检测结果表征当前已达到稳定状态,则从设备可以控制系统时钟向时间同步芯片输出时间,以使时间同步芯片能够锁定系统时钟的时间,该过程能够使得时间同步芯片获取到处理器进行时间同步的同步结果,该同步结果将作为时间同步芯片后续时间同步的基础。
S204:在时间同步芯片锁定系统时钟的时间后,控制时间同步芯片对系统时钟进行时间同步,并停止处理器对系统时钟的时间同步。
在检测到时间同步芯片已经锁定了系统时钟输出的时间后,从设备可以控制时间同步芯片对系统时钟进行时间同步,同时停止处理器对系统时钟的时间同步。此后,系统时钟所接收的同步时间应当是由时间同步芯片输出的。
应当明白的是,虽然时间同步芯片对系统时钟的时间同步过程与处理器对系统时钟的时间同步过程大体类似,但是,在本实施例中,时间同步芯片会对收发的报文数据进行滑窗滤波处理,因此可以防止系统时钟的时间同步结果受到网络震荡与干扰噪声的影响。所以,本实施例提供的时间同步方法,能够综合处理器进行时间同步时同步收敛快的优点以及时间同步芯片进行时间同步时同步稳定性好、同步精度高的优点。
本实施例中所谓的时间同步协议可以是PTP协议,时间同步芯片可以是1588功能芯片,或者是具有与1588功能芯片相似功能的用于时间同步的其他芯片。1588功能芯片在报文发包速率上比处理器运行PTP协议栈的方式存在较大的优势,可以很好的应对频率恢复等对报文收发速率要求较高的场景。
本实施例提供的时间同步方法,首先采用处理器运行时间同步协议栈,对系统时钟进行时间同步,从而时间时间同步快速收敛。在确定系统时钟的时间同步处于稳定状态后,可以切换采用时间同步芯片,以处理器的时间同步结果为基础继续进行后续时间同步,从而使得时间同步拥有较好的同步精度与稳定性,提升系统时钟的同步效果。
由于时间同步芯片具有较好的报文收发速率,因此,适合对系统时钟进行频率同步,能够应对频率回复等场景的需求。
在一些实施例中,以时间同步协议为1588时间同步协议,即PTP协议,时间同步芯片为1588功能芯片为例进行说明,不过本领域技术人员应当明白的是,这只是本实施例给出的一种示例,并不是本发明唯一的实现方式。另外,在从设备中,系统时钟可以通过现场可编程门阵列(Field-Programmable Gate Array,FPGA)来实现,并提供给设备内各个需要使用系统时间的器件、模块等。图3为本发明实施例提供的时间同步方法的一种流程图,参见图3,本发明实施例提供的时间同步方法包括:
S302:处理器根据时间同步协议对系统时钟进行时间同步。
从设备控制处理器根据时间同步协议运行时间同步协议栈,与主设备进行报文交互,并根据报文时间戳计算与主设备之间的时间偏差,并根据该时间偏差对系统时钟的时间进行调整。应当理解的是,处理器在运行时间同步协议栈的时候,是控制从设备的通信单元与主设备进行报文收发。
S304:检测系统时钟的时间同步是否达到稳定状态。
若判断结果为是,则说明系统时钟的时间同步当前已达到稳定状态,因此可以进入S306,否则的话说明系统时钟的时间同步尚未达到稳定状态,因此需要继续执行S302。在本实施例中,检测系统时钟的时间同步是否达到稳定状态,可以检测系统时钟与主设备之间的时间偏差Δt小于预设偏差ΔTh的连续次数是否达到预设次数。
应当理解的是,预设次数的取值与当前同步的网络环境相关。例如,在有同步以太网支持的同步环境下,可以适当减小预设次数的取值,在不支持同步以太网,如单纯的1588同步环境下,可以适当增大预设次数的取值。同样地,ΔTh的取值也与当前同步的网络环境有关,在有同步以太网支持的同步环境下,ΔTh的取值可以适当减小,在不支持同步以太网,如单纯1588同步的环境下,可以适当增大ΔTh的取值。不过ΔTh的取值不能低于从设备所支持的同步精度,例如对于自身支持的时间精度为8ns的从设备,ΔTh取值应当大于等于8ns。考虑到处理器的同步精度不高,因此,对于自身支持的时间精度为8ns的从设备,ΔTh取值通常大于8ns。
S306:控制系统时钟向时间同步芯片输出时间。
在从设备检测到系统时钟的时间同步达到稳定状态之后,从设备可以控制系统时钟向时间同步芯片输出时间,即让系统时钟将处理器的时间同步结果传输给时间同步芯片。
S308:控制时间同步芯片继续对系统时钟进行时间同步。
在确保时间同步芯片锁定系统时钟的时间后,从设备控制进行切换,让系统时钟根据时间同步芯片的输出进行时间同步,此时,处理器不需要再运行时间同步协议栈与主设备进行报文交互,因此可以在极大程度上降低处理器的处理开销。另外,由于时间同步芯片运行时间同步协议栈进行报文收发的速度可以满足频率恢复的要求,因此,在控制时间同步芯片继续对系统时钟进行时间同步后,也可以对系统时钟的频率与主设备的频率 进行同步。
S310:检测时间同步芯片是否处于异常状态。
在控制时间同步芯片对系统时钟进行时间同步的同时,从设备还会对时间同步芯片的工作进行检测,以确定时间同步芯片是否处于异常状态,例如时间同步芯片是否故障等,如果确定时间同步芯片处于异常状态,则进入S312,否则继续执行S308。
S312:切换由处理器对系统时钟进行时间同步。
如果确定时间同步芯片处于异常状态,则从设备可以控制切换为处理器对系统时钟进行时间同步,让系统时钟不再根据时间同步芯片的输出进行时间同步,此时,从设备可以控制关闭时间同步芯片。另外,从设备还可以发出告警信息,提示从设备的管理人员时间同步芯片异常,让管理人员及时对异常情况进行处理。图4示出了一种网络设备检测到1588功能芯片故障后,向管理人员发出提示信息的一种显示界面示意图,应当理解的是,除了通过显示对管理人员进行提示的方式以外,网络设备还可以通过发出提示音,发出提示语音等方式进行告警。
另外,在重新切回由处理器对系统时钟进行时间同步以后,从设备将不再根据系统时钟的时间同步达到稳定状态来进行时间同步方式的切换,因此从设备也不需要再检测系统时钟的时间同步是否达到稳定状态。
本实施例提供的时间同步方法,不仅综合了采用处理器运行协议栈进行时间同步的方案与采用时间同步芯片进行时间同步的方案各自的优点,使得整个时间同步过程表现出同步收敛速度快,同步精度高,同步稳定性好等优点;而且,还可以利用时间同步芯片报文收发速度快的优点对系统时钟进行频率同步。在采用时间同步芯片对系统时钟进行时间同步的过程中,从设备还会监测时间同步芯片是否故障,并在时间同步芯片不能正常工作时,切换到由处理器继续进行时间同步,避免了时间同步芯片发生硬 件故障的情况下,无法输出或者输出时钟异常,严重影响系统正常工作的问题。
本发明实施例提供一种时间同步装置,请参见图5,该时间同步装置50包括软件同步模块502以及芯片同步模块504。其中第一同步模块502,配置为控制处理器根据时间同步协议对系统时钟进行时间同步,而同步检测模块504,配置为检测系统时钟的时间同步是否达到稳定状态;第二同步模块506,配置为在同步检测模块504的检测结果为是后,切换由时间同步芯片继续对系统时钟进行时间同步。
在两个网络设备进行交互时,需要保证两个网络设备的系统时间一致,在通常情况下,是由从设备根据主设备的时间同步自己系统时钟的时间。所以,在一些实施例中,时间同步装置50可以部署在各种作为从设备上网络设备上。在时间同步开始后,第一同步模块502可以根据时间同步协议对本设备的系统时钟进行时间同步。应当理解的是,这里所谓的第一同步模块502对系统时钟进行时间同步,是指在对系统时钟进行时间同步时,第一同步模块502会进行运行协议栈等主要工作的情景,而非第一同步模块502简单地参与系统时钟的时间同步,例如如果第一同步模块502仅仅是对时间同步芯片进行参数配置,而不进行时间同步的其他工作,则这种情形不能算作是由第一同步模块502进行时间同步。下面对第一同步模块502根据时间同步协议对系统时钟进行时间同步的过程进行介绍,例如:
第一同步模块502运行时间同步协议栈,与主设备之间进行时间同步报文收发,然后根据报文时间戳计算本设备与主设备之间的时间偏差,然后根据计算结果对系统时钟的时间进行调整,实现对本设备系统时钟的时间同步。
应当理解的是,由于第一同步模块502运行时间同步协议栈对系统时钟进行时间同步时,只会做简单的抑制滤波处理甚至是完全不做时间滤波 处理,因此,第一同步模块502根据时间同步协议对系统时钟进行同步时,能够使得系统时钟的时间较为快速的达到同步收敛。在对系统时钟进行时间同步的同时,同步检测模块504会对系统时钟当前的时间同步进行检测,确定系统时钟的时间同步是否达到稳定状态。
在同步检测模块504确定系统时钟的时间同步达到稳定状态后,第二同步模块506可以控制切换由时间同步芯片继续对系统时钟进行时间同步。这样,当切换由时间同步芯片进行时间同步时,时间同步芯片的时间同步能够越过同步未收敛的过程,从而避免时间同步芯片同步收敛速度慢的问题。在一些实施例中,在第一同步模块502控制器处理器进行时间同步的同时,同步检测模块504会检测系统时钟的时间同步是否达到稳定状态,一旦检测到系统时钟的时间同步达到稳定状态,则第二同步模块506立即控制切换由时间同步芯片继续进行时间同步。当然,在一些特殊的情形下,第一同步模块502也可以在同步检测模块504检测到系统时钟的时间同步达到稳定状态以后,继续采用处理器进行一段时间的时间同步,然后第二同步模块506才切换到由时间同步芯片进行同步的同步阶段。
系统时钟的同步达到稳定状态有这样两方面的要求:一、系统时钟的时间同步精度满足要求;二、系统时钟的时间同步趋于稳定,也即系统时钟与主设备间的时间差波动不大。为了确定系统时钟的时间同步是否达到稳定状态,同步检测模块504在处理器每一次计算出系统时钟当前时间与主设备时间之间的时间偏差后,就会做一次同步检测,确定本设备系统时钟与主设备之间的时间偏差Δt是否小于预设偏差ΔTh。如果同步检测模块504确定在连续的K次检测中,有N次检测结果均为Δt小于ΔTh,则可以判定本设备系统时钟的时间同步当前已达到稳定状态。例如,如果将K设置为50,N设置为45,则至少在同步检测模块504最近的50次同步检测中,存在至少45次的检测结果为Δt小于ΔTh,就可以判定系统时钟的时 间同步已达到稳定状态。在一些实施例中,还可以将K和N的取值设置为相同,即N=K,在这种情况下,只同步检测模块504确定已经有连续K次的检测结果均为Δt小于ΔTh,则可以判定系统时钟的时间同步达到稳定状态。例如,N=K=5,则只要同步检测模块504连续5次检测到系统时钟与主设备间的时间偏差Δt小于预设偏差ΔTh,就可以判定系统时钟的时间同步达到稳定状态,可以切换由时间同步芯片继续对系统时钟进行时间同步。
第二同步模块506控制时间同步芯片对系统时钟进行时间同步的大体过程与处理器对系统时钟进行时间同步的大体过程基本相似:第二同步模块506控制时间同步芯片独立于处理器运行时间同步协议栈,与主设备之间进行时间同步报文的收发,并计算本设备与主设备之间的时间偏差,并根据该时间偏差对系统时钟的时间进行调整。
应当理解的是,前面所谓的“继续”是指时间同步芯片是在处理器已进行的时间同步的基础上对系统时钟进行时间同步,因此,在切换到时间同步芯片进行时间同步时,第二同步模块506应当保证时间同步芯片先获取到系统时钟当前的时间。
在第一同步模块502控制处理器对系统时钟进行时间同步同步的过程中,同步检测模块504会同时检测系统时钟的时间同步是否满足达到稳定状态,如果检测结果表征当前已达到稳定状态,则第二同步模块506可以控制系统时钟向时间同步芯片输出时间,以使时间同步芯片能够锁定系统时钟的时间,该过程能够使得时间同步芯片获取到处理器进行时间同步的同步结果,该同步结果将作为时间同步芯片后续时间同步的基础。
在检测到时间同步芯片已经锁定了系统时钟输出的时间后,第二同步模块506可以控制时间同步芯片对系统时钟进行时间同步,同时停止处理器对系统时钟的时间同步。此后,系统时钟所接收的同步时间应当是由时间同步芯片输出的。
应当明白的是,虽然时间同步芯片对系统时钟的时间同步过程与处理器对系统时钟的时间同步过程大体类似,但是,在一些实施例中,时间同步芯片会对收发的报文数据进行滑窗滤波处理,因此可以防止系统时钟的时间同步结果受到网络震荡与干扰噪声的影响。所以,本实施例提供的时间同步装置50,能够综合处理器进行时间同步时同步收敛快的优点以及时间同步芯片进行时间同步时同步稳定性好、同步精度高的优点。
在一些实施例中,时间同步协议可以是PTP协议,时间同步芯片可以是1588功能芯片,或者是具有与1588功能芯片相似功能的用于时间同步的其他芯片。1588功能芯片在报文发包速率上比处理器运行PTP协议栈的方式存在较大的优势,可以很好的应对频率恢复等对报文收发速率要求较高的场景。
本实施例提供的时间同步装置,首先采用处理器运行时间同步协议栈,对系统时钟进行时间同步,从而时间时间同步快速收敛。在确定系统时钟的时间同步处于稳定状态后,可以切换采用时间同步芯片,以处理器的时间同步结果为基础继续进行后续时间同步,从而使得时间同步拥有较好的同步精度与稳定性,提升系统时钟的同步效果。
由于时间同步芯片具有较好的报文收发速率,因此,适合对系统时钟进行频率同步,能够应对频率回复等场景的需求。
在一些实施例中,假定时间同步协议为1588时间同步协议,即PTP协议,时间同步芯片为1588功能芯片,不过本领域技术人员应当明白的是,这只是本实施例给出的一种示例,并不是本发明实施例唯一的实现方式。
请参见图6示出的时间同步装置的一种结构示意图:时间同步装置60包括第一同步模块602、同步检测模块604、第二同步模块606以外,还包括异常处置模块608,其中第一同步模块602、同步检测模块604、第二同步模块606与图5中各模块的功能对应类似,而异常处理模块608,配置为 在同步芯片处于异常状态时,控制处理器继续根据时间同步协议对系统时钟进行时间同步。下面对时间同步装置60对从设备系统时钟进行时间同步的过程进行介绍:
第一同步模块602控制处理器根据时间同步协议运行时间同步协议栈,与主设备进行报文交互,并根据报文时间戳计算与主设备之间的时间偏差,并根据该时间偏差对系统时钟的时间进行调整。应当理解的是,处理器在运行时间同步协议栈的时候,是通过控制从设备的通信单元与主设备进行报文收发。
在第一同步模块602控制处理器运行时间同步协议栈对系统时钟进行时间同步时,同步检测模块604可以检测系统时钟的时间同步是否达到稳定状态。若同步检测模块604的判断结果为是,则说明系统时钟的时间同步当前已达到稳定状态,因此,第二同步模块606可以开始工作。否则的话说明系统时钟的时间同步尚未达到稳定状态,所以会由第一同步模块602继续工作。在一些实施例中,同步检测模块604检测系统时钟的时间同步是否达到稳定状态,可以检测系统时钟与主设备之间的时间偏差Δt小于预设偏差ΔTh的连续次数是否达到预设次数。
应当理解的是,预设次数的取值与当前同步的网络环境相关。例如,在有同步以太网支持的同步环境下,可以适当减小预设次数的取值,在不支持同步以太网,如单纯的1588同步环境下,可以适当增大预设次数的取值。同样地,ΔTh的取值也与当前同步的网络环境有关,在有同步以太网支持的同步环境下,ΔTh的取值可以适当减小,在不支持同步以太网,如单纯1588同步的环境下,可以适当增大ΔTh的取值。不过ΔTh的取值不能低于从设备所支持的同步精度,例如对于自身支持的时间精度为8ns的从设备,ΔTh取值应当大于等于8ns。考虑到处理器的同步精度不高,因此,对于自身支持的时间精度为8ns的从设备,ΔTh取值通常大于8ns。
在同步检测模块604检测到系统时钟的时间同步达到稳定状态之后,第二同步模块606可以控制系统时钟向时间同步芯片输出时间,即让系统时钟将处理器的时间同步结果传输给时间同步芯片。
在确保时间同步芯片锁定系统时钟的时间后,第二同步模块606控制进行切换,让系统时钟根据时间同步芯片的输出进行时间同步,此时,处理器不需要再运行时间同步协议栈与主设备进行报文交互,因此可以在极大程度上降低处理器的处理开销。另外,由于时间同步芯片运行时间同步协议栈进行报文收发的速度可以满足频率恢复的要求,因此,在控制时间同步芯片继续对系统时钟进行时间同步后,也可以对系统时钟的频率与主设备的频率进行同步。
在控制时间同步芯片对系统时钟进行时间同步的同时,异常处置模块608会对时间同步芯片的工作进行检测,以确定时间同步芯片是否处于异常状态,例如时间同步芯片是否故障等,如果确定时间同步芯片处于异常状态,则进入异常处置模块608切换由处理器对系统时钟进行时间同步,让系统时钟不再根据时间同步芯片的输出进行时间同步,此时,异常处置模块608可以控制关闭时间同步芯片。另外,异常处置模块608还可以让从设备发出告警信息,以提示从设备的管理人员时间同步芯片异常,让管理人员及时对异常情况进行处理。图4示出了一种网络设备检测到1588功能芯片故障后,向管理人员发出提示信息的一种显示界面示意图,应当理解的是,除了通过显示对管理人员进行提示的方式以外,网络设备还可以通过发出提示音,发出提示语音等方式进行告警。
另外,在重新切回由处理器对系统时钟进行时间同步以后,第二同步模块606将不再根据系统时钟的时间同步达到稳定状态来进行时间同步方式的切换,因此同步检测模块604也不需要再检测系统时钟的时间同步是否达到稳定状态。所以同步检测模块604和第二同步模块606均可以处于 休眠状态。
在一些实施例中,时间同步装置可以部署在网络设备上,其中第一同步模块、同步检测模块、第二同步模块以及异常处置模块的功能均可以通过网络设备的处理器来实现。
本发明实施例提供的时间同步装置,不仅综合了采用处理器运行协议栈进行时间同步的方案与采用时间同步芯片进行时间同步的方案各自的优点,使得整个时间同步过程表现出同步收敛速度快,同步精度高,同步稳定性好等优点;而且,还可以利用时间同步芯片报文收发速度快的优点对系统时钟进行频率同步。在采用时间同步芯片对系统时钟进行时间同步的过程中,从设备还会监测时间同步芯片是否故障,并在时间同步芯片不能正常工作时,切换到由处理器继续进行时间同步,避免了时间同步芯片发生硬件故障的情况下,无法输出或者输出时钟异常,严重影响系统正常工作的问题。
本发明实施例还提供一种计算机可读存储介质,该计算机可读存储介质中可以存储有一个或多个可供一个或多个处理器读取、编译并执行的计算机程序,在本实施例中,该计算机可读存储介质可以存储有时间同步程序,该时间同步程序可供一个或多个处理器执行实现本发明实施例提供的前述时间同步方法。
本发明实施例还提供一种网络设备,请参见图7示出的网络设备7的硬件结构示意图:
网络设备7包括处理器71、存储器72、时间同步芯片73、通信单元74以及配置为实现处理器71分别同存储器72、时间同步芯片73、通信单元74三者之间通信连接的通信总线75,其中存储器72可以为前述存储有时间同步程序的存储介质。处理器71可以读取存储器72中存储的时间同步程序,进行编译并执行实现本发明实施例提供的前述时间同步方法。
在本发明实施例中,网络设备7的处理器71根据时间同步程序对本设备的系统时钟进行时间同步,可以根据1588时间同步协议进行,并且,时间同步芯片73也可以是1588功能芯片。下面对网络设备7的时间同步过程进行简单介绍:
处理器71可以运行时间同步协议栈,例如1588时间同步协议栈,控制通信单元74与主设备进行报文交互,根据报文时间戳计算本设备与主设备之间的时间偏差,并根据该时间偏差对本设备的系统时间进行同步调整。处理器71在运行协议栈对系统时钟的时间进行同步的同时,还会检测系统时钟的时间同步是否已达到稳定状态,如果检测结果为是,则处理器71通知时间同步芯片73继续对系统时钟的时间进行同步。在一些实施例中,处理器71可以通知系统时钟,例如FPGA芯片向时间同步芯片73输出时间,在确定时间同步芯片73锁定系统时钟的时间后,处理器71可以停止运行时间同步协议栈,由时间同步芯片73独立运行时间同步协议栈对系统时钟进行同步。
另外,在时间同步芯片73对系统时钟进行同步的同时,处理器71还可以对时间同步芯片73的工作状态进行监测,如果确定时间同步芯片73处于异常状态,例如时间同步芯片73故障,则处理器71将继续运行协议栈对系统时钟进行时间同步。与此同时,处理器71可以控制关闭异常的时间同步芯片73,避免时间同步芯片73向系统时钟输出错误的同步信息。
对于网络设备7的时间同步的其他细节,可以参见前述实施例的介绍,这里不再赘述。
本实施例提供的网络设备及计算机可读存储介质,确保系统时钟时间同步的同步收敛速度快,同步精度高,同步稳定性好。同时,在时间同步芯片故障后,还能即时切换到由处理器继续进行时间同步,避免了时间同步芯片发生硬件故障影响系统正常工作的问题。
显然,本领域的技术人员应该明白,上述本发明实施例的各模块或各步骤可以用通用的计算装置来实现,它们可以集中在单个的计算装置上,或者分布在多个计算装置所组成的网络上,在一些实施例中,它们可以用计算装置可执行的程序代码来实现,从而,可以将它们存储在计算机存储介质(只读存储器(ROM,Read-Only Memory)/随机存取存储器(RAM,Random Access Memory)、磁碟、光盘)中由计算装置来执行,并且在某些情况下,可以以不同于此处的顺序执行所示出或描述的步骤,或者将它们分别制作成各个集成电路模块,或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。所以,本发明不限制于任何特定的硬件和软件结合。
以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明,不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干简单推演或替换,都应当视为属于本发明的保护范围。

Claims (10)

  1. 一种时间同步方法,包括:
    处理器根据时间同步协议对系统时钟进行时间同步;
    在确定所述系统时钟的时间同步达到稳定状态后,切换由时间同步芯片继续对所述系统时钟进行时间同步。
  2. 如权利要求1所述的时间同步方法,其中,所述切换由同步芯片继续对所述系统时钟进行时间同步包括:
    控制所述系统时钟向所述时间同步芯片输出时间;
    在所述时间同步芯片锁定所述系统时钟的时间后,控制所述时间同步芯片对所述系统时钟进行时间同步,并停止所述处理器对所述系统时钟的时间同步。
  3. 如权利要求1所述的时间同步方法,其中,所述确定所述系统时钟的时间同步达到稳定状态包括:
    确定本设备与所述主设备间的时间偏差Δt小于预设偏差ΔTh的次数达到预设次数。
  4. 如权利要求3所述的时间同步方法,其中,所述确定本设备与所述主设备间的时间偏差Δt小于预设偏差ΔTh的次数达到预设次数包括:
    确定本设备与所述主设备间的时间偏差Δt小于预设偏差ΔTh的连续次数是否达到预设次数。
  5. 如权利要求1所述的时间同步方法,其中,所述时间同步协议为网络测量和控制系统的精密时钟同步协议标准PTP。
  6. 如权利要求1-5任一项所述的时间同步方法,其中,所述控制所述同步芯片继续对所述系统时钟进行时间同步之后,还包括:
    在所述同步芯片处于异常状态时,控制所述处理器继续根据所述时间同步协议对所述系统时钟进行时间同步。
  7. 一种时间同步装置,包括:
    第一同步模块,配置为根据时间同步协议对系统时钟进行时间同步;
    同步检测模块,配置为检测所述系统时钟的时间同步是否达到稳定状态;
    第二同步模块,配置为在确定所述系统时钟的时间同步达到稳定状态后,切换由时间同步芯片继续对系统时钟进行时间同步。
  8. 一种网络设备,所述网络设备包括处理器、存储器、时间同步芯片、通信单元及通信总线;
    所述通信总线,配置为实现所述处理器分别同所述存储器、所述时间同步芯片以及所述通信单元之间的连接通信;
    所述处理器,配置为执行存储器中存储的一个或者多个程序,以实现如权利要求1至6中任一项所述的时间同步方法的步骤。
  9. 如权利要求8所述的网络设备,其中,所述时间同步芯片为1588功能芯片。
  10. 一种计算机可读存储介质,所述计算机可读存储介质存储有一个或者多个程序,所述一个或者多个程序可被一个或者多个处理器执行,以实现如权利要求1至6中任一项所述的时间同步方法的步骤。
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