WO2019239648A1 - 撮像装置及び内視鏡 - Google Patents

撮像装置及び内視鏡 Download PDF

Info

Publication number
WO2019239648A1
WO2019239648A1 PCT/JP2019/007605 JP2019007605W WO2019239648A1 WO 2019239648 A1 WO2019239648 A1 WO 2019239648A1 JP 2019007605 W JP2019007605 W JP 2019007605W WO 2019239648 A1 WO2019239648 A1 WO 2019239648A1
Authority
WO
WIPO (PCT)
Prior art keywords
image sensor
identification information
control signal
clock
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2019/007605
Other languages
English (en)
French (fr)
Inventor
智晴 荻原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Olympus Corp
Original Assignee
Olympus Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Olympus Corp filed Critical Olympus Corp
Publication of WO2019239648A1 publication Critical patent/WO2019239648A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • A61B1/04—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances
    • A61B1/045—Control thereof
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B23/00—Telescopes, e.g. binoculars; Periscopes; Instruments for viewing the inside of hollow bodies; Viewfinders; Optical aiming or sighting devices
    • G02B23/24—Instruments or systems for viewing the inside of hollow bodies, e.g. fibrescopes

Definitions

  • the present invention relates to an imaging apparatus and an endoscope that can individually control a plurality of imaging elements.
  • bus standard communication standard
  • I2C Inter-Integrated Circuit
  • asynchronous 1-Wire registered trademark
  • a master device that requests data reading and writing, and a slave device that receives data and sends data in response to a request from the master device. Further, a plurality of slave devices are connected to one master device, and the master device can control the plurality of slave devices.
  • individual identification numbers for example, 64-bit IDs
  • the master device individually controls the plurality of slave devices by giving an identification number to a control signal transmitted to the slave device.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide an imaging apparatus and an endoscope that can give identification information from a master device to a slave device after the manufacture of an electronic device.
  • the imaging device of one embodiment of the present invention receives a control unit that outputs a control signal for controlling an imaging element and the control signal to which the same identification information as the first identification information held by the imaging unit is received,
  • the first image sensor that operates based on the control signal and the control signal to which the same identification information as the second identification information held by itself is received
  • the second image sensor that operates based on the control signal.
  • a clock circuit capable of individually supplying clocks for driving the first and second imaging elements, and the control unit uses the clock circuit to generate the first imaging element.
  • the clock is supplied to In the state where the supply of the clock to the second image sensor is stopped, the control signal for giving the first identification information is transmitted, and the first image sensor is transmitted by the clock circuit.
  • the control signal for giving the second identification information is transmitted, and the first image sensor Receives the control signal for giving the first identification information in the driving state, and operates to hold the first identification information, and the second image sensor is in the driving state, the second image sensor When the control signal for giving the identification information of 2 is received, the second identification information is held.
  • the first and second imaging elements included in the imaging device according to the one aspect are provided at a distal end portion of the insertion portion.
  • An imaging apparatus includes a control unit that transmits a control signal via a connected first control line, and the control signal that is transmitted from the control unit via the first control line. And receiving the control signal to which the same identification information as the first identification information held by itself is given, is transmitted through the connected second control line.
  • a first image sensor that operates based on the control signal, and an element that receives the control signal transmitted from the first image sensor via the second control line, and is held by itself When the control signal to which the same identification information as the second identification information is given is received, the second image sensor that operates based on the control signal is connected to the first and second image sensors, And driving the first and second image sensors.
  • a clock circuit capable of individually supplying a clock for causing the clock to be supplied to the first image sensor by the clock circuit, and for the clock to the second image sensor.
  • the control signal for giving the first identification information is transmitted, the clock circuit stops the supply of the clock to the first image sensor, and the first
  • the control signal for giving the second identification information is transmitted in a state where the clock is supplied to the second image sensor, and the first image sensor transmits the first identification information in the drive state.
  • the control signal for giving is received, the first identification information is operated to hold, and the second imaging element gives the second identification information in a driving state. Upon receiving the said control signal, it operates to hold the second identification information.
  • the first and second imaging elements provided in the imaging device according to the other aspect are provided at a distal end portion of the insertion portion.
  • FIG. 1 is a diagram illustrating an example of an overall configuration of an endoscope system including an imaging device according to the first embodiment.
  • FIG. 2 illustrates an imaging unit, a cable, and an FPGA according to the first embodiment. It is a figure for demonstrating a detailed structure.
  • an endoscope system 1 includes an endoscope 2 as an imaging device, a processor 3, and a monitor 4.
  • the endoscope 2 transmits to the imaging unit 11, an imaging unit 11 provided at the distal end of the insertion unit to be inserted into the subject, an imaging signal transmitted from the imaging unit 11, a clock transmitted to the imaging unit 11, and the imaging unit 11.
  • the cable 20 which transmits a control signal etc. and the connector 21 provided in the base end side of the cable 20 are provided.
  • the endoscope 2 is configured to be detachably connected to the processor 3 via a connector 21.
  • the connector 21 is provided with an FPGA (Field Programmable Gate Array) 22.
  • the FPGA 22 has a clock circuit 23.
  • the FPGA 22 transmits a control signal and the like to the imaging unit 11 and receives an imaging signal transmitted from the imaging unit 11.
  • the FPGA 22 outputs the input imaging signal to the image processing unit 31.
  • the clock circuit 23 provided in the FPGA 22 can generate clocks CLK1, CLK2, CLK3, and CLK4, which will be described later, and supply them to the imaging unit 11.
  • the endoscope 2 includes an operation unit (not shown) on the proximal end side of the elongated insertion unit.
  • the operation section is provided with a bending operation knob for bending the bending section provided in the insertion section, various operation switches for performing various operations of the endoscope 2, and the like.
  • the processor 3 includes an image processing unit 31.
  • the image processing unit 31 performs predetermined image processing on the imaging signal output from the FPGA 22 to generate a video signal, and outputs the video signal to the monitor 4.
  • the monitor 4 displays the video signal from the image processing unit 31.
  • the imaging unit 11 includes a plurality (four in the present embodiment) of image sensors 12, 13, 14, and 15.
  • the imaging unit 11 includes four image sensors 12, 13, 14, and 15.
  • the present invention is not limited to this, and for example, two, three, or five or more image sensors are included. You may have.
  • the image sensors 12, 13, 14, and 15 that are slave devices can receive data and send data in response to a request from the FPGA 22 that is a master device.
  • the FPGA 22 as the master device is provided in the connector 21 of the endoscope 2, but may be provided in the operation unit of the endoscope 2 or the processor 3, for example.
  • the image sensors 12, 13, 14 and 15 have registers 12a, 13a, 14a and 15a, respectively.
  • the registers 12a, 13a, 14a, and 15a can hold various data such as control data and device ID, which will be described later, transmitted to the image sensors 12, 13, 14, and 15, respectively.
  • the FPGA 22 as a control unit is connected to the image sensors 12, 13, 14 and 15 via a control line 41 as a first control line.
  • the image sensors 12, 13, 14, and 15 of the present embodiment are connected in parallel through the control line 41 in the imaging unit 11.
  • the image sensor 12 as the first image sensor can receive control data (control signal) transmitted from the FPGA 22 via the control line 41.
  • the image sensor 13 as the second image sensor can receive control data (control signal) transmitted from the FPGA 22 via the control line 41.
  • the image sensor 14 can receive control data (control signal) transmitted from the FPGA 22 via the control line 41.
  • the image sensor 15 can receive control data (control signal) transmitted from the FPGA 22 via the control line 41.
  • the FPGA 22 is connected to the image sensors 12, 13, 14 and 15 via clock signal lines 45, 46, 47 and 48, respectively.
  • the FPGA 22 can transmit clocks CLK1, CLK2, CLK3, and CLK4 to the image sensors 12, 13, 14, and 15 using the clock signal lines 45, 46, 47, and 48, respectively.
  • the FPGA 22 is connected to the image sensors 12, 13, 14 and 15 via the imaging signal lines 49, 50, 51 and 52, respectively.
  • Each of the image sensors 12, 13, 14, and 15 can transmit an imaging signal obtained by imaging a subject to the FPGA 22 via the imaging signal lines 49, 50, 51, and 52.
  • the cable 20 that connects the FPGA 22 and the imaging unit 11 includes the control line 41 for transmitting the control data, the clock signal lines 45 to 48 for transmitting the clocks CLK1 to CLK4, and the imaging signal. Imaging signal lines 49 to 52 for transmission are provided.
  • the cable 20 is also provided with a power line and a GND line (not shown).
  • the FPGA 22 transmits control data to the image sensors 12, 13, 14, and 15 using the control line 41.
  • This control data is data for controlling the image sensor 12, 13, 14 or 15.
  • the image sensors 12, 13, 14 and 15 cannot recognize whether the control data is the control data transmitted to itself. Therefore, in this embodiment, every time the power of the processor 3 is turned on, the FPGA 22 performs a process of writing a device ID into the registers 12a, 13a, 14a, and 15a of the image sensors 12, 13, 14, and 15.
  • the FPGA 22 adds the device ID of the image sensor 12, 13, 14 or 15 to be transmitted to the control data and transmits it.
  • the image sensors 12, 13, 14 and 15 detect whether the control data is transmitted to itself by referring to the device ID added to the control data. Capture control data. As a result, the FPGA 22 can individually control the image sensors 12, 13, 14 and 15.
  • FIG. 3 is a flowchart for explaining an example of a process flow for writing a device ID to the image sensors 12 to 15, and FIG. 4 explains an example of a process flow for writing a device ID to the image sensors 12 to 15. It is a timing chart for. Note that the processing in FIG. 3 is executed each time the power of the processor 3 is turned on.
  • the FPGA 22 outputs the clock CLK1 and the device ID for the image sensor 12 (S1). At this time, the FPGA 22 stops the clocks CLK2, CLK3, and CLK4. The clock CLK1 is transmitted to the image sensor 12 via the clock signal line 45. The device ID for the image sensor 12 as control data is transmitted to the image sensor 12 via the control line 41.
  • the FPGA 22 transmits a device ID (“0001”) for the image sensor 12, which is first identification information, to the image sensor 12 using the control line 41. Accordingly, the image sensor 12 writes the device ID for the image sensor 12 as the first identification information in the register 12a based on the clock CLK1.
  • the FPGA 22 outputs the clock CLK2 and the device ID for the image sensor 13 (S2). At this time, the FPGA 22 stops the clocks CLK1, CLK3, and CLK4. The clock CLK2 is transmitted to the image sensor 13 via the clock signal line 46. The device ID for the image sensor 13 as control data is transmitted to the image sensor 13 via the control line 41.
  • the FPGA 22 transmits a device ID (“0010”) for the image sensor 13, which is second identification information, to the image sensor 13 using the control line 41.
  • the image sensor 13 writes the device ID for the image sensor 13 as the second identification information in the register 13a based on the clock CLK2.
  • the FPGA 22 outputs the clock CLK3 and the device ID for the image sensor 14 (S3). At this time, the FPGA 22 stops the clocks CLK1, CLK2, and CLK4. The clock CLK3 is transmitted to the image sensor 14 via the clock signal line 47. Further, the device ID for the image sensor 14 as control data is transmitted to the image sensor 14 via the control line 41.
  • the FPGA 22 transmits a device ID (“0011”) for the image sensor 14, which is third identification information, to the image sensor 14 using the control line 41.
  • the image sensor 14 writes the device ID for the image sensor 14 as the third identification information in the register 14a based on the clock CLK3.
  • the FPGA 22 outputs the clock CLK4 and the device ID for the image sensor 15 (S4). At this time, the FPGA 22 stops the clocks CLK1, CLK2, and CLK3. The clock CLK4 is transmitted to the image sensor 15 via the clock signal line 48. The device ID for the image sensor 15 as control data is transmitted to the image sensor 15 via the control line 41.
  • the FPGA 22 transmits a device ID (“0100”) for the image sensor 15, which is fourth identification information, to the image sensor 15 using the control line 41.
  • the image sensor 15 writes the device ID for the image sensor 15 as the fourth identification information in the register 15a based on the clock CLK4.
  • the FPGA 22 determines whether or not device IDs are written in all the image sensors 12 to 15 (S5).
  • the FPGA 22 refers to the header information of the data (imaging signal) transmitted from the image sensors 12, 13, 14, and 15, for example, so that the device ID is normally written in the image sensors 12, 13, 14, and 15. Determine whether or not.
  • the process returns to S1. On the other hand, if the FPGA 22 determines that the device IDs have been written in all the image sensors 12 to 15 (S5: YES), it ends the process.
  • the FPGA 22 when transmitting control data for designating an exposure time to the image sensor 13, for example, the FPGA 22 has a device ID of the device to be transmitted (in this example, an image in this example).
  • the device ID “0010”) of the sensor 13 is added.
  • data for designating the exposure time in this example, “11111010” is added after the device ID.
  • Such control data is transmitted to the image sensors 12, 13, 14 and 15 through the control line 41.
  • the FPGA 22 supplies the clocks CLK1, CLK2, CLK3, and CLK4 to the image sensors 12, 13, 14, and 15 via the clock signal lines 45, 46, 47, and 48, respectively.
  • the image sensor 13 recognizes that it is the control data transmitted to itself by referring to the device ID included in the control data, and takes in the control data. As a result, the image sensor 13 can capture the subject image with the exposure time specified (set) by the FPGA 22.
  • control data and the clock CLK1 are also supplied to the image sensor 12, the image sensor 12 does not capture the control data because the device ID included in the control data is not its own device ID. Similarly, the image sensors 14 and 15 do not capture control data because the device ID included in the control data is not its own device ID.
  • the FPGA 22 can assign device IDs to the image sensors 12, 13, 14 and 15, respectively, and can control the image sensors 12, 13, 14 and 15 individually.
  • identification information can be given from the master device to the slave device after the electronic device is manufactured.
  • one control line 41 for transmitting control data is provided between the FPGA 22 and the image sensors 12, 13, 14, and 15.
  • one control line for transmitting control data from the FPGA 22 to the image sensors 12 to 15 of the imaging unit 11 can be provided in the cable 20, and the cable 20 and the cable 20 are inserted.
  • the insertion part of the endoscope 2 can be reduced in diameter.
  • the processing of FIG. 3 is executed every time the power of the processor 3 is turned on, and the device ID is written in the registers 12a to 15a of the image sensors 12 to 15.
  • this is not limitative.
  • the processing of FIG. 3 is not performed each time the processor 3 is powered on. May be.
  • the image sensors 12, 13, 14, and 15 each include a nonvolatile memory
  • the image sensors 12, 13, 14, and 15 each have a nonvolatile memory even when the power supply to the endoscope 2 is turned off.
  • the device ID written in can be held. Therefore, if the process of FIG. 3 is executed only once after the endoscope 2 is manufactured, the image sensors 12, 13, 14 and 15 can each hold their own device ID even when the power is turned off. it can.
  • FIG. 5 is a flowchart for explaining another example of the process flow of writing the device ID into the image sensors 12 to 15.
  • the same processes as those in FIG. 5 are identical processes as those in FIG. 5.
  • the FPGA 22 determines whether device IDs are written in all the image sensors 12 to 15 (S11).
  • the FPGA 22 determines whether or not a device ID is written in the image sensors 12, 13, 14, and 15 by referring to header information of data transmitted from the image sensors 12, 13, 14, and 15, for example.
  • the FPGA 22 determines that the device IDs are not written in all the image sensors 12 to 15 (S11: NO) If the FPGA 22 determines that the device IDs are not written in all the image sensors 12 to 15 (S11: NO), the FPGA 22 proceeds to the process of S1. That is, if the FPGA 22 determines that the device IDs are not written in all the image sensors 12 to 15, the FPGA 22 writes the device IDs in the image sensors 12 to 15 (S1 to S4) and the devices in the image sensors 12 to 15 A determination process (S5) of whether or not the ID has been normally written is performed.
  • the FPGA 22 determines that the device IDs are written in all the image sensors 12 to 15 (S11: YES), the process is terminated. That is, when each of the image sensors 12 to 15 has a nonvolatile memory and the device ID is written in each of the nonvolatile memories of the image sensors 12 to 15, the FPGA 22 assigns the device ID to the image sensors 12 to 15.
  • the processing ends without performing the writing processing (S1 to S4) and the determination processing (S5) of whether or not the device ID is normally written in the image sensors 12 to 15.
  • FIG. 6 is a diagram for explaining a detailed configuration of the imaging unit, the cable, and the FPGA according to the second embodiment.
  • the same components as those in FIG. 6 are identical to FIG. 6, the same components as those in FIG.
  • the FPGA 22 as a control unit is connected to the image sensor 12 via a control line 41 as a first control line.
  • the image sensor 12 is connected to the image sensor 13 through a control line 42 as a second control line. Further, the image sensor 13 is connected to the image sensor 14 via the control line 43, and the image sensor 14 is connected to the image sensor 15 via the control line 44.
  • the image sensors 12, 13, 14, and 15 of this embodiment are connected in series to the FPGA 22 via the control lines 41, 42, 43, and 44.
  • the image sensor 12 as the first image sensor can receive control data (control signal) transmitted from the FPGA 22 via the control line 41.
  • the image sensor 13 as the second image sensor can receive control data transmitted from the image sensor 12 via the control line 42.
  • the image sensor 14 can receive control data transmitted from the image sensor 13 via the control line 43.
  • the image sensor 15 can receive control data transmitted from the image sensor 14 via the control line 44.
  • the FPGA 22 transmits control data to the image sensor 12 using the control line 41.
  • This control data is data for controlling the image sensor 12, 13, 14 or 15.
  • the image sensor 12 transmits control data to the image sensor 13 using the control line 42. Further, the image sensor 13 transmits control data to the image sensor 14 using the control line 43. Further, the image sensor 14 transmits control data to the image sensor 15 using the control line 44.
  • the image sensors 12, 13, 14 and 15 cannot recognize whether the control data is the control data transmitted to itself. Therefore, in this embodiment, every time the power of the processor 3 is turned on, the FPGA 22 performs a process of writing a device ID into the registers 12a, 13a, 14a, and 15a of the image sensors 12, 13, 14, and 15.
  • the FPGA 22 adds the device ID of the image sensor 12, 13, 14 or 15 to be transmitted to the control data and transmits it.
  • the image sensors 12, 13, 14 and 15 detect whether the control data is transmitted to itself by referring to the device ID added to the control data. Capture control data. As a result, the FPGA 22 can individually control the image sensors 12, 13, 14 and 15.
  • the FPGA 22 can allocate device IDs to the image sensors 12, 13, 14, and 15, respectively, and can control the image sensors 12, 13, 14, and 15 individually.
  • identification information can be given from the master device to the slave device after manufacturing the electronic device, as in the first embodiment.
  • the image sensors 12, 13, 14, and 15 are each configured to include a nonvolatile memory instead of the registers 12a, 13a, 14a, and 15a, as in the modification of the first embodiment, the image sensors 12, 13, A process of writing its own device ID only once in the nonvolatile memory included in each of 14 and 15 may be performed.
  • each step in the flowchart in the present specification may be executed in a different order for each execution by changing the execution order and performing a plurality of steps at the same time as long as it does not contradict its nature.

Landscapes

  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Optics & Photonics (AREA)
  • Surgery (AREA)
  • Biomedical Technology (AREA)
  • Animal Behavior & Ethology (AREA)
  • Radiology & Medical Imaging (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Engineering & Computer Science (AREA)
  • Biophysics (AREA)
  • Heart & Thoracic Surgery (AREA)
  • Medical Informatics (AREA)
  • Molecular Biology (AREA)
  • Pathology (AREA)
  • General Health & Medical Sciences (AREA)
  • Public Health (AREA)
  • Veterinary Medicine (AREA)
  • Astronomy & Astrophysics (AREA)
  • General Physics & Mathematics (AREA)
  • Endoscopes (AREA)
  • Instruments For Viewing The Inside Of Hollow Bodies (AREA)

Abstract

撮像装置は、ＦＰＧＡ２２と、イメージセンサ１２と、イメージセンサ１３と、クロック回路２３とを備る。ＦＰＧＡ２２は、イメージセンサ１２にクロックが供給され、かつ、イメージセンサ１３にクロックの供給が停止されている状態において、第１の識別情報を付与するための制御信号を送信し、イメージセンサ１２にクロックの供給が停止され、かつ、イメージセンサ１３にクロックが供給されている状態において、第２の識別情報を付与するための制御信号を送信し、イメージセンサ１２は、第１の識別情報を付与するための制御信号を受信すると、第１の識別情報を保持し、イメージセンサ１３は、第２の識別情報を付与するための前記制御信号を受信すると、第２の識別情報を保持する。

Description

撮像装置及び内視鏡
　本発明は、複数の撮像素子を個別に制御することができる撮像装置及び内視鏡に関する。
　従来、データの伝送を行うバス規格（通信規格）として、同期式のＩ２Ｃ（Inter-Integrated Circuit）、あるいは、非同期式の１－Ｗｉｒｅ（登録商標）等が存在する。
　これらの通信方式では、データの読み取り及び書き込みの要求を行うマスターデバイスと、マスターデバイスの要求に応じてデータを受け取る及びデータを送出するスレーブデバイスとが設けられる。さらに、１つのマスターデバイスに対して複数のスレーブデバイスを接続され、マスターデバイスは、複数のスレーブデバイスを制御可能となっている。
　１つのマスターデバイスが複数のスレーブデバイスを個別に制御するために、複数のスレーブデバイスのそれぞれに個別の識別番号（例えば６４ビットＩＤ）が登録されている。マスターデバイスは、複数のスレーブデバイスを個別に制御する際に、スレーブデバイスに送信する制御信号に識別番号を付与することで、複数のスレーブデバイスを個別に制御している。
　しかしながら、マスターデバイスと複数のスレーブデバイスとが搭載された電子機器を製造する際に、製造されるそれぞれの電子機器に対して、スレーブデバイスの識別番号をマスターデバイスに登録する作業を行わなければならなかった。そのため、電子機器の製造に係る工数が増加する要因となっている。
　本発明は、上記事情に鑑みてなされたもので、電子機器の製造後において、マスターデバイスからスレーブデバイスへ識別情報を付与することができる撮像装置及び内視鏡を提供することを目的とする。
　本発明の一態様の撮像装置は、撮像素子を制御する制御信号を出力する制御部と、自身が保持する第１の識別情報と同一の識別情報が付与された前記制御信号を受信すると、前記制御信号に基づいて動作する第１の撮像素子と、自身が保持する第２の識別情報と同一の識別情報が付与された前記制御信号を受信すると、前記制御信号に基づいて動作する第２の撮像素子と、前記制御部から出力された前記制御信号を前記第１の撮像素子及び前記第２の撮像素子に対して伝送する制御線と、前記第１及び前記第２の撮像素子に接続され、かつ、前記第１及び前記第２の撮像素子に対して駆動させるためのクロックを個別に供給可能なクロック回路と、を備え、前記制御部は、前記クロック回路により、前記第１の撮像素子にクロックが供給され、かつ、前記第２の撮像素子にクロックの供給が停止されている状態において、前記第１の識別情報を付与するための前記制御信号を送信し、前記クロック回路により、前記第１の撮像素子にクロックの供給が停止され、かつ、前記第２の撮像素子にクロックが供給されている状態において、前記第２の識別情報を付与するための前記制御信号を送信し、前記第１の撮像素子は、駆動状態において前記第１の識別情報を付与するための前記制御信号を受信すると、前記第１の識別情報を保持するように動作し、前記第２の撮像素子は、駆動状態において前記第２の識別情報を付与するための前記制御信号を受信すると、前記第２の識別情報を保持するように動作する。
　また、本発明の一態様の内視鏡は、上記一態様の前記撮像装置が備える前記第１及び前記第２の撮像素子が、挿入部の先端部に設けられている。
　本発明の他の態様の撮像装置は、接続される第１の制御線を介して制御信号を送信する制御部と、前記第１の制御線を介して前記制御部から送信される前記制御信号を受信し、接続される第２の制御線を介して前記制御信号を送信する素子であって、自身が保持する第１の識別情報と同一の識別情報が付与された前記制御信号を受信すると、前記制御信号に基づいて動作する第１の撮像素子と、前記第２の制御線を介して前記第１の撮像素子から送信された前記制御信号を受信する素子であって、自身が保持する第２の識別情報と同一の識別情報が付与された前記制御信号を受信すると、前記制御信号に基づいて動作する第２の撮像素子と、前記第１及び前記第２の撮像素子に接続され、かつ、前記第１及び前記第２の撮像素子に対して駆動させるためのクロックを個別に供給可能なクロック回路と、を備え、前記制御部は、前記クロック回路により、前記第１の撮像素子にクロックが供給され、かつ、前記第２の撮像素子にクロックの供給が停止されている状態において、前記第１の識別情報を付与するための前記制御信号を送信し、前記クロック回路により、前記第１の撮像素子にクロックの供給が停止され、かつ、前記第２の撮像素子にクロックが供給されている状態において、前記第２の識別情報を付与するための前記制御信号を送信し、前記第１の撮像素子は、駆動状態において前記第１の識別情報を付与するための前記制御信号を受信すると、前記第１の識別情報を保持するように動作し、前記第２の撮像素子は、駆動状態において前記第２の識別情報を付与するための前記制御信号を受信すると、前記第２の識別情報を保持するように動作する。
　また、本発明の他の態様の内視鏡は、上記他の態様の前記撮像装置が備える前記第１及び前記第２の撮像素子が、挿入部の先端部に設けられている。
第１の実施形態に係わる内視鏡システムの全体構成の一例を説明する図である。 第１の実施形態に係わる撮像部、ケーブル及びＦＰＧＡの詳細な構成を説明するための図である。 イメージセンサ１２～１５にデバイスＩＤを書き込む処理の流れの一例を説明するためのフローチャートである。 イメージセンサ１２～１５にデバイスＩＤを書き込む処理の流れの一例を説明するためのタイミングチャートである。 イメージセンサ１２～１５にデバイスＩＤを書き込む処理の流れの他の例を説明するためのフローチャートである。 第２の実施形態に係わる撮像部、ケーブル及びＦＰＧＡの詳細な構成を説明するための図である。
　以下、図面を参照して本発明の実施形態を説明する。
（第１の実施形態）
　図１は、第１の実施形態に係わる撮像装置を備えた内視鏡システムの全体構成の一例を説明する図であり、図２は、第１の実施形態に係わる撮像部、ケーブル及びＦＰＧＡの詳細な構成を説明するための図である。
　図１に示すように、内視鏡システム１は、撮像装置としての内視鏡２と、プロセッサ３と、モニタ４とを有して構成されている。
　内視鏡２は、被検体に挿入される挿入部の先端部に設けられた撮像部１１と、撮像部１１から送信される撮像信号、撮像部１１に送信するクロック、撮像部１１に送信する制御信号等を伝送するケーブル２０と、ケーブル２０の基端側に設けられたコネクタ２１とを備える。内視鏡２は、コネクタ２１を介してプロセッサ３に着脱自在に接続されるように構成されている。
　コネクタ２１には、ＦＰＧＡ（Field Programmable Gate Array）２２が設けられている。ＦＰＧＡ２２は、クロック回路２３を有している。ＦＰＧＡ２２は、撮像部１１に対して制御信号等を送信するとともに、撮像部１１から送信された撮像信号が入力される。ＦＰＧＡ２２は、入力された撮像信号を画像処理部３１に出力する。
　ＦＰＧＡ２２に設けられたクロック回路２３は、後述するクロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３及びＣＬＫ４を生成し、撮像部１１に供給することができる。また、内視鏡２は、細長の挿入部の基端側に図示しない操作部を備える。この操作部には、挿入部に設けられた湾曲部を湾曲操作させるための湾曲操作ノブ、及び、内視鏡２の各種操作を行うための各種操作スイッチ等が設けられている。
　プロセッサ３は、画像処理部３１を有して構成されている。画像処理部３１は、ＦＰＧＡ２２から出力された撮像信号に対して所定の画像処理を施して映像信号を生成し、モニタ４に出力する。モニタ４は、画像処理部３１からの映像信号を表示する。
　図２に示すように、撮像部１１は、複数（本実施形態では４つ）のイメージセンサ１２、１３、１４及び１５を有している。なお、撮像部１１は、４つのイメージセンサ１２、１３、１４及び１５を有しているが、これに限定されることなく、例えば、２つ、３つ、あるいは、５つ以上のイメージセンサを有していてもよい。
　スレーブデバイスであるイメージセンサ１２、１３、１４及び１５は、マスターデバイスであるＦＰＧＡ２２の要求に応じてデータを受け取る及びデータを送出することができる。なお、マスターデバイスであるＦＰＧＡ２２は、内視鏡２のコネクタ２１に設けられているが、例えば、内視鏡２の操作部、あるいは、プロセッサ３に設けられていてもよい。
　また、イメージセンサ１２、１３、１４及び１５は、それぞれレジスタ１２ａ、１３ａ、１４ａ及び１５ａを有している。レジスタ１２ａ、１３ａ、１４ａ及び１５ａは、イメージセンサ１２、１３、１４及び１５のそれぞれに送信された後述する制御データ及びデバイスＩＤ等の各種データを保持することができる。
　制御部としてのＦＰＧＡ２２は、第１の制御線としての制御線４１を介してイメージセンサ１２、１３、１４及び１５に接続されている。このように、本実施形態のイメージセンサ１２、１３、１４及び１５は、撮像部１１内において制御線４１を介して並列接続されている。
　第１の撮像素子としてのイメージセンサ１２は、ＦＰＧＡ２２から制御線４１を介して送信された制御データ（制御信号）を受信することができる。また、第２の撮像素子としてのイメージセンサ１３は、ＦＰＧＡ２２から制御線４１を介して送信された制御データ（制御信号）を受信することができる。また、イメージセンサ１４は、ＦＰＧＡ２２から制御線４１を介して送信された制御データ（制御信号）を受信することができる。さらに、また、イメージセンサ１５は、ＦＰＧＡ２２から制御線４１を介して送信された制御データ（制御信号）を受信することができる。
　また、ＦＰＧＡ２２は、クロック信号線４５、４６、４７及び４８を介してイメージセンサ１２、１３、１４及び１５にそれぞれ接続されている。ＦＰＧＡ２２は、クロック信号線４５、４６、４７及び４８を用いて、イメージセンサ１２、１３、１４及び１５にクロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３及びＣＬＫ４をそれぞれ送信することができる。
　また、ＦＰＧＡ２２は、撮像信号線４９、５０、５１及び５２を介してイメージセンサ１２、１３、１４及び１５にそれぞれ接続されている。イメージセンサ１２、１３、１４及び１５は、それぞれ被写体を撮像した撮像信号を撮像信号線４９、５０、５１及び５２を介してＦＰＧＡ２２に送信することができる。
　このように、ＦＰＧＡ２２と撮像部１１とを接続するケーブル２０には、制御データを送信するための制御線４１、クロックＣＬＫ１～ＣＬＫ４を送信するためのクロック信号線４５～４８、及び、撮像信号を送信するための撮像信号線４９～５２が設けられている。なお、ケーブル２０には、図示しない電源線及びＧＮＤ線も設けられている。
　ＦＰＧＡ２２は、制御線４１を用いて制御データをイメージセンサ１２、１３、１４及び１５に送信する。この制御データは、イメージセンサ１２、１３、１４または１５を制御するためのデータである。
　このとき、イメージセンサ１２、１３、１４及び１５は、制御データが自身に送信された制御データかを認識できない。そのため、本実施形態では、プロセッサ３の電源がＯＮされる度に、ＦＰＧＡ２２がイメージセンサ１２、１３、１４及び１５のレジスタ１２ａ、１３ａ、１４ａ及び１５ａにデバイスＩＤを書き込む処理を行う。
　そして、ＦＰＧＡ２２は、送信対象となるイメージセンサ１２、１３、１４または１５のデバイスＩＤを制御データに付加して送信する。イメージセンサ１２、１３、１４及び１５は、制御データに付加されたデバイスＩＤを参照することで、自身に送信された制御データか否かを検出し、自身に送信された制御データの場合、その制御データを取り込む。これにより、ＦＰＧＡ２２は、イメージセンサ１２、１３、１４及び１５を個別に制御することができるようになっている。
　次に、このように構成された内視鏡２がイメージセンサ１２～１５にデバイスＩＤを書き込む動作について説明する。
　図３は、イメージセンサ１２～１５にデバイスＩＤを書き込む処理の流れの一例を説明するためのフローチャートであり、図４は、イメージセンサ１２～１５にデバイスＩＤを書き込む処理の流れの一例を説明するためのタイミングチャートである。なお、図３の処理は、プロセッサ３の電源がＯＮされる度に実行される。
　まず、プロセッサ３の電源がＯＮされ、内視鏡２に電源が供給されると、ＦＰＧＡ２２は、クロックＣＬＫ１及びイメージセンサ１２用のデバイスＩＤを出力する（Ｓ１）。このとき、ＦＰＧＡ２２は、クロックＣＬＫ２、ＣＬＫ３、ＣＬＫ４を停止している。クロックＣＬＫ１は、クロック信号線４５を介してイメージセンサ１２に送信される。また、制御データとしてのイメージセンサ１２用のデバイスＩＤは、制御線４１を介してイメージセンサ１２に送信される。
　より具体的には、図４に示すように、ＦＰＧＡ２２は、制御線４１を用いて第１の識別情報であるイメージセンサ１２用のデバイスＩＤ（"０００１"）をイメージセンサ１２に送信する。これにより、イメージセンサ１２は、クロックＣＬＫ１に基づいて、第１の識別情報であるイメージセンサ１２用のデバイスＩＤをレジスタ１２ａに書き込む。
　次に、ＦＰＧＡ２２は、クロックＣＬＫ２及びイメージセンサ１３用のデバイスＩＤを出力する（Ｓ２）。このとき、ＦＰＧＡ２２は、クロックＣＬＫ１、ＣＬＫ３、ＣＬＫ４を停止している。クロックＣＬＫ２は、クロック信号線４６を介してイメージセンサ１３に送信される。また、制御データとしてのイメージセンサ１３用のデバイスＩＤは、制御線４１を介してイメージセンサ１３に送信される。
　より具体的には、図４に示すように、ＦＰＧＡ２２は、制御線４１を用いて第２の識別情報であるイメージセンサ１３用のデバイスＩＤ（"００１０"）をイメージセンサ１３に送信する。これにより、イメージセンサ１３は、クロックＣＬＫ２に基づいて、第２の識別情報であるイメージセンサ１３用のデバイスＩＤをレジスタ１３ａに書き込む。
　次に、ＦＰＧＡ２２は、クロックＣＬＫ３及びイメージセンサ１４用のデバイスＩＤを出力する（Ｓ３）。このとき、ＦＰＧＡ２２は、クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ４を停止している。クロックＣＬＫ３は、クロック信号線４７を介してイメージセンサ１４に送信される。また、制御データとしてのイメージセンサ１４用のデバイスＩＤは、制御線４１を介してイメージセンサ１４に送信される。
　より具体的には、図４に示すように、ＦＰＧＡ２２は、制御線４１を用いて第３の識別情報であるイメージセンサ１４用のデバイスＩＤ（"００１１"）をイメージセンサ１４に送信する。これにより、イメージセンサ１４は、クロックＣＬＫ３に基づいて、第３の識別情報であるイメージセンサ１４用のデバイスＩＤをレジスタ１４ａに書き込む。
　次に、ＦＰＧＡ２２は、クロックＣＬＫ４及びイメージセンサ１５用のデバイスＩＤを出力する（Ｓ４）。このとき、ＦＰＧＡ２２は、クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３を停止している。クロックＣＬＫ４は、クロック信号線４８を介してイメージセンサ１５に送信される。また、制御データとしてのイメージセンサ１５用のデバイスＩＤは、制御線４１を介してイメージセンサ１５に送信される。
　より具体的には、図４に示すように、ＦＰＧＡ２２は、制御線４１を用いて第４の識別情報であるイメージセンサ１５用のデバイスＩＤ（"０１００"）をイメージセンサ１５に送信する。これにより、イメージセンサ１５は、クロックＣＬＫ４に基づいて、第４の識別情報であるイメージセンサ１５用のデバイスＩＤをレジスタ１５ａに書き込む。
　最後に、ＦＰＧＡ２２は、全てのイメージセンサ１２～１５にデバイスＩＤが書き込まれたか否かを判定する（Ｓ５）。ＦＰＧＡ２２は、例えば、イメージセンサ１２、１３、１４及び１５から送信されたデータ（撮像信号）のヘッダ情報を参照することで、イメージセンサ１２、１３、１４及び１５にデバイスＩＤが正常に書き込まれたか否かを判定する。
　ＦＰＧＡ２２は、全てのイメージセンサ１２～１５にデバイスＩＤが書き込まれていないと判定した場合（Ｓ５：ＮＯ）、Ｓ１の処理に戻る。一方、ＦＰＧＡ２２は、全てのイメージセンサ１２～１５にデバイスＩＤが書き込まれたと判定した場合（Ｓ５：ＹＥＳ）、処理を終了する。
　図４に示すように、ＦＰＧＡ２２は、例えばイメージセンサ１３に対して露光時間を指定するための制御データを送信する場合、制御データの先頭に送信対象であるデバイスのデバイスＩＤ（この例では、イメージセンサ１３のデバイスＩＤである"００１０"）を付加する。そして、デバイスＩＤの後に露光時間を指定するためのデータ（この例では、"１１１１１０１０"）を付加する。
　このような制御データは、制御線４１を介してイメージセンサ１２、１３、１４及び１５に送信される。また、ＦＰＧＡ２２は、クロック信号線４５、４６、４７及び４８を介してクロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３及びＣＬＫ４のそれぞれをイメージセンサ１２、１３、１４及び１５に供給する。
　イメージセンサ１３は、制御データに含まれるデバイスＩＤを参照することで、自身に送信された制御データであることを認識し、制御データを取り込む。これにより、イメージセンサ１３は、ＦＰＧＡ２２によって指定（設定）された露光時間で被写体像を撮像することができる。
　イメージセンサ１２にも制御データ及びクロックＣＬＫ１が供給されているが、イメージセンサ１２は、制御データに含まれるデバイスＩＤが自身のデバイスＩＤではないため、制御データを取り込むことがない。同様に、イメージセンサ１４及び１５は、制御データに含まれるデバイスＩＤが自身のデバイスＩＤではないため、制御データを取り込むことがない。
　以上の処理により、ＦＰＧＡ２２は、イメージセンサ１２、１３、１４及び１５にそれぞれデバイスＩＤを割り振ることができ、イメージセンサ１２、１３、１４及び１５を個別に制御することができる。
　よって、本実施形態の内視鏡システムによれば、電子機器の製造後において、マスターデバイスからスレーブデバイスへ識別情報を付与することができる。
　また、従来では、調歩同期式で複数のイメージセンサ１２～１５を制御する場合、調歩同期式ではチップセレクト信号が存在しないため、ＦＰＧＡ２２とイメージセンサ１２～１５との間に制御データを送信する制御線がそれぞれ設けられていた。
　これに対し、本実施形態では、ＦＰＧＡ２２とイメージセンサ１２、１３、１４及び１５との間に制御データを送信する制御線４１が１本設けられている。
　この結果、本実施形態では、ＦＰＧＡ２２から撮像部１１のイメージセンサ１２～１５に制御データを送信する制御線をケーブル２０内において１本にすることができ、ケーブル２０及びケーブル２０が挿通される内視鏡２の挿入部を細径化することができる。
（変形例）
　上述した実施形態では、プロセッサ３の電源が投入される度に図３の処理を実行し、イメージセンサ１２～１５のレジスタ１２ａ～１５ａにデバイスＩＤを書き込んでいたが、これ限定されることはない。例えば、イメージセンサ１２、１３、１４及び１５がレジスタ１２ａ、１３ａ、１４ａ及び１５ａに代わりそれぞれ不揮発性メモリを備える構成の場合、プロセッサ３の電源が投入される度に図３の処理を実行しなくてもよい。
　イメージセンサ１２、１３、１４及び１５がそれぞれ不揮発性メモリを備えている場合、イメージセンサ１２、１３、１４及び１５は、内視鏡２への電源の供給がＯＦＦされても、それぞれ不揮発性メモリに書き込まれたデバイスＩＤを保持することができる。そのため、内視鏡２の製造後に１回だけ図３の処理を実行すれば、イメージセンサ１２、１３、１４及び１５は、電源がＯＦＦされた場合でも、それぞれ自身のデバイスＩＤを保持することができる。
　図５は、イメージセンサ１２～１５にデバイスＩＤを書き込む処理の流れの他の例を説明するためのフローチャートである。なお、図５において、図３と同一の処理については同一の符号を付して説明を省略する。
　まず、プロセッサ３の電源がＯＮされ、内視鏡２に電源が供給されると、ＦＰＧＡ２２は、全てのイメージセンサ１２～１５にデバイスＩＤが書き込まれているか否かを判定する（Ｓ１１）。ＦＰＧＡ２２は、例えば、イメージセンサ１２、１３、１４及び１５から送信されたデータのヘッダ情報を参照することで、イメージセンサ１２、１３、１４及び１５にデバイスＩＤが書き込まれたか否かを判定する。
　ＦＰＧＡ２２は、全てのイメージセンサ１２～１５にデバイスＩＤが書き込まれていない判定した場合（Ｓ１１：ＮＯ）、Ｓ１の処理に進む。すなわち、ＦＰＧＡ２２は、全てのイメージセンサ１２～１５にデバイスＩＤが書き込まれていない判定した場合、イメージセンサ１２～１５にデバイスＩＤを書き込む処理（Ｓ１～Ｓ４）、及び、イメージセンサ１２～１５にデバイスＩＤが正常に書き込まれたか否かの判定処理（Ｓ５）を行う。
　一方、ＦＰＧＡ２２は、全てのイメージセンサ１２～１５にデバイスＩＤが書き込まれていると判定した場合（Ｓ１１：ＹＥＳ）、処理を終了する。すなわち、イメージセンサ１２～１５がそれぞれ不揮発性メモリを有し、イメージセンサ１２～１５の不揮発性メモリにそれぞれデバイスＩＤが書き込まれている状態の場合、ＦＰＧＡ２２は、イメージセンサ１２～１５にデバイスＩＤを書き込む処理（Ｓ１～Ｓ４）、及び、イメージセンサ１２～１５にデバイスＩＤが正常に書き込まれたか否かの判定処理（Ｓ５）を行わずに、処理を終了する。
　以上の処理により、イメージセンサ１２～１５にデバイスＩＤを書き込む必要がない場合、Ｓ１～Ｓ５の処理を行わないため、上述した実施形態よりもプロセッサ３の電源が投入された際の内視鏡２の処理量を軽減させることができる。
（第２の実施形態）
　次に、第２の実施形態について説明する。
　図６は、第２の実施形態に係わる撮像部、ケーブル及びＦＰＧＡの詳細な構成を説明するための図である。なお、図６において、図２と同様の構成については、同一の符号を付して説明を省略する。
　制御部としてのＦＰＧＡ２２は、第１の制御線としての制御線４１を介してイメージセンサ１２に接続されている。また、イメージセンサ１２は、第２の制御線としての制御線４２を介してイメージセンサ１３と接続されている。さらに、イメージセンサ１３は、制御線４３を介してイメージセンサ１４と接続され、イメージセンサ１４は、制御線４４を介してイメージセンサ１５と接続されている。このように、本実施形態のイメージセンサ１２、１３、１４及び１５は、制御線４１、４２、４３及び４４を介してＦＰＧＡ２２に直列接続されている。
　第１の撮像素子としてのイメージセンサ１２は、ＦＰＧＡ２２から制御線４１を介して送信された制御データ（制御信号）を受信することができる。また、第２の撮像素子としてのイメージセンサ１３は、イメージセンサ１２から制御線４２を介して送信された制御データを受信することができる。また、イメージセンサ１４は、イメージセンサ１３から制御線４３を介して送信された制御データを受信することができる。さらに、また、イメージセンサ１５は、イメージセンサ１４から制御線４４を介して送信された制御データを受信することができる。
　ＦＰＧＡ２２は、制御線４１を用いて制御データをイメージセンサ１２に送信する。この制御データは、イメージセンサ１２、１３、１４または１５を制御するためのデータである。イメージセンサ１２は、制御線４２を用いて制御データをイメージセンサ１３に送信する。また、イメージセンサ１３は、制御線４３を用いて制御データをイメージセンサ１４に送信する。さらに、イメージセンサ１４は、制御線４４を用いて制御データをイメージセンサ１５に送信する。
　このとき、イメージセンサ１２、１３、１４及び１５は、制御データが自身に送信された制御データかを認識できない。そのため、本実施形態では、プロセッサ３の電源がＯＮされる度に、ＦＰＧＡ２２がイメージセンサ１２、１３、１４及び１５のレジスタ１２ａ、１３ａ、１４ａ及び１５ａにデバイスＩＤを書き込む処理を行う。
　そして、ＦＰＧＡ２２は、送信対象となるイメージセンサ１２、１３、１４または１５のデバイスＩＤを制御データに付加して送信する。イメージセンサ１２、１３、１４及び１５は、制御データに付加されたデバイスＩＤを参照することで、自身に送信された制御データか否かを検出し、自身に送信された制御データの場合、その制御データを取り込む。これにより、ＦＰＧＡ２２は、イメージセンサ１２、１３、１４及び１５を個別に制御することができるようになっている。
　なお、イメージセンサ１２、１３、１４及び１５のレジスタ１２ａ、１３ａ、１４ａ及び１５ａにデバイスＩＤを書き込む処理については、図３の処理と同様のため、説明を省略する。
　以上により、ＦＰＧＡ２２は、イメージセンサ１２、１３、１４及び１５にそれぞれデバイスＩＤを割り振ることができ、イメージセンサ１２、１３、１４及び１５を個別に制御することができる。
　よって、本実施形態の内視鏡システムによれば、第１の実施形態と同様に、電子機器の製造後において、マスターデバイスからスレーブデバイスへ識別情報を付与することができる。
　なお、イメージセンサ１２、１３、１４及び１５がレジスタ１２ａ、１３ａ、１４ａ及び１５ａに代わりそれぞれ不揮発性メモリを備える構成の場合、第１の実施形態の変形例と同様に、イメージセンサ１２、１３、１４及び１５のそれぞれが備える不揮発性メモリに自身のデバイスＩＤを１回だけ書き込む処理を行うようにしてもよい。
　なお、本明細書におけるフローチャート中の各ステップは、その性質に反しない限り、実行順序を変更し、複数同時に実行し、あるいは実行毎に異なった順序で実行してもよい。
　本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
　本出願は、２０１８年６月１１日に日本国に出願された特願２０１８－１１１３２７号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲に引用されるものとする。

Claims (16)

  1. 　撮像素子を制御する制御信号を出力する制御部と、
    　自身が保持する第１の識別情報と同一の識別情報が付与された前記制御信号を受信すると、前記制御信号に基づいて動作する第１の撮像素子と、
    　自身が保持する第２の識別情報と同一の識別情報が付与された前記制御信号を受信すると、前記制御信号に基づいて動作する第２の撮像素子と、
    　前記制御部から出力された前記制御信号を前記第１の撮像素子及び前記第２の撮像素子に対して伝送する制御線と、
    　前記第１及び前記第２の撮像素子に接続され、かつ、前記第１及び前記第２の撮像素子に対して駆動させるためのクロックを個別に供給可能なクロック回路と、
    　を備え、
    　前記制御部は、
    　前記クロック回路により、前記第１の撮像素子にクロックが供給され、かつ、前記第２の撮像素子にクロックの供給が停止されている状態において、前記第１の識別情報を付与するための前記制御信号を送信し、
    　前記クロック回路により、前記第１の撮像素子にクロックの供給が停止され、かつ、前記第２の撮像素子にクロックが供給されている状態において、前記第２の識別情報を付与するための前記制御信号を送信し、
    　前記第１の撮像素子は、駆動状態において前記第１の識別情報を付与するための前記制御信号を受信すると、前記第１の識別情報を保持するように動作し、
    　前記第２の撮像素子は、駆動状態において前記第２の識別情報を付与するための前記制御信号を受信すると、前記第２の識別情報を保持するように動作する、
    　ことを特徴とする撮像装置。
  2. 　前記第１の撮像素子にクロックが供給されて、かつ、前記第２の撮像素子にクロックの供給が停止されている状態において、
    　前記第１の撮像素子は、前記制御部から送信される前記第１の識別情報を付与するための前記制御信号を認識して、自身の識別情報として前記第１の識別情報を保持し、
    　前記第２の撮像素子は、前記制御部から送信されて前記第１の撮像素子を通過した前記第１の識別情報を付与するための前記制御信号を認識しない、
    　ことを特徴とする請求項１に記載の撮像装置。
  3. 　前記第１の撮像素子にクロックの供給が停止されて、かつ、前記第２の撮像素子にクロックが供給されている状態において、
    　前記第１の撮像素子は、前記制御部から送信された前記第２の識別情報を付与するための前記制御信号を認識せず、
    　前記第２の撮像素子は、前記制御部から送信されて前記第１の撮像素子を通過した前記第２の識別情報を付与するための前記制御信号を認識して、自身の識別情報として前記第２の識別情報を保持する、
    　ことを特徴とする請求項２に記載の撮像装置。
  4. 　前記制御部は、電源が投入された際に、前記第１及び前記第２の撮像素子がそれぞれ前記第１及び前記第２の識別情報を保持しているか否かを判定し、前記第１及び前記第２の撮像素子がそれぞれ前記第１及び前記第２の識別情報を保持していないと判定した場合、前記クロック回路により前記第１の識別情報を付与するための前記制御信号及び前記第２の識別情報を付与するための前記制御信号のそれぞれを前記第１及び前記第２の撮像素子に送信する、
    　ことを特徴とする請求項１に記載の撮像装置。
  5. 　前記制御部は、前記電源が投入された際に、前記第１及び前記第２の撮像素子がそれぞれ前記第１及び前記第２の識別情報を保持していると判定した場合、前記クロック回路により前記第１の識別情報を付与するための前記制御信号及び前記第２の識別情報を付与するための前記制御信号のそれぞれを前記第１及び前記第２の撮像素子に送信しない、
    　ことを特徴とする請求項４に記載の撮像装置。
  6. 　請求項１に記載の前記撮像装置が備える前記第１及び前記第２の撮像素子は、挿入部の先端部に設けられている、
    　ことを特徴とする内視鏡。
  7. 　前記第１の制御線は、前記第１及び前記第２の撮像素子が設けられている前記先端部と、前記挿入部の湾曲操作を行う操作部と、を繋ぐ細長の前記挿入部の内部に配設されている、
    　ことを特徴とする請求項６に記載の内視鏡。
  8. 　前記第２の制御線は、前記第１及び前記第２の撮像素子が設けられている前記先端部の内部に配設されている、
    　ことを特徴とする請求項７に記載の内視鏡。
  9. 　接続される第１の制御線を介して制御信号を送信する制御部と、
    　前記第１の制御線を介して前記制御部から送信される前記制御信号を受信し、接続される第２の制御線を介して前記制御信号を送信する素子であって、自身が保持する第１の識別情報と同一の識別情報が付与された前記制御信号を受信すると、前記制御信号に基づいて動作する第１の撮像素子と、
    　前記第２の制御線を介して前記第１の撮像素子から送信された前記制御信号を受信する素子であって、自身が保持する第２の識別情報と同一の識別情報が付与された前記制御信号を受信すると、前記制御信号に基づいて動作する第２の撮像素子と、
    　前記第１及び前記第２の撮像素子に接続され、かつ、前記第１及び前記第２の撮像素子に対して駆動させるためのクロックを個別に供給可能なクロック回路と、
    　を備え、
    　前記制御部は、
    　前記クロック回路により、前記第１の撮像素子にクロックが供給され、かつ、前記第２の撮像素子にクロックの供給が停止されている状態において、前記第１の識別情報を付与するための前記制御信号を送信し、
    　前記クロック回路により、前記第１の撮像素子にクロックの供給が停止され、かつ、前記第２の撮像素子にクロックが供給されている状態において、前記第２の識別情報を付与するための前記制御信号を送信し、
    　前記第１の撮像素子は、駆動状態において前記第１の識別情報を付与するための前記制御信号を受信すると、前記第１の識別情報を保持するように動作し、
    　前記第２の撮像素子は、駆動状態において前記第２の識別情報を付与するための前記制御信号を受信すると、前記第２の識別情報を保持するように動作する、
    　ことを特徴とする撮像装置。
  10. 　前記第１の撮像素子にクロックが供給されて、かつ、前記第２の撮像素子にクロックの供給が停止されている状態において、
    　前記第１の撮像素子は、前記制御部から送信される前記第１の識別情報を付与するための前記制御信号を認識して、自身の識別情報として前記第１の識別情報を保持し、
    　前記第２の撮像素子は、前記制御部から送信されて前記第１の撮像素子を通過した前記第１の識別情報を付与するための前記制御信号を認識しない、
    　ことを特徴とする請求項９に記載の撮像装置。
  11. 　前記第１の撮像素子にクロックの供給が停止されて、かつ、前記第２の撮像素子にクロックが供給されている状態において、
    　前記第１の撮像素子は、前記制御部から送信された前記第２の識別情報を付与するための前記制御信号を認識せず、
    　前記第２の撮像素子は、前記制御部から送信されて前記第１の撮像素子を通過した前記第２の識別情報を付与するための前記制御信号を認識して、自身の識別情報として前記第２の識別情報を保持する、
    　ことを特徴とする請求項１０に記載の撮像装置。
  12. 　前記制御部は、電源が投入された際に、前記第１及び前記第２の撮像素子がそれぞれ前記第１及び前記第２の識別情報を保持しているか否かを判定し、前記第１及び前記第２の撮像素子がそれぞれ前記第１及び前記第２の識別情報を保持していないと判定した場合、前記クロック回路により前記第１の識別情報を付与するための前記制御信号及び前記第２の識別情報を付与するための前記制御信号のそれぞれを前記第１及び前記第２の撮像素子に送信する、
    　ことを特徴とする請求項９に記載の撮像装置。
  13. 　前記制御部は、前記電源が投入された際に、前記第１及び前記第２の撮像素子がそれぞれ前記第１及び前記第２の識別情報を保持していると判定した場合、前記クロック回路により前記第１の識別情報を付与するための前記制御信号及び前記第２の識別情報を付与するための前記制御信号のそれぞれを前記第１及び前記第２の撮像素子に送信しない、
    　ことを特徴とする請求項１２に記載の撮像装置。
  14. 　請求項９に記載の前記撮像装置が備える前記第１及び前記第２の撮像素子は、挿入部の先端部に設けられている、
    　ことを特徴とする内視鏡。
  15. 　前記第１の制御線は、前記第１及び前記第２の撮像素子が設けられている前記先端部と、前記挿入部の湾曲操作を行う操作部と、を繋ぐ細長の前記挿入部の内部に配設されている、
    　ことを特徴とする請求項１４に記載の内視鏡。
  16. 　前記第２の制御線は、前記第１及び前記第２の撮像素子が設けられている前記先端部の内部に配設されている、
    　ことを特徴とする請求項１５に記載の内視鏡。
PCT/JP2019/007605 2018-06-11 2019-02-27 撮像装置及び内視鏡 Ceased WO2019239648A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-111327 2018-06-11
JP2018111327A JP2021180696A (ja) 2018-06-11 2018-06-11 撮像装置及び内視鏡

Publications (1)

Publication Number Publication Date
WO2019239648A1 true WO2019239648A1 (ja) 2019-12-19

Family

ID=68842488

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/007605 Ceased WO2019239648A1 (ja) 2018-06-11 2019-02-27 撮像装置及び内視鏡

Country Status (2)

Country Link
JP (1) JP2021180696A (ja)
WO (1) WO2019239648A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115956861A (zh) * 2022-12-30 2023-04-14 厦门颐安智能科技有限公司 一种可重构的多范围检测内窥镜系统
US11819234B2 (en) 2019-03-20 2023-11-21 Covidien Lp Tissue resecting instrument including a rotation lock feature

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05292098A (ja) * 1992-04-07 1993-11-05 Nec Corp アドレス設定方法
JP2003196230A (ja) * 2001-12-28 2003-07-11 Texas Instr Japan Ltd デバイス識別の付与を備えた通信の方法および装置
JP2003325439A (ja) * 2002-05-15 2003-11-18 Olympus Optical Co Ltd カプセル型医療装置
JP2008264312A (ja) * 2007-04-23 2008-11-06 Olympus Medical Systems Corp 撮像システム
WO2015198659A1 (ja) * 2014-06-23 2015-12-30 オリンパス株式会社 撮像装置および内視鏡装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05292098A (ja) * 1992-04-07 1993-11-05 Nec Corp アドレス設定方法
JP2003196230A (ja) * 2001-12-28 2003-07-11 Texas Instr Japan Ltd デバイス識別の付与を備えた通信の方法および装置
JP2003325439A (ja) * 2002-05-15 2003-11-18 Olympus Optical Co Ltd カプセル型医療装置
JP2008264312A (ja) * 2007-04-23 2008-11-06 Olympus Medical Systems Corp 撮像システム
WO2015198659A1 (ja) * 2014-06-23 2015-12-30 オリンパス株式会社 撮像装置および内視鏡装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11819234B2 (en) 2019-03-20 2023-11-21 Covidien Lp Tissue resecting instrument including a rotation lock feature
CN115956861A (zh) * 2022-12-30 2023-04-14 厦门颐安智能科技有限公司 一种可重构的多范围检测内窥镜系统

Also Published As

Publication number Publication date
JP2021180696A (ja) 2021-11-25

Similar Documents

Publication Publication Date Title
CN104199796B (zh) Iic通信方法以及实现iic通信的嵌入式系统
US20040090219A1 (en) System and method for controlling a point-of-load regulator
US20090234998A1 (en) Connection system
CN106793928B (zh) 通信系统
US10939093B2 (en) Image processing device for endoscope that reconfigures image processing circuit based on disconnection time
JP6007509B2 (ja) シリアルｉ／ｆバス制御装置及び撮像装置
CN105677598B (zh) 基于i2c接口快速读取多个mems传感器数据的模块和方法
JP6330873B2 (ja) 撮像装置
TWM508763U (zh) 多主機共用顯示器擴充顯示器識別數據（ｅｄｉｄ）之電子裝置與系統
WO2019239648A1 (ja) 撮像装置及び内視鏡
JP6300202B2 (ja) メモリカード及びメモリカード制御装置
WO2011089740A1 (ja) 内視鏡装置
KR20180003743A (ko) 터치 표시 장치, 터치 시스템, 터치 마스터, 터치 슬레이브 및 터치 센싱 방법
US10372664B2 (en) Host-side transceiver device and transceiver system
JP6633060B2 (ja) 中継デバイス及び医療機器
TWI467433B (zh) 適用於矩陣掃描裝置的驅動系統
JP2013150666A (ja) 内視鏡装置
US8858426B2 (en) Ultrasound endoscope system and control method of ultrasound endoscope system
KR20130061512A (ko) 통신 시스템 및 통신 시스템에서의 데이터 전송 방법
JP6193810B2 (ja) ホスト側送受信装置および送受信システム
CN104272282B (zh) 提供直接显示数据通道（ddc）接口连接以及存储的监视器校准信息的访问设备
WO2013108873A1 (ja) 内視鏡用画像プロセッサ
KR20180003742A (ko) 터치 표시 장치, 터치 시스템, 터치 마스터, 터치 슬레이브 및 통신 방법
TWI836871B (zh) 匯流排系統
US20250089981A1 (en) Extended multiplexed inter-integrated circuit bus for digital endoscopy

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19820242

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19820242

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP