WO2019176858A1 - ゲート駆動装置および複合ゲート駆動装置 - Google Patents

ゲート駆動装置および複合ゲート駆動装置 Download PDF

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gate
circuit
abnormality detection
gate driving
insulated
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康隆 千田
雄介 道下
智貴 鈴木
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株式会社デンソー
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    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit

Definitions

  • the present disclosure relates to a gate driving device and a composite gate driving device.
  • a drive IC as a gate drive device for driving and controlling a plurality of insulated gate semiconductor elements connected in parallel conventionally has driven two to three semiconductor elements in parallel. This is because the parallel usage of four or more semiconductor elements is a rare case, and it is not cost effective to manufacture a dedicated drive IC.
  • This disclosure is intended to provide a gate drive device and a composite gate drive device that can reliably protect an insulated gate semiconductor element when a plurality of gate drive devices are used.
  • a gate driving device for driving a part or all of a plurality of insulated gate semiconductor elements connected in parallel, wherein the plurality of insulated gate types are driven according to a control signal given from the outside.
  • a gate drive circuit for driving part or all of the gates of the semiconductor element; an abnormality detection circuit for detecting an abnormal state of at least one of the insulated gate semiconductor element and the internal circuit; and outputting an abnormality detection signal; and the abnormality detection
  • the abnormality detection signal is output by the circuit, the abnormality detection signal is transmitted to the outside via the communication path, and the abnormality detection signal transmitted from the outside via the communication path is received, and depending on any of the abnormality detection signals
  • a communication circuit for turning off some or all of the plurality of insulated gate semiconductor elements.
  • the gate drive circuit drives some or all of the gates of the plurality of insulated gate semiconductor elements in accordance with a control signal given from the outside.
  • the abnormality detection circuit when detecting an abnormal state of the insulated gate semiconductor element or an abnormal state occurring in the internal circuit, the abnormality detection circuit outputs an abnormality detection signal.
  • the communication circuit turns off some or all of the plurality of insulated gate semiconductor elements when an abnormality detection signal is output by the abnormality detection circuit or when an abnormality detection signal is received from the outside via the communication path.
  • a plurality of gate drive devices configured as described above can be used to drive a larger number of insulated gate semiconductor elements connected in parallel.
  • the number of driveable insulated gate semiconductor elements can be driven using each gate drive device, whereby all the insulated gate semiconductor elements can be driven.
  • the insulated gate that is controlled by itself can be driven off in accordance with an abnormality detection signal output from the abnormality detection circuit or an abnormality detection signal transmitted from another gate driving device via a communication path.
  • FIG. 1 is a configuration diagram of a gate driving device showing a first embodiment.
  • the figure is a block diagram of a composite gate drive device, The figure is an action explanatory diagram, The figure is an explanatory diagram of a usage pattern of an insulated gate semiconductor element,
  • the figure is a block diagram of a composite gate driving apparatus showing a second embodiment,
  • the figure is an action explanatory diagram,
  • the figure is a block diagram of a composite gate drive apparatus showing a third embodiment
  • the figure is a block diagram of a composite gate driving apparatus showing a fourth embodiment,
  • the figure is a block diagram of a composite gate drive apparatus showing a fifth embodiment
  • the figure is a block diagram of a composite gate driving apparatus showing a sixth embodiment,
  • the figure is a block diagram of the gate drive device showing the seventh embodiment,
  • the figure is a block diagram of a composite gate drive device,
  • the figure is a block diagram of a composite gate drive apparatus showing a seventh embodiment,
  • the figure is a block
  • a plurality of insulated gate semiconductor elements to be driven when used alone are, for example, two IGBTs (Insulated Gate Bipolar Transistors) 1, 2 can be used in a state where the collector and the emitter are connected in parallel with each other in common.
  • Each of the IGBTs 1 and 2 is formed with a sense emitter, and is provided with gate terminals G1 and G2 and current detection terminals A1 and A2.
  • the gate driving device 10 is disposed in a high voltage region that is insulated from the outside.
  • the gate drive device 10 is configured to drive two IGBTs 1 and 2, and includes a gate drive circuit 20, an abnormality detection circuit 30, and a communication circuit 40 inside.
  • the gate drive circuit 20 includes a gate-on circuit 21 and a gate-off circuit 22 for driving the two IGBTs 1 and 2.
  • the gate drive circuit 20 receives a control signal Sc from the outside via the input terminal S1.
  • the gate drive circuit 20 performs on / off drive control by outputting gate drive signals to the gate terminals G1 and G2 via the output terminals C1 and C2 corresponding to the IGBTs 1 and 2, respectively. Further, when the abnormality detection signal is input, the gate drive circuit 20 is turned off when the IGBTs 1 and 2 are driven on, and thereafter holds the off state. Further, when the IGBT 1 and 2 are not driven when the abnormality detection signal is input, the gate drive circuit 20 holds the OFF state without performing the subsequent ON drive.
  • the abnormality detection circuit 30 detects an overcurrent abnormality based on signals output from the current detection terminals A1 and A2 of the IGBTs 1 and 2, and detects an abnormal state in the internal circuit of the gate driving device 10 and outputs an abnormality detection signal. To do.
  • the input terminals D1 and D2 of the abnormality detection circuit 30 are connected to the current detection terminals A1 and A2 of the IGBTs 1 and 2, respectively.
  • the abnormality detection circuit 30 When the abnormality detection circuit 30 detects an abnormal state of the IGBT 1 or 2 or detects an abnormality in the internal circuit of the apparatus, the abnormality detection circuit 30 outputs an abnormality detection signal to the gate drive circuit 20 and detects an abnormality externally via the output terminal P1.
  • the signal Sx is output.
  • the communication circuit 40 includes an output circuit 41 and a receiving circuit 42.
  • the communication circuit 40 is connected to an external communication path CP via the communication terminal T1, and communicates with communication circuits of other gate drive circuits connected to the communication path CP.
  • the communication circuit 40 outputs the abnormality detection signal output from the abnormality detection circuit 30 from the output circuit 41 to the communication path CP, and the reception circuit 42 receives the abnormality detection signal transmitted from the communication path CP.
  • the gate driving device 10 described above can be used alone when driving the two IGBTs 1 and 2, and in this case, the communication circuit 40 is not used.
  • the gate driving circuit 20 turns on or off the IGBTs 1 and 2 in response to the input of the control signal Sc from the outside. Further, when an abnormality detection signal is output by the abnormality detection circuit 30, the IGBTs 1 and 2 are driven off or held in an off state.
  • drive control can be performed by using a plurality of gate driving devices 10.
  • FIG. 2 shows a configuration in the case of driving the semiconductor element portion 100 in a state where four IGBTs 1 to 4 are connected in parallel as a plurality of insulated gate semiconductor elements connected in parallel.
  • a composite gate driving device 200 using two gate driving devices 10 is configured.
  • Two gate driving devices 10A and 10B are connected in parallel and used.
  • the configurations of the gate driving devices 10A and 10B are indicated by subscripts A and B, respectively.
  • the terminals of the gate driving devices 10A and 10B are input terminals S1 and S2, abnormality detection output terminals P1 and P2, output terminals C1 to C4, input terminals D1 to D4, and communication in the order of the gate driving devices 10A and 10B. Terminals T1 and T2 are used. Further, these gate driving devices 10A and 10B are disposed in the high voltage region in a state of being insulated from the outside, and are disposed in the same insulating region.
  • the collectors of the IGBTs 1 to 4 of the semiconductor element unit 100 are connected in common, and the gates are connected to the gate terminals G1 to G4, respectively.
  • the emitters of the IGBTs 1 to 4 are commonly connected, and the sense emitters are commonly connected to the emitters via current detection resistors 1a to 4a, respectively.
  • Common connection points between the sense emitters of the IGBTs 1 to 4 and the current detection resistors 1a to 4a are connected to the current detection terminals A1 to A4.
  • the input terminals S1 and S2 of the two gate driving devices 10A and 10B are connected in common and the control signal Sc is input.
  • the output terminals P1 and P2 output the abnormality detection signals Sx of the respective gate driving devices 10A and 10B to the outside.
  • the output terminals C1 to C4 are connected to the gate terminals G1 to G4 of the semiconductor element unit 100, respectively.
  • the input terminals D1 to D4 are connected to the current detection terminals A1 to A4 of the semiconductor element unit 100, respectively.
  • Communication terminals T1 and T2 of the two gate driving devices 10A and 10B are connected via a communication path CP.
  • the composite gate driving device 200 operates as follows when the gate driving control signal Sc is input from the outside.
  • the gate drive circuits 20A and 20B drive the IGBTs 1 and 2 by the gate-on circuit 21A, and the IGBTs 3 and 4 by the gate-on circuit 21B.
  • the four IGBTs 1 to 4 are turned on.
  • emitter currents are detected by the abnormality detection circuits 30A and 30B of the gate driving devices 10A and 10B, respectively. If an overcurrent flows through the IGBT 1 or 2 during the on-drive of the IGBTs 1 to 4, the abnormality detection circuit 30A of the gate drive device 10A detects a current equal to or higher than the threshold by the voltage of the resistors 1a and 1b connected to the sense emitter. It is determined that an overcurrent has flowed, and an abnormality detection signal is output.
  • the gate-off circuit 22A of the gate drive circuit 20A turns off both the IGBTs 1 and 2, and the output circuit 41A of the communication circuit 40A An abnormality detection signal is output from the communication terminal T1 to the communication path CP.
  • the abnormality detection circuit 30B responds accordingly to the gate drive circuit 20B.
  • the IGBTs 3 and 4 are both turned off by the gate-off circuit 22B.
  • the IGBTs 1 and 2 are turned off, and the communication path CP is connected to the gate drive device 10B.
  • An abnormality detection signal can be transmitted through the network.
  • the IGBTs 3 and 4 can be turned off by the gate driving device 10B.
  • the gate driving device 10B similarly detects this and turns off the IGBTs 3 and 4.
  • an abnormality detection signal is transmitted to the gate driving device 10A side via the communication path CP.
  • the IGBTs 1 and 2 can be turned off by the gate driving device 10A.
  • abnormality detection circuit 30A or 30B detects this, Similarly to the above, all the IGBTs 1 to 4 can be turned off by transmitting an abnormality detection signal to the other gate drive circuit 10B or 10A.
  • the gate drive device 10 or 10A, 10B configured as described above can be used as a gate-on drive function by the gate-on circuit 21 of the gate drive circuit 20, that is, the first function, gate-off, as shown in FIG.
  • the gate-off drive function by the circuit 22, that is, the second function, and the abnormality detection function by the abnormality detection circuit 30, that is, the third function can be selectively used under various conditions.
  • the first condition using the three functions of the gate driving device 10 that is, the first to third functions.
  • the second condition to the fourth condition use the abnormality detection function that is the third function, but do not use the second function, do not use the first function, or do not use both the first and second functions.
  • the fifth condition to the seventh condition are conditions that do not use the third function, and are conditions that use both the first and second functions, do not use the second function, or do not use the first function.
  • the first and fifth conditions have a large on / off driving capability
  • the second and sixth conditions have a large on driving capability
  • the third and seventh conditions have a large off driving capability.
  • the fourth condition can eliminate drive variations between gate drive devices that are driven in parallel.
  • the first condition to the fourth condition can be accurately controlled since the abnormality detection can be performed on all the semiconductor elements
  • the fifth condition to the seventh condition can simplify the abnormality detection circuit. Can do.
  • IGBTs 1 to 4 are used as the insulated gate semiconductor elements.
  • MOSFETs can be used as the insulated gate semiconductor elements, and the material for forming the elements is used.
  • Si silicon
  • SiC silicon carbide
  • FIG. 4 shows a combination of a Si element and a SiC element in a form in which two or more insulated gate semiconductor elements are connected in parallel.
  • conditions 1 and 2 show the case where only two Si elements or only two SiC elements are used.
  • Conditions 3 to 6 use one SiC element and use one, two, three, four or more Si elements, so that a total of two, three, four, five or more elements are used.
  • the conditions for parallel driving are shown.
  • Conditions 7 to 10 use two SiC elements and use one, two, three, four or more Si elements, so that a total of three, four, five, six or more elements are used.
  • the conditions for parallel driving are shown.
  • combination conditions such as using a MOSFET, using an IGBT, or using a mixture as an insulated gate semiconductor element are possible, and various combinations of connecting two or more insulated gate semiconductor elements in parallel are possible. It can be applied to various usage forms.
  • the gate drive device 10 is provided with the communication circuit 40.
  • the abnormality detection circuit 30 detects an abnormality
  • the abnormality detection signal is output from the output circuit 41 to the communication path CP.
  • the abnormality detection signal is received by the receiving circuit 42.
  • the two gate driving devices 10A and 10B are used to control driving by sharing two of the four IGBTs 1 to 4 connected in parallel.
  • the gate driving devices 10A and 10B can receive the state by the communication circuits 40A and 40B. 4 can be turned off.
  • the communication path CP is connected between the two to perform communication. Can communicate with each other. As a result, it is possible to communicate between the gate drive devices 10A and 10B without adding an insulation communication means and the like, and it is possible to perform high-speed communication with a configuration that suppresses cost increase.
  • the gate driving device 10 is configured to drive and control two IGBTs 1 and 2 or IGBTs 3 and 4.
  • the gate driving device 10 is configured to drive and control three insulated gate semiconductor devices. It can also be. In this case, the same effect as described above can be obtained by using two or more gate drive devices in a configuration in which four or more insulated gate gate type semiconductor elements are connected in parallel.
  • FIG. 5 and FIG. 6 show the second embodiment, and the following description will be focused on differences from the first embodiment.
  • the composite gate driving device 201 is configured to use the communication path CP connecting the communication terminals T1 and T2 of the two gate driving devices 10A and 10B as being pulled up to the DC power source DC. is there.
  • the communication path CP is connected to a DC power source DC as a fixed potential via a pull-up resistor 50 as a resistance element.
  • the output circuits 41A and 41B and the receiving circuits 42A and 42B are configured as follows.
  • the communication circuit 40A will be described as a representative.
  • the output circuit 41A of the communication circuit 40A is mainly composed of an N-channel MOSFET 43 and a drive circuit 44 as switching elements.
  • the drain of the MOSFET 43 is connected to the communication terminal T1, and the source is connected to the ground side.
  • a drive signal is given to the gate of the MOSFET 43 from the drive circuit 44.
  • the drain When the MSOFET 43 is in an off state, the drain is in an open state, and in this state, the communication terminal T1 is in a high level state pulled up to the DC power source DC.
  • the MOSFET 43 In the output circuit 41A, the MOSFET 43 is in an off state when no abnormality has occurred.
  • the drive circuit 44 When an abnormality detection signal is output from the abnormality detection circuit 30A, the drive circuit 44 outputs a drive signal to the gate of the MOSFET 43 and turns it on accordingly. As a result, the drain of the MOSFET 43 becomes low level, and the communication path CP becomes low level via the communication terminal T1.
  • the receiving circuit 42A of the communication circuit 40A is configured mainly by the comparator 45.
  • the inverting input terminal of the comparator 45 is connected to the communication terminal T1, and the non-inverting input terminal is given a determination threshold voltage.
  • the comparator 45 outputs a high level abnormality detection signal when the communication terminal T1 becomes low level.
  • the operation of the communication circuits 40A and 40B will be mainly described.
  • the output circuit 41A has the MOSFET 43 in the off state.
  • the drain of the MOSFET 43 is in an open state.
  • the communication path CP becomes High, ie, a high level state pulled up to the DC power source DC, which corresponds to a normal state in which no abnormality has occurred.
  • the receiving circuit 42A is in a low-level output state, that is, a state in which no abnormality is detected because the communication terminal T1 is at a high level.
  • the abnormality detection circuit 30A detects this and outputs an abnormality detection signal.
  • gate off circuit 22A turns off both IGBTs 1 and 2.
  • the MOSFET 43 is turned on and the communication terminal T1 is inverted to a low level. In this state, the communication path CP is at a low level, and an abnormality detection signal is transmitted.
  • the gate drive device 10B since the communication terminal T2 becomes low level via the communication path CP, the input level of the receiving circuit 42B becomes Low as shown in the third stage of FIG. Outputs a high level abnormality detection signal. As a result, as described above, the gate-off circuit 22B turns off the IGBTs 3 and 4.
  • the above operation is abnormal through the communication path CP except that the gate driving circuits 10A and 10B are switched even when an overcurrent flows in the IGBT 3 or 4 or when an abnormality occurs in the internal circuit of the gate driving device 10B. Since the detection signal is transmitted and received, the same operation is executed to turn off all the IGBTs 1 to 4.
  • the same operational effects as those of the first embodiment can be obtained also by the second embodiment.
  • the communication channel CP is pulled up and the output circuits 41A and 41B use the N-channel type MSOFET 43, the MOSFET 43 is turned on when an abnormality is detected, so that the communication channel CP becomes a low level as an abnormality detection signal. Can be set.
  • FIG. 7 shows a third embodiment.
  • a configuration in which the semiconductor element portion 101 in a state where three IGBTs 1 to 3 are connected in parallel is driven is shown.
  • a composite gate driving device 202 using the two gate driving devices 10A and 10B is configured.
  • the two gate driving devices 10A and 10B are wired so that the gate driving circuits 20A and 20B can perform on driving and off driving in common with respect to the three IGBTs 1 to 3.
  • the output terminals of the two gate-on circuits 21A and 21B are both connected to the gates G1 to G3 of the three IGBTs 1 to 3 via the connection circuit 60 from the terminals Ca and Cc.
  • the output terminals of the two gate-off circuits 22A and 22B are both connected to the gates G1 to G3 of the three IGBTs 1 to 3 through the connection circuit 60 from the terminals Cb and Cd.
  • the output terminals C1 and C2 provided corresponding to each of the two insulated gate semiconductor elements are output terminals Ca that integrate the ON output of the gate ON circuit 21A. And an output terminal Cb that integrates the OFF output of the gate-off circuit 22A.
  • the output terminals C3 and C4 provided corresponding to each of the two insulated gate semiconductor elements are output terminals Cc obtained by integrating the ON output of the gate ON circuit 21B, and the gate OFF
  • the output terminal Cd is an integrated output of the circuit 22B.
  • connection circuit 60 is connected from the output terminal Ca to the gates G1 to G3 of the IGBTs 1 to 3 via the gate resistors 6a to 6c, respectively, and from the output terminal Cb to the gates of the IGBTs 1 to 3 via the gate resistors 7a to 7c, respectively. Connected to G1 to G3.
  • the connection circuit 60 is connected from the output terminal Cc to the gates G1 to G3 of the IGBTs 1 to 3 via the gate resistors 8a to 8c, respectively, and from the output terminal Cd to the IGBTs 1 to 3 via the gate resistors 9a to 9c, respectively. Are connected to the gates G1 to G3.
  • the gate resistors 6a to 6c and 8a to 8c used in the connection circuit 60 are provided in a state in which the resistance value is adjusted so that a predetermined gate resistance is obtained when all of the three IGBTs 1 to 3 are turned on. ing.
  • the current detection terminals A1 and A2 of the semiconductor element unit 101 are connected to the input terminals D1 and D2 of the gate driving device 10A, respectively, and the current detection terminal A3 is connected to the input terminal D3 of the gate driving device 10B. Note that the input terminal D4 of the gate driving device 10B is not used.
  • the off operation is also performed simultaneously by connecting the gate off circuits 22A and 22B of the two gate driving devices 10A and 10B in common.
  • the IGBTs 1 to 3 can be configured to be individually turned off.
  • the plurality of gate driving devices 10A and 10B are connected via the connection circuit 60 so as to drive all the IGBTs 1 to 3 at the same time, stable parallel driving is possible. can do. Further, when an abnormality occurs, an abnormality detection signal can be exchanged through the communication channel CP in the same manner as described above, so that all the IGBTs 1 to 3 can be turned off.
  • FIG. 8 shows the fourth embodiment.
  • the function of performing gate-off driving in the event of an abnormality is configured to also serve as the output circuit 41 of the communication circuit 40.
  • the composite gate driving device 203 drives and controls the four IGBTs 1 to 4 constituting the semiconductor element unit 100 by the two gate driving devices 10A and 10B.
  • each of the gate driving devices 10A and 10B is connected to the gates G1 to G4 of the IGBTs 1 to 4 from the output terminals C1 to C4 via the gate resistors 71 to 74, respectively.
  • the OFF circuit 51 is a circuit in which a series circuit of a diode D and a resistor R connected in the forward direction from each output terminal C1 to C4 side is connected in common on the resistor R side, and from the communication path CP side to the gates G1 to G4. It is provided with a diode function that prevents conduction.
  • gate voltage detection circuits 80A and 80B are newly provided, and the communication circuits 40A and 40B are provided with a determination unit 46.
  • the gate voltage detection circuit 80A monitors the gate voltages of the two IGBTs 1 and 2 through the output terminals C1 and C2, and outputs the detection voltage to the determination unit 46 of the communication circuit 40A.
  • the gate voltage detection circuit 80B monitors the gate voltages of the two IGBTs 3 and 4 through the output terminals C3 and C4, and outputs the detection voltage to the determination unit 46 of the communication circuit 40B.
  • Each determination unit 46 of the communication circuits 40A and 40B receives an abnormality detection signal from the abnormality detection circuits 30A and 30B, and receives an abnormality detection signal input from the reception circuits 42A and 42B via the communication path CP.
  • the In this embodiment, the determination unit 46 receives gate voltage detection signals from the gate voltage detection circuits 80A and 80B. When the abnormality detection signal or the gate voltage abnormality described above occurs, the determination unit 46 outputs an off drive signal to the output circuits 41A and 41B to turn on the MOSFET 43.
  • the gate drive circuits 20A and 20B send high level drive signals from the output terminals C1 to C4 to the gates G1 to G4 of the IGBTs 1 to 4. Output.
  • the IGBTs 1 to 4 are turned on, and the communication path CP is held at a high level via the off circuit 51.
  • the communication circuits 40A and 40B hold the MOSFET 43 of the output circuits 41A and 41B in the off state. Therefore, the communication channel CP is kept at a high level.
  • the determination unit 46 of the communication circuit 40A or 40B outputs a signal for outputting the abnormality detection signal to the output circuit 41A or 41B.
  • the MOSFET 43 is turned on based on a signal supplied to the drive circuit 44.
  • the gates G1 to G4 of the IGBTs 1 to 4 are all set to the low level potential through the off circuit 51, and the IGBTs 1 to 4 are turned off. As a result, the ON drive signal output from the gate drive circuits 20A and 20B via the output terminals C1 to C4 is invalidated.
  • the determination unit 46 When the abnormality detection signal is output from the abnormality detection circuit 30A or 30B, the determination unit 46 outputs a signal indicating that an abnormality has occurred in the gate drive circuit 20A or 20B, and the gate-on circuit 21A. And 21B stop the high-level drive signals output from the output terminals C1 to C4, and output the off-drive signals by the gate-off circuits 22A and 22B.
  • the gates G1 to G4 of the IGBTs 1 to 4 are connected to the communication path CP via the off circuit 51, an abnormality detection signal is output in the abnormality detection circuit 30A or 30B.
  • all the IGBTs 1 to 4 can be quickly turned off via the off circuit 51 by inverting the communication path CP to the low level by the output circuits 41A and 41B.
  • FIG. 9 shows the fifth embodiment.
  • the gate drive circuits 20A and 20B are provided with gate-on circuits 21A and 21B, and the gate-off circuits 22A and 22B are omitted. is there.
  • the gate drive circuits 20A and 20B also serve as a gate-off function by the output circuits 41A and 41B of the communication circuits 40A and 40B.
  • the gate-off operation of the IGBTs 1 to 4 in the normal operation is performed by the gate-off circuit 22A or 22B.
  • the off-drive is always performed by the output circuits 41A and 41B.
  • a low level signal is applied to the gates G1 to G4 of the IGBTs 1 to 4 via the 51. Therefore, the fifth embodiment can provide the same effects as those of the fourth embodiment.
  • FIG. 10 shows the sixth embodiment, and the following description will be made on the different parts of the composite gate driving device 205 from the second embodiment.
  • the communication path CP is pulled up by the DC power source DC, but in this embodiment, it is not necessary to use an external pull-up power source, and the inside of the gate driving devices 10A and 10B.
  • the power supply for pull-up is provided.
  • Each of the gate driving devices 10A and 10B includes a voltage source circuit 47 as a pull-up power source in the communication circuits 40A and 40B.
  • the voltage source circuit 47 is connected to the drain of the MOSFET 43 of the output circuits 41A and 41B.
  • the voltage source circuit 47 has a configuration in which a current limiting circuit 47a is provided in the power supply path, and ensures a low level when the MOSFET 43 is in an on state.
  • the voltage source circuit 47 is stabilized as a configuration in which the resistor 53 is interposed in series in the communication path CP. Furthermore, in order to stabilize the voltage source circuit 47, the communication terminals T1 and T2 are connected to the ground, respectively, by connecting a series circuit of a resistor 54 and a capacitor 55. The capacitor 55 functions as a stabilizing capacity. The resistor 54 connected in series with the capacitor 55 can be omitted.
  • the communication path CP is at a high level by the voltage source circuit 47. Pulled up to the state.
  • the capacitor 55 connected to the communication path CP is in a state of being charged to the voltage of the voltage source circuit 47. Further, even when the output voltage of each voltage source circuit 47 of the gate driving devices 10A and 10B has a slight deviation, the resistor 53 keeps the current from flowing.
  • the abnormality detection circuit 30A or 30B detects this and outputs an abnormality detection signal.
  • the output circuit 41A or 41B drives the MOSFET 43 on via the drive circuit 44.
  • the drain of the MOSFET 43 is inverted to the low level, so that the charge of the capacitor 55 is discharged and the communication path CP becomes the low level. Therefore, the effect similar to 2nd Embodiment can be acquired also by such 6th Embodiment.
  • FIG. 11 and FIG. 12 show the seventh embodiment, and only the parts different from the third embodiment will be described below.
  • a semiconductor element portion 100 having a configuration in which four IGBTs 1 to 4 are connected in parallel is used instead of the switching element portion 101 used in the third embodiment.
  • the gate driving devices 10A and 10B provided with the voltage source circuit 47 used in the sixth embodiment are applied.
  • the gate driving device 10A is provided with the voltage source circuit 47 in the communication circuit 40A, similarly to the configuration shown in FIG.
  • the voltage source circuit 47 is provided with a current limiting circuit 47a.
  • the gate driving device 10B is similarly configured.
  • the two gate driving devices 10A and 10B are wired so that the four IGBTs 1 to 4 are commonly turned on and off by the gate driving circuits 20A and 20B.
  • the output terminals of the two gate-on circuits 21A and 21B are both connected to the gates G1 to G4 of the four IGBTs 1 to 4 via the connection circuit 61 from the terminals Ca and Cc.
  • the output terminals of the two gate-off circuits 22A and 22B are both connected to the gates G1 to G4 of the four IGBTs 1 to 4 through the connection circuit 61 from the terminals Cb and Cd.
  • the output terminals C1 and C2 provided corresponding to each of the two insulated gate semiconductor elements are output terminals Ca that integrate the ON output of the gate ON circuit 21A. And an output terminal Cb that integrates the OFF output of the gate-off circuit 22A.
  • the output terminals C3 and C4 provided corresponding to each of the two insulated gate semiconductor elements are output terminals Cc obtained by integrating the ON output of the gate ON circuit 21B, and the gate OFF
  • the output terminal Cd is an integrated output of the circuit 22B.
  • connection circuit 61 is connected from the output terminal Ca to the gates G1 to G4 of the IGBTs 1 to 4 via the gate resistors 6a to 6d, respectively, and from the output terminal Cb to the gates of the IGBTs 1 to 4 via the gate resistors 7a to 7d, respectively.
  • the connection circuit 61 is connected to the gates G1 to G4 of the IGBTs 1 to 4 from the output terminal Cc via the gate resistors 8a to 8d, respectively, and from the output terminal Cd to the IGBTs 1 to 4 via the gate resistors 9a to 9d, respectively.
  • the gate resistors 6a to 6d, 7a to 7d, 8a to 8d, and 9a to 9d used in the connection circuit 61 are set to have predetermined gate resistances when all the four IGBTs 1 to 4 are turned on. ing.
  • the current detection terminals A1 and A2 of the semiconductor element unit 100 are connected to the input terminals D1 and D2 of the gate driving device 10A, respectively.
  • the current detection terminals A3 and A4 are connected to the input terminals D3 and D4 of the gate driving device 10B, respectively. Connected.
  • resistors 53 and 54, a capacitor 55, and the like are connected to the communication path CP connected between the communication terminals T1 and T2 of the gate driving devices 10A and 10B.
  • the function of performing gate-off driving in the event of an abnormality is configured to also use the output circuits 41A and 41B of the communication circuits 40A and 40B.
  • the gate terminals G1 to G4 of the four IGBTs 1 to 4 are connected to the communication terminal T1 through the off circuit 51A, and are connected to the communication terminal T2 through the off circuit 51B.
  • the off circuits 51A and 51B described above are connected in series on the resistor R side with a series circuit of a diode D and a resistor R, which are connected in the forward direction from the gate terminals G1 to G4, similarly to the off circuit 51. Circuit.
  • the four IGBTs 1 to 4 are collectively driven by the two gate driving devices 10A and 10B, all the IGBTs 1 to 4 are turned on even when there are variations in the characteristics of the respective IGBTs.
  • the gate resistance is set to a predetermined value at this time, current imbalance is unlikely to occur, and the on-timing of the IGBTs 1 to 4 can be eliminated. As a result, the current flowing through the four IGBTs 1 to 4 is well balanced.
  • the communication path CP can be pulled up by the voltage source circuit 47 of each of the gate driving devices 10A and 10B, and it is not necessary to use a power source for pulling up by an external power source.
  • the abnormality detection circuit 30A or 30B detects this and outputs an abnormality detection signal.
  • the output circuit 41A or 41B drives the MOSFET 43 on via the drive circuit 44.
  • the drain of the MOSFET 43 is inverted to the low level, so that the charge of the capacitor 55 is discharged and the communication path CP becomes the low level.
  • all the IGBTs 1 to 4 can be quickly turned off by either the off circuit 51A or 51B.
  • FIG. 13 shows the eighth embodiment. Hereinafter, parts different from the first embodiment will be described.
  • an effective usage mode is provided in the case where the semiconductor element unit 101 in which three IGBTs 1 to 3 are connected in parallel is driven using, for example, two gate driving devices 10A and 10B as the composite gate driving device 207. To do.
  • each of the gate driving devices 10A and 10B has a configuration capable of independently driving two insulated gate semiconductor elements and detecting an abnormality.
  • an extra terminal is generated as the driving capability.
  • the abnormality detection circuits 30A and 30B are provided with a configuration that can be used for other purposes.
  • the abnormality detection circuit 30A or 30B is provided with comparators 31 and 32 for determining abnormality such as overcurrent corresponding to each input terminal D1, D2 or D3, D4.
  • the unused terminal detection circuit 33 is connected in parallel to the comparator 32 to which a signal is input from the input terminal D2 or D4 that may be a surplus terminal. For example, when the input terminal D2 or D4 is pulled up to the DC power source DC, the unused terminal detection circuit 33 detects this and outputs a detection signal to the gate drive circuit 20A or 20B. It is.
  • the gate drive circuit 20 ⁇ / b> A or 20 ⁇ / b> B is configured to stop power supply to the comparator 32 when a detection signal is input from the unused terminal detection circuit 33.
  • an unused terminal detection circuit 33 is provided in the abnormality detection circuits 30A and 30B.
  • unused terminals can be actively used for the following purposes.
  • Surplus terminals such as input terminals D2 and D4 to the abnormality detection circuit are used as reception-only terminals.
  • Surplus terminals such as output terminals C2 and C4 for driving the gate are used as drivers for other functions.
  • the control signal input terminal Sc is used to transmit a speed transmission signal.
  • a surplus terminal provided for temperature detection is used for measurement of the substrate temperature of the semiconductor element portion, measurement of the sense current, measurement of the gate voltage, and the like.
  • FIG. 14 shows the ninth embodiment, and only the parts different from the first embodiment will be described below.
  • the power supply is stopped when the IGBTs 1 to 4 are turned off when an abnormality is detected. Yes.
  • Each of the gate drive devices 10A and 10B is provided with relay switches 90A and 90B as energization control switches in the power feeding path.
  • the relay switches 90A and 90B are normally closed contacts and are always in an on state, and change to an off state when an off command signal is given to a control terminal.
  • the control terminal of the relay switch 90A is connected to the communication terminal T2 of the gate drive device 10B via the communication path CP2.
  • the control terminal of the relay switch 90B is connected to the communication terminal T1 of the gate driving device 10A via the communication path CP1.
  • only the output circuits 41A and 41B are used for the communication circuits 40A and 40B, and the receiving circuits 42A and 42B are not used.
  • the IGBTs 1 to 4 when the IGBTs 1 to 4 are driven and controlled by the gate driving devices 10A and 10B, an overcurrent flows to any of the IGBTs 1 to 4, or an abnormality occurs in any of the gate driving devices 10A and 10B.
  • the abnormality detection circuit 30A or 30B detects this and outputs an abnormality detection signal.
  • the abnormality detection circuit 30A of the gate drive device 10A detects an abnormality
  • the IGBTs 1 and 2 that are controlled by the driver are turned off, and the output circuit 41A of the communication circuit 40A passes through the communication path CP1.
  • the relay switch 90B is turned off.
  • the gate drive device 10B automatically turns off the IGBTs 3 and 4 that have been turned on when the drive power supply is turned off.
  • the abnormality detection circuit 30B of the gate drive device 10B detects an abnormality
  • the IGBTs 3 and 4 that are controlled by the driver are turned off, and the output circuit 41B of the communication circuit 40B is connected via the communication path CP2.
  • the relay switch 90A is turned off.
  • the gate drive device 10A automatically turns off the IGBTs 1 and 2 that have been turned on when the drive power supply is turned off. Therefore, the ninth embodiment can provide the same effects as those of the first embodiment.
  • the receiving circuits 42A and 42B of the communication circuits 40A and 40B do not substantially function, so that power supply can be stopped to save power.
  • FIG. 15 shows the tenth embodiment.
  • the composite gate driving device 209 employs a configuration in which one of the two gate driving devices 10A and 10B is used as the master gate driving device 10A and the other is used as the slave gate driving device 10B. .
  • the master gate driving device 10A drives and controls the IGBTs 1 and 2
  • the slave gate driving device 10B drives and controls the IGBTs 3 and 4.
  • the master gate drive device 10A performs overcurrent detection of the IGBTs 1 and 2
  • the slave gate drive device 10B does not perform overcurrent detection of the IGBTs 3 and 4.
  • the master gate driving apparatus 10A does not use the receiving circuit 42A of the communication circuit 40A.
  • the receiving circuit 42A of the master gate driving device 10A and the abnormality detection circuit 30B and the output circuit 41B of the slave gate driving device 10B are unused, so that power can be saved by stopping the functions.
  • the overcurrent of the IGBTs 1 and 2 is detected on the master gate driving device 10A side, and when the overcurrent flows through any of them, the slave gate driving device via the communication path CP.
  • the abnormality detection signal By transmitting the abnormality detection signal to 10B, all the IGBTs 1 to 4 can be turned off.
  • IGBTs 1 and 2 are mainly used among the four IGBTs 1 to 4 and the IGBTs 3 and 4 are used supplementarily.
  • IGBTs 1 and 2 are selectively used normally, and IGBT 3 or 4 is additionally used when the current level to be energized is large.
  • FIGS. 16 to 18 show the eleventh embodiment, and only the parts different from the first embodiment will be described below.
  • a gate-off circuit 22x is provided as the gate drive circuit 20x.
  • the gate-on circuit 21 and the gate-off circuit 22x are provided corresponding to each of the IGBTs 1 and 2 to be connected.
  • FIG. 16 shows the configuration of the gate-off circuit 22x corresponding to the output terminal C1 that drives the gate of the IGBT 1, for example, in the configuration of the gate drive circuit 20x.
  • the gate-off circuit 22x corresponding to the output terminal C2 has the same configuration.
  • the gate off circuit 22x is configured to include two systems of off circuits 22a and 22b.
  • the first off circuit 22a includes a driving MOS transistor 25a driver 26a and an off resistor 27a
  • the second off circuit 22b includes a driving MOS transistor 25b, a driver 26b, and an off resistor 27b.
  • the control unit 28 is configured to select and drive one of the first and second off circuits 22a and 22b according to a signal given from another circuit.
  • the off-resistances 27a and 27b used for the first off-circuit 22a and the second off-circuit 22b are set to different resistance values Ra and Rb, and the gate voltage falling speed during the off operation is different. It is set as follows.
  • the first off circuit 22a is operated by the control unit 28, and when the IGBT 1 is turned OFF at a faster gate voltage falling speed than the normal OFF operation, the second off circuit 22b can be operated.
  • FIG. 17 is a time chart showing the time change of the signal of each part when the above-described gate voltage falling speed is set differently.
  • the four IGBTs 1 to 4 are shown in the case of a configuration corresponding to the composite gate driving device 200 driven by the two gate driving devices 10A and 10B.
  • Each of the gate driving devices 10A and 10B is connected so as to individually drive two IGBTs on and off.
  • the currents I1 to I4 flowing through the IGBTs 1 to 4 gradually increase.
  • the control unit 28 of the gate off circuit 22x gives an instruction signal to the first off circuit 22a to turn off the IGBT 1 at a normal gate voltage falling rate. Make it work.
  • the other IGBTs 2 to 3 are turned off at a normal gate voltage falling rate.
  • the gate voltages Vg1 to Vg4 are applied to the gates of the IGBTs 1 to 4 from the output terminals C1 to C4 by the gate on circuit 21 of the gate drive circuit 20 in the same manner. Applied.
  • the abnormality detection circuit 30 detects that the threshold current Ith has been exceeded, as shown in FIG. Then, the abnormality detection signal Sx1 is output.
  • the control unit 28 turns off the two IGBTs 1 and 2 from the second off-circuit 22b at a slow gate voltage falling speed.
  • the communication circuit 40 outputs an abnormal state from the communication terminal T1 to the other gate driving device 10 via the communication path CP as shown in FIG.
  • the other gate driving device 10 similarly receives a signal from the gate-off circuit 22x according to the abnormality detection signal Sx1 detected by the communication circuit 40 by the control unit 28, as shown in FIG.
  • the two IGBTs 3 and 4 are turned off from the second off circuit 22b at a slow gate voltage falling speed.
  • the off resistances 27a and 27b used for the first off circuit 22a and the second off circuit 22b are set to different resistance values Ra and Rb, respectively. It is also possible to set so that the gate voltage falling rate at the time is the opposite condition. For example, when the normal off operation of the IGBT 1 is performed, the first off circuit 22a is operated by the control unit 28, and when the IGBT 1 is turned off at a gate voltage falling rate slower than the normal off operation, the second off circuit is operated. The circuit 22b can be operated.
  • This is effective when an off state is detected at a gate voltage falling rate slower than the normal off operation when an abnormal state is detected. For example, it is off at a normal gate voltage falling rate. In operation, when a surge voltage is generated and the IGBT is damaged, this can be prevented at a slow gate voltage falling speed.
  • FIG. 18 shows an off drive control pattern in the case where various settings are made as to how the gate voltage falling speed is set when an abnormal state is detected as described above.
  • the contents of the control operation indicate the operation when the abnormal state is not detected and the operation when the abnormal state is detected.
  • the self-control is performed when the composite gate drive device is configured.
  • the operation of the gate driving device that detects the abnormal state of the IGBT being operated and the operation of the gate driving device that has not detected the abnormal state are divided.
  • the first to third patterns can be set as being performed at different gate voltage falling speeds. In any case, when an abnormal state is not detected, it is assumed that the drive is turned off at the “normal” gate voltage falling speed.
  • both gate drive devices are driven off at a slow or fast gate voltage fall rate.
  • the gate drive device on the side where the abnormal state is detected is turned off at a slow or fast gate voltage falling speed, and the gate drive device in which no abnormal state is detected is normally turned off. A driving pattern is shown.
  • the gate drive device on the side where the abnormal state is detected performs normal off driving, and the abnormal state undetected gate drive device. Indicates a pattern of off driving at a slow or fast gate voltage falling speed.
  • the abnormality detection circuit 30 detects this, and the abnormality detection signal Sx is output.
  • the control unit 28 drives the second off-circuit 22b to generate the IGBT at a slow gate voltage falling rate. Can be turned off.
  • the control unit 28 drives the second off-circuit 22b to perform the IGBT at a slow gate voltage falling rate. It can be turned off. As a result, even when an abnormal state occurs, it is possible to quickly turn off all the IGBTs 1 to 4 and to contribute to suppressing damage or destruction.
  • one or more gate off circuits that perform off driving at a slow gate voltage falling rate and one or more gate off circuits that perform off driving at a high gate voltage falling rate are provided. It is possible to provide a control pattern that is selectively turned off according to the abnormal state.
  • FIGS. 19 and 20 show a twelfth embodiment, and different parts from the first embodiment will be described below.
  • the abnormality detection circuit 30a has a specific configuration that can detect various abnormal states.
  • the case where the IGBT 1 is targeted as an element to be connected will be described.
  • the abnormality detection circuit 30a in this embodiment includes (A) element overcurrent detection, (B) element short circuit detection, (C) element overheat detection, (D) half-on detection when on, (E) half-on detection when off, An abnormal state of (F) power supply undervoltage detection, (G) power supply overvoltage detection, and (H) device overheat detection can be detected.
  • (A) element overcurrent detection and (B) element short circuit detection detect the current flowing from the sense emitter of the IGBT 1 to the sense resistor 1a from the terminal voltage.
  • the terminal voltage of the sense resistor 1a input to the terminal D1a is compared with the threshold voltage Vth1 by the comparator 34a to detect the element overcurrent state, and the comparator 34b is compared to the threshold voltage Vth2 to detect the element short circuit state.
  • the current after the IGBT 1 is turned on is in a state of flowing without exceeding the overcurrent threshold current Ith1 level if it is normal.
  • the current Ith1 level is exceeded.
  • the comparator 34a detects the element overcurrent state based on the threshold voltage Vth1 corresponding to the threshold current Ith1.
  • the current after the IGBT 1 is turned on exceeds the threshold current Ith2 level for short circuit detection when it flows rapidly increasing due to the short circuit state.
  • the comparator 34b detects the element short-circuit state based on the threshold voltage Vth2 corresponding to the threshold current Ith2.
  • the element overheat detection is performed by providing a temperature detecting diode 1b in the vicinity of the IGBT 1 of the semiconductor element portion 102 as shown in FIG.
  • a constant current is passed from the DC power source VD to the diode 1b via the constant current circuit 35a, the diode 35b, and the terminal D1b, and the terminal voltage is detected by comparing with the threshold voltage Vth3 by the comparator 34c. Since the forward voltage Vf of the diode 1b has temperature dependence, the forward voltage Vf for determining the overheat state is determined by comparing with the terminal voltage detected as the threshold voltage Vth3.
  • the forward voltage Vf of the diode 1b becomes smaller in diode characteristics as the temperature of the element increases.
  • a threshold voltage Vth3 corresponding to the temperature indicating the overheat state is set, and if it is lower than this, it can be determined that the overheat state is present.
  • the half-on detection at the time of ON is a configuration in which the gate voltage Vg of the IGBT 1 is taken into the comparator 34d and compared with the threshold voltage Vth4.
  • FIG. 20C a state where the gate voltage Vg of the IGBT 1 exceeds the threshold voltage Vth4 and does not reach the predetermined gate voltage Vg after being turned on is detected as half-on at the time of turning on.
  • the half-on detection at the time of OFF is a configuration in which the gate voltage Vg of the IGBT 1 is taken into the comparator 34e and compared with the threshold voltage Vth5.
  • FIG. 20 (d) a state in which the gate voltage Vg of the IGBT 1 drops below the threshold voltage Vth5 after the off drive and does not reach the ground level is detected as half-on at the time of off.
  • (F) Power supply undervoltage detection and (G) Power supply overvoltage detection are for detecting a state outside the lower limit or upper limit of the range of power supply voltage at which the gate drive circuit 10 can operate normally.
  • the DC power supply VD is taken into the comparator 34f and compared with the threshold voltage Vth6.
  • the DC power supply VD is taken into the comparator 34g and compared with the threshold voltage Vth7 for determination.
  • the voltage of the DC power supply VD is in the range of the threshold voltage Vth6 to Vth7, it is in a normal state, and if it falls below the threshold voltage Vth6, the reduced voltage state is determined and the threshold den pressure Vth7 is set. If over, determine overvoltage condition.
  • the device overheat detection detects an overheat state in the gate drive device 10, and an overheat detection unit 36 installed in the device determines the overheat state of the gate drive device 10 and outputs an abnormality detection signal. .
  • the abnormality detection circuit 30a As the abnormality detection circuit 30a, (A) element overcurrent detection, (B) element short circuit detection, (C) element overheat detection, (D) half-on detection when on, (E ) Half-on detection at OFF, (F) Power supply undervoltage detection, (G) Power supply overvoltage detection, and (H) Device overheat detection abnormal state is detected.
  • the protection operation can be made corresponding to various abnormal states of the DC power supply VD to be fed.
  • the configuration for detecting various abnormal states (A) to (H) is shown.
  • the abnormalities (A) to (H) are described. A part of the state detection may be detected.
  • FIG. 21 shows the thirteenth embodiment. Hereinafter, parts different from the composite gate driving apparatus shown in the first embodiment will be described.
  • FIG. 21 shows a configuration in which the semiconductor element portion 103 in a state where six IGBTs 1 to 6 are connected in parallel is driven as a plurality of insulated gate semiconductor elements connected in parallel.
  • a composite gate driving device 210 using three gate driving devices 10 is configured.
  • the three gate driving devices 10A to 10C are connected in parallel and used.
  • each of the gate driving devices 10A to 10C the configurations described in FIG. 1 of the first embodiment are indicated by subscripts A to C, respectively.
  • the terminals of the gate driving devices 10A to 10C are arranged in the order of the gate driving devices 10A to 10C in the order of input terminals S1 to S3, abnormality detection output terminals P1 to P3, output terminals C1 to C6, input terminals D1 to D6, and communication. Terminals T1 to T3 are used. Further, these gate driving devices 10A to 10C are disposed in the high voltage region while being insulated from the outside, and are disposed in the same insulating region.
  • the IGBTs 1 to 6 of the semiconductor element unit 103 have collectors connected in common and gates connected to gate terminals G1 to G6, respectively.
  • the emitters of the IGBTs 1 to 6 are commonly connected, and the sense emitters are commonly connected to the emitters via current detection resistors 1a to 6a, respectively.
  • Common connection points between the sense emitters of the IGBTs 1 to 6 and the current detection resistors 1a to 6a are connected to the current detection terminals A1 to A6.
  • the input terminals S1 to S3 of the three gate driving devices 10A to 10C are connected in common and the control signal Sc is input.
  • the output terminals P1 to P3 output the abnormality detection signals Sx of the respective gate driving devices 10A to 10C to the outside.
  • the output terminals C1 to C6 are connected to the gate terminals G1 to G6 of the semiconductor element portion 103, respectively.
  • the input terminals D1 to D6 are connected to current detection terminals A1 to A6 of the semiconductor element unit 103, respectively.
  • Communication terminals T1 to T3 of the three gate driving devices 10A to 10C are connected via a communication path CP.
  • the same operation as in the first embodiment can be performed except that three gate driving devices 10A to 10C are provided. As a result, the six IGBTs 1 to 6 are turned on and off. Further, if an overcurrent flows to the IGBT 1 or 2 during the ON driving of the IGBTs 1 to 6, for example, it is determined that the abnormality detection circuit 30A overcurrent of the gate drive device 10A has flowed, and an abnormality detection signal is output.
  • the gate drive device 10A turns off both the IGBTs 1 and 2 and outputs an abnormality detection signal from the communication circuit 40A to the communication path CP.
  • the other gate driving devices 10B and 10C receive the abnormality detection signal from the communication path CP via the communication terminals T2 and T3, the IGBTs 3 to 6 are driven to turn off.
  • the gate driving device 10B or 10C similarly detects this and turns off.
  • an abnormality detection signal is transmitted to the other gate driving devices 10A to 10C via the communication path CP.
  • all the IGBTs 1 to 6 can be turned off.
  • the thirteenth embodiment it is possible to obtain the same operational effects as those of the first embodiment.
  • the configuration in which the three gate driving devices 10A to 10C are provided as the composite gate driving device has been described.
  • the present invention is applied to a configuration in which more than four gate driving devices are provided to drive more IGBTs. You can also.
  • the present invention can be applied to a case where MOSFETs are used in addition to IGBTs, and a case where mixed ones are used. Is also applicable.
  • the insulated gate semiconductor element can be applied to a device using various materials such as silicon, silicon carbide, and gallium nitride.

Landscapes

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Abstract

並列接続された複数の絶縁ゲート型半導体素子（１～６）の一部もしくは全部を駆動するゲート駆動装置であって、外部から与えられる制御信号に応じて前記複数の絶縁ゲート型半導体素子の一部もしくは全部のゲートを駆動するゲート駆動回路（２０、２０Ａ、２０Ｂ、２０Ｃ、２０ｘ）と、前記絶縁ゲート型半導体素子および内部回路の少なくとも一方の異常状態を検出して異常検出信号を出力する異常検出回路（３０、３０Ａ、３０Ｂ、３０Ｃ、３０ａ）と、前記異常検出回路により前記異常検出信号が出力された場合に、通信路（ＣＰ、ＣＰ１、ＣＰ２、ＣＰ３）を介して外部に送信し、外部から前記通信路を介して送信される異常検出信号を受信し、いずれかの前記異常検出信号に応じて前記複数の絶縁ゲート型半導体素子の一部もしくは全部をオフ動作させる通信回路（４０、４０Ａ、４０Ｂ、４０Ｃ）とを備える。

Description

ゲート駆動装置および複合ゲート駆動装置 関連出願の相互参照
　本出願は、２０１８年３月１４日に出願された日本出願番号２０１８－４６６８０号と、２０１９年３月１日に出願された日本出願番号２０１９－３７５３２号に基づくもので、ここにその記載内容を援用する。
　本開示は、ゲート駆動装置および複合ゲート駆動装置に関する。
　近年、ＰＨＶ（Plug-in Hybrid Vehicle ：プラグインハイブリッド自動車）やＥＶ（Electric Vehicle ：電気自動車）の普及により、車両駆動のための電気系統において大電流化ニーズが高まっている。この場合、モータなどの負荷への通電経路には、大電流に対応するように半導体パワー素子として絶縁ゲート型半導体素子を複数個並列で使用する形態が採用されている。
　ところで、並列接続した複数個の絶縁ゲート型半導体素子を駆動制御するゲート駆動装置としての駆動ＩＣは、従来では２から３個の半導体素子を並列駆動するものが一般的である。これは、４個以上の半導体素子の並列使用形態がレアケースであるため、専用の駆動ＩＣを製造することがコスト的に見合わないものであったからである。
　このため、１個の駆動ＩＣで対応できる個数を超える半導体素子を並列駆動する場合には、複数の駆動ＩＣを用いる構成を採用することとなる。ところが、一つの駆動ＩＣが受け持つ半導体素子については、異常発生時にオフさせるなどの対応が可能であるが、残りの半導体素子については放置されるため、異常検出の保護動作ができなかったり、精度低下や保護動作遅延が大きくなるという課題があった。
特開２０１４－２３０３０７号公報
　本開示は、ゲート駆動装置を複数個用いる構成とする場合に、絶縁ゲート型半導体素子の保護を確実に実施できるようにしたゲート駆動装置および複合ゲート駆動装置を提供することを目的とする。
　本開示の第一の態様において、並列接続された複数の絶縁ゲート型半導体素子の一部もしくは全部を駆動するゲート駆動装置であって、外部から与えられる制御信号に応じて前記複数の絶縁ゲート型半導体素子の一部もしくは全部のゲートを駆動するゲート駆動回路と、前記絶縁ゲート型半導体素子および内部回路の少なくとも一方の異常状態を検出して異常検出信号を出力する異常検出回路と、前記異常検出回路により前記異常検出信号が出力された場合に、通信路を介して外部に送信し、外部から前記通信路を介して送信される異常検出信号を受信し、いずれかの前記異常検出信号に応じて前記複数の絶縁ゲート型半導体素子の一部もしくは全部をオフ動作させる通信回路とを備える。
　上記構成を採用することにより、ゲート駆動回路は、外部から与えられる制御信号に応じて複数の絶縁ゲート型半導体素子の一部もしくは全部のゲートを駆動する。このとき、異常検出回路は、絶縁ゲート型半導体素子の異常状態もしくは内部回路で発生する異常状態を検出すると、異常検出信号を出力する。通信回路は、異常検出回路により異常検出信号が出力された場合、もしくは通信路を介して外部から異常検出信号を受信すると、複数の絶縁ゲート型半導体素子の一部もしくは全部をオフ動作させる。
　そして、上記のように構成しているゲート駆動装置を複数個用いてさらに多くの個数を並列接続した絶縁ゲート型半導体素子を駆動することができる。各ゲート駆動装置を用いて駆動可能な個数の絶縁ゲート型半導体素子を駆動するように構成し、これによってすべての絶縁ゲート型半導体素子を駆動することができる。
　この構成において、いずれかの絶縁ゲート型半導体素子に過電流が流れる異常状態となったり、いずれかのゲート駆動装置の内部で異常状態が発生した場合には、自己が駆動制御している絶縁ゲート型半導体素子について、異常検出回路から出力される異常検出信号、あるいは通信路を介して他のゲート駆動装置から送信される異常検出信号に応じてオフ駆動することができるようになる。この結果、複数のゲート駆動装置により制御する場合でも、いずれかで異常が発生したときにはすべての絶縁ゲート型半導体素子をオフ駆動させることが可能となる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態を示すゲート駆動装置の構成図であり、 図は、複合ゲート駆動装置の構成図であり、 図は、作用説明図であり、 図は、絶縁ゲート型半導体素子の使用形態の説明図であり、 図は、第２実施形態を示す複合ゲート駆動装置の構成図であり、 図は、作用説明図であり、 図は、第３実施形態を示す複合ゲート駆動装置の構成図であり、 図は、第４実施形態を示す複合ゲート駆動装置の構成図であり、 図は、第５実施形態を示す複合ゲート駆動装置の構成図であり、 図は、第６実施形態を示す複合ゲート駆動装置の構成図であり、 図は、第７実施形態を示すゲート駆動装置の構成図であり、 図は、複合ゲート駆動装置の構成図であり、 図は、第８実施形態を示す複合ゲート駆動装置の構成図であり、 図は、第９実施形態を示す複合ゲート駆動装置の構成図であり、 図は、第１０実施形態を示す複合ゲート駆動装置の構成図であり、 第１１実施形態を示すゲート駆動回路の電気的構成図であり、 図は、タイムチャートであり、 図は、オフ駆動制御のパターンと内容の説明図であり、 図は、第１２実施形態を示す異常検出回路の電気的構成図であり、 図は、作用説明図であり、 図は、第１３実施形態を示す複合ゲート駆動装置の構成図である。
　（第１実施形態）
　以下、第１実施形態について、図１～図４を参照して説明する。
　図１に示しているように、この実施形態においてはゲート駆動装置１０として、単独使用において駆動対象となる複数個の絶縁ゲート型半導体素子は、例えば２個のＩＧＢＴ（Insulated Gate Bipolar Transistor）１、２を、コレクタ－エミッタ間を共通にして並列に接続した状態で使用可能に構成されたものである。また、各ＩＧＢＴ１、２のそれぞれには、センスエミッタが形成されており、ゲート端子Ｇ１、Ｇ２、電流検出端子Ａ１、Ａ２が設けられている。
　ゲート駆動装置１０は、外部と絶縁された状態の高圧領域に配置される。ゲート駆動装置１０は、２個のＩＧＢＴ１、２を駆動するように構成されたもので、内部にゲート駆動回路２０、異常検出回路３０および通信回路４０を備える。ゲート駆動回路２０は、２個のＩＧＢＴ１、２を駆動するためのゲートオン回路２１およびゲートオフ回路２２を備える。ゲート駆動回路２０は、入力端子Ｓ１を介して外部から制御信号Ｓｃが入力される。
　ゲート駆動回路２０は、ＩＧＢＴ１および２のそれぞれに対応して出力端子Ｃ１、Ｃ２を介して各ゲート端子Ｇ１、Ｇ２にゲート駆動信号を出力してオンオフの駆動制御を行う。また、ゲート駆動回路２０は、異常検出信号が入力されると、ＩＧＢＴ１および２をオン駆動している場合にはオフ駆動してこの後オフ状態を保持する。また、ゲート駆動回路２０は、異常検出信号が入力されたときに、ＩＧＢＴ１および２を駆動していない場合には、その後のオン駆動をしないでオフ状態を保持する。
　異常検出回路３０は、ＩＧＢＴ１、２の電流検出端子Ａ１、Ａ２から出力される信号に基づいて過電流異常を検出するとともに、ゲート駆動装置１０内部回路における異常状態を検出して異常検出信号を出力する。異常検出回路３０の入力端子Ｄ１、Ｄ２はそれぞれＩＧＢＴ１、２の電流検出端子Ａ１、Ａ２に接続される。異常検出回路３０は、ＩＧＢＴ１あるいは２の異常状態を検出したり、装置の内部回路の異常を検出すると、ゲート駆動回路２０に異常検出信号を出力するとともに、出力端子Ｐ１を介して外部に異常検出信号Ｓｘを出力する。
　通信回路４０は、出力回路４１および受信回路４２を備える。通信回路４０は、通信端子Ｔ１を介して外部の通信路ＣＰに接続され、この通信路ＣＰに接続される他のゲート駆動回路の通信回路と通信を行う。この場合、通信回路４０は、異常検出回路３０が出力する異常検出信号を出力回路４１から通信路ＣＰに出力し、通信路ＣＰから送信される異常検出信号を受信回路４２により受信する。
　なお、上記したゲート駆動装置１０は、２個のＩＧＢＴ１、２を駆動する場合には、単独で使用することができ、この場合には、通信回路４０は使用することはない。ゲート駆動装置１０を単独で使用する場合には、外部から制御信号Ｓｃが入力されることに応じて、ゲート駆動回路２０によりＩＧＢＴ１、２をオン駆動もしくはオフ駆動をする。また、異常検出回路３０により異常検出信号が出力されると、ＩＧＢＴ１、２をオフ駆動もしくはオフ状態を保持する。
　これに対して、複数個の半導体素子として、３個以上のＩＧＢＴを並列に接続した状態で使用する場合には、ゲート駆動装置１０を複数個使用することで、駆動制御をすることができる。
　図２は、並列接続した複数個の絶縁ゲート型半導体素子として、４個のＩＧＢＴ１～４を並列に接続した状態の半導体素子部１００を駆動する場合の構成を示している。この場合には、上記したゲート駆動装置１０を２個使用した複合ゲート駆動装置２００を構成している。２個のゲート駆動装置１０Ａ、１０Ｂは同じ構成のものを並列に接続して使用している。
　図１で説明した各構成について、各ゲート駆動装置１０Ａ、１０Ｂの構成では、それぞれ添字Ａ、Ｂを付して示している。また、各ゲート駆動装置１０Ａ、１０Ｂの各端子は、ゲート駆動装置１０Ａ、１０Ｂの順に、入力端子Ｓ１、Ｓ２、異常検出出力端子Ｐ１、Ｐ２、出力端子Ｃ１～Ｃ４、入力端子Ｄ１～Ｄ４、通信端子Ｔ１、Ｔ２としている。また、これらのゲート駆動装置１０Ａ、１０Ｂは、外部と絶縁された状態で高圧領域に配置され、且つ同じ絶縁領域に配置されたものである。
　半導体素子部１００の各ＩＧＢＴ１～４は、コレクタが共通に接続され、ゲートはそれぞれゲート端子Ｇ１～Ｇ４に接続されている。また、各ＩＧＢＴ１～４のエミッタは共通に接続され、センスエミッタはそれぞれ電流検出抵抗１ａ～４ａを介してエミッタに共通に接続されている。各ＩＧＢＴ１～４のセンスエミッタと電流検出抵抗１ａ～４ａとの共通接続点は、電流検出端子Ａ１～Ａ４に接続されている。
　２つのゲート駆動装置１０Ａ、１０Ｂの入力端子Ｓ１、Ｓ２は共通に接続され、制御信号Ｓｃが入力される。出力端子Ｐ１、Ｐ２は、それぞれのゲート駆動装置１０Ａ、１０Ｂの異常検出信号Ｓｘを外部に出力する。出力端子Ｃ１～Ｃ４は、半導体素子部１００のゲート端子Ｇ１～Ｇ４にそれぞれ接続される。入力端子Ｄ１～Ｄ４は半導体素子部１００の電流検出端子Ａ１～Ａ４にそれぞれ接続される。２つのゲート駆動装置１０Ａ、１０Ｂの通信端子Ｔ１、Ｔ２は、通信路ＣＰを介して接続されている。
　上記構成によれば、複合ゲート駆動装置２００は、外部からゲート駆動の制御信号Ｓｃが入力されると、次のように動作する。制御信号Ｓｃは、ゲート駆動装置１０Ａ、１０Ｂの入力端子Ｓ１、Ｓ２に入力されると、ゲート駆動回路２０Ａ、２０Ｂは、ゲートオン回路２１ＡによりＩＧＢＴ１、２を駆動し、ゲートオン回路２１ＢによりＩＧＢＴ３、４を駆動する。これにより、４個のＩＧＢＴ１～４がオン動作されるようになる。
　各ＩＧＢＴ１～４は、それぞれゲート駆動装置１０Ａ、１０Ｂの異常検出回路３０Ａ、３０Ｂによりエミッタ電流が検出されている。ＩＧＢＴ１～４のオン駆動中に、ＩＧＢＴ１または２に過電流が流れると、センスエミッタに接続された抵抗１ａ、１ｂの電圧によってゲート駆動装置１０Ａの異常検出回路３０Ａが閾値以上の電流を検出すると、過電流が流れたことを判断して異常検出信号を出力する。
　ゲート駆動装置１０Ａにおいては、異常検出回路３０Ａから異常検出信号が出力されたことに応じて、ゲート駆動回路２０Ａのゲートオフ回路２２ＡはＩＧＢＴ１および２を共にオフ動作させ、通信回路４０Ａの出力回路４１Ａは異常検出信号を通信端子Ｔ１から通信路ＣＰに出力する。
　これにより、ゲート駆動装置１０Ｂにおいては、通信回路４０Ｂの受信回路４２Ｂが通信路ＣＰから通信端子Ｔ２を介して異常検出信号を受信すると、異常検出回路３０Ｂは、これに応じてゲート駆動回路２０Ｂのゲートオフ回路２２ＢによりＩＧＢＴ３および４を共にオフ駆動させるようになる。
　この結果、ゲート駆動装置１０Ａによる駆動制御の対象となっているＩＧＢＴ１、２のうちのいずれかに過電流が流れた場合において、ＩＧＢＴ１、２をオフさせるとともに、ゲート駆動装置１０Ｂに通信路ＣＰを介して異常検出信号を伝えることができる。これによって、ゲート駆動装置１０ＢによってＩＧＢＴ３、４もオフ動作させることができるようになる。
　また、上記のようなゲート駆動装置１０Ａおよび１０Ｂによる連携動作については、ＩＧＢＴ３または４に過電流が流れた場合においても、同様にしてゲート駆動装置１０Ｂがこれを検出してＩＧＢＴ３、４をオフ動作させると共に、通信路ＣＰを介してゲート駆動装置１０Ａ側に異常検出信号を送信する。これによって、ゲート駆動装置１０ＡによりＩＧＢＴ１、２をオフ動作させることができる。
　さらに、ＩＧＢＴ１～４のいずれかに過電流が流れた場合だけでなく、ゲート駆動装置１０Ａあるいは１０Ｂの内部回路において異常が発生した場合においても、異常検出回路３０Ａあるいは３０Ｂがこれを検出すると、前述と同様にして、他方のゲート駆動回路１０Ｂあるいは１０Ａ側に異常検出信号を送信することで、すべてのＩＧＢＴ１～４をオフ動作させることができる。
　次に、上記のように構成したゲート駆動装置１０もしくは１０Ａ、１０Ｂは、使い方としては、例えば図３に示すように、ゲート駆動回路２０のゲートオン回路２１によるゲートオン駆動の機能すなわち第１機能、ゲートオフ回路２２によるゲートオフ駆動の機能すなわち第２機能、異常検出回路３０による異常検出機能すなわち第３機能について、さまざまな条件で選択的に使用することもできる。
　上記した実施形態では、ゲート駆動装置１０の３つの機能すなわち第１～第３機能を使う第１条件に対応している。第２条件から第４条件は、第３機能である異常検出機能を使うが、第２機能を使わないか、第１機能を使わないか、あるいは第１、第２機能を共に使わない条件としている。第５条件から第７条件は、第３機能を使用しないもので、第１、第２機能を共に使うか、第２機能を使わないか、第１機能を使わない条件としている。
　上記した条件のうち、第１および第５条件はオンオフ駆動能力が大となり、第２および第６条件はオン駆動能力が大となり、第３および第７条件はオフ駆動能力が大となる。また、第４条件は並列駆動するゲート駆動装置間の駆動ばらつきを無くすことができる。また、第１条件から第４条件は、異常検出を全半導体素子に対して実施できるので、精度良く制御することができ、第５条件から第７条件は、異常検出の回路を簡略化することができる。
　また、上記した実施形態では、絶縁ゲート型半導体素子として、ＩＧＢＴ１～４を用いるものとしているが、この場合において、絶縁ゲート型半導体素子としては、ＭＯＳＦＥＴを用いることもできるし、素子を形成する材料として、Ｓｉ（シリコン）素子以外にＳｉＣ（炭化シリコン）素子を用いることができる。
　例えば、ＳｉＣ素子は、現状では高価であるが小電流領域で使用する場合には損失が小さくなるメリットがあるので、Ｓｉ素子との組合せで使用することも有効な使用形態となる。図４は、２個以上の絶縁ゲート型半導体素子を並列接続して使用する形態において、Ｓｉ素子とＳｉＣ素子の組合せについて示している。
　図４において、条件１および２は、Ｓｉ素子だけあるいはＳｉＣ素子だけを２個以上で使用する場合を示している。条件３から６は、ＳｉＣ素子を１個使用し、Ｓｉ素子を１個、２個、３個、４個以上使用することで、合計２個、３個、４個、５個以上の素子を並列駆動する条件を示している。条件７から１０は、ＳｉＣ素子を２個使用し、Ｓｉ素子を１個、２個、３個、４個以上使用することで、合計３個、４個、５個、６個以上の素子を並列駆動する条件を示している。
　上記の構成においては、絶縁ゲート型半導体素子として、ＭＯＳＦＥＴを用いる場合、ＩＧＢＴを用いる場合、混合で用いる場合などの組合せ条件が可能であり、２個以上の絶縁ゲート型半導体素子を並列接続する様々な使用形態に適用することができるものである。
　このような第１実施形態では、ゲート駆動装置１０には、通信回路４０を設け、異常検出回路３０が異常を検出すると出力回路４１から通信路ＣＰに異常検出信号を出力し、通信路ＣＰを介して受信回路４２により異常検出信号を受け付けるようにした。そして、２個のゲート駆動装置１０Ａ、１０Ｂを用いて、並列接続した４個のＩＧＢＴ１～４のうちのそれぞれ２個ずつを分担して駆動制御する構成とした。
　これにより、いずれかのＩＧＢＴ１～４に過電流が流れた場合、あるいは異常が発生した場合でも、ゲート駆動装置１０Ａ、１０Ｂは、通信回路４０Ａ、４０Ｂによりその状態を受信できるので、すべてのＩＧＢＴ１～４をオフさせることができる。
　また、２個のゲート駆動装置１０Ａ、１０Ｂが外部と絶縁された高圧領域に配置される構成であっても、両者の間に通信路ＣＰを接続して通信を行うので、同じ絶縁領域を介して通信をすることが可能である。これによって、絶縁通信手段などを追加することなく、ゲート駆動装置１０Ａ、１０Ｂ間で通信することが可能となり、コストアップを抑えた構成で高速に通信をすることができる。
　なお、上記実施形態では、ゲート駆動装置１０は、２個のＩＧＢＴ１、２、もしくはＩＧＢＴ３、４を駆動制御する構成のものを示したが、３個の絶縁ゲートゲート型半導体素子を駆動制御する構成とすることもできる。この場合には、４個以上の絶縁ゲートゲート型半導体素子を並列接続する構成の場合に、２個以上のゲート駆動装置を用いることで、上記したのと同様の効果を得ることができる。
　（第２実施形態）
　図５および図６は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、複合ゲート駆動装置２０１は、２個のゲート駆動装置１０Ａおよび１０Ｂの通信端子Ｔ１、Ｔ２間を接続している通信路ＣＰを直流電源ＤＣにプルアップした状態として使用する構成である。
　図５に示すように、通信路ＣＰは抵抗要素としてのプルアップ抵抗５０を介して固定電位としての直流電源ＤＣに接続されている。また、ゲート駆動装置１０Ａ、１０Ｂの通信回路４０Ａ、４０Ｂにおいては、出力回路４１Ａ、４１Ｂと受信回路４２Ａ、４２Ｂが次のように構成される。以下、通信回路４０Ａ、４０Ｂは同じ回路構成であるので、通信回路４０Ａを代表して説明する。
　通信回路４０Ａの出力回路４１Ａは、スイッチング素子としてＮチャンネル型のＭＯＳＦＥＴ４３および駆動回路４４を主体として構成されている。ＭＯＳＦＥＴ４３のドレインは通信端子Ｔ１に接続され、ソースはグランド側に接続されている。ＭＯＳＦＥＴ４３のゲートは駆動回路４４から駆動信号が与えられる。
　ＭＳＯＦＥＴ４３は、オフ状態においては、ドレインがオープン状態となり、この状態では、通信端子Ｔ１は、直流電源ＤＣにプルアップされたハイレベルの状態となる。出力回路４１Ａは、異常が発生していない状態では、ＭＯＳＦＥＴ４３がオフ状態である。そして、異常検出回路３０Ａから異常検出信号が出力されると、これに応じて駆動回路４４がＭＯＳＦＥＴ４３のゲートに駆動信号を出力してオンさせる。これにより、ＭＯＳＦＥＴ４３のドレインはローレベルとなり、通信端子Ｔ１を介して通信路ＣＰをローレベルにする。
　通信回路４０Ａの受信回路４２Ａは、コンパレータ４５を主体として構成されている。コンパレータ４５の反転入力端子は通信端子Ｔ１に接続され、非反転入力端子は判定閾値電圧が与えられる。コンパレータ４５は、通信端子Ｔ１がローレベルになると、ハイレベルの異常検出信号を出力する。
　上記構成の作用について、図６も参照して説明する。なお、この説明では、通信回路４０Ａおよび４０Ｂの動作を主体として説明する。第１実施形態と同様にして、ゲート駆動装置１０Ａおよび１０Ｂにより４つのＩＧＢＴ１～４を駆動している状態で、異常が検出されていない状態では、出力回路４１ＡはＭＯＳＦＥＴ４３がオフ状態となっており、ＭＯＳＦＥＴ４３のドレインはオープン状態である。
　これにより、図６の１段目に示すように、通信路ＣＰは直流電源ＤＣにプルアップされたＨｉｇｈすなわちハイレベルの状態となり、これは異常が発生していない正常状態に相当する。また、この正常状態では、受信回路４２Ａは、通信端子Ｔ１がハイレベルであることから、コンパレータ４５はローレベルの出力状態つまり異常を検出していない状態となっている。
　この状態において、例えばＩＧＢＴ１または２に過電流が流れた場合あるいはゲート駆動装置１０Ａの内部回路で異常が発生した場合には、異常検出回路３０Ａがこれを検出して異常検出信号を出力する。これに応じてゲートオフ回路２２Ａは、ＩＧＢＴ１および２を共にオフ動作させる。
　また、異常検出信号が出力されたことで、図６の２段目に示すように、通信回路４０Ａの出力回路４１Ａにおいては、ＭＯＳＦＥＴ４３をオンさせて通信端子Ｔ１をローレベルに反転させる。この状態では、通信路ＣＰはローレベルになり、異常検出信号が送信された状態となる。
　一方、ゲート駆動装置１０Ｂにおいては、通信路ＣＰを介して通信端子Ｔ２がローレベルになることから、図６の３段目に示すように、受信回路４２Ｂの入力レベルがＬｏｗとなってコンパレータ４５はハイレベルの異常検出信号を出力するようになる。この結果、前述同様に、ゲートオフ回路２２ＢはＩＧＢＴ３および４をオフ動作させる。
　以上の動作は、ＩＧＢＴ３または４に過電流が流れた場合あるいはゲート駆動装置１０Ｂの内部回路で異常が発生した場合においても、ゲート駆動回路１０Ａと１０Ｂが入れ替わることを除いて、通信路ＣＰを通じて異常検出信号が授受されるので、同様の動作を実行してすべてのＩＧＢＴ１～４がオフ動作される。
　したがって、このような第２実施形態によっても、第１実施形態と同様の作用効果を得ることができる。また、通信路ＣＰをプルアップさせた状態とし、出力回路４１Ａ、４１ＢをＮチャンネル型のＭＳＯＦＥＴ４３を用いているので、異常検出時にＭＯＳＦＥＴ４３をオンさせることで通信路ＣＰに異常検出信号としてローレベルに設定することができる。
　（第３実施形態）
　図７は第３実施形態を示すもので、この実施形態においては、３個のＩＧＢＴ１～３を並列に接続した状態の半導体素子部１０１を駆動する場合の構成を示している。前述した２個のゲート駆動装置１０Ａおよび１０Ｂを使用した複合ゲート駆動装置２０２を構成している。
　２個のゲート駆動装置１０Ａ、１０Ｂは、ゲート駆動回路２０Ａ、２０Ｂにより３個のＩＧＢＴ１～３に対して共通にオン駆動およびオフ駆動をするように配線している。ここでは、２つのゲートオン回路２１Ａ、２１Ｂの出力端子は、いずれも端子Ｃａ、Ｃｃから接続回路６０を介して３個のＩＧＢＴ１～３のゲートＧ１～Ｇ３に接続される。同様に、２つのゲートオフ回路２２Ａ、２２Ｂの出力端子は、いずれも端子Ｃｂ、Ｃｄから接続回路６０を介して３個のＩＧＢＴ１～３のゲートＧ１～Ｇ３に接続される。
　なお、この実施形態においては、ゲート駆動装置１０Ａにおいて、２個の絶縁ゲート型半導体素子のそれぞれに対応して設けられた出力端子Ｃ１、Ｃ２は、ゲートオン回路２１Ａのオン出力を統合した出力端子Ｃａとし、且つ、ゲートオフ回路２２Ａのオフ出力を統合した出力端子Ｃｂとしている。同様に、ゲート駆動装置１０Ｂにおいて、２個の絶縁ゲート型半導体素子のそれぞれに対応して設けられた出力端子Ｃ３、Ｃ４は、ゲートオン回路２１Ｂのオン出力を統合した出力端子Ｃｃとし、且つ、ゲートオフ回路２２Ｂのオフ出力を統合した出力端子Ｃｄとしている。
　接続回路６０は、出力端子Ｃａからゲート抵抗６ａ～６ｃをそれぞれに介してＩＧＢＴ１～３のゲートＧ１～Ｇ３に接続され、出力端子Ｃｂからゲート抵抗７ａ～７ｃをそれぞれに介してＩＧＢＴ１～３のゲートＧ１～Ｇ３に接続されている。また、接続回路６０は、出力端子Ｃｃからゲート抵抗８ａ～８ｃをそれぞれに介してＩＧＢＴ１～３のゲートＧ１～Ｇ３に接続され、出力端子Ｃｄからゲート抵抗９ａ～９ｃをそれぞれに介してＩＧＢＴ１～３のゲートＧ１～Ｇ３に接続されている。
　なお、接続回路６０に用いるゲート抵抗６ａ～６ｃ、８ａ～８ｃは、３個のＩＧＢＴ１～３がすべてオン動作した際に、所定のゲート抵抗となるように抵抗値が調整された状態で設けられている。
　また、半導体素子部１０１の電流検出端子Ａ１、Ａ２は、ゲート駆動装置１０Ａの入力端子Ｄ１、Ｄ２にそれぞれ接続され、電流検出端子Ａ３は、ゲート駆動装置１０Ｂの入力端子Ｄ３に接続される。なお、ゲート駆動装置１０Ｂの入力端子Ｄ４は未使用となる。
　上記構成によれば、２個のゲート駆動装置１０Ａ、１０Ｂを並列で使用する場合において、個別にＩＧＢＴ１～３を駆動する場合に比べて、それぞれの特性のばらつきなどがある場合でも、すべてのＩＧＢＴ１～３がオンした際に所定のゲート抵抗となるように設定されているので、電流アンバランスが発生しにくく、また、ＩＧＢＴ１～３のオンタイミングがずれることを解消することができる。これにより、３個のＩＧＢＴ１～３に流れる電流のバランスが良好となる。
　なお、上記構成においては、オフ動作についても、２個のゲート駆動装置１０Ａ、１０Ｂのゲートオフ回路２２Ａ、２２Ｂにより共通に接続することで、同時にオフ動作を行わせるようにしているが、オフ動作については、ＩＧＢＴ１～３を個別にオフ動作させるように構成することもできる。
　このような第３実施形態によれば、複数のゲート駆動装置１０Ａ、１０Ｂにより、すべてのＩＧＢＴ１～３を同時に駆動するように接続回路６０を介して接続する構成としたので、安定した並列駆動をすることができる。また、異常発生時には前述と同様にして、通信路ＣＰを通じて異常検出信号を授受することができるので、すべてのＩＧＢＴ１～３をオフ動作させることができる。
　（第４実施形態）
　図８は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、異常時にゲートオフ駆動をする機能を通信回路４０の出力回路４１を兼用する構成としている。
　すなわち、図８において、複合ゲート駆動装置２０３は、２個のゲート駆動装置１０Ａ、１０Ｂにより半導体素子部１００を構成する４個のＩＧＢＴ１～４を駆動制御する。この場合、各ゲート駆動装置１０Ａ、１０Ｂは、それぞれ出力端子Ｃ１～Ｃ４からゲート抵抗７１～７４をそれぞれ介してＩＧＢＴ１～４のゲートＧ１～Ｇ４に接続される。
　出力端子Ｃ１～Ｃ４とゲート抵抗７１～７４との各接続点は、オフ回路５１および抵抗５２を直列に介して通信路ＣＰに共通に接続されている。オフ回路５１は、各出力端子Ｃ１～Ｃ４側から順方向に接続されるダイオードＤと抵抗Ｒとの直列回路を抵抗Ｒ側において共通に接続した回路で、通信路ＣＰ側からゲートＧ１～Ｇ４への導通を阻止するダイオード機能を備えるものである。
　ゲート駆動装置１０Ａ、１０Ｂにおいては、新たにゲート電圧検出回路８０Ａ、８０Ｂをそれぞれ設けるとともに、通信回路４０Ａ、４０Ｂに、判定部４６を備えた構成としている。ゲート電圧検出回路８０Ａは、出力端子Ｃ１、Ｃ２により２個のＩＧＢＴ１、２のゲート電圧をモニタしており、検出電圧を通信回路４０Ａの判定部４６に出力する。同様に、ゲート電圧検出回路８０Ｂは、出力端子Ｃ３、Ｃ４により２個のＩＧＢＴ３、４のゲート電圧をモニタしており、検出電圧を通信回路４０Ｂの判定部４６に出力する。
　通信回路４０Ａ、４０Ｂの各判定部４６は、それぞれ異常検出回路３０Ａ、３０Ｂから異常検出信号が入力されるとともに、受信回路４２Ａ、４２Ｂから通信路ＣＰを介して入力される異常検出信号が入力される。また、この実施形態では、判定部４６は、ゲート電圧検出回路８０Ａ、８０Ｂからゲート電圧の検出信号が入力される。判定部４６は、上記した異常検出信号やゲート電圧の異常が発生した場合には、出力回路４１Ａ、４１Ｂにオフ駆動信号を出力してＭＯＳＦＥＴ４３をオンさせる。
　次に、上記構成の作用について説明する。前述同様にして、入力端子Ｓ１、Ｓ２から制御信号Ｓｃが入力されると、ゲート駆動回路２０Ａおよび２０Ｂにおいては、出力端子Ｃ１～Ｃ４からＩＧＢＴ１～４のゲートＧ１～Ｇ４にハイレベルの駆動信号を出力する。これにより、ＩＧＢＴ１～４はオン動作されるとともに、オフ回路５１を介して通信路ＣＰがハイレベルの状態に保持されるようになる。
　また、この状態で、ＩＧＢＴ１～４の動作およびゲート駆動装置１０Ａ、１０Ｂに異常が発生していない場合には、通信回路４０Ａ、４０Ｂは、出力回路４１Ａ、４１ＢのＭＯＳＦＥＴ４３をオフ状態に保持しているので、通信路ＣＰはハイレベルの状態が保持される。
　そして、この状態において、異常検出回路３０Ａあるいは３０Ｂにおいて異常検出信号が出力された場合には、通信回路４０Ａあるいは４０Ｂの判定部４６において、出力回路４１Ａあるいは４１Ｂに異常検出信号を出力する信号を出力する。出力回路４１Ａあるいは４１Ｂにおいては、駆動回路４４に与えられる信号に基いて、ＭＯＳＦＥＴ４３をオン動作させる。
　これにより、ＭＯＳＦＥＴ４３のドレインがグランドレベルすなわちローレベルに変化するので、オフ回路５１を通じてＩＧＢＴ１～４のゲートＧ１～Ｇ４がすべてローレベルの電位となり、ＩＧＢＴ１～４はオフ動作される。この結果、ゲート駆動回路２０Ａおよび２０Ｂから出力端子Ｃ１～Ｃ４を介して出力していたオン駆動の信号は無効化される。
　なお、判定部４６は、異常検出回路３０Ａあるいは３０Ｂにおいて異常検出信号が出力された場合には、ゲート駆動回路２０Ａあるいは２０Ｂにも異常が発生したことを示す信号を出力しており、ゲートオン回路２１Ａおよび２１Ｂは出力端子Ｃ１～Ｃ４から出力していたハイレベルの駆動信号を停止し、ゲートオフ回路２２Ａ、２２Ｂによりオフ駆動の信号を出力するようになる。
　このような第４実施形態によれば、ＩＧＢＴ１～４のゲートＧ１～Ｇ４を、オフ回路５１を介して通信路ＣＰに接続する構成としたので、異常検出回路３０Ａあるいは３０Ｂにおいて異常検出信号が出力された場合には、出力回路４１Ａ、４１Ｂにより通信路ＣＰをローレベルに反転させることでオフ回路５１を介してすべてのＩＧＢＴ１～４を迅速にオフ動作させることができる。
　（第５実施形態）
　図９は第５実施形態を示すもので、以下、第４実施形態と異なる部分について説明する。複合ゲート駆動装置２０４を構成する２個のゲート駆動装置１０Ａ、１０Ｂにおいては、ゲート駆動回路２０Ａ、２０Ｂの構成として、ゲートオン回路２１Ａ、２１Ｂを設けており、ゲートオフ回路２２Ａ、２２Ｂは省略した構成である。
　そして、ゲート駆動回路２０Ａ、２０Ｂは、通信回路４０Ａ、４０Ｂの出力回路４１Ａ、４１Ｂによりゲートオフ機能を兼用するようにしている。第４実施形態においては、通常動作におけるＩＧＢＴ１～４のゲートオフ動作をゲートオフ回路２２Ａあるいは２２Ｂにより実施していたが、この実施形態では、常にオフ駆動は出力回路４１Ａ、４１Ｂにより通信路ＣＰおよびオフ回路５１を介してＩＧＢＴ１～４のゲートＧ１～Ｇ４にローレベルの信号を与えてオフ動作させる構成である。
　したがって、このような第５実施形態によっても、第４実施形態と同様の作用効果を得ることができる。
　（第６実施形態）
　図１０は第６実施形態を示すもので、以下、複合ゲート駆動装置２０５について、第２実施形態と異なる部分について説明する。第２実施形態においては、通信路ＣＰを直流電源ＤＣによりプルアップする構成としていたのに対して、この実施形態では、外部のプルアップ電源を用いる必要は無く、ゲート駆動装置１０Ａ、１０Ｂの内部にプルアップ用の電源を備えた構成としている。
　各ゲート駆動装置１０Ａ、１０Ｂは、通信回路４０Ａ、４０Ｂにおいて、プルアップ用の電源として電圧源回路４７を備えた構成としている。電圧源回路４７は、出力回路４１Ａ、４１ＢのＭＯＳＦＥＴ４３のドレインに接続されている。また、電圧源回路４７は、給電経路に電流制限回路４７ａを設けた構成としており、ＭＯＳＦＥＴ４３のオン状態でローレベルを確保するようにしている。
　また、通信路ＣＰには抵抗５３を直列に介在させる構成として電圧源回路４７の安定化を図るようにしている。さらに、電圧源回路４７を安定化させるため、通信端子Ｔ１、Ｔ２は、それぞれグランドとの間に抵抗５４およびコンデンサ５５の直列回路を接続している。コンデンサ５５は安定化容量として機能する。なお、コンデンサ５５に直列に接続する抵抗５４は省略することもできる。
　上記構成を採用することで、ゲート駆動装置１０Ａ、１０Ｂにより異常状態が検出されていない状態、すなわち出力回路４１Ａ、４１ＢのＭＯＳＦＥＴ４３がオフの状態では、通信路ＣＰは、電圧源回路４７によりハイレベルの状態にプルアップされる。ここで、通信路ＣＰに接続されるコンデンサ５５は、電圧源回路４７の電圧に充電された状態となっている。また、ゲート駆動装置１０Ａ、１０Ｂの各電圧源回路４７の出力電圧に若干のずれが有る場合でも、抵抗５３により電流が流れない状態に保持される。
　そして、ＩＧＢＴ１～４のいずれかに過電流が流れたり、あるいはゲート駆動装置１０Ａ、１０Ｂのいずれかにおいて異常が発生すると、異常検出回路３０Ａあるいは３０Ｂがこれを検出して異常検出信号を出力する。この結果、通信回路４０Ａあるいは４０Ｂの判定部４６において、出力回路４１Ａあるいは４１Ｂは、駆動回路４４を介してＭＯＳＦＥＴ４３をオン駆動する。この結果、ＭＯＳＦＥＴ４３のドレインがローレベルに反転するので、コンデンサ５５の電荷が放電されて通信路ＣＰはローレベルになる。
　したがって、このような第６実施形態によっても第２実施形態と同様の効果を得ることができる。
　（第７実施形態）
　図１１および図１２は第７実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、第３実施形態で使用したスッチング素子部１０１に代えて、４個のＩＧＢＴ１～４を並列接続した構成の半導体素子部１００を用いている。また、この実施形態では、第６実施形態で用いた電圧源回路４７を設けたゲート駆動装置１０Ａ、１０Ｂを適用している。
　すなわち、ゲート駆動装置１０Ａを示す図１１において、ゲート駆動装置１０Ａ）は、図１０で示した構成と同様に、それぞれ通信回路４０Ａに電圧源回路４７が設けられている。また、電圧源回路４７には電流制限回路４７ａが設けられている。ゲート駆動装置１０Ｂについても同様に構成されている。
　図１２に示すように、２個のゲート駆動装置１０Ａ、１０Ｂは、ゲート駆動回路２０Ａ、２０Ｂにより４個のＩＧＢＴ１～４に対して共通にオン駆動およびオフ駆動をするように配線している。ここでは、２つのゲートオン回路２１Ａ、２１Ｂの出力端子は、いずれも端子Ｃａ、Ｃｃから接続回路６１を介して４個のＩＧＢＴ１～４のゲートＧ１～Ｇ４に接続される。同様に、２つのゲートオフ回路２２Ａ、２２Ｂの出力端子は、いずれも端子Ｃｂ、Ｃｄから接続回路６１を介して４個のＩＧＢＴ１～４のゲートＧ１～Ｇ４に接続される。
　なお、この実施形態においては、ゲート駆動装置１０Ａにおいて、２個の絶縁ゲート型半導体素子のそれぞれに対応して設けられた出力端子Ｃ１、Ｃ２は、ゲートオン回路２１Ａのオン出力を統合した出力端子Ｃａとし、且つ、ゲートオフ回路２２Ａのオフ出力を統合した出力端子Ｃｂとしている。同様に、ゲート駆動装置１０Ｂにおいて、２個の絶縁ゲート型半導体素子のそれぞれに対応して設けられた出力端子Ｃ３、Ｃ４は、ゲートオン回路２１Ｂのオン出力を統合した出力端子Ｃｃとし、且つ、ゲートオフ回路２２Ｂのオフ出力を統合した出力端子Ｃｄとしている。
　接続回路６１は、出力端子Ｃａからゲート抵抗６ａ～６ｄをそれぞれに介してＩＧＢＴ１～４のゲートＧ１～Ｇ４に接続され、出力端子Ｃｂからゲート抵抗７ａ～７ｄをそれぞれに介してＩＧＢＴ１～４のゲートＧ１～Ｇ４に接続されている。また、接続回路６１は、出力端子Ｃｃからゲート抵抗８ａ～８ｄをそれぞれに介してＩＧＢＴ１～４のゲートＧ１～Ｇ４に接続され、出力端子Ｃｄからゲート抵抗９ａ～９ｄをそれぞれに介してＩＧＢＴ１～４のゲートＧ１～Ｇ４に接続されている。
　なお、接続回路６１に用いるゲート抵抗６ａ～６ｄ、７ａ～７ｄ、８ａ～８ｄ、９ａ～９ｄは、４個のＩＧＢＴ１～４がすべてオン動作した際に、所定のゲート抵抗となるように設定されている。また、半導体素子部１００の電流検出端子Ａ１、Ａ２は、ゲート駆動装置１０Ａの入力端子Ｄ１、Ｄ２にそれぞれ接続され、電流検出端子Ａ３、Ａ４は、ゲート駆動装置１０Ｂの入力端子Ｄ３、Ｄ４にそれぞれ接続される。
　ゲート駆動装置１０Ａおよび１０Ｂの各通信端子Ｔ１－Ｔ２間に接続される通信路ＣＰには、第６実施形態と同様に、抵抗５３、５４、コンデンサ５５などが接続されている。さらに、この実施形態では、異常時にゲートオフ駆動をする機能を通信回路４０Ａ、４０Ｂの出力回路４１Ａ、４１Ｂを兼用する構成としている。
　４個のＩＧＢＴ１～４のゲート端子Ｇ１～Ｇ４は、オフ回路５１Ａを介して通信端子Ｔ１に接続され、オフ回路５１Ｂを介して通信端子Ｔ２に接続されている。なお、上記したオフ回路５１Ａ、５１Ｂは、オフ回路５１と同様に、各ゲート端子Ｇ１～Ｇ４側から順方向に接続されるダイオードＤと抵抗Ｒとの直列回路を抵抗Ｒ側において共通に接続した回路である。
　上記構成によれば、２個のゲート駆動装置１０Ａ、１０Ｂのそれぞれにより４個のＩＧＢＴ１～４を一括して駆動するので、それぞれの特性のばらつきなどがある場合でも、すべてのＩＧＢＴ１～４がオンした際に所定のゲート抵抗となるように設定することで電流アンバランスが発生しにくく、また、ＩＧＢＴ１～４のオンタイミングがずれることを解消することができる。これにより、４個のＩＧＢＴ１～４に流れる電流のバランスが良好となる。
　また、通信路ＣＰを各ゲート駆動装置１０Ａ、１０Ｂの電圧源回路４７によりプルアップすることができ、外部電源によるプルアップをするための電源を用いる必要がない。
　さらに、ＩＧＢＴ１～４のいずれかに過電流が流れたり、あるいはゲート駆動装置１０Ａ、１０Ｂのいずれかにおいて異常が発生すると、異常検出回路３０Ａあるいは３０Ｂがこれを検出して異常検出信号を出力する。この結果、通信回路４０Ａあるいは４０Ｂの判定部４６において、出力回路４１Ａあるいは４１Ｂは、駆動回路４４を介してＭＯＳＦＥＴ４３をオン駆動する。この結果、ＭＯＳＦＥＴ４３のドレインがローレベルに反転するので、コンデンサ５５の電荷が放電されて通信路ＣＰはローレベルになる。この結果、オフ回路５１Ａあるいは５１Ｂのいずれかにより、すべてのＩＧＢＴ１～４を迅速にオフ動作させることができる。
　（第８実施形態）
　図１３は第８実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、複合ゲート駆動装置２０７として例えば２個のゲート駆動装置１０Ａ、１０Ｂを用いて３個のＩＧＢＴ１～３を並列接続した半導体素子部１０１を駆動制御する場合における有効な使用形態を提供するものである。
　各ゲート駆動装置１０Ａ、１０Ｂは、前述したように、それぞれ２個の絶縁ゲート型半導体素子を独立して駆動し、異常を検出することができる構成である。この場合、２個のゲート駆動装置１０Ａ、１０Ｂを用いて３個のＩＧＢＴ１～３を駆動する場合には、駆動能力として余剰端子が発生する。
　この実施形態では、ゲート駆動装置１０Ａ、１０Ｂの構成として、上記のようにして発生する余剰端子のうち、異常検出回路３０Ａ、３０Ｂに他の用途に利用可能な構成を設けている。異常検出回路３０Ａもしくは３０Ｂには、各入力端子Ｄ１、Ｄ２もしくはＤ３、Ｄ４に対応して過電流などの異常判定をするためのコンパレータ３１、３２が設けられている。
　２個のコンパレータ３１、３２のうち、余剰端子となる可能性のある入力端子Ｄ２もしくはＤ４から信号が入力されるコンパレータ３２には、未使用端子検出回路３３が並列に接続されている。未使用端子検出回路３３は、例えば入力端子Ｄ２もしくはＤ４が直流電源ＤＣにプルアップされた状態となっている場合には、これを検出してゲート駆動回路２０Ａもしくは２０Ｂに検出信号を出力する構成である。ゲート駆動回路２０Ａもしくは２０Ｂは、未使用端子検出回路３３から検出信号が入力されると、コンパレータ３２への給電を停止するように構成される。
　上記構成を採用することで、ゲート駆動装置１０Ｂの入力端子Ｄ４が未使用のため未接続状態となる場合に、直流電源ＤＣにプルアップさせると、異常検出回路３０Ｂの未使用端子検出回路３３によりこれが検出される。この結果、未使用となるコンパレータ３２は、ゲート駆動回路２０Ｂにより給電が停止されるので、無駄な待機電力を使用しないようにすることができる。
　このような第８実施形態によれば、異常検出回路３０Ａ、３０Ｂに、未使用端子検出回路３３を設ける構成とした。これにより、半導体素子部１０１を駆動制御する場合に、ゲート駆動装置１０Ａ、１０Ｂにおいて、入力端子Ｄ２、Ｄ４が未使用状態となるときに、これをプルアップさせることでコンパレータ３２への給電を停止して省電力を図ることができる。
　なお、上記実施形態では、異常検出回路３０Ａ、３０Ｂにおける余剰端子について、対応回路の給電を停止して省電力を図る場合で説明したが、これに限らず、他の用途に用いることもできる。
　例えば、未使用端子を次のような用途に積極的に利用することもできる。
（１）異常検出回路への入力端子Ｄ２、Ｄ４などの余剰端子を受信専用端子として利用する。
（２）ゲート駆動用の出力端子Ｃ２、Ｃ４などの余剰端子を他の機能のドライバとして利用する。
（３）制御信号の入力端子Ｓｃを速度送信信号の伝達などに利用する。
（４）実施形態では示していないが、温度検出用に設けられる端子の余剰端子を、半導体素子部の基板温度の測定、センス電流の測定、ゲート電圧の測定などに利用する。
　（第９実施形態）
　図１４は第９実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、複合ゲート駆動装置２０８として、２個のゲート駆動装置１０Ａ、１０Ｂを用いる構成において、異常が検出されたときにＩＧＢＴ１～４をオフ動作させる場合に、電源を停止させるようにしている。
　ゲート駆動装置１０Ａおよび１０Ｂのそれぞれは、給電経路に通電制御スイッチとしてのリレースイッチ９０Ａ、９０Ｂが設けられている。リレースイッチ９０Ａ、９０Ｂは常閉接点で、常にはオン状態であり、制御端子にオフ指令信号が与えられるとオフ状態に変化する構成である。リレースイッチ９０Ａの制御端子は、通信路ＣＰ２を介してゲート駆動装置１０Ｂの通信端子Ｔ２に接続される。また、リレースイッチ９０Ｂの制御端子は、通信路ＣＰ１を介してゲート駆動装置１０Ａの通信端子Ｔ１に接続される。なお、この実施形態においては、通信回路４０Ａ、４０Ｂは、出力回路４１Ａ、４１Ｂのみが使用され、受信回路４２Ａ、４２Ｂは使用しない。
　上記構成によれば、ゲート駆動装置１０Ａ、１０ＢによりＩＧＢＴ１～４が駆動制御され、ＩＧＢＴ１～４のいずれかに過電流が流れたり、あるいはゲート駆動装置１０Ａ、１０Ｂのいずれかにおいて異常が発生すると、異常検出回路３０Ａあるいは３０Ｂがこれを検出して異常検出信号を出力する。
　例えば、ゲート駆動装置１０Ａの異常検出回路３０Ａが異常を検出した場合には、自己が駆動制御しているＩＧＢＴ１、２をオフ動作させるとともに、通信回路４０Ａの出力回路４１Ａから通信路ＣＰ１を介してリレースイッチ９０Ｂをオフ動作させる。これにより、ゲート駆動装置１０Ｂは、駆動電源がオフされることで、オン駆動していたＩＧＢＴ３、４は自動的にオフ動作されるようになる。
　一方、ゲート駆動装置１０Ｂの異常検出回路３０Ｂが異常を検出した場合には、自己が駆動制御しているＩＧＢＴ３、４をオフ動作させるとともに、通信回路４０Ｂの出力回路４１Ｂから通信路ＣＰ２を介してリレースイッチ９０Ａをオフ動作させる。これにより、ゲート駆動装置１０Ａは、駆動電源がオフされることで、オン駆動していたＩＧＢＴ１、２は自動的にオフ動作されるようになる。
　したがって、このような第９実施形態によっても第１実施形態と同様の効果を得ることができる。
　なお、上記実施形態では、通信回路４０Ａ、４０Ｂの受信回路４２Ａ、４２Ｂは実質的に機能していないので、給電を停止して省電力となるように構成することもできる。
　（第１０実施形態）
　図１５は第１０実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、複合ゲート駆動装置２０９は、２個のゲート駆動装置１０Ａ、１０Ｂのうち、一方をマスター・ゲート駆動装置１０Ａとし、他方をスレーブ・ゲート駆動装置１０Ｂとして用いる構成を採用している。
　すなわち、例えば４個のＩＧＢＴ１～４を並列接続した半導体素子部１００に対して、マスター・ゲート駆動装置１０ＡはＩＧＢＴ１、２を駆動制御し、スレーブ・ゲート駆動装置１０ＢはＩＧＢＴ３、４を駆動制御する。一方、マスター・ゲート駆動装置１０Ａは、ＩＧＢＴ１、２の過電流検出を行うが、スレーブ・ゲート駆動装置１０Ｂは、ＩＧＢＴ３、４の過電流検出を行わない。このため、マスター・ゲート駆動装置１０Ａは、通信回路４０Ａの受信回路４２Ａは使用しない。
　なお、マスター・ゲート駆動装置１０Ａの受信回路４２Ａや、スレーブ・ゲート駆動装置１０Ｂの異常検出回路３０Ｂおよび出力回路４１Ｂは、未使用であるから機能を停止することで省電力とすることができる。
　上記構成によれば、マスター・ゲート駆動装置１０Ａ側でＩＧＢＴ１および２の過電流を検出しており、これらのいずれかに過電流が流れた場合に、通信路ＣＰを介してスレーブ・ゲート駆動装置１０Ｂに異常検出信号を送信することで、すべてのＩＧＢＴ１～４をオフ動作させることができる。
　なお、この使用形態では、４個のＩＧＢＴ１～４のうち、ＩＧＢＴ１および２を主体として使用し、補助的にＩＧＢＴ３、４を使用するような場合に好適である。例えば、ＩＧＢＴ１、２を選択的に通常使用し、通電する電流レベルが大きい場合にＩＧＢＴ３あるいは４も追加で使用するような使用形態である。
　（第１１実施形態）
　図１６～１８は第１１実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ゲート駆動回路２０ｘとしてゲートオフ回路２２ｘを設ける構成としている。なお、この実施形態においては、ゲートオン回路２１およびゲートオフ回路２２ｘは、接続されるＩＧＢＴ１、２のそれぞれに対応して設けられる。
　図１６は、ゲート駆動回路２０ｘの構成中、例えばＩＧＢＴ１のゲートを駆動する出力端子Ｃ１に対応したゲートオフ回路２２ｘの構成を示している。なお、出力端子Ｃ２に対応するゲートオフ回路２２ｘも同様の構成である。ゲートオフ回路２２ｘは、２系統のオフ回路２２ａ、２２ｂを備える構成である。第１オフ回路２２ａは、駆動用のＭＯＳトランジスタ２５ａドライバ２６ａ、オフ抵抗２７ａを備え、第２オフ回路２２ｂは、駆動用のＭＯＳトランジスタ２５ｂ、ドライバ２６ｂ、オフ抵抗２７ｂを備えている。
　制御部２８は、他の回路から与えられる信号によって、第１及び第２オフ回路２２ａ、２２ｂのいずれかを選択して駆動するように構成される。ここで、第１オフ回路２２ａおよび第２オフ回路２２ｂのそれぞれに用いるオフ抵抗２７ａ、２７ｂは、異なる抵抗値Ｒａ、Ｒｂに設定され、オフ動作の際のゲート電圧立ち下がり速度が異なる条件となるように設定される。
　オフ抵抗２７ａ、２７ｂの抵抗値の違いにより、ゲート電流が異なるため、異なるゲート電圧時間変化率ｄｖ／ｄｔ１、ｄｖ／ｄｔ２が設定される。このゲート電圧時間変化率ｄｖ／ｄｔが大きいとゲート電圧立ち下がり速度は速くなり、ゲート電圧時間変化率ｄｖ／ｄｔが小さいとゲート電圧立ち下がり速度は遅くなる。オフ抵抗２７ａ、２７ｂの抵抗値は小さい方が、ＩＧＢＴ１のゲート電圧を速いゲート電圧立ち下がり速度でオフさせることができる。
　これにより、例えばＩＧＢＴ１を通常のオフ動作を行う場合には、制御部２８により第１オフ回路２２ａを動作させ、ＩＧＢＴ１を通常のオフ動作よりも速いゲート電圧立ち下がり速度でオフさせる場合には、第２オフ回路２２ｂを動作させることができる。
　これは、異常状態が検出されたときに、通常のオフ動作よりも速いゲート電圧立ち下がり速度でオフ動作させようとする場合に有効となるもので、例えば、迅速にオフ動作させることでＩＧＢＴに電流が流れるのを極力短時間となるように制御する場合である。
　図１７は、上記したゲート電圧立ち下がり速度を異なるように設定して実施する場合における各部の信号の時間変化を示すタイムチャートである。図１７のタイムチャートでは、４個のＩＧＢＴ１～４に対して、２つのゲート駆動装置１０Ａ、１０Ｂで駆動する複合ゲート駆動装置２００に相当する構成の場合で示している。また、各ゲート駆動装置１０Ａ、１０Ｂは、それぞれが２個のＩＧＢＴを個別にオン駆動およびオフ駆動するように接続されている。
　上記構成において、まず、図１７の（ａ）に示すように、時刻ｔ０でオンの制御信号Ｓｃが与えられると、図１７の（ｂ）、（ｃ）に示すように、ゲート駆動回路２０のゲートオン回路２１により出力端子Ｃ１～Ｃ４からＩＧＢＴ１～４のゲートに対してゲート電圧Ｖｇ１～Ｖｇ４が印加される。
　これにより、図１７の（ｄ）～（ｆ）に示すように、ＩＧＢＴ１～４に流れる電流Ｉ１～Ｉ４が徐々に上昇してゆく。そして、所定時間が経過した時刻ｔ１で、制御信号Ｓｃがオフになると、ゲートオフ回路２２ｘの制御部２８は、第１オフ回路２２ａに指示信号を与えて通常のゲート電圧立ち下がり速度でＩＧＢＴ１をオフ動作させる。他のＩＧＢＴ２～３も同様に通常のゲート電圧立ち下がり速度でオフ動作される。
　次に、ＩＧＢＴ１に異常が発生した場合の動作について説明する。上記と同様にして時刻ｔ２でオンの制御信号Ｓｃが与えられると、同様にしてゲート駆動回路２０のゲートオン回路２１により出力端子Ｃ１～Ｃ４からＩＧＢＴ１～４のゲートに対してゲート電圧Ｖｇ１～Ｖｇ４が印加される。
　これにより、図１７の（ｄ）～（ｆ）に示すように、ＩＧＢＴ１～４に流れる電流Ｉ１～Ｉ４が徐々に上昇してゆく。このとき、時間の経過とともにＩＧＢＴ１の電流Ｉ１が他のＩＧＢＴ２～３よりも大きい電流が流れると、図１７の（ｈ）に示すように、異常検出回路３０により閾値電流Ｉｔｈを超えたことが検出され、異常検出信号Ｓｘ１が出力される。
　ゲートオフ回路２２ｘでは、異常検出信号Ｓｘ１に応じて、図１７の（ｂ）に示すように、制御部２８により、第２オフ回路２２ｂから２つのＩＧＢＴ１、２を遅いゲート電圧立ち下がり速度でオフ動作させる。一方、異常検出信号Ｓｘ１を受けて、通信回路４０は、図１７の（ｇ）に示すように、通信端子Ｔ１から通信路ＣＰを介して他のゲート駆動装置１０に異常状態を出力する。
　他のゲート駆動装置１０は、これを受けると、同様にしてゲートオフ回路２２ｘでは、図１７の（ｃ）に示すように、制御部２８により、通信回路４０が検出した異常検出信号Ｓｘ１に応じて第２オフ回路２２ｂから２つのＩＧＢＴ３、４を遅いゲート電圧立ち下がり速度でオフ動作させる。
　なお、上記の設定とは逆に、第１オフ回路２２ａおよび第２オフ回路２２ｂのそれぞれに用いるオフ抵抗２７ａ、２７ｂを、異なる抵抗値Ｒａ、Ｒｂに設定する際に、上記とはオフ動作の際のゲート電圧立ち下がり速度が逆の条件となるように設定することもできる。例えばＩＧＢＴ１を通常のオフ動作を行う場合には、制御部２８により第１オフ回路２２ａを動作させ、ＩＧＢＴ１を通常のオフ動作よりも遅いゲート電圧立ち下がり速度でオフさせる場合には、第２オフ回路２２ｂを動作させることができる。
　これは、異常状態が検出されたときに、通常のオフ動作よりも遅いゲート電圧立ち下がり速度でオフ動作させようとする場合に有効となるもので、例えば、通常のゲート電圧立ち下がり速度でオフ動作するとサージ電圧が発生してＩＧＢＴに損傷を与えてしまう場合などに遅いゲート電圧立ち下がり速度でこれを防止することができる。
　図１８は、上記のように異常状態が検出されたときに、ゲート電圧立ち下がり速度をどのように設定するかを様々に設定した場合についてオフ駆動制御パターンとして示している。制御動作の内容は、異常状態を未検出の場合の動作、異常状態検出の場合の動作を示しており、異常状態検出の場合では、複合ゲート駆動装置を構成している場合に、自己が制御しているＩＧＢＴの異常状態を検出したゲート駆動装置と、異常状態を未検出のゲート駆動装置の動作に分けている。
　まず、基本パターンとしては、上記のいずれの場合も、通常のゲート電圧立ち下がり速度で実施するものを示している。そして、異なるゲート電圧立ち下がり速度で実施するものとして、第１～第３パターンを設定可能としている。いずれにおいても、異常状態未検出の場合には、「通常」のゲート電圧立ち下がり速度でオフ駆動することを前提としている。
　第１パターンでは、異常状態を検出した場合には、どちらのゲート駆動装置も遅いもしくは速いゲート電圧立ち下がり速度でオフ駆動するパターンを示している。第２パターンでは、異常状態を検出した場合には、異常状態を検出した側のゲート駆動装置において遅いもしくは速いゲート電圧立ち下がり速度でオフ駆動し、異常状態未検出のゲート駆動装置は通常のオフ駆動をするパターンを示している。
　さらに、第３パターンでは、第２パターンとは逆に、異常状態を検出した場合には、異常状態を検出した側のゲート駆動装置において通常のオフ駆動を行い、異常状態未検出のゲート駆動装置は遅いもしくは速いゲート電圧立ち下がり速度でオフ駆動をするパターンを示している。
　このような第１１実施形態によれば、ＩＧＢＴ１～４のいずれかの電流が過電流状態となった場合には、異常検出回路３０がこれを検出するようになり、異常検出信号Ｓｘが出力される。自己が駆動しているＩＧＢＴの異常が検出された場合には、ゲートオフ回路２２ｘが異常検出信号Ｓｘを受信すると、制御部２８により第２オフ回路２２ｂを駆動して遅いゲート電圧立ち下がり速度でＩＧＢＴをオフ動作させることができる。
　また、通信回路４０を介して異常状態の信号を受けると、ゲートオフ回路２２ｘが異常検出信号Ｓｘを受信すると、制御部２８により第２オフ回路２２ｂを駆動して遅いゲート電圧立ち下がり速度でＩＧＢＴをオフ動作させることができる。
　これにより、異常状態が発生した場合でも、すべてのＩＧＢＴ１～４を迅速にオフ動作させて、損傷や破壊に至るのを抑制することに貢献できる。
　なお、上記実施形態においては、ゲートオフ回路２２ｘとして、第１オフ回路２２ａ、第２オフ回路２２ｂの２系統を設ける構成としているが、３系統以上のオフ回路を設ける構成としても良い。
　この場合には、通常のオフ駆動に加えて、遅いゲート電圧立ち下がり速度でオフ駆動をする１以上のゲートオフ回路と、速いゲート電圧立ち下がり速度でオフ駆動をする１以上のゲートオフ回路とを設け、異常状態に応じて選択的にオフ駆動させる制御パターンを設けることができる。
　（第１２実施形態）
　図１９および図２０は第１２実施形態を示すもので、以下第１実施形態と異なる部分について説明する。この実施形態においては、異常検出回路３０ａとして、さまざまな異常状態を検出可能とした具体的な構成を示している。ここでは、接続される素子としてＩＧＢＴ１を対象とした場合で説明する。
　この実施形態における異常検出回路３０ａは、（Ａ）素子過電流検出、（Ｂ）素子短絡検出、（Ｃ）素子過熱検出、（Ｄ）オン時のハーフオン検出、（Ｅ）オフ時のハーフオン検出、（Ｆ）電源減電圧検出、（Ｇ）電源過電圧検出および（Ｈ）装置過熱検出の異常状態を検出することができる。
　図１９に示すように、（Ａ）素子過電流検出および（Ｂ）素子短絡検出は、ＩＧＢＴ１のセンスエミッタからセンス抵抗１ａに流れる電流を端子電圧から検出する。端子Ｄ１ａに入力されるセンス抵抗１ａの端子電圧を、コンパレータ３４ａにより閾値電圧Ｖｔｈ１と比較して素子過電流状態を検出し、コンパレータ３４ｂにより閾値電圧Ｖｔｈ２と比較して素子短絡状態を検出する。
　図２０の（ａ）に示すように、ＩＧＢＴ１がオン駆動した後の電流は、正常であれば過電流の閾値電流Ｉｔｈ１レベルを超えることなく流れる状態となるが、過電流が流れる場合には閾値電流Ｉｔｈ１レベルを超えるようになる。コンパレータ３４ａは、この閾値電流Ｉｔｈ１に相当する閾値電圧Ｖｔｈ１により素子過電流状態を検出する。
　また、ＩＧＢＴ１がオン駆動した後の電流は、短絡状態のために急激に増大して流れる場合には、短絡検出の閾値電流Ｉｔｈ２レベルを超えるようになる。コンパレータ３４ｂは、この閾値電流Ｉｔｈ２に相当する閾値電圧Ｖｔｈ２により素子短絡状態を検出する。
　（Ｃ）素子過熱検出は、図１９に示すように、半導体素子部１０２のＩＧＢＴ１の近傍に温度検出用のダイオード１ｂを設けて検出している。直流電源ＶＤから定電流回路３５ａ、ダイオード３５ｂ、端子Ｄ１ｂを介してダイオード１ｂに定電流を流し、端子電圧をコンパレータ３４ｃで閾値電圧Ｖｔｈ３と比較して検出する。ダイオード１ｂの順方向電圧Ｖｆが温度依存性を持つことから、過熱状態を判断する順方向電圧Ｖｆを閾値電圧Ｖｔｈ３として検出される端子電圧と比較して判定する。
　図２０の（ｂ）に示すように、ダイオード１ｂの順方向電圧Ｖｆは、素子の温度が高くなるとダイオード特性により小さい電圧になる。また、この順方向電圧Ｖｆは、温度の関数であるから、過熱状態を示す温度に対応した閾値電圧Ｖｔｈ３を設定し、これよりも低くなると過熱状態であることを判定できる。
　（Ｄ）オン時のハーフオン検出は、図１９に示すように、ＩＧＢＴ１のゲート電圧Ｖｇをコンパレータ３４ｄに取り込み、閾値電圧Ｖｔｈ４と比較する構成である。図２０の（ｃ）に示すように、ＩＧＢＴ１のゲート電圧Ｖｇが、オン駆動後に閾値電圧Ｖｔｈ４を超えて所定のゲート電圧Ｖｇに達しない状態をオン時のハーフオンとして検出する。
　（Ｅ）オフ時のハーフオン検出は、図１９に示すように、ＩＧＢＴ１のゲート電圧Ｖｇをコンパレータ３４ｅに取り込み、閾値電圧Ｖｔｈ５と比較する構成である。図２０の（ｄ）に示すように、ＩＧＢＴ１のゲート電圧Ｖｇが、オフ駆動後に閾値電圧Ｖｔｈ５以下に下降してグランドレベルに達しない状態をオフ時のハーフオンとして検出する。
　（Ｆ）電源減電圧検出および（Ｇ）電源過電圧検出は、ゲート駆動回路１０が正常に動作できる電源電圧の範囲の下限あるいは上限から外れた状態を検出するものである。電源減電圧検出では、直流電源ＶＤをコンパレータ３４ｆに取り込み、閾値電圧Ｖｔｈ６と比較して判定する。電源過電圧検出では、直流電源ＶＤをコンパレータ３４ｇに取り込み、閾値電圧Ｖｔｈ７と比較して判定する。
　図２０の（ｅ）に示すように、直流電源ＶＤの電圧が閾値電圧Ｖｔｈ６からＶｔｈ７の範囲にあれば正常状態であり、閾値電圧Ｖｔｈ６を下回ると減電圧状態を判定し、閾値デン圧Ｖｔｈ７を上回ると過電圧状態を判定する。
　（Ｈ）装置過熱検出は、ゲート駆動装置１０内における過熱状態を検出するもので、装置内に設置される過熱検出部３６によりゲート駆動装置１０の過熱状態を判定して異常検出信号を出力する。
　このような第１２実施形態によれば、異常検出回路３０ａとして、（Ａ）素子過電流検出、（Ｂ）素子短絡検出、（Ｃ）素子過熱検出、（Ｄ）オン時のハーフオン検出、（Ｅ）オフ時のハーフオン検出、（Ｆ）電源減電圧検出、（Ｇ）電源過電圧検出および（Ｈ）装置過熱検出の異常状態を検出するように構成したので、自己の装置内、駆動対象の半導体素子、給電する直流電源ＶＤの種々の異常状態に対応して保護動作に対応させることができる。
　なお、上記実施形態では、（Ａ）～（Ｈ）の様々な異常状態検出を行う構成を示したが、記載したすべての異常状態を検出する構成以外に、（Ａ）～（Ｈ）の異常状態検出のうち、一部を検出する構成とすることもできる。さらに、上記の実施形態で説明していない自己の装置内、駆動対象の半導体素子、給電する直流電源ＶＤの異常状態あるいはその他の異常状態を検出する構成を付加することもできる。
　（第１３実施形態）
　図２１は第１３実施形態を示すもので、以下、第１実施形態で示した複合ゲート駆動装置と異なる部分について説明する。
　図２１は、並列接続した複数個の絶縁ゲート型半導体素子として、６個のＩＧＢＴ１～６を並列に接続した状態の半導体素子部１０３を駆動する場合の構成を示している。この場合には、上記したゲート駆動装置１０を３個使用した複合ゲート駆動装置２１０を構成している。３個のゲート駆動装置１０Ａ～１０Ｃは同じ構成のものを並列に接続して使用している。
　第１実施形態の図１で説明した各構成について、各ゲート駆動装置１０Ａ～１０Ｃの構成では、それぞれ添字Ａ～Ｃを付して示している。また、各ゲート駆動装置１０Ａ～１０Ｃの各端子は、ゲート駆動装置１０Ａ～１０Ｃの順に、入力端子Ｓ１～Ｓ３、異常検出出力端子Ｐ１～Ｐ３、出力端子Ｃ１～Ｃ６、入力端子Ｄ１～Ｄ６、通信端子Ｔ１～Ｔ３としている。また、これらのゲート駆動装置１０Ａ～１０Ｃは、外部と絶縁された状態で高圧領域に配置され、且つ同じ絶縁領域に配置されたものである。
　半導体素子部１０３の各ＩＧＢＴ１～６は、コレクタが共通に接続され、ゲートはそれぞれゲート端子Ｇ１～Ｇ６に接続されている。また、各ＩＧＢＴ１～６のエミッタは共通に接続され、センスエミッタはそれぞれ電流検出抵抗１ａ～６ａを介してエミッタに共通に接続されている。各ＩＧＢＴ１～６のセンスエミッタと電流検出抵抗１ａ～６ａとの共通接続点は、電流検出端子Ａ１～Ａ６に接続されている。
　３つのゲート駆動装置１０Ａ～１０Ｃの入力端子Ｓ１～Ｓ３は共通に接続され、制御信号Ｓｃが入力される。出力端子Ｐ１～Ｐ３は、それぞれのゲート駆動装置１０Ａ～１０Ｃの異常検出信号Ｓｘを外部に出力する。出力端子Ｃ１～Ｃ６は、半導体素子部１０３のゲート端子Ｇ１～Ｇ６にそれぞれ接続される。入力端子Ｄ１～Ｄ６は半導体素子部１０３の電流検出端子Ａ１～Ａ６にそれぞれ接続される。３つのゲート駆動装置１０Ａ～１０Ｃの通信端子Ｔ１～Ｔ３は、通信路ＣＰを介して接続されている。
　上記構成によっても、３つのゲート駆動装置１０Ａ～１０Ｃを設けた点を除いて第１実施形態と同様の動作を行わせることができる。これにより、６個のＩＧＢＴ１～６がオン動作およびオフ動作されるようになる。また、ＩＧＢＴ１～６のオン駆動中に、例えばＩＧＢＴ１または２に過電流が流れると、ゲート駆動装置１０Ａの異常検出回路３０Ａ過電流が流れたことを判断して異常検出信号を出力する。
　ゲート駆動装置１０Ａは、ＩＧＢＴ１および２を共にオフ動作させ、通信回路４０Ａから異常検出信号を通信路ＣＰに出力する。他のゲート駆動装置１０Ｂ、１０Ｃは、通信路ＣＰから通信端子Ｔ２、Ｔ３を介して異常検出信号を受信すると、ＩＧＢＴ３～６をオフ駆動させるようになる。
　上記のようなゲート駆動装置１０Ａ～１０Ｃによる連携動作については、ＩＧＢＴ３～６のいずれかに過電流が流れた場合においても、同様にしてゲート駆動装置１０Ｂ、または１０Ｃがこれを検出してオフ動作させると共に、通信路ＣＰを介してゲート駆動装置１０Ａ～１０Ｃのうちの他のものに異常検出信号を送信する。これによって、すべてのＩＧＢＴ１～６をオフ動作させることができる。
　したがって、このような第１３実施形態によっても、第１実施形態と同様の作用効果を得ることができる。
　なお、上記実施形態では、複合ゲート駆動装置として、３つのゲート駆動装置１０Ａ～１０Ｃを設ける構成を示したが、４つ以上のゲート駆動装置を設けてさらに多くのＩＧＢＴを駆動する構成に適用することもできる。
　（他の実施形態）
　なお、本開示は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
　上記各実施形態では、一つのゲート駆動装置により２個のＩＧＢＴを駆動する構成のものを示したが、これに限らず、３個以上のＩＧＢＴを駆動する構成のものでも良い。また、同様に、複合ゲート駆動装置として、２個のゲート駆動装置を用いる構成の場合を示したが、３個以上のゲート駆動装置を用いる構成においても適用することができる。
　上記各実施形態では、半導体素子部として、３個もしくは４個のＩＧＢＴを駆動する構成の例を示したが、ＩＧＢＴ以外にＭＯＳＦＥＴを用いる場合にも適用できるし、混在させたものを用いる場合にも適用できる。また、絶縁ゲート型半導体素子は、シリコン製、炭化シリコン製、窒化ガリウム製などの種々の材料を用いたものに適用することができる。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (18)

  1. 　並列接続された複数の絶縁ゲート型半導体素子（１～６）の一部もしくは全部を駆動するゲート駆動装置であって、
    　外部から与えられる制御信号に応じて前記複数の絶縁ゲート型半導体素子の一部もしくは全部のゲートを駆動するゲート駆動回路（２０、２０Ａ、２０Ｂ、２０Ｃ、２０ｘ）と、
    　前記絶縁ゲート型半導体素子および内部回路の少なくとも一方の異常状態を検出して異常検出信号を出力する異常検出回路（３０、３０Ａ、３０Ｂ、３０Ｃ、３０ａ）と、
    　前記異常検出回路により前記異常検出信号が出力された場合に、通信路（ＣＰ、ＣＰ１、ＣＰ２、ＣＰ３）を介して外部に送信し、外部から前記通信路を介して送信される異常検出信号を受信し、いずれかの前記異常検出信号に応じて前記複数の絶縁ゲート型半導体素子の一部もしくは全部をオフ動作させる通信回路（４０、４０Ａ、４０Ｂ、４０Ｃ）とを備えたゲート駆動装置。
  2. 　前記通信路は、抵抗要素（５０）を介して固定電位にプルアップされた状態とされ、
    　前記通信回路は、前記通信路への出力段にスイッチング素子（４３）を備え、前記異常検出回路により前記異常検出信号が出力されない状態で前記スイッチング素子をオフ状態として開放状態に保持し、前記異常検出信号が出力された場合に前記スイッチング素子をオンさせることで前記通信路をローレベルにして送信する請求項１に記載のゲート駆動装置。
  3. 　前記通信回路は、前記異常検出回路により前記異常検出信号が出力されない状態において、前記通信路を介して前記異常検出信号を受信すると、前記複数の絶縁ゲート型半導体素子の一部もしくは全部のオフ動作を実施する請求項２に記載のゲート駆動装置。
  4. 　前記ゲート駆動回路は、前記複数の絶縁ゲート型半導体素子の全てを他のゲート駆動装置とともに共通にゲートオン動作またはゲートオフ動作の駆動が可能に構成される請求項１から３のいずれか一項に記載のゲート駆動装置。
  5. 　前記通信回路は、前記通信路を介して前記異常検出信号に応じて前記複数の絶縁ゲート型半導体素子の一部もしくは全部をオフ動作させる請求項１から４のいずれか一項に記載のゲート駆動装置。
  6. 　前記通信回路は、前記通信路を高電位にプルアップする電圧源回路（４６）を内蔵し、
    　前記電圧源回路は、内部に電流制限回路（４６ａ）を備える請求項１に記載のゲート駆動装置。
  7. 　前記通信路は、ダイオード（５１、５１Ａ、５１Ｂ）を逆方向に介した状態で前記複数の絶縁ゲート型半導体素子のゲートに接続される請求項１から６のいずれか一項に記載のゲート駆動装置。
  8. 　前記異常検出回路に対応して設けられた入力端子の個数に対して異常を検出する複数の絶縁ゲート型半導体素子の個数が少ない場合に、前記入力端子のうちの余ったものについて、他の用途で用いることが可能に設けられる請求項１から７のいずれか一項に記載のゲート駆動装置。
  9. 　前記複数の絶縁ゲート型半導体素子は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＩＧＢＴ（Isolated Gate Bipolar Transistor）の一方もしくは両方を用いたものとする請求項１から８のいずれか一項に記載のゲート駆動装置。
  10. 　前記複数の絶縁ゲート型半導体素子は、Ｓｉ（ケイ素）、ＳｉＣ（炭化ケイ素）およびＧａＮ（窒化ガリウム）のうちのいずれかで形成されたものを、１種類もしくは複数種類用いたものとする請求項９に記載のゲート駆動装置。
  11. 　前記異常検出回路が前記絶縁ゲート型半導体素子または内部回路の少なくとも一方の異常状態を検出した場合には、前記ゲート駆動回路（２０ｘ）に対して異常状態を検出していない時にゲートオフ動作させるときのゲート電圧立ち下げ速度と異なるゲート電圧立ち下げ速度で前記複数の絶縁ゲート型半導体素子の一部もしくは全部をオフ動作させる請求項１に記載のゲート駆動装置。
  12. 　前記異常検出回路（３０ａ）は、前記絶縁ゲート型半導体素子の短絡、過電流、過熱等の絶縁ゲート型半導体素子の異常状態、前記絶縁ゲート型半導体素子のゲートオン時およびゲートオフ時のハーフオン状態異常となる絶縁ゲート型半導体素子もしくは装置内部の異常状態、装置内部に給電する電源の過電圧もしくは減電圧の異常状態、装置内部の過熱に起因する異常状態のうちの、全てもしくは一部の異常状態を検出するように構成される請求項１から１１のいずれか一項に記載のゲート駆動装置。
  13. 　並列接続された複数の絶縁ゲート型半導体素子（１～６）を駆動する複合ゲート駆動装置であって、
    　請求項１から１２のいずれかに記載のゲート駆動装置を複数（１０Ａ、１０Ｂ、１０Ｃ）備え、
    　前記複数のゲート駆動装置は、それぞれ前記複数の絶縁ゲート型半導体素子の一部もしくは全部を駆動するように設けられた複合ゲート駆動装置。
  14. 　前記複数のゲート駆動装置の通信回路（４０Ａ、４０Ｂ、４０Ｃ）は、いずれかから出力される前記異常検出信号に基いて前記複数の絶縁ゲート型半導体素子の全部をオフ動作させるように接続された請求項１３に記載の複合ゲート駆動装置。
  15. 　前記複数のゲート駆動装置は、給電経路に直列に介在する通電制御スイッチ（９０Ａ、９０Ｂ）をそれぞれ備え、
    　前記複数のゲート駆動装置のうち、一つのゲート駆動装置において前記異常検出回路が前記異常検出信号を出力すると、前記通信回路から前記通信路を介して他の残りのゲート駆動装置に設けられた前記通電制御スイッチをオフさせて断電する請求項１３に記載の複合ゲート駆動装置。
  16. 　前記複数のゲート駆動装置のうち一つをマスター・ゲート駆動装置（１０Ａ）とし、他のゲート駆動装置をスレーブ・ゲート駆動装置（１０Ｂ）として設定し、
    　前記スレーブ・ゲート駆動装置は、前記異常検出回路の動作を停止した状態で使用する請求項１３に記載の複合ゲート駆動装置。
  17. 　前記複数のゲート駆動装置のうち、
    　前記異常検出回路が絶縁ゲート型半導体素子の異常状態を検出しているゲート駆動装置は、異常状態を検出していない時のゲートオフ動作と異なるゲート電圧立ち下げ速度で前記絶縁ゲート型半導体素子をオフ動作させ、
    　前記異常検出回路が絶縁ゲート型半導体素子の異常状態を検出していないゲート駆動装置は、異常状態を検出していない時のゲートオフ動作と同じゲート電圧立ち下げ速度で前記絶縁ゲート型半導体素子をオフ動作させる請求項１３から１６のいずれか一項に記載の複合ゲート駆動装置。
  18. 　前記複数のゲート駆動装置のうち、
    　前記異常検出回路が絶縁ゲート型半導体素子の異常状態を検出しているゲート駆動装置は、異常状態を検出していない時のゲートオフ動作と同じゲート電圧立ち下げ速度で前記絶縁ゲート型半導体素子をオフ動作させ、
    　前記異常検出回路が絶縁ゲート型半導体素子の異常状態を検出していないゲート駆動装置は、異常状態を検出していない時のゲートオフ動作と異なるゲート電圧立ち下げ速度で前記絶縁ゲート型半導体素子をオフ動作させる請求項１３から１６のいずれか一項に記載の複合ゲート駆動装置。
     
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