WO2019003014A1 - 半導体装置、電子機器 - Google Patents

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池田隆之
米田誠一
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Definitions

  • One embodiment of the present invention relates to a semiconductor device.
  • Power supply circuits of various configurations have been proposed.
  • a power supply circuit configured to have a memory, a decoder circuit, a timing control circuit, a DAC (Digital to Analog Converter), and a regulator circuit has been proposed (see FIG. 11 of Patent Document 1).
  • the DA converter generates a plurality of types of potentials according to control data output from the memory, and the plurality of types of potentials are output to the outside via a switch.
  • Power supply circuits that output a plurality of types of potentials are used for various applications, for example, for reading data of multilevel memories. It is preferable to use a plurality of types of potentials equal to or greater than the number of bits stored in the multilevel memory, for example, 4 bits (16 types of potentials for reading the multilevel memory storing 2 bits of data). It is preferable to use a power supply circuit that outputs the potential of. In addition, it is preferable to use a power supply circuit that outputs a potential of 10 bits (1024 types) for reading of a multi-level memory that stores 4-bit data. This is because data is read out more accurately using a plurality of types of potentials with small potential widths.
  • an object of one embodiment of the present invention is to provide a semiconductor device in which an increase in circuit area is suppressed.
  • One embodiment of the present invention includes a control circuit including a plurality of scan chain circuits, a DA converter electrically connected to the control circuit, and a plurality of potential holding units electrically connected to the DA converter.
  • the plurality of potential holding portions each include a transistor including an oxide semiconductor in a channel formation region and a capacitor element electrically connected to the transistor. According to digital data held in any one of the plurality of scan chain circuits, the output potential output from the DA converter is held in any one of the plurality of potential holding units.
  • the plurality of scan chain circuits have a flip flop circuit.
  • one of the source or the drain of the transistor is electrically connected to one electrode of the capacitor, and the other of the source or the drain of the transistor is electrically connected to the DA converter. .
  • the output potential output from the DA converter is preferably held at a node where one of the source or the drain of the transistor and one electrode of the capacitor are connected.
  • the transistor preferably includes a gate electrode and a back gate electrode.
  • a configuration having a monitor circuit which is electrically connected to any one of the plurality of potential holding portions and has a resistance element is preferable.
  • the monitor circuit is configured to supply information on the amount of current flowing through the resistance element to the control circuit.
  • a semiconductor device in which an increase in circuit area is suppressed can be provided.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • 5A to 5C illustrate a structure of a semiconductor device of one embodiment of the present invention.
  • Embodiment 1 The structure of the semiconductor device of one embodiment of the present invention will be described with reference to FIGS.
  • a power supply circuit 100 which outputs n kinds (n is an integer of 2 or more) of potentials from the wirings V1 to Vn will be described.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics. Therefore, the power supply circuit described in this specification and the like is a semiconductor device.
  • the power supply circuit 100 includes a control circuit 101, a DAC 110, a potential holding circuit 120, and a buffer 140 (see FIG. 1).
  • the control circuit 101 holds digital data (Data) supplied from the outside, and outputs the held digital data (D SEL ) to the DAC 110 based on control data (SEL) supplied from the outside.
  • the DAC 110 converts the input digital data (D SEL ) into an analog signal, and outputs the converted analog data (V SEL , also referred to as an output potential) to the potential holding circuit 120.
  • the potential holding circuit 120 holds analog data (V SEL ) based on control data (H SEL ), and further outputs analog data (V SEL ) to an external circuit through the buffer 140.
  • FIG. 1 shows the case where a multilevel memory 301 is applied as an external circuit.
  • the multi-level memory 301 includes a memory cell array 303 having a plurality of memory cells for holding data, and a circuit 302 for driving the memory cell array 303.
  • the various potentials generated by the power supply circuit 100 are used for the operation of the memory cell array 303 and the circuit 302.
  • the control circuit 101 includes a plurality of scan chain circuits 102_1 to 102_m (m is an integer of 2 or more) and a selection circuit 105 (see FIG. 2A).
  • the scan chain circuits 102_1 to 102 — m are circuits that hold digital data (Data [0] to [N], N is an integer of 1 or more) input from the outside, and include flip-flop circuits and the like.
  • the number of flip flop circuits is not particularly limited, but it is preferable to have one flip flop circuit per bit.
  • the scan chain circuits 102_1 to 102_m each include (N + 1) flip-flop circuits 108_0 to 108_N.
  • Digital data (Data [0] to [N]) may be referred to as data corresponding to a parameter.
  • the selection circuit 105 includes switches 105_1 to 105 — m (see FIG. 2B).
  • the switches 105_1 to 105 — m are circuits whose conduction state and non-conduction state are controlled according to control data (SEL) input from the outside, and include transistors and the like.
  • SEL control data
  • the DAC 110 includes a potential generation circuit 111 which generates a plurality of types of potentials, a selection circuit 112, and a plurality of wirings L1 to Lp (p is an integer of 2 or more) (see FIG. 3A).
  • the potential generation circuit 111 includes a plurality of resistance elements 113 (see FIG. 3B).
  • the plurality of resistance elements 113 are connected in series, one end thereof is connected to the wiring 115a, and the other end is connected to the wiring 115b.
  • a potential difference exists between the wiring 115 a and the wiring 115 b, and the potential difference is divided by the plurality of resistance elements 113.
  • a plurality of divided potentials are transmitted to the wirings L1 to Lp.
  • the resistor string type is applied as the potential generation circuit 111
  • the present invention is not limited to this configuration, and a resistance ladder type, a capacitance array type, a weight resistance type, or the like may be applied.
  • a resistance element, a capacitance element, an operational amplifier, and the like are provided according to each type.
  • the selection circuit 112 has a plurality of selectors 114 connected in a tournament manner (see FIG. 3C). Based on control data (D SEL ) input from the outside, the potential of any one of the plurality of wirings L1 to Lp is output to the potential holding circuit 120 as an output potential (V SEL ).
  • FIG. 3C illustrates the case where the plurality of selectors 114 are provided in three stages, but one embodiment of the present invention is not limited to this structure. Further, although an example in which the selector 114 is used as the selection circuit 112 is shown, the present invention is not limited to this example, and a decoder or the like may be used.
  • the potential holding circuit 120 includes a plurality of potential holding portions 116_1 to 116_n (see FIG. 4). Each of the potential holding portions 116_1 to 116_n has a function of holding an analog potential, and includes a transistor 121 and a capacitor 131. One of the source or the drain of the transistor 121 is connected to the DAC 110. The other of the source and the drain of the transistor 121 is connected to one electrode of the capacitor 131. The other electrode of the capacitor 131 is connected to a wiring kept at a constant potential. A connection point of the other of the source and the drain of the transistor 121 and the capacitor 131 is referred to as a node 209.
  • Control data (H SEL ) is input to the gate of the transistor 121, and the conduction state and the non-conduction state are controlled.
  • an oxide semiconductor is preferably used for the channel formation region.
  • a transistor including an oxide semiconductor has extremely low off-state current. Therefore, the potential of the node 209 can be held for a long time by keeping the transistor 121 off after the output potential (V SEL ) is held at the node 209.
  • the oxide semiconductor includes at least one of In, Ga, and Zn.
  • FIG. 4 illustrates an example in which a single gate transistor is used as the transistor 121
  • the present invention is not limited to this example, and a transistor 122 with a back gate electrode may be used (see FIG. 5A).
  • Control data H SEL2
  • H SEL2 Control data
  • a transistor 123 in which the back gate electrode and the front gate electrode are connected to each other may be used (see FIG. 5B).
  • the transistors 122 and 123 with back gate electrodes are also applied to the potential holding units 116_2 to 116_n in the second to n-th rows. can do.
  • the transistors included in the plurality of potential holding portions 116_1 to 116_n do not have to have the same structure, and a single gate transistor 121 and transistors 122 and 123 with back gate electrodes can be freely combined and used.
  • the buffer 140 has a plurality of amplifiers 141 (see FIG. 4).
  • the plurality of amplifiers 141 are connected to the wirings V1 to Vn, respectively.
  • the buffer 140 is not an essential component, and may not be provided if it is not necessary.
  • a plurality of potentials can be selected without increasing the number of elements included in the selection circuit. Therefore, the circuit area of the selection circuit in the semiconductor device can be reduced.
  • FIGS. 6 and 7 show only the potential holding unit 116_1 in the first column
  • FIG. 16 shows the potential holding units 116_1 and 116_2 in the first and second columns.
  • the configurations shown in FIGS. 6, 7 and 16 can be applied to this as well.
  • the node 209 of the potential holding unit 116_1 may be connected to the operational amplifier 151 (see FIG. 6A).
  • the operational amplifier 151 has a plurality of terminals, but is preferably connected to a terminal for bias potential. Since the terminal for bias potential does not usually consume a steady current, the node 209 of the potential holding unit 116_1 can be directly connected.
  • the node 209 of the potential holding unit 116_1 may be connected to the source follower circuit 152 (see FIGS. 6B and 6C).
  • the source follower circuit 152 includes an n-channel transistor 153 and an n-channel transistor 154.
  • the node 209 of the potential holding portion 116_1 is connected to the gate of the n-channel transistor 154 (see FIG. 6B) or the gate of the n-channel transistor 153 (see FIG. 6C).
  • the potential of the node 209 is used as a bias potential of the source follower circuit 152.
  • the source follower circuit 152 functions as an amplifier for the potential to be supplied. With such a configuration, a potential can be supplied to the supply destination by connecting the terminal 155 to the supply destination through which a steady state current flows.
  • the node 209 of the potential holding unit 116_1 may be connected to the comparator 156 (see FIG. 7A).
  • the comparator 156 has a plurality of terminals, but is preferably connected to a terminal for reference potential.
  • the terminal for the reference potential does not usually consume a steady current, so the node 209 of the potential holding portion 116_1 can be directly connected.
  • the node 209 of the potential holding unit 116_1 may be connected to the voltage follower 159 (see FIG. 7B).
  • the node 209 of the potential holding unit 116_1 is connected to the terminal for the bias potential of the voltage follower 159.
  • the node 209 of the potential holding unit 116_1 may be connected to an analog AI circuit (see FIG. 16).
  • the analog AI circuit includes transistors 401 to 406 and a capacitor 407.
  • the analog AI circuit is called a tau cell and is a circuit that simulates part of the function of a nerve.
  • the potential of the node 209 of the potential holding portion 116_1 is supplied to one of the source and the drain of the transistor 403 through the voltage follower 408, and the potential of the node 209 of the potential holding portion 116_2 is the source of the transistor 406 through the voltage follower 409. Or to one of the drains.
  • the control circuit 101 includes four scan chain circuits 102_1 to 102_4 and four switches 105_1 to 105_4 (see FIG. 8A).
  • the DAC 110 includes a potential generation circuit 111 which generates 16 types of potentials, a selection circuit 112, and wirings L1 to L16 (see FIG. 8A).
  • the potential holding circuit 120 includes four potential holding portions 116_1 to 116_4 (see FIG. 8B).
  • Table 1 shows 16 types of digital data that can be held in the scan chain circuits 102_1 to 102_4, and the potentials Va1 to Va16 output from the DAC 110.
  • the 16 types of potentials Va1 to Va16 correspond to 16 types of digital data, and correspond to the potentials of the wirings L1 to L16.
  • step S11 writing of digital data is performed on each of the scan chain circuits 102_1 to 102_4.
  • digital data “0000”, “0100”, “1000”, and “1100” are written to the scan chain circuits 102_1 to 102_4, respectively.
  • step S12 digital data is read from any of the scan chain circuits 102_1 to 102_4.
  • the switch 105_1 is in a conductive state, and digital data of “0000” is read out from the scan chain circuit 102_1.
  • step S13 the DAC 110 determines an output potential based on digital data.
  • the potential Va1 of the wiring L1 is the output potential of the DAC 110 based on the digital data of “0000” output from the scan chain circuit 102_1.
  • step S14 the output potential of the DAC 110 is held in any one of the potential holders 116_1 to 116_4.
  • the transistor 121 of the potential holding portion 116_1 is turned on, and the potential Va1 which is the output potential of the DAC 110 is held at the node 209 of the potential holding portion 116_1.
  • step S15 it is determined whether the potentials necessary for reading the multilevel memory are equalized. If aligned, the operation is ended, and if not aligned, the process proceeds to step S12. In this embodiment, since the setting of the potentials for the potential holding units 116_2 to 116_4 is not completed, the process proceeds to step S12, the data reading of the scan chain circuit 102_2 (step S12, "0100"), and the determination of the output potential of the DAC 110 ( Steps S13 and Va5) and holding of the potential in the potential holding unit 116_2 (step S14 and Va5) are performed.
  • step S15 the process proceeds to step S12 again, the data reading of the scan chain circuit 102_3 (step S12, "1000"), the determination of the output potential of the DAC 110 (step S13, Va9), and the potential of the potential holding unit 116_3. Holding (step S14, Va9) is performed. Subsequently, after step S15, the process proceeds to step S12 again, the data reading of the scan chain circuit 102_4 (step S12, "1100"), the determination of the output potential of the DAC 110 (step S13, Va13), the potential at the potential holding unit 116_4. Is held (step S14, Va13). Thereafter, in step S15, it is determined that the potentials necessary for reading the multilevel memory are equalized, and the operation is completed.
  • the potential holding units 116_1 to 116_4 respectively hold four types of potentials Va1, Va5, Va9, and Va13, and a multilevel memory that stores 2-bit data using these four types of potentials. Is read out.
  • step S20 The operation of rewriting the potential held by the potential holding unit will be described with reference to the flowchart of FIG. 10 and the timing chart of FIG.
  • step S21 writing of digital data is performed to each of the scan chain circuits 102_1 to 102_4.
  • step S21 writing of digital data is performed to each of the scan chain circuits 102_1 to 102_4.
  • digital data “0010”, “0110”, “1010”, and “1110” are written to the scan chain circuits 102_1 to 102_4, respectively.
  • step S21 (FIG. 10) and in the period T1 (FIG. 11), the potential of the node of the potential holding unit that needs to be rewritten is reset.
  • a signal at H level is supplied to the transistors 121 of all the potential holders 116_1 to 116_4, the transistor 121 is turned on, and the potential of the node 209 is reset.
  • digital data is written to each of the scan chain circuits 102_1 to 102_4.
  • digital data of “0010”, “0110”, “1010”, and “1110” are written to the scan chain circuits 102_1 to 102_4, respectively.
  • step S22 (FIG. 10) and period T2 (FIG. 11) digital data is read from any of the scan chain circuits 102_1 to 102_4.
  • the switch 105_1 is in the conductive state, and digital data of “0010” is read out from the scan chain circuit 102_1.
  • step S23 (FIG. 10) and period T2 (FIG. 11)
  • the DAC 110 determines the output potential based on the digital data.
  • the potential Va3 of the wiring L3 is the output potential of the DAC 110 based on the digital data of “0010” output from the scan chain circuit 102_1.
  • step S24 (FIG. 10) and the period T3 (FIG. 11)
  • the output potential is held in any one of the potential holders 116_1 to 116_4.
  • the transistor 121 of the potential holding portion 116_1 is turned on, and the potential Va3 which is the output potential of the DAC 110 is held at the node 209 of the potential holding portion 116_1.
  • step S25 it is determined whether the potentials necessary for reading the multilevel memory are equalized. If aligned, the process proceeds to step S26, and if not aligned, the process proceeds to step S22.
  • step S22 since rewriting of the potentials for the potential holding units 116_2 to 116_4 is not completed, the process proceeds to step S22, the switch 105_2 is turned on, and data reading of the scan chain circuit 102_2 (step S22 (FIG. 10) T4 (FIG. 11), “0110”), determination of the output potential of the DAC 110 (step S23 (FIG. 10), periods T4 (FIG. 11), Va7), holding of the potential in the potential holding unit 116_2 (step S24 (FIG. 10) , Period T5 (FIG. 11), Va7) is performed.
  • step S25 the process proceeds to the step S22 again, the switch 105_3 becomes conductive, and the data reading of the scan chain circuit 102_3 (step S22 (FIG. 10), period T6 (FIG. 11), “1010”), DAC 110 Determination of the output potential (S23 (FIG. 10), Va11), holding of the potential in the potential holding unit 116_3 (step S24 (FIG. 10), period T7 (FIG. 11), Va11) are performed.
  • step S25 the process proceeds to step S22 again, the switch 105_4 is turned on, and data reading of the scan chain circuit 102_4 (step S22 (FIG. 10), period T8 (FIG.
  • step S23 Determination of the output potential (step S23 (FIG. 10), period T9 (FIG. 11), Va15) and potential holding in the potential holding unit 116_4 (step S24 (FIG. 10), period T9 (FIG. 11), Va15) are performed. Thereafter, in step S25, it is determined that the potentials necessary for reading the multilevel memory are equalized.
  • step S26 it is determined whether or not the multilevel memory can be read properly. If the data can be read normally, the operation is ended. If the data can not be read normally, the process proceeds to step S21.
  • four types of potentials Va3, Va7, Va11, and Va15 are held in the potential holding units 116_1 to 116_4, respectively, and reading of a multi-level memory that stores 2-bit data using these four types of potentials Was successfully done. Therefore, the operation ends.
  • Embodiment 4 In this embodiment, the case where a monitor circuit is connected to the potential holding portion is described with reference to FIG. Although only the potential holding unit 116_1 in the first column is illustrated in FIG. 12, a monitor circuit can be connected to the potential holding units 116_2 to 116 — n in the second to n-th rows.
  • the monitor circuit 310 includes a resistive element 311, a load 312, a voltage follower 313, and an ADC (Analog to Digital Converter) 314.
  • the resistive element 311 is an element having a minute resistance value.
  • the node 209 of the potential holding unit 116_1 is connected to the resistance element 311 via the voltage follower 159.
  • the resistive element 311 is connected to the load 312.
  • the potential difference between both ends of the resistive element 311 is amplified by the voltage follower 313, and the amplified data is supplied to the ADC 314.
  • the ADC 314 converts the output data of the voltage follower 313 into digital data, and supplies the digital data to the control circuit 101.
  • the data supplied to the control circuit 101 has information on the amount of current flowing to the resistance element 311.
  • the control circuit 101 resets the potential of the node 209 of the potential holding unit 116_1 if it determines that it is necessary according to the digital data supplied from the ADC 314. The case where it is determined to be necessary corresponds to the case where the amount of current flowing through the resistive element 311 exceeds the reference.
  • FIG. 13A is a block diagram for explaining a configuration example of a multilevel memory.
  • the memory cell array 90 the word line drive circuit 91, and the bit line drive circuit 92 are illustrated.
  • Memory cell array 90 has memory cells MC provided in a matrix of m rows and n columns (m and n are natural numbers). Memory cells MC are connected to word lines WL_1 to WL_m and bit lines BL_1 to BL_n. In the memory cell MC, in addition to the bit line and the word line, a source line for supplying current, a wiring for applying a voltage to the back gate of the transistor, or a capacitance line for setting one electrode of the capacitor element to a fixed potential. It may be connected to the like.
  • the word line drive circuit 91 is a circuit that outputs a signal for selecting a memory cell MC in each row.
  • the word lines WL_1 to WL_m may have separate word lines for writing and reading.
  • the bit line drive circuit 92 is a circuit for writing data to the memory cell MC in each column or reading data from the memory cell MC.
  • the bit lines BL_1 to BL_n may have separate bit lines for writing and reading.
  • FIGS. 13B to 13F show examples of circuit configurations that can be taken by the memory cell MC described in FIG. 13A.
  • the memory cell MC_A illustrated in FIG. 13B includes the transistor OS1 and the capacitor 93.
  • the transistor OS1 is an OS transistor.
  • the OS transistor has extremely low off current characteristics. Therefore, when the transistor OS1 is turned off, charges corresponding to data can be held in the charge holding node SN. Therefore, the refresh rate of data held in the charge holding node SN can be reduced.
  • the memory cell MC_B illustrated in FIG. 13C includes the transistor OS2 and the capacitor 93.
  • the transistor OS2 is an OS transistor.
  • a difference from the transistor OS1 in FIG. 13B is that the gate and the back gate are electrically connected, and the voltage of the word line WL is applied from both of them. With such a configuration, the amount of current flowing between the source and the drain can be increased when the transistor OS2 is turned on.
  • the memory cell MC_C illustrated in FIG. 13D includes a transistor OS3 and a capacitor 93.
  • the transistor OS3 is an OS transistor.
  • the difference from the transistor OS1 in FIG. 13B is that the back gate and the back gate line BGL are electrically connected, and a voltage different from that applied to the gate is applied to the back gate.
  • the threshold voltage of the transistor OS3 can be controlled to control the amount of current flowing between the source and the drain.
  • the memory cell MC_D illustrated in FIG. 13E includes a transistor OS1, a transistor M1, and a capacitor 93.
  • One of the source and the drain of the transistor OS1 is connected to the write bit line WBL.
  • the other of the source and the drain of the transistor OS1 is connected to the gate of the transistor M1 and one electrode of the capacitor 93.
  • the gate of the transistor OS1 is connected to the write word line WWL.
  • the other electrode of the capacitive element 93 is connected to the read word line RWL.
  • One of the source and the drain of the transistor M1 is connected to the read bit line RBL.
  • the other of the source and the drain of the transistor M1 is connected to the source line SL.
  • the transistor M1 is a p-channel transistor, but may be an n-channel transistor.
  • the transistor M1 is a transistor (Si transistor) having silicon in a channel formation region.
  • the transistor OS1 can have the same configuration as the transistors OS2 and OS3 described above.
  • the memory cell MC_E illustrated in FIG. 13F includes a transistor OS1, a transistor M1, a transistor M2, and a capacitor 93.
  • One of the source and the drain of the transistor OS1 is connected to the write bit line WBL.
  • the other of the source and the drain of the transistor OS1 is connected to the gate of the transistor M1 and one electrode of the capacitor 93.
  • the gate of the transistor OS1 is connected to the write word line WWL.
  • the other electrode of the capacitive element 93 is connected to the capacitive line CL.
  • One of the source and the drain of the transistor M1 is connected to one of the source and the drain of the transistor M2.
  • the other of the source and the drain of the transistor M1 is connected to the source line SL.
  • the gate of the transistor M2 is connected to the read word line RWL.
  • the other of the source and the drain of the transistor M2 is connected to the read bit line RBL.
  • the transistor M2 is a p-channel transistor, but may be an n-channel transistor. By turning off the transistor OS1, charge corresponding to data can be held in the charge holding node SN.
  • the transistor M2 is a Si transistor.
  • the transistor OS1 can have the same configuration as the transistors OS2 and OS3 described above.
  • FIG. 14A is a flowchart illustrating an example of a method for manufacturing an electronic component.
  • the electronic component is also referred to as a semiconductor package or a package for an IC.
  • the electronic component has a plurality of standards and names according to the terminal extraction direction and the shape of the terminal. Therefore, in the present embodiment, an example will be described.
  • a semiconductor device configured with a transistor is completed by combining a plurality of detachable parts with a printed circuit board through an assembly process (post process).
  • the post-process can be completed through each process shown in FIG. Specifically, after the element substrate obtained in the previous step is completed (step ST71), the back surface of the substrate is ground. At this stage, the thickness of the substrate is reduced to reduce warpage or the like of the substrate in the previous step, and to miniaturize the component. Next, a dicing process is performed to separate the substrate into a plurality of chips (step ST72).
  • FIG. 14B is a top view of the semiconductor wafer 7100 before the dicing process is performed.
  • FIG. 14 (C) is a partially enlarged view of FIG. 14 (B).
  • the semiconductor wafer 7100 is provided with a plurality of circuit areas 7102.
  • the circuit region 7102 is provided with the semiconductor device according to one embodiment of the present invention.
  • a separation line (also referred to as a “dicing line”) 7106 is set at a position overlapping with the separation region 7104.
  • the semiconductor wafer 7100 is cut along the separation lines 7106 to cut out the chip 7110 including the circuit area 7102 from the semiconductor wafer 7100.
  • An enlarged view of the chip 7110 is shown in FIG.
  • a conductive layer or a semiconductor layer may be provided in the separation region 7104.
  • ESD which may occur in the dicing step can be alleviated, and a decrease in yield due to the dicing step can be prevented.
  • the dicing process is performed while supplying pure water having a reduced specific resistance to the cutting portion by dissolving carbon dioxide gas or the like for the purpose of cooling the substrate, removing shavings, preventing electrification, and the like.
  • the amount of pure water used can be reduced.
  • the production cost of the semiconductor device can be reduced.
  • the productivity of the semiconductor device can be enhanced.
  • a die bonding process is performed in which the separated chips are individually picked up, mounted on a lead frame, and joined (step ST73).
  • the method of bonding the chip and the lead frame in the die bonding step may be selected as a method suitable for the product. For example, adhesion may be performed by resin or tape.
  • the chips may be mounted on and bonded to the interposer.
  • the wire bonding step the lead of the lead frame and the electrode on the chip are electrically connected by a metal thin wire (wire) (step ST74).
  • a silver wire or a gold wire can be used for the thin metal wire.
  • the wire bonding may be either ball bonding or wedge bonding.
  • the wire-bonded chip is sealed with an epoxy resin or the like and subjected to a molding process (step ST75).
  • a molding process By performing the molding process, the inside of the electronic component is filled with resin, and damage to the built-in circuit portion or wire due to mechanical external force can be reduced, and deterioration of characteristics due to moisture or dust can be reduced. it can. Plate the leads of the lead frame. Then, the lead is cut and shaped (step ST76). The plating process prevents rusting of the leads and enables more reliable soldering when mounting on a printed circuit board later.
  • Print processing (marking) is performed on the surface of the package (step ST77). After the inspection process (step ST78), the electronic component is completed (step ST79).
  • FIG. 14E shows a schematic perspective view of a quad flat package (QFP) as an example of the electronic component.
  • the electronic component 7000 includes a lead 7001 and a chip 7110.
  • the electronic component 7000 is mounted on, for example, a printed circuit board 7002.
  • a plurality of such electronic components 7000 can be combined and electrically connected to each other on the printed circuit board 7002 to be mounted on an electronic device.
  • the completed circuit board 7004 is provided inside an electronic device or the like.
  • Electronic parts 7000 are digital signal processing, software radio, avionics (electronic devices related to aviation such as communication equipment, navigation systems, autopilots, flight management systems, etc.), prototyping of ASIC, medical image processing, voice recognition, encryption,
  • the present invention can be applied to electronic components (IC chips) of electronic devices in a wide range of fields such as bioinformatics (bioinformatics), emulators of mechanical devices, and radio telescopes in radio astronomy.
  • Examples of such electronic devices include cameras (video cameras, digital still cameras, etc.), display devices, personal computers (PCs), mobile phones, game machines including mobile phones, mobile information terminals (smartphones, tablet information terminals, etc.) ) E-book reader, wearable type information terminal (clock type, head mounted type, goggle type, eyeglass type, armband type, bracelet type, necklace type etc), navigation system, sound reproduction device (car audio, digital audio player etc)
  • cameras video cameras, digital still cameras, etc.
  • display devices personal computers (PCs)
  • mobile phones game machines including mobile phones
  • mobile information terminals smart phones, tablet information terminals, etc.
  • E-book reader wearable type information terminal
  • clock type head mounted type, goggle type, eyeglass type, armband type, bracelet type, necklace type etc
  • navigation system navigation system
  • sound reproduction device car audio, digital audio player etc
  • FIG. 15A illustrates a portable information terminal, which includes a housing 801, a housing 802, a first display portion 803a, a second display portion 803b, and the like.
  • the semiconductor device described in any of the above embodiments is provided in at least part of the housings 801 and 802. Therefore, a portable information terminal achieving low power consumption is realized.
  • the first display portion 803 a is a panel having a touch input function, and for example, as shown in the left diagram of FIG. 15A, “touch input by the selection button 804 displayed on the first display portion 803 a You can choose whether to perform “keyboard” or “keyboard input”.
  • the selection buttons can be displayed in various sizes, so a wide range of people can experience ease of use.
  • a keyboard 805 is displayed on the first display portion 803 a as shown in the right side of FIG.
  • quick character input can be performed by key input.
  • the portable information terminal shown in FIG. 15A can remove one of the first display portion 803a and the second display portion 803b as shown in the right side of FIG. 15A.
  • the second display portion 803 b is also a panel having a touch input function, and can be further reduced in weight when being carried, and can be held by one hand and operated with the other hand, which is convenient. is there.
  • the portable information terminal illustrated in FIG. 15A has a function of displaying various information (still images, moving images, text images, and the like), a calendar, a function of displaying dates, times, and the like on a display portion, and display on a display portion It is possible to have a function of operating or editing the information, a function of controlling processing by various software (programs), and the like.
  • external connection terminals e.g., an earphone terminal and a USB terminal
  • a recording medium insertion portion, and the like may be provided on the back surface and the side surface of the housing.
  • the portable information terminal illustrated in FIG. 15A may be configured to transmit and receive data wirelessly. It is also possible to purchase and download desired book data and the like from the electronic book server by wireless.
  • the housing 802 illustrated in FIG. 15A may be provided with an antenna, a microphone function, and a wireless function to be used as a mobile phone.
  • FIG. 15B illustrates an e-book reader terminal 810 on which electronic paper is mounted, which includes two housings, a housing 811 and a housing 812.
  • the housing 811 and the housing 812 are provided with a display portion 813 and a display portion 814, respectively.
  • the housing 811 and the housing 812 are connected by a shaft portion 815, and can be opened and closed with the shaft portion 815 as an axis.
  • the housing 811 also includes a power supply 816, an operation key 817, a speaker 818, and the like.
  • the semiconductor device described in any of the above embodiments is provided in at least one of the housings 811 and 812. Therefore, an electronic book reader capable of reducing power consumption is realized.
  • FIG. 15C illustrates a television set, which includes a housing 821, a display portion 822, a stand 823, and the like.
  • the television set 820 can be operated by a switch of the housing 821 or the remote controller 824.
  • the housing 821 and the remote controller 824 are provided with the semiconductor devices described in the above embodiments. Therefore, a television set with low power consumption can be realized.
  • FIG. 15D illustrates a smartphone
  • the main body 830 is provided with a display portion 831, a speaker 832, a microphone 833, an operation button 834, and the like.
  • the semiconductor device described in the above embodiment is provided in the main body 830. Therefore, a smartphone with less malfunction and low power consumption can be realized.
  • FIG. 15E illustrates a digital camera, which includes a main body 841, a display portion 842, an operation switch 843, and the like.
  • the semiconductor device described in any of the above embodiments is provided in the main body 841. Therefore, a digital camera with low power consumption can be realized.
  • the semiconductor device according to any of the above embodiments is provided in the electronic device described in this embodiment. Therefore, an electronic device with low power consumption can be realized.
  • 100 power supply circuit
  • 101 control circuit
  • 102_m scan chain circuit
  • 102_1 scan chain circuit
  • 102_2 scan chain circuit
  • 102_3 scan chain circuit
  • 102_4 scan chain circuit
  • 108_N flip flop circuit
  • 108_0 flip flop circuit
  • 110 DAC
  • 111 potential generation circuit
  • 112 selection circuit
  • 113 resistance element
  • 114 selector
  • 115a Wiring 115b: Wiring 116_n: potential holding portion 116_1: potential holding portion 116_2: potential holding portion 116_3: potential holding portion 116_4: potential holding portion
  • 120 potential holding circuit
  • 121 transistor
  • 122 transistor
  • 123 transistor
  • 131 capacitance element
  • 140 buffer
  • 141 amplifier
  • 151 operational amplifier
  • 152 source follower circuit

Landscapes

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Abstract

回路面積の大面積化を抑制した半導体装置を提供する。 複数のスキャンチェーン回路を有する制御回路と、制御回路に電気的に接続されたＤＡコンバータと、 ＤＡコンバータに電気的に接続された複数の電位保持部とを有する半導体装置を提供する。複数の電 位保持部はそれぞれ、 酸化物半導体をチャネル形成領域に有するトランジスタと、 トランジスタに電 気的に接続された容量素子とを有する。複数のスキャンチェーン回路のいずれか一つに保持されたデ ジタルデータに従って、ＤＡコンバータから出力される出力電位が複数の電位保持部のいずれか一つ に保持される。

Description

半導体装置、電子機器
　本発明の一態様は、半導体装置に関する。
　様々な構成の電源回路が提案されている。一例として、メモリと、デコーダ回路と、タイミング制御回路と、ＤＡＣ（Ｄｉｇｉｔａｌ　ｔｏ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）と、レギュレータ回路とを有する構成の電源回路が提案されている（特許文献１の図１１参照）。ＤＡコンバータは、メモリから出力される制御データに応じて複数種の電位を生成し、該複数種の電位は、スイッチを介して外部に出力される。
特開２０１４−１１２６０号公報
　複数種の電位を出力する電源回路は、色々な用途で使用されるが、例えば多値メモリのデータの読み出しに使用される。読み出しに用いる電位は、多値メモリに記憶されているビット数以上の複数種の電位を用いることが好ましく、例えば、２ビットのデータを記憶する多値メモリの読み出しには、４ビット（１６種）の電位を出力する電源回路を用いることが好ましい。また、４ビットのデータを記憶する多値メモリの読み出しには、１０ビット（１０２４種）の電位を出力する電源回路を用いることが好ましい。これは、電位幅が小刻みな複数種の電位を用いて、より正確にデータを読み出すためである。
　このような電源回路を用いることで、より正確にデータを読み出すことができる反面、複数種の電位を選択するための選択回路が含む素子の個数が多くなってしまい、電源回路における選択回路の回路面積が大面積化してしまう。
　上記課題を鑑み、本発明の一態様は、回路面積の大面積化を抑制した半導体装置を提供することを課題の一とする。
　本発明の一態様は、複数のスキャンチェーン回路を有する制御回路と、制御回路に電気的に接続されたＤＡコンバータと、ＤＡコンバータに電気的に接続された複数の電位保持部とを有する。複数の電位保持部はそれぞれ、酸化物半導体をチャネル形成領域に有するトランジスタと、トランジスタに電気的に接続された容量素子とを有する。複数のスキャンチェーン回路のいずれか一つに保持されたデジタルデータに従って、ＤＡコンバータから出力される出力電位が複数の電位保持部のいずれか一つに保持される。
　本発明の一態様において、複数のスキャンチェーン回路はそれぞれフリップフロップ回路を有する構成が好ましい。また、本発明の一態様において、トランジスタのソース又はドレインの一方は容量素子の一方の電極に電気的に接続され、トランジスタのソース又はドレインの他方はＤＡコンバータに電気的に接続される構成が好ましい。
　本発明の一態様において、ＤＡコンバータから出力される出力電位は、トランジスタのソース又はドレインの一方と容量素子の一方の電極が接続されたノードにおいて保持される構成が好ましい。また、本発明の一態様において、トランジスタは、ゲート電極とバックゲート電極を有する構成が好ましい。
　本発明の一態様において、複数の電位保持部のいずれか一つに電気的に接続され、抵抗素子を有するモニター回路を有する構成が好ましい。モニター回路は、抵抗素子に流れる電流量に関する情報を制御回路に供給する構成が好ましい。
　本発明の一態様により、回路面積の大面積化を抑制した半導体装置を提供することができる。
本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。 本発明の一態様の半導体装置の構成を説明する図。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明の一態様は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。
　なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。
　なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
（実施の形態１）
　本発明の一態様の半導体装置の構成について、図１乃至図５を用いて説明する。本形態では、配線Ｖ１乃至Ｖｎからｎ種類（ｎは２以上の整数）の電位を出力する電源回路１００について説明する。
　なお本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。したがって本明細書等で説明する電源回路は、半導体装置である。
＜電源回路１００＞
　電源回路１００は、制御回路１０１と、ＤＡＣ１１０と、電位保持回路１２０と、バッファ１４０とを有する（図１参照）。制御回路１０１は、外部から供給されるデジタルデータ（Ｄａｔａ）を保持し、かつ、外部から供給される制御データ（ＳＥＬ）に基づき、保持しているデジタルデータ（ＤＳＥＬ）をＤＡＣ１１０に出力する。ＤＡＣ１１０は、入力されるデジタルデータ（ＤＳＥＬ）をアナログ変換し、変換したアナログデータ（ＶＳＥＬ、出力電位と表記することもある）を電位保持回路１２０に出力する。電位保持回路１２０は、制御データ（ＨＳＥＬ）に基づきアナログデータ（ＶＳＥＬ）を保持し、さらにバッファ１４０を介して、外部の回路にアナログデータ（ＶＳＥＬ）を出力する。
　図１は、外部の回路として、多値メモリ３０１が適用された場合を示す。多値メモリ３０１は、データを保持するメモリセルを複数有するメモリセルアレイ３０３と、該メモリセルアレイ３０３を駆動する回路３０２を有する。電源回路１００が生成する各種電位は、メモリセルアレイ３０３と回路３０２の動作に用いられる。
＜制御回路１０１＞
　制御回路１０１は、複数のスキャンチェーン回路１０２＿１乃至１０２＿ｍ（ｍは２以上の整数）と、選択回路１０５を有する（図２（Ａ）参照）。
　スキャンチェーン回路１０２＿１乃至１０２＿ｍは、外部から入力されるデジタルデータ（Ｄａｔａ［０］乃至［Ｎ］、Ｎは１以上の整数）を保持する回路であり、フリップフロップ回路等を有する。フリップフロップ回路の個数は特に限定されないが、１ビットにつき、１つのフリップフロップ回路を有することが好ましい。図２（Ａ）では、スキャンチェーン回路１０２＿１乃至１０２＿ｍはそれぞれ（Ｎ＋１）個のフリップフロップ回路１０８＿０乃至１０８＿Ｎを有する場合を示す。
　なお、デジタルデータ（Ｄａｔａ［０］乃至［Ｎ］）は、パラメータに対応するデータと呼ぶこともある。
　選択回路１０５は、スイッチ１０５＿１乃至１０５＿ｍを有する（図２（Ｂ）参照）。スイッチ１０５＿１乃至１０５＿ｍは、外部から入力される制御データ（ＳＥＬ）に従って、その導通状態と非導通状態が制御される回路であり、トランジスタ等を有する。なお、本形態では、選択回路１０５として、スイッチを用いる例を示すが、この例に限らず、デコーダ等を用いてもよい。
＜ＤＡＣ１１０＞
　ＤＡＣ１１０は、複数種の電位を生成する電位生成回路１１１と、選択回路１１２と、複数の配線Ｌ１乃至Ｌｐ（ｐは２以上の整数）とを有する（図３（Ａ）参照）。
　電位生成回路１１１は、複数の抵抗素子１１３を有する（図３（Ｂ）参照）。複数の抵抗素子１１３は直列に接続され、一方の端は配線１１５ａに接続され、他方の端は配線１１５ｂに接続されている。配線１１５ａと配線１１５ｂの間には電位差が存在し、該電位差が複数の抵抗素子１１３により分圧される。分圧された複数種の電位が配線Ｌ１乃至Ｌｐに伝達される。
　なお、本形態では、電位生成回路１１１として、抵抗ストリング型が適用された場合を示したが、この構成に限らず、抵抗ラダー型、容量アレイ型、重み抵抗型などを適用してもよい。各型に応じて、抵抗素子、容量素子及びオペアンプなどを有する。
　選択回路１１２は、トーナメント方式で接続された複数のセレクタ１１４を有する（図３（Ｃ）参照）。外部から入力される制御データ（ＤＳＥＬ）に基づき、複数の配線Ｌ１乃至Ｌｐのいずれか１本の電位を、出力電位（ＶＳＥＬ）として電位保持回路１２０に出力する。
　なお、図３（Ｃ）では、複数のセレクタ１１４が３段に分けて設けられている場合を示すが、本発明の一態様はこの構成に限定されない。また、選択回路１１２として、セレクタ１１４を用いる例を示すが、この例に限らず、デコーダ等を用いてもよい。
＜電位保持回路１２０＞
　電位保持回路１２０は、複数の電位保持部１１６＿１乃至１１６＿ｎを有する（図４参照）。電位保持部１１６＿１乃至１１６＿ｎはそれぞれ、アナログ電位を保持する機能を有し、トランジスタ１２１と容量素子１３１とを有する。トランジスタ１２１のソース又はドレインの一方はＤＡＣ１１０に接続される。トランジスタ１２１のソース又はドレインの他方は、容量素子１３１の一方の電極に接続される。容量素子１３１の他方の電極は一定の電位に保たれた配線に接続される。トランジスタ１２１のソース又はドレインの他方と、容量素子１３１の接続点を、ノード２０９と呼ぶ。
　トランジスタ１２１のゲートには制御データ（ＨＳＥＬ）が入力され、その導通状態と非導通状態が制御される。なお、トランジスタ１２１は、そのチャネル形成領域に酸化物半導体を用いることが好ましい。酸化物半導体を用いたトランジスタはそのオフ電流が極めて低い。そのため、ノード２０９に出力電位（ＶＳＥＬ）を保持した後、トランジスタ１２１をオフにし続けることで、ノード２０９の電位を長期間保持することができる。酸化物半導体は、Ｉｎ、Ｇａ及びＺｎの少なくとも一つを有する。
　なお、図４では、トランジスタ１２１として、シングルゲートのトランジスタを用いた例を示したが、この例に限らず、バックゲート電極付きのトランジスタ１２２を用いてもよい（図５（Ａ）参照）。トランジスタ１２２のバックゲート電極には、制御データ（ＨＳＥＬ２）が供給され、トランジスタ１２２自体のしきい値電圧が制御される。また、バックゲート電極とフロントゲート電極が互いに接続されたトランジスタ１２３を用いてもよい（図５（Ｂ）参照）。
　なお、図５では１行目の電位保持部１１６＿１のみを図示するが、２行目からｎ行目までの電位保持部１１６＿２乃至１１６＿ｎに対しても、バックゲート電極付のトランジスタ１２２、１２３を適用することができる。複数の電位保持部１１６＿１乃至１１６＿ｎが有するトランジスタは全て同じ構造である必要はなく、シングルゲートのトランジスタ１２１、バックゲート電極付のトランジスタ１２２，１２３を自由に組み合わせて用いることができる。
＜バッファ１４０＞
　バッファ１４０は、複数のアンプ１４１を有する（図４参照）。複数のアンプ１４１はそれぞれ配線Ｖ１乃至Ｖｎに接続されている。なお、バッファ１４０は必須の構成ではなく、不要な場合は設けなくてもよい。
　以上説明したように本発明の一態様では、電源回路として機能する半導体装置の機能として、選択回路が含む素子の個数を多くすることなく複数種の電位を選択させることができる。そのため、半導体装置における選択回路の回路面積を小面積化することができる。
（実施の形態２）
　本形態では、電位保持部１１６＿１乃至１１６＿ｎの接続先のバリエーションについて、図６、７、１６を用いて説明する。図６，７では、１列目の電位保持部１１６＿１のみを図示し、図１６では、１列目と２列目の電位保持部１１６＿１と１１６＿２を図示するが、他の列の電位保持部に対しても、図６、７、１６に示す構成を適用することができる。
　電位保持部１１６＿１のノード２０９は、オペアンプ１５１に接続されていてもよい（図６（Ａ）参照）。オペアンプ１５１は、複数の端子を有するが、好ましくは、バイアス電位用の端子に接続されることが好ましい。バイアス電位用の端子は、通常定常電流を消費しないため、電位保持部１１６＿１のノード２０９を直接接続することができる。
　また、電位保持部１１６＿１のノード２０９は、ソースフォロワ回路１５２に接続されていてもよい（図６（Ｂ）（Ｃ）参照）。ソースフォロワ回路１５２はＮチャネル型トランジスタ１５３とＮチャネル型トランジスタ１５４を有する。電位保持部１１６＿１のノード２０９は、Ｎチャネル型トランジスタ１５４のゲート（図６（Ｂ）参照）、またはＮチャネル型トランジスタ１５３のゲート（図６（Ｃ）参照）に接続される。図６（Ｂ）では、ノード２０９の電位は、ソースフォロワ回路１５２のバイアス電位として使用される。図６（Ｃ）では、ソースフォロワ回路１５２は、供給する電位の増幅器として機能する。このような構成により、定常電流を流すような供給先に端子１５５を接続することで、当該供給先に電位を供給することができる。
　また、電位保持部１１６＿１のノード２０９は、コンパレータ１５６に接続されていてもよい（図７（Ａ）参照）。コンパレータ１５６は複数の端子を有するが、好ましくは基準電位用の端子に接続されることが好ましい。コンパレータ１５６がＣＭＯＳ回路で構成される場合、基準電位用の端子は、通常、定常電流を消費しないため、電位保持部１１６＿１のノード２０９を直接接続することができる。
　また、電位保持部１１６＿１のノード２０９は、ボルテージフォロワ１５９に接続されていてもよい（図７（Ｂ）参照）。電位保持部１１６＿１のノード２０９は、ボルテージフォロワ１５９のバイアス電位用の端子に接続されている。このような構成により、定常電流を流すような供給先に端子１６０を接続することで、当該供給先に電位を供給することができる。
　また、電位保持部１１６＿１のノード２０９は、アナログＡＩ回路に接続されていてもよい（図１６参照）。アナログＡＩ回路はトランジスタ４０１乃至４０６と、容量素子４０７とを有し、タウセルと呼ばれ、神経の機能の一部を模した回路である。電位保持部１１６＿１のノード２０９の電位は、ボルテージフォロワ４０８を介してトランジスタ４０３のソース又はドレインの一方に与えられ、電位保持部１１６＿２のノード２０９の電位は、ボルテージフォロワ４０９を介してトランジスタ４０６のソース又はドレインの一方に与えられる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、２ビットのデータを記憶する多値メモリの読み出しに用いられる、４ビット（１６種）の電位を出力する電源回路を例に挙げて、その動作について説明する。
　最初に、本形態の説明に用いる電源回路１００について、図８を用いて説明する。制御回路１０１は、４個のスキャンチェーン回路１０２＿１乃至１０２＿４と、４個のスイッチ１０５＿１乃至１０５＿４を有する（図８（Ａ）参照）。ＤＡＣ１１０は、１６種類の電位を生成する電位生成回路１１１と、選択回路１１２と、配線Ｌ１乃至Ｌ１６とを有する（図８（Ａ）参照）。電位保持回路１２０は、４つの電位保持部１１６＿１乃至１１６＿４を有する（図８（Ｂ）参照）。
　次に、スキャンチェーン回路１０２＿１乃至１０２＿４に保持されるデータと、ＤＡＣ１１０の出力電位の関係について、表１を用いて説明する。表１には、スキャンチェーン回路１０２＿１乃至１０２＿４に保持されうる１６種類のデジタルデータと、ＤＡＣ１１０から出力される電位Ｖａ１乃至Ｖａ１６とを示す。１６種類の電位Ｖａ１乃至Ｖａ１６は、１６種類のデジタルデータに対応しており、かつ配線Ｌ１乃至Ｌ１６の電位に対応する。
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＜初期化動作＞
　初期化動作について、図９のフローチャートを用いて説明する。ステップＳ１１では、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれにデジタルデータの書き込みが行われる。本形態では、表１に示す通りに、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれに、「００００」、「０１００」、「１０００」、「１１００」のデジタルデータの書き込みが行われる。
　ステップＳ１２では、スキャンチェーン回路１０２＿１乃至１０２＿４のいずれかからデジタルデータが読み出される。本形態では、スイッチ１０５＿１が導通状態となり、スキャンチェーン回路１０２＿１から「００００」のデジタルデータが読み出されるとする。
　ステップＳ１３では、ＤＡＣ１１０において、デジタルデータに基づき、出力電位が決定される。本形態では、スキャンチェーン回路１０２＿１から出力された「００００」のデジタルデータに基づき、配線Ｌ１の電位Ｖａ１がＤＡＣ１１０の出力電位となる。
　ステップＳ１４では、電位保持部１１６＿１乃至１１６＿４のいずれか一つにおいて、ＤＡＣ１１０の出力電位が保持される。本形態では、電位保持部１１６＿１のトランジスタ１２１が導通状態となり、ＤＡＣ１１０の出力電位である電位Ｖａ１が電位保持部１１６＿１のノード２０９に保持される。
　ステップＳ１５では、多値メモリの読み出しに必要な電位を揃えたかどうかが判断される。揃えられている場合は動作を終了し、揃えられていない場合はステップＳ１２に移行する。本形態では、電位保持部１１６＿２乃至１１６＿４に対する電位の設定が終了していないため、ステップＳ１２に移行し、スキャンチェーン回路１０２＿２のデータ読み出し（ステップＳ１２、「０１００」）、ＤＡＣ１１０の出力電位の決定（ステップＳ１３、Ｖａ５）、電位保持部１１６＿２における電位の保持（ステップＳ１４、Ｖａ５）が行われる。次いで、ステップＳ１５を経て、再度ステップＳ１２に移行し、スキャンチェーン回路１０２＿３のデータ読み出し（ステップＳ１２、「１０００」）、ＤＡＣ１１０の出力電位の決定（ステップＳ１３、Ｖａ９）、電位保持部１１６＿３における電位の保持（ステップＳ１４、Ｖａ９）が行われる。続いて、ステップＳ１５を経て、再度ステップＳ１２に移行し、スキャンチェーン回路１０２＿４のデータ読み出し（ステップＳ１２、「１１００」）、ＤＡＣ１１０の出力電位の決定（ステップＳ１３、Ｖａ１３）、電位保持部１１６＿４における電位の保持（ステップＳ１４、Ｖａ１３）が行われる。その後、ステップＳ１５において、多値メモリの読み出しに必要な電位を揃えたと判断され、動作が終了する。
　上記の動作を経て、電位保持部１１６＿１乃至１１６＿４には、４種類の電位Ｖａ１、Ｖａ５、Ｖａ９、Ｖａ１３がそれぞれ保持され、これらの４種類の電位を用いて２ビットのデータを記憶する多値メモリの読み出しが行われる。
＜書き換え動作＞
　電位保持部が保持する電位の書き換え動作について、図１０のフローチャート、図１１のタイミングチャートを用いて説明する。ステップＳ２０では、多値メモリの読み出しが正常にできていないと判断された状態であるとする。“ステップＳ２０とステップＳ２１の間”では、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれにデジタルデータの書き込みが行われる。本形態では、表１に示す通りに、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれに、「００１０」、「０１１０」、「１０１０」、「１１１０」のデジタルデータの書き込みが行われる。
　ステップＳ２１（図１０）と期間Ｔ１（図１１）では、書き換えが必要な電位保持部のノードの電位をリセットする。本形態では、全ての電位保持部１１６＿１乃至１１６＿４のトランジスタ１２１にＨレベルの信号が供給され、トランジスタ１２１がオンになり、ノード２０９の電位がリセットされる。続いて、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれにデジタルデータの書き込みが行われる。本形態では、表１に示す通りに、スキャンチェーン回路１０２＿１乃至１０２＿４のそれぞれに、「００１０」、「０１１０」「１０１０」「１１１０」のデジタルデータの書き込みが行われる。
　ステップＳ２２（図１０）と期間Ｔ２（図１１）では、スキャンチェーン回路１０２＿１乃至１０２＿４のいずれかからデジタルデータが読み出される。本形態では、スイッチ１０５＿１が導通状態となり、スキャンチェーン回路１０２＿１から「００１０」のデジタルデータが読み出される。
　ステップＳ２３（図１０）と期間Ｔ２（図１１）では、ＤＡＣ１１０において、デジタルデータに基づき、出力電位が決定される。本形態では、スキャンチェーン回路１０２＿１から出力された「００１０」のデジタルデータに基づき、配線Ｌ３の電位Ｖａ３がＤＡＣ１１０の出力電位となる。
　ステップＳ２４（図１０）と期間Ｔ３（図１１）では、電位保持部１１６＿１乃至１１６＿４のいずれか一つにおいて、出力電位が保持される。ここでは、電位保持部１１６＿１のトランジスタ１２１が導通状態となり、ＤＡＣ１１０の出力電位である電位Ｖａ３が電位保持部１１６＿１のノード２０９に保持される。
　ステップＳ２５（図１０）において、多値メモリの読み出しに必要な電位を揃えたかどうかを判断する。揃えられている場合はステップＳ２６に移行し、揃えられていない場合はステップＳ２２に移行する。
　本形態では、電位保持部１１６＿２乃至１１６＿４に対する電位の書き換えが終了していないため、ステップＳ２２に移行し、スイッチ１０５＿２が導通状態となり、スキャンチェーン回路１０２＿２のデータ読み出し（ステップＳ２２（図１０）、期間Ｔ４（図１１）、「０１１０」）、ＤＡＣ１１０の出力電位の決定（ステップＳ２３（図１０）、期間Ｔ４（図１１）、Ｖａ７）、電位保持部１１６＿２における電位の保持（ステップＳ２４（図１０）、期間Ｔ５（図１１）、Ｖａ７）が行われる。次いで、ステップＳ２５を経て、再度ステップＳ２２に移行し、スイッチ１０５＿３が導通状態となり、スキャンチェーン回路１０２＿３のデータ読み出し（ステップＳ２２（図１０）、期間Ｔ６（図１１）、「１０１０」）、ＤＡＣ１１０の出力電位の決定（Ｓ２３（図１０）、Ｖａ１１）、電位保持部１１６＿３における電位の保持（ステップＳ２４（図１０）、期間Ｔ７（図１１）、Ｖａ１１）が行われる。次いで、ステップＳ２５を経て、再度ステップＳ２２に移行し、スイッチ１０５＿４が導通状態となり、スキャンチェーン回路１０２＿４のデータ読み出し（ステップＳ２２（図１０）、期間Ｔ８（図１１）、「１１１０」）、ＤＡＣ１１０の出力電位の決定（ステップＳ２３（図１０）、期間Ｔ９（図１１）、Ｖａ１５）、電位保持部１１６＿４における電位保持（ステップＳ２４（図１０）、期間Ｔ９（図１１）、Ｖａ１５）が行われる。その後、ステップＳ２５において、多値メモリの読み出しに必要な電位を揃えたと判断される。
　ステップＳ２６において、多値メモリを正常に読み出せるかどうかを判断する。正常に読み出せる場合は動作を終了し、正常に読み出せない場合はステップＳ２１に移行する。本形態では、電位保持部１１６＿１乃至１１６＿４には、４種類の電位Ｖａ３、Ｖａ７、Ｖａ１１、Ｖａ１５がそれぞれ保持され、これらの４種類の電位を用いて２ビットのデータを記憶する多値メモリの読み出しが正常に行われたとする。そのため、動作は終了する。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、電位保持部にモニター回路が接続された場合について、図１２を用いて説明する。図１２では、１列目の電位保持部１１６＿１のみを図示するが、２行目からｎ行目までの電位保持部１１６＿２乃至１１６＿ｎに対しても、モニター回路を接続することができる。
　モニター回路３１０は、抵抗素子３１１と、負荷３１２と、ボルテージフォロワ３１３と、ＡＤＣ（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）３１４とを有する。抵抗素子３１１は微小な抵抗値を有する素子である。
　電位保持部１１６＿１のノード２０９は、ボルテージフォロワ１５９を介して抵抗素子３１１に接続されている。抵抗素子３１１は、負荷３１２に接続されている。抵抗素子３１１の両端の電位差は、ボルテージフォロワ３１３により増幅され、増幅されたデータは、ＡＤＣ３１４に供給される。ＡＤＣ３１４では、ボルテージフォロワ３１３の出力データをデジタルデータに変換し、該デジタルデータを制御回路１０１に供給する。制御回路１０１に供給されるデータは、抵抗素子３１１に流れる電流量の情報を有する。制御回路１０１は、ＡＤＣ３１４から供給されるデジタルデータに従い、必要と判断した場合は、電位保持部１１６＿１のノード２０９の電位をリセットする。必要と判断した場合とは、抵抗素子３１１に流れる電流量が基準より超える場合に相当する。
　モニター回路を設けることにより、電位保持部の損傷や破壊を防止することができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
＜多値メモリの構成例＞
　多値メモリの構成例について、図１３を用いて説明する。
　図１３（Ａ）は、多値メモリの構成例を説明するためのブロック図である。図１３（Ａ）に示すブロック図では、メモリセルアレイ９０、ワード線駆動回路９１、およびビット線駆動回路９２を図示している。
　メモリセルアレイ９０は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に設けられたメモリセルＭＣを有する。メモリセルＭＣは、ワード線ＷＬ＿１乃至ＷＬ＿ｍおよびビット線ＢＬ＿１乃至ＢＬ＿ｎに接続される。メモリセルＭＣは、ビット線およびワード線の他、電流を流すためのソース線、トランジスタのバックゲートに電圧を印加するための配線、または容量素子の一方の電極を固定電位にするための容量線等に接続されていてもよい。
　ワード線駆動回路９１は、各行におけるメモリセルＭＣを選択するための信号を出力する回路である。ワード線ＷＬ＿１乃至ＷＬ＿ｍは、書き込み用と読み出し用とに別々のワード線とがあってもよい。
　ビット線駆動回路９２は、各列におけるメモリセルＭＣへのデータの書き込み、またはメモリセルＭＣからのデータの読み出しを行うための回路である。ビット線ＢＬ＿１乃至ＢＬ＿ｎは、書き込み用と読み出し用とに別々のビット線とがあってもよい。
　図１３（Ｂ）乃至（Ｆ）には、図１３（Ａ）で説明したメモリセルＭＣが取り得る回路構成の一例を示す。
　図１３（Ｂ）に示すメモリセルＭＣ＿Ａは、トランジスタＯＳ１および容量素子９３を有する。トランジスタＯＳ１は、ＯＳトランジスタである。ＯＳトランジスタは、極めてオフ電流の低い特性を有する。そのため、トランジスタＯＳ１を非導通状態にすることで、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。そのため、電荷保持ノードＳＮに保持したデータのリフレッシュレートを小さくすることができる。
　図１３（Ｃ）に示すメモリセルＭＣ＿Ｂは、トランジスタＯＳ２および容量素子９３を有する。トランジスタＯＳ２は、ＯＳトランジスタである。図１３（Ｂ）のトランジスタＯＳ１との違いは、ゲートとバックゲートとを電気的に接続し、双方よりワード線ＷＬの電圧を印加する点にある。このような構成とすることで、トランジスタＯＳ２を導通状態とした際にソースとドレインとの間を流れる電流量を増加させることができる。
　図１３（Ｄ）に示すメモリセルＭＣ＿Ｃは、トランジスタＯＳ３および容量素子９３を有する。トランジスタＯＳ３は、ＯＳトランジスタである。図１３（Ｂ）のトランジスタＯＳ１との違いは、バックゲートとバックゲート線ＢＧＬとを電気的に接続し、バックゲートにゲートとは異なる電圧を印加する点にある。このような構成とすることで、トランジスタＯＳ３の閾値電圧を制御してソースとドレインとの間を流れる電流量を制御することができる。
　図１３（Ｅ）に示すメモリセルＭＣ＿Ｄは、トランジスタＯＳ１、トランジスタＭ１および容量素子９３を有する。トランジスタＯＳ１のソースまたはドレインの一方は書き込みビット線ＷＢＬに接続される。トランジスタＯＳ１のソースまたはドレインの他方はトランジスタＭ１のゲート、および容量素子９３の一方の電極に接続される。トランジスタＯＳ１のゲートは書き込みワード線ＷＷＬに接続される。容量素子９３の他方の電極は、読み出しワード線ＲＷＬに接続される。トランジスタＭ１のソース又はドレインの一方は読み出しビット線ＲＢＬに接続される。トランジスタＭ１のソース又はドレインの他方はソース線ＳＬに接続される。トランジスタＭ１は、ｐチャネルトランジスタを図示したが、ｎチャネル型トランジスタでもよい。トランジスタＯＳ１を非導通状態にすることで、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。トランジスタＭ１は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）である。なおトランジスタＯＳ１は、上述したトランジスタＯＳ２、ＯＳ３と同様の構成とすることができる。
　図１３（Ｆ）に示すメモリセルＭＣ＿Ｅは、トランジスタＯＳ１、トランジスタＭ１、トランジスタＭ２および容量素子９３を有する。トランジスタＯＳ１のソースまたはドレインの一方は書き込みビット線ＷＢＬに接続される。トランジスタＯＳ１のソースまたはドレインの他方はトランジスタＭ１のゲート、および容量素子９３の一方の電極に接続される。トランジスタＯＳ１のゲートは書き込みワード線ＷＷＬに接続される。容量素子９３の他方の電極は、容量線ＣＬに接続される。トランジスタＭ１のソース又はドレインの一方はトランジスタＭ２のソースまたはドレインの一方に接続される。トランジスタＭ１のソース又はドレインの他方はソース線ＳＬに接続される。トランジスタＭ２のゲートは読み出しワード線ＲＷＬに接続される。トランジスタＭ２のソース又はドレインの他方は読み出しビット線ＲＢＬに接続される。トランジスタＭ２は、ｐチャネルトランジスタを図示したが、ｎチャネル型トランジスタでもよい。トランジスタＯＳ１を非導通状態にすることで、電荷保持ノードＳＮにデータに応じた電荷を保持することができる。トランジスタＭ２は、Ｓｉトランジスタである。なおトランジスタＯＳ１は、上述したトランジスタＯＳ２、ＯＳ３と同様の構成とすることができる。
＜電子部品の作製方法例＞
　図１４（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
　トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。
　図１４（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図１４（Ｃ）は、図１４（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。回路領域７１０２には、本発明の一態様に係る半導体装置が設けられている。
　複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程ＳＴ７２では、分離線７１０６に沿って半導体ウエハ７１００を切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図１４（Ｄ）にチップ７１１０の拡大図を示す。
　分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
　ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
　ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
　完成した電子部品の斜視模式図を図１４（Ｅ）に示す。図１４（Ｅ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図１１（Ｅ）に示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。
　電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
　電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
＜電子機器＞
　次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
　図１５（Ａ）は、携帯型の情報端末であり、筐体８０１、筐体８０２、第１の表示部８０３ａ、第２の表示部８０３ｂなどによって構成されている。筐体８０１と筐体８０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られた携帯型の情報端末が実現される。
　なお、第１の表示部８０３ａはタッチ入力機能を有するパネルとなっており、例えば図１５（Ａ）の左図のように、第１の表示部８０３ａに表示される選択ボタン８０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１５（Ａ）の右図のように第１の表示部８０３ａにはキーボード８０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
　また、図１５（Ａ）に示す携帯型の情報端末は、図１５（Ａ）の右図のように、第１の表示部８０３ａ及び第２の表示部８０３ｂのうち、一方を取り外すことができる。第２の表示部８０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体８０２を持ち、他方の手で操作することができるため便利である。
　図１５（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
　また、図１５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
　更に、図１５（Ａ）に示す筐体８０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
　図１５（Ｂ）は、電子ペーパーを実装した電子書籍端末８１０であり、筐体８１１と筐体８１２の２つの筐体で構成されている。筐体８１１及び筐体８１２には、それぞれ表示部８１３及び表示部８１４が設けられている。筐体８１１と筐体８１２は、軸部８１５により接続されており、該軸部８１５を軸として開閉動作を行うことができる。また、筐体８１１は、電源８１６、操作キー８１７、スピーカー８１８などを備えている。筐体８１１、筐体８１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られた電子書籍端末が実現される。
　図１５（Ｃ）は、テレビジョン装置であり、筐体８２１、表示部８２２、スタンド８２３などで構成されている。テレビジョン装置８２０の操作は、筐体８２１が備えるスイッチや、リモコン操作機８２４により行うことができる。筐体８２１及びリモコン操作機８２４には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られたテレビジョン装置が実現される。
　図１５（Ｄ）は、スマートフォンであり、本体８３０には、表示部８３１と、スピーカー８３２と、マイク８３３と、操作ボタン８３４等が設けられている。本体８３０内には、先の実施の形態に示す半導体装置が設けられている。そのため誤動作が少なく、低消費電力化が図られたスマートフォンが実現される。
　図１５（Ｅ）は、デジタルカメラであり、本体８４１、表示部８４２、操作スイッチ８４３などによって構成されている。本体８４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力化が図られたデジタルカメラが実現される。
　以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、低消費電力化が図られた電子機器が実現される。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
１００：電源回路、１０１：制御回路、１０２＿ｍ：スキャンチェーン回路、１０２＿１：スキャンチェーン回路、１０２＿２：スキャンチェーン回路、１０２＿３：スキャンチェーン回路、１０２＿４：スキャンチェーン回路、１０５：選択回路、１０５＿ｍ：スイッチ、１０５＿１：スイッチ、１０５＿２：スイッチ、１０５＿３：スイッチ、１０５＿４：スイッチ、１０８＿Ｎ：フリップフロップ回路、１０８＿０：フリップフロップ回路、１１０：ＤＡＣ、１１１：電位生成回路、１１２：選択回路、１１３：抵抗素子、１１４：セレクタ、１１５ａ：配線、１１５ｂ：配線、１１６＿ｎ：電位保持部、１１６＿１：電位保持部、１１６＿２：電位保持部、１１６＿３：電位保持部、１１６＿４：電位保持部、１２０：電位保持回路、１２１：トランジスタ、１２２：トランジスタ、１２３：トランジスタ、１３１：容量素子、１４０：バッファ、１４１：アンプ、１５１：オペアンプ、１５２：ソースフォロワ回路、１５３：Ｎチャネル型トランジスタ、１５４：Ｎチャネル型トランジスタ、１５５：端子、１５６：コンパレータ、１５９：ボルテージフォロワ

Claims (7)

  1. 　複数のスキャンチェーン回路を有する制御回路と、
    　前記制御回路に電気的に接続されたＤＡコンバータと、
    　前記ＤＡコンバータに電気的に接続された複数の電位保持部と、を有し、
    　前記複数の電位保持部はそれぞれ、酸化物半導体をチャネル形成領域に有するトランジスタと、前記トランジスタに電気的に接続された容量素子を有し、
    　前記複数のスキャンチェーン回路のいずれか一つに保持されたデジタルデータに従って、前記ＤＡコンバータから出力される出力電位が前記複数の電位保持部のいずれか一つに保持され、
    　前記ＤＡコンバータから出力される前記出力電位は、前記トランジスタのソース又はドレインの一方と前記容量素子の一方の電極が接続されたノードにおいて保持されることを特徴とする半導体装置。
  2. 　複数のスキャンチェーン回路を有する制御回路と、
    　前記制御回路に電気的に接続されたＤＡコンバータと、
    　前記ＤＡコンバータに電気的に接続された複数の電位保持部と、を有し、
    　前記複数の電位保持部はそれぞれ、酸化物半導体をチャネル形成領域に有するトランジスタと、前記トランジスタに電気的に接続された容量素子を有し、
    　前記複数のスキャンチェーン回路のいずれか一つに保持されたデジタルデータに従って、前記ＤＡコンバータから出力される出力電位が前記複数の電位保持部のいずれか一つに保持されることを特徴とする半導体装置。
  3. 　請求項１または請求項２において、
    　前記複数のスキャンチェーン回路はそれぞれフリップフロップ回路を有することを特徴とする半導体装置。
  4. 　請求項１または請求項２において、
    　前記トランジスタのソース又はドレインの一方は前記容量素子の一方の電極に電気的に接続され、
    　前記トランジスタのソース又はドレインの他方は前記ＤＡコンバータに電気的に接続されることを特徴とする半導体装置。
  5. 　請求項１または請求項２において、
    　前記トランジスタは、ゲート電極とバックゲート電極を有することを特徴とする半導体装置。
  6. 　請求項１または請求項２において、
    　前記複数の電位保持部のいずれか一つに電気的に接続され、抵抗素子を有するモニター回路を有し、
    　前記モニター回路は、前記抵抗素子に流れる電流量に関する情報を前記制御回路に供給することを特徴とする半導体装置。
  7. 　請求項１または請求項２の半導体装置を用いた電子機器。
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