WO2019000774A1 - 强干扰模式下的agc环路反馈保持方法 - Google Patents

强干扰模式下的agc环路反馈保持方法 Download PDF

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WO2019000774A1
WO2019000774A1 PCT/CN2017/109228 CN2017109228W WO2019000774A1 WO 2019000774 A1 WO2019000774 A1 WO 2019000774A1 CN 2017109228 W CN2017109228 W CN 2017109228W WO 2019000774 A1 WO2019000774 A1 WO 2019000774A1
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agc
interference
flag
fpga
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李爽爽
蔡信
沈謇
王志诚
汤振华
余渝生
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上海无线电设备研究所
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/02—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S13/00
    • G01S7/36—Means for anti-jamming, e.g. ECCM, i.e. electronic counter-counter measures

Definitions

  • the invention relates to an AGC (Automatic Gain Control) feedback method, in particular to an AGC loop feedback holding method in a strong interference mode.
  • AGC Automatic Gain Control
  • the function of the AGC circuit is to improve the dynamic range of the signal receiver. When the amplitude of the input signal varies widely, it can control and keep the amplitude of the output signal small.
  • the AGC loop feedback holding mechanism is to solve the problem that when the strong interference occurs, the input signal energy is too large, and the target signal energy is suppressed due to the AGC circuit control, so that it is submerged in the noise.
  • Patent CN106505959A a digital microwave system high gain RF channel AGC control loop, which introduces an AGC control loop method, which controls the gain adjustment device by determining the magnitude between the intermediate frequency output voltage and the critical point, by setting Two-stage IF amplification is used for segmentation control to maintain output power, but it is not suitable for radar tracking conditions under strong interference conditions.
  • Patent CN204906539U a control circuit for a digital receiving antenna, which introduces a A control circuit for a receiving antenna, the method is suitable for long-distance signal reception, and is not suitable for strong interference target recognition.
  • AGC Circuit Design of Radar IF Receiver Module published in the Journal of Microwave Journal in S1 of 2010 introduces a radar AGC circuit design method. The method improves the dynamic range of the receiver and can accurately detect the pulse power, but cannot handle the radar interference mode, and is not suitable for the target tracking in the interference mode.
  • the present invention proposes an AGC loop feedback holding method in a strong interference mode, which aims to effectively cope with the phenomenon that the energy of the target signal is suppressed when a strong interference suddenly occurs, and is suitable for engineering practical applications.
  • the object of the present invention is to provide an AGC loop feedback holding method in a strong interference mode, which can cope with the phenomenon that the target energy is suppressed in the strong interference mode, and avoid the situation that the target is annihilated when the strong interference suddenly occurs.
  • the present invention provides an AGC loop feedback holding method in a strong interference mode, which includes the following steps:
  • the interference flag bit is set to 0;
  • the AGC processing time interval of the target signal is set to 32 pulse distance gates, that is, one frame; and the communication mode of the FPGA and the DSP in the AGC processing communication mode is set to be FPGA controllable.
  • the S2 includes the following steps:
  • the starting tracking counter starts counting
  • the DSP reads the AGC calculated value of the first 10 frames calculated by the FPGA, performs averaging processing to obtain an AGC average value, and feeds back to the FPGA, and continues to execute S3.
  • the DSP needs to convert the binary data data_fpga read from the FPGA to obtain the DSP-processable decimal data data_dsp, and the communication between the two.
  • the way is:
  • the S3 includes the following steps:
  • the S4 includes the following steps:
  • the S6 includes the following steps:
  • the AGC loop feedback maintaining method in the strong interference mode provided by the present invention can be countered by the AGC loop feedback, and can cope with the phenomenon that the target energy is suppressed in the strong interference mode, and avoid the target being The annihilation case is suitable for engineering practical applications; and the AGC loop feedback maintaining mechanism of the present invention is an improvement of the AGC control loop in the signal processing mode, which is convenient and fast, and is applicable to different working states. And work mode, practical.
  • FIG. 1 is a flowchart of an AGC loop feedback holding method in a strong interference mode according to the present invention
  • FIG. 2 is a schematic diagram of simulation results of a specific embodiment of the present invention.
  • the AGC loop feedback holder in the strong interference mode provided by the present invention is shown.
  • the method consists of the following steps:
  • the interference flag bit is set to 0;
  • the AGC processing time interval of the target signal is set to 32 pulse distance gates (ie, one frame), so as to cooperate with the DSP to control the FPGA one frame once; and set the FPGA and the DSP to process the communication mode in the AGC.
  • the communication method is FPGA controllable.
  • the S2 includes the following steps:
  • the starting tracking counter starts counting
  • the DSP reads the AGC calculated value of the first 10 frames calculated by the FPGA, performs averaging processing to obtain an AGC average value, and feeds back to the FPGA, and continues to execute S3.
  • the DSP needs to convert the binary data data_fpga read from the FPGA to obtain the decimal data data_dsp that the DSP can process.
  • the communication method is:
  • the binary AGC calculation value when the binary AGC calculation value is averaged, it is necessary to perform precision selection when the floating-point data and the integer data are mutually assigned; that is, all the AGCs obtained after the DSP reads and converts from the FPGA.
  • the calculated value is floating point data, which needs to be rounded up and rounded. After the DSP completes the average processing of the AGC calculated value, the AGC average value needs to be rounded and rounded, and then fed back to the FPGA.
  • the tracking distance front edge is determined according to the front frame distance of the previous frame and the tracking distance difference; the tracking target range is from the previous one.
  • the frame target is determined by the distance dimension and the frequency dimension.
  • the distance dimension range and the frequency dimension range of the target tracking are determined according to the tracking target motion limit range.
  • the S3 includes the following steps:
  • the constant false alarm threshold in the target tracking mode is reduced, generally can be reduced to 1/2 of the original threshold to prevent the target from being unable to pass the false alarm detection in the frequency dimension. Execute S4.
  • the S4 includes the following steps:
  • the S6 includes the following steps:
  • the AGC loop feedback holding method in the strong interference mode provided by the present invention is described in detail below through a specific embodiment.
  • the target Assuming that the target enters the tracking state, it is away from the radar at a speed of 136 m/s at a distance of 10 km from the radar, and the strong interference signal is set at a distance of 11 km from the radar. When the target travels to the radar about 11.2 km, the strong interference is turned off.
  • the target is away from the radar at a speed of 136 m/s at a distance of 10 km from the radar.
  • the AGC voltage value, the tracking counter count value, and the interference flag bit_jam value are recorded, respectively, as shown in FIG. 2. The simulation results shown.
  • the tracking counter starts to work, and the counting value reaches 500 and stops counting.
  • the AGC voltage value is calculated by the FPGA in real time. After 100 frames, the AGC voltage value is fed back to the FPGA by the DSP.
  • the interference flag bit_jam is 1, and the AGC voltage is not affected; after the strong interference of 610 frames disappears, the interference flag bit_jam is 0, the count value of the tracking counter is cleared, and the counting is restarted; When the count value reaches 500 frames, the AGC voltage value is restored to the FPGA to calculate the value in real time based on the measured data, and returns to the AGC loop feedback holding mechanism to restart.
  • the AGC loop feedback maintaining method in the strong interference mode provided by the present invention has the following advantages and beneficial effects:
  • the AGC loop feedback retention mechanism is an improvement of the AGC control loop in the signal processing mode, which is convenient and fast, and is applicable to different working states and working modes, and has strong practicability.

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Abstract

本发明涉及一种强干扰模式下的AGC环路反馈保持方法，包含：S1、设置AGC处理时间间隔，及FPGA与DSP间的通信方式；S2、在跟踪模式下，当信息处理时间大于100帧，将前10帧的AGC计算值进行平均处理后反馈至FPGA；S3、当在目标跟踪范围外连续3帧检测到幅值大于目标幅值的信号，设置干扰标志位为1，更改恒虚警检测门限；S4、当在目标跟踪范围外连续3帧未检测到幅值大于目标幅值的信号，设置干扰标志位为0；S5、当干扰标志位前一帧为1，当前帧为0，设置干扰离开标志位为1；S6、当干扰离开标志位为1，且跟踪计数器达到500，FPGA实时计算AGC计算值，然后返回S2。本发明能够应对强干扰模式下目标能量被压制的现象，避免强干扰突然出现时目标被湮没的情况。

Description

强干扰模式下的AGC环路反馈保持方法 技术领域
本发明涉及一种AGC(Automatic Gain Control，自动增益控制)反馈方法，具体是指一种强干扰模式下的AGC环路反馈保持方法。
背景技术
随着军事科技的发展越来越快，各种信号干扰措施也越来越多样化，因此现代战争对雷达抗干扰能力的要求也越来越高。在现代战场复杂的电磁环境下，能够在强干扰中稳定准确地跟踪目标是当今电子对抗战争中所必须具备的条件。但是在实际的工程试验中，经常会发现强干扰出现时往往会压制目标信号的能量，以至于目标信号在雷达跟踪检测平面无法通过恒虚警的检测。
AGC电路的作用是改善信号接收机的动态范围，当输入信号的幅度变化范围较大时，其能控制并使输出信号的幅度保持较小的变化范围。AGC环路反馈保持机制是为了解决在强干扰出现时，输入信号能量过大，因受AGC电路控制，导致目标信号能量被压制，以致淹没在噪声中的情况。
针对AGC电路控制，目前国内有专利CN105116396A，一种连续波雷达多普勒回波检测办法，其介绍了一种雷达回波检测方法，该方法根据上一帧实测AGC计算值来更改本帧信号检测的信噪比门限，并且在不同的工作模式下划分不同区域进行搜索。该方法并没有切实地说明在雷达跟踪模式下如何保证在强干扰模式下能够检测到目标的能力。
专利CN106505959A，一种数字微波系统高增益射频通道AGC控制环路，其介绍了一种AGC控制环路方法，该方法通过判断中频输出电压与临界点之间的大小来控制增益调节装置，通过设置两级中频放大来进行分段控制，从而能够维持输出功率，但是并不适合于强干扰出现条件下的雷达跟踪状态。
专利CN204906539U，一种用于数字接收天线的控制电路，其介绍了一 种接收天线的控制电路，该方法适合于远距离信号接收，也并不适用于强干扰目标识别。
2014年第2期的《制导与引信》期刊中公开的文献《脉冲雷达自适应步进数字AGC设计与仿真》，介绍了一种雷达AGC控制算法。该算法通过调整滤波系数来实现AGC快速控制，对于AGC控制灵敏度有较高的要求，也并不适合于强干扰突然出现模式下的跟踪雷达。
2010年第S1期的《微波学报》期刊中公开的文献《雷达中频接收模块的AGC电路设计》，介绍了一种雷达AGC电路设计方法。该方法改进了接收机的动态范围，能够准确检测脉冲功率，但是无法处理雷达干扰模式，也不适合干扰模式下的目标跟踪。
基于上述，本发明提出了一种强干扰模式下的AGC环路反馈保持方法，旨在有效应对强干扰突然出现时导致目标信号的能量被压制的现象，适合于工程实际的应用。
发明的公开
本发明的目的是提供一种强干扰模式下的AGC环路反馈保持方法，能够应对强干扰模式下目标能量被压制的现象，避免强干扰突然出现时目标被湮没的情况。
为实现上述目的，本发明提供一种强干扰模式下的AGC环路反馈保持方法，包含以下步骤：
S1、设置目标信号的AGC处理时间间隔，并且设置FPGA与DSP之间的通信方式；
S2、在目标跟踪模式下，当目标信号的信息处理时间大于100帧时，将前10帧的AGC计算值进行平均处理后反馈至FPGA；
S3、当在目标跟踪范围外连续3帧均检测到幅值大于目标幅值的信号时，设置干扰标志位为1，并更改恒虚警检测门限；
S4、当在目标跟踪范围外连续3帧均未检测到幅值大于目标幅值的信号时，设置干扰标志位为0；
S5、当干扰标志位前一帧为1，当前帧为0时，设置干扰离开标志位为1；
S6、当干扰离开标志位为1，且跟踪计数器的计数值达到500，放开AGC环路反馈保持机制，FPGA实时计算当前帧的AGC计算值，然后返回执行S2，继续进行AGC环路反馈保持机制。
所述的S1中，设置目标信号的AGC处理时间间隔为三十二的脉冲距离门，即一帧；并且设置FPGA与DSP在AGC处理通信模式下的通信方式为FPGA可控。
所述的S2中，具体包含以下步骤：
S21、在目标跟踪模式下，即当雷达工作模式处于跟踪模式时，启动跟踪计数器开始计数；
S22、判断跟踪计数器的计数值g_i_Target_Num是否大于100，即判断目标信号的信息处理时间是否大于100帧；如是，执行S23；如否，FPGA实时计算当前帧的AGC计算值，并返回执行S22；
S23、DSP读取由FPGA计算得到的前10帧的AGC计算值，进行平均处理得到AGC平均值，并反馈至FPGA，继续执行S3。
所述的S23中，在对前10帧的AGC计算值进行平均处理时，DSP需要对从FPGA读取到的二进制数据data_fpga进行转换，得到DSP可处理的十进制数据data_dsp，两者之间的通信方式为：
Figure PCTCN2017109228-appb-000001
所述的S23中，在对二进制的AGC计算值进行平均处理时，DSP从FPGA读取并转换后得到的所有AGC计算值为浮点型数据，需要对其进行四舍五入取整处理；DSP完成对AGC计算值的平均处理后，需要对AGC平均值进行四舍五入取整处理，再反馈至FPGA。
所述的S3中，具体包含以下步骤：
S31、当在目标跟踪范围外检测到幅值大于目标幅值的信号时，判断强干扰信号出现，设置强干扰标志位flag_strong_target为1；
S32、判断是否连续3帧均检测到目标跟踪范围外出现幅值大于目标幅值的信号，即是否连续3帧强干扰标志位flag_strong_target均为1；如是，设置干扰标志位flag_jam为1，执行S33；如否，执行S6；
S33、将目标跟踪模式下的恒虚警门限值降低，继续执行S4。
所述的S4中，具体包含以下步骤：
S41、在干扰标志位flag_jam为1时，当在目标跟踪范围外未检测到幅值大于目标幅值的信号时，设置强干扰标志位flag_strong_target为0；
S42、判断是否连续3帧均未检测到目标跟踪范围外出现幅值大于目标幅值的信号，即是否连续3帧强干扰标志位flag_strong_target均为0；如是，设置干扰标志位flag_jam为0，继续执行S5；如否，执行S6。
所述的S5中，具体为：
判断干扰标志位flag_jam是否前一帧为1，当前帧为0；如是，判断强干扰信号消失，设置干扰离开标志位flag_jam_out为1，继续执行S6；如否，直接执行S6。
所述的S6中，具体包含以下步骤：
S61、判断干扰离开标志位flag_jam_out是否为1；如是，初始化跟踪计数器并开始计数，继续执行S62；如否，返回执行S23；
S62、判断跟踪计数器的计数值g_i_Target_Num是否达到500；如是，跟踪计数器停止计数，放开AGC环路反馈保持机制，FPGA实时计算当前帧的AGC计算值，然后返回执行S2，继续进行AGC环路反馈保持机制；如否，返回执行S23。
综上所述，本发明所提供的强干扰模式下的AGC环路反馈保持方法，通过AGC环路反馈保持，能够应对强干扰模式下目标能量被压制的现象，避免强干扰突然出现时目标被湮没的情况，适合于工程实际的应用；并且本发明所述的AGC环路反馈保持机制，是在信号处理模式下的对AGC控制环路进行的改进，方便快捷，且适用于不同的工作状态以及工作模式，实用性强。
附图的简要说明
图1为本发明中的强干扰模式下的AGC环路反馈保持方法的流程图；
图2为本发明中的一个具体实施例的仿真结果示意图。
实现本发明的最佳方式
以下结合图1和图2，详细说明本发明的一个优选实施例。
如图1所示，为本发明所提供的强干扰模式下的AGC环路反馈保持方 法，包含以下步骤：
S1、设置目标信号的AGC处理时间间隔，并且设置FPGA(Field Programmable Gate Array，现场可编程门阵列)与DSP(Digital Signal Process，数字信号处理器)之间的通信方式；
S2、在目标跟踪模式下，当目标信号的信息处理时间大于100帧时，将前10帧的AGC计算值进行平均处理后反馈至FPGA；
S3、当在目标跟踪范围外连续3帧均检测到幅值大于目标幅值的信号时，设置干扰标志位为1，并更改恒虚警检测门限；
S4、当在目标跟踪范围外连续3帧均未检测到幅值大于目标幅值的信号时，设置干扰标志位为0；
S5、当干扰标志位前一帧为1，当前帧为0时，设置干扰离开标志位为1；
S6、当干扰离开标志位为1，且跟踪计数器的计数值达到500，放开AGC环路反馈保持机制，FPGA实时计算当前帧的AGC计算值，然后返回执行S2，继续进行AGC环路反馈保持机制。
所述的S1中，设置目标信号的AGC处理时间间隔为三十二的脉冲距离门(即一帧)，从而配合DSP对FPGA一帧控制一次的效果；并且设置FPGA与DSP在AGC处理通信模式下的通信方式为FPGA可控。
所述的S2中，具体包含以下步骤：
S21、在目标跟踪模式下，即当雷达工作模式处于跟踪模式时，启动跟踪计数器开始计数；
S22、判断跟踪计数器的计数值g_i_Target_Num是否大于100，即判断目标信号的信息处理时间是否大于100帧；如是，执行S23；如否，FPGA实时计算当前帧的AGC计算值，并返回执行S22；
S23、DSP读取由FPGA计算得到的前10帧的AGC计算值，进行平均处理得到AGC平均值，并反馈至FPGA，继续执行S3。
所述的S23中，在对前10帧的AGC计算值进行平均处理时，需要考虑以下问题：由于FPGA计算得到的AGC计算值是二进制的，而DSP进行平均处理时采用的是十进制数据，因此DSP需要对从FPGA读取到的二进制数据data_fpga进行转换，得到DSP可处理的十进制数据data_dsp，两者之间 的通信方式为：
Figure PCTCN2017109228-appb-000002
进一步，所述的S23中，在对二进制的AGC计算值进行平均处理时，需要对浮点型数据与整型数据相互赋值时进行精度取舍；即DSP从FPGA读取并转换后得到的所有AGC计算值为浮点型数据，需要对其进行四舍五入取整处理；DSP完成对AGC计算值的平均处理后，需要对AGC平均值进行四舍五入取整处理，再反馈至FPGA。
所述的S3中，在目标跟踪模式下，即当雷达工作模式处于跟踪模式时，跟踪距离门前沿是根据前一帧距离门前沿位置以及跟踪距离差所决定的；跟踪目标范围是由前一帧目标距离维、频率维所决定的，其是根据跟踪目标运动极限范围来决定目标跟踪的距离维范围以及频率维范围。
所述的S3中，具体包含以下步骤：
S31、当在目标跟踪范围外检测到幅值大于目标幅值的信号时，判断强干扰信号出现，设置强干扰标志位flag_strong_target为1；
S32、判断是否连续3帧均检测到目标跟踪范围外出现幅值大于目标幅值的信号，即是否连续3帧强干扰标志位flag_strong_target均为1；如是，设置干扰标志位flag_jam为1，执行S33；如否，执行S6；
S33、为了避免出现强箔条干扰，将目标跟踪模式下的恒虚警门限值降低，一般可降低至原有门限的1/2，以防止目标在频率维无法通过恒虚警检测，继续执行S4。
所述的S4中，具体包含以下步骤：
S41、在干扰标志位flag_jam为1时，当在目标跟踪范围外未检测到幅值大于目标幅值的信号时，设置强干扰标志位flag_strong_target为0；
S42、判断是否连续3帧均未检测到目标跟踪范围外出现幅值大于目标幅值的信号，即是否连续3帧强干扰标志位flag_strong_target均为0；如是，设置干扰标志位flag_jam为0，继续执行S5；如否，执行S6。
所述的S5中，具体为：
判断干扰标志位flag_jam是否前一帧为1，当前帧为0；如是，判断强干扰信号已经消失，设置干扰离开标志位flag_jam_out为1，继续执行S6；如否，直接执行S6。
所述的S6中，具体包含以下步骤：
S61、判断干扰离开标志位flag_jam_out是否为1；如是，初始化跟踪计数器并开始计数，继续执行S62；如否，返回执行S23；
S62、判断跟踪计数器的计数值g_i_Target_Num是否达到500；如是，跟踪计数器停止计数，放开AGC环路反馈保持机制，FPGA实时计算当前帧的AGC计算值，然后返回执行S2，继续进行AGC环路反馈保持机制；如否，返回执行S23。
以下通过一个具体实施例，详细说明本发明提供的强干扰模式下的AGC环路反馈保持方法。
假设目标从进入跟踪状态后，在距离雷达10km处以速度136m/s远离雷达，而强干扰信号设置在距离雷达11km处，当目标行驶到距离雷达11.2km左右关闭强干扰。
具体的，目标从进入跟踪状态后，在距离雷达10km处以速度136m/s远离雷达，在此期间分别记录下了AGC电压值、跟踪计数器的计数值以及干扰标志位flag_jam的值，得到如图2所示的仿真结果图。
由图2中可以看出，自跟踪开始后，跟踪计数器开始工作，计数值达到500后停止计数。在跟踪目标的前100帧，AGC电压值由FPGA实时计算得出，自100帧之后AGC电压值便由DSP向FPGA反馈其均值。在465帧强干扰开始后，干扰标志位flag_jam为1，AGC电压并未受到影响；在610帧强干扰消失后，干扰标志位flag_jam为0，跟踪计数器的计数值清零，并重新开始计数；当计数值达到500帧后，AGC电压值恢复到FPGA根据实测数据实时计算值，并返回到AGC环路反馈保持机制重新开始。
综上所述，本发明所提供的强干扰模式下的AGC环路反馈保持方法，具有以下优点和有益效果：
1、通过AGC环路反馈保持，能够应对强干扰模式下目标能量被压制的现象，避免强干扰突然出现时目标被湮没的情况，适合于工程实际的应用；
2、AGC环路反馈保持机制，是在信号处理模式下的对AGC控制环路进行的改进，方便快捷，且适用于不同的工作状态以及工作模式，实用性强。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述 内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (9)

  1. 一种强干扰模式下的AGC环路反馈保持方法，其特征在于，包含以下步骤：
    S1、设置目标信号的AGC处理时间间隔，并且设置FPGA与DSP之间的通信方式；
    S2、在目标跟踪模式下，当目标信号的信息处理时间大于100帧时，将前10帧的AGC计算值进行平均处理后反馈至FPGA；
    S3、当在目标跟踪范围外连续3帧均检测到幅值大于目标幅值的信号时，设置干扰标志位为1，并更改恒虚警检测门限；
    S4、当在目标跟踪范围外连续3帧均未检测到幅值大于目标幅值的信号时，设置干扰标志位为0；
    S5、当干扰标志位前一帧为1，当前帧为0时，设置干扰离开标志位为1；
    S6、当干扰离开标志位为1，且跟踪计数器的计数值达到500，放开AGC环路反馈保持机制，FPGA实时计算当前帧的AGC计算值，然后返回执行S2，继续进行AGC环路反馈保持机制。
  2. 如权利要求1所述的强干扰模式下的AGC环路反馈保持方法，其特征在于，所述的S1中，设置目标信号的AGC处理时间间隔为三十二的脉冲距离门，即一帧；并且设置FPGA与DSP在AGC处理通信模式下的通信方式为FPGA可控。
  3. 如权利要求2所述的强干扰模式下的AGC环路反馈保持方法，其特征在于，所述的S2中，具体包含以下步骤：
    S21、在目标跟踪模式下，即当雷达工作模式处于跟踪模式时，启动跟踪计数器开始计数；
    S22、判断跟踪计数器的计数值g_i_Target_Num是否大于100，即判断目标信号的信息处理时间是否大于100帧；如是，执行S23；如否，FPGA实时计算当前帧的AGC计算值，并返回执行S22；
    S23、DSP读取由FPGA计算得到的前10帧的AGC计算值，进行平 均处理得到AGC平均值，并反馈至FPGA，继续执行S3。
  4. 如权利要求3所述的强干扰模式下的AGC环路反馈保持方法，其特征在于，所述的S23中，在对前10帧的AGC计算值进行平均处理时，DSP需要对从FPGA读取到的二进制数据data_fpga进行转换，得到DSP可处理的十进制数据data_dsp，两者之间的通信方式为：
    Figure PCTCN2017109228-appb-100001
  5. 如权利要求4所述的强干扰模式下的AGC环路反馈保持方法，其特征在于，所述的S23中，在对二进制的AGC计算值进行平均处理时，DSP从FPGA读取并转换后得到的所有AGC计算值为浮点型数据，需要对其进行四舍五入取整处理；DSP完成对AGC计算值的平均处理后，需要对AGC平均值进行四舍五入取整处理，再反馈至FPGA。
  6. 如权利要求3所述的强干扰模式下的AGC环路反馈保持方法，其特征在于，所述的S3中，具体包含以下步骤：
    S31、当在目标跟踪范围外检测到幅值大于目标幅值的信号时，判断强干扰信号出现，设置强干扰标志位flag_strong_target为1；
    S32、判断是否连续3帧均检测到目标跟踪范围外出现幅值大于目标幅值的信号，即是否连续3帧强干扰标志位flag_strong_target均为1；如是，设置干扰标志位flag_jam为1，执行S33；如否，执行S6；
    S33、将目标跟踪模式下的恒虚警门限值降低，继续执行S4。
  7. 如权利要求6所述的强干扰模式下的AGC环路反馈保持方法，其特征在于，所述的S4中，具体包含以下步骤：
    S41、在干扰标志位flag_jam为1时，当在目标跟踪范围外未检测到幅值大于目标幅值的信号时，设置强干扰标志位flag_strong_target为0；
    S42、判断是否连续3帧均未检测到目标跟踪范围外出现幅值大于目标幅值的信号，即是否连续3帧强干扰标志位flag_strong_target均为0；如是，设置干扰标志位flag_jam为0，继续执行S5；如否，执行S6。
  8. 如权利要求7所述的强干扰模式下的AGC环路反馈保持方法，其特征在于，所述的S5中，具体为：
    判断干扰标志位flag_jam是否前一帧为1，当前帧为0；如是，判断强干扰信号消失，设置干扰离开标志位flag_jam_out为1，继续执行S6； 如否，直接执行S6。
  9. 如权利要求8所述的强干扰模式下的AGC环路反馈保持方法，其特征在于，所述的S6中，具体包含以下步骤：
    S61、判断干扰离开标志位flag_jam_out是否为1；如是，初始化跟踪计数器并开始计数，继续执行S62；如否，返回执行S23；
    S62、判断跟踪计数器的计数值g_i_Target_Num是否达到500；如是，跟踪计数器停止计数，放开AGC环路反馈保持机制，FPGA实时计算当前帧的AGC计算值，然后返回执行S2，继续进行AGC环路反馈保持机制；如否，返回执行S23。
PCT/CN2017/109228 2017-06-30 2017-11-03 强干扰模式下的agc环路反馈保持方法 WO2019000774A1 (zh)

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