WO2018234124A1 - Verfahren zur herstellung von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip - Google Patents

Verfahren zur herstellung von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip Download PDF

Info

Publication number
WO2018234124A1
WO2018234124A1 PCT/EP2018/065698 EP2018065698W WO2018234124A1 WO 2018234124 A1 WO2018234124 A1 WO 2018234124A1 EP 2018065698 W EP2018065698 W EP 2018065698W WO 2018234124 A1 WO2018234124 A1 WO 2018234124A1
Authority
WO
WIPO (PCT)
Prior art keywords
sacrificial layer
carrier substrate
separation
lanes
separating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2018/065698
Other languages
English (en)
French (fr)
Inventor
Michael Ruhland
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Priority to US16/622,878 priority Critical patent/US11289620B2/en
Publication of WO2018234124A1 publication Critical patent/WO2018234124A1/de
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/84—Coatings, e.g. passivation layers or antireflective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/8506—Containers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/857—Interconnections, e.g. lead-frames, bond wires or solder balls
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00—Cutting or separating of wafers, substrates or parts of devices

Definitions

  • An object to be solved is to provide a method with the semiconductor chips out of a Waferverbund out
  • the method is used to produce optoelectronic semiconductor chips.
  • the semiconductor chips are for example
  • LED chips short LED chips, manufactured.
  • the method comprises the step of growing a semiconductor layer sequence onto a growth substrate.
  • the semiconductor layer sequence comprises at least one active zone for generating radiation.
  • the radiation generated during operation of the finished semiconductor chips in the active zone is, in particular, near-ultraviolet radiation, visible light or in order near-infrared radiation.
  • a maximum intensity of the generated radiation is preferably at least 360 nm or 405 nm and / or at most 1000 nm or 720 nm or 520 nm.
  • the active zone is preferably designed to produce blue light.
  • the semiconductor layer sequence is preferably based on a III-V compound semiconductor material.
  • the semiconductor material is In] __ n _ m N m Ga or a for example, a nitride compound semiconductor material such as Al n
  • Phosphide compound semiconductor material such as
  • Compound semiconductor material such as Al n In ] __ n _ m Ga m As or as
  • the semiconductor layer sequence is preferably based on the
  • the method comprises the step of attaching a carrier substrate to the
  • the carrier substrate may be a temporary carrier or a permanent carrier.
  • a permanent carrier this is the case
  • Carrier substrate in particular the isolated carrier substrate, in the finished semiconductor chips.
  • the isolated carrier substrate in the finished semiconductor chips.
  • Carrier substrate preferably the mechanically stabilizing and supporting component of the finished semiconductor chips.
  • the carrier substrate is disposed on a top side facing away from the growth substrate
  • semiconductor layer sequence attached. This means, for example, that the semiconductor layer sequence is at least temporarily
  • a sacrificial layer is attached to a side of the carrier substrate and / or the growth substrate and / or the further carrier facing away from the semiconductor layer sequence.
  • the sacrificial layer serves for
  • the sacrificial layer is limited to this function.
  • the sacrificial layer can fulfill other functions.
  • the sacrificial layer is structured, so that separating streets are formed.
  • a material of the sacrificial layer is predominantly or completely removed.
  • predominantly means a thickness reduction of at least 60% or 80% or 90%.
  • the method comprises the step of dividing the carrier substrate and / or the growth substrate.
  • the cutting takes place along the Dicing streets. In other words, through the
  • Separation paths defined separation paths, along which the division and / or separation takes place to the semiconductor chips.
  • the dividing and / or singling takes place by means of a singling stream.
  • the separating stream is a luminous flux or gas stream, especially laser radiation and / or a plasma.
  • the division takes place via
  • stealth dicing and alternatively or additionally via a plasma process such as plasma cutting or reactive ion etching, RIE for short.
  • a mechanical procedure such as breaking or chemical can assist
  • the sacrificial layer is impermeable to the singling flow in addition to the singling paths. That is, the sacrificial layer is maintained in a finite thickness when the singulation flow is directed to areas adjacent to the singling lanes.
  • the method is for producing optoelectronic semiconductor chips
  • the separating stream preferably comprises or is a laser radiation or a plasma and the sacrificial layer next to the
  • chip geometries deviating from a rectangular or square shape can be produced efficiently. In this case, it is not necessary to disconnect the singling current, in particular the laser radiation, at chip edges.
  • the singling stream can be continuous and with several Beams or partial beams are performed without damaging the semiconductor layer sequence.
  • the at least one material for the sacrificial layer is applied by a deposition process such as vapor deposition or galvanization on a front side and / or rear side of the carrier substrate and / or the growth substrate and to the
  • later cut edges for the semiconductor chips for example, opened by an etching process. These open areas form the clipping mask for the separation stream in the subsequent separation.
  • the sacrificial layer can be removed again by processes such as etching or Laserabhebevin or optionally remain on the isolated semiconductor chips.
  • Separation current which is particularly preferably a focused laser radiation, in several
  • the partial beams are preferably along a common straight line over the
  • Wax substrate and / or the carrier substrate out. It is possible that the individual partial beams under the
  • Manufacturing tolerances and process tolerances are designed the same, so have the same intensities and / or same focus diameter.
  • the partial beams follow each other sequentially, so that each position of the Separation line is sequentially irradiated by each of the sub-beams and sequentially with each sub-beam stepwise material removal and / or material modification takes place in the growth substrate and / or the carrier substrate.
  • the dicing of the carrier substrate is carried out not only with a single beam, but gradually through the successive partial beams.
  • the separating stream is formed from a jet fan which is guided along the respective separating line.
  • the singulation stream comprises a fan having at least four or six or ten sub-beams.
  • the number of partial beams is at most 40 or 30 or 20.
  • the sacrificial layer is a metallic layer.
  • the sacrificial layer is preferably reflective for the singulation current, in particular for the laser radiation.
  • reflective means a reflectance of at least 60% or 80% or 90% for the singulation stream.
  • the sacrificial layer is made of one or more metallic layers
  • the at least one metallic layer of the sacrificial layer preferably comprises or consists of one or more of the following materials: molybdenum, aluminum, copper, nickel, a solder such as a gold-tin solder.
  • the sacrificial layer has a thickness of at least 1 ⁇ m or 2 ⁇ m or 3 ⁇ m or 6 ⁇ m. Alternatively or additionally, the thickness of the
  • Sacrificial layer at most 200 ym or 50 ym or 15 ym.
  • the sacrificial layer is preferably thinner than the carrier substrate and / or the growth substrate. It is possible that the
  • Sacrificial layer is made thicker than the
  • the sacrificial layer in step C) becomes of a consistently constant thickness
  • the application of the sacrificial layer is preferably unstructured.
  • the sacrificial layer is added in step D) in the region of the separating lanes
  • Structuring the sacrificial layer, the growth substrate and / or the carrier substrate can be exposed in places.
  • the sacrificial layer is thinned in places in step E) in addition to the separating streets.
  • step E) one or more grooves are formed, which come about through the singulation current and which the sacrificial layer seen in plan view
  • the singling lanes are,
  • the finished semiconductor chips seen in plan view in the form of polygons In particular, the semiconductor chips seen in plan view at least five or six corners. Preferably, seen in plan view in the semiconductor chips around hexagons, especially around regular hexagons.
  • step E) the growth substrate and / or the carrier substrate are predominantly or completely divided by the singling stream.
  • predominantly means that the
  • Separation current penetrates and / or dissects and / or modifies the thickness of the growth substrate and / or the carrier substrate to at least 70% or 85% or 95%. If the growth substrate and / or the carrier substrate are only incompletely divided by the singling current in step E), the complete cutting is effected, for example, by etching and / or breaking. According to at least one embodiment, an edge of the
  • Singling lanes one or more curves on. Due to the at least one rounding, it can be achieved in step E) that the singling stream when leaving the
  • an inner side of the semiconductor layer sequence facing the semiconductor layer sequence is located
  • Carrier substrate and / or the growth substrate electrical contact structures are the finished semiconductor chips, especially the Semiconductor layer sequence, electrically contactable.
  • the electrical contact structures are, for example, conductor tracks and / or solder pads, on which, for example
  • Bonding wires are attachable.
  • step E) the contact structures are divided by the singulation current.
  • the division by means of the separation stream is therefore not necessarily on the growth substrate and / or the
  • the growth substrate is a permanent carrier of the finished semiconductor chips.
  • the division in step E) is preferably carried out by means of a focused laser radiation. If the carrier substrate is a permanent carrier, then that becomes
  • Growth substrate preferably partially or completely removed from the semiconductor layer sequence, in particular by means of etching or by means of a Laserabhebehabilits, English Laser Lift-Off or short LLO.
  • a lateral distance is seen in plan view in step E)
  • Semiconductor layer sequence of the singling lanes at least 60% or 120% or 180% of a mean width of the separation lanes.
  • At least one protective layer is applied at least on side surfaces of the semiconductor layer sequence before step E).
  • the protective layer is designed to protect the semiconductor layer sequence from the singulation current.
  • Side surfaces can be provided with a protective layer facing away from the growth substrate and / or the carrier substrate side of the semiconductor layer sequence.
  • the protective layer may be a temporary one
  • the protective layer which is specifically provided for the step E).
  • the protective layer is then a photoresist, which can subsequently be completely removed.
  • the protective layer can be permanently attached to the
  • Protective layer preferably made of a radiation-transparent material such as an oxide or nitride, in particular
  • a thickness of such a protective layer is preferably at least 200 nm or 400 nm, and may therefore be thicker than otherwise customary protective layers having thicknesses in the range between 50 nm and 150 nm.
  • a permanent or also a temporary protective layer to be reflective for radiation, especially for the generated during operation in the semiconductor layer sequence
  • the protective layer is in this case, for example, a metal layer or comprises a such. In this way, the semiconductor layer sequence can be protected in a reflective manner from the singulation current. Otherwise, the protective layer is mainly used to slag or other
  • Silicon carbide, gallium nitride Silicon carbide, gallium nitride.
  • the sacrificial layer is completely removed from the carrier substrate and / or from the growth substrate after step E). The sacrificial layer is therefore no longer in the finished semiconductor chips
  • the sacrificial layer may still partially or completely be present in the finished semiconductor chips.
  • an optoelectronic semiconductor chip is specified.
  • the semiconductor chip is made by a method as described in connection with one or more of the above embodiments. Characteristics of the method are therefore also for the
  • the semiconductor layer sequence with the active zone is located on the carrier substrate, wherein the carrier substrate may be formed by a growth substrate of the semiconductor layer sequence or by a replacement carrier.
  • the sacrificial layer is attached to one of the semiconductor layer sequence facing away from the outside of the carrier substrate. The sacrificial layer and / or the semiconductor layer sequence are seen in cross-section
  • the sacrificial layer has one or more grooves.
  • At least one groove in particular the exactly one groove or the exactly two grooves, penetrate the sacrificial layer into
  • the at least one groove traverses the one
  • the sacrificial layer is a solder layer.
  • the sacrificial layer may be composed of one or more solders.
  • the sacrificial layer is particularly preferably designed for fastening the semiconductor chips.
  • the semiconductor chip may be surface mountable.
  • Figure 2 is schematic sectional views of
  • Figure 3 is schematic plan views of separating lanes for embodiments of here described
  • FIG. 1 shows a method for the production of
  • a semiconductor layer sequence 2 having an active zone 22 for generating radiation is epitaxially grown on
  • Contact structures 6 are present, which can penetrate at least in part the active zone 22. In particular, after the generation of the contact structures 6 are the
  • Semiconductor layer sequence 2 and the growth substrate 3 to a plurality of areas for the subsequent semiconductor chips 1 structured.
  • Growth substrate 3 partially removed and provided with a roughening 8.
  • the growth substrate 2 is located on an underside 23 of the semiconductor layer sequence 2.
  • the structuring of the semiconductor layer sequence 2 and the generation of the roughening 8 is preferably carried out after the
  • Carrier substrate 4 is preferably a
  • the carrier substrate 4 is for example a silicon carrier.
  • the semiconductor layer sequence 2 with the contact structures 6 is located on an inner side 41.
  • An outer side 40 of the carrier substrate 4 is the semiconductor layer sequence 2
  • the individual regions of the semiconductor layer sequence 2 are above the carrier substrate 4
  • FIG. 1B shows that on the outer side 40
  • a sacrificial layer 5 is applied continuously.
  • the sacrificial layer 5 is, for example, a
  • Molybdenum layer with a thickness of 3 ym.
  • Sacrificial layer 5 a plurality of separating lanes 55 shaped. This happens for example by means of etching.
  • the carrier substrate 4 is preferably not affected or not significantly impaired.
  • the structuring, as shown in FIG. 1C, is preferably restricted to the sacrificial layer 5.
  • FIG. 1D illustrates that over the
  • Separation lanes 55 a division of the carrier 4 by means of a laser radiation L takes place.
  • Laser radiation L can also be used for plasma cutting. In this case, the laser radiation L through the
  • Separation lanes 55 led and partially over the remaining areas of the sacrificial layer 5.
  • the sacrificial layer 5 itself is next to the separation lanes 55 for the
  • a width B of the singling lanes 55 is for example at least 2 ym and / or at most 10 ym
  • the width B of the singling lanes 55 exceeds a focus diameter of the laser radiation L, for example by at least a factor of 1.5 or 2 and / or by a factor of 5 or 3 at the most.
  • Carrier substrate 4 not over the entire width
  • Separating lanes 55 is for example at least 2 ym or 5 ym and / or at most 30 ym or 15 ym, in particular at about 10 ym.
  • the carrier substrate 4 preferably completely and more preferably also the contact structures 6. If the carrier substrate 4 is not completely divided with the laser radiation L, then a complete division following a break or stretching.
  • the laser radiation L is preferably a fan of a plurality of partial beams 57, see FIG. IE.
  • the partial beams 57 are formed directly along a straight-line separation line 51
  • the dicing line 51 can only very limited curved or kinked, unlike a
  • Partial beams 57 is symbolized in FIG. IE by an arrow parallel to the dicing line 51.
  • the laser radiation L has, for example, a wavelength of maximum intensity of 355 nm.
  • the laser radiation L is preferably pulsed laser radiation with a pulse length of a few nanoseconds.
  • infrared laser radiation L is used, for example with a wavelength of about 1.06 ⁇ m or of about 10 ⁇ m, in particular with an average power of 20 W.
  • FIG. 1F a top view of the sacrificial layer 5 is shown. It can be seen that the separating lanes 55 are formed by regular hexagons.
  • FIG. 1F for example, a single one is shown
  • the separating line 51 runs in sections through the separating lanes 55 and sections over the remaining areas of the
  • Sacrificial layer 5 itself is for the laser radiation L
  • the laser radiation L is accordingly moved along several straight separating lines 51, so that a total of all separating lanes 55 successively
  • a further carrier is present, which is located on a side facing away from the carrier substrate 4
  • Semiconductor layer sequence 2 and / or the growth substrate 3 may be located.
  • a finished semiconductor chip 1 is shown in FIG. By separating carrier side surfaces 44 of
  • Carrier substrate 4 generates.
  • the sacrificial layer 5 is set back relative to the carrier side surfaces 44, as well as
  • a groove 58 is formed in the sacrificial layer 5.
  • the groove 58 runs along a straight line and penetrates the sacrificial layer 5 only partially.
  • Contact structures 6 is designed, for example, as illustrated in the document US 2013/0221392 A1, see in particular Figures 2 and 5 and 6. Furthermore, the semiconductor layer sequence 2 may be designed with the contact structures 6, as described in the publication US 2011/0260205 AI See in particular Figure 1, wherein an ESD protection unit can be omitted. The disclosure of these documents in terms of
  • the sacrificial layer 5 may be a solder layer which is provided for fastening the semiconductor chip 1.
  • the sacrificial layer 5 in the separating lanes 55 is not complete, but instead
  • the growth substrate 3 and / or the carrier substrate 4 are only predominantly removed. As a result, a protection of the growth substrate 3 and / or the carrier substrate 4 is given.
  • the growth substrate 3 and / or the carrier substrate 4 are only predominantly removed.
  • Support substrate 4 are protected from an etchant for structuring the sacrificial layer 5 so.
  • FIG. 2B it is shown that at edges of the
  • each a curvature 56 is present.
  • the curvature 56 is convex.
  • Stray radiation from the laser radiation L can be protected.
  • the semiconductor chips 1 can not be separated by straight cuts along at least one direction. Seen in plan view, the semiconductor chips 1 are arranged similar to a brick wall, also referred to as chip bricking. With the method described here, a separation of such semiconductor chips 1 is efficiently possible.
  • the division does not take place in the carrier substrate 4, but in the growth substrate 3 itself.
  • the sacrificial layer 5 is located with the
  • the semiconductor layer sequence 2 itself can be divided.
  • another carrier 7 is preferably present, which after the
  • Growth substrate 3 can be completely removed.
  • both the growth substrate 3 and the carrier substrate 4 are successively cut.
  • the growth substrate 3 is divided into the separation streets 5 via the sacrificial layer 5.
  • the semiconductor layer sequence 2 can already be structured beforehand, so that below the singling gates 55 an open area 27 is formed.
  • the side surfaces 24 of the semiconductor layer sequence 2 may be provided with a protective layer 26.
  • the protective layer 26 is a silicon dioxide layer having a thickness of, for example, 400 nm.
  • the further carrier 7 preferably becomes a temporary carrier appropriate. This is followed by the division of the
  • Growth substrate 3 and the carrier substrate 4 are divided. This can be done from the side of the growth substrate 3, in which case the further carrier 7 on the
  • Carrier substrate 4 is located. Is the cutting of the
  • the growth substrate 3 can also be divided by the sacrificial layer 5 shown in FIG. 5B after or with the division of the carrier substrate 4.
  • the cutting can, as in all others
  • Embodiments partially extend into the other carrier 7, so that a material removal and / or damage to the other carrier 7 by the laser radiation L is possible.
  • the further carrier 7 remains unaffected by the dicing, for example when the laser radiation L is relatively strongly focused and the further carrier 7 is located comparatively far away from a focal plane of the laser radiation L.
  • the laser radiation L is focused into an inner region of the carrier substrate 4.
  • the carrier substrate 4 has predetermined breaking points in the region of the laser radiation L or the laser-treated material can be selectively and efficiently etched.
  • a wavelength of the laser radiation L is preferably in a range for which the carrier substrate 4 is permeable. That is, the carrier substrate 4 can be cut by a so-called stealth dicing.
  • the area of material damage in the carrier substrate 4 by the stealth dicing by means of the laser radiation L is symbolized by hatching.
  • such a division is also applicable in all other exemplary embodiments for the division of the carrier substrate 4 and / or the growth substrate 3.
  • FIG. 6 illustrates that a
  • the protective layer 26 is present, such as a photoresist.
  • the protective layer 26 is connected both to the
  • Protective layer 26 it is simultaneously possible to connect the further carrier 7 with the semiconductor layer sequence 2. In this case, height differences or variations in thickness can be compensated by the optional existing roughening 8 through the material of the protective layer 26.

Landscapes

  • Dicing (AREA)

Abstract

In einer Ausführungsform ist das Verfahren zur Herstellung von optoelektronischen Halbleiterchips (1) eingerichtet und umfasst die Schritte: A) Aufwachsen einer Halbleiterschichtenfolge (2) mit einer aktiven Zone (22) auf ein Aufwachssubstrat (3), B) Anbringen eines Trägersubstrats (4), C) Aufbringen einer Opferschicht (5) auf eine der Halbleiterschichtenfolge (2) abgewandte Außenseite (30, 40) des Trägersubstrats (4) und/oder des Aufwachssubstrats (3), D) Strukturieren der Opferschicht (5), sodass Vereinzelungsgassen (55) gebildet werden, und E) Zerteilen des Trägersubstrats (4) und/oder des Aufwachssubstrats (3) entlang der Vereinzelungsgassen (55) zu den Halbleiterchips (1) mittels eines Vereinzelungsstroms, der eine Laserstrahlung (L) oder ein Plasma umfasst, wobei -die Opferschicht (5) neben den Vereinzelungsgassen (55) für den Vereinzelungsstrom undurchdringlich ist, und -der Vereinzelungsstrom sowohl durch die Vereinzelungsgassen (55) als auch über die Opferschicht (5) geführt wird.

Description

Beschreibung
VERFAHREN ZUR HERSTELLUNG VON OPTOELEKTRONISCHEN HALBLEITERCHIPS UND OPTOELEKTRONISCHER HALBLEITERCHIP
Es wird ein Verfahren zur Herstellung von optoelektronischen Halbleiterchips angegeben. Darüber hinaus wird ein
entsprechend hergestellter optoelektronischer Halbleiterchip angegeben .
Eine zu lösende Aufgabe liegt darin, ein Verfahren anzugeben, mit dem Halbleiterchips aus einem Waferverbund heraus
effizient vereinzelbar sind. Diese Aufgabe wird unter anderem durch ein Verfahren und durch einen Halbleiterchip mit den Merkmalen der unabhängigen Patentansprüche gelöst. Bevorzugte Weiterbildungen sind
Gegenstand der abhängigen Ansprüche. Gemäß zumindest einer Ausführungsform dient das Verfahren zur Herstellung von optoelektronischen Halbleiterchips. Bei den Halbleiterchips handelt es sich beispielsweise um
Leuchtdiodenchips, Laserdiodenchips oder
Superlumineszenzdiodenchips . Bevorzugt werden
Leuchtdiodenchips, kurz LED-Chips, hergestellt.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Aufwachsens einer Halbleiterschichtenfolge auf ein Aufwachssubstrat . Die Halbleiterschichtenfolge umfasst mindestens eine aktive Zone zur Strahlungserzeugung. Bei der im Betrieb der fertigen Halbleiterchips in der aktiven Zone erzeugten Strahlung handelt es sich insbesondere um nahultraviolette Strahlung, um sichtbares Licht oder um nahinfrarote Strahlung. Bevorzugt liegt eine Wellenlänge maximaler Intensität der erzeugten Strahlung bei mindestens 360 nm oder 405 nm und/oder bei höchstens 1000 nm oder 720 nm oder 520 nm. Bevorzugt ist die aktive Zone zur Erzeugung von blauem Licht gestaltet.
Die Halbleiterschichtenfolge basiert bevorzugt auf einem III- V-Verbindungshalbleitermaterial . Bei dem Halbleitermaterial handelt es sich zum Beispiel um ein Nitrid- Verbindungshalbleitermaterial wie AlnIn]__n_mGamN oder um ein
Phosphid-Verbindungshalbleitermaterial wie
AlnIn]__n_mGamP oder auch um ein Arsenid-
Verbindungshalbleitermaterial wie AlnIn]__n_mGamAs oder wie
AlnGamIn]__n_mAskP]__k, wobei jeweils 0 ^ n 1, 0 ^ m 1 und n + m < 1 sowie 0 -S k < 1 ist. Bevorzugt gilt dabei für zumindest eine Schicht oder für alle Schichten der
Halbleiterschichtenfolge 0 < n < 0,8, 0,4 < m < 1 und n + m < 0,95 sowie 0 < k < 0,5. Dabei kann die
Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche
Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des Kristallgitters der Halbleiterschichtenfolge, also AI, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können.
Bevorzugt basiert die Halbleiterschichtenfolge auf dem
Materialsystem AlInGaN.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Anbringens eines Trägersubstrats an der
Halbleiterschichtenfolge. Bei dem Trägersubstrat kann es sich um einen temporären oder um einen permanenten Träger handeln. Im Falle eines permanenten Trägers findet sich das
Trägersubstrat, insbesondere das vereinzelte Trägersubstrat, in den fertigen Halbleiterchips. In diesem Fall ist das
Trägersubstrat bevorzugt die mechanisch stabilisierende und tragende Komponente der fertigen Halbleiterchips. Gemäß zumindest einer Ausführungsform wird das Trägersubstrat an einer dem Aufwachssubstrat abgewandten Oberseite der
Halbleiterschichtenfolge angebracht. Dies bedeutet etwa, dass sich die Halbleiterschichtenfolge zumindest zeitweise
zwischen dem Aufwachssubstrat und dem Trägersubstrat
befindet. Alternativ ist es möglich, dass das Trägersubstrat oder ein weiterer Träger an einer der
Halbleiterschichtenfolge abgewandten Seite des
Aufwachssubstrats angebracht wird. Gemäß zumindest einer Ausführungsform wird eine Opferschicht an einer der Halbleiterschichtenfolge abgewandten Seite des Trägersubstrats und/oder des Aufwachssubstrats und/oder des weiteren Trägers angebracht. Die Opferschicht dient zum
Zerteilen des Trägersubstrats und/oder des Aufwachssubstrats . Es ist möglich, dass die Opferschicht auf diese Funktion beschränkt ist. Alternativ kann die Opferschicht weitere Funktionen erfüllen.
Gemäß zumindest einer Ausführungsform wird die Opferschicht strukturiert, so dass Vereinzelungsgassen gebildet werden. In den Vereinzelungsgassen ist ein Material der Opferschicht überwiegend oder vollständig entfernt. Überwiegend bedeutet beispielsweise eine Dickenreduzierung von mindestens 60 % oder 80 % oder 90 %.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren den Schritt des Zerteilens des Trägersubstrats und/oder des Aufwachssubstrats . Das Zerteilen erfolgt entlang der Vereinzelungsgassen. Mit anderen Worten sind durch die
Vereinzelungsgassen Trennpfade definiert, entlang derer das Zerteilen und/oder Vereinzeln zu den Halbleiterchips erfolgt. Gemäß zumindest einer Ausführungsform erfolgt das Zerteilen und/oder Vereinzeln mittels eines Vereinzelungsstroms. Bei dem Vereinzelungsstrom handelt es sich um einen Lichtstrom oder Gasstrom, speziell um Laserstrahlung und/oder um ein Plasma. Insbesondere erfolgt das Zerteilen über
Laserablation, Laserverdampfen, Laserschmelzen oder
sogenanntes Stealth Dicing und alternativ oder zusätzlich über einen Plasmaprozess wie Plasmaschneiden oder reaktives Ionenätzen, kurz RIE. Zusätzlich kann unterstützend ein mechanisches Verfahren wie Brechen oder ein chemisches
Verfahren wie Ätzen herangezogen werden.
Gemäß zumindest einer Ausführungsform ist die Opferschicht neben den Vereinzelungsgassen für den Vereinzelungsstrom undurchdringlich. Das heißt, dass die Opferschicht in einer endlichen Dicke erhalten bleibt, wenn der Vereinzelungsstrom auf Bereiche neben den Vereinzelungsgassen gelenkt wird.
Gemäß zumindest einer Ausführungsform wird der
Vereinzelungsstrom sowohl durch die Vereinzelungsgassen als auch über die Opferschicht geführt. Dies bedeutet, der
Vereinzelungsstrom wird gezielt nicht nur entlang der
Vereinzelungsgassen geführt, sondern insbesondere zwischen benachbarten Teilabschnitten der Vereinzelungsgassen auch über die Opferschicht selbst. Dabei kann ein Materialabtrag aus der Opferschicht heraus erfolgen, wobei die Opferschicht neben den Vereinzelungsgassen bevorzugt als durchgehende Schicht erhalten bleibt. In mindestens einer Ausführungsform ist das Verfahren zur Herstellung von optoelektronischen Halbleiterchips
eingerichtet und umfasst die folgenden Schritte, bevorzugt in der angegebenen Reihenfolge:
A) Aufwachsen einer Halbleiterschichtenfolge mit einer aktiven Zone zur Strahlungserzeugung auf ein
AufwachsSubstrat ,
B) Anbringen eines Trägersubstrats insbesondere an einer dem Aufwachssubstrat abgewandten Oberseite der
Halbleiterschichtenfolge,
C) Aufbringen einer Opferschicht auf eine der
Halbleiterschichtenfolge abgewandte Außenseite des
Trägersubstrats und/oder des Aufwachssubstrats ,
D) Strukturieren der Opferschicht, so dass
Vereinzelungsgassen gebildet werden, und
E) Zerteilen des Trägersubstrats und/oder des
Aufwachssubstrats entlang der Vereinzelungsgassen zu den Halbleiterchips mittels eines Vereinzelungsstroms, wobei der Vereinzelungsstrom bevorzugt eine Laserstrahlung oder ein Plasma umfasst oder ist und die Opferschicht neben den
Vereinzelungsgassen für den Vereinzelungsstrom
undurchdringlich ist, so dass der Vereinzelungsstrom sowohl durch die Vereinzelungsgassen als auch über die Opferschicht hinweg geführt wird.
Mit dem hier beschriebenen Verfahren ist es möglich,
Halbleiterchips aus einem Waferverbund heraus effizient mit einer Multistrahl-Laseranlage zu vereinzeln, wobei in
Draufsicht gesehen Chipgeometrien abweichend von einer rechteckigen oder quadratischen Form effizient herstellbar sind. Dabei ist keine Abschaltung des Vereinzelungsstroms, insbesondere der Laserstrahlung, an Chipkanten erforderlich. Der Vereinzelungsstrom kann kontinuierlich und mit mehreren Strahlbündeln oder Teilstrahlen geführt werden, ohne die Halbleiterschichtenfolge zu beschädigen.
Dies ist insbesondere durch die Verwendung der Opferschicht ermöglicht, die eine ausreichende Dicke als Schnittmaske aus nicht oder nur schwer durchtrennbarem Material aufweist. Das zumindest eine Material für die Opferschicht wird durch einen Abscheidungsprozess wie Aufdampfen oder Galvanisieren auf einer Vorderseite und/oder Rückseite des Trägersubstrats und/oder des Aufwachssubstrats aufgebracht und an den
späteren Schnittkanten für die Halbleiterchips etwa durch ein Ätzverfahren geöffnet. Diese geöffneten Bereiche bilden bei der darauf folgenden Vereinzelung die Schnittmaske für den Vereinzelungsstrom. Die Opferschicht kann durch Prozesse wie Ätzen oder Laserabhebeverfahren wieder entfernt werden oder wahlweise auf den vereinzelten Halbleiterchips verbleiben. Somit ist die Möglichkeit der Herstellung von individuellen Chipkonturen bei einem hohen Durchsatz der Trennanlage und bei geringem Ausfall benachbarter Chips ermöglicht.
Gemäß zumindest einer Ausführungsform ist der
Vereinzelungsstrom, bei dem es sich besonders bevorzugt um eine fokussierte Laserstrahlung handelt, in mehrere
Teilstrahlen aufgeteilt. Die Teilstrahlen werden bevorzugt entlang einer gemeinsamen geraden Linie über das
Aufwachssubstrat und/oder das Trägersubstrat geführt. Es ist möglich, dass die einzelnen Teilstrahlen im Rahmen der
Herstellungstoleranzen und Verfahrenstoleranzen gleich gestaltet sind, also gleiche Intensitäten und/oder gleiche Fokusdurchmesser aufweisen.
Entlang einer Vereinzelungslinie folgen die Teilstrahlen sequentiell aufeinander, sodass jede Stelle der Vereinzelungslinie nacheinander von jedem der Teilstrahlen bestrahlt wird und sequentiell mit jedem Teilstrahl eine schrittweise Materialwegnahme und/oder Materialmodifizierung in dem Aufwachssubstrat und/oder dem Trägersubstrat erfolgt. Damit wird das Zerteilen des Trägersubstrats nicht nur mit einem einzigen Strahl durchgeführt, sondern schrittweise durch die aufeinanderfolgenden Teilstrahlen. Somit ist der Vereinzelungsstrom aus einem Strahlfächer gebildet, der entlang der jeweiligen Vereinzelungslinie geführt wird.
Beispielsweise umfasst der Vereinzelungsstrom einen Fächer mit mindestens vier oder sechs oder zehn Teilstrahlen.
Alternativ oder zusätzlich liegt die Anzahl der Teilstrahlen bei höchstens 40 oder 30 oder 20. Gemäß zumindest einer Ausführungsform handelt es sich bei der Opferschicht um eine metallische Schicht. Bevorzugt ist die Opferschicht reflektierend für den Vereinzelungsstrom, insbesondere für die Laserstrahlung. Reflektierend bedeutet beispielsweise einen Reflexionsgrad von mindestens 60 % oder 80 % oder 90 % für den Vereinzelungsstrom.
Gemäß zumindest einer Ausführungsform ist die Opferschicht aus einer oder aus mehreren metallischen Schichten
zusammengesetzt. Die mindestens eine metallische Schicht der Opferschicht weist bevorzugt eines oder mehrere der folgenden Materialien auf oder besteht aus einem oder mehreren dieser Materialien: Molybdän, Aluminium, Kupfer, Nickel, ein Lot wie ein Gold-Zinn-Lot. Gemäß zumindest einer Ausführungsform weist die Opferschicht eine Dicke von mindestens 1 ym oder 2 ym oder 3 ym oder 6 ym auf. Alternativ oder zusätzlich liegt die Dicke der
Opferschicht bei höchstens 200 ym oder 50 ym oder 15 ym. Bevorzugt ist die Opferschicht dünner als das Trägersubstrat und/oder das Aufwachssubstrat . Es ist möglich, dass die
Opferschicht dicker gestaltet ist als die
Halbleiterschichtenfolge .
Gemäß zumindest einer Ausführungsform wird die Opferschicht im Schritt C) mit einer durchweg konstanten Dicke
aufgebracht. Damit erfolgt das Aufbringen der Opferschicht bevorzugt unstrukturiert.
Gemäß zumindest einer Ausführungsform wird die Opferschicht im Schritt D) im Bereich der Vereinzelungsgassen zu
mindestens 90 % oder vollständig entfernt. Durch die
Strukturierung der Opferschicht kann das Aufwachssubstrat und/oder das Trägersubstrat stellenweise freigelegt werden.
Gemäß zumindest einer Ausführungsform wird die Opferschicht im Schritt E) neben den Vereinzelungsgassen stellenweise dünner. Insbesondere werden im Schritt E) eine oder mehrere Rillen gebildet, die durch den Vereinzelungsstrom zustande kommen und die die Opferschicht in Draufsicht gesehen
bevorzugt vollständig queren, also von einer
Vereinzelungsgasse durchgehend bis zu einer anderen
Vereinzelungsgasse reichen, wobei diese Vereinzelungsgassen das entsprechende Teilgebiet der Opferschicht einrahmen.
Gemäß zumindest einer Ausführungsform weisen einige oder alle der Vereinzelungsgassen in Draufsicht gesehen eine oder mehrere Knicke auf. Die Vereinzelungsgassen sind,
insbesondere anders als die Vereinzelungslinien, nicht durch Geraden gebildet. Gemäß zumindest einer Ausführungsform weisen die fertigen Halbleiterchips in Draufsicht gesehen die Form von Vielecken auf. Insbesondere weisen die Halbleiterchips in Draufsicht gesehen mindestens fünf oder sechs Ecken auf. Bevorzugt handelt es sich in Draufsicht gesehen bei den Halbleiterchips um Sechsecke, speziell um regelmäßige Sechsecke.
Gemäß zumindest einer Ausführungsform werden im Schritt E) das Aufwachssubstrat und/oder das Trägersubstrat durch den Vereinzelungsstrom überwiegend oder vollständig zerteilt. Überwiegend bedeutet beispielsweise, dass der
Vereinzelungsstrom die Dicke des Aufwachssubstrats und/oder des Trägersubstrats zu mindestens 70 % oder 85 % oder 95 % durchdringt und/oder zerteilt und/oder modifiziert. Werden das Aufwachssubstrat und/oder das Trägersubstrat im Schritt E) durch den Vereinzelungsstrom nur unvollständig zerteilt, so erfolgt das vollständige Zerteilen beispielsweise durch ein Ätzen und/oder ein Brechen. Gemäß zumindest einer Ausführungsform weist ein Rand der
Vereinzelungsgassen eine oder mehrere Rundungen auf. Durch die mindestens eine Rundung ist im Schritt E) erreichbar, dass der Vereinzelungsstrom beim Verlassen der
Vereinzelungsgassen teilweise oder vollständig zerstreut wird. Dadurch ist eine Beschädigung der
Halbleiterschichtenfolge, wenn der Vereinzelungsstrom die Vereinzelungsgassen verlässt, vermeidbar.
Gemäß zumindest einer Ausführungsform befinden sich an einer der Halbleiterschichtenfolge zugewandten Innenseite des
Trägersubstrats und/oder des Aufwachssubstrats elektrische Kontaktstrukturen. Über die Kontaktstrukturen sind die fertigen Halbleiterchips, speziell die Halbleiterschichtenfolge, elektrisch kontaktierbar . Bei den elektrischen Kontaktstrukturen handelt es sich beispielsweise um Leiterbahnen und/oder um Lötflächen, an denen etwa
Bonddrähte anbringbar sind.
Gemäß zumindest einer Ausführungsform werden im Schritt E) die Kontaktstrukturen von dem Vereinzelungsstrom zerteilt. Das Zerteilen mittels des Vereinzelungsstroms ist also nicht notwendigerweise auf das Aufwachssubstrat und/oder das
Trägersubstrat beschränkt.
Gemäß zumindest einer Ausführungsform werden die
Halbleiterschichtenfolge und/oder das Aufwachssubstrat in einen dem Schritt E) vorausgehenden Schritt strukturiert. Insbesondere erfolgt das Strukturieren der
Halbleiterschichtenfolge und/oder des Aufwachssubstrats dann mittels eines Ätzens.
Gemäß zumindest einer Ausführungsform handelt es sich bei dem Aufwachssubstrat um einen permanenten Träger der fertigen Halbleiterchips. Dabei erfolgt das Zerteilen im Schritt E) bevorzugt mittels einer fokussierten Laserstrahlung. Ist das Trägersubstrat ein permanenter Träger, so wird das
Aufwachssubstrat bevorzugt teilweise oder vollständig von der Halbleiterschichtenfolge entfernt, insbesondere mittels Ätzen oder mittels eines Laserabhebeverfahrens, englisch Laser Lift-Off oder kurz LLO.
Gemäß zumindest einer Ausführungsform liegt in Draufsicht gesehen im Schritt E) ein lateraler Abstand der
Halbleiterschichtenfolge von den Vereinzelungsgassen bei mindestens 60 % oder 120 % oder 180 % einer mittleren Breite der Vereinzelungsgassen. Durch einen solchen vergleichsweise großen Abstand der Halbleiterschichtenfolge zu den Vereinzelungsgassen ist eine Beschädigung der
Halbleiterschichtenfolge durch den Vereinzelungsstrom
vermeidbar .
Gemäß zumindest einer Ausführungsform wird vor dem Schritt E) zumindest auf Seitenflächen der Halbleiterschichtenfolge wenigstens eine Schutzschicht aufgebracht. Die Schutzschicht ist etwa zum Schutz der Halbleiterschichtenfolge vor dem Vereinzelungsstrom eingerichtet. Zusätzlich zu den
Seitenflächen kann eine dem Aufwachssubstrat und/oder dem Trägersubstrat abgewandte Seite der Halbleiterschichtenfolge mit der Schutzschicht versehen sein. Bei der Schutzschicht kann es sich um eine temporäre
Schutzschicht handeln, die speziell für den Schritt E) vorgesehen ist. Beispielsweise ist die Schutzschicht dann ein Fotolack, der nachfolgend vollständig entfernt werden kann. Alternativ kann die Schutzschicht dauerhaft an der
Halbleiterschichtenfolge verbleiben. Dann ist die
Schutzschicht bevorzugt aus einem strahlungsdurchlässigen Material wie einem Oxid oder Nitrid, insbesondere
Siliziumdioxid. Eine Dicke einer solchen Schutzschicht liegt bevorzugt bei mindestens 200 nm oder 400 nm, kann also dicker sein als ansonsten übliche Schutzschichten mit Dicken im Bereich zwischen 50 nm und 150 nm.
Weiterhin ist es möglich, dass eine permanente oder auch eine temporäre Schutzschicht reflektierend für Strahlung, speziell für in der Halbleiterschichtenfolge im Betrieb erzeugte
Strahlung und/oder für die Laserstrahlung des
Vereinzelungsstroms, wirkt. Die Schutzschicht ist in diesem Fall zum Beispiel eine Metallschicht oder umfasst eine solche. Damit kann die Halbleiterschichtenfolge reflektiv vor dem Vereinzelungsstrom geschützt werden. Ansonsten dient die Schutzschicht vor allem dazu, Schlacke oder andere
Materialbestandteile, die im Schritt E) freigesetzt werden, von der Halbleiterschichtenfolge fernzuhalten.
Gemäß zumindest einer Ausführungsform ist das
Aufwachssubstrat und/oder das Trägersubstrat aus einem oder mehreren der folgenden Materialien oder umfasst eines oder mehrere dieser Materialien: Halbleitermaterial wie Silizium oder Germanium, eine Keramik, ein Glas, Saphir,
Siliziumcarbid, Galliumnitrid.
Gemäß zumindest einer Ausführungsform wird die Opferschicht nach dem Schritt E) vollständig von dem Trägersubstrat und/oder von dem Aufwachssubstrat entfernt. Die Opferschicht ist in den fertigen Halbleiterchips damit nicht mehr
vorhanden. Alternativ kann die Opferschicht noch teilweise oder vollständig in den fertigen Halbleiterchips vorhanden sein.
Darüber hinaus wird ein optoelektronischer Halbleiterchip angegeben. Der Halbleiterchip ist insbesondere mit einem Verfahren hergestellt, wie in Verbindung mit einer oder mehrerer der oben genannten Ausführungsformen beschrieben. Merkmale des Verfahrens sind daher auch für den
Halbleiterchip offenbart und umgekehrt.
In mindestens einer Ausführungsform des Halbleiterchips befindet sich die Halbleiterschichtenfolge mit der aktiven Zone an dem Trägersubstrat, wobei das Trägersubstrat durch ein Aufwachssubstrat der Halbleiterschichtenfolge oder durch einen Ersatzträger gebildet sein kann. Die Opferschicht ist an einer der Halbleiterschichtenfolge abgewandten Außenseite des Trägersubstrats angebracht. Die Opferschicht und/oder die Halbleiterschichtenfolge sind im Querschnitt gesehen
gegenüber Trägerseitenflächen des Trägers zurückversetzt. Die Opferschicht weist eine oder mehrere Rillen auf. Die
mindestens eine Rille, insbesondere die genau eine Rille oder die genau zwei Rillen, durchdringen die Opferschicht in
Richtung hin zum Trägersubstrat nur zum Teil. Ferner quert die mindestens eine Rille in Draufsicht gesehen die
Opferschicht an dem Trägersubstrat vollständig.
Gemäß zumindest einer Ausführungsform handelt es sich bei der Opferschicht um eine Lotschicht. Die Opferschicht kann aus einem oder mehreren Loten zusammengesetzt sein. In diesem Fall ist die Opferschicht besonders bevorzugt zur Befestigung der Halbleiterchips gestaltet. Der Halbleiterchip kann oberflächenmontierbar sein.
Nachfolgend werden ein hier beschriebenes Verfahren und ein hier beschriebener Halbleiterchip unter Bezugnahme auf die Zeichnung anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine
maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß
dargestellt sein.
Es zeigen: Figuren 1, 4, 5 und 6 schematische Schnittdarstellungen und perspektivische Draufsichten auf Verfahrensschritte von hier beschriebenen Verfahren zur Herstellung von hier beschriebenen optoelektronischen
Halbleiterchips ,
Figur 2 schematische Schnittdarstellungen von
Vereinzelungsgassen für Ausführungsbeispiele von hier beschriebenen Verfahren, und
Figur 3 schematische Draufsichten auf Vereinzelungsgassen für Ausführungsbeispielen von hier beschriebenen
Verfahren .
In Figur 1 ist ein Verfahren zur Herstellung von
optoelektronischen Halbleiterchips 1 illustriert. Gemäß Figur 1A wird eine Halbleiterschichtenfolge 2 mit einer aktiven Zone 22 zur Strahlungserzeugung epitaktisch auf ein
Aufwachssubstrat 3 gewachsen. Zur elektrischen Kontaktierung der Halbleiterschichtenfolge 2 sind elektrische
Kontaktstrukturen 6 vorhanden, die zumindest zum Teil die aktive Zone 22 durchdringen können. Insbesondere nach dem Erzeugen der Kontaktstrukturen 6 sind die
Halbleiterschichtenfolge 2 und das Aufwachssubstrat 3 zu mehreren Bereichen für die späteren Halbleiterchips 1 strukturiert. Dabei werden bereichsweise um die einzelnen Gebiete der Halbleiterschichtenfolge 2 herum die
Kontaktstrukturen 6 freigelegt. Optional wird das
Aufwachssubstrat 3 teilweise entfernt und mit einer Aufrauung 8 versehen. Das Aufwachssubstrat 2 befindet sich an einer Unterseite 23 der Halbleiterschichtenfolge 2. Das Strukturieren der Halbleiterschichtenfolge 2 und das Erzeugen der Aufrauung 8 erfolgt bevorzugt, nachdem die
Halbleiterschichtenfolge 2 und die Kontaktstrukturen 6 an einem Trägersubstrat 4 angebracht wurden. Bei dem Trägersubstrat 4 handelt es sich bevorzugt um einen
permanenten Träger für die fertigen Halbleiterchips 1. Das Trägersubstrat 4 ist beispielsweise ein Siliziumträger. Die Halbleiterschichtenfolge 2 mit den Kontaktstrukturen 6 befindet sich an einer Innenseite 41. Eine Außenseite 40 des Trägersubstrats 4 ist der Halbleiterschichtenfolge 2
abgewandt. Gemäß Figur 1A sind die einzelnen Gebiete der Halbleiterschichtenfolge 2 über das Trägersubstrat 4
mechanisch stabilisiert und gehalten.
In Figur 1B ist gezeigt, dass auf die Außenseite 40
durchgehend eine Opferschicht 5 aufgebracht wird. Bei der Opferschicht 5 handelt es sich beispielsweise um eine
Molybdänschicht mit einer Dicke von 3 ym.
Beim Verfahrensschritt der Figur IC werden in die
Opferschicht 5 mehrere Vereinzelungsgassen 55 geformt. Dies geschieht beispielsweise mittels Ätzen. Hierbei wird das Trägersubstrat 4 bevorzugt nicht oder nicht signifikant beeinträchtigt. Mit anderen Worten ist die Strukturierung, wie in Figur IC gezeigt, bevorzugt auf die Opferschicht 5 beschränkt .
In Figur 1D ist illustriert, dass über die
Vereinzelungsgassen 55 ein Zerteilen des Trägers 4 mittels einer Laserstrahlung L erfolgt. Alternativ zu einer
Laserstrahlung L kann auch ein Plasmaschneiden herangezogen werden. Dabei wird die Laserstrahlung L durch die
Vereinzelungsgassen 55 geführt und bereichsweise auch über die restlichen Gebiete der Opferschicht 5. Die Opferschicht 5 selbst ist neben den Vereinzelungsgassen 55 für die
Laserstrahlung L undurchdringlich. Eine Breite B der Vereinzelungsgassen 55 liegt beispielsweise bei mindestens 2 ym und/oder bei höchstens 10 ym,
insbesondere um 5 ym. Die Breite B der Vereinzelungsgassen 55 übersteigt einen Fokusdurchmesser der Laserstrahlung L beispielsweise um mindestens einen Faktor 1,5 oder 2 und/oder um höchstens einen Faktor 5 oder 3. Damit ist es möglich, abweichend von der Darstellung in Figur 1D, dass das
Trägersubstrat 4 nicht über die gesamte Breite
Vereinzelungsgassen 55 hinweg abgetragen wird.
Ein Abstand D der Halbleiterschichtenfolge 2 von den
Vereinzelungsgassen 55 liegt beispielsweise bei mindestens 2 ym oder 5 ym und/oder bei höchstens 30 ym oder 15 ym, insbesondere bei ungefähr 10 ym.
Anders als in Figur 1D dargestellt durchdringt die
Laserstrahlung D das Trägersubstrat 4 bevorzugt vollständig und zudem bevorzugt auch die Kontaktstrukturen 6. Wird mit der Laserstrahlung L das Trägersubstrat 4 nicht vollständig zerteilt, so kann ein vollständiges Zerteilen nachfolgend über ein Brechen oder Strecken erfolgen.
Bei der Laserstrahlung L handelt es sich bevorzugt um einen Fächer aus mehreren Teilstrahlen 57, siehe Figur IE. Die Teilstrahlen 57 werden entlang einer gerade verlaufenden Vereinzelungslinie 51 unmittelbar nacheinander
entlanggeführt. Aufgrund der fächerartigen Gestaltung der Laserstrahlung L mit einer Vielzahl von Teilstrahlen 57 kann die Vereinzelungslinie 51 nur sehr eingeschränkt gekrümmt oder knickförmig verlaufen, anders als dies bei einem
Einzelstrahl der Fall wäre. Eine Bewegungsrichtung der
Teilstrahlen 57 ist in Figur IE durch einen Pfeil parallel zur Vereinzelungslinie 51 symbolisiert. Die Laserstrahlung L weist beispielsweise eine Wellenlänge maximaler Intensität von 355 nm auf. Bei der Laserstrahlung L handelt es sich bevorzugt um gepulste Laserstrahlung mit einer Impulslänge von einigen Nanosekunden . Alternativ wird infrarote Laserstrahlung L verwendet, beispielsweise mit einer Wellenlänge von ungefähr 1,06 ym oder von ungefähr 10 ym, insbesondere mit einer mittleren Leistung um 20 W. In Figur 1F ist eine Draufsicht auf die Opferschicht 5 gezeigt. Zu erkennen ist, dass die Vereinzelungsgassen 55 durch regelmäßige Sechsecke gebildet sind. Damit weisen die fertigen Halbleiterchips 1 in Draufsicht gesehen eine
sechseckige Grundfläche auf.
Ferner ist in Figur 1F beispielhaft eine einzige
Vereinzelungslinie 51 gezeigt, entlang derer die
Laserstrahlung L geführt wird. Die Vereinzelungslinie 51 verläuft abschnittsweise durch die Vereinzelungsgassen 55 und abschnittsweise über die verbleibenden Gebiete der
Opferschicht 5. Eine Zerteilung des Trägersubstrats 4 erfolgt ausschließlich in den Vereinzelungsgassen 55. Die
Opferschicht 5 selbst ist für die Laserstrahlung L
undurchlässig .
Die Laserstrahlung L wird entsprechend entlang mehrerer gerade verlaufender Vereinzelungslinien 51 gefahren, sodass insgesamt alle Vereinzelungsgassen 55 nacheinander
vollständig abgefahren werden und so die Vereinzelung
erfolgt. Dabei ist, anders als in Figur 1D gezeichnet, bevorzugt ein weiterer Träger vorhanden, der sich an einer dem Trägersubstrat 4 abgewandten Seite der Halbleiterschichtenfolge 2 und/oder des Aufwachssubstrats 3 befinden kann.
Ein fertiger Halbleiterchip 1 ist in Figur IG gezeigt. Durch das Vereinzeln werden Trägerseitenflächen 44 des
Trägersubstrats 4 erzeugt. Die Opferschicht 5 ist gegenüber den Trägerseitenflächen 44 zurückversetzt, ebenso wie
Seitenflächen 24 der Halbleiterschichtenfolge 2. Alternativ kann die Opferschicht 5 bündig mit den Trägerseitenflächen 44 abschließen.
Dadurch, dass die Vereinzelungslinien 51 stellenweise über die Opferschicht 5 laufen, wird in der Opferschicht 5 eine Rille 58 geformt. Die Rille 58 verläuft entlang einer geraden Linie und durchdringt die Opferschicht 5 nur zum Teil.
Die Halbleiterschichtenfolge 2 zusammen mit den
Kontaktstrukturen 6 ist beispielsweise gestaltet, wie in der Druckschrift US 2013/0221392 AI illustriert, siehe darin insbesondere die Figuren 2 und 5 sowie 6. Weiterhin kann die Halbleiterschichtenfolge 2 mit den Kontaktstrukturen 6 gestaltet sein, wie in der Druckschrift US 2011/0260205 AI beschrieben, siehe dort insbesondere Figur 1, wobei eine ESD- Schutzeinheit weggelassen werden kann. Der Offenbarungsgehalt dieser Druckschriften hinsichtlich der
Halbleiterschichtenfolge 2 sowie der Kontaktstrukturen 6 wird durch Rückbezug aufgenommen.
Alternativ zu einer Molybdänschicht kann es sich bei der Opferschicht 5 um eine Lotschicht handeln, die zum Befestigen des Halbleiterchips 1 vorgesehen ist. Beim Befestigen
schmilzt die Opferschicht 5 bevorzugt auf, sodass beim montierten Halbleiterchip 1 die Rille 58 nicht mehr vorhanden ist .
In Figur 2 sind weitere mögliche Gestaltungen der
Opferschicht 5 im Bereich der Vereinzelungsgassen 55
illustriert, die auch in allen anderen Ausführungsbeispielen vorliegen können. Gemäß Figur 2A ist die Opferschicht 5 in den Vereinzelungsgassen 55 nicht vollständig, sondern
lediglich überwiegend entfernt. Hierdurch ist ein Schutz des Aufwachssubstrats 3 und/oder des Trägersubstrats 4 gegeben. Insbesondere können das Aufwachssubstrat 3 und/oder das
Trägersubstrat 4 so vor einem Ätzmittel zum Strukturieren der Opferschicht 5 geschützt werden. In Figur 2B ist gezeigt, dass an Rändern der
Vereinzelungsgassen 55 je eine Krümmung 56 vorliegt. Die Krümmung 56 verläuft konvex. Durch eine solche Krümmung 56 ist die Laserstrahlung L beim Verlassen der
Vereinzelungsgassen 55 einer vergleichsweise großen Streuung unterworfen, sodass die Halbleiterschichtenfolge 2 vor
Streustrahlung aus der Laserstrahlung L schützbar ist.
In Figur 3 sind weitere Draufsichten auf die
Vereinzelungsgassen 55 dargestellt. In Figur 3A sind
vergleichsweise große, in Draufsicht gesehen rechteckige Halbleiterchips 1 vorhanden. Die Halbleiterchips 1 sind entlang zumindest einer Richtung nicht durch gerade Schnitte separierbar. In Draufsicht gesehen sind die Halbleiterchips 1 ähnlich einer Ziegelwand angeordnet, auch als Chip Bricking bezeichnet. Mit dem hier beschriebenen Verfahren ist eine Vereinzelung solcher Halbleiterchips 1 effizient möglich. Beim Ausführungsbeispiel der Figur 3B weisen die Halbleiterchips 1 in Draufsicht gesehen eine sechseckige Gestalt auf, wobei die Halbleiterchips 1 L-förmig sind. Auch solche komplexeren Gestalten lassen sich mit Hilfe der
Vereinzelungsgassen 55 effizient erzeugen.
Abweichend von Figur 1 erfolgt gemäß Figur 4 das Zerteilen nicht im Trägersubstrat 4, sondern im Aufwachssubstrat 3 selbst. Somit befindet sich die Opferschicht 5 mit den
Vereinzelungsgassen 55 an einer der Halbleiterschichtenfolge 2 abgewandten Außenseite 30 des Aufwachssubstrats 3. Durch die Laserstrahlung L kann auch die Halbleiterschichtenfolge 2 selbst zerteilt werden. Zur mechanischen Stabilisierung ist bevorzugt ein weiterer Träger 7 vorhanden, der nach dem
Zerteilen der Halbleiterschichtenfolge 2 sowie des
Aufwachssubstrats 3 vollständig entfernt werden kann.
Beim Verfahren, wie in Figur 5 illustriert, werden sowohl das Aufwachssubstrat 3 als auch das Trägersubstrat 4 nacheinander zerteilt. In Figur 5A wird zuerst das Aufwachssubstrat 3 über die Opferschicht 5 in den Vereinzelungsgassen 5 zerteilt. Dabei kann die Halbleiterschichtenfolge 2 bereits zuvor strukturiert sein, sodass unterhalb der Vereinzelungsgassen 55 ein Freibereich 27 gebildet ist.
Optional, wie in allen anderen Ausführungsbeispielen, können die Seitenflächen 24 der Halbleiterschichtenfolge 2 mit einer Schutzschicht 26 versehen sein. Beispielsweise handelt es sich bei der Schutzschicht 26 um eine Siliziumdioxidschicht mit einer Dicke von beispielsweise 400 nm.
Ist das Aufwachssubstrat 3 zerteilt, so wird, wie in Figur 5B gezeigt, bevorzugt der weitere Träger 7 als temporärer Träger angebracht. Daraufhin erfolgt das Zerteilen des
Trägersubstrats 4 über die Opferschicht 5, analog zu Figur 1.
Abweichend von der Darstellung in Figur 5 ist es möglich, dass lediglich eine einzige Opferschicht 5 verwendet wird, durch deren Vereinzelungsgassen 55 hindurch sowohl das
Aufwachssubstrat 3 als auch das Trägersubstrat 4 zerteilt werden. Dies kann von der Seite des Aufwachssubstrats 3 aus geschehen, wobei sich dann der weitere Träger 7 an dem
Trägersubstrat 4 befindet. Erfolgt das Zerteilen von der
Seite des Trägersubstrats 4 her, vergleiche Figur 5B, so kann durch die in Figur 5B gezeigte Opferschicht 5 nach oder mit dem Zerteilen des Trägersubstrats 4 auch das Aufwachssubstrat 3 zerteilt werden.
Das Zerteilen kann, wie auch in allen anderen
Ausführungsbeispielen, teilweise bis in den weiteren Träger 7 reichen, sodass ein Materialabtrag und/oder eine Beschädigung des weiteren Trägers 7 durch die Laserstrahlung L möglich ist. Alternativ bleibt der weitere Träger 7 von dem Zerteilen unberührt, beispielsweise dann, wenn die Laserstrahlung L relativ stark fokussiert ist und sich der weitere Träger 7 vergleichsweise weit von einer Fokalebene der Laserstrahlung L entfernt befindet.
Gemäß Figur 6 wird die Laserstrahlung L in einen Innenbereich des Trägersubstrats 4 fokussiert. Durch die fokussierte
Laserstrahlung L erfolgt eine Materialschädigung innerhalb des Trägersubstrats 4. Dadurch weist das Trägersubstrat 4 im Bereich der Laserstrahlung L Sollbruchstellen auf oder das laserbehandelte Material kann selektiv und effizient geätzt werden. Hierbei liegt eine Wellenlänge der Laserstrahlung L bevorzugt in einem Bereich, für den das Trägersubstrat 4 durchlässig ist. Das heißt, es kann das Trägersubstrat 4 über ein sogenanntes Stealth Dicing zerteilt werden. Der Bereich einer Materialschädigung in dem Trägersubstrat 4 durch das Stealth Dicing mittels der Laserstrahlung L ist durch eine Schraffur symbolisiert. Ein solches Zerteilen ist, neben Laserablation oder Laserverdampfen, auch in allen anderen Ausführungsbeispielen für das Zerteilen des Trägersubstrats 4 und/oder des Aufwachssubstrats 3 anwendbar. Darüber hinaus ist in Figur 6 illustriert, dass eine
temporäre Schutzschicht 26 vorhanden ist, etwa aus einem Fotolack. Die Schutzschicht 26 ist sowohl an den
Seitenflächen 24 als auch an der Unterseite 23 der
Halbleiterschichtenfolge 2 angebracht. Durch die
Schutzschicht 26 ist es gleichzeitig möglich, den weiteren Träger 7 mit der Halbleiterschichtenfolge 2 zu verbinden. Dabei können Höhenunterschiede oder Dickenvariationen durch die optional vorhandene Aufrauung 8 durch das Material der Schutzschicht 26 ausgeglichen werden.
Die in den Figuren gezeigten Komponenten folgen, sofern nicht anders kenntlich gemacht, bevorzugt in der angegebenen
Reihenfolge jeweils unmittelbar aufeinander. Sich in den Figuren nicht berührende Schichten sind bevorzugt voneinander beabstandet. Soweit Linien parallel zueinander gezeichnet sind, sind die entsprechenden Flächen bevorzugt ebenso parallel zueinander ausgerichtet. Ebenfalls, soweit nicht anders kenntlich gemacht, sind die relativen Positionen der gezeichneten Komponenten zueinander in den Figuren korrekt wiedergegeben.
Die hier beschriebene Erfindung ist nicht durch die
Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Patentansprüchen oder Ausführungsbeispielen angegeben ist .
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2017 113 949.4, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Bezugs zeichenliste
1 optoelektronischer Halbleiterchip
2 Halbleiterschichtenfolge
20 Oberseite
22 aktive Zone
23 Unterseite
24 Seitenfläche
26 Schutzschicht
27 Freibereich
3 Aufwachssubstrat
30 Außenseite des Aufwachssubstrats
4 Trägersubstrat
40 Außenseite des Trägersubstrats
41 Innenseite des Trägersubstrats
44 Trägerseitenfläche
5 Opferschicht
51 Vereinzelungslinie
55 Vereinzelungsgasse
56 Krümmung
57 Teilstrahl der Laserstrahlung
58 Rille
6 elektrische Kontaktstruktur
7 weiterer Träger
8 Aufrauung
L Laserstrahlung
B mittlere Breite der Vereinzelungsgassen
D Abstand Vereinzelungsgasse - Halbleiterschichtenfolge

Claims

Patentansprüche
1. Verfahren zur Herstellung von optoelektronischen
Halbleiterchips (1) mit den Schritten:
A) Aufwachsen einer Halbleiterschichtenfolge (2) mit einer aktiven Zone (22) zur Strahlungserzeugung auf ein
Aufwachssubstrat (3) ,
B) Anbringen eines Trägersubstrats (4),
C) Aufbringen einer Opferschicht (5) auf eine der
Halbleiterschichtenfolge (2) abgewandte Außenseite (30, 40) des Trägersubstrats (4) und/oder des Aufwachssubstrats (3),
D) Strukturieren der Opferschicht (5) , sodass
Vereinzelungsgassen (55) gebildet werden, und
E) Zerteilen des Trägersubstrats (4) und/oder des
Aufwachssubstrats (3) entlang der Vereinzelungsgassen (55) zu den Halbleiterchips (1) mittels eines Vereinzelungsstroms, der eine Laserstrahlung (L) oder ein Plasma umfasst,
wobei
- die Opferschicht (5) neben den Vereinzelungsgassen (55) für den Vereinzelungsstrom undurchdringlich ist, und
- der Vereinzelungsstrom sowohl durch die Vereinzelungsgassen (55) als auch über die Opferschicht (5) geführt wird.
2. Verfahren nach dem vorhergehenden Anspruch,
bei dem der Vereinzelungsstrom mehrere Teilstrahlen (57) aufweist, wobei alle Teilstrahlen (57) direkt
aufeinanderfolgende entlang einer geraden Vereinzelungslinie (51) über die Opferschicht (5) und die Vereinzelungsgassen (55) geführt werden, sodass das Zerteilen im Schritt E) entlang der betreffenden Vereinzelungslinie (57) erst durch das Zusammenspielen aller Teilstrahlen (57) erfolgt.
3. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Opferschicht (5) eine metallische Schicht mit Mo, AI und/oder einem Lot ist.
4. Verfahren nach einem der vorhergehenden Ansprüche, bei dem eine Dicke der Opferschicht (5) zwischen
einschließlich 2 ym und 50 ym liegt.
5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Opferschicht (5) im Schritt C) mit einer durchweg konstanten Dicke aufgebracht wird,
wobei im Schritt D) die Opferschicht (5) im Bereich der
Vereinzelungsgassen (55) zu mindestens 90 % entfernt wird, und
wobei im Schritt E) die Opferschicht (5) neben den
Vereinzelungsgassen (55) stellenweise dünner wird.
6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem zumindest einige der Vereinzelungsgassen (55) in Draufsicht gesehen mehrere Knicke aufweisen,
wobei die fertigen Halbleiterchips (1) in Draufsicht gesehen Vielecke mit mindestens fünf Ecken sind.
7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Aufwachssubstrat (3) und/oder das Trägersubstrat (4) im Schritt E) durch den Vereinzelungsstrom zu mindestens 85 % zerteilt werden.
8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem ein Rand der Vereinzelungsgassen (55) mindestens eine Rundung aufweist, sodass im Schritt E) der Vereinzelungsstrom beim Verlassen der Vereinzelungsgassen (55) mindestens zum Teil zerstreut wird.
9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem sich an einer der Halbleiterschichtenfolge (2) zugewandten Innenseite (41) des Trägersubstrats (4)
elektrische Kontaktstrukturen (6) zur elektrischen
Kontaktierung der fertigen Halbleiterchips (1) befinden, wobei im Schritt E) auch die Kontaktstrukturen (6) von dem Vereinzelungsstrom zerteilt werden.
10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Halbleiterschichtenfolge (2) und das
Aufwachssubstrat (3) vor dem Schritt E) strukturiert werden, wobei es sich bei dem Trägersubstrat (4) um einen permanenten Träger der fertigen Halbleiterchips (1) handelt und im
Schritt E) das Trägersubstrat (4) mittels Laserstrahlung (L) zerteilt wird.
11. Verfahren nach dem vorhergehenden Anspruch,
bei dem in Draufsicht gesehen im Schritt E) ein lateraler Abstand (D) der Halbleiterschichtenfolge (2) von den
Vereinzelungsgassen (5) mindestens 120 % einer mittleren Breite (B) der Vereinzelungsgassen (5) beträgt.
12. Verfahren nach einem der Ansprüche 10 oder 11,
bei dem vor dem Schritt E) zumindest auf Seitenflächen (24) der Halbleiterschichtenfolge (2) wenigstens eine
Schutzschicht (26) aufgebracht wird,
wobei ein Bereich direkt unter den Vereinzelungsgassen (5) frei von der Schutzschicht (26) bleibt.
13. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Aufwachssubstrat (3) und/oder das Trägersubstrat (4) aus einem oder mehreren der folgenden Materialien sind: Silizium, Germanium, Saphir, Glas, Keramik.
14. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Opferschicht (5) nach dem Schritt E) vollständig vom Trägersubstrat (4) und/oder vom Aufwachssubstrat (3) entfernt wird.
15. Optoelektronischer Halbleiterchip (1), der mit einem
Verfahren nach einem der Ansprüche 1 bis 13 hergestellt ist, umfassend
- die Halbleiterschichtenfolge (2) mit der aktiven Zone (22),
- dem Trägersubstrat (4), an dem sich die
Halbleiterschichtenfolge (2) befindet, und
- die Opferschicht (5) auf der der Halbleiterschichtenfolge (2) abgewandten Außenseite (40) des Trägersubstrats (4), wobei
- die Opferschicht (5) und Halbleiterschichtenfolge (2) im Querschnitt gesehen gegenüber Trägerseitenflächen (44) des
Trägersubstrats (4) zurückversetzt sind, und
- die Opferschicht (5) mindestens eine Rille (58) aufweist, die die Opferschicht (5) in Richtung hin zum Trägersubstrat (4) nur zum Teil durchdringt und die in Draufsicht gesehen die Opferschicht (5) vollständig quert.
16. Optoelektronischer Halbleiterchip (1) nach dem
vorhergehenden Anspruch,
der oberflächenmontierbar ist,
wobei die Opferschicht (5) als Lot zur Befestigung des
Halbleiterchips (1) gestaltet ist.
PCT/EP2018/065698 2017-06-23 2018-06-13 Verfahren zur herstellung von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip Ceased WO2018234124A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/622,878 US11289620B2 (en) 2017-06-23 2018-06-13 Method of producing optoelectronic semiconductor chips and optoelectronic semiconductor chip

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017113949.4 2017-06-23
DE102017113949.4A DE102017113949A1 (de) 2017-06-23 2017-06-23 Verfahren zur Herstellung von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip

Publications (1)

Publication Number Publication Date
WO2018234124A1 true WO2018234124A1 (de) 2018-12-27

Family

ID=62712957

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2018/065698 Ceased WO2018234124A1 (de) 2017-06-23 2018-06-13 Verfahren zur herstellung von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip

Country Status (3)

Country Link
US (1) US11289620B2 (de)
DE (1) DE102017113949A1 (de)
WO (1) WO2018234124A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111769079B (zh) * 2020-07-15 2023-06-06 芯盟科技有限公司 半导体结构及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050130390A1 (en) * 2003-12-11 2005-06-16 Peter Andrews Semiconductor substrate assemblies and methods for preparing and dicing the same
US20110260205A1 (en) 2008-11-28 2011-10-27 Osram Opto Semiconductors Gmbh Radiation-emitting semiconductor chip
DE102010026518A1 (de) * 2010-07-08 2012-01-12 Osram Opto Semiconductors Gmbh Leuchtdiodenchip und Verfahren zur Herstellung eines Leuchtdiodenchips
DE102011011862A1 (de) * 2011-02-21 2012-08-23 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Vielzahl optoelektronischer Halbleiterchips
US20130221392A1 (en) 2007-04-26 2013-08-29 Osram Opto Semiconductors Gmbh Optoelectronic Semiconductor Body and Method for Producing the Same
US20150270454A1 (en) * 2010-12-10 2015-09-24 Chung Hoon Lee Method of fabricating semiconductor device using gang bonding and semiconductor device fabricated by the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4729971A (en) * 1987-03-31 1988-03-08 Microwave Semiconductor Corporation Semiconductor wafer dicing techniques
KR101249924B1 (ko) * 2010-11-03 2013-04-03 (주)버티클 반도체 소자 및 그 제조 방법
DE102011054891B4 (de) * 2011-10-28 2017-10-19 Osram Opto Semiconductors Gmbh Verfahren zum Durchtrennen eines Halbleiterbauelementverbunds
US9368404B2 (en) * 2012-09-28 2016-06-14 Plasma-Therm Llc Method for dicing a substrate with back metal
US9196536B1 (en) * 2014-09-25 2015-11-24 Applied Materials, Inc. Hybrid wafer dicing approach using a phase modulated laser beam profile laser scribing process and plasma etch process
EP3171400A1 (de) * 2015-11-20 2017-05-24 Nexperia B.V. Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050130390A1 (en) * 2003-12-11 2005-06-16 Peter Andrews Semiconductor substrate assemblies and methods for preparing and dicing the same
US20130221392A1 (en) 2007-04-26 2013-08-29 Osram Opto Semiconductors Gmbh Optoelectronic Semiconductor Body and Method for Producing the Same
US20110260205A1 (en) 2008-11-28 2011-10-27 Osram Opto Semiconductors Gmbh Radiation-emitting semiconductor chip
DE102010026518A1 (de) * 2010-07-08 2012-01-12 Osram Opto Semiconductors Gmbh Leuchtdiodenchip und Verfahren zur Herstellung eines Leuchtdiodenchips
US20150270454A1 (en) * 2010-12-10 2015-09-24 Chung Hoon Lee Method of fabricating semiconductor device using gang bonding and semiconductor device fabricated by the same
DE102011011862A1 (de) * 2011-02-21 2012-08-23 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Vielzahl optoelektronischer Halbleiterchips

Also Published As

Publication number Publication date
US11289620B2 (en) 2022-03-29
US20200212254A1 (en) 2020-07-02
DE102017113949A1 (de) 2018-12-27

Similar Documents

Publication Publication Date Title
DE102014223196B4 (de) Verfahren zur Herstellung von Gallium und Stickstoff tragenden Laser-Bauelementen mit verbesserter Verwendung von Substratmaterial
DE102012106364B4 (de) Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
EP1920508B1 (de) Verfahren zum lateralen zertrennen eines halbleiterstapelwafers
DE112010002423T5 (de) Front end-anreissen von leuchtdioden (led; light emitting diode)-wafern und resultierende geräte
DE112013006065B4 (de) Verfahren zur Herstellung von Halbleiter-Laserelementen und Halbleiter-Laserelement
WO2007124737A1 (de) Strahlungsemittierender halbleiterkörper mit trägersubstrat und verfahren zur herstellung eines solchen
DE102011054891A1 (de) Verfahren zum Durchtrennen eines Halbleiterbauelementverbunds
DE102013104270A1 (de) Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
WO2013045181A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
DE102012109594A1 (de) Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils und optoelektronisches Halbleiterbauteil
WO2018192882A1 (de) Laserbarren und halbleiterlaser sowie verfahren zur herstellung von laserbarren und halbleiterlasern
WO2016016098A1 (de) Verfahren zur herstellung von optoelektronischen halbleiterchips
WO2016116316A1 (de) Verfahren zur herstellung einer mehrzahl von halbleiterchips und halbleiterchip
EP2697835B1 (de) Verfahren zur herstellung eines halbleiterkörpers
DE102019106546A1 (de) Verfahren zur herstellung von optoelektronischen halbleiterbauteilen und optoelektronisches halbleiterbauteil
DE102015116983B4 (de) Verfahren zur Herstellung eines optoelektronischen Halbleiterbauteils und optoelektronisches Halbleiterbauteil
DE102016101442B4 (de) Konversionselement und strahlungsemittierendes Halbleiterbauelement mit einem solchen Konversionselement
DE102017113949A1 (de) Verfahren zur Herstellung von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
EP1592070A2 (de) Strahlungsemittierendes und/oder -empfangendes Halbleiterbauelement und Verfahren zur strukturierten Aufbringung eines Kontakts auf einem Halbleiterkörper
WO2014095353A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterchips und optoelektronischer halbleiterchip
WO2014026951A1 (de) Verfahren zur herstellung eines halbleiter-laserelements und halbleiter-laserelement
DE102013107971A1 (de) Optoelektronischer Halbleiterchip, Halbleiterbauelement und Verfahren zur Herstellung von optoelektronischen Halbleiterchips
DE102013108583A1 (de) Verfahren zum Vereinzeln eines Verbundes in Halbleiterchips und Halbleiterchip
DE10243757A1 (de) Verfahren zur Herstellung von Halbleiterchips
DE102004016697B4 (de) Verfahren zum Herstellen von Halbleiterchips umfassend ein Verbindungsverfahren, das Löten mit einem Lot umfasst, und Halbleiterchip

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18733533

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18733533

Country of ref document: EP

Kind code of ref document: A1