WO2018230338A1 - クロックイネーブラ回路 - Google Patents

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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Definitions

  • the present technology relates to a clock enabler circuit, and more particularly to a clock enabler circuit capable of preventing generation of whiskers in an output clock.
  • a clock enabler circuit for aligning operation timing (clock input timing) and timing with a logic signal in a circuit that requires a clock is known.
  • the clock enabler circuit operates so as not to output a clock to the subsequent stage until the operation of the clock generation circuit of the previous stage is stabilized.
  • Patent Document 1 discloses a clock enabler circuit that outputs an output clock after several cycles of an input clock from the clock generation circuit after the enable signal becomes high level.
  • the output clock has a pulse shape called a beard (also referred to as a hazard) due to a delay caused by a flip-flop in the circuit. Noise may occur.
  • a beard also referred to as a hazard
  • the present technology has been made in view of such a situation, and is intended to prevent generation of a beard in an output clock.
  • the clock enabler circuit of the present technology includes a gate signal generation unit that generates a gate signal that enables the input clock based on the input clock and the enable signal, and enables the input clock according to the level of the gate signal.
  • the gate signal generation unit delays the timing of the level change of the enable signal until the timing at which the input clock is not valid in the clock signal output unit. To generate the gate signal.
  • the gate signal is generated by delaying the level change timing of the enable signal until the timing at which the input clock is not valid in the clock signal output unit.
  • FIG. 3 is a block diagram illustrating a configuration example of a clock enabler circuit according to the first embodiment;
  • FIG. FIG. 6 is a diagram illustrating a circuit configuration example of a clock enabler circuit in FIG. 5.
  • 7 is a timing chart showing an operation of the clock enabler circuit of FIG. 6. It is a timing chart when not providing an input clock delay part. It is a figure which shows the circuit structural example of the clock enabler circuit corresponding to a differential input.
  • FIG. 11 is a diagram illustrating a circuit configuration example of a clock enabler circuit of FIG. 10.
  • 12 is a timing chart illustrating an operation of the clock enabler circuit of FIG. 11. It is a timing chart in case EN3 signal is always H.
  • FIG. 11 is a diagram illustrating another circuit configuration example of the clock enabler circuit of FIG. 10.
  • FIG. 11 is a diagram showing still another circuit configuration example of the clock enabler circuit of FIG. 10. It is a figure which shows the circuit structural example of the clock enabler circuit corresponding to a differential input.
  • FIG. 1 is a block diagram showing a configuration example of a conventional clock enabler circuit.
  • the clock enabler circuit 10 in FIG. 1 includes a gate signal generation unit 11 and a clock signal output unit 12.
  • the gate signal generation unit 11 includes a flip-flop inside, generates a gate signal that enables the input clock based on an input clock from a clock generation circuit (not shown) and an enable signal (EN signal), This is supplied to the signal output unit 12.
  • the clock signal output unit 12 outputs the output clock by enabling the input clock according to the level of the gate signal.
  • the gate signal generation unit 11 uses the EN signal that has changed from the L (Low) level to the H (High) level as a gate signal. Output. There is a delay due to the flip-flop between the falling edge of the input clock and the output of the H level EN signal as the gate signal.
  • the clock signal output unit 12 In this state, that is, when the input signal rises at time t2 in a state where the gate signal is at the H level, the clock signal output unit 12 outputs the output clock by enabling the input clock.
  • the gate signal may be at the H level at time t3 while the input clock is at the H level.
  • whisker also called a hazard
  • the clock signal output unit of the clock enabler circuit to which the present technology is applied enables the timing of the level change from the L level to the H level of the EN signal from the time t11 to make the input clock effective.
  • the gate signal is generated by delaying the timing when it does not occur, for example, between time t12 and time t13 when the input clock becomes L level.
  • FIG. 5 is a block diagram illustrating a configuration example of the clock enabler circuit according to the first embodiment of the present technology.
  • the clock enabler circuit 30 in FIG. 5 includes a gate signal generation unit 31, a clock signal output unit 32, and an input clock delay unit 33.
  • the gate signal generation unit 31 generates a gate signal for enabling the input clock based on an input clock from a clock generation circuit (not shown) and the EN signal, and supplies the gate signal to the clock signal output unit 32.
  • the gate signal generation unit 31 includes a delay circuit that delays the EN signal and a latch circuit that outputs the gate signal by latching the EN signal delayed by the delay circuit.
  • the clock signal output unit 32 outputs the output clock by enabling the input clock from the input clock delay unit 33 according to the level of the gate signal from the gate signal generation unit 31.
  • the input clock delay unit 33 delays an input clock from a clock generation circuit (not shown) and supplies it to the clock signal output unit 32.
  • FIG. 6 is a diagram showing a circuit configuration example of the clock enabler circuit 30 of FIG.
  • a NAND gate 34 is connected to the input terminal of the input clock of the gate signal generation unit 31, and the input clock and the second enable signal (EN2 signal) are input to the NAND gate 34.
  • the NAND gate 34 supplies an inverted input clock obtained by inverting the input clock to the gate signal generation unit 31 when the EN2 signal becomes H level.
  • the gate signal generation unit 31 in FIG. 6 includes four-stage flip-flops 41 to 44 and a latch circuit 45.
  • the flip-flops 41 to 44 constitute a shift register by being connected in series. More specifically, the flip-flops 41 to 44 constitute a delay circuit that delays the EN signal by four pulses of the inverting input clock input thereto.
  • the latch circuit 45 outputs a gate signal by latching the EN signal delayed by the flip-flops 41 to 44 (delay circuit).
  • the gate signal generation unit 31 of FIG. 6 four stages of flip-flops are provided, but the number of stages is not limited to four. Further, instead of the latch circuit 45, a flip-flop may be provided.
  • the 6 includes p-type transistors 51 and 52, n-type transistors 53 and 54, and an inverter 55.
  • the p-type transistors 51 and 52 and the n-type transistors 53 and 54 constitute a switched inverter.
  • One of the source and the drain of the p-type transistor 51 is connected to the power supply potential, and the other of the source and the drain is connected to one of the source and the drain of the p-type transistor 52.
  • the other of the source and the drain of the p-type transistor 52 is connected to the output terminal.
  • One of the source and drain of the n-type transistor 54 is connected to GND, and the other of the source and drain is connected to one of the source and drain of the n-type transistor 53.
  • the other of the source and the drain of the n-type transistor 53 is connected to the output terminal.
  • the gate of the p-type transistor 51 is connected to the output terminal of the gate signal generation unit 31 via the inverter 55, and the gate of the n-type transistor 54 is directly connected to the output terminal of the gate signal generation unit 31. .
  • the gates of the p-type transistor 52 and the n-type transistor 53 are connected to the output terminal of the input clock delay unit 33.
  • the clock signal output unit 32 outputs nothing regardless of the input clock from the input clock delay unit 33 when the gate signal is at the L level (the output clock remains at the H level). .
  • the clock signal output unit 32 outputs a signal obtained by inverting the input clock from the input clock delay unit 33 as an output clock when the gate signal is at the H level.
  • the input clock delay unit 33 in FIG. 6 includes two inverters 61 and 62 connected in series. With such a configuration, the input clock delay unit 33 outputs a delayed input clock obtained by delaying the input clock without changing the polarity of the input clock.
  • the number of inverters constituting the input clock delay unit 33 is not limited to two and may be an even number.
  • the NAND gate 34 When the input clock rises at time t31 while the EN2 signal is at the H level, the NAND gate 34 outputs the inverted input clock delayed by time d11 from time t31.
  • the input clock delay unit 33 When the input clock rises at time t31, the input clock delay unit 33 outputs a delayed input clock delayed by time d12 from time t31.
  • the flip-flops 41 to 44 delay the EN signal by 4 pulses of the inverted input clock.
  • the latch circuit 45 latches the EN signal that has become H level at time t33 delayed by time d13 from time t32, and outputs it as a gate signal.
  • the clock signal output unit 32 Since the gate signal is in the L level state until time t33, the clock signal output unit 32 outputs nothing regardless of the delayed input clock from the input clock delay unit 33 (the output clock is L level). . At time t33, the gate signal becomes H level, but since the delayed input clock from the input clock delay unit 33 is at H level, the output clock remains at L level.
  • the clock signal output unit 32 starts to output a signal obtained by inverting the delayed input clock as an output clock.
  • the gate signal is not activated at the timing when the delayed input clock is not valid. Changes to the H level, it is possible to reliably prevent the occurrence of whiskers in the output clock.
  • the input clock is input to the clock enabler circuit 30 as a single end signal, but may be input as a differential signal.
  • FIG. 9 is a diagram illustrating a circuit configuration example of the clock enabler circuit 30 in which the input clock is input as a differential signal.
  • the differential input clocks INP and INN are input to the clock signal output unit 32 via the input clock delay unit 33.
  • inverters 61-1 and 62-1 corresponding to the signal INP and inverters 61-2 and 62-2 corresponding to the signal INN.
  • Cross-coupled inverters 63 and 64 are connected to the output sides of the inverters 61-1 and 61-2. As a result, the timings of changes in the signals output from the inverters 61-1 and 61-2 are matched.
  • the clock signal output unit 32 of FIG. 9 corresponds to the p-type transistors 51-1 and 52-1 corresponding to the signal INP, the n-type transistors 53-1 and 54-1 and the inverter 55-1 and the signal INN.
  • P-type transistors 51-2 and 52-2, n-type transistors 53-2 and 54-2, and an inverter 55-2 are provided.
  • the p-type transistors 51-1 and 52-1 and the n-type transistors 53-1 and 54-1 are switched to the p-type transistors 51-2 and 52-2 and the n-type transistors 53-2 and 54-2, respectively. Configure the inverter.
  • the input clock delay unit 33 is provided in order to adjust the timing when the gate signal becomes H level and the timing when the input clock is enabled.
  • the inverter 55 (55-1, 55-2) is provided by configuring a switched inverter in the clock signal output unit 32, but this reduces the timing margin.
  • FIG. 10 is a block diagram illustrating a configuration example of the clock enabler circuit according to the second embodiment of the present technology.
  • 10 includes a gate signal generation unit 131 and a clock signal output unit 132.
  • the gate signal generation unit 131 generates a gate signal for enabling the input clock based on an input clock from a clock generation circuit (not shown) and the EN signal, and supplies the gate signal to the clock signal output unit 132.
  • the gate signal generation unit 131 includes a delay circuit that differentiates and delays the EN signal, and a latch circuit that outputs the gate signal by latching the EN signal that has been differentiated and delayed by the delay circuit.
  • the clock signal output unit 132 outputs the output clock by enabling the input clock according to the level of the gate signal from the gate signal generation unit 131.
  • FIG. 11 is a diagram illustrating a circuit configuration example of the clock enabler circuit 130.
  • NAND gates 133-1 and 133-2 are connected to the input terminals of the input clock of the gate signal generation unit 131, and the input clocks are respectively connected to the NAND gates 133-1 and 133-2.
  • a second enable signal EN2 signal. That is, the NAND gates 133-1 and 133-2 supply an inverted input clock obtained by inverting the input clock to the gate signal generation unit 131 when the EN2 signal becomes H level.
  • the EN signal is directly input to the gate signal generation unit 131, and an inverted signal obtained by inverting the EN signal is input via the inverter 134.
  • the gate signal generation unit 131 in FIG. 11 includes a delay circuit 140 and a latch circuit 150.
  • the gate signal generation unit 131 in FIG. 11 includes a delay circuit 140 and a latch circuit 150.
  • the delay circuit 140 includes a first shift register including four-stage flip-flops 141-1 to 144-1 and a second shift register including four-stage flip-flops 141-2 to 144-2. .
  • the flip-flops 141-1 to 144-1 constitute a delay circuit that delays the EN signal by four pulses of the inverted input clock input to the NAND gate 133-1.
  • the flip-flops 141-2 to 144-2 constitute a delay circuit that delays the inverted signal of the EN signal by four pulses of the inverted input clock input from the NAND gate 133-2.
  • the inverted output of the second-stage flip-flop 142-1 in the first shift register is the input to the third-stage flip-flop 143-2 in the second shift register.
  • the flip-flops 141-2 and 142-2 do not need to be electrically provided, but are provided in order to maintain symmetry between the first shift register and the second shift register.
  • the inverted output of the second-stage flip-flop 142-1 of the first shift register is input to the third-stage flip-flop 143-2 of the second shift register.
  • the inverted output of the nth flip-flop other than the second stage in the first shift register may be input to the (n + 1) th flip-flop of the second shift register.
  • the timing at which the gate signal changes to the H level can be adjusted.
  • the clock enabler circuit 130 may malfunction due to mismatch of the differentiated EN signals. Therefore, the inverted output of the nth flip-flop in the first shift register is input to the (n + 1) th flip-flop of the second shift register, so that the differential EN signal The influence of mismatch can be reduced.
  • the latch circuit 150 includes transfer gates 151-1 and 151-2, a NOR gate 152, and a NAND gate 153.
  • the transfer gate 151-1 becomes conductive in response to the inverted input clock from the NAND gate 133-1, so that the EN signal delayed by the first shift register (flip-flops 141-1 to 144-1) The signal is output to the clock signal output unit 132 as a gate signal.
  • the transfer gate 151-2 becomes conductive in response to the inverted input clock from the NAND gate 133-2, so that the EN signal delayed by the second shift registers (flip-flops 141-2 to 144-2) is transferred. Outputs an inverted signal.
  • the NOR gate 152 and the NAND gate 153 are configured as a latch unit that latches signals output from the transfer gates 151-1 and 151-2.
  • the NOR gate 152 receives the output of the transfer gate 151-1 and the third enable signal (EN3 signal) for enabling the entire clock enabler circuit 130, and outputs them to the output side of the transfer gate 151-2.
  • the NAND gate 153 receives the output of the transfer gate 151-2 and the EN3B signal, which is an inverted signal of the EN3 signal, and outputs them to the output side of the transfer gate 151-1.
  • the NOR gate 152 determines the output of the transfer gate 151-2 at the H level.
  • the output of the transfer gate 151-1 is fixed at the L level by the NAND gate 153.
  • the NOR gate 152 determines the output of the transfer gate 151-2 at the L level. At this time, since the EN3B signal is in the H level, the output (gate signal) of the transfer gate 151-1 is fixed to the H level by the NAND gate 153.
  • the output of the transfer gate 151-2 is fixed at the L level by the NOR gate 152 regardless of the output (gate signal) of the transfer gate 151-1.
  • the output (gate signal) of the transfer gate 151-1 is fixed to the H level by the NAND gate 153.
  • the logic is not determined only by the transfer gates 151-1 and 151-2, the logic is determined by the NOR gate 152 and the NAND gate 153 constituting the latch unit.
  • the clock signal output unit 132 in FIG. 11 includes a NAND gate 161.
  • the input clock and the output (gate signal) of the transfer gate 151-1 are input to output an output clock.
  • the NAND gate 161 sets the output clock to H level regardless of the level of the input clock.
  • the NAND gate 161 outputs a signal obtained by inverting the input clock as the output clock according to the change in the level of the input clock.
  • the NAND gates 133-1 and 133-2 output the inverted input clock delayed by time d21 from time t51.
  • the flip-flops 141-1 to 144-1 delay the EN signal by 4 inverted input clock pulses.
  • the transfer gate 151-1 becomes conductive, and outputs an EN signal that has become H level with a delay of time d22 from time t52.
  • the latch circuit 150 latches the EN signal and outputs it as a gate signal.
  • the clock signal output unit 132 sets the output clock to the H level regardless of the input clock. Also, when the gate signal becomes H level after the time d22 has elapsed from time t52, the output clock remains H level because the input clock is L level.
  • the clock signal output unit 132 starts outputting a signal obtained by inverting the input clock as the output clock.
  • the gate signal is generated at a timing at which the input clock is not valid. Since it changes to the H level, it is possible to reliably prevent the occurrence of whiskers in the output clock.
  • the clock enabler circuit 130 it seems as if the current consumption increases by making the EN signal differential. However, after the output of the output clock is started, the EN2 signal is set to the L level, so that the operation of the gate signal generation unit 131 (particularly the delay circuit 140) can be stopped while the gate signal level is maintained. Therefore, the current consumption does not increase as a whole.
  • the EN3 signal is always at the L level.
  • the EN3 signal does not depend on the EN signal or the EN2 signal. Since the output of the transfer gate 151-1 is fixed at the H level, a signal obtained by inverting the input clock is always output as the output clock.
  • FIG. 14 is a diagram illustrating another circuit configuration example of the clock enabler circuit 130.
  • the clock enabler circuit 130 of FIG. 14 is different from the NAND gate 161 in the clock signal output unit 132 in that p-type transistors 171, 172 and n-type transistors 173, 174 are provided. Different from 130.
  • the p-type transistors 171 and 172 and the n-type transistors 173 and 174 constitute a switched inverter.
  • the clock signal output unit 132 outputs nothing regardless of the input clock when the gate signal is at the L level, and a signal obtained by inverting the input clock when the gate signal is at the H level. Is output as an output clock.
  • FIG. 15 is a diagram showing still another circuit configuration example of the clock enabler circuit 130.
  • inverters 181 and 182 are provided in the latch circuit 150 in place of the NOR gate 152 and the NAND gate 153.
  • the clock enabler circuit 130 of FIG. Inverters 181 and 182 are also configured as latch units that latch the signals output from transfer gates 151-1 and 151-2, respectively.
  • the logic is not determined only by the transfer gates 151-1 and 151-2, the logic is determined by the inverters 181 and 182 constituting the latch unit.
  • the input clock is input to the clock enabler circuit 130 as a single-ended signal, but may be input as a differential signal.
  • FIG. 16 is a diagram illustrating a circuit configuration example of a clock enabler circuit in which an input clock is input as a differential signal.
  • differential input clocks INP and INN are input to the clock signal output unit 132.
  • 16 includes p-type transistors 171-1 and 172-1 and n-type transistors 173-1 and 174-1 corresponding to the signal INP, and a p-type transistor 171-2 corresponding to the signal INN. , 172-2, and n-type transistors 173-2 and 174-2.
  • p-type transistors 171-1 and 172-1, n-type transistors 173-1 and 174-1, p-type transistors 171-2 and 172-2 corresponding to the signal INN, n-type transistors 173-2 and 174-2 Respectively constitute a switched inverter.
  • the latch circuit 150 may be provided with a NOR gate 152 and a NAND gate 153 instead of the inverters 181 and 182.
  • the clock signal output unit 132 includes p-type transistors 171-1 and 172-1, n-type transistors 173-1 and 174-1, p-type transistors 171-2 and 172-2, and n-type transistor 173-2. , 174-2, NAND gates corresponding to the signals INP and INN may be provided.
  • the load of the clock signal output unit 132 serving as the output stage (the load of the clock path) is large, an inverter is connected before and after the transfer gates 151-1 and 151-2.
  • the size of the transistor constituting the clock signal output unit 132 can be increased.
  • Embodiments of the present technology are not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present technology.
  • a gate signal generation unit that generates a gate signal that enables the input clock based on an input clock and an enable signal;
  • a clock signal output unit that outputs an output clock by enabling the input clock according to the level of the gate signal; and
  • the gate signal generation unit generates the gate signal by delaying the level change timing of the enable signal to a timing at which the input clock is not valid in the clock signal output unit.
  • the gate signal generator is A delay circuit that differentially delays the enable signal;
  • the latch circuit is A first transfer gate and a second transfer gate for outputting the differentiated enable signal by being turned on in accordance with an inverted input clock obtained by inverting the input clock; Latching each of the enable signals output from the first and second transfer gates, and The clock enabler circuit according to (2), wherein the enable signal from the latched first transfer gate is output as the gate signal.
  • the latch unit receives an output of the first transfer gate as an input and outputs it to an output side of the second transfer gate, and an input of the output of the second transfer gate as an input.
  • the clock enabler circuit according to (3) including a NAND gate that outputs to the output side.
  • the latch unit receives the output of the first transfer gate as an input and outputs the first inverter to the output side of the second transfer gate, and the output of the second transfer gate as an input.
  • the clock enabler circuit according to (3) including a second inverter that outputs to the output side of the transfer gate.
  • the delay circuit is composed of first and second shift registers each consisting of n stages of flip-flops, The inverted output of the nth flip-flop in the first shift register becomes the input of the (n + 1) th flip-flop in the second shift register. (3) to (5) Clock enabler circuit.
  • the gate signal generator is A delay circuit for delaying the enable signal; A latch circuit that outputs the gate signal by latching the enable signal delayed by the delay circuit;
  • the clock enabler circuit according to (1) further comprising an input clock delay unit that delays the input clock input to the clock signal output unit.
  • the clock enabler circuit according to (7) wherein the input clock delay unit is configured by connecting an even number of inverters in series.
  • the clock signal output unit An inverter that inverts and outputs the gate signal;
  • the delay circuit includes a shift register including a plurality of stages of flip-flops.

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Abstract

本技術は、出力クロックにおけるヒゲの発生を防止することができるようにするクロックイネーブラ回路に関する。 ゲート信号生成部は、入力クロックとイネーブル信号とに基づいて、入力クロックを有効にするゲート信号を生成し、クロック信号出力部は、ゲート信号のレベルに応じて入力クロックを有効にすることで、出力クロックを出力する。ゲート信号生成部は、イネーブル信号のレベル変化のタイミングを、クロック信号出力部において入力クロックが有効にならないタイミングまで遅延させることで、ゲート信号を生成する。本技術は、クロックイネーブラ回路に適用することができる。

Description

クロックイネーブラ回路
　本技術は、クロックイネーブラ回路に関し、特に、出力クロックにおけるヒゲの発生を防止することができるようにするクロックイネーブラ回路に関する。
　従来、クロックが必要な回路において、動作タイミング（クロックの入力タイミング）や、ロジック信号とのタイミングを揃えるためのクロックイネーブラ回路が知られている。クロックイネーブラ回路は、その前段のクロック生成回路の動作が安定するまで、後段にクロックを出力しないように動作する。
　例えば、特許文献１には、イネーブル信号がハイレベルになってから、クロック生成回路からの入力クロックの数サイクル後に、出力クロックを出力するクロックイネーブラ回路が開示されている。
特開２０１２－３９４４８号公報
　しかしながら、特許文献１に開示されるようなクロックイネーブラ回路に対して高速な動作が要求された場合、回路内のフリップフロップによる遅延のため、出力クロックに、ヒゲ（ハザードともいう）と呼ばれるパルス状のノイズが発生するおそれがある。
　本技術は、このような状況に鑑みてなされたものであり、出力クロックにおけるヒゲの発生を防止することができるようにするものである。
　本技術のクロックイネーブラ回路は、入力クロックとイネーブル信号とに基づいて、前記入力クロックを有効にするゲート信号を生成するゲート信号生成部と、前記ゲート信号のレベルに応じて前記入力クロックを有効にすることで、出力クロックを出力するクロック信号出力部とを備え、前記ゲート信号生成部は、前記イネーブル信号のレベル変化のタイミングを、前記クロック信号出力部において前記入力クロックが有効にならないタイミングまで遅延させることで、前記ゲート信号を生成する。
　本技術においては、イネーブル信号のレベル変化のタイミングが、クロック信号出力部において入力クロックが有効にならないタイミングまで遅延されることで、ゲート信号が生成される。
　本技術によれば、出力クロックにおけるヒゲの発生を防止することが可能となる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
従来のクロックイネーブラ回路の構成例を示す図である。 従来のクロックイネーブラ回路の動作を示すタイミングチャートである。 従来のクロックイネーブラ回路の動作を示すタイミングチャートである。 本技術を適用したクロックイネーブラ回路の動作例を示す図である。 第１の実施の形態のクロックイネーブラ回路の構成例を示すブロック図である。 図５のクロックイネーブラ回路の回路構成例を示す図である。 図６のクロックイネーブラ回路の動作を示すタイミングチャートである。 入力クロック遅延部を設けない場合のタイミングチャートである。 差動入力に対応したクロックイネーブラ回路の回路構成例を示す図である。 第２の実施の形態のクロックイネーブラ回路の構成例を示すブロック図である。 図１０のクロックイネーブラ回路の回路構成例を示す図である。 図１１のクロックイネーブラ回路の動作を示すタイミングチャートである。 ＥＮ３信号が常時Ｈの場合のタイミングチャートである。 図１０のクロックイネーブラ回路の他の回路構成例を示す図である。 図１０のクロックイネーブラ回路のさらに他の回路構成例を示す図である。 差動入力に対応したクロックイネーブラ回路の回路構成例を示す図である。
　以下、本開示を実施するための形態（以下、実施の形態とする）について説明する。なお、説明は以下の順序で行う。
　１．従来技術の課題と本技術の概要
　２．第１の実施の形態
　３．第２の実施の形態
＜１．従来技術の課題と本技術の概要＞
　図１は、従来のクロックイネーブラ回路の構成例を示すブロック図である。
　図１のクロックイネーブラ回路１０は、ゲート信号生成部１１およびクロック信号出力部１２から構成される。
　ゲート信号生成部１１は、内部にフリップフロップを備え、図示せぬクロック生成回路からの入力クロックと、イネーブル信号（ＥＮ信号）とに基づいて、入力クロックを有効にするゲート信号を生成し、クロック信号出力部１２に供給する。
　クロック信号出力部１２は、ゲート信号のレベルに応じて入力クロックを有効にすることで、出力クロックを出力する。
　具体的には、図２に示されるように、ゲート信号生成部１１は、時刻ｔ１において入力クロックが立ち下がると、Ｌ（Low）レベルからＨ（High）レベルになったＥＮ信号をゲート信号として出力する。入力クロックの立ち下がりからＨレベルのＥＮ信号がゲート信号として出力されるまでには、フリップフロップによる遅延が生じる。
　この状態、すなわち、ゲート信号がＨレベルの状態で、時刻ｔ２において入力クロックが立ち上がると、クロック信号出力部１２は、入力クロックを有効にすることで出力クロックを出力する。
　しかしながら、クロックイネーブラ回路１０に対して高速な動作が要求された場合、図３に示されるように、入力クロックに対して、フリップフロップによる遅延が大きくなる。この場合、図３に示されるように、入力クロックがＨレベルになっている間の時刻ｔ３に、ゲート信号がＨレベルになることがある。
　このとき、クロック信号出力部１２が、入力クロックを有効にすることで、出力クロックに、ヒゲ（ハザードともいう）と呼ばれるパルス状のノイズＨｄが発生してしまう。特に、入力クロックとＥＮ信号とが非同期の場合、そのフリップフロップが１段であっても、ヒゲが発生するおそれがある。
　そこで、本技術を適用したクロックイネーブラ回路のクロック信号出力部は、図４に示されるように、ＥＮ信号のＬレベルからＨレベルへのレベル変化のタイミングを、時刻ｔ１１から、入力クロックが有効にならないタイミング、例えば、入力クロックがＬレベルとなる時刻ｔ１２乃至ｔ１３の間まで遅延させることで、ゲート信号を生成するようにする。
＜２．第１の実施の形態＞
（クロックイネーブラ回路の構成例）
　図５は、本技術の第１の実施の形態のクロックイネーブラ回路の構成例を示すブロック図である。
　図５のクロックイネーブラ回路３０は、ゲート信号生成部３１、クロック信号出力部３２、および入力クロック遅延部３３から構成される。
　ゲート信号生成部３１は、図示せぬクロック生成回路からの入力クロックと、ＥＮ信号とに基づいて、入力クロックを有効にするゲート信号を生成し、クロック信号出力部３２に供給する。ゲート信号生成部３１は、ＥＮ信号を遅延させる遅延回路と、遅延回路により遅延されたＥＮ信号をラッチすることでゲート信号を出力するラッチ回路を有する。
　クロック信号出力部３２は、ゲート信号生成部３１からのゲート信号のレベルに応じて、入力クロック遅延部３３からの入力クロックを有効にすることで、出力クロックを出力する。
　入力クロック遅延部３３は、図示せぬクロック生成回路からの入力クロックを遅延させて、クロック信号出力部３２に供給する。
　図６は、図５のクロックイネーブラ回路３０の回路構成例を示す図である。
　図６の例においては、ゲート信号生成部３１の入力クロックの入力端に、ＮＡＮＤゲート３４が接続されており、ＮＡＮＤゲート３４には、入力クロックと第２のイネーブル信号（ＥＮ２信号）が入力される。すなわち、ＮＡＮＤゲート３４は、ＥＮ２信号がＨレベルになることで、入力クロックを反転した反転入力クロックを、ゲート信号生成部３１に供給する。
　図６のゲート信号生成部３１は、４段のフリップフロップ４１乃至４４、およびラッチ回路４５から構成される。
　フリップフロップ４１乃至４４は、直列に接続されることでシフトレジスタを構成する。より具体的には、フリップフロップ４１乃至４４は、それぞれに入力される反転入力クロックの４パルス分、ＥＮ信号を遅延させる遅延回路を構成する。
　ラッチ回路４５は、フリップフロップ４１乃至４４（遅延回路）により遅延されたＥＮ信号をラッチすることでゲート信号を出力する。
　なお、図６のゲート信号生成部３１においては、４段のフリップフロップが設けられるものとしたが、その段数は４段に限られない。また、ラッチ回路４５に代えて、フリップフロップを設けるようにしてもよい。
　図６のクロック信号出力部３２は、ｐ型トランジスタ５１，５２、ｎ型トランジスタ５３，５４、およびインバータ５５から構成される。ｐ型トランジスタ５１，５２、ｎ型トランジスタ５３，５４は、スイッチドインバータを構成する。
　ｐ型トランジスタ５１のソースまたはドレインの一方は、電源電位に接続され、ソースまたはドレインの他方は、ｐ型トランジスタ５２のソースまたはドレインの一方に接続される。ｐ型トランジスタ５２のソースまたはドレインの他方は、出力端子に接続される。
　ｎ型トランジスタ５４のソースまたはドレインの一方は、ＧＮＤに接続され、ソースまたはドレインの他方は、ｎ型トランジスタ５３のソースまたはドレインの一方に接続される。ｎ型トランジスタ５３のソースまたはドレインの他方は、出力端子に接続される。
　また、ｐ型トランジスタ５１のゲートは、インバータ５５を介して、ゲート信号生成部３１の出力端に接続され、ｎ型トランジスタ５４のゲートは、直接、ゲート信号生成部３１の出力端に接続される。そして、ｐ型トランジスタ５２およびｎ型トランジスタ５３のゲートは、入力クロック遅延部３３の出力端に接続される。
　このような構成により、クロック信号出力部３２は、ゲート信号がＬレベルの状態では、入力クロック遅延部３３からの入力クロックによらず、何も出力しない（出力クロックをＨレベルのままとする）。また、クロック信号出力部３２は、ゲート信号がＨレベルの状態では、入力クロック遅延部３３からの入力クロックを反転した信号を出力クロックとして出力する。
　図６の入力クロック遅延部３３は、直列に接続された２個のインバータ６１，６２から構成される。このような構成により、入力クロック遅延部３３は、入力クロックの極性を変えることなく、入力クロックを遅延させた遅延入力クロックを出力する。なお、入力クロック遅延部３３を構成するインバータの数は、２個に限らず、偶数個であればよい。
（クロックイネーブラ回路の動作）
　次に、図７のタイミングチャートを参照して、図６のクロックイネーブラ回路３０の動作について説明する。
　ＥＮ２信号がＨレベルになった状態で、時刻ｔ３１において入力クロックが立ち上がると、ＮＡＮＤゲート３４は、時刻ｔ３１から時間ｄ１１だけ遅延した反転入力クロックを出力する。
　また、時刻ｔ３１において入力クロックが立ち上がると、入力クロック遅延部３３は、時刻ｔ３１から時間ｄ１２だけ遅延した遅延入力クロックを出力する。
　一方で、ＥＮ信号がＨレベルになると、フリップフロップ４１乃至４４は、ＥＮ信号を、反転入力クロック４パルス分遅延させる。そして、時刻ｔ３２において、反転入力クロックが立ち下がると、ラッチ回路４５は、時刻ｔ３２から時間ｄ１３だけ遅延させた時刻ｔ３３において、ＨレベルになったＥＮ信号をラッチし、ゲート信号として出力する。
　なお、時刻ｔ３３までは、ゲート信号がＬレベルの状態であるので、クロック信号出力部３２は、入力クロック遅延部３３からの遅延入力クロックによらず、何も出力しない（出力クロックはＬレベル）。また、時刻ｔ３３において、ゲート信号がＨレベルになるが、入力クロック遅延部３３からの遅延入力クロックがＨレベルであるので、出力クロックはＬレベルのままとなる。
　そして、時刻ｔ３４において、遅延入力クロックが立ち下がると、クロック信号出力部３２は、遅延入力クロックを反転した信号を、出力クロックとして出力し始める。
　なお、入力クロック遅延部３３を設けないで、入力クロックが直接、クロック信号出力部３２に供給されるようにした場合、図８に示されるように、時刻ｔ３３において、ゲート信号がＨレベルになると、入力クロックがＬレベルであるので、出力クロックはＨレベルとなり、ヒゲ（ノイズＨｄ）が発生してしまう。
　以上の動作によれば、クロックイネーブラ回路３０に対して高速な動作が要求された場合や、入力クロックとイネーブル信号とが非同期の場合であっても、遅延入力クロックが有効にならないタイミングでゲート信号がＨレベルに変化するので、確実に、出力クロックにおけるヒゲの発生を防止することが可能となる。
（他の回路構成例）
　以上においては、入力クロックが、シングルエンド信号としてクロックイネーブラ回路３０に入力されるようにしたが、差動信号として入力されるようにしてもよい。
　図９は、入力クロックが差動信号として入力されるようにしたクロックイネーブラ回路３０の回路構成例を示す図である。
　図９の例においては、差動入力クロックＩＮＰ，ＩＮＮが、入力クロック遅延部３３を介して、クロック信号出力部３２に入力される。
　図９の入力クロック遅延部３３には、信号ＩＮＰに対応するインバータ６１－１，６２－１と、信号ＩＮＮに対応するインバータ６１－２，６２－２とが設けられる。また、インバータ６１－１，６１－２の出力側には、クロスカップルインバータ６３，６４が接続される。これにより、インバータ６１－１，６１－２それぞれから出力される信号の変化のタイミングが一致するようになる。
　図９のクロック信号出力部３２には、信号ＩＮＰに対応するｐ型トランジスタ５１－１，５２－１、ｎ型トランジスタ５３－１，５４－１、およびインバータ５５－１と、信号ＩＮＮに対応するｐ型トランジスタ５１－２，５２－２、ｎ型トランジスタ５３－２，５４－２、およびインバータ５５－２とが設けられる。ｐ型トランジスタ５１－１，５２－１、ｎ型トランジスタ５３－１，５４－１と、ｐ型トランジスタ５１－２，５２－２、ｎ型トランジスタ５３－２，５４－２とは、それぞれスイッチドインバータを構成する。
　このような構成により、入力クロックが差動信号として入力される場合であっても、確実に、出力クロックにおけるヒゲの発生を防止することが可能となる。
　ところで、本実施の形態のクロックイネーブラ回路３０においては、ゲート信号がＨレベルになるタイミングと、入力クロックを有効にするタイミングとを調整するために、入力クロック遅延部３３を設けるようにした。
　しかしながら、入力クロックの伝送路であるクロックパスに入力クロック遅延部３３（インバータ）を設けることで、ジッタが生じたり、消費電力が大きくなってしまう。
　また、クロック信号出力部３２内にスイッチドインバータを構成することで、インバータ５５（５５－１，５５－２）を設けるようにしたが、これにより、タイミングマージンが小さくなってしまう。
　そこで、以下においては、ジッタの発生や消費電力を抑えつつ、タイミングマージンを確保するようにした構成について説明する。
＜３．第２の実施の形態＞
（クロックイネーブラ回路の構成例）
　図１０は、本技術の第２の実施の形態のクロックイネーブラ回路の構成例を示すブロック図である。
　図１０のクロックイネーブラ回路１３０は、ゲート信号生成部１３１、およびクロック信号出力部１３２から構成される。
　ゲート信号生成部１３１は、図示せぬクロック生成回路からの入力クロックと、ＥＮ信号とに基づいて、入力クロックを有効にするゲート信号を生成し、クロック信号出力部１３２に供給する。ゲート信号生成部１３１は、ＥＮ信号を差動化して遅延させる遅延回路と、遅延回路により差動化され遅延されたＥＮ信号をラッチすることでゲート信号を出力するラッチ回路を有する。
　クロック信号出力部１３２は、ゲート信号生成部１３１からのゲート信号のレベルに応じて、入力クロックを有効にすることで、出力クロックを出力する。
　図１１は、クロックイネーブラ回路１３０の回路構成例を示す図である。
　図１１の例においては、ゲート信号生成部１３１の入力クロックの入力端に、ＮＡＮＤゲート１３３－１，１３３－２が接続されており、ＮＡＮＤゲート１３３－１，１３３－２それぞれには、入力クロックと第２のイネーブル信号（ＥＮ２信号）が入力される。すなわち、ＮＡＮＤゲート１３３－１，１３３－２は、ＥＮ２信号がＨレベルになることで、入力クロックを反転した反転入力クロックを、ゲート信号生成部１３１に供給する。
　また、図１１の例において、ゲート信号生成部１３１には、ＥＮ信号が直接入力される他、ＥＮ信号を反転した反転信号がインバータ１３４を介して入力される。
　図１１のゲート信号生成部１３１は、遅延回路１４０およびラッチ回路１５０を有する。
　遅延回路１４０は、４段のフリップフロップ１４１－１乃至１４４－１からなる第１のシフトレジスタと、４段のフリップフロップ１４１－２乃至１４４－２からなる第２のシフトレジスタとから構成される。
　フリップフロップ１４１－１乃至１４４－１は、ＮＡＮＤゲート１３３－１からそれぞれに入力される反転入力クロックの４パルス分、ＥＮ信号を遅延させる遅延回路を構成する。
　フリップフロップ１４１－２乃至１４４－２は、ＮＡＮＤゲート１３３－２からそれぞれに入力される反転入力クロックの４パルス分、ＥＮ信号の反転信号を遅延させる遅延回路を構成する。
　ただし、図１１の例においては、第１のシフトレジスタにおける２段目のフリップフロップ１４２－１の反転出力が、第２のシフトレジスタにおける３段目のフリップフロップ１４３－２の入力となっている。したがって、フリップフロップ１４１－２，１４２－２は、電気的には設ける必要がないが、第１のシフトレジスタと第２のシフトレジスタとの対称性を保つために設けられている。
　なお、図１１の例では、第１のシフトレジスタの２段目のフリップフロップ１４２－１の反転出力が第２のシフトレジスタの３段目のフリップフロップ１４３－２に入力されるものとしたが、第１のシフトレジスタにおける２段目以外のｎ段目のフリップフロップの反転出力が第２のシフトレジスタの（ｎ＋１）段目のフリップフロップに入力されるようにしてもよい。
　このように、ＥＮ信号を差動化することで、ゲート信号がＨレベルに変化するタイミングを調整するようことができるようになる。しかしながら、単に、ＥＮ信号を差動化しただけでは、差動化されたＥＮ信号のミスマッチにより、クロックイネーブラ回路１３０が誤動作するおそれがある。そこで、第１のシフトレジスタにおけるｎ段目のフリップフロップの反転出力が第２のシフトレジスタの（ｎ＋１）段目のフリップフロップに入力されるようにすることで、差動化されたＥＮ信号のミスマッチの影響を低減することができる。
　ラッチ回路１５０は、トランスファゲート１５１－１，１５１－２、ＮＯＲゲート１５２、およびＮＡＮＤゲート１５３から構成される。
　トランスファゲート１５１－１は、ＮＡＮＤゲート１３３－１からの反転入力クロックに応じて導通状態となることで、第１のシフトレジスタ（フリップフロップ１４１－１乃至１４４－１）により遅延されたＥＮ信号を、ゲート信号としてクロック信号出力部１３２に出力する。
　トランスファゲート１５１－２は、ＮＡＮＤゲート１３３－２からの反転入力クロックに応じて導通状態となることで、第２のシフトレジスタ（フリップフロップ１４１－２乃至１４４－２）により遅延されたＥＮ信号の反転信号を出力する。
　ＮＯＲゲート１５２およびＮＡＮＤゲート１５３は、トランスファゲート１５１－１，１５１－２それぞれから出力された信号をラッチするラッチ部として構成される。
　ＮＯＲゲート１５２は、トランスファゲート１５１－１の出力と、クロックイネーブラ回路１３０全体を有効化する第３のイネーブル信号（ＥＮ３信号）とを入力として、トランスファゲート１５１－２の出力側に出力する。
　ＮＡＮＤゲート１５３は、トランスファゲート１５１－２の出力と、ＥＮ３信号の反転信号であるＥＮ３Ｂ信号とを入力として、トランスファゲート１５１－１の出力側に出力する。
　例えば、ＥＮ３信号がＬレベルの状態で、トランスファゲート１５１－１の出力（すなわちゲート信号）がＬレベルの場合、ＮＯＲゲート１５２により、トランスファゲート１５１－２の出力はＨレベルに確定される。このとき、ＥＮ３Ｂ信号はＨレベルの状態であるので、ＮＡＮＤゲート１５３により、トランスファゲート１５１－１の出力はＬレベルに確定される。
　また、ＥＮ３信号がＬレベルの状態で、トランスファゲート１５１－１の出力（ゲート信号）がＨレベルとなることで、ＮＯＲゲート１５２により、トランスファゲート１５１－２の出力がＬレベルに確定される。このとき、ＥＮ３Ｂ信号はＨレベルの状態であるので、ＮＡＮＤゲート１５３により、トランスファゲート１５１－１の出力（ゲート信号）がＨレベルに確定される。
　なお、ＥＮ３信号がＨレベルの場合、トランスファゲート１５１－１の出力（ゲート信号）によらず、ＮＯＲゲート１５２により、トランスファゲート１５１－２の出力がＬレベルに確定される。このとき、ＥＮ３Ｂ信号はＬレベルの状態であるので、ＮＡＮＤゲート１５３により、トランスファゲート１５１－１の出力（ゲート信号）がＨレベルに確定される。
　このように、トランスファゲート１５１－１，１５１－２のみでは論理が確定されないため、ラッチ部を構成するＮＯＲゲート１５２およびＮＡＮＤゲート１５３により、論理が確定されるようになる。
　図１１のクロック信号出力部１３２は、ＮＡＮＤゲート１６１から構成される。入力クロックと、トランスファゲート１５１－１の出力（ゲート信号）とを入力として、出力クロックを出力する。
　トランスファゲート１５１－１の出力（ゲート信号）がＬレベルの場合、入力クロックのレベルによらず、ＮＡＮＤゲート１６１により、出力クロックはＨレベルとなる。トランスファゲート１５１－１の出力（ゲート信号）がＨレベルの場合、入力クロックのレベルの変化に応じて、ＮＡＮＤゲート１６１により、入力クロックを反転した信号が出力クロックとして出力される。
（クロックイネーブラ回路の動作）
　次に、図１２のタイミングチャートを参照して、図１１のクロックイネーブラ回路１３０の動作について説明する。
　図１２の例では、ＥＮ３信号は常時Ｌレベルをとるものとする。
　ＥＮ２信号がＨレベルになった状態で、時刻ｔ５１において入力クロックが立ち上がると、ＮＡＮＤゲート１３３－１，１３３－２は、時刻ｔ５１から時間ｄ２１だけ遅延した反転入力クロックを出力する。
　一方で、ＥＮ信号がＨレベルになると、フリップフロップ１４１－１乃至１４４－１は、ＥＮ信号を、反転入力クロック４パルス分遅延させる。そして、時刻ｔ５２において、反転入力クロックが立ち上がると、トランスファゲート１５１－１は、導通状態となり、時刻ｔ５２から時間ｄ２２だけ遅延させて、ＨレベルになったＥＮ信号を出力する。ラッチ回路１５０は、そのＥＮ信号をラッチし、ゲート信号として出力する。
　なお、ここまでは、ゲート信号がＬレベルの状態であるので、クロック信号出力部１３２は、入力クロックにかかわらず、出力クロックをＨレベルとする。また、時刻ｔ５２から時間ｄ２２経過後、ゲート信号がＨレベルになったときも、入力クロックがＬレベルであるので、出力クロックはＨレベルのままとなる。
　そして、時刻ｔ５３において、入力クロックが立ち上がると、クロック信号出力部１３２は、入力クロックを反転した信号を、出力クロックとして出力し始める。
　以上の動作によれば、クロックイネーブラ回路１３０に対して高速な動作が要求された場合や、入力クロックとイネーブル信号とが非同期の場合であっても、入力クロックが有効にならないタイミングでゲート信号がＨレベルに変化するので、確実に、出力クロックにおけるヒゲの発生を防止することが可能となる。
　また、入力クロックの伝送路であるクロックパスに入力クロック遅延部（インバータ）を設ける必要がなく、クロック信号出力部１３２内にインバータを設ける必要もないので、ジッタの発生や消費電力を抑えつつ、タイミングマージンを確保することが可能となる。
　なお、クロックイネーブラ回路１３０においては、ＥＮ信号を差動化したことで、消費電流が増大するかのようにみえる。しかしながら、出力クロックの出力開始後は、ＥＮ２信号をＬレベルにすることで、ゲート信号のレベルを保持したまま、ゲート信号生成部１３１（特に遅延回路１４０）の動作を停止することができる。そのため、全体として消費電流が増大することはない。
　また、図１２の例では、ＥＮ３信号は常時Ｌレベルをとるものとしたが、図１３に示されるように、ＥＮ３信号が常時Ｈレベルをとるようにした場合、ＥＮ信号やＥＮ２信号によらず、トランスファゲート１５１－１の出力がＨレベルに確定されることで、常時、入力クロックを反転した信号が出力クロックとして出力されるようになる。
（他の回路構成例）
　図１４は、クロックイネーブラ回路１３０の他の回路構成例を示す図である。
　図１４のクロックイネーブラ回路１３０は、クロック信号出力部１３２に、ＮＡＮＤゲート１６１に代えて、ｐ型トランジスタ１７１，１７２、ｎ型トランジスタ１７３，１７４が設けられている点で、図１１のクロックイネーブラ回路１３０と異なる。ｐ型トランジスタ１７１，１７２、ｎ型トランジスタ１７３，１７４は、スイッチドインバータを構成する。
　このような構成においても、クロック信号出力部１３２は、ゲート信号がＬレベルの状態では、入力クロックにかかわらず、何も出力せず、ゲート信号がＨレベルの状態では、入力クロックを反転した信号を出力クロックとして出力する。
　図１５は、クロックイネーブラ回路１３０のさらに他の回路構成例を示す図である。
　図１５のクロックイネーブラ回路１３０は、ラッチ回路１５０に、ＮＯＲゲート１５２およびＮＡＮＤゲート１５３に代えて、インバータ１８１，１８２が設けられている点で、図１４のクロックイネーブラ回路１３０と異なる。インバータ１８１，１８２もまた、トランスファゲート１５１－１，１５１－２それぞれから出力された信号をラッチするラッチ部として構成される。
　このような構成においても、トランスファゲート１５１－１，１５１－２のみでは論理が確定されないため、ラッチ部を構成するインバータ１８１，１８２により、論理が確定されるようになる。
　なお、以上においては、入力クロックが、シングルエンド信号としてクロックイネーブラ回路１３０に入力されるようにしたが、差動信号として入力されるようにしてもよい。
　図１６は、入力クロックが差動信号として入力されるようにしたクロックイネーブラ回路の回路構成例を示す図である。
　図１６の例においては、差動入力クロックＩＮＰ，ＩＮＮが、クロック信号出力部１３２に入力される。
　図１６のクロック信号出力部１３２には、信号ＩＮＰに対応するｐ型トランジスタ１７１－１，１７２－１、ｎ型トランジスタ１７３－１，１７４－１と、信号ＩＮＮに対応するｐ型トランジスタ１７１－２，１７２－２、ｎ型トランジスタ１７３－２，１７４－２とが設けられる。ｐ型トランジスタ１７１－１，１７２－１、ｎ型トランジスタ１７３－１，１７４－１と、信号ＩＮＮに対応するｐ型トランジスタ１７１－２，１７２－２、ｎ型トランジスタ１７３－２，１７４－２とは、それぞれスイッチドインバータを構成する。
　このような構成により、同じく入力クロックが差動信号として入力される図９の構成と比較しても、入力クロックの伝送路であるクロックパスにクロスカップルインバータを含む入力クロック遅延部を設ける必要がなく、クロック信号出力部１３２内にインバータを設ける必要もないので、ジッタや消費電力を抑えつつ、タイミングマージンを確保することが可能となる。
　また、図１６の例においては、ラッチ回路１５０に、インバータ１８１，１８２に代えて、ＮＯＲゲート１５２およびＮＡＮＤゲート１５３が設けられるようにしてもよい。さらに、クロック信号出力部１３２に、ｐ型トランジスタ１７１－１，１７２－１、ｎ型トランジスタ１７３－１，１７４－１、および、ｐ型トランジスタ１７１－２，１７２－２、ｎ型トランジスタ１７３－２，１７４－２に代えて、信号ＩＮＰ，ＩＮＮそれぞれに対応するＮＡＮＤゲートが設けられるようにしてもよい。
　なお、本実施の形態において、出力段となるクロック信号出力部１３２の負荷（クロックパスの負荷）が大きい場合には、トランスファゲート１５１－１，１５１－２の前段および後段にインバータを接続することで、クロック信号出力部１３２を構成するトランジスタのサイズを大きくすることができる。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　さらに、本技術は以下のような構成をとることができる。
（１）
　入力クロックとイネーブル信号とに基づいて、前記入力クロックを有効にするゲート信号を生成するゲート信号生成部と、
　前記ゲート信号のレベルに応じて前記入力クロックを有効にすることで、出力クロックを出力するクロック信号出力部と
　を備え、
　前記ゲート信号生成部は、前記イネーブル信号のレベル変化のタイミングを、前記クロック信号出力部において前記入力クロックが有効にならないタイミングまで遅延させることで、前記ゲート信号を生成する
　クロックイネーブラ回路。
（２）
　前記ゲート信号生成部は、
　　前記イネーブル信号を差動化して遅延させる遅延回路と、
　　前記遅延回路により差動化され遅延された前記イネーブル信号をラッチすることで前記ゲート信号を出力するラッチ回路と
　を有する
　（１）に記載のクロックイネーブラ回路。
（３）
　前記ラッチ回路は、
　　前記入力クロックを反転した反転入力クロックに応じて導通状態となることで、差動化された前記イネーブル信号を出力する第１および第２のトランスファゲートと、
　　前記第１および第２のトランスファゲートから出力された前記イネーブル信号それぞれをラッチするラッチ部と
　を有し、
　ラッチされた前記第１のトランスファゲートからの前記イネーブル信号を、前記ゲート信号として出力する
　（２）に記載のクロックイネーブラ回路。
（４）
　前記ラッチ部は、前記第１のトランスファゲートの出力を入力として前記第２のトランスファゲートの出力側に出力するＮＯＲゲート、および、前記第２のトランスファゲートの出力を入力として前記第１のトランスファゲートの出力側に出力するＮＡＮＤゲートから構成される
　（３）に記載のクロックイネーブラ回路。
（５）
　前記ラッチ部は、前記第１のトランスファゲートの出力を入力として前記第２のトランスファゲートの出力側に出力する第１のインバータ、および、前記第２のトランスファゲートの出力を入力として前記第１のトランスファゲートの出力側に出力する第２のインバータから構成される
　（３）に記載のクロックイネーブラ回路。
（６）
　前記遅延回路は、それぞれｎ段のフリップフロップからなる第１および第２のシフトレジスタから構成され、
　前記第１のシフトレジスタにおけるｎ段目のフリップフロップの反転出力が、前記第２のシフトレジスタにおける（ｎ＋１）段目のフリップフロップの入力となる
　（３）乃至（５）のいずれかに記載のクロックイネーブラ回路。
（７）
　前記ゲート信号生成部は、
　　前記イネーブル信号を遅延させる遅延回路と、
　　前記遅延回路により遅延された前記イネーブル信号をラッチすることで前記ゲート信号を出力するラッチ回路と
　を有し、
　前記クロック信号出力部に入力される前記入力クロックを遅延させる入力クロック遅延部をさらに備える
　（１）に記載のクロックイネーブラ回路。
（８）
　前記入力クロック遅延部は、偶数個のインバータが直列に接続されることで構成される
　（７）に記載のクロックイネーブラ回路。
（９）
　前記クロック信号出力部は、
　　前記ゲート信号を反転して出力するインバータと、
　　前記ゲート信号と、前記インバータから出力される反転ゲート信号とに基づいて、前記出力クロックを出力するスイッチドインバータと
　を有する
　（７）または（８）に記載のクロックイネーブラ回路。
（１０）
　前記遅延回路は、複数段のフリップフロップからなるシフトレジスタから構成される
　（７）乃至（９）のいずれかに記載のクロックイネーブラ回路。
（１１）
　前記入力クロックは、シングルエンド信号である
　（１）乃至（１０）のいずれかに記載のクロックイネーブラ回路。
（１２）
　前記入力クロックは、差動信号である
　（１）乃至（１０）のいずれかに記載のクロックイネーブラ回路。
　３０　クロックイネーブラ回路，　３１　ゲート信号生成部，　３２　クロック信号出力部，　３３　入力クロック遅延部，　４１乃至４４　フリップフロップ，　４５　ラッチ回路，　５１，５２　ｐ型トランジスタ，　５３，５４　ｎ型トランジスタ，　５５　インバータ，　６１，６２　インバータ，　１３０　クロックイネーブラ回路，　１３１　ゲート信号生成部，　１３２　クロック信号出力部，　１４０　遅延回路，　１４１－１乃至１４４－１，１４１－２乃至１４４－２　フリップフロップ，　１５０　ラッチ回路，　１５１－１，１５１－２　トランスファゲート，　１５２　ＮＯＲゲート，　１５３　ＮＡＮＤゲート，　１６１　ＮＡＮＤゲート，　１７１，１７２　ｐ型トランジスタ，　１７３，１７４　ｎ型トランジスタ，　１８１，１８２　インバータ

Claims (12)

  1. 　入力クロックとイネーブル信号とに基づいて、前記入力クロックを有効にするゲート信号を生成するゲート信号生成部と、
    　前記ゲート信号のレベルに応じて前記入力クロックを有効にすることで、出力クロックを出力するクロック信号出力部と
    　を備え、
    　前記ゲート信号生成部は、前記イネーブル信号のレベル変化のタイミングを、前記クロック信号出力部において前記入力クロックが有効にならないタイミングまで遅延させることで、前記ゲート信号を生成する
    　クロックイネーブラ回路。
  2. 　前記ゲート信号生成部は、
    　　前記イネーブル信号を差動化して遅延させる遅延回路と、
    　　前記遅延回路により差動化され遅延された前記イネーブル信号をラッチすることで前記ゲート信号を出力するラッチ回路と
    　を有する
    　請求項１に記載のクロックイネーブラ回路。
  3. 　前記ラッチ回路は、
    　　前記入力クロックを反転した反転入力クロックに応じて導通状態となることで、差動化された前記イネーブル信号を出力する第１および第２のトランスファゲートと、
    　　前記第１および第２のトランスファゲートから出力された前記イネーブル信号それぞれをラッチするラッチ部と
    　を有し、
    　ラッチされた前記第１のトランスファゲートからの前記イネーブル信号を、前記ゲート信号として出力する
    　請求項２に記載のクロックイネーブラ回路。
  4. 　前記ラッチ部は、前記第１のトランスファゲートの出力を入力として前記第２のトランスファゲートの出力側に出力するＮＯＲゲート、および、前記第２のトランスファゲートの出力を入力として前記第１のトランスファゲートの出力側に出力するＮＡＮＤゲートから構成される
    　請求項３に記載のクロックイネーブラ回路。
  5. 　前記ラッチ部は、前記第１のトランスファゲートの出力を入力として前記第２のトランスファゲートの出力側に出力する第１のインバータ、および、前記第２のトランスファゲートの出力を入力として前記第１のトランスファゲートの出力側に出力する第２のインバータから構成される
    　請求項３に記載のクロックイネーブラ回路。
  6. 　前記遅延回路は、それぞれｎ段のフリップフロップからなる第１および第２のシフトレジスタから構成され、
    　前記第１のシフトレジスタにおけるｎ段目のフリップフロップの反転出力が、前記第２のシフトレジスタにおける（ｎ＋１）段目のフリップフロップの入力となる
    　請求項３に記載のクロックイネーブラ回路。
  7. 　前記ゲート信号生成部は、
    　　前記イネーブル信号を遅延させる遅延回路と、
    　　前記遅延回路により遅延された前記イネーブル信号をラッチすることで前記ゲート信号を出力するラッチ回路と
    　を有し、
    　前記クロック信号出力部に入力される前記入力クロックを遅延させる入力クロック遅延部をさらに備える
    　請求項１に記載のクロックイネーブラ回路。
  8. 　前記入力クロック遅延部は、偶数個のインバータが直列に接続されることで構成される
    　請求項７に記載のクロックイネーブラ回路。
  9. 　前記クロック信号出力部は、
    　　前記ゲート信号を反転して出力するインバータと、
    　　前記ゲート信号と、前記インバータから出力される反転ゲート信号とに基づいて、前記出力クロックを出力するスイッチドインバータと
    　を有する
    　請求項７に記載のクロックイネーブラ回路。
  10. 　前記遅延回路は、複数段のフリップフロップからなるシフトレジスタから構成される
    　請求項７に記載のクロックイネーブラ回路。
  11. 　前記入力クロックは、シングルエンド信号である
    　請求項１に記載のクロックイネーブラ回路。
  12. 　前記入力クロックは、差動信号である
    　請求項１に記載のクロックイネーブラ回路。
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