WO2018173796A1 - 通信装置、通信方法、プログラム、および、通信システム - Google Patents

通信装置、通信方法、プログラム、および、通信システム Download PDF

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WO2018173796A1
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communication
communication device
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高橋　宏雄
直弘 越坂
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a communication device, a communication method, a program, and a communication system, and more particularly, to a communication device, a communication method, a program, and a communication system that can perform communication more reliably.
  • CCI Chip Control Interface
  • I2C Inter-Integrated Circuit
  • the system controller when starting data transfer, notifies the controlled device in advance of the start address (Index) of the register to which data is to be read or written. In addition, the system controller determines whether or not a desired amount of data has been read or written each time one byte of data is transferred. Then, when the system controller determines that reading or writing of a desired amount of data has been performed on the register, control for ending the data transfer is performed.
  • Index start address
  • the system controller determines whether or not a desired amount of data has been read or written each time one byte of data is transferred. Then, when the system controller determines that reading or writing of a desired amount of data has been performed on the register, control for ending the data transfer is performed.
  • Patent Document 1 discloses a technique in which a slave device writes to a register by serially outputting a slave device address, a write instruction, a write target register address, and write data to an I2C bus. It is disclosed.
  • C2 uses the I2C standard for the physical layer. For this reason, since the transmission rate is a low speed of 1 Mbps at the maximum, it has been required to realize further higher speed. Therefore, as a next-generation standard, a high-speed I3C (Improved Inter Integrated Integrated Circuit) rule with a maximum transmission rate of 37.5 Mbps has been formulated and is being revised. A new CCI using I3C for the physical layer is also being studied.
  • I3C Inter Integrated Integrated Circuit
  • the present disclosure has been made in view of such a situation, and is intended to enable more reliable communication.
  • a communication device is a communication device that performs communication via a bus, and at least one that performs communication according to control by the first communication device that has the initiative of communication and the first communication device. Communication is performed by two or more second communication devices, and the first communication device has a maximum transfer length indicating a maximum transfer length that the second communication device can transfer in one data transfer, When performing data transfer with the acquisition unit acquired from the second communication device and the second communication device, the data length of data transferred in one data transfer is less than or equal to the maximum transfer length
  • a transmission / reception control unit that controls transmission / reception of data, and a transmission unit that transmits transfer length information indicating a data length of data to be transferred prior to data transfer of the data.
  • a communication method or program is a communication method for performing communication via a bus, and performs communication according to control by the first communication device having the initiative of communication with the first communication device.
  • Communication is performed by at least one or more second communication devices, and the first communication device indicates a maximum transfer length indicating a maximum transfer length that the second communication device can transfer in one data transfer. Is obtained from the second communication device, and when performing data transfer with the second communication device, the data length of the data transferred in one data transfer is less than or equal to the maximum transfer length. And transmitting transfer length information indicating the data length of the transferred data prior to data transfer of the data.
  • a communication system includes a first communication device having initiative of communication via a bus, and at least one second communication device that performs communication according to control by the first communication device.
  • the first communication device has a maximum transfer length that indicates a maximum transfer length that the second communication device can transfer in one data transfer, and When performing data transfer with the acquisition unit acquired from the communication device and the second communication device, data transmission / reception is performed so that the data length of data transferred in one data transfer is equal to or less than the maximum transfer length.
  • a maximum transfer length indicating a maximum transfer length that the second communication device can transfer in one data transfer is acquired from the second communication device, and the second communication device and the data When transferring, data transmission / reception is controlled so that the data length of the data transferred in one data transfer is less than or equal to the maximum transfer length, and the data transferred prior to data transfer is transferred. Transfer length information indicating the data length is transmitted.
  • communication can be performed more reliably.
  • FIG. 18 is a block diagram illustrating a configuration example of an embodiment of a computer to which the present technology is applied.
  • FIG. 1 is a block diagram illustrating a configuration example of an embodiment of a bus IF to which the present technology is applied.
  • the bus IF 11 shown in FIG. 1 is configured by connecting an I3C master 12 and three I3C slaves 13-1 to 13-3 via a data signal line 14-1 and a clock signal line 14-2. Therefore, communication according to the I3C standard can be performed.
  • the I3C master 12 has control over the bus IF 11, and can communicate with the I3C slaves 13-1 to 13-3 via the data signal line 14-1 and the clock signal line 14-2. it can.
  • the I3C slaves 13-1 to 13-3 can communicate with the I3C master 12 via the data signal line 14-1 and the clock signal line 14-2 according to the control by the I3C master 12.
  • the I3C slaves 13-1 to 13-3 are configured in the same manner. Hereinafter, when it is not necessary to distinguish them, they are simply referred to as I3C slave 13 and the same applies to each block constituting the I3C slave 13. And
  • the data signal line 14-1 and the clock signal line 14-2 are used to transmit signals between the I3C master 12 and the I3C slave 13.
  • serial data SDA: Serial : Data
  • SCL Serial Clock
  • the I3C master 12 includes a data transmission unit 21, a data reception unit 22, a command transmission unit 23, a mode control unit 24, and a transmission / reception control unit 25.
  • Each of these blocks includes a circuit, a module, and the like.
  • the data transmission unit 21 transmits data to the I3C slave 13 via the data signal line 14-1 and the clock signal line 14-2.
  • the data transmission unit 21 drives the data signal line 14-1 in accordance with the timing of the serial clock to be transmitted by driving the clock signal line 14-2 (switches the potential to H level or L level). As a result, data can be transmitted to the I3C slave 13.
  • the data receiving unit 22 receives data transmitted from the I3C slave 13 via the data signal line 14-1 and the clock signal line 14-2. For example, the data receiving unit 22 drives the data signal line 14-1 by the I3C slave 13 in accordance with the timing of the serial clock of the clock signal line 14-2, so that the data transmitted from the I3C slave 13 is transmitted. Can be received.
  • the command transmission unit 23 transmits various commands as described later to the I3C slave 13 through the data signal line 14-1 and the clock signal line 14-2 in the same manner as the data transmission unit 21.
  • the mode control unit 24 selects one of a plurality of transfer modes defined by the I3C standard in accordance with a request from an upper layer (for example, the CCI layer processing unit 42 in FIG. 2 described later), and selects the selected mode.
  • the transmission / reception control unit 25 is controlled to perform communication in the transfer mode.
  • the SDR Standard Data Rate
  • the HDR High Data Data Rate
  • three transfer modes are defined in the standard: a DDR (Double Data Rate) mode, a TSP (Ternary Symbol Symbol Pure-Bus) mode, and a TSL (Ternary Symbol Symbol Legacy-inclusive-Bus) mode.
  • the mode control unit 24 selects any one of the SDR mode, the DDR mode, the TSP mode, and the TSL mode, and controls the transmission / reception control unit 25 so as to perform communication in the selected transfer mode.
  • the transmission / reception control unit 25 performs data transmission / reception by the data transmission unit 21 and the data reception unit 22 and command transmission by the command transmission unit 23 in accordance with a request from the upper layer. Control.
  • the I3C master 12 is configured, and the transfer mode is switched as necessary. For example, data to be written to the register is transmitted by the data transmitting unit 21 or data to be read from the register is transmitted to the data receiving unit 22. Can be received.
  • the I3C slave 13 includes a data transmission unit 31, a data reception unit 32, a command interpretation unit 33, a mode control unit 34, and a transmission / reception control unit 35. Each of these blocks includes a circuit, a module, and the like.
  • the data transmission unit 31 transmits data to the I3C master 12 via the data signal line 14-1 and the clock signal line 14-2.
  • the data transmission unit 31 transmits data to the I3C master 12 by driving the data signal line 14-1 in accordance with the serial clock timing of the clock signal line 14-2 driven by the I3C master 12. can do.
  • the data receiving unit 32 receives data transmitted from the I3C master 12 via the data signal line 14-1 and the clock signal line 14-2. For example, the data receiving unit 32 drives the data signal line 14-1 to drive the data transmitted from the I3C master 12 in accordance with the timing of the serial clock of the clock signal line 14-2. Can be received.
  • the command interpretation unit 33 receives a command transmitted from the command transmission unit 23 of the I3C master 12 via the data signal line 14-1 and the clock signal line 14-2, interprets the command, and instructs the command Various processes based on the above are performed. For example, when receiving a command for instructing start of communication in the HDR mode, the command interpretation unit 33 performs processing for notifying the mode control unit 34 that communication in the HDR mode is started. In addition, when receiving a command for instructing data writing or a command for instructing data reading, the command interpretation unit 33 performs processing for notifying the transmission / reception control unit 35 that data writing or data reading is to be performed. .
  • the mode control unit 34 selects one of the SDR mode, the DDR mode, the TSP mode, and the TSL mode in the same manner as the mode control unit 24 of the I3C master 12 in accordance with an instruction by the command received by the command interpretation unit 33. Then, the mode control unit 34 controls the transmission / reception control unit 25 so as to perform communication in the selected transfer mode.
  • the transmission / reception control unit 35 controls the data transmission / reception by the data transmission unit 31 and the data reception unit 32 in accordance with the command received by the command interpretation unit 33 in the transfer mode selected by the mode control unit 24.
  • the I3C slave 13 is configured, and the transfer mode is switched according to the control by the I3C master 12, for example, data read from the register is transmitted by the data transmission unit 31, or data to be written to the register is transmitted to the data reception unit. 32 can be received.
  • the I3C master 12 and the I3C slave 13 configured as described above are mounted on the system controller and the controlled device, respectively, and can execute processing in the physical layer in communication performed by them.
  • FIG. 2 is a block diagram showing a configuration example of a system controller in which the I3C master 12 of FIG. 1 is mounted.
  • the system controller 41 shown in FIG. 2 includes an I3C master 12 connected to the data signal line 14-1 and the clock signal line 14-2, a CCI layer processing unit 42, a CPU 43, and an internal bus 44. ing. Further, as shown in the figure, the I3C master 12 is connected to a CCI layer processing unit 42 that performs processing higher than the I3C master 12, and the CCI layer processing unit 42 controls the entire system controller 41 via an internal bus 44. It is connected to CPU43 which performs.
  • the CCI layer processing unit 42 includes a register address management unit 51, a transfer length information holding unit 52, a write transfer end control unit 53, an invalid data processing unit 54, and a transfer length information transmission unit 55.
  • the register address management unit 51 manages the address of each register connected to the bus IF 11 in FIG.
  • the transfer length information holding unit 52 holds transfer length information (Length) indicating the data length (number of bytes) of data to be transferred in the data transfer performed with the I3C slave 13.
  • the write transfer end control unit 53 performs control when the write transfer for writing the data transferred from the I3C master 12 to the I3C slave 13 to the register is ended.
  • the invalid data processing unit 54 is a dummy used when transferring odd-numbered bytes of data in the HDR mode in which one word, which is the minimum unit for transferring data, is defined as 2 bytes (16 bits). Process to add or delete data.
  • the transfer length information transmission unit 55 causes the I3C slave 13 to transmit the transfer length information held in the transfer length information holding unit 52 via the I3C master 12.
  • FIG. 3 is a block diagram showing a configuration example of a controlled device on which the I3C slave 13 of FIG. 1 is mounted.
  • the controlled device 61 shown in FIG. 3 includes a CCI layer processing unit 62, a device control unit 63, and an internal bus 64 in addition to the I3C slave 13 connected to the data signal line 14-1 and the clock signal line 14-2. It is prepared for. Further, as shown in the figure, the I3C slave 13 is connected to a CCI layer processing unit 62 that performs higher-order processing than the I3C slave 13, and the CCI layer processing unit 62 is connected to the entire controlled device 61 via an internal bus 64. It is connected to a device control unit 63 that performs control.
  • the CCI layer processing unit 62 includes a register address management unit 71, a register R / W (Read / Write) control unit 72, a read transfer end control unit 73, an invalid data processing unit 74, and a transfer length information holding unit 75. Is done.
  • the register address management unit 71 manages the address of the register provided in the controlled device 61.
  • the register R / W control unit 72 performs control to write data transferred from the I3C master 12 to the I3C slave 13 to the register, and control to read data from the register to transmit from the I3C slave 13 to the I3C master 12. .
  • the read transfer end control unit 73 performs control when the read transfer for transferring the data read from the register from the I3C slave 13 to the I3C master 12 is ended.
  • the invalid data processing unit 74 performs a process of adding or deleting invalid data used when transferring odd-numbered bytes of data in the HDR mode.
  • the transfer length information holding unit 75 holds transfer length information (Length) transmitted from the I3C master 12 when data transfer is performed with the I3C master 12.
  • the device control unit 63 performs control to write the data received by the I3C slave 13 to the state register according to control by the register R / W control unit 72 of the CCI layer processing unit 62, for example.
  • the device control unit 63 performs control to read out data to be transmitted by the I3C slave 13 from the state register, and the data is transmitted according to control by the register R / W control unit 72 of the CCI layer processing unit 62.
  • data to be written to a register is transferred from the system controller 41 to the controlled device 61, and data read from the register is transferred from the controlled device 61 to the system controller. 41.
  • FIG. 4 shows a format of a signal transmitted / received between the I3C master 12 and the I3C slave 13 when the transfer mode is the DDR mode.
  • the upper side of FIG. 4 shows a format for performing read transfer processing for transferring data read from the register from the I3C slave 13 to the I3C master 12.
  • the lower side of FIG. 4 shows a format for performing write transfer processing for transferring data to be written to the register from the I3C master 12 to the I3C slave 13.
  • the I3C master 12 When performing read transfer processing, the I3C master 12 first transmits a command (ENTHDR or HDR_Restart) instructing the start or restart of communication in the HDR mode. Subsequently, the I3C master 12 transmits a write command (DDR_Cmd (W)) instructing to perform writing for notifying the I3C slave 13 of the data length of data read from the register and transferred. Then, following the write command, the I3C master 12 transmits an index (Index) for notifying a leading address at which data reading is started, transfer length information (Length) indicating the data length of data to be transferred, and CRC (Cyclic Redundancy Check) word is transmitted. Thereafter, the I3C master 12 transmits a command (HDR_Restart) instructing restart of communication in the HDR mode, and transmits a read command (DDR_Cmd (R)) instructing data reading.
  • a command ENTHDR or HDR_Restart
  • the I3C slave 13 transfers data for each word (16 bits) in the DDR mode in order from the head of the address according to the index, and finishes transmitting the read byte number data according to the transfer length information. And send a CRC word. Thereafter, the I3C master 12 transmits a command (HDR_Restart or HDR_Exit) instructing restart or termination of communication in the HDR mode.
  • a command HDR_Restart or HDR_Exit
  • the I3C master 12 When performing the write transfer process, the I3C master 12 first transmits a command (ENTHDR or HDR_Restart) instructing start or restart of communication in the HDR mode. Subsequently, the I3C master 12 indicates a write command (DDR_Cmd (W)) for instructing data writing, an index (Index) for notifying a leading address at which data writing is started, and a data length of data to be transferred. Transfer length information (Length) is transmitted. Then, the I3C master 12 transfers the data for each word (16 bits) in the DDR mode in order from the top of the address according to the index, and when the transmission of the number of write bytes according to the transfer length information is completed, Send a word. Thereafter, the I3C master 12 transmits a command (HDR_Restart or HDR_Exit) instructing restart or termination of communication in the HDR mode.
  • a command ENTHDR or HDR_Restart
  • FIG. 5 shows a format of a signal transmitted / received between the I3C master 12 and the I3C slave 13 when the transfer mode is the TSL mode or the TSP mode.
  • the upper side of FIG. 5 shows a format for performing read transfer processing for transferring data read from the register from the I3C slave 13 to the I3C master 12.
  • the lower part of FIG. 5 shows a format for performing write transfer processing for transferring data to be written to the register from the I3C master 12 to the I3C slave 13.
  • the TSL mode or the TSP mode is different from the DDR mode in that the CRC word shown in FIG. 4 is not transmitted, and has a common format in other points.
  • the transfer length information is transmitted from the I3C slave 13 to the I3C master 12 when data is transferred.
  • the transfer length information is held in the transfer length information holding unit 52 of the CCI layer processing unit 42 on the system controller 41 side, and is stored in the transfer length information holding unit 75 of the CCI layer processing unit 62 on the controlled device 61 side. Retained.
  • the data length of the data requested to be transferred is an odd number of bytes
  • the dummy data is recognized based on the transfer length information. Can be discarded.
  • one word which is the minimum unit for transferring data, is 2 bytes (16 bits)
  • a maximum read length MRL
  • MWL Max Write Length
  • the write length may be a fixed value at the time of design for convenience of implementation of each controlled device 61, or may be variable, for example, when resources are shared with others.
  • the I3C master 12 is set to be equal to or less than the maximum read length or the maximum write length. Controls dividing and transferring data.
  • FIG. 6 is a flowchart for explaining processing performed in the I3C master 12.
  • step S11 the I3C master 12 transmits a command (GETMWL / MRL) instructing transmission of the maximum read length and maximum write length of each I3C slave 13 to each I3C slave 13 connected to the bus IF 11. To do. Then, the I3C master 12 acquires the maximum read length and the maximum write length transmitted from each I3C slave 13 in accordance with the command.
  • GETMWL / MRL a command instructing transmission of the maximum read length and maximum write length of each I3C slave 13 to each I3C slave 13 connected to the bus IF 11.
  • the I3C master 12 determines whether or not it is necessary to adjust the maximum read length or the maximum write length of each I3C slave 13 acquired in step S11. For example, the I3C master 12 compares the data length of data assumed to be requested for data transfer from the CCI layer processing unit 42 with the maximum read length and the maximum write length of the I3C slave 13. Then, when at least one of the maximum read length and the maximum write length of the I3C slave 13 is equal to or less than the data length of the assumed data, the I3C master 12 determines the maximum read length or the maximum write less than the data length of the assumed data. Determine that the length needs to be adjusted. Further, for example, the I3C master 12 may compare the maximum read length and the maximum write length of the I3C master 12 as the data length of the assumed data.
  • step S12 If it is determined in step S12 that the I3C master 12 needs to adjust the maximum read length or the maximum write length of the I3C slave 13, the process proceeds to step S13.
  • the I3C master 12 adjusts the maximum read length or the maximum write length of the I3C slave 13 determined to be adjusted, and sets the adjusted maximum read length and maximum write length (SETMWL / MRL) is transmitted to the I3C slave 13.
  • the I3C master 12 sets the maximum read length or the maximum write length of the I3C slave 13 that is equal to or less than the data length of the data that is expected to be requested for data transfer from the CCI layer processing unit 42 to the expected data. Adjust to the data length.
  • the I3C master 12 may adjust the maximum read length or the maximum write length of the I3C slave 13 so as to be the maximum read length and the maximum write length of the I3C master 12 itself, for example.
  • step S13 or when it is determined in step S12 that there is no need to adjust the maximum read length or the maximum write length of the I3C slave 13, the process proceeds to step S14.
  • step S14 the I3C master 12 waits for a data transfer request from the upper layer CCI layer processing unit 42, and receives the data transfer request.
  • step S15 the I3C master 12 determines whether the data length of the data requested for data transfer from the CCI layer processing unit 42 in step S14 is longer than the maximum read length or the maximum write length of the I3C slave 13 that is the target of data transfer. Determine whether or not. For example, if the maximum read length or the maximum write length of the I3C slave 13 has been adjusted in step S13, the determination is made based on the adjusted maximum read length or maximum write length.
  • step S15 when the I3C master 12 determines that the data length of the data requested to be transferred is longer than the maximum read length or the maximum write length of the I3C slave 13 to which the data transfer is performed, the process proceeds to step S16. move on.
  • step S16 the I3C master 12 divides the data requested for data transfer into a length equal to or less than the maximum read length or the maximum write length of the I3C slave 13 that is the target of data transfer, and performs read transfer processing or write transfer. Process.
  • step S15 the I3C master 12 determines that the data length of the data requested to be transferred is not longer than the maximum read length or maximum write length of the I3C slave 13 to which data transfer is to be performed (maximum read length or maximum write length). If it is determined that the length is equal to or less than the length, the process proceeds to step S17. In step S17, the I3C master 12 performs normal read transfer processing or write transfer processing without dividing the data.
  • step S16 or S17 the process returns to step S14, and the I3C master 12 waits for a data transfer request from the CCI layer processing unit 42 which is an upper layer, and thereafter the same process is repeated. Done.
  • the I3C master 12 can divide and transfer the data.
  • the data data transferred in one data transfer Data transmission / reception can be controlled by the transmission / reception control unit 25 so that the length is equal to or shorter than the maximum read length and the maximum write length.
  • the CCI layer processing unit 42 sets a data length equal to or less than the maximum read length and the maximum write length in the transfer length information indicating the data length of the transferred data. Prior to data transfer, the transfer length information can be transmitted to the I3C slave 13.
  • the I3C slave 13 performs data transfer set in the CCI layer processing unit 42 so as not to exceed the maximum read length and the maximum write length.
  • step S16 when the read transfer process or the write transfer process is performed by dividing it into a length equal to or less than the maximum read length or the maximum write length, the I3C slave 13 performs the data transfer so as to transmit the data in a plurality of times. Do. At this time, the I3C slave 13 can transmit the transfer length information for each data transfer, for example. Or, as will be described later, when performing read transfer processing, the I3C slave 13 can transmit transfer length information indicating the data length of the entire data requested to be transferred only once, thereby reducing overhead. Thus, it is possible to avoid a decrease in transfer efficiency.
  • I3C slave 13 that does not support commands (GETMRL, GETMWL) for instructing transmission of the maximum read length and the maximum write length.
  • I3C master 12 unintentionally sets a length exceeding the maximum read length or the maximum write length in the transfer length information.
  • the I3C slave 13 normally writes data until the FIFO overflows, discards all data after the FIFO overflows, and indicates that an error has occurred that overflows the FIFO. Set a flag (over MWL error) and hold the error flag until it is cleared. The I3C slave 13 ignores all signals until the next HDR end command or HDR restart command (HDR_ExitExor HDR_Restart) is received.
  • the I3C slave 13 performs processing (Slave Abort) for interrupting communication from the I3C slave 13 side.
  • the I3C master 12 can stop communication and stop by the HDR end command (HDR_Exit), or issue the HDR restart command (HDR_Restart) to continue the transfer of the remaining data. .
  • the I3C slave 13 can recognize that it exceeds the maximum write length when it receives the transfer length information, and then immediately suspends communication from the I3C slave 13 side. (Slave Abort) is performed. In response to this, the I3C master 12 can stop communication and stop by the HDR end command (HDR_Exit), or issue the HDR restart command (HDR_Restart) to continue the transfer of the remaining data. .
  • HDR_Exit the HDR end command
  • HDR_Restart HDR restart command
  • the I3C slave 13 returns a NACK immediately after receiving a read command because it is difficult to transfer data to the end, and terminates communication.
  • the I3C slave 13 sets an error flag (over (MRL error) indicating the occurrence of an error due to an instruction to read data having a data length longer than the maximum read length, and holds the error flag until it is cleared.
  • MRL error over
  • the I3C slave 13 transfers data to the I3C master 12 for the time being up to the upper limit of the maximum read length.
  • an error flag (over MRL error) is set and a CRC word as an end packet is sent to the I3C master 12 in the DDR mode, and a data signal line in the TSP / TSL mode. 14-1 and the clock signal line 14-2 are stopped and the bus is released.
  • the I3C master 12 recognizes that the I3C slave 13 has an error (over MRL ⁇ error) when the CRC word is received before reaching the data length indicated in the transfer length information. . If no CRC error has occurred, the I3C master 12 accepts data up to that point.
  • the data signal line 14-1 and the clock signal line 14-2 are not driven (not toggled) before reaching the data length indicated in the transfer length information.
  • the I3C slave 13 has an error (over MRL error).
  • the I3C master 12 After the I3C master 12 recognizes the error (over MRL error) of the I3C slave 13 in either the DDR mode or the TSL / TSP mode, the I3C master 12 performs HDR read processing with a data length that does not exceed the maximum read length. Retransmit data as you do.
  • FIG. 7 shows a format for performing read transfer processing in which data exceeding the maximum read length is divided and transferred and data is read from the I3C slave 13 to the I3C master 12 when the transfer mode is the DDR mode. ing.
  • FIG. 7 shows an example when a transfer of 300 bytes of data is requested when the maximum read length is 200 bytes.
  • the I3C master 12 transmits a command (ENTHDR or HDR_Restart) instructing start or restart of communication in the HDR mode. Subsequently, the I3C master 12 transmits a write command (DDR_Cmd (W)) instructing to perform writing for notifying the I3C slave 13 of the data length of data read from the register and transferred.
  • a command ENTHDR or HDR_Restart
  • DDR_Cmd (W) instructing to perform writing for notifying the I3C slave 13 of the data length of data read from the register and transferred.
  • the I3C master 12 includes an index (Index) for notifying the head address at which data reading is started, transfer length information (Length) indicating the data length of data to be transferred, and a CRC word. Send. Thereafter, the I3C master 12 transmits a command (HDR_Restart) instructing restart of communication in the HDR mode, and transmits a read command (DDR_Cmd (R)) instructing data reading.
  • HDR_Restart instructing restart of communication in the HDR mode
  • DDR_Cmd (R) instructing data reading.
  • the start address at which data reading is started is address 0
  • the data length of the data to be transferred is 300 bytes
  • the data is divided every 200 bytes, which is the maximum read length. Transferred.
  • the I3C slave 13 transfers data for each word (16 bits) in the DDR mode in order from the address of address 0 according to the index, and after transmitting 200 bytes of data that is the maximum read length, Send CRC word.
  • the I3C master 12 transmits a read command (DDR_Cmd (R)) for instructing data reading following transmission of a command (HDR_Restart) for instructing restart of communication in the HDR mode.
  • DDR_Cmd (R) a read command for instructing data reading following transmission of a command (HDR_Restart) for instructing restart of communication in the HDR mode.
  • the I3C slave 13 since the I3C slave 13 has already transmitted 200 bytes of data among the 300 bytes indicated by the transfer length information, the head address that follows is 200 addresses, and the remaining 100 bytes. It can be recognized that a byte needs to be transmitted. Therefore, the I3C slave 13 transfers data for each word (16 bits) in the DDR mode in order from the address of address 200, and transmits a CRC word when 100 bytes of data have been transmitted.
  • the I3C master 12 transmits the index and the transfer length information before reading data from the I3C slave 13 as described with reference to FIG. As a result, the I3C slave 13 is notified of the leading address at which data reading is started and the data length of the data to be transferred.
  • the I3C master 12 first transmits the index and transfer length information for the entire data.
  • the I3C slave 13 updates the transmission remaining amount each time data is transmitted. Thus, it is possible to recognize the index and data length of data read out.
  • the overhead can be reduced correspondingly, and the data transfer efficiency can be improved.
  • FIG. 8 shows a format for performing read transfer processing in which data exceeding the maximum read length is divided and transferred and data is read from the I3C slave 13 to the I3C master 12 when the transfer mode is TSL mode or TSP mode. It is shown. 8 shows an example of transferring 300 bytes of data when the maximum read length is 200 bytes, as in FIG.
  • the TSL mode or the TSP mode is different from the DDR mode in that the CRC word shown in FIG. 7 is not transmitted, and has a common format in other points. That is, in the TSL mode or the TSP mode, the data transfer efficiency can be improved as in the DDR mode.
  • step S21 the I3C master 12 performs an initial setting process based on each I3C slave 13 connected to the bus IF 11 (for example, the processes in steps S11 to S13 in FIG. 6 described above).
  • step S22 the CCI layer processing unit 42 waits for a data transfer request from the upper layer CPU 43, and receives the data transfer request.
  • step S23 the CCI layer processing unit 42 determines that the transfer mode for performing data transfer with the controlled device 61 is DDR mode, TSL / TSP mode, and SDR according to the data transfer request received in step S22. Determine which mode is in effect.
  • step S23 when the CCI layer processing unit 42 determines that the transfer mode is the DDR mode, the process proceeds to step S24, and the register R / W in the DDR mode is described later with reference to FIGS. 10 to 13. Transfer processing is performed.
  • step S23 when the CCI layer processing unit 42 determines in step S23 that the transfer mode is the TSL / TSP mode, the process proceeds to step S25, and the TSL / TSP is described later with reference to FIGS. Register R / W transfer processing according to mode is performed.
  • step S23 determines in step S23 that the transfer mode is the SDR mode
  • the process proceeds to step S26, and register R / W transfer is performed in the SDR mode.
  • register R / W transfer is performed in the SDR mode, it is not necessary to transmit / receive the transfer length information as described above.
  • step S24 After step S24, step S25, or step S26, the process returns to step S22, and the system controller 41 repeats the same process thereafter.
  • step S24 in FIG. 9 the register R / W transfer process (step S24 in FIG. 9) in the DDR mode executed by the system controller 41 will be described with reference to FIGS.
  • FIG. 10 is a flowchart for explaining register R / W transfer processing in the DDR mode.
  • step S31 in the I3C master 12, the command transmission unit 23 starts communication in the HDR mode to all I3C slaves 13 connected to the bus IF 11, and starts an HDR start command ( ENTHDR0).
  • step S32 the CCI layer processing unit 42 indicates the data length of the data requested for data transfer from the upper layer CPU 43 in step S22 of FIG. Set the remaining transfer amount.
  • step S33 the CCI layer processing unit 42 determines whether the data transfer direction requested by the CPU 43 is read transfer or write transfer.
  • step S33 when the CCI layer processing unit 42 determines that the data transfer direction is read transfer, the process proceeds to step S34, and DDR read transfer processing is performed as described later with reference to FIG.
  • step S33 determines in step S33 that the data transfer direction is write transfer
  • the process proceeds to step S35, and DDR write transfer processing is performed as described later with reference to FIG. Is called.
  • step S34 After the DDR read transfer process in step S34 or the DDR write transfer process in step S35, the process proceeds to step S36.
  • step S36 the CCI layer processing unit 42 determines whether or not data transfer by the next HDR is requested from the CPU 43 which is the upper layer.
  • step S36 when the CCI layer processing unit 42 determines that data transfer by the next HDR is requested, the process proceeds to step S37.
  • step S37 in the I3C master 12, the command transmission unit 23 transmits an HDR restart command instructing restart of communication in the HDR mode. Thereafter, the process returns to step S32, and the same process is repeated thereafter.
  • step S36 determines in step S36 that data transfer by the next HDR is not requested.
  • step S38 in the I3C master 12, after the command transmission unit 23 transmits a command instructing the end of communication in the HDR mode, the register R / W transfer processing in the DDR mode is ended, and the processing is performed in step S22 of FIG. Return to.
  • FIG. 11 is a flowchart illustrating the DDR read transfer process performed in step S34 of FIG.
  • step S41 the CCI layer processing unit 42 sets the transfer remaining amount set in step S32 of FIG. 10 to transfer length information indicating the data length of the data to be transmitted to the controlled device 61, and the transfer length information holding unit 52. To hold.
  • step S42 the I3C master 12 performs an HDR write transfer process (see FIG. 12) for transmitting transfer length information to the I3C slave 13 in order to notify the I3C slave 13 of the data length of the data read from the register and transferred.
  • the command transmission unit 23 transmits an HDR restart command in step S43, and transmits a read command in step S44.
  • step S45 the I3C master 12 stops driving the data signal line 14-1, and when the I3C slave 13 drives the data signal line 14-1 and transmits a signal, the data receiving unit 22 sends a signal. Starts to be received.
  • step S46 the I3C master 12 performs determination based on the preamble of the signal transmitted from the I3C slave 13. In step S46, when the I3C master 12 determines that data is transmitted from the I3C slave 13 based on the preamble, the process proceeds to step S47.
  • step S47 in the I3C master 12, the data receiving unit 22 receives data and parity transmitted from the I3C slave 13.
  • step S48 the I3C master 12 determines whether or not an error has occurred in the data received in step S47, using the parity received in step S47. If the I3C master 12 determines that no parity error has occurred, the process proceeds to step S49.
  • step S49 the CCI layer processing unit 42 determines whether the current transfer remaining amount is 2 bytes or more, 1 byte, or 0 bytes.
  • step S49 if the CCI layer processing unit 42 determines that the current transfer remaining amount is 2 bytes or more, the process proceeds to step S50.
  • step S50 the CCI layer processing unit 42 acquires 2-byte data read from the register and transferred from the I3C slave 13 to the I3C master 12, and in step S51, the remaining transfer amount is decremented by 2 bytes and updated. .
  • step S49 determines in step S49 that the remaining transfer amount is 1 byte
  • the process proceeds to step S52.
  • step S52 the CCI layer processing unit 42 discards 1 byte of dummy data out of 2 bytes of data transferred from the I3C slave 13 to the I3C master 12, and reads it from the register. One byte of data is acquired.
  • step S53 the I3C master 12 updates the transfer remaining amount by deducting 1 byte.
  • step S49 determines in step S49 that the remaining transfer amount is 0 bytes
  • the process proceeds to step S54. That is, in this case, since there is no data transferred from the I3C slave 13 (0 byte), it is a violation of the CCI protocol, so the CCI layer processing unit 42 transfers the 2 bytes transferred from the I3C slave 13 to the I3C master 12. Both are discarded.
  • step S51 After step S51, step S53, or step S54, the process proceeds to step S55, and the I3C master 12 makes a determination based on the preamble of the signal transmitted from the I3C slave 13.
  • step S55 when the I3C master 12 determines that data is transmitted from the I3C slave 13 based on the preamble, the process returns to step S47, and the same process is repeated thereafter.
  • step S55 when the I3C master 12 determines in step S55 that a CRC word is transmitted based on the preamble, the process proceeds to step S56, and the data receiving unit 22 receives the CRC word.
  • the I3C slave 13 transmits a CRC word when all the data requested to be transferred is transmitted or when the maximum read length data is transmitted.
  • step S57 the I3C master 12 determines whether or not an error has occurred in the CRC word received by the data receiving unit 22 in step S56.
  • step S57 if the I3C master 12 determines that no error has occurred in the CRC word, the process proceeds to step S58, and the driving of the data signal line 14-1 is resumed.
  • step S59 the I3C master 12 determines whether or not the current transfer remaining amount has become 0 after the transfer remaining amount is updated in step S51 or S53, for example. For example, when data having a data length indicated by the transfer length information, that is, all data for which data transfer is requested, is transmitted, the current transfer remaining amount is zero. On the other hand, for example, when the data is divided and transferred because the data length indicated by the transfer length information is longer than the maximum read length, all the data requested for data transfer may not be transmitted. , CRC words may be transmitted. In this case, the current remaining transfer amount is not zero.
  • step S59 if the I3C master 12 determines that the current transfer remaining amount is not 0, the process returns to step S43, and the process is continued from the transmission of the HDR restart command.
  • step S46 when it is determined in step S46 that the I3C master 12 has transmitted a NACK response indicating that the I3C slave 13 has not been able to normally receive data, commands, or the like based on the preamble, Alternatively, if it is detected that a framing error has occurred, the process proceeds to step S60. Similarly, if the I3C master 12 determines that a parity error has occurred in step S48, if it detects a framing error in step S55, it determines that an error has occurred in the CRC word in step S57. If so, the process proceeds to step S60.
  • step S60 the I3C master 12 transmits a serial clock 19 times to the I3C slave 13.
  • step S61 the I3C master 12 notifies the CCI layer processing unit 42 of an error, and in step S62, the CCI layer processing unit 42 notifies the upper layer CPU 43 of the error.
  • step S62 After the process of step S62, or when it is determined in step S59 that the current transfer remaining amount is 0, the DDR read transfer process is terminated, and the process proceeds to step S36 of FIG.
  • FIG. 12 is a flowchart for explaining the HDR write transfer process performed in step S42 of FIG.
  • step S71 the command transmission unit 23 transmits the write command to the I3C slave 13, and in step S72, the data transmission unit 21 transmits the index to the I3C slave 13.
  • step S73 the data transmission unit 21 transmits to the I3C slave 13 the transfer length information according to the data transfer request received in step S22 of FIG.
  • step S74 after the data transmission unit 21 transmits the CRC word, the HDR write transfer process is terminated, and the process proceeds to step S43 in FIG.
  • FIG. 13 is a flowchart illustrating the DDR write transfer process performed in step S35 of FIG.
  • step S81 the CCI layer processing unit 42 of the system controller 41 determines whether or not the data length of the remaining transfer amount set in step S32 of FIG. 10 is longer than the data length that can be transmitted in one transfer.
  • step S81 when the CCI layer processing unit 42 determines that the data length of the remaining transfer amount is longer than the data length that can be transmitted in one transfer, the process proceeds to step S82.
  • step S82 the CCI layer processing unit 42 sets a data length that can be transmitted in one transfer in the transfer length information and stores it in the transfer length information holding unit 52, and the process proceeds to step S84.
  • step S81 determines in step S81 that the data length of the remaining transfer amount is not longer (shorter) than the data length that can be transmitted in one transfer, the process proceeds to step S83.
  • step S83 the CCI layer processing unit 42 sets the remaining transfer amount in the transfer length information and holds it in the transfer length information holding unit 52, and the process proceeds to step S84.
  • step S84 the command transmission unit 23 transmits a write command to the I3C slave 13, and in step S85, the data transmission unit 21 transmits an index to the I3C slave 13. Thereafter, in step S86, the transfer length information transmission unit 55 causes the data transmission unit 21 to transmit the transfer length information held in the transfer length information holding unit 52 to the I3C slave 13.
  • step S87 the CCI layer processing unit 42 sets the transfer length information currently held in the transfer length information holding unit 52 as the data length of the remaining data to be written to the register.
  • step S88 the CCI layer processing unit 42 determines whether the current remaining data length is 2 bytes or more, 1 byte, or 0 byte.
  • step S88 when the CCI layer processing unit 42 determines that the current remaining data length is 2 bytes or more, the process proceeds to step S89.
  • step S89 the CCI layer processing unit 42 supplies the I3C master 12 with 2 bytes of data transferred from the I3C master 12 to the I3C slave 13 and written to the register.
  • step S90 the remaining data length is reduced by 2 bytes. Update.
  • step S91 the CCI layer processing unit 42 supplies 1-byte data transferred from the I3C master 12 to the I3C slave 13 and written to the register to the I3C master 12, and the invalid data processing unit 54 outputs 1-byte dummy data. Is added. Then, in step S92, the CCI layer processing unit 42 updates the remaining data length by deducting 1 byte.
  • step S90 or S92 the process proceeds to step S93, and the I3C master 12 transmits the data supplied from the CCI layer processing unit 42 to the I3C slave 13 by the data transmission unit 21 in step S89 or S91.
  • the process returns to step S88.
  • step S88 determines in step S88 that the current remaining data length is 0 bytes
  • the process proceeds to step S94. That is, in this case, all data transfer according to the data transfer request received in step S22 of FIG. 9 has been completed, and in step S94, the I3C master 12 transmits a CRC word.
  • step S96 the CCI layer processing unit 42 determines whether or not the updated transfer remaining amount has become zero.
  • step S96 if the CCI layer processing unit 42 determines that the updated transfer remaining amount is not 0, the process proceeds to step S97.
  • step S97 the I3C master 12 transmits a command instructing restart of communication in the HDR mode, and then the process returns to step S81. Thereafter, the same process is repeated.
  • step S96 determines in step S96 that the updated transfer remaining amount has become 0
  • the DDR write transfer process ends, and the process proceeds to step S36 in FIG.
  • the system controller 41 can perform a register R / W transfer process in the DDR mode.
  • FIG. 14 is a flowchart for explaining register R / W transfer processing in the TSL / TSP mode.
  • step S101 the I3C master 12 starts communication in the HDR mode to all the I3C slaves 13 connected to the bus IF 11, and starts an HDR start command (ENTHDR1 / 2) for performing communication in the TSL / TSP mode. Send.
  • ENTHDR1 / 2 an HDR start command for performing communication in the TSL / TSP mode.
  • step S102 the CCI layer processing unit 42 indicates the data length of the data requested to be transferred by the CPU 43, which is the upper layer in step S22 of FIG. Set the remaining transfer amount.
  • step S103 the CCI layer processing unit 42 determines whether the data transfer direction requested by the CPU 43 is read transfer or write transfer.
  • step S103 when the CCI layer processing unit 42 determines that the data transfer direction is read transfer, the process proceeds to step S104, and TSL / TSP read transfer processing is performed as described later with reference to FIG. Is called.
  • step S103 determines in step S103 that the data transfer direction is write transfer
  • the process proceeds to step S105, and TSL / TSP write transfer processing is performed as described later with reference to FIG. Is done.
  • step S104 After the TSL / TSP read transfer process in step S104 or the TSL / TSP write transfer process in step S105, the process proceeds to step S106.
  • steps S106 to S108 processing similar to that in steps S36 to S38 in FIG. 10 is performed.
  • the register R / W transfer processing in the TSL / TSP mode is ended, and the processing returns to step S22 in FIG.
  • FIG. 15 is a flowchart for explaining the TSL / TSP read transfer process performed in step S104 of FIG.
  • steps S111 to S114 processing similar to that in steps S41 to S44 in FIG. 11 is performed.
  • step S115 the I3C master 12 stops driving the data signal line 14-1 and the clock signal line 14-2.
  • TSL / TSP mode the turnaround procedure is different from that in DDR mode.
  • step S116 the I3C master 12 determines whether data transmitted from the I3C slave 13 has been received.
  • TSL / TSP mode unlike the DDR mode, no preamble is transmitted.
  • step S116 If it is determined in step S116 that the data transmitted from the I3C slave 13 has been received, the process proceeds to step S117, and the data receiving unit 22 receives the data and parity transmitted from the I3C slave 13.
  • step S118 the I3C master 12 determines whether or not the data received by the data receiving unit 22 in step S117 includes an error. If it is determined that no error is included, the process proceeds to step S119. .
  • steps S119 to S124 the CCI layer processing unit 42 performs the same processing as steps S49 to S54 in FIG.
  • step S125 the I3C master 12 determines whether or not the data transmitted from the I3C slave 13 has been received. If it is determined that the data has been received, the process returns to step S117, and the same processing is performed hereinafter. Is repeated.
  • step S125 if it is determined in step S125 that data has not been received, the process proceeds to step S126, and the I3C master 12 resumes driving the data signal line 14-1 and the clock signal line 14-2.
  • the CRC word is not transmitted, and the turnaround procedure is different from that in the DDR mode.
  • step S118 determines in step S118 that the data received by the data receiving unit 22 in step S117 contains an error
  • the process proceeds to step S128.
  • error detection conditions are different from those in DDR mode. For example, when a parity error is detected, or when a symbol 2 ⁇ 2 or more is received outside a data word boundary, an error occurs in data. It is determined that it is included.
  • step S1208 the I3C master 12 waits for the signal change to stop, and when the signal change stops, the process proceeds to step S129. That is, in the TSL / TSP mode, the error recovery procedure is different from that in the DDR mode.
  • step S116 If it is determined in step S116 that the data transmitted from the I3C slave 13 is not received, for example, if a NACK response (symbol 2 ⁇ 3 times) is received, the process proceeds to step S129.
  • step S129 the I3C master 12 notifies an error to the CCI layer processing unit 42, and in step S130, the CCI layer processing unit 42 notifies the CPU 43 which is an upper layer of the error.
  • step S130 After the process of step S130 or when it is determined in step S127 that the current transfer remaining amount has become 0, the TSL / TSP read transfer process is terminated, and the process proceeds to step S106 of FIG.
  • FIG. 16 is a flowchart for explaining the HDR write transfer process performed in step S112 of FIG.
  • steps S141 to S143 processing similar to that in steps S71 to 73 of FIG. 12 is performed, and after the write command, index, and transfer length information are transmitted and the HDR write transfer processing is completed, the processing is performed in step S113 of FIG. Proceed to That is, the HDR write transfer process in the TSL / TSP read transfer process shown in FIG. 16 is different from the HDR write transfer process in the DDR read transfer process described above with reference to FIG. 12 in that no CRC word is transmitted.
  • FIG. 17 is a flowchart illustrating the TSL / TSP write transfer process performed in step S105 of FIG.
  • steps S151 through S163 the same processing as in steps S81 through S93 in FIG. 13 is performed. If it is determined in step S158 that the current remaining data length is 0 bytes, that is, if all data transfer according to the data transfer request received in step S22 of FIG. Advances to step S164.
  • steps S164 to S166 the same processing as in steps S95 to S97 in FIG. 13 is performed, and then the TSL / TSP write transfer processing is terminated, and the processing proceeds to step S106 in FIG. That is, the TSL / TSP write transfer process shown in FIG. 17 is different from the DDR write transfer process described above with reference to FIG. 13 in that no CRC word is transmitted.
  • the system controller 41 can perform a register R / W transfer process in the TSL / TSP mode.
  • FIG. 18 is a flowchart for explaining data transfer processing performed in the controlled device 61 in response to the system controller 41 executing the register R / W transfer processing in the DDR mode described above with reference to FIG.
  • step S171 the I3C slave 13 performs determination based on the preamble of the signal transmitted from the I3C master 12 following the HDR start command. If the I3C slave 13 determines in step S171 that a command is transmitted from the I3C master 12 based on the preamble, the process proceeds to step S172.
  • step S172 in the I3C slave 13, the command interpretation unit 33 receives the command and parity transmitted from the I3C master 12.
  • step S173 the command interpretation unit 33 determines whether an error has occurred in the command received in step S172, using the parity received in step S172. If the command interpretation unit 33 determines that no parity error has occurred, the process proceeds to step S174.
  • step S174 the command interpretation unit 33 determines whether the command code of the command received in step S172 is a read command or a write command.
  • step S174 if the command interpretation unit 33 determines that the command code is a read command, the process proceeds to step S175, and a DDR read transfer process is performed as described later with reference to FIG.
  • step S174 determines in step S174 that the command code is a write command
  • the process proceeds to step S176, and a DDR write transfer process is performed as described later with reference to FIG.
  • step S175 After the DDR read transfer process in step S175 or the DDR write transfer process in step S176, the process proceeds to step S179.
  • step S171 if it is detected in step S171 that a framing error has occurred based on the preamble, or if it is determined in step S173 that a parity error has occurred, the process proceeds to step S177.
  • step S177 the I3C slave 13 notifies the CCI layer processing unit 62 of an error.
  • step S178 the CCI layer processing unit 62 sets the remaining transfer amount to 0, and then the process proceeds to step S179.
  • step S179 the I3C slave 13 determines whether the command interpretation unit 33 has received a command for instructing restart of communication in the HDR mode or a command for instructing termination of communication in the HDR mode. .
  • step S179 if the command interpretation unit 33 determines that a command instructing restart of communication in the HDR mode has been received, the process returns to step S171, and the same process is repeated thereafter.
  • step S179 when the command interpretation unit 33 determines in step S179 that a command for instructing termination of communication in the HDR mode has been received, the data transfer process in the controlled device 61 is terminated.
  • FIG. 19 is a flowchart illustrating the DDR read transfer process performed in step S175 of FIG.
  • step S181 the CCI layer processing unit 62 determines whether the current transfer remaining amount is greater than 0 bytes and less than the maximum read length, greater than or equal to the maximum read length, and 0 bytes.
  • step S181 if the CCI layer processing unit 62 determines that the current transfer remaining amount is greater than 0 bytes and less than the maximum read length, the process proceeds to step S182. In step S182, the CCI layer processing unit 62 sets the current transfer remaining amount as the remaining transmission amount of data to be transmitted in response to the current read command.
  • step S183 the CCI layer processing unit 62 sets the maximum read length to the remaining transmission amount of data to be transmitted in response to the current read command.
  • step S182 or S183 the process proceeds to step S184, and the I3C slave 13 starts driving the data signal line 14-1.
  • step S185 the CCI layer processing unit 62 determines whether the remaining transmission amount to be transmitted according to the current read command is 2 bytes or more, 1 byte, or 0 byte.
  • step S185 when the CCI layer processing unit 62 determines that the remaining transmission amount of data to be transmitted in response to the current read command is 2 bytes or more, the process proceeds to step S186.
  • step S186 the CCI layer processing unit 62 reads out 2-byte data from the register. Then, in step S187, the CCI layer processing unit 62 supplies the 2-byte data read in step S186 to the I3C slave 13. In step S188, the CCI layer processing unit 62 increments the index by 2 bytes, updates the transmission remaining amount of data to be transmitted according to the current command by 2 bytes, and updates the transfer remaining amount by 2 bytes.
  • step S185 when the CCI layer processing unit 62 determines in step S185 that the transmission remaining amount of data to be transmitted in response to the current read command is 1 byte, the process proceeds to step S189.
  • step S189 the CCI layer processing unit 62 reads 1-byte data from the register.
  • step S190 the CCI layer processing unit 62 adds 1-byte dummy data to the 1-byte data read in step S189 and supplies the data to the I3C slave 13.
  • step S191 the CCI layer processing unit 62 increments the index by 1 byte, updates the transmission remaining amount of data to be transmitted by 1 byte according to the current command, and updates the transfer remaining amount by 1 byte.
  • step S188 or S191 the process proceeds to step S192, and the I3C slave 13 transmits the data supplied from the CCI layer processing unit 62 in step S187 or S190 to the I3C master 12 by the data transmission unit 31.
  • step S193 the I3C slave 13 determines whether or not a master abort that instructs the I3C master 12 to cut off the communication is performed.
  • step S193 if the I3C slave 13 determines that the master abort has not been performed, the process returns to step S185, and the same process is repeated thereafter. On the other hand, if the I3C slave 13 determines in step S193 that a master abort has been performed, the process proceeds to step S195.
  • step S185 when the CCI layer processing unit 62 determines in step S185 that the remaining transmission amount to be transmitted in response to the current read command is 0 bytes, the process proceeds to step S194.
  • step S194 the I3C slave 13 transmits a CRC word, and the process proceeds to step S195.
  • step S195 the I3C slave 13 stops driving the data signal line 14-1.
  • step S181 determines that the current transfer remaining amount is 0 bytes. If it is determined in step S181 that the current transfer remaining amount is 0 bytes, the process proceeds to step S196. That is, in this case, since the CCI protocol is violated, the I3C slave 13 transmits NACK to the I3C master 12 in step S196.
  • step S195 or S196 the DDR read transfer process is terminated, and the process proceeds to step S179 of FIG.
  • FIG. 20 is a flowchart illustrating the DDR write transfer process performed in step S176 of FIG.
  • step S201 the I3C slave 13 performs determination based on the preamble of the signal transmitted from the I3C master 12.
  • step S201 when the I3C slave 13 determines that data is transmitted from the I3C master 12 based on the preamble, the process proceeds to step S202.
  • step S202 in the I3C slave 13, the data receiving unit 32 receives data and parity transmitted from the I3C master 12.
  • step S203 the I3C slave 13 uses the parity received in step S202 to determine whether or not an error has occurred in the data received in step S202. If the I3C slave 13 determines that no parity error has occurred, the process proceeds to step S204.
  • step S204 the CCI layer processing unit 62 acquires the data received by the data receiving unit 32 in step S202, that is, the index transmitted by the I3C master 12.
  • step S205 the I3C slave 13 determines whether data is transmitted, a CRC word is transmitted, or an error occurs based on the preamble of the signal transmitted from the I3C master 12. Determine if there is.
  • step S205 when the I3C slave 13 determines that data is transmitted, the process proceeds to step S206.
  • step S206 in the I3C slave 13, the data receiving unit 32 receives data and parity transmitted from the I3C master 12.
  • step S207 the I3C slave 13 determines whether an error has occurred in the data received in step S206, using the parity received in step S206. If the I3C slave 13 determines that no parity error has occurred, the process proceeds to step S208.
  • step S208 the CCI layer processing unit 62 acquires the data received by the data receiving unit 32 in step S206, that is, the transfer length information transmitted by the I3C master 12, as the remaining transfer amount.
  • step S209 the I3C slave 13 determines whether data is transmitted, a CRC word is transmitted, or an error is generated based on the preamble of the signal transmitted from the I3C master 12. Determine if there is.
  • step S209 if the I3C slave 13 determines that data is transmitted, the process proceeds to step S210, and a write process (FIG. 21) is performed.
  • step S209 determines in step S209 that a CRC word is transmitted
  • the process proceeds to step S211 and the data receiving unit 32 receives the CRC word.
  • step S212 the I3C slave 13 determines whether or not an error has occurred in the CRC word received by the data receiving unit 32 in step S211. If it is determined in step S212 that no error has occurred in the CRC word, the process proceeds to step S213, and the I3C slave 13 determines that the read is random.
  • step S205 when the I3C slave 13 determines in step S205 that a CRC word is transmitted, the process proceeds to step S214, and the data receiving unit 32 receives the CRC word.
  • step S215 the I3C slave 13 determines whether or not an error has occurred in the CRC word received by the data receiving unit 32 in step S214. If the I3C slave 13 determines in step S215 that no error has occurred in the CRC word, the process proceeds to step S216. That is, in this case, since the CCI protocol is violated, the CCI layer processing unit 62 sets the remaining transfer amount to 0 in step S216.
  • step S201 if it is detected in step S201, step S205, or step S209 that a framing error has occurred based on the preamble, the process proceeds to step S217. Similarly, when it is determined in steps S203 and S207 that a parity error has occurred, the process proceeds to step S217. Furthermore, if it is determined in step S212 or S215 that a CRC error has occurred, the process proceeds to step S217.
  • step S217 the I3C slave 13 notifies the CCI layer processing unit 62 of an error, and in step S218, the CCI layer processing unit 62 sets the remaining transfer amount to 0.
  • step S210 step S213, step S216, or step S218, the DDR write transfer process is terminated, and the process proceeds to step S179 of FIG.
  • FIG. 21 is a flowchart for explaining the write process performed in step S210 of FIG.
  • step S221 in the I3C slave 13, the data receiving unit 32 receives data and parity transmitted from the I3C master 12.
  • step S222 the I3C slave 13 determines whether an error has occurred in the data received in step S221, using the parity received in step S221. If the I3C slave 13 determines that a parity error has not occurred, the process proceeds to step S223, and the CCI layer processing unit 62 starts write transfer because data can be normally received. Judge that.
  • step S224 the CCI layer processing unit 62 determines whether the remaining transfer amount is 2 bytes or more, 1 byte, or 0 byte.
  • step S224 If it is determined in step S224 that the remaining transfer amount is 2 bytes or more, the process proceeds to step S225, and the CCI layer processing unit 62 uses the 2-byte data received by the I3C slave 13 as data to be written to the register. get.
  • step S226 the CCI layer processing unit 62 performs a register write process of the 2-byte data.
  • step S227 the CCI layer processing unit 62 updates the index by 2 bytes and updates the transfer remaining amount by 2 bytes.
  • step S224 determines whether the remaining transfer amount is 1 byte. If it is determined in step S224 that the remaining transfer amount is 1 byte, the process proceeds to step S228.
  • step S2208 the CCI layer processing unit 62 discards 1 byte of dummy data from the 2-byte data received by the I3C slave 13 by the invalid data processing unit 74, and obtains the remaining 1 byte as data to be written to the register. Is done.
  • step S229 the CCI layer processing unit 62 performs a register write process of the 1-byte data, and in step S230, updates the index by 1 byte and the transfer remaining amount by 1 byte.
  • step S224 determines whether the remaining transfer amount is 0 bytes. If it is determined in step S224 that the remaining transfer amount is 0 bytes, the process proceeds to step S231. That is, in this case, since it is a violation of the CCI protocol, in step S231, the CCI layer processing unit 62 discards both bytes received by the I3C slave 13.
  • step S232 the I3C slave 13 determines whether data is transmitted, a CRC word is transmitted, or an error is generated based on the preamble of the signal transmitted from the I3C master 12. Determine if there is.
  • step S232 when the I3C slave 13 determines that data is transmitted, the process returns to step S221, and thereafter the same process is repeated.
  • step S232 determines in step S232 that a CRC word is transmitted
  • the process proceeds to step S233, and the data receiving unit 32 receives the CRC word.
  • step S234 the I3C slave 13 determines whether or not an error has occurred in the CRC word received by the data receiving unit 32 in step S233. If it is determined in step S234 that no error has occurred in the CRC word, the process proceeds to step S235. That is, in this case, the CCI layer processing unit 62 determines that the write transfer is terminated in step S235 because the CRC word has been normally received, and sets the remaining transfer amount to 0 in step S236. .
  • step S222 determines whether a parity error has occurred. If it is determined in step S232 that a parity error has occurred, if it is determined in step S232 that a framing error has occurred based on the preamble, or if a CRC error has occurred in step S234. If so, the process proceeds to step S237.
  • step S237 the I3C slave 13 notifies the CCI layer processing unit 62 of an error, and in step S238, the CCI layer processing unit 62 sets the remaining transfer amount to 0.
  • step S236 or S2308 the write process is terminated, and the process proceeds to step S179 of FIG.
  • the controlled device 61 can perform the register R / W transfer process in the DDR mode.
  • FIG. 22 is a flowchart for explaining data transfer processing performed in the controlled device 61 in response to the system controller 41 executing the register R / W transfer processing in the TSL / TSP mode described above with reference to FIG. is there.
  • step S241 in the I3C slave 13, the command interpretation unit 33 receives the command and parity transmitted from the I3C master 12.
  • the TSL / TSP mode unlike the DDR mode, no preamble is transmitted.
  • step S242 the command interpretation unit 33 determines whether an error has occurred in the command received in step S172.
  • error detection conditions are different from those in DDR mode. For example, when a parity error is detected, or when a symbol of 2 ⁇ 2 or more is received outside the boundary of a data word, an error occurs in the command. It is determined that it has occurred.
  • step S242 determines in step S242 that no error has occurred, the process proceeds to step S243.
  • step S243 the command interpretation unit 33 determines whether the command code of the command received in step S242 is a read command or a write command.
  • step S243 if the command interpretation unit 33 determines that the command code is a read command, the process proceeds to step S244, and a TSL / TSP read transfer process is performed as described later with reference to FIG.
  • step S243 determines in step S243 that the command code is a write command
  • the process proceeds to step S245, and a TSL / TSP write transfer process is performed as described later with reference to FIG. .
  • step S244 After the TSL / TSP read transfer process in step S244 or the TSL / TSP write transfer process in step S245, the process proceeds to step S248.
  • step S242 determines in step S242 that an error has occurred
  • the process proceeds to step S246.
  • steps S246 to S248 processing similar to that in steps S177 to S179 in FIG. 18 is performed.
  • FIG. 23 is a flowchart illustrating the TSL / TSP read transfer process performed in step S244 of FIG.
  • steps S251 through S253 the same processing as in steps S181 through S183 in FIG. 19 is performed.
  • step S252 or S253 in step S254, the I3C slave 13 starts driving the data signal line 14-1 and the clock signal line 14-2.
  • steps S255 to S262 processing similar to that in steps S185 to S192 in FIG. 19 is performed, and it is determined in step S255 that the remaining transmission amount of data to be transmitted according to the current read command is 0 bytes. The process is repeated.
  • TSL / TSP mode unlike DDR mode, master abort is not performed.
  • step S255 If it is determined in step S255 that the remaining transmission amount is 0 bytes, the process proceeds to step S263, and the I3C slave 13 transmits a signal (symbol 2 ⁇ 3 times) indicating the end of transfer.
  • the I3C slave 13 transmits a signal (symbol 2 ⁇ 3 times) indicating the end of transfer.
  • the TSL / TSP mode unlike the DDR mode, no CRC word is transmitted.
  • step S251 determines whether the current transfer remaining amount is 0 bytes. If it is determined in step S251 that the current transfer remaining amount is 0 bytes, the process proceeds to step S264. That is, in this case, since the CCI protocol is violated, the I3C slave 13 starts driving the data signal line 14-1 and the clock signal line 14-2 in step S264, and in step S265, NACK (symbol 2 ⁇ 3 Times). In the TSL / TSP mode, the NACK format is different from the DDR mode.
  • step S266 After step S263 or S265, the process proceeds to step S266.
  • step S66 after the I3C slave 13 stops driving the data signal line 14-1 and the clock signal line 14-2, the TSL / TSP read transfer process is terminated, and the process proceeds to step S248 in FIG. In TSL / TSP mode, the turnaround procedure is different from DDR mode.
  • FIG. 24 is a flowchart illustrating the TSL / TSP write transfer process performed in step S245 of FIG.
  • step S271 in the I3C slave 13, the data receiving unit 32 receives data and parity transmitted from the I3C master 12.
  • the TSL / TSP mode unlike the DDR mode, no preamble is transmitted.
  • step S272 the I3C slave 13 determines whether or not an error has occurred in the data received in step S271.
  • error detection conditions are different from those in DDR mode. For example, when a parity error is detected, or when a symbol 2 ⁇ 2 or more is received outside a data word boundary, an error occurs in data. It is determined that it has occurred.
  • step S272 If it is determined in step S272 that no error has occurred in the data, the process proceeds to step S273, and the CCI layer processing unit 62 receives the data received by the data receiving unit 32 in step S271, that is, the I3C master 12 Get the sent index.
  • step S274 the I3C slave 13 determines whether or not data transmitted from the I3C master 12 has been received.
  • step S274 If it is determined in step S274 that data transmitted from the I3C master 12 has been received, the process proceeds to step S275, and the data receiving unit 32 receives data and parity transmitted from the I3C master 12.
  • step S276 the I3C slave 13 determines whether an error has occurred in the data received in step S275. If it is determined that no error has occurred, the process proceeds to step S277. move on.
  • step S277 the CCI layer processing unit 62 acquires the data received by the data receiving unit 32 in step S275, that is, the transfer length information transmitted by the I3C master 12, as the remaining transfer amount.
  • step S278 the I3C slave 13 determines whether data transmitted from the I3C master 12 has been received.
  • TSL / TSP mode unlike the DDR mode, no preamble is transmitted.
  • step S278 If it is determined in step S278 that the I3C slave 13 has received data, the process proceeds to step S279, and a write process (FIG. 25) is performed.
  • step S278 determines that the read is random.
  • step S274 if it is determined in step S274 that the data transmitted from the I3C master 12 has not been received, the process proceeds to step S281. That is, in this case, since the CCI protocol is violated, the CCI layer processing unit 62 sets the remaining transfer amount to 0 in step S281. In the TSL / TSP mode, unlike the DDR mode, no CRC word is transmitted.
  • step S272 or S276 determines whether an error has occurred in the received data. If it is determined in step S272 or S276 that an error has occurred in the received data, the process proceeds to step S282.
  • step S282 the I3C slave 13 notifies the CCI layer processing unit 62 of an error, and in step S283, the CCI layer processing unit 62 sets the remaining transfer amount to 0.
  • step S279 the TSL / TSP write transfer process is terminated, and the process proceeds to step S248 of FIG.
  • FIG. 25 is a flowchart for explaining the write process performed in step S279 of FIG.
  • step S291 in the I3C slave 13, the data receiving unit 32 receives data and parity transmitted from the I3C master 12.
  • step S292 the I3C slave 13 determines whether an error has occurred in the data received in step S291.
  • error detection conditions are different from those in DDR mode. For example, when a parity error is detected, or when a symbol 2 ⁇ 2 or more is received outside a data word boundary, an error occurs in data. It is determined that it has occurred.
  • step S292 determines in step S292 that no error has occurred in the data
  • the process proceeds to step S293, and the CCI layer processing unit 62 has received the data normally. It is determined that the transfer is started.
  • steps S294 through S301 the same processing as in steps S224 through S231 in FIG. 21 is performed, and then in step S302, the I3C slave 13 determines whether or not the data transmitted from the I3C master 12 has been received. .
  • the TSL / TSP mode unlike the DDR mode, no preamble is transmitted.
  • step S302 If it is determined in step S302 that the I3C slave 13 has received data, the process returns to step S291, and the same process is repeated thereafter.
  • step S302 determines that the I3C slave 13 has not received data. If it is determined in step S302 that the I3C slave 13 has not received data, the process proceeds to step S303. Then, the CCI layer processing unit 62 determines that the write transfer is to be terminated in step S303 because no data is transmitted, and sets the remaining transfer amount to 0 in step S304.
  • step S305 the I3C slave 13 notifies the CCI layer processing unit 62 of an error, and in step S306, the CCI layer processing unit 62 sets the remaining transfer amount to zero.
  • step S304 or S306 the write process is terminated, and the process proceeds to step S248 of FIG.
  • the controlled device 61 can perform the register R / W transfer process in the TSL / TSP mode.
  • FIG. 26 shows an example of processing when an error occurs when data is continuously read in the read transfer processing in the TSL / TSP mode.
  • the I3C slave 13 when the I3C slave 13 detects any error, the I3C slave 13 does not receive any HDR until the HDR end command (HDR_Exit) or the HDR restart command (HDR_Restart) is received. It is stipulated that communication is resumed when communication is ignored and either one is detected.
  • the I3C slave 13 After that, the I3C slave 13 returns the communication by receiving the HDR restart command, and transfers the read command transmitted following the HDR restart command to the CCI layer processing unit 62.
  • the CCI layer processing unit 62 does not grasp the index and the transfer length information, a state occurs in which it is not known where to read data.
  • the I3C slave 13 notifies the CCI layer processing unit 62 of the detection of the error (for example, step S217 in FIG. 20 or step S282 in FIG. 24). Stipulated in In response to this error notification, the CCI layer processing unit 62 is defined to set the transfer remaining amount to 0 (for example, step S218 in FIG. 20 or step S283 in FIG. 24).
  • the CCI layer processing unit 62 receives the read command when the index and the transfer length information cannot be recognized due to the occurrence of an error, for example, the transfer remaining amount is determined to be 0. It becomes. Therefore, after the I3C slave 13 detects an error, the CCI layer processing unit 62 receives a combination of the HDR restart command and the write command (HDR_Restart + TSL / TSP_Cmd (W)) or until an HDR end command is received. Any communication can be ignored.
  • the controlled device 61 can avoid writing data with a possibility of error to the register and reading out data with a possibility of error from the register, and the communication is unstable due to such an error. Therefore, communication can be performed more reliably.
  • the processes described with reference to the flowcharts described above do not necessarily have to be processed in chronological order in the order described in the flowcharts, but are performed in parallel or individually (for example, parallel processes or objects). Processing).
  • the program may be processed by one CPU, or may be distributedly processed by a plurality of CPUs.
  • the above-described series of processing can be executed by hardware or can be executed by software.
  • a program constituting the software executes various functions by installing a computer incorporated in dedicated hardware or various programs.
  • the program is installed in a general-purpose personal computer from a program recording medium on which the program is recorded.
  • FIG. 27 is a block diagram showing an example of the hardware configuration of a computer that executes the above-described series of processing by a program.
  • a CPU Central Processing Unit
  • ROM Read Only Memory
  • RAM Random Access Memory
  • EEPROM Electrically Erasable Memory and Programmable Read Only Memory
  • the CPU 101 loads the program stored in the ROM 102 and the EEPROM 104 to the RAM 103 via the bus 105 and executes the program, thereby performing the above-described series of processing.
  • the program executed by the computer can be written in the ROM 102 in advance, and can be installed or updated in the EEPROM 104 from the outside via the input / output interface 106.
  • a communication device for performing communication via a bus Communication is performed by the first communication device having communication initiative and at least one second communication device that performs communication according to the control by the first communication device,
  • the first communication device is: An acquisition unit that acquires from the second communication device a maximum transfer length indicating a maximum transfer length that can be transferred in one data transfer by the second communication device;
  • a transmission / reception control unit for controlling transmission / reception of data so that a data length of data transferred in one data transfer is equal to or less than the maximum transfer length when performing data transfer with the second communication device;
  • a communication apparatus comprising: a transmission unit that transmits transfer length information indicating a data length of data to be transferred prior to data transfer of the data.
  • the transmission / reception control unit When the transmission / reception control unit is requested to transfer data having a data length greater than or equal to the maximum transfer length, the transmission / reception control unit performs data transfer by dividing the data requested to be transferred to the maximum transfer length or less.
  • the communication device wherein the transmission unit transmits the transfer length information indicating a data length of data divided by the transmission / reception control unit.
  • the acquisition unit acquires a maximum write length that is the maximum transfer length in the write transfer by the second communication device,
  • the transmission / reception control unit When the transmission / reception control unit is requested to transfer data having a data length longer than the maximum write length, the transmission / reception control unit divides the requested data into the maximum write length or less and divides the data into a plurality of times.
  • Data transfer to send data The communication device according to (1) or (2), wherein the transmission unit transmits the transfer length information indicating a data length of data divided by the transmission / reception control unit for each transfer of the data.
  • the acquisition unit acquires a maximum read length that is the maximum transfer length in the read transfer by the second communication device,
  • the transmission / reception control unit When the transmission / reception control unit is requested to transfer data having a data length greater than or equal to the maximum read length, the transmission / reception control unit divides the requested data into the maximum read length or less and divides the data into multiple times.
  • Data transfer to send data The communication device according to any one of (1) to (3), wherein the transmission unit transmits the transfer length information indicating a data length of the data divided by the transmission / reception control unit for each transfer of the data. .
  • the acquisition unit acquires a maximum read length that is the maximum transfer length in the read transfer by the second communication device
  • the transmission / reception control unit When the transmission / reception control unit is requested to transfer data having a data length greater than or equal to the maximum read length, the transmission / reception control unit divides the requested data into the maximum read length or less and divides the data into multiple times.
  • Data transfer to send data The communication device according to any one of (1) to (3), wherein the transmission unit transmits the transfer length information indicating a data length of the entire data requested to be transferred only once.
  • the second communication device is: When detecting the occurrence of an error that can not normally receive at least the transfer length information, an error notification unit for notifying the occurrence of the error to a processing unit that performs processing in an upper layer, The upper layer ignores any communication until a combination of a command for instructing restart of communication and a command for instructing writing of data is received or a command for instructing termination of communication is received.
  • the communication device according to any one of (1) to (5).
  • a communication method for performing communication via a bus Communication is performed by the first communication device having communication initiative and at least one second communication device that performs communication according to the control by the first communication device,
  • the first communication device is: Obtaining a maximum transfer length indicating the maximum transfer length transferable in one data transfer by the second communication device from the second communication device;
  • a communication method including a step of transmitting transfer length information indicating a data length of data to be transferred.
  • the first communication device is: Obtaining a maximum transfer length indicating the maximum transfer length transferable in one data transfer by the second communication device from the second communication device;
  • a program for causing a computer to execute a communication process including a step of transmitting transfer length information indicating a data length of data to be transferred prior to transferring the data.
  • a communication system in which communication is performed by a first communication device having the initiative of communication via a bus and at least one second communication device that performs communication according to control by the first communication device.
  • the first communication device is: An acquisition unit that acquires from the second communication device a maximum transfer length indicating a maximum transfer length that can be transferred in one data transfer by the second communication device;
  • a transmission / reception control unit for controlling transmission / reception of data so that a data length of data transferred in one data transfer is equal to or less than the maximum transfer length when performing data transfer with the second communication device;
  • a communication system comprising: a transmission unit that transmits transfer length information indicating a data length of data to be transferred prior to data transfer of the data.

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Abstract

本開示は、より確実に通信を行うことができるようにする通信装置、通信方法、プログラム、および、通信システムに関する。 I3Cマスタは、I3Cスレーブから最大リード長および最大ライト長を受信する。そして、I3Cスレーブに対してデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が最大リード長および最大ライト長以下となるようにデータの送受信を制御するとともに、データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信する。本技術は、例えば、バスＩＦに適用できる。

Description

通信装置、通信方法、プログラム、および、通信システム
　本開示は、通信装置、通信方法、プログラム、および、通信システムに関し、特に、より確実に通信を行うことができるようにした通信装置、通信方法、プログラム、および、通信システムに関する。
　従来、各種のデバイスにおけるレジスタを制御するためのバスＩＦ（Interface）としてCCI（Camera Control Interface）が広く使用されており、CCIでは、物理層にI2C（Inter-Integrated Circuit）規格が採用されている。
　例えば、CCIでは、データ転送を開始する際に、システムコントローラから被制御デバイスに対し、データの読み出しまたは書き込みが行われる対象となるレジスタの先頭アドレス（Index）が予め通知される。その上で、システムコントローラは、１バイトのデータ転送を行う度に、所望のデータ量の読み出しまたは書き込みがレジスタに対して行われたか否かを判定する。そして、システムコントローラが、所望のデータ量の読み出しまたは書き込みがレジスタに対して行われたと判定した場合に、データ転送を終了する制御が行われる。
　例えば、特許文献１には、マスタデバイスが、スレーブデバイスのアドレスとライト指示とライト対象のレジスタアドレスとライトデータとをI2Cバスへシリアルに出力することにより、スレーブデバイスがレジスタに対するライトを行う技術が開示されている。
特開２０１６－０１８３１９号公報
　上述したように、CCIでは、物理層にI2C規格が採用されている。このため、伝送レートが最大１Mbpsと低速であることより、さらなる高速化を実現することが求められていた。そこで、次世代の規格として、伝送レートが最大37.5Mbpsと高速なI3C（Improved Inter Integrated Circuit）の規定が策定され、その改定が進められている。また、物理層にI3Cを使用した新たなCCIの検討も行われている。
　ところで、I3CのHDRモードにおいて、データ転送において転送するデータのデータ長（バイト数）を含んだフレーム構成を採用することを検討したとき、新たなCCIとI3Cとの間で競合が発生することが懸念され、通信を正常に行うことができなくなる恐れがある。
　本開示は、このような状況に鑑みてなされたものであり、より確実に通信を行うことができるようにするものである。
　本開示の一側面の通信装置は、バスを介して通信を行う通信装置であって、通信の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う少なくとも１台以上の第２の通信装置とにより通信が行われ、前記第１の通信装置は、前記第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長を、前記第２の通信装置から取得する取得部と、前記第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が前記最大転送長以下となるようにデータの送受信を制御する送受信制御部と、前記データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信する送信部とを備える。
　本開示の一側面の通信方法またはプログラムは、バスを介して通信を行う通信方法であって、通信の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う少なくとも１台以上の第２の通信装置とにより通信が行われ、前記第１の通信装置は、前記第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長を、前記第２の通信装置から取得し、前記第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が前記最大転送長以下となるようにデータの送受信を制御し、前記データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信するステップを含む。
　本開示の一側面の通信システムは、バスを介した通信の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う少なくとも１台以上の第２の通信装置とにより通信が行われる通信システムであって、前記第１の通信装置は、前記第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長を、前記第２の通信装置から取得する取得部と、前記第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が前記最大転送長以下となるようにデータの送受信を制御する送受信制御部と、前記データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信する送信部とを備える。
　本開示の一側面においては、第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長が、第２の通信装置から取得され、第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が最大転送長以下となるようにデータの送受信が制御され、そのデータをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報が送信される。
　本開示の一側面によれば、より確実に通信を行うことができる。
本技術を適用したバスＩＦの一実施の形態の構成例を示すブロック図である。 I3Cマスタを実装したシステムコントローラの構成例を示すブロック図である。 I3Cスレーブを実装した被制御デバイスの構成例を示すブロック図である。 DDRモードでのフォーマットを示す図である。 TSL/TSPモードでのフォーマットを示す図である。 I3Cマスタにおいて行われる処理を説明するフローチャートである。 DDRモードでデータを分割して転送するリード転送処理におけるフォーマットを示す図である。 TSL/TSPモードでデータを分割して転送するリード転送処理におけるフォーマットを示す図である。 システムコントローラにおいて実行されるデータ転送処理を説明するフローチャートである。 DDRモードによるレジスタR/W転送処理を説明するフローチャートである。 DDRリード転送処理を説明するフローチャートである。 DDRモードでのHDRライト転送処理を説明するフローチャートである。 DDRライト転送処理を説明するフローチャートである。 TSL/TSPモードによるレジスタR/W転送処理を説明するフローチャートである。 TSL/TSPリード転送処理を説明するフローチャートである。 TSL/TSPリードでのHDRライト転送処理を説明するフローチャートである。 TSL/TSPライト転送処理について説明するフローチャートである。 DDRモードのときに被制御デバイスにおいて実行されるデータ転送処理を説明するフローチャートである。 DDRリード転送処理を説明するフローチャートである。 DDRライト転送処理を説明するフローチャートである。 ライト処理を説明するフローチャートである。 TSL/TSPモードのときに被制御デバイスにおいて実行されるデータ転送処理を説明するフローチャートである。 TSL/TSPリード転送処理を説明するフローチャートである。 TSL/TSPライト転送処理を説明するフローチャートである。 ライト処理を説明するフローチャートである。 I3CスレーブおよびCCIレイヤ処理部によるエラー対策について説明する図である。 本技術を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　＜バスＩＦの構成例＞
　図１は、本技術を適用したバスＩＦの一実施の形態の構成例を示すブロック図である。
　図１に示されているバスＩＦ１１は、I3Cマスタ１２と３台のI3Cスレーブ１３－１乃至１３－３とが、データ信号線１４－１およびクロック信号線１４－２を介して接続されて構成されており、I3Cの規格に準じた通信を行うことができる。
　I3Cマスタ１２は、バスＩＦ１１における制御の主導権を有しており、データ信号線１４－１およびクロック信号線１４－２を介して、I3Cスレーブ１３－１乃至１３－３と通信を行うことができる。
　I3Cスレーブ１３－１乃至１３－３は、I3Cマスタ１２による制御に従って、データ信号線１４－１およびクロック信号線１４－２を介して、I3Cマスタ１２と通信を行うことができる。なお、I3Cスレーブ１３－１乃至１３－３は、それぞれ同様に構成されており、以下、それらを区別する必要がない場合、単にI3Cスレーブ１３と称し、I3Cスレーブ１３を構成する各ブロックについても同様とする。
　データ信号線１４－１およびクロック信号線１４－２は、I3Cマスタ１２およびI3Cスレーブ１３の間で信号を伝送するのに用いられる。例えば、バスＩＦ１１では、データ信号線１４－１を介して、１ビットずつ逐次的にシリアルデータ（SDA：Serial Data）が伝送され、クロック信号線１４－２を介して、所定の周波数のシリアルクロック（SCL：Serial Clock）が伝送される。
　I3Cマスタ１２は、データ送信部２１、データ受信部２２、コマンド送信部２３、モード制御部２４、および送受信制御部２５を備えており、これらの各ブロックは、回路やモジュールなどにより構成される。
　データ送信部２１は、データ信号線１４－１およびクロック信号線１４－２を介して、I3Cスレーブ１３にデータを送信する。例えば、データ送信部２１は、クロック信号線１４－２を駆動することにより送信するシリアルクロックのタイミングに合わせて、データ信号線１４－１に対する駆動を行う（電位をＨレベルまたはＬレベルに切り替える）ことにより、I3Cスレーブ１３にデータを送信することができる。
　データ受信部２２は、データ信号線１４－１およびクロック信号線１４－２を介して、I3Cスレーブ１３から送信されてくるデータを受信する。例えば、データ受信部２２は、クロック信号線１４－２のシリアルクロックのタイミングに合わせて、I3Cスレーブ１３がデータ信号線１４－１に対する駆動を行うことによって、I3Cスレーブ１３から送信されてくるデータを受信することができる。
　コマンド送信部２３は、データ送信部２１と同様に、データ信号線１４－１およびクロック信号線１４－２を介して、I3Cスレーブ１３に対し、後述するような各種のコマンドを送信する。
　モード制御部２４は、上位層（例えば、後述する図２のCCIレイヤ処理部４２）からの要求に従って、I3Cの規格で規定されている複数の転送モードのうち、いずれかを選択し、その選択した転送モードで通信を行うように送受信制御部２５に対する制御を行う。
　例えば、バスＩＦ１１では、データの転送レートに応じて、通常の転送レートでデータ転送を行うSDR（Standard Data Rate）モードと、SDRモードよりも高い転送レートでデータ転送を行うHDR（High Data Rate）モードとが規定されている。また、HDRモードでは、DDR（Double Data Rate）モード、TSP(Ternary Symbol Pure-Bus)モード、および、TSL(Ternary Symbol Legacy-inclusive-Bus)モードの３つの転送モードが規格で定義されている。
　従って、モード制御部２４は、SDRモード、DDRモード、TSPモード、および、TSLモードのいずれかを選択し、その選択した転送モードで通信を行うように送受信制御部２５に対する制御を行う。
　送受信制御部２５は、モード制御部２４により選択された転送モードで、上位層からの要求に従って、データ送信部２１およびデータ受信部２２によるデータの送受信や、コマンド送信部２３によるコマンドの送信などを制御する。
　このようにI3Cマスタ１２は構成されており、必要に応じて転送モードを切り替えて、例えば、レジスタに書き込ませるデータをデータ送信部２１により送信させたり、レジスタから読み出させるデータをデータ受信部２２により受信させたりすることができる。
　I3Cスレーブ１３は、データ送信部３１、データ受信部３２、コマンド解釈部３３、モード制御部３４、および送受信制御部３５を備えており、これらの各ブロックは、回路やモジュールなどにより構成される。
　データ送信部３１は、データ信号線１４－１およびクロック信号線１４－２を介して、I3Cマスタ１２にデータを送信する。例えば、データ送信部３１は、I3Cマスタ１２により駆動されるクロック信号線１４－２のシリアルクロックのタイミングに合わせて、データ信号線１４－１に対する駆動を行うことにより、I3Cマスタ１２にデータを送信することができる。
　データ受信部３２は、データ信号線１４－１およびクロック信号線１４－２を介して、I3Cマスタ１２から送信されてくるデータを受信する。例えば、データ受信部３２は、クロック信号線１４－２のシリアルクロックのタイミングに合わせて、I3Cマスタ１２がデータ信号線１４－１に対する駆動を行うことによって、I3Cマスタ１２から送信されてくるデータを受信することができる。
　コマンド解釈部３３は、I3Cマスタ１２のコマンド送信部２３からデータ信号線１４－１およびクロック信号線１４－２を介して送信されてくるコマンドを受信し、そのコマンドを解釈して、コマンドによる指示に基づいた各種の処理を行う。例えば、コマンド解釈部３３は、HDRモードによる通信の開始を指示するコマンドを受信した場合、モード制御部３４に対してHDRモードによる通信が開始されることを通知する処理を行う。また、コマンド解釈部３３は、データの書き込みを指示するコマンドまたはデータの読み出しを指示するコマンドを受信した場合、送受信制御部３５に対して、データの書き込みまたは読み出しを行うことを通知する処理を行う。
　モード制御部３４は、コマンド解釈部３３が受信したコマンドによる指示に従って、I3Cマスタ１２のモード制御部２４と同様に、SDRモード、DDRモード、TSPモード、および、TSLモードのいずれかを選択する。そして、モード制御部３４は、その選択した転送モードで通信を行うように送受信制御部２５に対する制御を行う。
　送受信制御部３５は、モード制御部２４により選択された転送モードで、コマンド解釈部３３が受信したコマンドに従って、データ送信部３１およびデータ受信部３２によるデータの送受信を制御する。
　このようにI3Cスレーブ１３は構成されており、I3Cマスタ１２による制御に応じて転送モードを切り替えて、例えば、レジスタから読み出すデータをデータ送信部３１により送信させたり、レジスタに書き込むデータをデータ受信部３２に受信させたりすることができる。
　以上のように構成されるI3Cマスタ１２およびI3Cスレーブ１３は、それぞれシステムコントローラおよび被制御デバイスに実装され、それらが行う通信における物理層での処理を実行することができる。
　図２は、図１のI3Cマスタ１２を実装したシステムコントローラの構成例を示すブロック図である。
　図２に示すシステムコントローラ４１は、データ信号線１４－１およびクロック信号線１４－２に接続されているI3Cマスタ１２の他、CCIレイヤ処理部４２、CPU４３、および内部バス４４を備えて構成されている。また、図示するように、I3Cマスタ１２は、I3Cマスタ１２より上位の処理を行うCCIレイヤ処理部４２に接続され、CCIレイヤ処理部４２は、内部バス４４を介して、システムコントローラ４１全体の制御を行うCPU４３に接続される。
　CCIレイヤ処理部４２は、レジスタアドレス管理部５１、転送長情報保持部５２、ライト転送終了制御部５３、無効データ処理部５４、および転送長情報送信部５５を備えて構成される。
　レジスタアドレス管理部５１は、図１のバスＩＦ１１に接続されている各レジスタのアドレスを管理する。
　転送長情報保持部５２は、I3Cスレーブ１３との間で行うデータ転送において転送するデータのデータ長（バイト数）を示す転送長情報（Length）を保持する。
　ライト転送終了制御部５３は、I3Cマスタ１２からI3Cスレーブ１３に転送したデータをレジスタに書き込むライト転送を終了する際の制御を行う。
　無効データ処理部５４は、例えば、データを転送する際の最低単位である１ワードが、２バイト（16bit）として規定されているHDRモードにおいて、奇数バイトのデータを転送する際に利用されるダミーデータを付加したり、削除したりする処理を行う。
　転送長情報送信部５５は、転送長情報保持部５２に保持されている転送長情報を、I3Cマスタ１２を介してI3Cスレーブ１３に送信させる。
　図３は、図１のI3Cスレーブ１３を実装した被制御デバイスの構成例を示すブロック図である。
　図３に示す被制御デバイス６１は、データ信号線１４－１およびクロック信号線１４－２に接続されているI3Cスレーブ１３の他、CCIレイヤ処理部６２、デバイス制御部６３、および内部バス６４を備えて構成されている。また、図示するように、I3Cスレーブ１３は、I3Cスレーブ１３より上位の処理を行うCCIレイヤ処理部６２に接続され、CCIレイヤ処理部６２は、内部バス６４を介して、被制御デバイス６１全体の制御を行うデバイス制御部６３に接続される。
　CCIレイヤ処理部６２は、レジスタアドレス管理部７１、レジスタR/W（Read/Write）制御部７２、リード転送終了制御部７３、無効データ処理部７４、および転送長情報保持部７５を備えて構成される。
　レジスタアドレス管理部７１は、被制御デバイス６１に備えられているレジスタのアドレスを管理する。
　レジスタR/W制御部７２は、I3Cマスタ１２からI3Cスレーブ１３に転送されてくるデータをレジスタに書き込む制御、および、I3Cスレーブ１３からI3Cマスタ１２に送信するためにレジスタからデータを読み出す制御を行う。
　リード転送終了制御部７３は、レジスタから読み出したデータをI3Cスレーブ１３からI3Cマスタ１２に転送するリード転送を終了する際の制御を行う。
　無効データ処理部７４は、HDRモードにおいて、奇数バイトのデータを転送する際に利用される無効データを付加したり、削除したりする処理を行う。
　転送長情報保持部７５は、I3Cマスタ１２との間でデータ転送を行う際に、I3Cマスタ１２から送信されてくる転送長情報（Length）を保持する。
　そして、デバイス制御部６３は、例えば、CCIレイヤ処理部６２のレジスタR/W制御部７２による制御に従って、I3Cスレーブ１３が受信したデータをステートレジスタへ書き込む制御を行う。また、デバイス制御部６３は、例えば、I3Cスレーブ１３により送信させるデータをステートレジスタから読み出す制御を行い、CCIレイヤ処理部６２のレジスタR/W制御部７２による制御に従って、そのデータが送信される。
　以上のように構成されるシステムコントローラ４１および被制御デバイス６１では、例えば、レジスタへ書き込むデータをシステムコントローラ４１から被制御デバイス６１へ転送したり、レジスタから読み出したデータを被制御デバイス６１からシステムコントローラ４１へ転送したりすることができる。
　＜データ転送の第１の処理例＞
　図４乃至図６を参照して、バスＩＦ１１においてデータを転送する第１のデータ転送処理の一例について説明する。
　図４は、転送モードがDDRモードである場合に、I3Cマスタ１２とI3Cスレーブ１３との間で送受信される信号のフォーマットを示している。図４の上側には、レジスタから読み出したデータをI3Cスレーブ１３からI3Cマスタ１２へ転送するリード転送処理を行う際のフォーマットが示されている。図４の下側には、レジスタに書き込むデータをI3Cマスタ１２からI3Cスレーブ１３へ転送するライト転送処理を行う際のフォーマットが示されている。
　リード転送処理を行う場合、まず、I3Cマスタ１２は、HDRモードによる通信の開始またはリスタートを指示するコマンド（ENTHDR or HDR_Restart）を送信する。続いて、I3Cマスタ１２は、レジスタから読み出して転送するデータのデータ長をI3Cスレーブ１３に通知するための書き込みを行うことを指示するライトコマンド（DDR_Cmd(W)）を送信する。そして、I3Cマスタ１２は、ライトコマンドに続いて、データの読み出しを開始する先頭のアドレスを通知するインデックス（Index）、転送するデータのデータ長を示す転送長情報（Length）、および、CRC（Cyclic Redundancy Check）ワードを送信する。その後、I3Cマスタ１２は、HDRモードによる通信のリスタートを指示するコマンド（HDR_Restart）を送信し、データの読み出しを指示するリードコマンド（DDR_Cmd(R)）を送信する。
　これに応じて、I3Cスレーブ１３は、インデックスに従ったアドレスの先頭から順に、DDRモードにおける１ワード（16bit）ごとにデータを転送し、転送長情報に従った読み込みバイト数のデータを送信し終わると、CRCワードを送信する。その後、I3Cマスタ１２は、HDRモードによる通信のリスタートまたは終了を指示するコマンド（HDR_Restart or HDR_Exit）を送信する。
　ライト転送処理を行う場合、まず、I3Cマスタ１２は、HDRモードによる通信の開始またはリスタートを指示するコマンド（ENTHDR or HDR_Restart）を送信する。続いて、I3Cマスタ１２は、データの書き込みを指示する書き込みコマンド（DDR_Cmd(W)）、データの書き込みを開始する先頭のアドレスを通知するインデックス（Index）、および、転送するデータのデータ長を示す転送長情報（Length）を送信する。そして、I3Cマスタ１２は、インデックスに従ったアドレスの先頭から順に、DDRモードにおける１ワード（16bit）ごとにデータを転送し、転送長情報に従った書き込みバイト数のデータを送信し終わると、CRCワードを送信する。その後、I3Cマスタ１２は、HDRモードによる通信のリスタートまたは終了を指示するコマンド（HDR_Restart or HDR_Exit）を送信する。
　図５は、転送モードがTSLモードまたはTSPモードである場合に、I3Cマスタ１２とI3Cスレーブ１３との間で送受信される信号のフォーマットを示している。図５の上側には、レジスタから読み出したデータをI3Cスレーブ１３からI3Cマスタ１２へ転送するリード転送処理を行う際のフォーマットが示されている。図５の下側には、レジスタに書き込むデータをI3Cマスタ１２からI3Cスレーブ１３へ転送するライト転送処理を行う際のフォーマットが示されている。
　ここで、TSLモードまたはTSPモードは、図４に示したCRCワードの送信が行われない点でDDRモードとは異なっており、その他の点で共通するフォーマットとなっている。
　このように、第１のデータ転送処理では、データを転送する際に、I3Cスレーブ１３からI3Cマスタ１２に転送長情報が送信される。そして、その転送長情報は、システムコントローラ４１側では、CCIレイヤ処理部４２の転送長情報保持部５２に保持され、被制御デバイス６１側では、CCIレイヤ処理部６２の転送長情報保持部７５に保持される。
　これにより、例えば、転送が要求されたデータのデータ長が奇数バイトであった場合、１バイトのダミーデータを付加して転送しても、転送長情報に基づいて、そのダミーデータを認識して破棄することができる。これにより、データを転送する際の最低単位である１ワードが２バイト（16bit）であっても、奇数バイトのデータの転送を確実に行うことができる。
　ところで、I3Cでは、１回あたりのリード転送において転送可能なバイト数の上限（以下、最大リード長（MRL：Max Read Length）と称する）が規定されている。同様に、I3Cでは、１回あたりのライト転送において転送可能な最大のバイト数の上限（以下、最大ライト長（MWL：Max Write Lengthと称する）が規定されている。通常、最大リード長および最大ライト長は、被制御デバイス６１それぞれの実装上の都合によって設計時点で固定値とする他、例えば、他とリソースをシェアしている場合などには可変とすることができる。
　例えば、I3Cマスタ１２は、CCIレイヤ処理部４２からデータ転送が要求されたデータのデータ長が、最大リード長または最大ライト長より長い場合には、最大リード長または最大ライト長以下となるようにデータを分割して転送する制御を行う。
　図６は、I3Cマスタ１２において行われる処理について説明するフローチャートである。
　ステップＳ１１において、I3Cマスタ１２は、バスＩＦ１１に接続されている各I3Cスレーブ１３に対して、それぞれのI3Cスレーブ１３の最大リード長および最大ライト長の送信を指示するコマンド（GETMWL/MRL）を送信する。そして、I3Cマスタ１２は、そのコマンドに応じて、それぞれのI3Cスレーブ１３から送信されてくる最大リード長および最大ライト長を取得する。
　ステップＳ１２において、I3Cマスタ１２は、ステップＳ１１で取得した各I3Cスレーブ１３の最大リード長または最大ライト長を調整する必要があるか否かを判定する。例えば、I3Cマスタ１２は、CCIレイヤ処理部４２からデータ転送が要求されることが想定されるデータのデータ長と、I3Cスレーブ１３の最大リード長および最大ライト長それぞれと比較する。そして、I3Cマスタ１２は、I3Cスレーブ１３の最大リード長および最大ライト長の少なくとも一方が、想定されるデータのデータ長以下である場合、想定されるデータのデータ長以下の最大リード長または最大ライト長を調整する必要があると判定する。また、I3Cマスタ１２は、例えば、I3Cマスタ１２自身の最大リード長および最大ライト長を、想定されるデータのデータ長として比較を行ってもよい。
　ステップＳ１２において、I3Cマスタ１２が、I3Cスレーブ１３の最大リード長または最大ライト長を調整する必要があると判定した場合、処理はステップＳ１３に進む。
　ステップＳ１３において、I3Cマスタ１２は、調整する必要があると判定されたI3Cスレーブ１３の最大リード長または最大ライト長を調整し、調整後の最大リード長および最大ライト長を設定するコマンド（SETMWL/MRL）をI3Cスレーブ１３に送信する。例えば、I3Cマスタ１２は、CCIレイヤ処理部４２からデータ転送が要求されることが想定されるデータのデータ長以下であるI3Cスレーブ１３の最大リード長または最大ライト長を、その想定されるデータのデータ長となるように調整する。また、I3Cマスタ１２は、例えば、I3Cマスタ１２自身の最大リード長および最大ライト長となるように、I3Cスレーブ１３の最大リード長または最大ライト長を調整してもよい。
　ステップＳ１３の処理後、または、ステップＳ１２においてI3Cスレーブ１３の最大リード長または最大ライト長を調整する必要がないと判定された場合、処理はステップＳ１４に進む。
　ステップＳ１４において、I3Cマスタ１２は、上位層であるCCIレイヤ処理部４２からデータ転送が要求されるのを待機し、データ転送の要求があると受信する。
　ステップＳ１５において、I3Cマスタ１２は、ステップＳ１４でCCIレイヤ処理部４２からデータ転送が要求されたデータのデータ長が、データ転送を行う対象のI3Cスレーブ１３の最大リード長または最大ライト長より長いか否かを判定する。例えば、ステップＳ１３においてI3Cスレーブ１３の最大リード長または最大ライト長が調整されていた場合には、調整後の最大リード長または最大ライト長に基づいて判定が行われる。
　ステップＳ１５において、I3Cマスタ１２が、データ転送が要求されたデータのデータ長が、データ転送を行う対象のI3Cスレーブ１３の最大リード長または最大ライト長より長いと判定した場合、処理はステップＳ１６に進む。ステップＳ１６において、I3Cマスタ１２は、データ転送が要求されたデータを、データ転送を行う対象のI3Cスレーブ１３の最大リード長または最大ライト長以下の長さに分割して、リード転送処理またはライト転送処理を行う。
　一方、ステップＳ１５において、I3Cマスタ１２が、データ転送が要求されたデータのデータ長が、データ転送を行う対象のI3Cスレーブ１３の最大リード長または最大ライト長より長くない（最大リード長または最大ライト長以下の長さである）と判定した場合、処理はステップＳ１７に進む。ステップＳ１７において、I3Cマスタ１２は、データを分割することなく、通常のリード転送処理またはライト転送処理を行う。
　ステップＳ１６またはＳ１７の処理後、処理はステップＳ１４に戻り、I3Cマスタ１２は、上位層であるCCIレイヤ処理部４２からデータ転送が要求されるのを待機して、以下、同様の処理が繰り返して行われる。
　このように、I3Cマスタ１２は、I3Cスレーブ１３に設定されている最大リード長または最大ライト長より長いデータのデータ転送が要求された場合、そのデータを分割して転送することができる。
　即ち、システムコントローラ４１では、I3Cマスタ１２が、I3Cスレーブ１３の最大リード長および最大ライト長を取得し、I3Cスレーブ１３とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が最大リード長および最大ライト長以下となるように、送受信制御部２５によりデータの送受信を制御することができる。そして、システムコントローラ４１では、CCIレイヤ処理部４２は、転送されるデータのデータ長を示す転送長情報に、最大リード長および最大ライト長以下のデータ長を設定して、I3Cマスタ１２は、データをデータ転送するのに先立って、その転送長情報をI3Cスレーブ１３に送信することができる。
　例えば、ステップＳ１７において通常のリード転送処理またはライト転送処理を行うとき、I3Cスレーブ１３は、CCIレイヤ処理部４２において最大リード長および最大ライト長を超えないように設定されたデータ転送を行う。
　また、ステップＳ１６において最大リード長または最大ライト長以下の長さに分割してリード転送処理またはライト転送処理を行うとき、I3Cスレーブ１３は、複数回に分けてデータを送信するようにデータ転送を行う。このとき、I3Cスレーブ１３は、例えば、データの転送ごとに転送長情報を送信することができる。または、後述するように、I3Cスレーブ１３は、リード転送処理を行う際に、転送が要求されたデータ全体のデータ長を示す転送長情報を１回だけ送信することができ、これによりオーバヘッドを低減して転送効率が低下することを回避することができる。
　ところで、最大リード長および最大ライト長の送信を指示するコマンド（GETMRL,GETMWL）に対応していないI3Cスレーブ１３が存在することも想定される。または、I3Cマスタ１２が意図せずに、最大リード長または最大ライト長を超える長さを転送長情報に設定してしまうことも想定される。
　そのため、最大ライト長より長いデータ長のデータを書き込むとき、I3Cスレーブ１３側のFIFO（First In, First Out）が溢れてしまう事態が発生する。
　このような事態に対する第１の対策として、I3Cスレーブ１３は、FIFOが溢れるまではデータを通常に書き込み、FIFOが溢れた後のデータを全て破棄し、FIFOが溢れるエラーが発生したことを示すエラーフラグ（over MWL error）を立て、クリアするまでエラーフラグを保持する。そして、I3Cスレーブ１３は、次のHDR終了コマンドまたはHDRリスタートコマンド（HDR_Exit or HDR_Restart）を受信するまでは、一切の信号を無視する。
　また、第２の対策として、I3Cスレーブ１３は、最大ライト長に達したら、I3Cスレーブ１３側から通信を中断する処理（Slave Abort）を行う。これに応じて、I3Cマスタ１２は、通信を止めて、HDR終了コマンド（HDR_Exit）により停止させたり、HDRリスタートコマンド（HDR_Restart）を発行して残りのデータの転送を継続したりすることができる。
　また、第３の対策として、I3Cスレーブ１３は、転送長情報を受信した時点で、最大ライト長を超えていることを認識することができるので、その後、すぐにI3Cスレーブ１３側から通信を中断する処理（Slave Abort）を行う。これに応じて、I3Cマスタ１２は、通信を止めて、HDR終了コマンド（HDR_Exit）により停止させたり、HDRリスタートコマンド（HDR_Restart）を発行して残りのデータの転送を継続したりすることができる。
　さらに、最大リード長より長いデータ長のデータを読み出すときにも対策を行う必要がある。
　例えば、第１の対策として、I3Cスレーブ１３は、最後までデータ転送を行うことが困難であることより、リードコマンドを受信したらすぐに、NACKを返して通信を終了させる。そして、I3Cスレーブ１３は、最大リード長より長いデータ長のデータの読み出しが指示されたことによるエラーの発生を示すエラーフラグ(over MRL error)を立て、クリアするまではエラーフラグを保持する。
　また、第２の対策として、I3Cスレーブ１３は、最大リード長の上限まで、とりあえずデータをI3Cマスタ１２に転送する。そして、最大リード長に達した時点でエラーフラグ（over MRL error）を立てて、DDRモードの場合は終了パケットであるCRCワードをI3Cマスタ１２に送り、TSP/TSLモードの場合は、データ信号線１４－１およびクロック信号線１４－２に対する駆動を停止して、バスを手放す。
　一方、I3Cマスタ１２側では、DDRモードの場合、転送長情報に示すデータ長に達する前に、CRCワードを受理した段階で、I3Cスレーブ１３がエラー（over MRL error）となったことを認識する。そして、I3Cマスタ１２は、CRCエラーが発生していなければ、その時点までのデータを受理する。
　また、I3Cマスタ１２側では、TSL/TSPモードの場合、転送長情報に示すデータ長に達する前に、データ信号線１４－１およびクロック信号線１４－２に対する駆動が行われない（トグルしない）状態を検出した段階で、I3Cスレーブ１３がエラー（over MRL error）となったことを認識する。
　そして、I3Cマスタ１２は、DDRモードおよびTSL/TSPモードのどちらであっても、I3Cスレーブ１３のエラー（over MRL error）を認識した以降では、最大リード長を超えないデータ長でHDRリード処理を行うように、データの再送信を行う。
　＜データ転送の第２の処理例＞
　図７乃至図２５を参照して、バスＩＦ１１においてデータを転送する第２のデータ転送処理について、さらに詳細に説明する。
　図７には、転送モードがDDRモードである場合に、最大リード長を超えるデータを分割して転送し、I3Cスレーブ１３からI3Cマスタ１２にデータを読み出すリード転送処理を行う際のフォーマットが示されている。なお、図７では、最大リード長が200バイトであるときに、300バイトのデータの転送が要求されたときの例が示されている。
　まず、I3Cマスタ１２は、HDRモードによる通信の開始またはリスタートを指示するコマンド（ENTHDR or HDR_Restart）を送信する。続いて、I3Cマスタ１２は、レジスタから読み出して転送するデータのデータ長をI3Cスレーブ１３に通知するための書き込みを行うことを指示するライトコマンド（DDR_Cmd(W)）を送信する。
　そして、I3Cマスタ１２は、ライトコマンドに続いて、データの読み出しを開始する先頭のアドレスを通知するインデックス（Index）、転送するデータのデータ長を示す転送長情報（Length）、および、CRCワードを送信する。その後、I3Cマスタ１２は、HDRモードによる通信のリスタートを指示するコマンド（HDR_Restart）を送信し、データの読み出しを指示するリードコマンド（DDR_Cmd(R)）を送信する。図７に示す例では、データの読み出しを開始する先頭のアドレスは０番地とされ、転送するデータのデータ長は300バイトとされており、最大リード長である200バイトごとに分割してデータが転送される。
　これに応じて、I3Cスレーブ１３は、インデックスに従って、０番地のアドレスから順に、DDRモードにおける１ワード（16bit）ごとにデータを転送し、最大リード長となる200バイトのデータを送信し終わると、CRCワードを送信する。
　その後、I3Cマスタ１２は、HDRモードによる通信のリスタートを指示するコマンド（HDR_Restart）を送信するのに続いて、データの読み出しを指示するリードコマンド（DDR_Cmd(R)）を送信する。
　このとき、I3Cスレーブ１３は、転送長情報で示された300バイトのうち、200バイトのデータを既に送信していることより、その続きとなる先頭のアドレスは200番地であって、残りの100バイトを送信する必要があると認識することができる。従って、I3Cスレーブ１３は、200番地のアドレスから順に、DDRモードにおける１ワード（16bit）ごとにデータを転送し、100バイトのデータを送信し終わると、CRCワードを送信する。
　これにより、転送が要求された300バイトのデータを読み出したことになり、I3Cマスタ１２は、HDRモードによる通信のリスタートまたは終了を指示するコマンド（HDR_Restart or HDR_Exit）を送信する。
　以上のように、I3Cマスタ１２は、リード転送処理を行う際に、上述の図４を参照して説明したように、I3Cスレーブ１３からデータを読み出す前に、インデックスおよび転送長情報を送信することにより、データの読み出しを開始する先頭のアドレスおよび転送するデータのデータ長をI3Cスレーブ１３に通知する。ここで、I3Cマスタ１２は、例えば、最大リード長を超えたデータを分割して読み出す場合には、最初に、全体のデータについてのインデックスおよび転送長情報を送信する。
　これより、I3Cマスタ１２が、連接して読み出されるデータごとにインデックスおよび転送長情報を送信しなくても、I3Cスレーブ１３において、データを送信するたびに送信残量を更新することで、連接して読み出されるデータのインデックスおよびデータ長を認識することができる。
　これにより、連接して転送されるデータごとにインデックスおよび転送長情報を送信しなくてもよく、その分だけオーバヘッドを削減することができ、データの転送効率を向上させることができる。
　図８には、転送モードがTSLモードまたはTSPモードである場合に、最大リード長を超えるデータを分割して転送し、I3Cスレーブ１３からI3Cマスタ１２にデータを読み出すリード転送処理を行う際のフォーマットが示されている。なお、図８では、図７と同様に、最大リード長が200バイトであるときに、300バイトのデータを転送する例が示されている。
　ここで、TSLモードまたはTSPモードは、図７に示したCRCワードの送信が行われない点でDDRモードとは異なっており、その他の点で共通するフォーマットとなっている。即ち、TSLモードまたはTSPモードにおいて、DDRモードと同様に、データの転送効率を向上させることができる。
　＜システムコントローラのデータ転送処理＞
　図９乃至図１７に示すフローチャートを参照して、システムコントローラ４１において実行されるデータ転送処理について説明する。
　ステップＳ２１において、I3Cマスタ１２は、バスＩＦ１１に接続されている各I3Cスレーブ１３に基づいた初期設定プロセス（例えば、上述した図６のステップＳ１１乃至Ｓ１３の処理）を行う。
　ステップＳ２２において、CCIレイヤ処理部４２は、上位層であるCPU４３からデータ転送が要求されるのを待機し、データ転送の要求があると受信する。
　ステップＳ２３において、CCIレイヤ処理部４２は、ステップＳ２２で受信したデータ転送の要求に従って、被制御デバイス６１との間でデータ転送を行う際の転送モードが、DDRモード、TSL/TSPモード、およびSDRモードのいずれであるかを判定する。
　ステップＳ２３において、CCIレイヤ処理部４２が、転送モードがDDRモードであると判定した場合、処理はステップＳ２４に進み、図１０乃至図１３を参照して後述するようにDDRモードによるレジスタR/W転送処理が行われる。
　一方、ステップＳ２３において、CCIレイヤ処理部４２が、転送モードがTSL/TSPモードであると判定した場合、処理はステップＳ２５に進み、図１４乃至図１７を参照して後述するようにTSL/TSPモードによるレジスタR/W転送処理が行われる。
　一方、ステップＳ２３において、CCIレイヤ処理部４２が、転送モードがSDRモードであると判定した場合、処理はステップＳ２６に進み、SDRモードによりレジスタR/W転送が行われる。なお、SDRモードによりレジスタR/W転送が行われる場合には、上述したような転送長情報を送受信する必要はない。
　ステップＳ２４、ステップＳ２５、またはステップＳ２６の処理後、処理はステップＳ２２に戻って、システムコントローラ４１では、以下、同様の処理が繰り返して行われる。
　次に、図１０乃至図１３を参照して、システムコントローラ４１が実行するDDRモードによるレジスタR/W転送処理（図９のステップＳ２４）について説明する。
　図１０は、DDRモードによるレジスタR/W転送処理を説明するフローチャートである。
　ステップＳ３１において、I3Cマスタ１２では、コマンド送信部２３が、バスＩＦ１１に接続されている全てのI3Cスレーブ１３に対して、HDRモードによる通信を開始して、DDRモードで通信を行うHDR開始コマンド（ENTHDR0）を送信する。
　ステップＳ３２において、CCIレイヤ処理部４２は、図９のステップＳ２２で上位層であるCPU４３からデータ転送が要求されたデータのデータ長を、被制御デバイス６１との間で転送されるデータの残り示す転送残量に設定する。
　ステップＳ３３において、CCIレイヤ処理部４２は、CPU４３により要求されたデータの転送方向が、リード転送およびライト転送のどちらであるかを判定する。
　ステップＳ３３において、CCIレイヤ処理部４２が、データの転送方向がリード転送であると判定した場合、処理はステップＳ３４に進み、図１１を参照して後述するようにDDRリード転送処理が行われる。
　一方、ステップＳ３３において、CCIレイヤ処理部４２が、データの転送方向がライト転送であると判定した場合、処理はステップＳ３５に進み、図１３を参照して後述するようにDDRライト転送処理が行われる。
　ステップＳ３４のDDRリード転送処理、または、ステップＳ３５のDDRライト転送処理の処理後、処理はステップＳ３６に進む。
　ステップＳ３６において、CCIレイヤ処理部４２は、上位層であるCPU４３から次のHDRによるデータ転送が要求されたか否かを判定する。
　ステップＳ３６において、CCIレイヤ処理部４２が、次のHDRによるデータ転送が要求されたと判定した場合、処理はステップＳ３７に進む。ステップＳ３７において、I3Cマスタ１２では、コマンド送信部２３が、HDRモードによる通信のリスタートを指示するHDRリスタートコマンドを送信する。その後、処理はステップＳ３２に戻り、以下、同様の処理が繰り返して行われる。
　一方、ステップＳ３６において、CCIレイヤ処理部４２が、次のHDRによるデータ転送が要求されていないと判定した場合、処理はステップＳ３８に進む。
　ステップＳ３８において、I3Cマスタ１２では、コマンド送信部２３が、HDRモードによる通信の終了を指示するコマンドを送信した後、DDRモードによるレジスタR/W転送処理は終了され、処理は図９のステップＳ２２に戻る。
　図１１は、図１０のステップＳ３４において行われるDDRリード転送処理を説明するフローチャートである。
　ステップＳ４１において、CCIレイヤ処理部４２は、図１０のステップＳ３２で設定した転送残量を、被制御デバイス６１に送信するデータのデータ長を示す転送長情報に設定し、転送長情報保持部５２に保持させる。
　ステップＳ４２において、I3Cマスタ１２は、レジスタから読み出して転送するデータのデータ長をI3Cスレーブ１３に通知するために、転送長情報をI3Cスレーブ１３に送信するHDRライト転送処理（図１２参照）を行う。その処理後、I3Cマスタ１２では、コマンド送信部２３が、ステップＳ４３において、HDRリスタートコマンドを送信し、ステップＳ４４において、リードコマンドを送信する。
　ステップＳ４５において、I3Cマスタ１２は、データ信号線１４－１に対する駆動を停止し、I3Cスレーブ１３がデータ信号線１４－１に対する駆動を行って信号を送信してくると、データ受信部２２により信号の受信が開始される。
　ステップＳ４６において、I3Cマスタ１２は、I3Cスレーブ１３から送信されてくる信号のプリアンブルに基づく判定を行う。ステップＳ４６において、I3Cマスタ１２が、プリアンブルに基づいて、I3Cスレーブ１３からデータが送信されてくると判定した場合、処理はステップＳ４７に進む。
　ステップＳ４７において、I3Cマスタ１２では、データ受信部２２が、I3Cスレーブ１３から送信されてくるデータおよびパリティを受信する。
　ステップＳ４８において、I3Cマスタ１２は、ステップＳ４７で受信したパリティを用いて、ステップＳ４７で受信したデータにエラーが発生しているか否かを判定する。そして、I3Cマスタ１２が、パリティエラーが発生していないと判定した場合、処理はステップＳ４９に進む。
　ステップＳ４９において、CCIレイヤ処理部４２は、現在の転送残量が、２バイト以上、１バイト、および０バイトのいずれであるかを判定する。
　ステップＳ４９において、CCIレイヤ処理部４２が、現在の転送残量が２バイト以上であると判定した場合、処理はステップＳ５０に進む。ステップＳ５０において、CCIレイヤ処理部４２は、レジスタから読み出されてI3Cスレーブ１３からI3Cマスタ１２へ転送された２バイトのデータを取得し、ステップＳ５１において、転送残量を２バイト繰り下げて更新する。
　一方、ステップＳ４９において、CCIレイヤ処理部４２が、転送残量が１バイトであると判定した場合、処理はステップＳ５２に進む。ステップＳ５２において、CCIレイヤ処理部４２では、I3Cスレーブ１３からI3Cマスタ１２へ転送されたデータの２バイトのうち、１バイトのダミーデータが無効データ処理部５４により破棄され、レジスタから読み出された１バイトのデータが取得される。その後、I3Cマスタ１２は、ステップＳ５３において、転送残量を１バイト繰り下げて更新する。
　一方、ステップＳ４９において、CCIレイヤ処理部４２が、転送残量が０バイトであると判定した場合、処理はステップＳ５４に進む。即ち、この場合、I3Cスレーブ１３から転送されてくるデータはない（０バイト）ことより、CCIプロトコル違反であるため、CCIレイヤ処理部４２は、I3Cスレーブ１３からI3Cマスタ１２へ転送された２バイトとも破棄する。
　ステップＳ５１、ステップＳ５３、またはステップＳ５４の処理後、処理はステップＳ５５に進み、I3Cマスタ１２は、I3Cスレーブ１３から送信されてくる信号のプリアンブルに基づく判定を行う。
　ステップＳ５５において、I3Cマスタ１２が、プリアンブルに基づいて、I3Cスレーブ１３からデータが送信されてくると判定した場合、処理はステップＳ４７に戻り、以下、同様の処理が繰り返して行われる。
　一方、ステップＳ５５において、I3Cマスタ１２が、プリアンブルに基づいて、CRCワードが送信されてくると判定した場合、処理はステップＳ５６に進み、データ受信部２２はCRCワードを受信する。例えば、I3Cスレーブ１３は、データ転送が要求された全てのデータを送信した場合、または、最大リード長のデータを送信した場合、CRCワードを送信する。
　ステップＳ５７において、I3Cマスタ１２は、ステップＳ５６でデータ受信部２２が受信したCRCワードにエラーが発生しているか否かを判定する。
　ステップＳ５７において、I3Cマスタ１２が、CRCワードにエラーが発生していないと判定した場合、処理はステップＳ５８に進み、データ信号線１４－１に対する駆動を再開する。
　ステップＳ５９において、I3Cマスタ１２は、例えば、ステップＳ５１またはＳ５３で転送残量が更新された後、現在の転送残量が０となったか否かを判定する。例えば、転送長情報により示されるデータ長のデータ、即ち、データ転送が要求された全てのデータが送信された場合には、現在の転送残量は０となっている。これに対し、例えば、転送長情報により示されるデータ長が最大リード長より長いことより、データを分割して転送する場合には、データ転送が要求された全てのデータが送信されていなくても、CRCワードが送信される場合があり、この場合には、現在の転送残量は０となっていない。
　ステップＳ５９において、I3Cマスタ１２が、現在の転送残量が０となっていないと判定した場合、処理はステップＳ４３に戻り、HDRリスタートコマンドの送信から処理が継続して行われる。
　一方、ステップＳ４６において、I3Cマスタ１２が、プリアンブルに基づいて、例えば、I3Cスレーブ１３が正常にデータやコマンドなどを受信することができなかったことを示すNACK応答が送信されてきたと判定した場合、または、フレーミングエラー（Framing Error）が発生したことを検出した場合、処理はステップＳ６０に進む。同様に、I3Cマスタ１２が、ステップＳ４８においてパリティエラーが発生していると判定した場合、ステップＳ５５においてフレーミングエラーであることを検出した場合、ステップＳ５７においてCRCワードにエラーが発生していると判定した場合、処理はステップＳ６０に進む。
　ステップＳ６０において、I3Cマスタ１２は、I3Cスレーブ１３に対してシリアルクロックを１９回送信する。
　そして、ステップＳ６１において、I3Cマスタ１２は、CCIレイヤ処理部４２に対してエラーを通知し、ステップＳ６２において、CCIレイヤ処理部４２は、上位層であるCPU４３に対してエラーを通知する。
　ステップＳ６２の処理後、または、ステップＳ５９において現在の転送残量が０となったと判定された場合、DDRリード転送処理は終了され、処理は図１０のステップＳ３６に進む。
　図１２は、図１１のステップＳ４２において行われるHDRライト転送処理を説明するフローチャートである。
　ステップＳ７１において、コマンド送信部２３がライトコマンドをI3Cスレーブ１３送信し、ステップＳ７２において、データ送信部２１がインデックスをI3Cスレーブ１３に送信する。
　ステップＳ７３において、データ送信部２１が、図９のステップＳ２２で受信したデータ転送の要求に従った転送長情報を、I3Cスレーブ１３に送信する。ステップＳ７４において、データ送信部２１が、CRCワードを送信した後、HDRライト転送処理は終了され、処理は図１１のステップＳ４３に進む。
　図１３は、図１０のステップＳ３５において行われるDDRライト転送処理について説明するフローチャートである。
　ステップＳ８１において、システムコントローラ４１のCCIレイヤ処理部４２は、図１０のステップＳ３２で設定されている転送残量のデータ長が、１回の転送で送信可能なデータ長より長いか否かを判定する。ここで、１回の転送で送信可能なデータ長は、書き込み先となるI3Cスレーブ１３の最大ライト長から、データの書き込みを開始する先頭のアドレスを通知するインデックと、転送するデータのデータ長とを減算した値（＝MWL－Index－Length）である。
　ステップＳ８１において、CCIレイヤ処理部４２が、転送残量のデータ長が、１回の転送で送信可能なデータ長より長いと判定した場合、処理はステップＳ８２に進む。ステップＳ８２において、CCIレイヤ処理部４２は、転送長情報に、１回の転送で送信可能なデータ長を設定して転送長情報保持部５２に保持させ、処理はステップＳ８４に進む。
　一方、ステップＳ８１において、CCIレイヤ処理部４２が、転送残量のデータ長が、１回の転送で送信可能なデータ長より長くない（短い）と判定した場合、処理はステップＳ８３に進む。ステップＳ８３において、CCIレイヤ処理部４２は、転送長情報に、転送残量を設定して転送長情報保持部５２に保持させ、処理はステップＳ８４に進む。
　ステップＳ８４において、コマンド送信部２３は、ライトコマンドをI3Cスレーブ１３に送信し、ステップＳ８５において、データ送信部２１はインデックスをI3Cスレーブ１３に送信する。その後、ステップＳ８６において、転送長情報送信部５５は、転送長情報保持部５２に保持されている転送長情報を、データ送信部２１によりI3Cスレーブ１３に送信させる。
　ステップＳ８７において、CCIレイヤ処理部４２は、現時点で転送長情報保持部５２に保持されている転送長情報を、レジスタに書き込みを行う残りのデータのデータ長として設定する。
　ステップＳ８８において、CCIレイヤ処理部４２は、現在の残りのデータ長が、２バイト以上、１バイト、および０バイトのいずれであるかを判定する。
　ステップＳ８８において、CCIレイヤ処理部４２が、現在の残りのデータ長が、２バイト以上であると判定した場合、処理はステップＳ８９に進む。ステップＳ８９において、CCIレイヤ処理部４２は、I3Cマスタ１２からI3Cスレーブ１３へ転送してレジスタに書き込む２バイトのデータをI3Cマスタ１２に供給し、ステップＳ９０において、残りのデータ長を２バイト繰り下げて更新する。
　一方、ステップＳ８８において、CCIレイヤ処理部４２が、現在の残りのデータ長が、１バイトであると判定した場合、処理はステップＳ９１に進む。ステップＳ９１において、CCIレイヤ処理部４２では、I3Cマスタ１２からI3Cスレーブ１３へ転送してレジスタに書き込む１バイトのデータがI3Cマスタ１２に供給されるとともに、無効データ処理部５４により１バイトのダミーデータが付加される。そして、CCIレイヤ処理部４２は、ステップＳ９２において、残りのデータ長を１バイト繰り下げて更新する。
　ステップＳ９０またはＳ９２の処理後、処理はステップＳ９３に進み、I3Cマスタ１２は、ステップＳ８９またはＳ９１においてCCIレイヤ処理部４２から供給されたデータをデータ送信部２１によりI3Cスレーブ１３に送信し、処理はステップＳ８８に戻る。
　一方、ステップＳ８８において、CCIレイヤ処理部４２が、現在の残りのデータ長が、０バイトであると判定した場合、処理はステップＳ９４に進む。即ち、この場合、図９のステップＳ２２で受信したデータ転送の要求に従った全てのデータの転送が完了しており、ステップＳ９４において、I3Cマスタ１２は、CRCワードを送信する。
　ステップＳ９５において、CCIレイヤ処理部４２は、現在の転送残量から転送長情報を減算して転送残量（＝転送残量－Length）を更新する。
　ステップＳ９６において、CCIレイヤ処理部４２は、更新された転送残量が０となったか否かを判定する。
　ステップＳ９６において、CCIレイヤ処理部４２が、更新された転送残量が０となっていないと判定した場合、処理はステップＳ９７に進む。ステップＳ９７において、I3Cマスタ１２は、HDRモードによる通信のリスタートを指示するコマンドを送信した後、処理はステップＳ８１に戻り、以下、同様の処理が繰り返される。
　一方、ステップＳ９６において、CCIレイヤ処理部４２が、更新された転送残量が０となったと判定した場合、DDRライト転送処理は終了し、処理は図１０のステップＳ３６に進む。
　図１０乃至図１３を参照して説明したように、システムコントローラ４１は、DDRモードによるレジスタR/W転送処理を行うことができる。
　次に、図１４乃至図１７を参照して、TSL/TSPモードによるレジスタR/W転送処理（図９のステップＳ２５）について説明する。
　図１４は、TSL/TSPモードによるレジスタR/W転送処理を説明するフローチャートである。
　ステップＳ１０１において、I3Cマスタ１２は、バスＩＦ１１に接続されている全てのI3Cスレーブ１３に対して、HDRモードによる通信を開始して、TSL/TSPモードで通信を行うHDR開始コマンド（ENTHDR1/2）を送信する。
　ステップＳ１０２において、CCIレイヤ処理部４２は、図９のステップＳ２２で上位層であるCPU４３からデータ転送が要求されたデータのデータ長を、被制御デバイス６１との間で転送されるデータの残り示す転送残量に設定する。
　ステップＳ１０３において、CCIレイヤ処理部４２は、CPU４３により要求されたデータの転送方向が、リード転送およびライト転送のどちらであるかを判定する。
　ステップＳ１０３において、CCIレイヤ処理部４２が、データの転送方向がリード転送であると判定した場合、処理はステップＳ１０４に進み、図１５を参照して後述するようにTSL/TSPリード転送処理が行われる。
　一方、ステップＳ１０３において、CCIレイヤ処理部４２が、データの転送方向がライト転送であると判定した場合、処理はステップＳ１０５に進み、図１７を参照して後述するようにTSL/TSPライト転送処理が行われる。
　ステップＳ１０４のTSL/TSPリード転送処理の処理後、または、ステップＳ１０５のTSL/TSPライト転送処理の処理後、処理はステップＳ１０６に進む。そして、ステップＳ１０６乃至Ｓ１０８において、図１０のステップＳ３６乃至Ｓ３８と同様の処理が行われた後、TSL/TSPモードによるレジスタR/W転送処理は終了され、処理は図９のステップＳ２２に戻る。
　図１５は、図１４のステップＳ１０４において行われるTSL/TSPリード転送処理を説明するフローチャートである。
　ステップＳ１１１乃至Ｓ１１４において、図１１のステップＳ４１乃至Ｓ４４と同様の処理が行われる。そして、ステップＳ１１５において、I3Cマスタ１２は、データ信号線１４－１およびクロック信号線１４－２に対する駆動を停止する。なお、TSL/TSPモードでは、ターンアラウンド（Turnaround）の手順が、DDRモードとは異なっている。
　ステップＳ１１６において、I3Cマスタ１２は、I3Cスレーブ１３から送信されてくるデータを受信したか否かを判定する。なお、TSL/TSPモードでは、DDRモードと異なり、プリアンブルの送信は行われない。
　ステップＳ１１６において、I3Cスレーブ１３から送信されてくるデータを受信したと判定された場合、処理はステップＳ１１７に進み、データ受信部２２は、I3Cスレーブ１３から送信されてくるデータおよびパリティを受信する。
　ステップＳ１１８において、I3Cマスタ１２は、ステップＳ１１７でデータ受信部２２が受信したデータにエラーが含まれているか否かを判定し、エラーが含まれていないと判定した場合、処理はステップＳ１１９に進む。
　ステップＳ１１９乃至Ｓ１２４において、CCIレイヤ処理部４２は、図１１のステップＳ４９乃至Ｓ５４と同様の処理を行う。
　ステップＳ１２５において、I3Cマスタ１２は、I3Cスレーブ１３から送信されてくるデータを受信したか否かを判定し、データを受信したと判定した場合、処理はステップＳ１１７に戻って、以下、同様の処理が繰り返して行われる。
　一方、ステップＳ１２５において、データを受信していないと判定された場合、処理はステップＳ１２６に進み、I3Cマスタ１２は、データ信号線１４－１およびクロック信号線１４－２に対する駆動を再開する。なお、TSL/TSPモードでは、CRCワードの送信は行われないとともに、ターンアラウンドの手順がDDRモードとは異なる。
　一方、ステップＳ１１８において、I3Cマスタ１２が、ステップＳ１１７でデータ受信部２２が受信したデータにエラーが含まれていると判定した場合、処理はステップＳ１２８に進む。なお、TSL/TSPモードでは、エラー検出条件がDDRモードと異なっており、例えば、パリティエラーを検出した場合、または、データワードの境界以外でシンボル２×２以上を受信した場合、データにエラーが含まれていると判定される。
　ステップＳ１２８において、I3Cマスタ１２は、信号の変化が停止するのを待機し、信号の変化が停止すると、処理はステップＳ１２９に進む。即ち、TSL/TSPモードでは、エラーリカバリの手順がDDRモードとは異なる。
　また、ステップＳ１１６において、I3Cスレーブ１３から送信されてくるデータを受信していないと判定された場合、例えば、NACK応答（シンボル２×３回）を受信した場合、処理はステップＳ１２９に進む。
　ステップＳ１２９において、I3Cマスタ１２は、CCIレイヤ処理部４２に対してエラーを通知し、ステップＳ１３０において、CCIレイヤ処理部４２は、上位層であるCPU４３に対してエラーを通知する。
　ステップＳ１３０の処理後、または、ステップＳ１２７において現在の転送残量が０となったと判定された場合、TSL/TSPリード転送処理は終了され、処理は図１４のステップＳ１０６に進む。
　図１６は、図１５のステップＳ１１２において行われるHDRライト転送処理を説明するフローチャートである。
　ステップＳ１４１乃至Ｓ１４３において、図１２のステップＳ７１乃至７３と同様の処理が行われ、ライトコマンド、インデックス、および転送長情報が送信されてHDRライト転送処理が終了した後、処理は図１５のステップＳ１１３に進む。即ち、図１６に示すTSL/TSPリード転送処理におけるHDRライト転送処理は、CRCワードを送信しない点で、図１２を参照して上述したDDRリード転送処理におけるHDRライト転送処理と異なっている。
　図１７は、図１４のステップＳ１０５において行われるTSL/TSPライト転送処理について説明するフローチャートである。
　ステップＳ１５１乃至ステップＳ１６３において、図１３のステップＳ８１乃至ステップＳ９３と同様の処理が行われる。そして、ステップＳ１５８において、現在の残りのデータ長が０バイトであると判定された場合、即ち、図９のステップＳ２２で受信したデータ転送の要求に従った全てのデータの転送が完了すると、処理はステップＳ１６４に進む。
　ステップＳ１６４乃至Ｓ１６６において、図１３のステップＳ９５乃至Ｓ９７と同様の処理が行われた後、TSL/TSPライト転送処理は終了され、処理は図１４のステップＳ１０６に進む。即ち、図１７に示すTSL/TSPライト転送処理は、CRCワードを送信しない点で、図１３を参照して上述したDDRライト転送処理と異なっている。
　図１４乃至図１７を参照して説明したように、システムコントローラ４１は、TSL/TSPモードによるレジスタR/W転送処理を行うことができる。
　＜被制御デバイスのデータ転送処理＞
　図１８乃至図２５を参照して、被制御デバイス６１において実行されるデータ転送処理について説明する。
　図１８は、システムコントローラ４１が、図１０を参照して上述したDDRモードによるレジスタR/W転送処理を実行するのに応じて被制御デバイス６１において行われるデータ転送処理を説明するフローチャートである。
　例えば、I3Cスレーブ１３が、I3Cマスタ１２から送信されてくる、DDRモードで通信を行うHDR開始コマンド（ENTHDR0）を受信すると処理が開始される。そして、ステップＳ１７１において、I3Cスレーブ１３は、I3Cマスタ１２がHDR開始コマンドに続けて送信してくる信号のプリアンブルに基づく判定を行う。ステップＳ１７１において、I3Cスレーブ１３が、プリアンブルに基づいて、I3Cマスタ１２からコマンドが送信されてくると判定した場合、処理はステップＳ１７２に進む。
　ステップＳ１７２において、I3Cスレーブ１３では、コマンド解釈部３３が、I3Cマスタ１２から送信されてくるコマンドおよびパリティを受信する。
　ステップＳ１７３において、コマンド解釈部３３は、ステップＳ１７２で受信したパリティを用いて、ステップＳ１７２で受信したコマンドにエラーが発生しているか否かを判定する。そして、コマンド解釈部３３が、パリティエラーが発生していないと判定した場合、処理はステップＳ１７４に進む。
　ステップＳ１７４において、コマンド解釈部３３は、ステップＳ１７２で受信したコマンドのコマンドコードが、リードコマンドおよびライトコマンドのどちらであるかを判定する。
　ステップＳ１７４において、コマンド解釈部３３が、コマンドコードがリードコマンドであると判定した場合、処理はステップＳ１７５に進み、図１９を参照して後述するようにDDRリード転送処理が行われる。
　一方、ステップＳ１７４において、コマンド解釈部３３が、コマンドコードがライトコマンドであると判定した場合、処理はステップＳ１７６に進み、図２０を参照して後述するようにDDRライト転送処理が行われる。
　ステップＳ１７５のDDRリード転送処理、または、ステップＳ１７６のDDRライト転送処理の処理後、処理はステップＳ１７９に進む。
　一方、ステップＳ１７１において、プリアンブルに基づいて、フレーミングエラーが発生したことが検出された場合、または、ステップＳ１７３において、パリティエラーが発生していると判定された場合、処理はステップＳ１７７に進む。
　ステップＳ１７７において、I3Cスレーブ１３は、CCIレイヤ処理部６２に対してエラーを通知し、ステップＳ１７８において、CCIレイヤ処理部６２は、転送残量を０に設定した後、処理はステップＳ１７９に進む。
　ステップＳ１７９において、I3Cスレーブ１３は、コマンド解釈部３３がHDRモードによる通信のリスタートを指示するコマンドと、HDRモードによる通信の終了を指示するコマンドとの、どちらを受信したか否かを判定する。
　ステップＳ１７９において、コマンド解釈部３３が、HDRモードによる通信のリスタートを指示するコマンドを受信したと判定した場合、処理はステップＳ１７１に戻り、以下、同様の処理が繰り返して行われる。
　一方、ステップＳ１７９において、コマンド解釈部３３が、HDRモードによる通信の終了を指示するコマンドを受信したと判定した場合、被制御デバイス６１におけるデータ転送処理は終了される。
　図１９は、図１８のステップＳ１７５において行われるDDRリード転送処理を説明するフローチャートである。
　ステップＳ１８１において、CCIレイヤ処理部６２は、現在の転送残量が、０バイトより大きくかつ最大リード長未満、最大リード長以上、および０バイトのいずれであるかを判定する。
　ステップＳ１８１において、CCIレイヤ処理部６２が、現在の転送残量は０バイトより大きくかつ最大リード長未満であると判定した場合、処理はステップＳ１８２に進む。ステップＳ１８２において、CCIレイヤ処理部６２は、現在のリードコマンドに応じて送信するデータの送信残量に、現在の転送残量を設定する。
　一方、ステップＳ１８１において、CCIレイヤ処理部６２が、現在の転送残量は最大リード長以上であると判定した場合、処理はステップＳ１８３に進む。ステップＳ１８３において、CCIレイヤ処理部６２は、現在のリードコマンドに応じて送信するデータの送信残量に、最大リード長を設定する。
　ステップＳ１８２またはＳ１８３の処理後、処理はステップＳ１８４に進み、I3Cスレーブ１３は、データ信号線１４－１に対する駆動を開始する。
　ステップＳ１８５において、CCIレイヤ処理部６２は、現在のリードコマンドに応じて送信する送信残量が、２バイト以上、１バイト、および０バイトのいずれであるかを判定する。
　ステップＳ１８５において、CCIレイヤ処理部６２が、現在のリードコマンドに応じて送信するデータの送信残量が、２バイト以上であると判定した場合、処理はステップＳ１８６に進む。
　ステップＳ１８６において、CCIレイヤ処理部６２は、レジスタから２バイトのデータを読み出す。そして、CCIレイヤ処理部６２は、ステップＳ１８７において、ステップＳ１８６で読み出した２バイトのデータをI3Cスレーブ１３に供給する。ステップＳ１８８において、CCIレイヤ処理部６２は、インデックスを２バイト繰り上げ、現在のコマンドに応じて送信するデータの送信残量を２バイト繰り下げ、転送残量を２バイト繰り下げる更新を行う。
　一方、ステップＳ１８５において、CCIレイヤ処理部６２が、現在のリードコマンドに応じて送信するデータの送信残量が、１バイトであると判定した場合、処理はステップＳ１８９に進む。
　ステップＳ１８９において、CCIレイヤ処理部６２は、レジスタから１バイトのデータを読み出す。そして、CCIレイヤ処理部６２は、ステップＳ１９０において、ステップＳ１８９で読み出した１バイトのデータに１バイトのダミーデータを付加してI3Cスレーブ１３に供給する。ステップＳ１９１において、CCIレイヤ処理部６２は、インデックスを１バイト繰り上げ、現在のコマンドに応じて送信するデータの送信残量を１バイト繰り下げ、転送残量を１バイト繰り下げる更新を行う。
　ステップＳ１８８またはＳ１９１の処理後、処理はステップＳ１９２に進み、I3Cスレーブ１３は、ステップＳ１８７またはＳ１９０においてCCIレイヤ処理部６２から供給されたデータを、データ送信部３１によりI3Cマスタ１２に送信する。
　ステップＳ１９３において、I3Cスレーブ１３は、I3Cマスタ１２により通信を途中で遮断することを指示するマスタアボートが行われたか否かを判定する。
　ステップＳ１９３において、I3Cスレーブ１３が、マスタアボートが行われていないと判定した場合、処理はステップＳ１８５に戻り、以下、同様の処理が繰り返される。一方、ステップＳ１９３において、I3Cスレーブ１３が、マスタアボートが行われたと判定した場合、処理はステップＳ１９５に進む。
　一方、ステップＳ１８５において、CCIレイヤ処理部６２が、現在のリードコマンドに応じて送信する送信残量が、０バイトであると判定した場合、処理はステップＳ１９４に進む。ステップＳ１９４において、I3Cスレーブ１３は、CRCワードを送信して、処理はステップＳ１９５に進む。
　ステップＳ１９５において、I3Cスレーブ１３は、データ信号線１４－１に対する駆動を停止する。
　一方、ステップＳ１８１において、現在の転送残量が０バイトであると判定された場合、処理はステップＳ１９６に進む。即ち、この場合、CCIプロトコル違反であるため、ステップＳ１９６において、I3Cスレーブ１３はNACKをI3Cマスタ１２に送信する。
　ステップＳ１９５またはＳ１９６の処理後、DDRリード転送処理は終了され、処理は図１８のステップＳ１７９に進む。
　図２０は、図１８のステップＳ１７６において行われるDDRライト転送処理を説明するフローチャートである。
　ステップＳ２０１において、I3Cスレーブ１３は、I3Cマスタ１２から送信されてくる信号のプリアンブルに基づく判定を行う。
　ステップＳ２０１において、I3Cスレーブ１３が、プリアンブルに基づいて、I3Cマスタ１２からデータが送信されてくると判定した場合、処理はステップＳ２０２に進む。
　ステップＳ２０２において、I3Cスレーブ１３では、データ受信部３２が、I3Cマスタ１２から送信されてくるデータおよびパリティを受信する。
　ステップＳ２０３において、I3Cスレーブ１３は、ステップＳ２０２で受信したパリティを用いて、ステップＳ２０２で受信したデータにエラーが発生しているか否かを判定する。そして、I3Cスレーブ１３が、パリティエラーが発生していないと判定した場合、処理はステップＳ２０４に進む。
　ステップＳ２０４において、CCIレイヤ処理部６２は、ステップＳ２０２でデータ受信部３２が受信したデータ、即ち、I3Cマスタ１２が送信したインデックスを取得する。
　ステップＳ２０５において、I3Cスレーブ１３は、I3Cマスタ１２から送信されてくる信号のプリアンブルに基づいて、データが送信されてくるのか、CRCワードが送信されてくるのか、エラーが発生しているのかいずれであるかを判定する。
　ステップＳ２０５において、I3Cスレーブ１３が、データが送信されてくると判定した場合、処理はステップＳ２０６に進む。
　ステップＳ２０６において、I3Cスレーブ１３では、データ受信部３２が、I3Cマスタ１２から送信されてくるデータおよびパリティを受信する。
　ステップＳ２０７において、I3Cスレーブ１３は、ステップＳ２０６で受信したパリティを用いて、ステップＳ２０６で受信したデータにエラーが発生しているか否かを判定する。そして、I3Cスレーブ１３が、パリティエラーが発生していないと判定した場合、処理はステップＳ２０８に進む。
　ステップＳ２０８において、CCIレイヤ処理部６２は、ステップＳ２０６でデータ受信部３２が受信したデータ、即ち、I3Cマスタ１２が送信した転送長情報を、転送残量として取得する。
　ステップＳ２０９において、I3Cスレーブ１３は、I3Cマスタ１２から送信されてくる信号のプリアンブルに基づいて、データが送信されてくるのか、CRCワードが送信されてくるのか、エラーが発生しているのかいずれであるかを判定する。
　ステップＳ２０９において、I3Cスレーブ１３が、データが送信されてくると判定した場合、処理はステップＳ２１０に進んでライト処理（図２１）が行われる。
　一方、ステップＳ２０９において、I3Cスレーブ１３が、CRCワードが送信されてくると判定した場合、処理はステップＳ２１１に進み、データ受信部３２はCRCワードを受信する。
　ステップＳ２１２において、I3Cスレーブ１３は、ステップＳ２１１でデータ受信部３２が受信したCRCワードにエラーが発生しているか否かを判定する。ステップＳ２１２において、CRCワードにエラーが発生していないと判定された場合、処理はステップＳ２１３に進み、I3Cスレーブ１３は、ランダムリードであると判断する。
　一方、ステップＳ２０５において、I3Cスレーブ１３が、CRCワードが送信されてくると判定した場合、処理はステップＳ２１４に進み、データ受信部３２はCRCワードを受信する。
　ステップＳ２１５において、I3Cスレーブ１３は、ステップＳ２１４でデータ受信部３２が受信したCRCワードにエラーが発生しているか否かを判定する。ステップＳ２１５において、I3Cスレーブ１３が、CRCワードにエラーが発生していないと判定した場合、処理はステップＳ２１６に進む。即ち、この場合、CCIプロトコル違反であるため、ステップＳ２１６において、CCIレイヤ処理部６２は、転送残量を０に設定する。
　一方、ステップＳ２０１、ステップＳ２０５、またはステップＳ２０９において、プリアンブルに基づいてフレーミングエラーが発生したことが検出された場合、処理はステップＳ２１７に進む。同様に、ステップＳ２０３およびＳ２０７において、パリティエラーが発生していると判定された場合、処理はステップＳ２１７に進む。さらに、ステップＳ２１２またはＳ２１５において、CRCエラーが発生していると判定された場合、処理はステップＳ２１７に進む。
　ステップＳ２１７において、I3Cスレーブ１３は、CCIレイヤ処理部６２に対してエラーを通知し、ステップＳ２１８において、CCIレイヤ処理部６２は、転送残量を０に設定する。
　そして、ステップＳ２１０、ステップＳ２１３、ステップＳ２１６、またはステップＳ２１８の処理後、DDRライト転送処理は終了され、処理は図１８のステップＳ１７９に進む。
　図２１は、図２０のステップＳ２１０において行われるライト処理を説明するフローチャートである。
　ステップＳ２２１において、I3Cスレーブ１３では、データ受信部３２が、I3Cマスタ１２から送信されてくるデータおよびパリティを受信する。
　ステップＳ２２２において、I3Cスレーブ１３は、ステップＳ２２１で受信したパリティを用いて、ステップＳ２２１で受信したデータにエラーが発生しているか否かを判定する。そして、I3Cスレーブ１３が、パリティエラーが発生していないと判定した場合、処理はステップＳ２２３に進み、CCIレイヤ処理部６２は、正常にデータを受信することができたことより、ライト転送を開始すると判断する。
　ステップＳ２２４において、CCIレイヤ処理部６２は、転送残量が、２バイト以上、１バイト、および０バイトのいずれであるかを判定する。
　ステップＳ２２４において、転送残量が２バイト以上であると判定された場合、処理はステップＳ２２５に進み、CCIレイヤ処理部６２は、I3Cスレーブ１３が受信した２バイトのデータを、レジスタに書き込むデータとして取得する。そして、CCIレイヤ処理部６２は、ステップＳ２２６において、その２バイトのデータのレジスタ書き込み処理を行い、ステップＳ２２７において、インデックスを２バイト繰り上げ、転送残量を２バイト繰り下げる更新を行う。
　一方、ステップＳ２２４において、転送残量が１バイトであると判定された場合、処理はステップＳ２２８に進む。ステップＳ２２８において、CCIレイヤ処理部６２では、I3Cスレーブ１３が受信した２バイトのデータのうち、ダミーデータの１バイトが無効データ処理部７４により破棄され、残りの１バイトがレジスタに書き込むデータとして取得される。そして、CCIレイヤ処理部６２は、ステップＳ２２９において、その１バイトのデータのレジスタ書き込み処理を行い、ステップＳ２３０において、インデックスを１バイト繰り上げ、転送残量を１バイト繰り下げる更新を行う。
　一方、ステップＳ２２４において、転送残量が０バイトであると判定された場合、処理はステップＳ２３１に進む。即ち、この場合、CCIプロトコル違反であるため、ステップＳ２３１において、CCIレイヤ処理部６２は、I3Cスレーブ１３が受信したデータを２バイトとも破棄する。
　ステップＳ２２７、ステップＳ２３０、またはステップＳ２３１の処理後、処理はステップＳ２３２に進む。ステップＳ２３２において、I3Cスレーブ１３は、I3Cマスタ１２から送信されてくる信号のプリアンブルに基づいて、データが送信されてくるのか、CRCワードが送信されてくるのか、エラーが発生しているのかいずれであるかを判定する。
　ステップＳ２３２において、I3Cスレーブ１３が、データが送信されてくると判定した場合、処理はステップＳ２２１に戻り、以下、同様の処理が繰り返される。
　一方、ステップＳ２３２において、I3Cスレーブ１３が、CRCワードが送信されてくると判定した場合、処理はステップＳ２３３に進み、データ受信部３２はCRCワードを受信する。
　ステップＳ２３４において、I3Cスレーブ１３は、ステップＳ２３３でデータ受信部３２が受信したCRCワードにエラーが発生しているか否かを判定する。ステップＳ２３４において、CRCワードにエラーが発生していないと判定された場合、処理はステップＳ２３５に進む。即ち、この場合、正常にCRCワードを受信することができたことより、CCIレイヤ処理部６２は、ステップＳ２３５において、ライト転送を終了すると判断し、ステップＳ２３６において、転送残量を０に設定する。
　一方、ステップＳ２２２において、パリティエラーが発生したと判定された場合、ステップＳ２３２において、プリアンブルに基づいてフレーミングエラーが発生したと判定された場合、または、ステップＳ２３４において、CRCエラーが発生していると判定された場合、処理はステップＳ２３７に進む。
　ステップＳ２３７において、I3Cスレーブ１３は、CCIレイヤ処理部６２に対してエラーを通知し、ステップＳ２３８において、CCIレイヤ処理部６２は、転送残量を０に設定する。
　そして、ステップＳ２３６またはＳ２３８の処理後、ライト処理は終了され、処理は図１８のステップＳ１７９に進む。
　図１８乃至図２１を参照して説明したように、被制御デバイス６１は、DDRモードによるレジスタR/W転送処理を行うことができる。
　図２２は、システムコントローラ４１が、図１４を参照して上述したTSL/TSPモードによるレジスタR/W転送処理を実行するのに応じて被制御デバイス６１において行われるデータ転送処理を説明するフローチャートである。
　例えば、I3Cスレーブ１３が、I3Cマスタ１２から送信されてくる、DDRモードで通信を行うHDR開始コマンド（ENTHDR1/2）を受信すると処理が開始される。そして、ステップＳ２４１において、I3Cスレーブ１３では、コマンド解釈部３３が、I3Cマスタ１２から送信されてくるコマンドおよびパリティを受信する。なお、TSL/TSPモードでは、DDRモードと異なり、プリアンブルの送信は行われない。
　ステップＳ２４２において、コマンド解釈部３３は、ステップＳ１７２で受信したコマンドにエラーが発生しているか否かを判定する。なお、TSL/TSPモードでは、エラー検出条件がDDRモードと異なっており、例えば、パリティエラーを検出した場合、または、データワードの境界以外でシンボル２×２以上を受信した場合、コマンドにエラーが発生していると判定される。
　ステップＳ２４２において、コマンド解釈部３３が、エラーが発生していないと判定した場合、処理はステップＳ２４３に進む。
　ステップＳ２４３において、コマンド解釈部３３は、ステップＳ２４２で受信したコマンドのコマンドコードが、リードコマンドおよびライトコマンドのどちらであるかを判定する。
　ステップＳ２４３において、コマンド解釈部３３が、コマンドコードがリードコマンドであると判定した場合、処理はステップＳ２４４に進み、図２３を参照して後述するようにTSL/TSPリード転送処理が行われる。
　一方、ステップＳ２４３において、コマンド解釈部３３が、コマンドコードがライトコマンドであると判定した場合、処理はステップＳ２４５に進み、図２４を参照して後述するようにTSL/TSPライト転送処理が行われる。
　ステップＳ２４４のTSL/TSPリード転送処理、または、ステップＳ２４５のTSL/TSPライト転送処理の処理後、処理はステップＳ２４８に進む。
　一方、ステップＳ２４２において、コマンド解釈部３３が、エラーが発生していると判定した場合、処理はステップＳ２４６に進む。そして、ステップＳ２４６乃至Ｓ２４８において、図１８のステップＳ１７７乃至Ｓ１７９と同様の処理が行われる。
　図２３は、図２２のステップＳ２４４において行われるTSL/TSPリード転送処理を説明するフローチャートである。
　ステップＳ２５１乃至Ｓ２５３において、図１９のステップＳ１８１乃至Ｓ１８３と同様の処理が行われる。そして、ステップＳ２５２またはＳ２５３の処理後、ステップＳ２５４において、I3Cスレーブ１３は、データ信号線１４－１およびクロック信号線１４－２に対する駆動を開始する。
　その後、ステップＳ２５５乃至Ｓ２６２において、図１９のステップＳ１８５乃至Ｓ１９２と同様の処理が行われ、ステップＳ２５５で現在のリードコマンドに応じて送信するデータの送信残量が０バイトであると判定されるまで、処理が繰り返して行われる。なお、TSL/TSPモードでは、DDRモードと異なり、マスタアボートは行われない。
　ステップＳ２５５において、送信残量が０バイトであると判定されると、処理はステップＳ２６３に進み、I3Cスレーブ１３は、転送終了を示す信号（シンボル２×３回）を送信する。なお、TSL/TSPモードでは、DDRモードと異なり、CRCワードの送信は行われない。
　一方、ステップＳ２５１において、現在の転送残量が０バイトであると判定された場合、処理はステップＳ２６４に進む。即ち、この場合、CCIプロトコル違反であるため、I3Cスレーブ１３は、ステップＳ２６４において、データ信号線１４－１およびクロック信号線１４－２に対する駆動を開始し、ステップＳ２６５において、NACK（シンボル２×３回）を送信する。なお、TSL/TSPモードでは、NACKの形式がDDRモードとは異なっている。
　ステップＳ２６３またはＳ２６５の処理後、処理はステップＳ２６６に進む。ステップＳ６６において、I3Cスレーブ１３は、データ信号線１４－１およびクロック信号線１４－２に対する駆動を停止した後、TSL/TSPリード転送処理は終了され、処理は図２２のステップＳ２４８に進む。なお、TSL/TSPモードでは、ターンアラウンドの手順が、DDRモードとは異なっている。
　図２４は、図２２のステップＳ２４５において行われるTSL/TSPライト転送処理を説明するフローチャートである。
　ステップＳ２７１において、I3Cスレーブ１３では、データ受信部３２が、I3Cマスタ１２から送信されてくるデータおよびパリティを受信する。なお、TSL/TSPモードでは、DDRモードと異なり、プリアンブルの送信は行われない。
　ステップＳ２７２において、I3Cスレーブ１３は、ステップＳ２７１で受信したデータにエラーが発生しているか否かを判定する。なお、TSL/TSPモードでは、エラー検出条件がDDRモードと異なっており、例えば、パリティエラーを検出した場合、または、データワードの境界以外でシンボル２×２以上を受信した場合、データにエラーが発生していると判定される。
　ステップＳ２７２において、データにエラーが発生していないと判定された場合、処理はステップＳ２７３に進み、CCIレイヤ処理部６２は、ステップＳ２７１でデータ受信部３２が受信したデータ、即ち、I3Cマスタ１２が送信したインデックスを取得する。
　ステップＳ２７４において、I3Cスレーブ１３は、I3Cマスタ１２から送信されてくるデータを受信したか否かを判定する。
　ステップＳ２７４において、I3Cマスタ１２から送信されてくるデータを受信したと判定された場合、処理はステップＳ２７５に進み、データ受信部３２は、I3Cマスタ１２から送信されてくるデータおよびパリティを受信する。
　ステップＳ２７６において、I3Cスレーブ１３は、ステップＳ２７２と同様に、ステップＳ２７５で受信したデータにエラーが発生しているか否かを判定し、エラーが発生していないと判定した場合、処理はステップＳ２７７に進む。
　ステップＳ２７７において、CCIレイヤ処理部６２は、ステップＳ２７５でデータ受信部３２が受信したデータ、即ち、I3Cマスタ１２が送信した転送長情報を、転送残量として取得する。
　ステップＳ２７８において、I3Cスレーブ１３は、I3Cマスタ１２から送信されてくるデータを受信したか否かを判定する。なお、TSL/TSPモードでは、DDRモードと異なり、プリアンブルの送信は行われない。
　ステップＳ２７８において、I3Cスレーブ１３が、データを受信したと判定した場合、処理はステップＳ２７９に進んでライト処理（図２５）が行われる。
　一方、ステップＳ２７８において、データを受信していないと判定された場合、処理はステップＳ２８０に進み、I3Cスレーブ１３は、ランダムリードであると判断する。
　一方、ステップＳ２７４において、I3Cマスタ１２から送信されてくるデータを受信していないと判定された場合、処理はステップＳ２８１に進む。即ち、この場合、CCIプロトコル違反であるため、ステップＳ２８１において、CCIレイヤ処理部６２は、転送残量を０に設定する。なお、TSL/TSPモードでは、DDRモードと異なり、CRCワードの送信は行われない。
　一方、ステップＳ２７２またはＳ２７６において、受信したデータにエラーが発生していると判定された場合、処理はステップＳ２８２に進む。ステップＳ２８２において、I3Cスレーブ１３は、CCIレイヤ処理部６２に対してエラーを通知し、ステップＳ２８３において、CCIレイヤ処理部６２は、転送残量を０に設定する。
　そして、ステップＳ２７９、ステップＳ２８０、ステップＳ２８１、またはステップＳ２８３の処理後、TSL/TSPライト転送処理は終了され、処理は図２２のステップＳ２４８に進む。
　図２５は、図２４のステップＳ２７９において行われるライト処理を説明するフローチャートである。
　ステップＳ２９１において、I3Cスレーブ１３では、データ受信部３２が、I3Cマスタ１２から送信されてくるデータおよびパリティを受信する。
　ステップＳ２９２において、I3Cスレーブ１３は、ステップＳ２９１で受信したデータにエラーが発生しているか否かを判定する。なお、TSL/TSPモードでは、エラー検出条件がDDRモードと異なっており、例えば、パリティエラーを検出した場合、または、データワードの境界以外でシンボル２×２以上を受信した場合、データにエラーが発生していると判定される。
　ステップＳ２９２において、I3Cスレーブ１３が、データにエラーが発生していないと判定した場合、処理はステップＳ２９３に進み、CCIレイヤ処理部６２は、正常にデータを受信することができたことより、ライト転送を開始すると判断する。
　ステップＳ２９４乃至Ｓ３０１において、図２１のステップＳ２２４乃至Ｓ２３１と同様の処理が行われた後、ステップＳ３０２において、I3Cスレーブ１３は、I3Cマスタ１２から送信されてくるデータを受信したか否かを判定する。なお、TSL/TSPモードでは、DDRモードと異なり、プリアンブルの送信は行われない。
　ステップＳ３０２において、I3Cスレーブ１３が、データを受信したと判定した場合、処理はステップＳ２９１に戻り、以下、同様の処理が繰り返して行われる。
　一方、ステップＳ３０２において、I3Cスレーブ１３が、データを受信していないと判定した場合、処理はステップＳ３０３に進む。そして、CCIレイヤ処理部６２は、データが送信されてこないことより、ステップＳ３０３において、ライト転送を終了すると判断し、ステップＳ３０４において、転送残量を０に設定する。
　一方、ステップＳ２９２において、I3Cスレーブ１３が、データにエラーが発生していると判定した場合、処理はステップＳ３０５に進む。ステップＳ３０５において、I3Cスレーブ１３は、CCIレイヤ処理部６２に対してエラーを通知し、ステップＳ３０６において、CCIレイヤ処理部６２は、転送残量を０に設定する。
　そして、ステップＳ３０４またはＳ３０６の処理後、ライト処理は終了され、処理は図２２のステップＳ２４８に進む。
　図２２乃至図２５を参照して説明したように、被制御デバイス６１は、TSL/TSPモードによるレジスタR/W転送処理を行うことができる。
　＜I3CスレーブおよびCCIレイヤ処理部によるエラー対策＞
　図２６を参照して、I3CスレーブおよびCCIレイヤ処理部によるエラー対策について説明する。図２６には、TSL/TSPモードによるリード転送処理において連続的にデータを読み出す際にエラーが発生したときの処理の一例が示されている。
　例えば、HDRモード（TSP/TSL/DDR）において、I3Cスレーブ１３が何らかのエラーを検出したとき、I3Cスレーブ１３は、HDR終了コマンド（HDR_Exit）またはHDRリスタートコマンド（HDR_Restart）を受信するまで、一切の通信を無視し、いずれか一方を検出すると、通信を復帰するように規定されている。
　ここで、図２６に示すように、例えば、アドレス設定用のライトコマンド（TSL/TSP_Cmd(W)）を受信してからリードコマンド（TSL/TSP_Cmd(R)）の直前のHDRリスタートコマンドを受信するまでの間にエラーが発生した場合の処理について説明する。即ち、このタイミングでエラーが発生すると、I3Cスレーブ１３は、エラーを検出してからHDRリスタートコマンドを受信するまでの間（無視区間）の処理を停止することになる。従って、この場合、インデックス（Index）および転送長情報（Length）は、CCIレイヤ処理部６２に通知されないことになる。
　そして、その後、I3Cスレーブ１３は、HDRリスタートコマンドを受信することにより通信を復帰し、HDRリスタートコマンドに続いて送信されるリードコマンドをCCIレイヤ処理部６２に転送する。しかしながら、CCIレイヤ処理部６２は、インデックスおよび転送長情報を把握していないため、どこからデータを読み出すべきかが分からない状態が発生してしまう。
　そこで、本実施の形態のI3Cスレーブ１３は、エラーを検出した場合には、そのエラーの検出をCCIレイヤ処理部６２に通知（例えば、図２０のステップＳ２１７や図２４のステップＳ２８２など）するように規定される。そして、このエラーの通知に応じて、CCIレイヤ処理部６２は、転送残量を０に設定（例えば、図２０のステップＳ２１８や図２４のステップＳ２８３など）するように規定される。
　これにより、CCIレイヤ処理部６２が、例えば、エラーの発生によってインデックスおよび転送長情報を認識できない場合にリードコマンドを受信しても、転送残量が０であると判定される結果、CCIプロトコル違反となる。従って、CCIレイヤ処理部６２は、I3Cスレーブ１３がエラーを検出した後、HDRリスタートコマンドおよびライトコマンドの組み合わせ（HDR_Restart＋TSL/TSP_Cmd(W)）を受信するまで、または、HDR終了コマンドを受信するまで、一切の通信を無視することができる。
　このように、CCIレイヤ処理部６２が、どこからデータを読み出すべきか分からない状態が発生してしまうことを回避して、I3Cスレーブ１３の規定と同様の動作を行うことができる。従って、I3Cスレーブ１３とCCIレイヤ処理部６２とのエラー対応にズレが発生することが回避され、確実にリード処理を実行することができる。
　従って、被制御デバイス６１は、エラーの可能性のあるデータをレジスタに書き込むことや、エラーの可能性があるデータをレジスタから読み出すことを回避することができ、そのようなエラーによって通信が不安定になることもなく、より確実に通信を行うことができる。
　なお、上述のフローチャートを参照して説明した各処理は、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。また、プログラムは、１のCPUにより処理されるものであっても良いし、複数のCPUによって分散処理されるものであっても良い。
　また、上述した一連の処理（通信方法）は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、専用のハードウエアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、プログラムが記録されたプログラム記録媒体からインストールされる。
　図２７は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。
　コンピュータにおいて、CPU（Central Processing Unit）１０１，ROM（Read Only Memory）１０２，RAM（Random Access Memory）１０３、およびEEPROM（Electronically Erasable and Programmable Read Only Memory）１０４は、バス１０５により相互に接続されている。バス１０５には、さらに、入出力インタフェース１０６が接続されており、入出力インタフェース１０６が外部に接続される。
　以上のように構成されるコンピュータでは、CPU１０１が、例えば、ROM１０２およびEEPROM１０４に記憶されているプログラムを、バス１０５を介してRAM１０３にロードして実行することにより、上述した一連の処理が行われる。また、コンピュータ（CPU１０１）が実行するプログラムは、ROM１０２に予め書き込んでおく他、入出力インタフェース１０６を介して外部からEEPROM１０４にインストールしたり、更新したりすることができる。
　＜構成の組み合わせ例＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　バスを介して通信を行う通信装置であって、
　通信の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う少なくとも１台以上の第２の通信装置とにより通信が行われ、
　前記第１の通信装置は、
　　前記第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長を、前記第２の通信装置から取得する取得部と、
　　前記第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が前記最大転送長以下となるようにデータの送受信を制御する送受信制御部と、
　　前記データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信する送信部と
　を備える通信装置。
（２）
　前記送受信制御部は、前記最大転送長以上の長さのデータ長のデータの転送が要求された場合、その転送が要求されたデータを前記最大転送長以下に分割してデータ転送を行い、
　前記送信部は、前記送受信制御部により分割されたデータのデータ長を示す前記転送長情報を送信する
　上記（１）に記載の通信装置。
（３）
　前記第２の通信装置に書き込むデータを転送するライト転送を行うとき、
　前記取得部は、前記第２の通信装置によるライト転送における前記最大転送長である最大ライト長を取得し、
　前記送受信制御部は、前記最大ライト長以上の長さのデータ長のデータの転送が要求された場合、その転送が要求されたデータを前記最大ライト長以下に分割して、複数回に分けてデータを送信するようにデータ転送を行い、
　前記送信部は、前記送受信制御部により分割されたデータのデータ長を示す前記転送長情報を、前記データの転送ごとに送信する
　上記（１）または（２）に記載の通信装置。
（４）
　前記第２の通信装置から読み出したデータを転送するリード転送を行うとき、
　前記取得部は、前記第２の通信装置によるリード転送における前記最大転送長である最大リード長を取得し、
　前記送受信制御部は、前記最大リード長以上の長さのデータ長のデータの転送が要求された場合、その転送が要求されたデータを前記最大リード長以下に分割して、複数回に分けてデータを送信するようにデータ転送を行い、
　前記送信部は、前記送受信制御部により分割されたデータのデータ長を示す前記転送長情報を、前記データの転送ごとに送信する
　上記（１）から（３）までのいずれかに記載の通信装置。
（５）
　前記第２の通信装置から読み出したデータを転送するリード転送を行うとき、
　前記取得部は、前記第２の通信装置によるリード転送における前記最大転送長である最大リード長を取得し、
　前記送受信制御部は、前記最大リード長以上の長さのデータ長のデータの転送が要求された場合、その転送が要求されたデータを前記最大リード長以下に分割して、複数回に分けてデータを送信するようにデータ転送を行い、
　前記送信部は、転送が要求されたデータ全体のデータ長を示す前記転送長情報を１回だけ送信する
　上記（１）から（３）までのいずれかに記載の通信装置。
（６）
　前記第２の通信装置は、
　少なくとも前記転送長情報を正常に受信することができないエラーの発生を検出した場合、そのエラーの発生を上位層で処理を行う処理部に通知するエラー通知部を備え、
　前記上位層では、通信のリスタートを指示するコマンドと前記データの書き込みを指示するコマンドとの組み合わせを受信するまで、または、通信の終了を指示するコマンドを受信するまで一切の通信を無視する
　上記（１）から（５）までのいずれかに記載の通信装置。
（７）
　バスを介して通信を行う通信方法であって、
　通信の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う少なくとも１台以上の第２の通信装置とにより通信が行われ、
　前記第１の通信装置は、
　　前記第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長を、前記第２の通信装置から取得し、
　　前記第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が前記最大転送長以下となるようにデータの送受信を制御し、
　　前記データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信する
　ステップを含む通信方法。
（８）
　バスを介して通信を行う通信装置のコンピュータに実行させるプログラムであって、
　通信の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う少なくとも１台以上の第２の通信装置とにより通信が行われ、
　前記第１の通信装置は、
　　前記第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長を、前記第２の通信装置から取得し、
　　前記第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が前記最大転送長以下となるようにデータの送受信を制御し、
　　前記データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信する
　ステップを含む通信処理をコンピュータに実行させるプログラム。
（９）
　バスを介した通信の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う少なくとも１台以上の第２の通信装置とにより通信が行われる通信システムであって、
　前記第１の通信装置は、
　　前記第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長を、前記第２の通信装置から取得する取得部と、
　　前記第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が前記最大転送長以下となるようにデータの送受信を制御する送受信制御部と、
　　前記データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信する送信部と
　を備える通信システム。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　１１　バスＩＦ，　１２　I3Cマスタ，　１３　I3Cスレーブ，　１４－１　データ信号線，　１４－２　クロック信号線，　２１　データ送信部，　２２　データ受信部，　２３　コマンド送信部，　２４　モード制御部，　２５　送受信制御部，　３１　データ送信部，　３２　データ受信部，　３３　コマンド解釈部，　３４　モード制御部，　３５　受信制御部，　４１　システムコントローラ，　４２　CCIレイヤ処理部，　４３　CPU，　４４　内部バス，　５１　レジスタアドレス管理部，　５２　転送長情報保持部，　５３　ライト転送終了制御部，　５４　無効データ処理部，　５５　転送長情報送信部，　６１　被制御デバイス，　６２　CCIレイヤ処理部，　６３　デバイス制御部，　６４　内部バス，　７１　レジスタアドレス管理部，　７２　レジスタR/W制御部，　７３　リード転送終了制御部，　７４　無効データ処理部，　７５　転送長情報保持部

Claims (9)

  1. 　バスを介して通信を行う通信装置であって、
    　通信の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う少なくとも１台以上の第２の通信装置とにより通信が行われ、
    　前記第１の通信装置は、
    　　前記第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長を、前記第２の通信装置から取得する取得部と、
    　　前記第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が前記最大転送長以下となるようにデータの送受信を制御する送受信制御部と、
    　　前記データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信する送信部と
    　を備える通信装置。
  2. 　前記送受信制御部は、前記最大転送長以上の長さのデータ長のデータの転送が要求された場合、その転送が要求されたデータを前記最大転送長以下に分割してデータ転送を行い、
    　前記送信部は、前記送受信制御部により分割されたデータのデータ長を示す前記転送長情報を送信する
    　請求項１に記載の通信装置。
  3. 　前記第２の通信装置に書き込むデータを転送するライト転送を行うとき、
    　前記取得部は、前記第２の通信装置によるライト転送における前記最大転送長である最大ライト長を取得し、
    　前記送受信制御部は、前記最大ライト長以上の長さのデータ長のデータの転送が要求された場合、その転送が要求されたデータを前記最大ライト長以下に分割して、複数回に分けてデータを送信するようにデータ転送を行い、
    　前記送信部は、前記送受信制御部により分割されたデータのデータ長を示す前記転送長情報を、前記データの転送ごとに送信する
    　請求項１に記載の通信装置。
  4. 　前記第２の通信装置から読み出したデータを転送するリード転送を行うとき、
    　前記取得部は、前記第２の通信装置によるリード転送における前記最大転送長である最大リード長を取得し、
    　前記送受信制御部は、前記最大リード長以上の長さのデータ長のデータの転送が要求された場合、その転送が要求されたデータを前記最大リード長以下に分割して、複数回に分けてデータを送信するようにデータ転送を行い、
    　前記送信部は、前記送受信制御部により分割されたデータのデータ長を示す前記転送長情報を、前記データの転送ごとに送信する
    　請求項１に記載の通信装置。
  5. 　前記第２の通信装置から読み出したデータを転送するリード転送を行うとき、
    　前記取得部は、前記第２の通信装置によるリード転送における前記最大転送長である最大リード長を取得し、
    　前記送受信制御部は、前記最大リード長以上の長さのデータ長のデータの転送が要求された場合、その転送が要求されたデータを前記最大リード長以下に分割して、複数回に分けてデータを送信するようにデータ転送を行い、
    　前記送信部は、転送が要求されたデータ全体のデータ長を示す前記転送長情報を１回だけ送信する
    　請求項１に記載の通信装置。
  6. 　前記第２の通信装置は、
    　少なくとも前記転送長情報を正常に受信することができないエラーの発生を検出した場合、そのエラーの発生を上位層で処理を行う処理部に通知するエラー通知部を備え、
    　前記上位層では、通信のリスタートを指示するコマンドと前記データの書き込みを指示するコマンドとの組み合わせを受信するまで、または、通信の終了を指示するコマンドを受信するまで一切の通信を無視する
    　請求項１に記載の通信装置。
  7. 　バスを介して通信を行う通信方法であって、
    　通信の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う少なくとも１台以上の第２の通信装置とにより通信が行われ、
    　前記第１の通信装置は、
    　　前記第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長を、前記第２の通信装置から取得し、
    　　前記第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が前記最大転送長以下となるようにデータの送受信を制御し、
    　　前記データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信する
    　ステップを含む通信方法。
  8. 　バスを介して通信を行う通信装置のコンピュータに実行させるプログラムであって、
    　通信の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う少なくとも１台以上の第２の通信装置とにより通信が行われ、
    　前記第１の通信装置は、
    　　前記第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長を、前記第２の通信装置から取得し、
    　　前記第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が前記最大転送長以下となるようにデータの送受信を制御し、
    　　前記データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信する
    　ステップを含む通信処理をコンピュータに実行させるプログラム。
  9. 　バスを介した通信の主導権を有する第１の通信装置と、前記第１の通信装置による制御に従って通信を行う少なくとも１台以上の第２の通信装置とにより通信が行われる通信システムであって、
    　前記第１の通信装置は、
    　　前記第２の通信装置が１回のデータ転送において転送可能な最大の転送長を示す最大転送長を、前記第２の通信装置から取得する取得部と、
    　　前記第２の通信装置とデータ転送を行う際に、１回のデータ転送において転送されるデータのデータ長が前記最大転送長以下となるようにデータの送受信を制御する送受信制御部と、
    　　前記データをデータ転送するのに先立って、転送されるデータのデータ長を示す転送長情報を送信する送信部と
    　を備える通信システム。
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