WO2018117374A1 - 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법 - Google Patents

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WO2018117374A1
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sealing member
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semiconductor
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권기혁
박용엽
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Definitions

  • the present invention relates to a film type semiconductor sealing member, a semiconductor package manufactured using the same, and a method of manufacturing the same. More specifically, the present invention is applicable to a large-area process, less warpage, film-like semiconductor sealing member suitable for wafer level packaging or panel level packaging process, semiconductor package manufactured using the same and a method of manufacturing the same It is about.
  • the method of sealing a semiconductor element with an epoxy resin composition is commercially performed for the purpose of protecting a semiconductor element from external environments, such as moisture or a mechanical shock.
  • packaging is performed in units of semiconductor chips, but packaging is performed in a wafer state or a panel state which is not cut recently.
  • a process for cutting into semiconductor chips was developed.
  • the former method is referred to as chip scale packaging (CSP) and the latter process is called wafer level packaging (WLP) and panel level packaging (PLP).
  • Wafer-level packaging has advantages in that the process is simpler than the chip scale packaging process, and the package thickness is reduced, thereby reducing the semiconductor mounting space.
  • wafer level packaging or panel level packaging there is a problem in that warpage due to the difference in thermal expansion rate between the wafer or the panel and the encapsulant is large because the film forming area is larger than that of the chip scale packaging for sealing individual chips. If warping occurs, it will affect the yield and wafer handling of subsequent processes.
  • a liquid type epoxy resin or a silicone resin is mainly used as a sealing material for wafer level packaging and panel level packaging.
  • a liquid type composition has a low inorganic filler content and a resin also uses a liquid single molecule. There is a problem that the reliability of the semiconductor package after sealing is weak.
  • An object of the present invention is to provide a semiconductor sealing member for films which is less in warp, can achieve excellent reliability, and is suitable for wafer level packaging or panel level packaging processes.
  • Another object of the present invention is to provide a semiconductor package sealed with the semiconductor sealing member for film.
  • the present invention is a phenol resin comprising a unit represented by the formula (1); An epoxy compound represented by Formula 2; And an inorganic filler.
  • R 1 and R 2 are each independently hydrogen, a substituted or unsubstituted C1-C10 alkyl group, a substituted or unsubstituted C1-C10 alkenyl group, a substituted or unsubstituted C1-C10 alkynyl group or It is a substituted or unsubstituted C6-C30 aryl group, and the average value of m and n is respectively independently larger than 0 and smaller than 10. Provided that R 1 and R 2 are not simultaneously hydrogen.
  • G is a glycidyl group or a C1-10 glycidylalkyl group
  • R 3 to R 10 are each independently hydrogen, a substituted or unsubstituted C1 to C10 alkyl group, a substituted or unsubstituted C3 to C20 cycle Alkyl group or C6-C30 aryl group.
  • R 1 and R 2 are each independently a substituted or unsubstituted C1-C10 alkyl group or a substituted or unsubstituted C6-C30 aryl group, more specifically R 1 and R 2 are Each independently represents a methyl group or a phenyl group.
  • G is a glycidyl group
  • R 3 to R 10 are each independently hydrogen or a substituted or unsubstituted C1 to C10 alkyl group, and more specifically, may be hydrogen.
  • the film type semiconductor sealing member may include 1 wt% to 10 wt% of a phenol resin including a unit represented by Formula 1, 5 wt% to 35 wt% of an epoxy compound represented by Formula 2, and 60 wt% to an inorganic filler. It may be to include 90% by weight.
  • the film type semiconductor sealing member may have a single layer structure or a two layer structure.
  • the film-like semiconductor sealing member 1% by weight to 3% by weight of the phenol resin containing the unit represented by Formula 1, 5% by weight to 20% by weight of the epoxy compound represented by Formula 2, and A first layer comprising 60 wt% to 90 wt% of an inorganic filler; And 5 wt% to 10 wt% of the phenol resin including the unit represented by Formula 1, 10 wt% to 35 wt% of the epoxy compound represented by Formula 2, and 30 wt% to 50 wt% of an inorganic filler. It may be to include a second layer. In this case, the thickness ratio of the first layer: the second layer may be 1: 9 to 7: 3.
  • the film-like semiconductor sealing member the third layer made of a glass fabric;
  • a phenol resin comprising a fourth layer formed on the third layer and a fifth layer formed on the lower part of the third layer, wherein the fourth layer and the fifth layer include a unit represented by Chemical Formula 1. It may be to include an epoxy compound represented by the formula (2), and an inorganic filler.
  • the thickness of the fifth layer may be thicker than the thickness of the fourth layer.
  • the present invention provides a method of manufacturing a semiconductor package comprising the step of sealing a semiconductor device using the film-type semiconductor sealing member according to the present invention.
  • the sealing may be performed by a compression molding method, a transfer molding, a lamination method, or a combination thereof.
  • the method of manufacturing a semiconductor package comprises the steps of preparing a carrier member having a temporary fixing member attached to one surface; Arranging a plurality of semiconductor chips on the temporary fixing member; Forming a sealing layer on the semiconductor chip using the film type semiconductor sealing member; Separating the sealing layer and the temporary fixing member; Forming a substrate including a redistribution layer on the plurality of semiconductor chips; Forming an external connection terminal under the substrate; And forming individual semiconductor packages through a dicing process.
  • the present invention provides a semiconductor package sealed using the film-type semiconductor sealing member according to the present invention.
  • the semiconductor package may include a flip chip type semiconductor chip, a wire bonding type semiconductor chip, or a combination thereof.
  • the semiconductor package a substrate comprising a redistribution layer; At least one semiconductor chip disposed on the redistribution layer; A sealing layer formed to seal the semiconductor chip using the film-type semiconductor sealing member according to the present invention; And an external connection terminal formed under the substrate.
  • the semiconductor sealing member according to the present invention can be usefully applied to wafer level packaging and panel level packaging formed into a film and applied to a large area.
  • the semiconductor sealing member according to the present invention has a low coefficient of thermal expansion and a high glass transition temperature by using a phenol resin and an epoxy compound of a specific structure, and thus has low warpage even when wafer-level packaging or panel-level packaging is applied. Can be implemented.
  • FIG. 1 is a view showing an embodiment of a semiconductor sealing member according to the present invention.
  • FIG. 2 is a view showing another embodiment of a semiconductor sealing member according to the present invention.
  • FIG. 3 is a view illustrating an embodiment of a semiconductor package according to the present invention.
  • FIG. 4 is a view showing another embodiment of a semiconductor package according to the present invention.
  • FIG. 5 is a view showing another embodiment of a semiconductor package according to the present invention.
  • Positional relationships such as 'top', 'top', 'bottom', and 'bottom' are described based on the drawings and do not represent absolute positional relationships. That is, the positions of the 'top' and 'bottom' or 'top' and 'bottom' may be changed depending on the position to be observed.
  • the semiconductor sealing member according to the present invention includes a curing agent, an epoxy compound and an inorganic filler, and the curing agent and the epoxy compound are characterized in that they include compounds having a specific structure.
  • the semiconductor sealing member according to the present invention includes a phenol resin containing a unit represented by the following formula (1) as a curing agent.
  • R 1 and R 2 are each independently hydrogen, a substituted or unsubstituted C1-C10 alkyl group, a substituted or unsubstituted C1-C10 alkenyl group, a substituted or unsubstituted C1-C10 alkynyl group or It is a substituted or unsubstituted C6-C30 aryl group, and the average value of m and n is respectively independently larger than 0 and smaller than 10. Provided that R 1 and R 2 are not simultaneously hydrogen.
  • R 1 and R 2 are each independently a substituted or unsubstituted C1-C10 alkyl group or a substituted or unsubstituted C6-C30 aryl group, more specifically, R 1 and R 2 Each independently represents a methyl group or a phenyl group.
  • the phenol resin including the unit represented by Formula 1 may be one in which R 1 and R 2 include different substituents.
  • the crosslinking density of an epoxy resin composition becomes high and it can manufacture a highly reliable semiconductor package.
  • the phenol resin including the unit represented by Chemical Formula 1 may be included in an amount of 1 wt% to 10 wt%, specifically 3 wt% to 7 wt%, based on the total weight of the semiconductor sealing member.
  • the semiconductor sealing member of the present invention may further include other curing agents in addition to the phenol resin containing the unit represented by the formula (1).
  • curing agents generally used in the art may be used without limitation, for example, phenol aralkyl type phenol resins, phenol novolac type phenol resins, xylok type phenol resins, Cresol novolac phenolic resin, naphthol phenolic resin, terpene phenolic resin, polyfunctional phenolic resin, dicyclopentadiene phenolic resin, novolac phenolic resin synthesized from bisphenol A and resol, tris (hydroxyphenyl) methane , Polyhydric phenol compounds containing dihydroxybiphenyl, acid anhydrides containing maleic anhydride and phthalic anhydride, aromatic amines such as metaphenylenediamine, diaminodiphenylmethane, diaminodiphenylsulfone,
  • the amount of the additionally added hardener may be 1 wt% to 20 wt%, specifically 5 wt% to 15 wt%, based on the total weight of the semiconductor sealing member.
  • the semiconductor sealing member according to the present invention includes an epoxy compound represented by the following formula (2) as an epoxy compound.
  • G is a glycidyl group or a C1-10 glycidylalkyl group
  • R 3 to R 10 are each independently hydrogen, a substituted or unsubstituted C1 to C10 alkyl group, a substituted or unsubstituted C3 to C20 cycle Alkyl group or C6-C30 aryl group.
  • G is a glycidyl group
  • R 3 to R 10 are each independently hydrogen or a substituted or unsubstituted C 1 to C 10 alkyl group, and more specifically R 3 to R 10 are each independently hydrogen Can be.
  • the glass transition temperature is high, can exhibit a low elastic modulus at high temperature, thereby improving the package reliability.
  • the epoxy compound represented by Formula 2 may be included in an amount of 5 wt% to 35 wt%, specifically 10 wt% to 30 wt%, based on the total weight of the semiconductor sealing member.
  • the semiconductor sealing member of the present invention may further comprise another epoxy resin in addition to the epoxy compound containing a unit represented by the formula (2).
  • epoxy resins generally used in the art may be used without limitation, and for example, epoxy resins obtained by epoxidizing a condensate of phenol or alkyl phenols with hydroxybenzaldehyde, and phenol.
  • Aralkyl type epoxy resin Aralkyl type epoxy resin, biphenyl type epoxy resin, phenol novolak type epoxy resin, cresol novolak type epoxy resin, polyfunctional epoxy resin, naphthol novolak type epoxy resin, bisphenol A / bisphenol F / bisphenol AD novolak type epoxy Resin, bisphenol A / bisphenol F / bisphenol AD, glycidyl ether, bishydroxybiphenyl epoxy resin, dicyclopentadiene epoxy resin, and the like.
  • the epoxy resin may be a cresol novolac epoxy resin, a polyfunctional epoxy resin, a phenol aralkyl type epoxy resin, a biphenyl type epoxy resin, or the like.
  • the additional amount of the epoxy resin may be added in an amount of 1 wt% to 20 wt%, specifically 3 wt% to 10 wt%, based on the total weight of the semiconductor sealing member.
  • the semiconductor sealing member according to the present invention contains an inorganic filler.
  • inorganic filler general inorganic fillers used in semiconductor sealing materials can be used without limitation, and are not particularly limited.
  • fused silica, crystalline silica, calcium carbonate, magnesium carbonate, alumina, magnesia, clay, talc, calcium silicate, titanium oxide, antimony oxide, glass fiber, etc. may be used. Can be. These may be used alone or in combination.
  • molten silica having a low coefficient of linear expansion is used to reduce stress.
  • Fused silica refers to amorphous silica having a specific gravity of 2.3 or less, and also includes amorphous silica made by melting crystalline silica or synthesized from various raw materials.
  • the shape and particle diameter of the molten silica are not particularly limited, but the spherical molten silica having an average particle diameter of 5 to 55 ⁇ m is 50% by weight to 99% by weight, and the spherical molten silica having an average particle diameter of 0.001% by weight to 1 ⁇ m is 1% by weight to 50%.
  • the molten silica mixture comprises 40% to 100% by weight of the total filler.
  • the maximum particle diameter can be adjusted to any one of 45 micrometers, 55 micrometers, and 75 micrometers, and can be used.
  • conductive carbon may be included as a foreign material on the silica surface, but it is also important to select a material containing less polar foreign matter.
  • the inorganic filler may be included in an amount of 60 wt% to 90 wt%, specifically 70 wt% to 90 wt%, based on the total weight of the semiconductor sealing member.
  • the semiconductor sealing member according to the present invention may further include a curing accelerator, a coupling agent, a binder resin, a mold releasing agent, a coloring agent, and the like, in addition to the curing agent, the epoxy compound, and the inorganic filler.
  • the curing accelerator is for promoting the reaction between the epoxy compound and the curing agent, for example, a tertiary amine, an organometallic compound, an organophosphorus compound, an imidazole, a boron compound and the like can be used.
  • tertiary amine examples include benzyldimethylamine, triethanolamine, triethylenediamine, diethylaminoethanol, tri (dimethylaminomethyl) phenol, 2-2- (dimethylaminomethyl) phenol, 2,4,6- Tris (diaminomethyl) phenol and tri-2-ethylhexyl acid salt.
  • organometallic compound examples include chromium acetylacetonate, zinc acetylacetonate, nickel acetylacetonate, and the like.
  • organophosphorus compound examples include tris-4-methoxyphosphine, tetrabutylphosphonium bromide, tetraphenylphosphonium bromide, phenylphosphine, diphenylphosphine, triphenylphosphine and triphenylphosphine triphenyl Borane, a triphenyl phosphine-1, 4- benzoquinone polyaddition, etc. are mentioned.
  • imidazole examples include 2-phenyl-4methylimidazole, 2-methylimidazole, # 2-phenylimidazole, # 2-aminoimidazole, 2-methyl-1-vinylimidazole, 2 -Ethyl-4-methylimidazole, 2-heptadecylimidazole, and the like, but are not limited thereto.
  • boron compound examples include tetraphenylphosphonium-tetraphenylborate, triphenylphosphine tetraphenylborate, tetraphenylboron salt, trifluoroborane-n-hexylamine, trifluoroborane monoethylamine, tetrafluoro Roboranetriethylamine, tetrafluoroboraneamine, and the like.
  • 1, 5- diazabicyclo [4.3.0] non-5-ene (1, 5- diazabicyclo [4.3.0] non-5-ene: DBN)
  • 1, 8- diazabicyclo [5.4. 0] undec-7-ene 1,8-diazabicyclo [5.4.0] undec-7-ene: DBU
  • phenol novolak resin salts and the like.
  • an organophosphorus compound, a boron compound, an amine type, or an imidazole series hardening accelerator can be used individually or in mixture as said hardening accelerator.
  • the curing accelerator may also use an epoxy resin or an adduct made by preliminary reaction with a curing agent.
  • the amount of the curing accelerator may be about 0.01 wt% to about 2 wt% based on the total weight of the semiconductor sealing member, specifically about 0.02 wt% to about 1.5 wt%, and more specifically about 0.05 wt% to about 1 wt%. In the above range, there is an advantage that the curing of the semiconductor sealing member is accelerated and the degree of curing is also good.
  • the coupling agent is for improving the interfacial strength by reacting between the epoxy compound and the inorganic filler, and may be, for example, a silane coupling agent.
  • the said silane coupling agent should just react between an epoxy compound and an inorganic filler, and may improve the interface strength of an epoxy compound and an inorganic filler,
  • the kind is not specifically limited.
  • Specific examples of the silane coupling agent include epoxysilane, aminosilane, ureidosilane, mercaptosilane, alkylsilane and the like.
  • the coupling agents may be used alone or in combination.
  • the coupling agent may be included in an amount of about 0.01 wt% to about 5 wt%, specifically about 0.05 wt% to about 3 wt%, and more specifically about 0.1 wt% to about 2 wt% based on the total weight of the semiconductor sealing member. . In the above range, the strength of the cured semiconductor sealing member can be improved.
  • the binder resin is to provide flexibility to facilitate film coating.
  • the binder resin may be an epoxy modified urethane copolymer or an epoxy modified acrylic copolymer.
  • the binder resin may be included in an amount of about 1 wt% to about 10 wt%, specifically about 3 wt% to about 8 wt%, based on the total weight of the semiconductor sealing member.
  • the release agent may be used at least one selected from the group consisting of paraffin wax, ester wax, higher fatty acid, higher fatty acid metal salt, natural fatty acid and natural fatty acid metal salt.
  • the release agent may be included in an amount of 0.1 wt% to 1 wt% in the semiconductor sealing member.
  • the colorant is for laser marking of the semiconductor sealing member, and colorants well known in the art may be used, and are not particularly limited.
  • the colorant may include one or more of carbon black, titanium black, titanium nitride, copper hydroxide phosphate, iron oxide, and mica.
  • the colorant may be included in an amount of about 0.01 wt% to about 5 wt%, specifically about 0.05 wt% to about 3 wt%, and more specifically about 0.1 wt% to about 2 wt% based on the total weight of the semiconductor sealing member.
  • the semiconductor sealing member of the present invention includes a stress-relaxing agent such as modified silicone oil, silicone powder, and silicone resin within the scope of not impairing the object of the present invention; Antioxidants such as Tetrakis [methylene-3- (3,5-di-tertbutyl-4-hydroxyphenyl) propionate] methane; And the like may be further added as necessary.
  • a stress-relaxing agent such as modified silicone oil, silicone powder, and silicone resin within the scope of not impairing the object of the present invention
  • Antioxidants such as Tetrakis [methylene-3- (3,5-di-tertbutyl-4-hydroxyphenyl) propionate] methane; And the like may be further added as necessary.
  • the film-type semiconductor sealing member according to the present invention may be made of a single layer structure, or may be made of a multilayer structure including two or more layers of different components.
  • the film-like semiconductor sealing member according to the present invention may be formed in a two-layer structure in which two film layers of different contents of the inorganic filler are laminated.
  • the two-layer film type semiconductor member may include a first layer (upper layer) 10 and a second layer (lower layer) 20, wherein the first layer 10 is It may have a higher inorganic filler (30) content than the second (20) layer.
  • the first layer may have an inorganic filler content of about 60 wt% to 90 wt%
  • the second layer may have an inorganic filler content of about 30 wt% to 50 wt%.
  • the semiconductor sealing member including the upper layer (first layer) having a high inorganic filler content and the lower layer (second layer) having a low inorganic filler content
  • the fluidity of the lower layer is high, thereby minimizing damage to the semiconductor chip in the molding process.
  • the strength of the upper layer may be high, and thus, an excellent reliability may be realized.
  • the wire bleeding phenomenon may be significantly reduced.
  • the first layer is 1% by weight to 3% by weight of the phenol resin containing the unit represented by the formula (1), 5% by weight to 20% by weight of the epoxy compound represented by the formula (2), and 60% by weight of the inorganic filler % To 90% by weight, and may further include at least one of a binder resin, a curing accelerator, a coupling agent, and a coloring agent in the content of the balance.
  • the second layer is 5 wt% to 10 wt% of the phenol resin including the unit represented by Formula 1, 10 wt% to 35 wt% of the epoxy compound represented by Formula 2, and 30 wt% to 50 wt% of the inorganic filler. %, And may further include at least one of a binder resin, a curing accelerator, a coupling agent, and a coloring agent in the amount of the balance.
  • the thickness ratio of the first layer to the second layer is 1: 9 to 7: 3, specifically, about 2: 8 to 6: 4. Can be.
  • the thickness ratio of the first layer and the second layer satisfies the above range, all of fluidity, formability and reliability can be excellently implemented.
  • the first layer may have a thickness of 10 ⁇ m to 300 ⁇ m, specifically 50 ⁇ m to 250 ⁇ m, more specifically 100 ⁇ m to 200 ⁇ m, and the second layer may have a thickness of 50 ⁇ m.
  • the first layer may have a thickness of 10 ⁇ m to 300 ⁇ m, specifically 50 ⁇ m to 250 ⁇ m, more specifically 100 ⁇ m to 200 ⁇ m
  • the second layer may have a thickness of 50 ⁇ m.
  • To 300 ⁇ m specifically 100 ⁇ m to 250 ⁇ m, more specifically 150 ⁇ m to 200 ⁇ m.
  • the film type semiconductor sealing member according to the present invention may be formed in a three-layer structure, as shown in FIG.
  • the film type semiconductor sealing member of the present invention may be formed of a third layer 40 made of glass fabric, a fourth layer 50 formed on the third layer 40, and the third layer 40. It may include a fifth layer 60 formed at the bottom of the.
  • the glass fabric is a fabric formed by weaving the glass fibers 42, and the material of the glass fibers constituting the glass fabric is not particularly limited.
  • the glass fabric may be formed of E glass, C glass, A glass, S glass, D glass, NE glass, T glass, H glass, and the like, of which E glass or S glass is particularly preferable.
  • the glass fabric may have a thickness of 10 ⁇ m to 50 ⁇ m, specifically 15 ⁇ m to 35 ⁇ m. In the above range, the semiconductor sealing member may be easily manufactured in a film form, and a thin semiconductor package may be implemented.
  • the fourth layer 50 and the fifth layer 60 are resin layers formed of an epoxy resin composition including a curing agent, an epoxy resin, and an inorganic filler, and the fourth layer and the fifth layer are represented by Chemical Formula 1. It includes a phenol resin represented and an epoxy resin represented by the formula (2). Since the specific content of the said hardening
  • the fifth layer 60 is preferably formed thicker than the fourth layer 50, more specifically, the thickness of the fifth layer 60 is not less than twice the thickness of the fourth layer 50. Can be.
  • the fifth layer formed under the glass fabric is thickly formed, damage to the semiconductor chip may be minimized during molding, and fluidity of the sealing member may be improved, thereby improving the narrow gap filling property.
  • the fourth layer may have a thickness of 5 ⁇ m to 40 ⁇ m, specifically 10 ⁇ m to 30 ⁇ m, and the fifth layer may have a thickness of 50 ⁇ m to 425 ⁇ m, specifically 40 ⁇ m to 210 ⁇ m.
  • curing agent, an epoxy resin, and / or an inorganic filler contained in the said 4th layer and 5th layer may be mutually the same, and may differ.
  • the fifth layer may include two or more kinds of inorganic fillers having different particle diameters.
  • the components are uniformly mixed at a predetermined mixing ratio using a Henschel mixer, and then precisely dispersed using a ball mill, a three roll mill, or a CM (conditioning mixer), and then a bar coater (Bar). It may be prepared by coating a supporting film or the like using a coater, an applicator or a doctor blade, and then drying the coated film to form a film.
  • the mixing using the Henschel mixer is not limited thereto, but may be, for example, about 10 minutes to about 1 hour at 25 ° C to 30 ° C.
  • the dispersion is not limited thereto, but may be, for example, about 10 minutes to about 1 hour at 25 ° C to 30 ° C.
  • the drying may be performed for about 10 minutes to about 30 minutes at a temperature of 100 °C or less.
  • the components of the composition for forming the first layer is dispersed in the same manner as described above, and then coated on the first supporting film and dried to form a first film, and After dispersing the components of the composition for forming the second layer in the same manner as described above, by coating and manufacturing on the second supporting film to form a second film, and then laminating the first film and the second film Can be prepared.
  • the semiconductor sealing member including the glass fabric, for example, after placing the glass fabric on the first release film, coating the epoxy resin composition for forming a fourth layer on the glass fabric, and dried After forming a first film, coating an epoxy resin composition for forming a fifth layer on the second release film, and drying to form a second film, by laminating the first film and the second film Can be prepared.
  • the semiconductor sealing member of the present invention manufactured by the above method has a film form, it can be usefully used in a large area process such as wafer level packaging or panel level packaging.
  • the method of manufacturing a semiconductor package according to the present invention is characterized by including the step of sealing the semiconductor device using the film-type semiconductor sealing member according to the present invention.
  • the method of manufacturing a semiconductor package may include preparing a substrate on which a semiconductor chip is mounted, and sealing the semiconductor chip by using a film type semiconductor sealing member according to the present invention.
  • the sealing may be performed by semiconductor sealing methods generally used in the art, for example, compression molding, transfer molding, lamination, or a combination thereof.
  • the method is not particularly limited.
  • the molding may be performed by compression molding or laminating the film-type semiconductor sealing member according to the present invention, or compression molding the film-type semiconductor sealing member according to the present invention on a semiconductor chip, and in the form of a tablet. It may be made by a method of sealing the semiconductor material and the substrate by transfer molding the sealing material of.
  • the sealing may be performed by encapsulating a part or all of the semiconductor chip.
  • the encapsulation may be in an over-molding form in which all of the top, side, and bottom surfaces of the semiconductor chip are encapsulated, and only the side and bottom surfaces of the semiconductor chip are encapsulated, and the exposed chip exposes the top surface. It may also be in the form of an exposed chip molding.
  • the semiconductor package manufacturing method may be performed by a method for forming a redistribution layer after wafer level packaging or panel level packaging.
  • the semiconductor package can be manufactured by the following method.
  • a temporary fixing member such as an adhesive tape or a thermal release tape is attached to one surface of a carrier member such as a carrier wafer or a carrier panel to prepare a carrier member having a temporary fixing member attached to one surface.
  • the film-type semiconductor sealing member of the present invention is disposed on the semiconductor chip, and then molded by a method such as compression or lamination to form a sealing layer.
  • the molding temperature may vary depending on the type of sealing member, but may be generally performed at about 120 ° C. to 170 ° C.
  • a pre-baking process may be performed before forming the sealing layer, wherein the prebaking temperature is about 100 ° C. to 150 ° C., Specifically, the temperature may be 110 ° C to 130 ° C.
  • the sealing layer and the temporary fixing member are separated.
  • the separation may be performed by, for example, a method of raising a temperature to generate bubbles in the adhesive tape, but is not limited thereto.
  • a substrate including a redistribution layer is formed on the semiconductor chip.
  • the substrate including the redistribution layer may be formed by alternately stacking a dielectric layer and a metal layer on a semiconductor chip.
  • the dielectric layer may be made of, for example, photosensitive polyimide
  • the metal layer may be made of, for example, copper.
  • dielectric layers and metal layers of various materials used in the art may be used without limitation.
  • the redistribution layer may be formed of, for example, a photoresist such as polybenzoxazole, and the like, but is not limited thereto.
  • Various redistribution layer forming materials used in the art may be used without limitation.
  • an external connection terminal such as a solder ball is formed at the bottom of the substrate, and an individual semiconductor package is formed through a dicing process.
  • the method of manufacturing a semiconductor package comprises the steps of preparing a carrier member having a temporary fixing member attached to one surface; Arranging a plurality of semiconductor chips on the temporary fixing member; Forming a sealing layer on the semiconductor chip using the film type semiconductor sealing member; Separating the sealing layer and the temporary fixing member; Forming a substrate including a redistribution layer on the plurality of semiconductor chips; Forming an external connection terminal under the substrate; And forming individual semiconductor packages through a dicing process.
  • 3 to 5 illustrate embodiments of a semiconductor package according to the present invention.
  • the semiconductor package according to the present invention is characterized by being sealed using the film-type semiconductor sealing member according to the present invention.
  • the semiconductor package according to the present invention includes a substrate 300, at least one semiconductor chip 200a, 200b, a sealing layer 100 formed of a film-type semiconductor sealing member according to the present invention, and an external connection terminal ( 400).
  • the substrate 300 supports the semiconductor chips 200a and 200b and provides electrical signals to the semiconductor chips 200a and 200b, and semiconductor mounting substrates generally used in the art may be used without limitation.
  • the substrate 300 may be a circuit board, a lead frame substrate, or a substrate including a redistribution layer.
  • the circuit board may be made of an insulating material, for example, a flat plate to which a heat-curable film such as an epoxy resin or a polyimide is attached, or a heat-resistant organic film such as a liquid crystal polyester film or a polyamide film.
  • a circuit pattern is formed on the circuit board, and the circuit pattern includes a power line for supplying power, a ground line, a signal line for signal transmission, and the like.
  • Each of the wires may be separated from each other by an interlayer insulating layer.
  • the circuit board may be a printed circuit board (PCB) in which a circuit pattern is formed by a printing process.
  • PCB printed circuit board
  • the lead frame substrate may be made of a metal material such as nickel, iron, copper, nickel alloy, iron alloy, copper alloy, or the like.
  • the lead frame substrate may include a semiconductor chip mounting part for mounting a semiconductor chip and a connection terminal part electrically connected to an electrode part of the semiconductor chip.
  • the lead frame substrate is not limited thereto, and leads of various structures and materials known in the art may be used. Frame substrates can be used without limitation.
  • the substrate including the redistribution layer may include a redistribution layer (Re-Distribution Layer, RDL) in the outermost layer of the laminate in which the dielectric layer 310 and the metal layer 320 are alternately stacked.
  • 330 is a formed substrate.
  • the dielectric layer 310 may be made of, for example, photosensitive polyimide
  • the metal layer 320 may be made of, for example, copper.
  • dielectric layers and metal layers of various materials used in the art may be used without limitation.
  • the redistribution layer may be formed of, for example, a photoresist such as polybenzoxazole, and the like, but is not limited thereto.
  • Various redistribution layer forming materials used in the art may be used without limitation.
  • At least one semiconductor chip 200a or 200b is mounted on the substrate 300.
  • the semiconductor chip mounting method is not particularly limited, and semiconductor chip mounting techniques known in the art may be used without limitation.
  • the semiconductor chip may be a flip chip type semiconductor chip 200a or a wire bonding type semiconductor chip 200b or a combination thereof.
  • a flip chip method is a method of forming a bump on a lower surface of a semiconductor chip and fusing the semiconductor chip to a circuit board using the bump.
  • the wire bonding method is illustrated in FIG. 4. As shown, a method of electrically connecting the electrode portion of the semiconductor chip and the substrate with a metal wire.
  • the semiconductor package according to the present invention may include one semiconductor chip as shown in FIG. 3, or may include two or more semiconductor chips as shown in FIGS. 4 and 5.
  • the semiconductor package according to the present invention may include one semiconductor chip as shown in FIG. 3, or may include two or more semiconductor chips as shown in FIGS. 4 and 5.
  • the semiconductor package according to the present invention may include one semiconductor chip as shown in FIG. 3, or may include two or more semiconductor chips as shown in FIGS. 4 and 5.
  • the semiconductor package according to the present invention may include one semiconductor chip as shown in FIG. 3, or may include two or more semiconductor chips as shown in FIGS. 4 and 5.
  • the same kind of semiconductor chip as shown in Figure 5 may comprise a heterogeneous semiconductor chip.
  • the sealing layer 100 is to protect the semiconductor chips (200a, 200b) from the external environment, it is formed using the film-type semiconductor sealing member according to the present invention. Since the said film type semiconductor sealing member was mentioned above, the detailed description is abbreviate
  • the sealing layer 100 may be formed in a form of encapsulating at least a portion of the semiconductor chip, the form is not particularly limited.
  • the sealing layer 100 may be formed to expose the top surface of the semiconductor chip as shown in FIG. 3, or may be formed to encapsulate the entire surface of the semiconductor chip as shown in FIG. 4. It may be.
  • connection terminal 400 for electrically connecting the substrate 300 and an external power source.
  • the connection terminal may be any of various connection terminals well known in the art, for example, a lead, a ball grid array, and the like, without limitation.
  • the semiconductor package according to the present invention as shown in Figure 3, a substrate including a redistribution layer, at least one semiconductor chip disposed on the redistribution layer, is formed to encapsulate the semiconductor chip A sealing layer and an external connection terminal formed under the substrate, wherein the sealing layer is formed by a film-like sealing member according to the present invention.
  • R 1 and R 2 are each CH 3 , and the average value of n and m is 1, respectively.
  • Binder Resin UME-330 (epoxy modified urethane copolymer) manufactured by Kukdo Chemical Co., Ltd. was used.
  • Inorganic filler A 9: 1 (weight ratio) mixture of spherical molten silica having an average particle diameter of 5 ⁇ m and spherical molten silica having an average particle diameter of 0.3 ⁇ m was used.
  • Carbon black MA-600B manufactured by Matsusita® Chemical was used.
  • each component was uniformly mixed at 25 to 30 ° C. for 30 minutes using a Henschel mixer (KEUM SUNG MACHINERY CO.LTD (KSM-22)), and a ball mill (Ball Mill) was manufactured by itself. ) And then coated with a supporting film to 300 ⁇ m thickness 30 minutes at 25 ⁇ 30 °C, 30 minutes, then dried at 100 °C in a tunnel drying oven (Drying oven), 10 to 30 minutes, release film (Release film) The film-like semiconductor sealing member was manufactured by laminating with a pressing roll.
  • the physical properties of the film-type semiconductor sealing member manufactured by the Example and the comparative example were measured according to the following physical property measuring method.
  • the warpage at the wafer level is the average of about 70,000 points measured by laser height and cross section of the wafer using WDM-300 ((Lasertec) after the formation of the sealing layer, and the warpage of the individual package is a shadow moire.
  • WDM-300 (Lasertec) after the formation of the sealing layer, and the warpage of the individual package is a shadow moire.
  • Example 1 Example 2
  • Example 3 Example 4 Tg °C 173 178 181 174 CTE ⁇ 1 ppm / °C 5.1 5.4 5.6 6.2 CTE ⁇ 2 ppm / °C 28.4 31.8 36.3 38.6 Warpage (Wafer level) ⁇ m 164 177 193 201 Warpage (individual package) ⁇ m 48 53 56 58 Modulus @ 260 °C MPa 651 673 668 683
  • the semiconductor sealing members of Examples 1 to 4 including the phenol resin and the epoxy compound represented by the formula (2) comprising a unit represented by the formula (1) has a high glass transition temperature, low thermal expansion coefficient and low temperature elastic modulus When sealing the semiconductor device using this, it can be seen that the bending characteristics are improved.
  • the glass transition temperature is low, the thermal expansion coefficient and the high temperature elastic modulus are high, it can be seen that the warpage is large when sealing the semiconductor device.

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Abstract

본 발명은 하기 화학식 1로 표시되는 단위를 포함하는 페놀 수지; 하기 화학식 2로 표시되는 에폭시 화합물; 및 무기 충전제를 포함하는 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법에 관한 것이다.

Description

필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법
본 발명은 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 대면적 공정에 적용이 가능하고, 휨 발생이 적어, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 공정에 적합한 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 소자를 수분이나 기계적 충격 등의 외부 환경으로부터 보호하기 위한 목적으로 에폭시 수지 조성물로 반도체 소자를 밀봉하는 방법이 상업적으로 행해지고 있다. 종래에는 반도체 소자 밀봉 시에 웨이퍼를 절단(Dicing)하여 반도체 칩(chip)을 제조한 후, 반도체 칩 단위로 패키징이 이루어졌으나, 최근에 절단되지 않은 웨이퍼 상태 또는 이보다 큰 패널 상태에서 패키징을 수행한 다음, 반도체 칩으로 절단(dicing)하는 공정이 개발되었다. 일반적으로, 전자의 방법을 칩 스케일 패키징(Chip Scale Package, CSP), 후자의 공정을 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP) 및 패널 레벨 패키징(Panel Level Packaging, PLP)이라고 한다.
웨이퍼 레벨 패키징은 칩 스케일 패키징 공정에 비해 공정이 단순하고, 패키지 두께가 얇아 반도체 실장 공간을 감소시킬 수 있다는 장점이 있다. 그러나 웨이퍼 레벨 패키징이나 패널 레벨 패키징의 경우, 개개의 칩을 밀봉하는 칩 스케일 패키징에 비해 제막 면적이 넓기 때문에 웨이퍼 또는 패널과 봉지재의 열 팽창율 차이로 인한 휨(Warpage)이 크게 발생한다는 문제점이 있다. 휨이 발생할 경우, 후속 공정의 수율 및 웨이퍼 핸들링에 영향을 미치게 된다. 또한, 현재 웨이퍼 레벨 패키징이나 패널 레벨 패키징의 밀봉재로는 주로 액상 타입의 에폭시 수지 또는 실리콘 수지가 사용되고 있으나, 액상 타입의 조성물의 경우 무기 충전물의 함량이 낮고, 수지도 액상의 단분자를 사용하기 때문에 밀봉 후 반도체 패키지의 신뢰성이 취약하다는 문제점이 있다.
따라서, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 적용 시에도 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있는 반도체 밀봉 부재의 개발이 요구되고 있다.
본 발명의 목적은 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있으며, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 공정에 적합한 필름용 반도체 밀봉 부재를 제공하는 것이다.
본 발명의 다른 목적은 상기 필름용 반도체 밀봉 부재로 밀봉된 반도체 패키지를 제공하는 것이다.
일 측면에서, 본 발명은 하기 화학식 1로 표시되는 단위를 포함하는 페놀 수지; 하기 화학식 2로 표시되는 에폭시 화합물; 및 무기 충전제를 포함하는 필름형 반도체 밀봉 부재를 제공한다.
[화학식 1]
Figure PCTKR2017010175-appb-I000001
상기 화학식 1에서, R1 및 R2는 각각 독립적으로, 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C1~C10 알케닐기, 치환 또는 비치환된 C1~C10인 알키닐기 또는 치환 또는 비치환된 C6~C30 아릴기이고, m 및 n의 평균값은 각각 독립적으로 0 보다 크고 10 보다 작다. 단, R1 및 R2가 동시에 수소는 아니다.
[화학식 2]
Figure PCTKR2017010175-appb-I000002
상기 화학식 2에서, G는 글리시딜기 또는 C1~10 글리시딜알킬기이며, R3 내지 R10은 각각 독립적으로 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C3~C20 사이클로알킬기 또는 C6~C30 아릴기이다.
구체적으로는, 상기 화학식 1에서, R1 및 R2는 각각 독립적으로 치환 또는 비치환된 C1~C10 알킬기 또는 치환 또는 비치환된 C6~C30 아릴기이며, 더 구체적으로는 R1 및 R2는 각각 독립적으로 메틸기 또는 페닐기이다.
또한, 구체적으로는, 상기 화학식 2에서, 상기 G는 글리시딜기이고, 상기 R3 내지 R10은 각각 독립적으로 수소 또는 치환 또는 비치환된 C1~C10 알킬기이며, 더 구체적으로는 수소일 수 있다.
상기 필름형 반도체 밀봉 부재는, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 중량% 내지 10 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 5 중량% 내지 35 중량% 및 무기 충전제 60 중량% 내지 90 중량%를 포함하는 것일 수 있다.
상기 필름형 반도체 밀봉 부재는 단일층 구조 또는 2층 구조일 수 있다.
일 구체예에서, 상기 필름형 반도체 밀봉 부재는, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 중량% 내지 3 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 5 중량% 내지 20 중량%, 및 무기 충전제 60 중량% 내지 90 중량%를 포함하는 제1층; 및 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 5 중량% 내지 10 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 10 중량% 내지 35 중량%, 및 무기 충전제 30 중량% 내지 50 중량%를 포함하는 제2층을 포함하는 것일 수 있다. 이때, 상기 제1층 : 제2층의 두께 비율은 1 : 9 내지 7 : 3일 수 있다.
다른 구체예에서, 상기 필름형 반도체 밀봉 부재는, 유리 직물로 이루어진 제3층; 상기 제3층의 상부에 형성되는 제4층 및 상기 제3층의 하부에 형성되는 제5층을 포함하고, 상기 제4층 및 제5층은 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지, 상기 화학식 2로 표시되는 에폭시 화합물, 및 무기 충전제를 포함하는 것일 수 있다. 이때, 상기 제5층의 두께는 상기 제4층의 두께보다 두껍게 형성될 수 있다.
다른 측면에서, 본 발명은, 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.
이때, 상기 밀봉은 컴프레션 몰딩(Compression Molding)법, 트랜스퍼 몰딩(Transfer molding), 라미네이션(Lamination)법 또는 이들의 조합에 의해 수행될 수 있다.
일 구체예에서, 상기 반도체 패키지 제조 방법은, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계; 상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계; 상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계; 상기 밀봉층과 임시 고정 부재를 분리하는 단계; 상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계; 상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및 다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함할 수 있다.
또 다른 측면에서, 본 발명은 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 밀봉된 반도체 패키지를 제공한다.
이때, 상기 반도체 패키지는 플립 칩 방식의 반도체 칩, 와이어 본딩 방식의 반도체 칩 또는 이들의 조합을 포함할 수 있다.
일 구체예에서, 상기 반도체 패키지는, 재배선층을 포함하는 기판; 상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩; 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 봉지하도록 형성되는 밀봉층; 및 상기 기판의 하부에 형성되는 외부 접속 단자를 포함하는 것일 수 있다.
본 발명에 따른 반도체 밀봉 부재는 필름형으로 형성되어 대면적으로 적용되는 웨이퍼 레벨 패키징 및 패널 레벨 패키징에 유용하게 적용될 수 있다.
본 발명에 따른 반도체 밀봉 부재는 특정 구조의 페놀 수지와 에폭시 화합물을 사용하여, 낮은 열팽창계수와 높은 유리전이온도를 가지며, 이에 따라 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 적용 시에도 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있다.
도 1은 본 발명에 따른 반도체 밀봉 부재의 일 실시예를 도시한 도면이다.
도 2는 본 발명에 따른 반도체 밀봉 부재의 다른 실시예를 도시한 도면이다.
도 3은 본 발명에 따른 반도체 패키지의 일 실시예를 도시한 도면이다.
도 4는 본 발명에 따른 반도체 패키지의 다른 실시예를 도시한 도면이다.
도 5는 본 발명에 따른 반도체 패키지의 또 다른 실시예를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명한다. 다만, 하기 도면은 본 발명에 대한 이해를 돕기 위해 제공되는 것일 뿐, 본 발명이 하기 도면에 의해 한정되는 것은 아니다.
또한, 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
'상부', '상면', '하부', '하면' 등과 같은 위치 관계는 도면을 기준으로 기재된 것일 뿐, 절대적인 위치 관계를 나타내는 것은 아니다. 즉, 관찰하는 위치에 따라, '상부'와 '하부' 또는 '상면'과 '하면'의 위치가 서로 변경될 수 있다.
반도체 밀봉 부재
먼저, 본 발명에 따른 필름형 반도체 밀봉 부재에 대해 설명한다.
본 발명에 따른 반도체 밀봉 부재는 경화제, 에폭시 화합물 및 무기 충전제를 포함하되, 상기 경화제와 에폭시 화합물이 특정한 구조를 갖는 화합물들을 포함하는 것을 특징으로 한다.
구체적으로는, 본 발명에 따른 반도체 밀봉 부재는 경화제로 하기 화학식 1로 표시되는 단위를 포함하는 페놀 수지를 포함한다.
[화학식 1]
Figure PCTKR2017010175-appb-I000003
상기 화학식 1에서, R1 및 R2는 각각 독립적으로, 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C1~C10 알케닐기, 치환 또는 비치환된 C1~C10인 알키닐기 또는 치환 또는 비치환된 C6~C30 아릴기이고, m 및 n의 평균값은 각각 독립적으로 0 보다 크고 10 보다 작다. 단, R1 및 R2가 동시에 수소는 아니다.
구체적으로는, 상기 화학식 1에서, R1 및 R2는 각각 독립적으로 치환 또는 비치환된 C1~C10 알킬기 또는 치환 또는 비치환된 C6~C30 아릴기이며, 더 구체적으로는, R1 및 R2는 각각 독립적으로 메틸기 또는 페닐기이다.
일 구체예에서, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지는 R1 및 R2가 서로 다른 치환기를 포함하는 것일 수 있다. 이러한 경우, 에폭시 수지 조성물의 가교 밀도가 높아져 신뢰성이 높은 반도체 패키지를 제조할 수 있다.
상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지는 반도체 밀봉 부재 총 중량에 대하여, 1 중량% 내지 10 중량%, 구체적으로는 3 중량% 내지 7 중량%로 포함될 수 있다.
한편, 본 발명의 반도체 밀봉 부재는, 필요에 따라, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 이외에 다른 경화제를 더 포함할 수 있다. 추가로 첨가되는 경화제로는, 당해 기술 분야에서 일반적으로 사용되는 경화제들이 제한 없이 사용될 수 있으며, 예를 들면, 페놀아랄킬형 페놀수지,　페놀노볼락형 페놀수지, 자일록(xylok)형 페놀수지, 크레졸 노볼락형 페놀수지, 나프톨형 페놀수지, 테르펜형 페놀수지, 다관능형 페놀수지, 디시클로펜타디엔계 페놀수지, 비스페놀 A와 레졸로부터 합성된 노볼락형　페놀수지, 트리스(하이드록시페닐)메탄, 디하이드록시바이페닐을 포함하는 다가 페놀 화합물, 무수 말레인산　및　무수　프탈산을 포함하는 산무수물, 메타페닐렌디아민, 디아미노디페닐메탄, 디아미노디페닐설폰　등의 방향족 아민　등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
상기 추가로 첨가되는 경화제의 함량은 반도체 밀봉 부재 총 중량에 대하여, 1 중량% 내지 20 중량%, 구체적으로는 5 중량% 내지 15 중량%일 수 있다.
또한, 본 발명에 따른 반도체 밀봉 부재는 에폭시 화합물로 하기 화학식 2로 표시되는 에폭시 화합물을 포함한다.
[화학식 2]
Figure PCTKR2017010175-appb-I000004
상기 화학식 2에서, G는 글리시딜기 또는 C1~10 글리시딜알킬기이며, R3 내지 R10은 각각 독립적으로 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C3~C20 사이클로알킬기 또는 C6~C30 아릴기이다.
구체적으로는, 상기 G는 글리시딜기이고, 상기 R3 내지 R10은 각각 독립적으로 수소 또는 치환 또는 비치환된 C1~C10 알킬기이며, 더 구체적으로는 R3 내지 R10은 각각 독립적으로 수소일 수 있다.
상기 화학식 2로 표시되는 에폭시 화합물을 사용할 경우, 유리전이온도가 높고, 고온에서 낮은 탄성율을 나타낼 수 있으며, 이에 따라 패키지 신뢰성을 향상시킬 수 있다.
상기 화학식 2로 표시되는 에폭시 화합물은 반도체 밀봉 부재 총 중량에 대하여, 5 중량% 내지 35 중량%, 구체적으로는 10 중량% 내지 30 중량%로 포함될 수 있다.
한편, 본 발명의 반도체 밀봉 부재는, 필요에 따라, 상기 화학식 2로 표시되는 단위를 포함하는 에폭시 화합물 이외에 다른 에폭시 수지를 더 포함할 수 있다. 추가로 포함되는 에폭시 수지로는 당해 기술 분야에서 일반적으로 사용되는 에폭시 수지들이 제한 없이 사용될 수 있으며, 예를 들면, 페놀 또는 알킬 페놀류와 히드록시벤즈알데히드와의 축합물을 에폭시화함으로써 얻어지는 에폭시 수지, 페놀아랄킬형 에폭시 수지, 바이페닐형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 나프톨노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 글리시딜에테르, 비스히드록시비페닐계 에폭시 수지, 디시클로펜타디엔계 에폭시 수지　등을 들 수 있다. 보다 구체적으로는, 상기 에폭시 수지는 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 페놀아랄킬형 에폭시 수지, 바이페닐형 에폭시 수지 등일 수 있다.
상기 추가로 첨가되는 에폭시 수지의 함량은 반도체 밀봉 부재 총 중량에 대하여, 1 중량% 내지 20 중량%, 구체적으로는 3 중량% 내지 10 중량%일 수 있다.
또한, 본 발명에 따른 반도체 밀봉 부재는 무기 충전제를 포함한다.
상기 무기 충전제로는, 반도체 밀봉재에 사용되는 일반적인 무기 충전제들이 제한 없이 사용될 수 있으며, 특별히 한정되지 않는다. 예를 들면, 상기 무기 충전제로는 용융실리카, 결정성실리카, 탄산칼슘, 탄산마그네슘, 알루미나, 마그네시아, 클레이(clay), 탈크(talc), 규산칼슘, 산화티탄, 산화안티몬, 유리섬유 등이 사용될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
구체적으로는 저응력화를 위해서 선팽창계수가 낮은 용융실리카를 사용한다. 용융실리카는 진비중이 2.3 이하인 비결정성 실리카를 의미하는 것으로 결정성 실리카를 용융하여 만들거나 다양한 원료로부터 합성한 비결정성 실리카도 포함된다. 용융실리카의 형상 및 입경은 특별히 한정되지는 않지만, 평균 입경 5 내지 55㎛의 구상용융실리카를 50 중량% 내지 99중량%, 평균입경 0.001 중량% 내지 1㎛의 구상 용융실리카를 1 중량% 내지 50중량%를 포함한 용융실리카 혼합물을 전체 충전제에 대하여 40 중량% 내지 100 중량%가 되도록 포함하는 것이 좋다. 또한, 용도에 맞춰 그 최대 입경을 45㎛, 55㎛, 및 75㎛ 중 어느 하나로 조정해서 사용할 수가 있다. 상기 구상 용융실리카에는 도전성의 카본이 실리카 표면에 이물질로서 포함되는 경우가 있으나 극성 이물질의 혼입이 적은 물질을 선택하는 것도 중요하다.
상기 무기 충전제는 반도체 밀봉 부재 총 중량에 대하여, 60 중량% 내지 90 중량%, 구체적으로는 70 중량% 내지 90 중량%로 포함될 수 있다.
한편, 본 발명에 따른 반도체 밀봉 부재는, 상기 경화제, 에폭시 화합물 및 무기 충전제 이외에, 경화촉진제, 커플링제, 바인더 수지, 이형제 및 착색제 등을 더 포함할 수 있다.
상기 경화 촉진제는 에폭시 화합물과 경화제의 반응을 촉진하기 위한 것으로, 예를 들면,　3급 아민, 유기금속화합물, 유기인화합물, 이미다졸, 및 붕소화합물 등이 사용 가능하다.
상기 3급 아민의 구체적인 예로는, 벤질디메틸아민, 트리에탄올아민, 트리에틸렌디아민, 디에틸아미노에탄올, 트리(디메틸아미노메틸)페놀, 2-2-(디메틸아미노메틸)페놀, 2,4,6-트리스(디아미노메틸)페놀과 트리-2-에틸헥실산염 등이 있다.
상기 유기 금속화합물의 구체적인 예로는, 크로뮴아세틸아세토네이트, 징크아세틸아세토네이트, 니켈아세틸아세토네이트　등이 있다.
상기 유기 인화합물의 구체적인 예로는, 트리스-4-메톡시포스핀, 테트라부틸포스포늄브로마이드, 테트라페닐포스포늄브로마이드, 페닐포스핀, 디페닐포스핀, 트리페닐포스핀, 트리페닐포스핀트리페닐보란, 트리페닐포스핀-1,4-벤조퀴논　부가물 등이 있다.
상기 이미다졸의 구체적인 예로는, 2-페닐-4메틸이미다졸, 2-메틸이미다졸,　2-페닐이미다졸,　2-아미노이미다졸, 2-메틸-1-비닐이미다졸, 2-에틸-4-메틸이미다졸, 2-헵타데실이미다졸　등을 들 수 있으나, 이에 한정되는 것은 아니다.
상기 붕소화합물의 구체적인 예로는, 테트라페닐포스포늄-테트라페닐보레이트, 트리페닐포스핀 테트라페닐보레이트, 테트라페닐보론염, 트리플루오로보란-n-헥실아민, 트리플루오로보란모노에틸아민, 테트라플루오로보란트리에틸아민, 테트라플루오로보란아민 등이 있다. 이외에도 1,5-디아자바이시클로[4.3.0]논-5-엔(1,5-diazabicyclo[4.3.0]non-5-ene:DBN), 1,8-디아자바이시클로[5.4.0]운덱-7-엔(1,8-diazabicyclo[5.4.0]undec-7-ene: DBU) 및　페놀노볼락 수지염　등을 들 수 있으나, 이에 한정되는 것은 아니다.
보다 구체적으로는, 상기 경화 촉진제로 유기인화합물, 붕소화합물, 아민계, 또는 이미다졸계 경화 촉진제를 단독 혹은 혼합하여 사용할 수 있다. 상기 경화 촉진제는 에폭시 수지 또는 경화제와 선반응하여 만든 부가물을 사용하는 것도 가능하다.
경화 촉진제의 사용량은 반도체 밀봉 부재 총 중량에 대하여　0.01 중량% 내지 2 중량% 정도일 수 있으며, 구체적으로 0.02 중량% 내지 1.5 중량% 정도, 더욱 구체적으로 0.05 중량% 내지 1 중량% 정도일 수 있다.　상기의 범위에서 반도체 밀봉 부재의 경화를 촉진하고 또한, 경화도도 좋은 장점이 있다.
상기 커플링제는 에폭시 화합물과 무기 충전제 사이에서 반응하여 계면 강도를 향상시키기 위한 것으로, 예를 들면, 실란 커플링제일 수 있다. 상기 실란 커플링제는 에폭시 화합물과 무기 충전제 사이에서 반응하여, 에폭시 화합물과 무기 충전제의 계면 강도를 향상시키는 것이면 되고, 그 종류가 특별히 한정되지 않는다. 상기 실란 커플링제의 구체적인 예로는 에폭시실란, 아미노실란, 우레이도실란, 머캅토실란, 알킬실란 등을 들 수 있다. 상기 커플링제는 단독으로 사용할 수 있으며 병용해서 사용할 수도 있다.
상기 커플링제는 반도체 밀봉 부재 총 중량에 대해 0.01 중량% 내지 5 중량% 정도, 구체적으로는 0.05 중량% 내지 3 중량% 정도, 더욱 구체적으로는 0.1 중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다. 상기 범위에서 반도체 밀봉 부재 경화물의 강도가 향상될 수 있다.
상기 바인더 수지는 유연성을 부여하여 필름 코팅을 용이하게 하기 위한 것으로, 예를 들면, 에폭시 변성 우레탄 공중합체, 에폭시 변성 아크릴 공중합체일 수 있다. 상기 바인더 수지는 반도체 밀봉 부재 총 중량에 대해 1 중량% 내지 10 중량% 정도, 구체적으로는 3 중량% 내지 8 중량%의 함량으로 포함될 수 있다.
상기 이형제로는 파라핀계 왁스, 에스테르계 왁스, 고급 지방산, 고급 지방산 금속염, 천연 지방산 및 천연 지방산 금속염으로 이루어진 군으로부터 선택되는 1종 이상을 사용할 수 있다. 상기 이형제는 반도체 밀봉 부재 중 0.1 중량% 내지 1 중량%로 포함될 수 있다.
상기 착색제는 반도체 밀봉 부재의 레이저 마킹을 위한 것으로, 당해 기술 분야에 잘 알려져 있는 착색제들이 사용될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 착색제는 카본 블랙, 티탄블랙, 티탄 질화물, 인산수산화구리(dicopper hydroxide phosphate), 철산화물, 운모 중 하나 이상을 포함할 수 있다.
상기 착색제는 반도체 밀봉 부재 총 중량에 대해 0.01 중량% 내지 5 중량% 정도, 구체적으로는 0.05 중량% 내지 3 중량% 정도, 더욱 구체적으로는 0.1 중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다.
이외에도, 본 발명의 반도체 밀봉 부재는　본 발명의 목적을 해하지 않는 범위에서 변성 실리콘 오일, 실리콘 파우더, 및 실리콘 레진 등의 응력완화제; Tetrakis[methylene-3-(3,5-di-tertbutyl-4-hydroxyphenyl)propionate]methane 등의 산화방지제; 등을　필요에 따라 추가로 함유할 수 있다.
한편, 상기 본 발명에 따른 필름형 반도체 밀봉 부재는 단일층 구조로 이루어질 수도 있고, 성분이 상이한 2 이상의 층을 포함하는 다층 구조로 이루어질 수도 있다.
일 구체예에 따르면, 본 발명에 따른 필름형 반도체 밀봉 부재는, 도 1에 도시된 바와 같이, 무기 충전제의 함량이 서로 상이한 두 개의 필름층이 합지된 2층 구조로 형성될 수 있다.
예를 들면, 상기 2층 구조의 필름형 반도체 부재는, 제1층(상부층)(10) 및 제2층(하부층)(20)을 포함할 수 있으며, 이때, 상기 제1층(10)은 제2(20)층보다 높은 무기 충전제(30) 함량을 가질 수 있다. 구체적으로는, 상기 제1층은 무기 충전제의 함량이 60 중량% ~ 90 중량% 정도일 수 있으며, 상기 제2층은 무기 충전제의 함량이 30 중량% ~ 50 중량% 정도일 수 있다. 이와 같이 무기 충전제의 함량이 높은 상부층(제1층)과, 무기 충전제의 함량이 낮은 하부층(제2층)으로 구성된 반도체 밀봉 부재의 경우, 하부층의 유동성이 높아 성형 공정에서 반도체 칩의 손상을 최소화할 수 있으며, 상부층의 강도가 높아 우수한 신뢰성을 구현할 수 있다는 장점이 있으며, 특히, 와이어 본딩 방식의 반도체 칩을 밀봉하는 경우에, 와이어 쓸림 현상을 현저하게 감소시킬 수 있다.
구체적으로는, 상기 제1층은 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 중량% 내지 3 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 5 중량% 내지 20 중량%, 및 무기 충전제 60 중량% 내지 90 중량%를 포함하고, 추가적으로 바인더 수지, 경화 촉진제, 커플링제 및 착색제 중 적어도 하나를 잔부의 함량으로 더 포함할 수 있다.
상기 제2층은 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 5 중량% 내지 10 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 10 중량% 내지 35 중량%, 및 무기 충전제 30 중량% 내지 50 중량%를 포함하고, 추가적으로 바인더 수지, 경화 촉진제, 커플링제 및 착색제 중 적어도 하나를 잔부의 함량으로 더 포함할 수 있다.
한편, 상기 2층 구조의 반도체 밀봉 부재에 있어서, 상기 제1층 : 제2층의 두께 비율이 1 : 9 내지 7 : 3, 구체적으로는 2 : 8 내지 6 : 4 정도일 수 있다. 제1층과 제2층의 두께 비율이 상기 범위를 만족할 때, 유동성, 성형성 및 신뢰성을 모두 우수하게 구현할 수 있다.
구체적으로는, 상기 제1층은 그 두께가 10㎛ 내지 300㎛, 구체적으로는 50㎛ 내지 250㎛, 더 구체적으로는 100㎛ 내지 200㎛일 수 있으며, 상기 제2층은 그 두께가 50㎛ 내지 300㎛, 구체적으로는 100㎛ 내지 250㎛, 더 구체적으로는 150㎛ 내지 200㎛ 일 수 있다.
다른 구체예에 따르면, 본 발명에 따른 필름형 반도체 밀봉 부재는, 도 2에 도시된 바와 같이, 3층 구조로 이루어질 수 있다.
예를 들면, 본 발명의 필름형 반도체 밀봉 부재는 유리 직물로 이루어진 제3층(40), 상기 제3층(40)의 상부에 형성되는 제4층(50) 및 상기 제3층(40)의 하부에 형성되는 제5층(60)을 포함할 수 있다.
상기 유리 직물은 유리 섬유(42)들이 직조되어 형성되는 직물로, 상기 유리 직물을 구성하는 유리 섬유의 재질은 특별히 제한되지 않는다. 예를 들면, 상기 유리 직물은 E유리, C유리, A유리, S유리, D유리, NE유리, T유리, H유리 등으로 형성될 수 있으며, 이들 중에서도 E유리 또는 S유리가 특히 바람직하다.
상기 유리 직물의 두께는 10㎛ 내지 50㎛, 구체적으로는 15㎛ 내지 35㎛일 수 있다. 상기 범위에서 반도체 밀봉 부재를 필름형으로 제작하기 용이하고, 박형의 반도체 패키지를 구현할 수 있다.
한편, 상기 제4층(50) 및 제5층(60)은 경화제, 에폭시 수지 및 무기 충전제를 포함하는 에폭시 수지 조성물에 의해 형성되는 수지층이며, 상기 제4층 및 제5층은 화학식 1로 표시되는 페놀 수지 및 화학식 2로 표시되는 에폭시 수지를 포함한다. 상기 경화제, 에폭시 수지 및 무기 충전제의 구체적인 내용은 상술한 바와 동일하므로, 구체적인 설명은 생략한다.
한편, 상기 제5층(60)은 제4층(50)에 비해 두껍게 형성되는 것이 바람직하며, 더 구체적으로는 제5층(60)의 두께가 제4층(50)의 두께의 2배 이상일 수 있다. 유리 직물의 하부에 형성되는 제5층을 두껍게 형성할 경우, 성형 시에 반도체 칩의 손상을 최소화할 수 있으며, 밀봉 부재의 유동성이 향상되어 내로우 갭 필링 특성이 향상되는 효과를 얻을 수 있다.
예를 들면, 상기 제4층은 그 두께가 5㎛ ~ 40㎛, 구체적으로는 10㎛ ~ 30㎛ 일 수 있으며, 상기 제5층은 그 두께가 50㎛ ~ 425㎛, 구체적으로는 40㎛ 내지 210㎛일 수 있다.
한편, 상기 제4층 및 제5층에 포함되는 경화제, 에폭시 수지 및/또는 무기 충전제는 서로 동일할 수도 있고, 상이할 수도 있다.
또한, 상기 제5층은 입경이 상이한 2종 이상의 무기 충전제를 포함할 수 있다.
본 발명에 따른 반도체 밀봉 부재는, 상기 성분들을 헨셀 믹서를 이용하여 소정의 배합비로 균일하게 혼합한 후, 볼밀, 3롤밀 또는 CM(conditioning mixer) 등을 이용하여 정밀 분산시킨 다음, 바코터(Bar coater), 어플리케이터(Applicator) 또는 닥터 블레이드(Doctor blade) 등을 이용하여 서포팅 필름(supporting film) 등에 코팅한 후 건조시켜 필름 형상으로 제조하는 방법으로 제조될 수 있다.
이때, 상기 헨셀 믹서를 이용한 혼합은, 이로써 한정되는 것은 아니나, 예를 들면 25℃ ~ 30℃에서 10분 ~ 1시간 정도 이루어질 수 있다. 또한, 상기 분산은 이로써 한정되는 것은 아니나, 예를 들면 25℃ ~ 30℃에서 10분 ~ 1시간 정도 이루어질 수 있다. 또한, 상기 건조는, 이로써 한정되는 것은 아니나, 예를 들면 100℃ 이하의 온도에서 10분 ~ 30분 정도 수행될 수 있다.
또한, 2층 구조의 반도체 밀봉 부재의 경우, 제1층을 형성하기 위한 조성의 성분들을 상기와 같은 방법으로 분산시킨 후, 제1서포팅 필름 상에 코팅하고 건조시켜 제1필름을 형성하고, 제2층을 형성하기 위한 조성의 성분들을 상기와 같은 방법으로 분산시킨 후, 제2서포팅 필름 상에 코팅하고 제조시켜 제2필름을 형성한 후, 상기 제1필름과 제2필름을 합지하는 방법으로 제조될 수 있다.
또한, 상기 유리 직물을 포함하는 반도체 밀봉 부재는, 예를 들면, 제1이형 필름 상에 유리 직물을 배치한 후 상기 유리 직물 상에 제4층을 형성하기 위한 에폭시 수지 조성물을 코팅하고, 건조시켜 제1필름을 형성하고, 제2이형 필름 상에 제5층을 형성하기 위한 에폭시 수지 조성물을 코팅하고, 건조시켜 제2필름을 형성한 후, 상기 제1필름과 제2필름을 합지하는 방법으로 제조될 수 있다.
상기와 같은 방법을 통해 제조된 본 발명의 반도체 밀봉 부재는 필름 형태를 가지기 때문에 웨이퍼 레벨 패키징 또는 패널 레벨 패키징과 같은 대면적 공정에 유용하게 사용될 수 있다.
반도체 패키지 제조방법
다음으로, 본 발명에 따른 반도체 패키지 제조 방법에 대해 설명한다.
본 발명에 따른 반도체 패키지 제조 방법은 상기한 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 것을 그 특징으로 한다.
구체적으로는, 상기 반도체 패키지 제조 방법은, 반도체 칩이 실장된 기판을 준비하는 단계, 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 밀봉하는 단계를 포함할 수 있다.
이때, 상기 밀봉은, 당해 기술 분야에서 일반적으로 사용되는 반도체 밀봉 방법들, 예를 들면, 컴프레션 몰딩(Compression Molding)법, 트랜스퍼 몰딩, 라미네이션(Lamination)법 또는 이들의 조합에 의해 수행될 수 있으며. 그 방법이 특별히 제한되지 않는다. 예를 들면, 상기 몰딩은 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 컴프레션 몰딩 또는 라미네이션하는 방법으로 이루어질 수 있거나, 또는 본 발명에 따른 필름형 반도체 밀봉 부재를 반도체 칩 상에 컴프레션 몰딩하고, 타블렛 형태의 밀봉재를 트랜스퍼 몰딩하여 반도체 칩과 기판 사이를 밀봉하는 방법으로 이루어질 수도 있다.
또한, 상기 밀봉은 반도체 칩의 일부 또는 전부를 봉지하는 방식으로 수행될 수 있다. 예를 들면, 상기 밀봉은 반도체 칩의 상면, 측면 및 하면을 모두 봉지하는 오버 몰딩(over-molding) 형태로 이루어질 수 있고, 반도체 칩의 측면 및 하면만 봉지하고, 상면은 노출시키는 익스포즈드 칩 몰딩(exposed chip molding) 형태로 이루어질 수도 있다.
보다 구체적으로, 상기 반도체 패키지 제조 방법은, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 후 재배선층을 형성하는 방법에 의해 이루어질 수 있다. 구체적으로는, 다음과 같은 방법을 통해 반도체 패키지를 제조할 수 있다.
먼저, 캐리어 웨이퍼 또는 캐리어 패널와 같은 캐리어 부재의 일면에 점착 테이프(Adhesive Tape) 또는 열 이형 테이프(Thermal release Tape)와 같은 임시 고정 부재를 부착하여, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비한다.
그런 다음, 픽-앤드-플레이스(pick-and-place)와 같은 공정을 이용하여, 상기 임시 고정 부재 상에 다수의 반도체 칩을 재배열(Reconfiguration)시킨다.
반도체칩들의 재배열이 완료되면, 상기한 본 발명의 필름형 반도체 밀봉 부재를 상기 반도체 칩 상에 배치한 후, 컴프레션 또는 라미네이션 등의 방법으로 성형하여 밀봉층을 형성한다. 이때, 상기 성형 온도는 밀봉 부재의 종류에 따라 달라질 수 있으나, 대체로 120℃ 내지 170℃ 정도에서 수행될 수 있다.
한편, 반도체 칩이 밀봉층 성형 공정에서 이동하는 것을 방지하기 위해, 상기 밀봉층 형성 전에 프리 베이킹(pre-baking) 공정을 실시할 수 있으며, 이때, 상기 프리 베이킹 온도는 100℃ ~ 150℃ 정도, 구체적으로는 110℃ ~ 130℃일 수 있다.
상기와 같은 방법으로 밀봉층이 형성된 후에, 밀봉층과 임시 고정 부재를 분리한다. 상기 분리는, 예를 들면, 온도를 상승시켜 점착 테이프에 기포가 발생하도록 하는 방법 등에 의해 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 상기 반도체 칩 상에 재배선층(Re-Distribution Layer, RDL)을 포함하는 기판을 형성한다. 상기 재배선층을 포함하는 기판은 반도체칩 상에 유전체층과 금속층을 교대로 적층함으로써 형성될 수 있다. 이때, 상기 유전체층은 예를 들면 감광성 폴리이미드 등으로 이루어질 수 있고, 상기 금속층은 예를 들면, 구리 등으로 이루어질 수 있으나. 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재질의 유전체층 및 금속층들이 제한 없이 사용될 수 있다. 또한, 상기 재배선층은, 예를 들면, 폴리벤족사졸과 같은 포토레지스트 등으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재배선층 형성 물질들이 제한 없이 사용될 수 있다.
그런 다음, 상기 기판의 하부에 솔더볼과 같은 외부 접속 단자를 형성하고, 다이싱 공정을 통해 개별 반도체 패키지를 형성한다.
일 구체예에서, 상기 반도체 패키지 제조 방법은, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계; 상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계; 상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계; 상기 밀봉층과 임시 고정 부재를 분리하는 단계; 상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계; 상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및 다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함할 수 있다.
반도체 패키지
다음으로, 본 발명에 따른 반도체 패키지에 대해 설명한다. 도 3 내지 도 5에는 본 발명에 따른 반도체 패키지의 실시예들이 도시되어 있다.
도 3 내지 도 5에 도시된 바와 같이, 본 발명에 따른 반도체 패키지는 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 밀봉된 것을 그 특징으로 한다. 구체적으로는, 본 발명에 따른 반도체 패키지는, 기판(300), 적어도 하나 이상의 반도체 칩(200a, 200b)과, 본 발명에 따른 필름형 반도체 밀봉 부재로 형성된 밀봉층(100) 및 외부 접속 단자(400)를 포함한다.
상기 기판(300)은 반도체 칩(200a, 200b)를 지지하고, 반도체 칩((200a, 200b)에 전기 신호를 부여하기 위한 것으로, 당해 기술 분야에서 일반적으로 사용되는 반도체 실장용 기판들이 제한 없이 사용될 수 있다. 예를 들면, 상기 기판(300)은 회로 기판, 리드 프레임 기판 또는 재배선층(redistribution layer)을 포함하는 기판일 수 있다.
상기 회로 기판은 절연성을 갖는 물질, 예를 들면 에폭시 수지나 폴리이미드와 같은 열 경화성 필름, 액정 폴리에스테르 필름이나 폴리아미드 필름과 같은 내열성 유기 필름이 부착된 평판으로 이루어질 수 있다. 상기 회로 기판에는 회로 패턴이 형성되며, 상기 회로 패턴은 전원 공급을 위한 전원 배선과 접지 배선 및 신호 전송을 위한 신호 배선 등을 포함한다. 상기 각 배선들은 층간 절연막에 의해 서로 구분되어 배치될 수 있다. 구체적으로는, 상기 회로 기판은 회로 패턴이 인쇄 공정에 의해 형성된 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.
상기 리드 프레임 기판은 니켈, 철, 구리, 니켈 합금, 철 합금, 동 합금 등과 같은 금속 재질로 이루어질 수 있다. 상기 리드 프레임 기판은, 반도체 칩을 탑재하기 위한 반도체 칩 탑재부와 반도체 칩의 전극부와 전기적으로 연결된 접속 단자부를 포함할 수 있으나, 이에 한정되는 것은 아니며, 당해 기술 분야에 알려진 다양한 구조 및 재질의 리드 프레임 기판이 제한 없이 사용될 수 있다.
상기 재배선층을 포함하는 기판은, 도 4 및 도 5에 도시된 바와 같이, 유전체층(310)과 금속층(320)이 교대로 적층된 적층체의 최외층에 재배선층(Re-Distribution Layer, RDL)(330)이 형성된 기판이다. 상기 유전체층(310)은 예를 들면 감광성 폴리이미드 등으로 이루어질 수 있고, 상기 금속층(320)은 예를 들면, 구리 등으로 이루어질 수 있으나. 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재질의 유전체층 및 금속층들이 제한 없이 사용될 수 있다. 또한, 상기 재배선층은, 예를 들면, 폴리벤족사졸과 같은 포토레지스트 등으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재배선층 형성 물질들이 제한 없이 사용될 수 있다.
상기 기판(300) 상에는 적어도 하나 이상의 반도체 칩(200a, 200b)이 실장된다. 이때, 상기 반도체 칩 실장 방법은, 특별히 한정되지 않으며, 당해 기술 분야에 알려진 반도체 칩 실장 기술이 제한 없이 사용될 수 있다. 예를 들면, 상기 반도체 칩은 플립 칩(flip chip) 방식 반도체 칩(200a) 또는 와이어 본딩(wire bonding) 방식의 반도체 칩(200b) 또는 이들의 조합일 수 있다.
플립 칩 방식은, 도 3에 도시된 바와 같이, 반도체 칩의 아랫면에 범프(bump)를 형성하고, 상기 범프를 이용하여 반도체 칩을 회로 기판에 융착시키는 방식이며, 와이어 본딩 방식은, 도 4에 도시된 바와 같이, 반도체 칩의 전극부와 기판을 금속 와이어로 전기적으로 연결시키는 방법이다.
한편, 본 발명에 따른 반도체 패키지는, 도 3에 도시된 바와 같이 하나의 반도체 칩을 포함할 수도 있고, 도 4 및 도 5에 도시된 바와 같이 2개 이상의 반도체 칩을 포함할 수도 있다. 또한, 2개 이상의 반도체 칩을 포함할 경우, 도 4에 도시된 바와 같이, 동종의 반도체 칩을 포함할 수도 있고, 도 5에 도시된 바와 같이 이종의 반도체 칩을 포함할 수도 있다.
다음으로, 상기 밀봉층(100)은 반도체 칩(200a, 200b)을 외부 환경으로부터 보호하기 위한 것으로, 상기한 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 형성된다. 상기 필름형 반도체 밀봉 부재에 대해서는 상술하였으므로, 구체적인 설명은 생략한다.
한편, 상기 밀봉층(100)은 반도체 칩의 적어도 일부를 봉지하는 형태로 형성될 수 있으며, 그 형태가 특별히 제한되지 않는다. 예를 들면, 상기 밀봉층(100)은 도 3에 도시된 바와 같이 반도체 칩의 상면을 노출시키는 형태로 형성될 수도 있고, 도 4에 도시된 바와 같이 반도체 칩의 전면을 봉지하는 형태로 형성될 수도 있다.
한편, 상기 기판(300)의 하면, 즉, 반도체 칩이 실장된 면의 반대면에는 기판(300)과 외부 전원을 전기적으로 연결하기 위한 외부 접속 단자(400)가 구비된다. 상기 접속 단자는 당해 기술 분야에 잘 알려진 다양한 구조의 접속 단자들, 예를 들면, 리드(lead), 볼 그리드 어레이(Ball Grid Array) 등이 제한 없이 사용될 수 있다.
일 구체예에 따르면, 본 발명에 따른 반도체 패키지는, 도 3에 도시된 바와 같이, 재배선층을 포함하는 기판, 상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩, 상기 반도체 칩을 봉지하도록 형성되는 밀봉층 및 상기 기판의 하부에 형성되는 외부 접속 단자를 포함하며, 이때, 상기 밀봉층은 본 발명에 따른 필름형 밀봉 부재에 의해 형성된다.
이하, 본 발명의 바람직한 실시예를 통해 본 발명의 구성 및 작용을 더욱 상세히 설명하기로 한다. 다만, 이는 본 발명의 바람직한 예시로 제시된 것이며 어떠한 의미로도 이에 의해 본 발명이 제한되는 것으로 해석될 수는 없다.
여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략하기로 한다.
실시예
하기 실시예 및 비교예에서 사용된 각 성분의 사양은 다음과 같다.
(A)에폭시 화합물
(a1) 하기 화학식 2-1로 표시되는 에폭시 화합물(에폭시 당량: 180~200g/eq. 연화점: 85~100℃, ICI 점도@150℃: 0.8~1.4Pa·s)을 사용하였다.
[화학식 2-1]
Figure PCTKR2017010175-appb-I000005
(a2) Nippon Kayaku社의 NC-3000을 사용하였다.
(a3) Japan Epoxy Resin社의 YX-4000을 사용하였다.
(B) 경화제
(b1) 하기 화학식 1-1로 표시되는 단위를 갖는 페놀 수지(수산기값: 150~210g/eq., 연화점: 80~90℃, ICI 점도@150℃: 1.5~3.5Pa·s)를 사용하였다.
[화학식 1-1]
Figure PCTKR2017010175-appb-I000006
(상기 식1-1에서, R1과 R2는 각각 CH3이며, n과 m의 평균값은 각각 1이다.)
(b2) Kolon 유화社의 KPH-F3065를 사용하였다.
(b3) 메이와社의 MEH-7851을 사용하였다.
(b4) 메이와社의 MEH-7500을 사용하였다.
(C) 바인더 수지: 국도화학社의 UME-330(에폭시 변성 우레탄 공중합체)를 사용하였다.
(D) 경화 촉진제:
(d1) Hokko Chemical社의 TPP-k(트리페닐포스파이트)를 사용하였다.
(d2) Aldrich社의 1,4-벤조퀴논을 사용하였다.
(E) 무기 충전제: 평균입경 5㎛의 구상 용융실리카와 평균입경 0.3㎛의 구상 용융실리카의 9:1(중량비) 혼합물을 사용하였다.
(F) 커플링제
(f1) Dow　Corning chemical社의 SZ-6070(메틸트리메톡시실란)과 (f2) Shinetsu社의 KBM-573(N-페닐-3-아미노프로필트리메톡시실란)을 혼합하여 사용하였다.
(G) 착색제
Matsusita　Chemical社의 카본 블랙 MA-600B을 사용하였다.
실시예 및 비교예
하기 [표 1]의 조성에 따라 각 성분들을 헨셀 믹서(KEUM SUNG MACHINERY CO.LTD(KSM-22)를 이용하여 25~30℃에서 30분간 균일하게 혼합 후, 이를 자체 제작한 볼 밀(Ball Mill)을 이용하여 25~30℃에서, 30분간 정밀 분산 후 서포팅 필름에 300㎛ 두께로 코팅 후, 터널식 건조 오븐(Drying oven)에서 100℃로, 10~30분간 건조하였고, 이형필름(Release film)과 압착롤로 합지하여 필름형 반도체 밀봉부재를 제조하였다.
구분(wt%) 실시예1 실시예2 실시예3 실시예4 비교예1 비교예2 비교예3 비교예4 비교예5
(A) (a1) 11.5 6 6 5 - - - - 11.5
(a2) - 5 - 3 11 - 5 - -
(a3) - - 6 2 - 11 5 11.5 -
(B) (b1) 5 4 4.5 4 - - - - -
(b2) - - - - 5 - 2 - -
(b3) - - - - - 4.5 2 5 -
(b4) - - - - - -　 -　 - 5
(C) 2.5 3 2.5 3 3 2.5 3 2.5 2.5
(D) (d1) 0.2 0.2 0.2 0.1 0.1 0.2 0.1 0.2 0.2
(d2) - - - 0.1 0.1 - 0.1 - -
(E) 80 81 80 82 80 81 82 80 80
(F) (f1) 0.1 0.1 0.1 0.1 0.1 0.1 0.1 0.1 0.1
(f2) 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.2
(G) 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5
물성 측정 방법
실시예 및 비교예에 의해 제조된 필름형 반도체 밀봉 부재의 물성을 하기 물성 측정 방법에 따라 측정하였다.
(1) 유리전이온도 및 열팽창계수: 실시예 및 비교예에 의해 제조된 반도체 밀봉 부재를 12Ton Press와 전용 금형을 이용하여 성형하여 시편을 제조하고, TMA((美)TA사 Q400)를 이용하여 유리전이온도 및 열팽창계수를 측정하였다. 측정 결과를 하기 표 2 내지 3에 나타내었다.
(2) 휨(Warpage): 캐리어 웨이퍼(200mm_8inch)에 열 이형 필름(Thermal release tape)을 부착한 후 pick-and-place 공정을 이용하여 단일 실리콘 칩을 재배열(Reconfiguration)하고, 120℃에서 프리-베이킹(pre-baking)을 실시하였다. 그런 다음, 실시예 및 비교예에 의해 제조된 필름형 반도체 밀봉 부재를 상기 캐리어 웨이퍼 상에 배치하고, 압착롤을 이용하여 100℃에서 라미네이션하여 밀봉층을 형성하고, 175℃로 승온시켜 열 이형 필름과 캐리어 웨이퍼를 분리시켰다. 그런 다음, 상기 반도체 칩을 포함하는 밀봉층 상에 재배선층을 형성하고, 재배선층 상에 솔더볼을 형성한 다음, 레이저 마킹 공정을 수행하고, 다이싱하여 개별 반도체 패키지를 제조하였다.
웨이퍼 레벨의 Warpage는 상기 밀봉층 형성 후에 WDM-300((韓)레이저텍)을 이용하여 웨이퍼의 높이, 단면을 레이저로 약 70,000 포인트를 측정한 값을 평균으로 나타내고, 개별 패키지의 Warpage는 Shadow moire((美)IPO사 AKRO MATRIX)를 이용하여 JESD22-B112에 준하는 Profile로 측정하여 비교하였다.
(3) 모듈러스 : 실시예 및 비교예에 의해 제조된 반도체 밀봉 부재를 12Ton Press와 전용 금형을 이용하여 성형하여 0.16mmt(160㎛, 1/16inch) 두께의 시편을 제조하고, DMA((美)TA사 Q800)를 이용하여 260℃ 조건에서 모듈러스를 측정하였다. 측정 결과를 하기 표 2 내지 3에 나타내었다.
평가 항목 단위 실시예1 실시예2 실시예3 실시예4
Tg ℃ 173 178 181 174
CTE α1 ppm/℃ 5.1 5.4 5.6 6.2
CTE α2 ppm/℃ 28.4 31.8 36.3 38.6
Warpage(Wafer level) ㎛ 164 177 193 201
Warpage(개별 패키지) ㎛ 48 53 56 58
Modulus@260℃ MPa 651 673 668 683
평가 항목 단위 비교예1 비교예2 비교예3 비교예 4 비교예 5
Tg ℃ 143 148 146 138 142
CTE α1 ppm/℃ 11.4 14.2 18 20 23
CTE α2 ppm/℃ 42.1 56.3 80.7 87.3 90
Warpage(Wafer level) ㎛ 268 342 411 504 571
Warpage(개별 패키지) ㎛ 74 98 114 125 138
Modulus @260℃ MPa 1,084 1,248 1,367 1,342 1,326
상기 표 2를 통해, 화학식 1로 표시되는 단위를 포함하는 페놀 수지와 화학식 2로 표시되는 에폭시 화합물을 포함하는 실시예 1 ~ 4의 반도체 밀봉 부재는 유리전이온도가 높고 열팽창계수 및 고온 탄성율이 낮아 이를 이용하여 반도체 소자를 밀봉할 경우, 휨 특성이 개선됨을 확인할 수 있다. 이에 비해, 상기 표 3의 결과와 같이 비교예 1 ~ 5의 반도체 밀봉 부재의 경우, 유리전이온도가 낮고, 열팽창계수 및 고온 탄성율이 높아 반도체 소자 밀봉 시에 휨이 크게 발생함을 알 수 있다.
(부호의 설명)
10, 110: 제1층
20, 120: 제2층
40: 제3층
50: 제4층
60: 제5층
30: 무기 충전제
100: 밀봉층
200a, 200b: 반도체 칩
300: 기판
400: 외부 접속 단자

Claims (14)

  1. 하기 화학식 1로 표시되는 단위를 포함하는 페놀 수지;
    하기 화학식 2로 표시되는 에폭시 화합물; 및
    무기 충전제를 포함하는 필름형 반도체 밀봉 부재:
    [화학식 1]
    Figure PCTKR2017010175-appb-I000007
    상기 화학식 1에서, R1 및 R2는 각각 독립적으로, 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C1~C10 알케닐기, 치환 또는 비치환된 C1~C10인 알키닐기 또는 치환 또는 비치환된 C6~C30 아릴기이고, m 및 n의 평균값은 각각 독립적으로 0보다 크고 10보다 작다(단, R1 및 R2가 동시에 수소는 아니다);
    [화학식 2]
    Figure PCTKR2017010175-appb-I000008
    상기 화학식 2에서, G는 글리시딜기 또는 C1~10 글리시딜알킬기이며, R3 내지 R10은 각각 독립적으로 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C3~C20 사이클로알킬기 또는 C6~C30 아릴기이다.
  2. 제1항에 있어서,
    상기 화학식 1에서, R1 및 R2는 각각 독립적으로 메틸기 또는 페닐기인 필름형 반도체 밀봉 부재.
  3. 제1항에 있어서,
    상기 필름형 반도체 밀봉 부재는, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 중량% 내지 10 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 5 중량% 내지 35 중량% 및 무기 충전제 60 중량% 내지 90 중량%를 포함하는 것인 필름형 반도체 밀봉 부재.
  4. 제1항에 있어서,
    상기 필름형 반도체 밀봉 부재는 단일층 구조 또는 다층 구조인 필름형 반도체 밀봉 부재.
  5. 제1항에 있어서,
    상기 필름형 반도체 밀봉 부재는,
    상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 중량% 내지 3 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 5 중량% 내지 20 중량%, 및 무기 충전제 60 중량% 내지 90 중량%를 포함하는 제1층; 및
    상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 5 중량% 내지 10 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 10 중량% 내지 35 중량%, 및 무기 충전제 30 중량% 내지 50 중량%를 포함하는 제2층을 포함하는 것인 필름형 반도체 밀봉 부재.
  6. 제5항에 있어서,
    상기 제1층 : 제2층의 두께 비율이 1 : 9 내지 7 : 3인 필름형 반도체 밀봉 부재.
  7. 제1항에 있어서,
    상기 필름형 반도체 밀봉 부재는,
    유리 직물로 이루어진 제3층; 상기 제3층의 상부에 형성되는 제4층 및 상기 제3층의 하부에 형성되는 제5층을 포함하고, 상기 제4층 및 제5층은 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지, 상기 화학식 2로 표시되는 에폭시 화합물, 및 무기 충전제를 포함하는 것인 필름형 반도체 밀봉 부재.
  8. 제7항에 있어서,
    상기 제5층의 두께가 상기 제4층의 두께보다 두껍게 형성되는 것인 필름형 반도체 밀봉 부재.
  9. 제1항 내지 제8항 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 반도체 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 밀봉은 컴프레션 몰딩(Compression Molding)법 또는 라미네이션(Lamination)법에 의해 수행되는 것인 반도체 패키지 제조 방법.
  11. 제9항에 있어서,
    상기 반도체 패키지 제조 방법은,
    일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계;
    상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계;
    상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계;
    상기 밀봉층과 임시 고정 부재를 분리하는 단계;
    상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계;
    상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및
    다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함하는 것인 반도체 패키지 제조방법.
  12. 청구항 1 내지 8 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 밀봉된 반도체 패키지.
  13. 제12항에 있어서,
    상기 반도체 패키지는 플립 칩 방식의 반도체 칩, 와이어 본딩 방식의 반도체 칩 또는 이들의 조합을 포함하는 것인 반도체 패키지.
  14. 제12항에 있어서,
    상기 반도체 패키지는,
    재배선층을 포함하는 기판;
    상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩;
    청구항 1 내지 8 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 봉지하도록 형성되는 밀봉층; 및
    상기 기판의 하부에 형성되는 외부 접속 단자를 포함하는 것인 반도체 패키지.
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