WO2018068255A1 - 神经元突触电路及神经元电路 - Google Patents

神经元突触电路及神经元电路 Download PDF

Info

Publication number
WO2018068255A1
WO2018068255A1 PCT/CN2016/101982 CN2016101982W WO2018068255A1 WO 2018068255 A1 WO2018068255 A1 WO 2018068255A1 CN 2016101982 W CN2016101982 W CN 2016101982W WO 2018068255 A1 WO2018068255 A1 WO 2018068255A1
Authority
WO
WIPO (PCT)
Prior art keywords
mos device
neuron
mos
circuit
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2016/101982
Other languages
English (en)
French (fr)
Inventor
张金勇
孙宏伟
王磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Institute of Advanced Technology of CAS
Original Assignee
Shenzhen Institute of Advanced Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Institute of Advanced Technology of CAS filed Critical Shenzhen Institute of Advanced Technology of CAS
Priority to PCT/CN2016/101982 priority Critical patent/WO2018068255A1/zh
Publication of WO2018068255A1 publication Critical patent/WO2018068255A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means

Definitions

  • Neuronal synaptic circuits determine the relationship between presynaptic neurons and postsynaptic neurons
  • the signal transmission mechanism, the neuron synapse circuit of the embodiment of the present invention uses an analog circuit to implement an STDP conduction mechanism between presynaptic neurons and postsynaptic neurons.
  • the STDP conduction mechanism means that if a neuron generates activity itself after receiving information transmitted by other neurons, the connection between the two neurons will be strengthened, that is, the synaptic weight will increase; if the neuron receives other nerves If the meta-information itself has generated activity, the connection between the two neurons will be weakened, that is, the synaptic weight will decrease.
  • the MOS capacitor may be formed by shorting the drain and source of the NMOS device.
  • the above MOS capacitors may be formed in other manners according to actual needs.
  • the charging circuit can include at least one pair of current mirrors composed of two MOS devices for controlling the magnitude of current charging the MOS capacitors; and/or, the discharging circuit can include at least one pair of two MOS devices A current mirror is formed to control the amount of current discharged for the MOS capacitor.
  • the gate of the fifth MOS device M5 is connected to the pulse sequence Vpost generated by the post-synaptic neuron, and is connected to the gate of the ninth MOS device M9; the drain of the fifth MOS device M5 outputs the analog voltage Vw, and is respectively connected to the sixth MOS device M6. a drain and a gate of an NMOS device forming a MOS capacitor;
  • the gates of the fifth MOS device M5 and the gate of the ninth MOS device M9 can also be connected to the pulse sequence generated by the postsynaptic neurons via an inverter IN1.
  • the inverter IN1 changes the low level of the pulse sequence to a high level and the high level to a low level.
  • the first MOS device M1 and the fourth MOS device M4 are a pair of current mirrors, and the current I A is controlled to be charged by Mcw (in a certain ratio with I 1 ); similarly, the seventh MOS device M7 and the tenth MOS device M10 are also A pair of current mirrors, controlled to the magnitude of the current I B of the Mcw discharge (proportional to I 2 ).
  • the first voltage Vd and the second voltage Vp determine the static working current of the circuit through the third MOS device M3 and the eighth MOS device M8, respectively; the pulse sequence generated by the pre-synaptic neurons and the postsynaptic neurons is turned on or off.
  • the MOS device M5 and the sixth MOS device M6 allow the currents I A and I B to flow through the MOS capacitor Mcw to increase or decrease the value of the analog voltage Vw.
  • the output of the presynaptic neuron 201 is connected to the first input of the neuron synapse circuit 203 and the first input of the voltage-current conversion module 204; the output of the post-synaptic neuron 202 and the second input of the neuron synapse circuit 203 Connecting; the output of the neuron synapse circuit 203 is connected to the second input end of the voltage-current conversion module 204; the output end of the voltage-current conversion module 204 is connected to the input end of the post-synaptic neuron 203;
  • the pulse sequences Vpre and Vpost generated by the presynaptic neuron 201 and the postsynaptic neuron 202 enter the neuronal synapse circuit 203 of the embodiment of the present invention.
  • the neuron synapse circuit 203 compares the two pulse sequences and outputs the synaptic weight values obtained after the comparison. After the output synaptic weight passes through the voltage-current conversion module 204, the corresponding current stimulus is injected into the postsynaptic neuron 202.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种神经元突触电路及神经元电路，其中神经元突触电路包括：充电电路，放电电路，以及分别与所述充电电路和所述放电电路连接的MOS电容；所述充电电路和所述放电电路均由多个MOS器件构成，且接入突触前神经元产生的脉冲序列和突触后神经元产生的脉冲序列；所述充电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列先到达时，通过对所述MOS电容进行充电输出使突触权值增加的模拟电压；所述放电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列后到达时，通过对所述MOS电容进行放电输出使突触权值减小的模拟电压。可以减少电路功耗，并提高集成度。

Description

神经元突触电路及神经元电路 技术领域
本发明涉及人工神经网络技术领域，尤其涉及神经元突触电路及神经元电路。
背景技术
人体大脑有数亿神经元，而突触数目更加庞大。因此功耗和集成度是类脑神经芯片最为关注的两个因素。类脑神经芯片无论是从计算速度，学习机制还是功耗，被科学家认为是下一代最有前景技术。由于数字存储技术已经非常成熟，其存储的权值精度高，数据可靠，技术成熟，设计规范，因此在很多方案中突触及神经元电路都是用数字方法实现的。然而，随着人工神经网络的研究深入，传统的采用数字电路实现神经网络算法的缺点越来越明显。现阶段，用以实现所需的乘法和加法运算和非线性变换所需的神经元突触电路规模庞大，功耗和体积巨大，而且在模拟神经网络中需要将突触权值在数字和模拟之间不断地转换，需要大量的D/A和A/D转换器，更是极大地增加了电路的功耗，难以适应发展的需要。
发明内容
本发明实施例提供一种神经元突触电路，用以减少神经元突触电路的功耗，并提高集成度，该神经元突触电路包括：
充电电路，放电电路，以及分别与所述充电电路和所述放电电路连接的MOS电容；
所述充电电路和所述放电电路均由多个MOS器件构成，且接入突触前神经元产生的脉冲序列和突触后神经元产生的脉冲序列；
所述充电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列先到达时，通过对所述MOS电容进行充电输出使突触权值增加的模拟电压；
所述放电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列后到达时，通过对所述MOS电容进行放电输出使突触权值减小的模拟电压。
本发明实施例还提供一种神经元电路，用以减少神经元电路的功耗，并提高集成度，该神经元电路包括：
突触前神经元，突触后神经元，上述的神经元突触电路，电压电流转换模块；
所述突触前神经元输出端与所述神经元突触电路第一输入端和所述电压电流转换模块第一输入端连接；所述突触后神经元输出端与所述神经元突触电路第二输入端连接；所述神经元突触电路输出端与所述电压电流转换模块第二输入端连接；所述电压电流转换模块输出端与所述突触后神经元输入端连接；
所述电压电流转换模块用于将所述神经元突触电路输出的模拟电压转换为相应的电流刺激注入到所述突触后神经元。
本发明实施例采用模拟电路实现神经元突触电路，相对于现有数字电路方式而言，结构简单、功耗低、运算速度快，能显著提高神经网络的运算效率；本发明实施例的神经元突触电路可以将突触前神经元的脉冲与突触后神经元的脉冲进行比较，实现基于脉冲时间依赖可塑性(Spike-Timing-Dependent Plasticity，STDP)的神经传导学习机制。本发明实施例的神经元电路，也因采用上述神经元突触电路，减少了电路功耗，提高了集成度。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为本发明实施例中神经元突触电路的具体实例图；
图2为本发明实施例中神经元电路的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。
发明人考虑到，如果采用模拟电路实现神经元突触电路，则相对于现有数字电路方式，结构简单、功耗低、运算速度快，能显著提高神经网络的运算效率。因此，在本发明实施例中将模拟突触电路作为模拟神经网络的基本单元之一。在本发明实施例中，同一个突触连接的两个神经元分别称为突触前神经元(Presynaptic Neuron)和突触后神经元(Postsynaptic Neuron)。神经元突触电路决定着突触前神经元和突触后神经元之间的 信号传递机制，本发明实施例的神经元突触电路利用模拟电路实现突触前神经元和突触后神经元之间的STDP传导机制。STDP传导机制是指：如果神经元在接收到其它神经元传递的信息之后自身产生活动，则两神经元之间的联系会加强，即突触权值会增加；如果神经元在接收到其它神经元传递信息之前自身已经产生活动，则两神经元的连接会减弱，即突触权值会减小。
本发明实施例中的神经元突触电路可以包括：充电电路，放电电路，以及分别与充电电路和放电电路连接的MOS电容；充电电路和放电电路均由多个MOS器件构成，且接入突触前神经元产生的脉冲序列和突触后神经元产生的脉冲序列；充电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列先到达时，通过对MOS电容进行充电输出使突触权值增加的模拟电压；放电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列后到达时，通过对MOS电容进行放电输出使突触权值减小的模拟电压。
由上述实施例可知，本发明实施例的神经元突触电路可以在神经元类脑芯片中用于实现权值存储。该神经元突触电路可以将突触前神经元的脉冲序列与突触后神经元的脉冲序列进行比较，实现基于STDP的神经传导学习机制。该神经元突触电路采用模拟MOS(Metal Oxide Semiconductor，金属氧化物半导体)器件实现。
在具体的实例中，上述多个MOS器件均工作在亚阈值区域，这样可以降低导通电流和工作电压，进一步减小功耗。在功耗方面，当晶体管工作在亚阈值区域，工作在该区域的晶体管工作电流小，工作电压也小，例如可以使神经元突触电路的工作电压低到0.6V，极大地减小功耗。
在具体的实例中，上述MOS电容可以是由NMOS器件漏极与源极短接而形成。当然，本领域技术人员容易理解，也可以根据实际需求采用其它方式形成上述MOS电容。
在具体的实例中，充电电路可以包括至少一对由两个MOS器件构成的电流镜，用于控制为MOS电容充电的电流大小；和/或，放电电路可以包括至少一对由两个MOS器件构成的电流镜，用于控制为MOS电容放电的电流大小。
下面结合图1的示例说明本发明实施例的神经元突触电路的具体实施。当然，本领域技术人员容易理解，图1所示的具体电路结构仅为实现本发明实施例神经元突触电路的一个具体实例，在具体实施时完全可以将电路中的部分或全部结构单元进行变形，例 如可以通过增加或增少晶体管来实现相同的功能，进一步的，比如对于充电电路或放电电路中的电流镜、或MOS电容进行结构上的重新设计，而保持电路的实现原理相同。
如图1所示，本例的神经元突触电路由MOS器件组成，其中的充电电路包括：第一MOS器件M1、第二MOS器件M2、第三MOS器件M3、第四MOS器件M4和第五MOS器件M5；放电电路包括：第六MOS器件M6、第七MOS器件M7、第八MOS器件M8、第九MOS器件M9和第十MOS器件M10；这些MOS器件均工作在亚阈值区域，以降低导通电流和工作电压。
其中第一MOS器件M1、第四MOS器件M4、第五MOS器件M5、第八MOS器件M8和第九MOS器件M9为PMOS器件，在低电平时导通；第二MOS器件M2、第三MOS器件M3、第六MOS器件M6、第七MOS器件M7和第十MOS器件M10为NMOS器件，在高电平时导通；
第一MOS器件M1源极接入输入电压VDD，并分别连接第四MOS器件M4源极和第八MOS器件M8源极；第一MOS器件M1漏极连接第二MOS器件M2漏极，并与第一MOS器件M1栅极短接；第一MOS器件M1栅极还连接第四MOS器件M4栅极；在具体的实例中输入电压VDD可以采用超低压直流供电，进一步使神经元突触电路实现低功耗，高集成度等优点。例如该神经元突触电路可以在超低压(0.6V)供电的情况下，实现神经元之间的STDP传导机制。
第二MOS器件M2源极连接第三MOS器件M3漏极；第二MOS器件M2栅极接入突触前神经元产生的脉冲序列Vpre，并连接第六MOS器件M6栅极；
第三MOS器件M3栅极接入用于确定充电电路静态工作电流的第一电压Vd；第三MOS器件M3源极接地，并分别连接第七MOS器件M7源极和第十MOS器件M10源极；
第四MOS器件M4源极还连接第八MOS器件M8源极；第四MOS器件M4漏极连接第五MOS器件M5源极；
第五MOS器件M5栅极接入突触后神经元产生的脉冲序列Vpost，并连接第九MOS器件M9栅极；第五MOS器件M5漏极输出模拟电压Vw，并分别连接第六MOS器件M6漏极和形成MOS电容的NMOS器件栅极；
第六MOS器件M6源极连接第七MOS器件M7漏极；
第七MOS器件M7漏极与第七MOS器件M7栅极短接；第七MOS器件M7栅极还连接第十MOS器件M10栅极；第七MOS器件M7源极接地，并连接第十MOS器件M10源极；
第八MOS器件M8源极接入输入电压VDD；第八MOS器件M8栅极接入用于确定放电电路静态工作电流的第二电压Vp；第八MOS器件M8漏极连接第九MOS器件M9源极；
第九MOS器件M9漏极连接第十MOS器件M10漏极；
形成MOS电容的NMOS器件源极与漏极短接，并接地。该MOS电容在图1中被标记为Mcw。
进一步的，在本例中，第五MOS器件M5栅极和第九MOS器件M9栅极还可以经一反相器IN1接入突触后神经元产生的脉冲序列。该反相器IN1将脉冲序列的低电平变成高电平，高电平变为低电平。
模拟电压Vw决定了突触权值的强弱，Vw的大小由突触前神经元产生的脉冲序列和突触后神经元产生的脉冲序列的相对时间决定：当突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列先到达时(说明突触后神经元是在突触前神经元的刺激后产生的活动，二者的联系应加强)，神经元突触电路中第一MOS器件M1、第二MOS器件M2、第三MOS器件M3、第四MOS器件M4和第五MOS器件M5工作，突触前神经元产生的脉冲序列经第二MOS器件M2产生电流I1经过第一MOS器件M1、第四MOS器件M4和第五MOS器件M5作用后，转换为电流IA对MOS电容Mcw进行充电，使Vw升高，即突触权值增加；当突触后神经元产生的脉冲序列比突触前神经元产生的脉冲序列先到达(说明突触后神经元是在突触前神经元所传递的信息到达之前自身已经产生活动，二者的联系应减弱)，此时神经元突触电路中的第六MOS器件M6、第七MOS器件M7、第八MOS器件M8、第九MOS器件M9和第十MOS器件M10工作，突触后神经元产生的脉冲序列经过反相器IN1后经第九MOS器件M9产生电流I2，经过第六MOS器件M6、第七MOS器件M7和第十MOS器件M10作用后，转换为IB对MOS电容Mcw进行放电，使Vw降低，即突触权值减小。
第一MOS器件M1和第四MOS器件M4是一对电流镜，控制为Mcw充电的电流IA大小(与I1呈一定比例)；同理，第七MOS器件M7和第十MOS器件M10也是一对电流镜，控制为Mcw放电的电流IB大小(与I2呈一定比例)。第一电压Vd和第二电压Vp分别通过第三MOS器件M3和第八MOS器件M8确定所在电路静态工作电流；突触 前神经元和突触后神经元产生的脉冲序列打开或关断第五MOS器件M5和第六MOS器件M6，使得电流IA和IB可以流过MOS电容Mcw，增加或减小模拟电压Vw的值。
本发明实施例还提供一种神经元电路，图2为本发明实施例中神经元电路的结构示意图，如图2所示，该神经元电路可以包括：
突触前神经元201，突触后神经元202，上述的神经元突触电路203，电压电流转换模块204；
突触前神经元201输出端与神经元突触电路203第一输入端和电压电流转换模块204第一输入端连接；突触后神经元202输出端与神经元突触电路203第二输入端连接；神经元突触电路203输出端与电压电流转换模块204第二输入端连接；电压电流转换模块204输出端与突触后神经元203输入端连接；
电压电流转换模块204用于将神经元突触电路203输出的模拟电压转换为相应的电流刺激注入到突触后神经元202。
如图2所示，突触前神经元201和突触后神经元202产生的脉冲序列Vpre和Vpost进入本发明实施例的神经元突触电路203。神经元突触电路203将两个脉冲序列进行比较，将比较后得到的突触权值输出。输出的突触权值经过电压电流转换模块204后，转变为相应的电流刺激注入到突触后神经元202，突触权值越大，电流刺激越大，对突触后神经元203的影响越大，说明两神经元的联系越紧密；反之则越不紧密。
综上所述，本发明实施例采用模拟电路实现神经元突触电路，相对于现有数字电路方式而言，结构简单，所用的晶体管数量少，同时用晶体管电容来存储突触权值，可以极大地减小电路所占用的芯片面积，提高集成度；且本发明实施例的神经元突触电路功耗低，运算速度快，能显著提高神经网络的运算效率；本发明实施例的神经元突触电路可以将突触前神经元的脉冲与突触后神经元的脉冲进行比较，实现基于STDP的神经传导学习机制。本发明实施例的神经元电路，也因采用上述神经元突触电路，减少了电路功耗，提高了集成度。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

  1. 一种神经元突触电路，其特征在于，包括充电电路，放电电路，以及分别与所述充电电路和所述放电电路连接的MOS电容；
    所述充电电路和所述放电电路均由多个MOS器件构成，且接入突触前神经元产生的脉冲序列和突触后神经元产生的脉冲序列；
    所述充电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列先到达时，通过对所述MOS电容进行充电输出使突触权值增加的模拟电压；
    所述放电电路被构造为在突触前神经元产生的脉冲序列比突触后神经元产生的脉冲序列后到达时，通过对所述MOS电容进行放电输出使突触权值减小的模拟电压。
  2. 如权利要求1所述的神经元突触电路，其特征在于，所述多个MOS器件均工作在亚阈值区域。
  3. 如权利要求1所述的神经元突触电路，其特征在于，所述MOS电容是由NMOS器件漏极与源极短接而形成。
  4. 如权利要求1所述的神经元突触电路，其特征在于，所述充电电路包括至少一对由两个MOS器件构成的电流镜，用于控制为所述MOS电容充电的电流大小；和/或，所述放电电路包括至少一对由两个MOS器件构成的电流镜，用于控制为所述MOS电容放电的电流大小。
  5. 如权利要求1所述的神经元突触电路，其特征在于，所述充电电路包括：第一MOS器件M1、第二MOS器件M2、第三MOS器件M3、第四MOS器件M4和第五MOS器件M5；
    所述放电电路包括：第六MOS器件M6、第七MOS器件M7、第八MOS器件M8、第九MOS器件M9和第十MOS器件M10；
    其中第一MOS器件M1、第四MOS器件M4、第五MOS器件M5、第八MOS器件M8和第九MOS器件M9为PMOS器件；第二MOS器件M2、第三MOS器件M3、第六MOS器件M6、第七MOS器件M7和第十MOS器件M10为NMOS器件；
    第一MOS器件M1源极接入输入电压VDD，并分别连接第四MOS器件M4源极和第八MOS器件M8源极；第一MOS器件M1漏极连接第二MOS器件M2漏极，并与第一MOS器件M1栅极短接；第一MOS器件M1栅极还连接第四MOS器件M4栅极；
    第二MOS器件M2源极连接第三MOS器件M3漏极；第二MOS器件M2栅极接入突触前神经元产生的脉冲序列，并连接第六MOS器件M6栅极；
    第三MOS器件M3栅极接入用于确定充电电路静态工作电流的第一电压Vd；第三MOS器件M3源极接地，并分别连接第七MOS器件M7源极和第十MOS器件M10源极；
    第四MOS器件M4源极还连接第八MOS器件M8源极；第四MOS器件M4漏极连接第五MOS器件M5源极；
    第五MOS器件M5栅极接入突触后神经元产生的脉冲序列，并连接第九MOS器件M9栅极；第五MOS器件M5漏极输出模拟电压Vw，并分别连接第六MOS器件M6漏极和形成MOS电容的NMOS器件栅极；
    第六MOS器件M6源极连接第七MOS器件M7漏极；
    第七MOS器件M7漏极与第七MOS器件M7栅极短接；第七MOS器件M7栅极还连接第十MOS器件M10栅极；第七MOS器件M7源极接地，并连接第十MOS器件M10源极；
    第八MOS器件M8源极接入输入电压VDD；第八MOS器件M8栅极接入用于确定放电电路静态工作电流的第二电压Vp；第八MOS器件M8漏极连接第九MOS器件M9源极；
    第九MOS器件M9漏极连接第十MOS器件M10漏极；
    形成MOS电容的NMOS器件源极与漏极短接，并接地。
  6. 如权利要求5所述的神经元突触电路，其特征在于，第五MOS器件M5栅极和第九MOS器件M9栅极经一反相器IN1接入突触后神经元产生的脉冲序列。
  7. 一种神经元电路，其特征在于，包括：
    突触前神经元，突触后神经元，权利要求1所述的神经元突触电路，电压电流转换模块；
    所述突触前神经元输出端与所述神经元突触电路第一输入端和所述电压电流转换模块第一输入端连接；所述突触后神经元输出端与所述神经元突触电路第二输入端连接；所述神经元突触电路输出端与所述电压电流转换模块第二输入端连接；所述电压电流转换模块输出端与所述突触后神经元输入端连接；
    所述电压电流转换模块用于将所述神经元突触电路输出的模拟电压转换为相应的电流刺激注入到所述突触后神经元。
PCT/CN2016/101982 2016-10-13 2016-10-13 神经元突触电路及神经元电路 Ceased WO2018068255A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/CN2016/101982 WO2018068255A1 (zh) 2016-10-13 2016-10-13 神经元突触电路及神经元电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2016/101982 WO2018068255A1 (zh) 2016-10-13 2016-10-13 神经元突触电路及神经元电路

Publications (1)

Publication Number Publication Date
WO2018068255A1 true WO2018068255A1 (zh) 2018-04-19

Family

ID=61905119

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2016/101982 Ceased WO2018068255A1 (zh) 2016-10-13 2016-10-13 神经元突触电路及神经元电路

Country Status (1)

Country Link
WO (1) WO2018068255A1 (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5615305A (en) * 1990-11-08 1997-03-25 Hughes Missile Systems Company Neural processor element
US20160267379A1 (en) * 2015-03-13 2016-09-15 International Business Machines Corporation Neuromorphic synapses
CN106447033A (zh) * 2016-10-13 2017-02-22 中国科学院深圳先进技术研究院 神经元突触电路及神经元电路
CN206147705U (zh) * 2016-10-13 2017-05-03 中国科学院深圳先进技术研究院 神经元突触电路及神经元电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5615305A (en) * 1990-11-08 1997-03-25 Hughes Missile Systems Company Neural processor element
US20160267379A1 (en) * 2015-03-13 2016-09-15 International Business Machines Corporation Neuromorphic synapses
CN106447033A (zh) * 2016-10-13 2017-02-22 中国科学院深圳先进技术研究院 神经元突触电路及神经元电路
CN206147705U (zh) * 2016-10-13 2017-05-03 中国科学院深圳先进技术研究院 神经元突触电路及神经元电路

Similar Documents

Publication Publication Date Title
CN106447033B (zh) 神经元突触电路及神经元电路
CN206147705U (zh) 神经元突触电路及神经元电路
Indiveri et al. A VLSI array of low-power spiking neurons and bistable synapses with spike-timing dependent plasticity
US10339041B2 (en) Shared memory architecture for a neural simulator
US10140573B2 (en) Neural network adaptation to current computational resources
JP3305267B2 (ja) シナプス素子、しきい値回路およびニューロン装置
Yan et al. Multilayer memristive neural network circuit based on online learning for license plate detection
US9959499B2 (en) Methods and apparatus for implementation of group tags for neural models
CN105659262A (zh) 在尖峰神经网络中使用重放来实现突触学习
Indiveri Neuromorphic bisable vlsi synapses with spike-timing-dependent plasticity
US9672464B2 (en) Method and apparatus for efficient implementation of common neuron models
CN114528984A (zh) 一种用于脉冲神经网络的多输入神经元电路
CN118428428B (zh) 一种基于忆阻器阈值特性的神经元自学习电路
Yang et al. Analog circuit implementation of LIF and STDP models for spiking neural networks
US20150269479A1 (en) Conversion of neuron types to hardware
US9710749B2 (en) Methods and apparatus for implementing a breakpoint determination unit in an artificial nervous system
Granizo et al. A CMOS LIF neuron based on a charge-powered oscillator with time-domain threshold logic
Liu et al. A 40-nm 202.3 nJ/classification neuromorphic architecture employing in-SRAM charge-domain compute
Fang et al. An 1.38 nJ/inference clock-free mixed-signal neuromorphic architecture using ReL-PSP function and computing-in-memory
WO2018068255A1 (zh) 神经元突触电路及神经元电路
Danneville et al. Sub-0.3 V CMOS neuromorphic technology and its potential application
Gopalakrishnan et al. Robust doublet STDP in a floating-gate synapse
US20140365413A1 (en) Efficient implementation of neural population diversity in neural system
Huayaney et al. A VLSI implementation of a calcium-based plasticity learning model
Merkel et al. Contrastive learning in memristor-based neuromorphic systems

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16918815

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM 1205A DATED 210819)

122 Ep: pct application non-entry in european phase

Ref document number: 16918815

Country of ref document: EP

Kind code of ref document: A1