WO2018062630A1 - 비접촉 심전도 측정 방법, 비접촉 심전도 측정 회로 및 이를 이용한 심전도 측정 장치 - Google Patents

비접촉 심전도 측정 방법, 비접촉 심전도 측정 회로 및 이를 이용한 심전도 측정 장치 Download PDF

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WO2018062630A1
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조성환
이진석
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한국과학기술원
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    • A61B2562/0214—Capacitive electrodes

Definitions

  • the present invention relates to a potential measurement method, a circuit and an apparatus thereof. More specifically, the present invention relates to a non-contact electrocardiogram measuring method, a non-contact electrocardiogram measuring circuit, and an electrocardiogram measuring apparatus using the same.
  • conductive electrodes are directly attached to the human skin surface for signal detection.
  • the bioelectrical signal provides information necessary for diagnosing or treating a disease in a human body.
  • conductive signals must be attached directly to human skin during signal measurement. As a result, the subject has a feeling of rejection of the test.
  • the present invention is to solve the above problems, by configuring a low-power low-noise circuit while enabling amplification based on a high input impedance, non-contact electrocardiogram measuring method that enables real-time monitoring for a long time, non-contact electrocardiogram measurement Its purpose is to provide a circuit and an electrocardiogram measuring device using the same.
  • the non-contact electrocardiogram measuring circuit for solving the above problems, the non-contact electrocardiogram measuring circuit, a non-contact measuring unit for acquiring and outputting a non-contact plus or minus measurement signal of the signal source; An amplification controller for amplifying the measurement signal and outputting the amplified signal to an output terminal; And an input impedance calibration circuit connected to the input terminal and the output terminal of the amplification control unit and configured to process calibration of the input impedance in a calibration mode.
  • the device according to an embodiment of the present invention for solving the above problems may be implemented as an electrocardiogram measuring device including the circuit.
  • the shielding circuit of the input stage may be used to freely limit the gain of the input stage buffer, thereby implementing an ultra-low power and low noise system of 1 microwatt or less.
  • FIG. 1 is a block diagram conceptually illustrating an entire system according to an exemplary embodiment of the present invention.
  • FIG. 2 is a circuit diagram for describing in more detail a case where a system according to an embodiment of the present invention is implemented as a circuit.
  • FIG 3 is a view for explaining a shield circuit according to an embodiment of the present invention.
  • 4 and 5 are diagrams for describing a calibration signal generation circuit according to an exemplary embodiment of the present invention.
  • FIG. 6 is a flowchart illustrating a calibration method for measuring a non-contact ECG according to an exemplary embodiment of the present invention.
  • FIG. 7 and 8 are diagrams for describing a calibration logic circuit according to an exemplary embodiment of the present invention.
  • FIG. 9 is a flowchart illustrating a measuring method using an ECG measuring apparatus including a calibration circuit according to an exemplary embodiment of the present invention.
  • block diagrams herein should be understood to represent a conceptual view of example circuitry embodying the principles of the invention.
  • all flowcharts, state transitions, pseudocodes, and the like are understood to represent various processes performed by a computer or processor, whether or not the computer or processor is substantially illustrated on a computer readable medium and whether the computer or processor is clearly shown. Should be.
  • components expressed as means for performing the functions described in the detailed description include all types of software including, for example, a combination of circuit elements or firmware / microcode, etc. that perform the functions. It is intended to include all methods of performing a function which are combined with appropriate circuitry for executing the software to perform the function.
  • the invention, as defined by these claims, is equivalent to what is understood from this specification, as any means capable of providing such functionality, as the functionality provided by the various enumerated means are combined, and in any manner required by the claims. It should be understood that.
  • FIG. 1 is a block diagram conceptually illustrating an entire system according to an exemplary embodiment of the present invention.
  • a non-contact ECG system may be configured as an ECG measuring apparatus 100 which is indirectly connected to a body 200 as a signal source by non-contact, and an ECG measuring apparatus 100.
  • the first non-contact measuring unit 110 and the second non-contact measuring unit 120 may be disposed between the human body and the electrocardiogram measuring device 100, and may include respective capacitors and shear amplifiers formed between the human body and the non-contact electrode.
  • the first input ECG signal and the second input ECG signal (ECG, electrocardogram) for each of the positive electrode and the negative electrode according to the frequency change of the biosignal are obtained and transmitted to the amplification controller 160.
  • the first active shield 111 and the second active shield 121 corresponding to each of the non-contact measuring units 110 and 120 may be provided.
  • Each of the active shields 111 and 121 may include an active analog buffer and a shield circuit that eliminates parasitic capacitance to the input ECG signal voltage and enables low power and low noise driving. This will be described later in more detail with reference to FIG. 3.
  • Each replica modeling unit 130 and 140 generates a replica node voltage for capacitance calibration and provides it to the input impedance calibration circuit 150.
  • the input impedance calibration circuit 150 In the correction of parasitic capacitances parasitic in a signal line, the parasitic capacitance and the source impedance of the input signal coexist in the signal line, and this is excluded.
  • the replica node In the input impedance calibration circuit 150, the replica node is removed from the replica node. The calibration process may be performed using the input signal.
  • the replica modeling units 130 and 140 may operate in the calibration mode of the electrocardiogram measuring apparatus 100 to output an input signal to the input impedance calibration circuit 150.
  • the input impedance calibration circuit 150 may include a circuit for minimizing the parasitic capacitance of the input terminal by performing a foreground calibration before the ECG measurement according to an embodiment of the present invention.
  • the input impedance calibration circuit 150 may include one or more switch circuits connected to the replica modeling units 130 and 140, and a calibration signal generator, a calibration logic processor, and a positive feedback capacitor array unit to be described later. .
  • the input impedance calibration circuit 150 performs logic processing on the output of the replica modeling units 130 and 140 operating in the calibration mode and the positive feedback capacitor array according to the calibration signal, thereby minimizing the parasitic capacitance within the reference value. can do.
  • the reset phase and the calibration phase may be repeatedly controlled and respective reset switches may be included.
  • the amplification controller 160 may include a core amplifier for amplifying an input signal according to each operation mode and outputting the amplified input signal to the output unit 170.
  • the amplification controller 160 may amplify the core signal according to the output of the replica modeling units 130 and 140 in the calibration mode and output the amplified output signal to the input impedance calibration circuit 150.
  • the input impedance calibration circuit 150 may be adjusted to a state optimized for electrocardiogram measurement, and the input terminals of the non-contact measuring units 110 and 120 may be controlled to be in an off state.
  • the amplification control unit 160 reduces the capacitance and increases the impedance as the signals input from the non-contact measuring units 110 and 120 are processed by the active shields 111 and 121 at the input terminal. It can be input, and can output the amplified ECG signal from it.
  • the circuit of the replica modeling unit 130 and 140 may be controlled in an off state.
  • the output unit 170 may include one or more output modules for outputting an electrocardiogram measurement result from the amplified signal.
  • the output module may be, for example, a configuration of a terminal device capable of processing, outputting, and displaying biometric information, and an output module of various computer devices such as a personal computer, a smartphone, a tablet, and the like may be exemplified.
  • FIG. 2 is a circuit diagram for describing in more detail a case where a system according to an embodiment of the present invention is implemented as a circuit.
  • an electrocardiogram measuring apparatus 100 may include a first non-contact measuring unit 110, a second non-contact measuring unit 120, a first active shield 111, The second active shield 121, the first replica modeling unit 130, the second replica modeling unit 140, an input impedance calibration circuit 150, an amplification control unit 160, and an output unit 170 may be configured.
  • a first non-contact measuring unit 110 may include a first non-contact measuring unit 110, a second non-contact measuring unit 120, a first active shield 111, The second active shield 121, the first replica modeling unit 130, the second replica modeling unit 140, an input impedance calibration circuit 150, an amplification control unit 160, and an output unit 170 may be configured.
  • each of the non-contact measuring units 110 and 120 may include respective active shields 111 and 121, and each of the active shields 111 and 121 may be active for low power buffer design. It may include an amplifier.
  • the frequency ranges of the first and second ECG signals input to the non-contact measuring units 110 and 120 are 0.5 to 50 Hz, and the input signals are transferred to the active shields 111 and 121 for processing. Can be.
  • parasitic capacitance between the input terminals of the non-contact measuring units 110 and 120 and the active shield circuit may be about 20 to 200 pF.
  • the type of the active shield required may be an analog buffer having a gain of 1.
  • the input terminal of the low-power analog buffer amplifier connected to one side of the shield and the output terminal is connected to the input terminal of the non-contact measuring unit 110 and 120 and the amplification controller 160. It can be configured to be connected in parallel between the core amplifier input stage. Accordingly, the voltage of the input signal can be filtered by the active analog buffer and the shield circuit, and the power consumption can be reduced to about 100 nW without the gain amplifier having a gain of 1, and low noise processing can be performed.
  • the active shield (111, 121) circuit can implement a low-power low-noise shield circuit by configuring the input terminal of the active analog buffer, which is connected to the shield surrounding the signal line and the output terminal is connected to the signal line. have.
  • each replica modeling unit 130 and 140 may include one or more switches and capacitances for generating a replica node input signal for the operation of the input impedance calibration circuit 150.
  • the replica modeling units 130 and 140 are for calibrating capacitance for parasitic capacitance in the signal line and exclude source impedance of the original signal line and may operate only in the calibration mode.
  • each replica modeling unit (130, 140) may be provided with a replica node, the switch ⁇ cal connected to the node may be turned on in the calibration mode.
  • the switch? Cal can be turned off, and? Eval can be turned on.
  • a replica node may be provided with a replica capacitance having the same size as the capacitance CESD and the capacitance Cbuf present in the signal line, and thus, in a state where the source impedance is excluded.
  • the input impedance calibration circuit 150 may be connected to the outputs of the core amplifiers of the replica modeling units 130 and 140 and the amplification control unit 160 to form a loop for minimizing parasitic capacitance of the input stage.
  • the signal generator 151, the calibration logic processor 152, and the positive feedback capacitor array unit 153 may be included.
  • the input impedance calibration circuit 150 may be disconnected from the original signal line by a switch operation and may be connected to replica nodes of the replica modeling units 130 and 140, respectively. .
  • the calibration signal generator 151 may generate a small signal clock for calibration in the calibration mode, and apply the small signal clock to the calibration signal generator and the logic processor 152.
  • FIGS. 4 and 5 are diagrams for describing a calibration signal generation circuit according to an exemplary embodiment of the present invention.
  • the calibration signal generation circuit may be configured as a PMOS diode stack based circuit. That is, when the PMOS diodes are stacked in a connected state, a voltage divider capable of driving at low power may be implemented.
  • the calibration signal generation unit 151 may include two PMOS diode stack branches, and a small number for calibration using the difference between the two branches is provided. Signal clocks can be generated.
  • the calibration signal generator 151 may be configured to extract 13 voltages R_MOS in series with branch 1 to extract the voltage VCAL1 at the fifth resistor.
  • eight resistors R_MOS can be connected in series for branch 2, which can optionally be configured to extract the voltage VCAL2 from the third resistor.
  • the voltages for the two branches to be generated may be controlled on and off by a chopper as shown in FIG. 5 and output as a small signal clock signal VCAL_SIG for calibration.
  • the logic processor 152 when the signal for calibration is applied, the logic processor 152 repeatedly performs a calibration process by repeatedly adjusting the variable capacitance C_pf of the positive feedback capacitor array unit 153 according to a predetermined logic. can do.
  • the logic processor 152 may include one or more logic elements for performing logic processing as follows.
  • the logic processor 152 may sample an output voltage from an output terminal of a low-noise amplifier (LNA) that is a core amplifier of the amplification controller 160.
  • LNA low-noise amplifier
  • the logic processor 152 may determine whether the magnitude of the sampled output voltage signal is larger or smaller than a predetermined logic threshold (Vth).
  • the logic processor 152 may generate a down signal when the sampled voltage is greater than Vth, and generate an up signal when the sampled voltage is less than Vth.
  • the logic processor 152 increases the positive feedback control word (PFCW) by 1 when the Up signal is generated and decreases the PFCW by 1 when the Down signal is generated, thereby reducing the variable capacitance of the positive feedback capacitor array unit 153. Capacitance can be adjusted.
  • the logic processor 152 may control the reset switch ⁇ _rst to initialize the signal input and perform the above processes again. Then, the process may be sequentially repeated until a predetermined stop condition is satisfied.
  • the logic processor 152 transmits a mode switch request to the amplification controller 160, and when the stop condition is satisfied, the amplification controller 160 controls each switch to input an input impedance calibration circuit.
  • the connection between the 150 and the replica modeling units 130 and 140 is turned off and connected to the signal line to operate in a measurement mode capable of measuring an input signal.
  • FIG. 6 illustrates an example in which an initial PFCW value is 256 and an interruption COUNT value is 512.
  • the logic processor 152 sets a COUNT to 0 and a signal for setting the PFCW value to 256 is a positive feedback capacitor array unit. Output to step 153 (S101).
  • the logic processor 152 samples V_out from the core amplifier output of the amplification controller 160 according to the calibration signal (S105).
  • the logic processor 152 determines whether V_out is larger or smaller than the preset threshold V_th (S107).
  • the logic processor 152 may increase the PFCW value by one when the threshold value is larger than the threshold value (S109).
  • the logic processor 152 may decrease the PFCW value by 1 when the threshold value is smaller than the threshold value (S111).
  • the logic processor 152 increases the COUNT value by 1 (S113), and determines whether the increased value is greater than the predetermined stop condition 512 (S115).
  • the process proceeds to the end phase of the logic processor 152 and may be switched to the measurement mode.
  • the phase reset according to the reset signal may be processed, and steps S103 to S115 based on the increased COUNT may be repeatedly performed until the stop condition is satisfied.
  • the logic processing unit 152 is largely differential charge sampler (Differential Charge Sampler) and threshold logic It can be divided into a control circuit (Logic Threshold and Control Circuit).
  • the differential phase sampler may be configured as shown in FIG. 7, and may receive the differential output of the core amplifier LNA as an input signal.
  • the differential phase sampler may include a plurality of isolation switches for processing a level shift with reference to GND and storing the capacitance in accordance with an input signal.
  • the logic logic control circuit may be configured as shown in FIG. 8.
  • the threshold logic control circuit may receive V_LOGIC, which is the output of the difference phase sampler described above, as an input.
  • the threshold logic control circuit may determine an up / down signal based on an inverter logic threshold set according to the threshold as described above, and control a 9-bit counter for the PFCW output. According to the output, the variable capacitance C_pf of the positive feedback capacitor array unit 153 described above may be controlled.
  • the entire ECG system 100 may switch back to the measurement mode.
  • the calibration mode switches ⁇ _cal may be turned off and the measurement mode switches ⁇ _eval may be turned on, thereby amplifying the input signal measured from the body and entering the input terminal of the output unit 170. Can be output respectively.
  • the electrocardiogram measuring apparatus 100 may process the calibration for the input impedance of the amplification controller in the foreground calibration mode before measurement, and enter the measurement mode when the calibration is finished, and in the measurement mode
  • the positive or negative measurement signal of the signal source can be obtained by non-contact, and the amplified signal can be output.
  • the electrocardiogram measuring apparatus 100 capable of non-contact measurement, it is possible to design an ultra-low power low noise amplifier that consumes less than 1uW power, thereby enabling a real-time monitoring for a long time You can build a care system.
  • the foreground calibration enables parasitic impedance minimization and system impedance optimization for optimal ECG measurement without artificial tuning or trimming process, thereby greatly increasing the possibility of mass production.
  • FIG. 9 is a flowchart illustrating a measuring method using an ECG measuring apparatus including a calibration circuit according to an exemplary embodiment of the present invention.
  • the electrocardiogram measuring apparatus 100 may include a mode entry processor for automatically pre-processing the calibration method for the convenience of the user.
  • the electrocardiogram measuring apparatus 100 checks the setting information for the calibration mode according to the application of power (S201).
  • the ECG measuring apparatus 100 determines whether calibration is required.
  • the ECG measuring apparatus 100 may further include a memory in which predetermined setting information is stored, and the memory may include setting information corresponding to an entry condition and a time point of the foreground calibration mode.
  • the ECG measuring apparatus 100 may check condition information and a time point set by a user or a manufacturer, and determine whether calibration is necessary at the current time point. For example, when repeated measurements are made for the same user wearing the same clothes, the measurement can be performed immediately without calibration according to the user's setting. On the other hand, when the user changes or after a certain time point, it may automatically enter the calibration mode.
  • the ECG measuring apparatus 100 enters the foreground calibration mode (S205), and performs foreground calibration on the input impedance including the above-described steps S101 to S115 (S207).
  • the ECG measuring apparatus 100 enters the non-contact ECG measurement mode (S209).
  • the ECG measuring apparatus 100 outputs the ECG measurement signal amplified by the amplifying controller 160 through the output unit 170 based on the measurement signals input from the non-contact measuring units 110 and 120. (S211).
  • the output form may have a display, sound, vibration, and various other forms.
  • the above-described method according to various embodiments of the present disclosure may be implemented in program code and provided to each server or devices in a state of being stored in various non-transitory computer readable mediums.
  • the non-transitory readable medium refers to a medium that stores data semi-permanently and is readable by a device, not a medium storing data for a short time such as a register, a cache, a memory, and the like.
  • a non-transitory readable medium such as a CD, a DVD, a hard disk, a Blu-ray disk, a USB, a memory card, a ROM, or the like.

Abstract

본 발명의 실시 예에 따른 비접촉 심전도 측정 회로는, 신호원의 플러스 또는 마이너스 측정신호를 비접촉으로 획득하여 출력하는 비접촉 측정부; 상기 측정신호를 증폭하여 출력단으로 출력하는 증폭 제어부; 및 상기 증폭 제어부의 입력단 및 출력단과 연결되어, 캘리브레이션 모드에서 입력 임피던스의 캘리브레이션을 처리하는 입력 임피던스 캘리브레이션 회로를 포함한다.

Description

비접촉 심전도 측정 방법, 비접촉 심전도 측정 회로 및 이를 이용한 심전도 측정 장치
본 발명은 전위 측정 방법, 회로 및 그 장치에 관한 것이다. 보다 구체적으로, 본 발명은 비접촉 심전도 측정 방법, 비접촉 심전도 측정 회로 및 이를 이용한 심전도 측정 장치에 관한 것이다.
생체 전기 신호 계측 분야에서, 전통적으로, 신호 검출을 위해서 인체 피부 표면에 전도성 전극이 직접 부착된다. 생체 전기 신호는 인체의 질환 진단이나 치료 경과 등을 위해 필요한 정보를 제공한다. 그러나 신호 계측 과정에서 인체 피부에 직접적으로 전도성 전극을 부착해야 한다. 이로 인하여 피검자는 검사에 대한 거부감을 갖는다.
결과적으로, 피검자가 의식하지 않는 상태에서 장기간 동안 실시간 측정이 이루어져야 하지만, 기존에 사용되던 습식 전극과 건식 전극의 경우 이 조건을 충족하기 어렵다. 따라서, 전기적 비접촉 전극(electrical non-contact electrode 혹은 non-contact electrode)을 이용하고자 하는 방법이 대두되었다.
그러나, 이와 같은 비접촉 방식에 있어서, 피검자가 옷을 입은 상태에서도 피부 표면의 전위를 측정할 수 있도록 하려면, 입력 임피던스를 증가시키기 위한 회로구성이 필요하다. 그러나, 이를 해결하기 위한 기존의 많은 방식들은 입력 임피던스 증가를 위해 정귀환 회로(POSITIVE FEEDBACK)을 구성하고, 이에 대한 저항과 캐패시턴스의 인위적 조절을 채용하고 있다.
그러나, 이와 같은 비접촉 심전도 측정의 임피던스 증가를 위한 기존의 방식들은 먼저, 입력단의 전단 증폭기의 게인이 1인 아날로그 버퍼를 이용해야 한다는 한계가 있다. 즉, 상기 정귀환 구성을 위한 첫 단의 버퍼 게인이 등가 입력으로 제한됨으로써, 회로의 잡음 효율이 좋지 않을 뿐만 아니라, 필요 전력이 증가하게 되는 문제점이 있다. 이는, 저전력 시스템 구성을 어렵게 할 수 있다.
또한, 비접촉 심전도 측정의 정귀환 방식을 위하여는 회로 구성에 대한 직접적이고 인위적인 수정(MANUAL TRIMMING)이 필요한 문제점이 있다. 이는 정귀환 값이 커짐에 따른 시스템 불안정 및 오실레이션을 방지하기 위한 것으로, 추가적인 장비 및 인력과 시간을 필요로 하게 되는 문제점을 야기하게 된다. 이는 결과적으로 제품 양산을 불가능하게 하며, AS를 어렵게 하는 문제점을 가져온다.
이에 따라, 현재로서는 상기 문제점을 해결하지 못하여, 장시간 동안 실시간 모니터링이 가능하면서도 양산가능한 해결방안이 요구되고 있는 실정이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 저전력 저잡음 회로를 구성하면서도 고입력 임피던스에 기반한 증폭을 가능하게 함으로써, 장시간 동안 실시간 모니터링이 가능하면서도 양산을 가능하게 하는 비접촉 심전도 측정 방법, 비접촉 심전도 측정 회로 및 이를 이용한 심전도 측정 장치를 제공하는데 그 목적이 있다.
상기와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 회로는, 비접촉 심전도 측정 회로에 있어서, 신호원의 플러스 또는 마이너스 측정신호를 비접촉으로 획득하여 출력하는 비접촉 측정부; 상기 측정신호를 증폭하여 출력단으로 출력하는 증폭 제어부; 및 상기 증폭 제어부의 입력단 및 출력단과 연결되어, 캘리브레이션 모드에서 입력 임피던스의 캘리브레이션을 처리하는 입력 임피던스 캘리브레이션 회로를 포함한다.
상기와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 방법은, 비접촉 심전도 측정 방법에 있어서, 포어그라운드 캘리브레이션 모드에서, 증폭 제어부의 입력 임피던스에 대한 캘리브레이션을 처리하는 단계; 상기 캘리브레이션이 종료되면 측정 모드로 진입하는 단계; 측정 모드에서, 신호원의 플러스 또는 마이너스 측정신호를 비접촉으로 획득하는 단계; 및 상기 측정신호를 증폭하여 출력하는 단계를 포함한다.
한편, 상기와 같은 과제를 해결하기 위한 본 발명의 실시 예에 따른 장치는, 상기 회로를 포함하는 심전도 측정 장치로 구현될 수 있다.
본 발명의 실시 예에 따르면, 입력단의 실드 회로를 이용함으로써 입력단 버퍼의 게인 제한을 자유롭게 하고 이에 따른 1 마이크로 와트 이하의 초저전력, 저잡음 시스템을 구현할 수 있다.
또한, 본 발명의 실시 예에 따르면, 심전도 측정 이전에 자동적으로 수행되는 포어그라운드 캘리브레이션을 통해 고임피던스 증폭을 안정적으로 구동할 수 있다. 이에 따라, 인위적 트리밍의 불편함을 제거할 수 있으며, 추가 장비나 안정성을 위한 인력 및 시간 비용을 배제함으로써 양산 가능성을 크게 높일 수 있는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 전체 시스템을 개념적으로 도시한 블록도이다.
도 2는 본 발명의 실시 예에 따른 시스템을 회로로서 구현한 경우를 보다 구체적으로 설명하기 위한 회로도이다.
도 3은 본 발명의 실시 예에 따른 실드 회로를 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 캘리브레이션 신호 생성 회로를 설명하기 위한 도면들이다.
도 6은 본 발명의 실시 예에 따른 비접촉 심전도 측정을 위한 캘리브레이션 방법을 설명하기 위한 흐름도이다.
도 7 및 도 8은 본 발명의 실시 예에 따른 캘리브레이션 로직 회로를 설명하기 위한 도면들이다.
도 9는 본 발명의 실시 예에 따른 캘리브레이션 회로를 포함하는 심전도 측정 장치를 이용한 측정방법을 설명하기 위한 흐름도이다.
이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시 예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시 예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.
또한, 본 발명의 원리, 관점 및 실시 예들뿐만 아니라 특정 실시 예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.
따라서, 예를 들어, 본 명세서의 블록도는 본 발명의 원리를 구체화하는 예시적인 회로의 개념적인 관점을 나타내는 것으로 이해되어야 한다. 이와 유사하게, 모든 흐름도, 상태 변환도, 의사 코드 등은 컴퓨터가 판독 가능한 매체에 실질적으로 나타낼 수 있고 컴퓨터 또는 프로세서가 명백히 도시되었는지 여부를 불문하고 컴퓨터 또는 프로세서에 의해 수행되는 다양한 프로세스를 나타내는 것으로 이해되어야 한다.
프로세서 또는 이와 유사한 개념으로 표시된 기능 블록을 포함하는 도면에 도시된 다양한 소자의 기능은 전용 하드웨어뿐만 아니라 적절한 소프트웨어와 관련하여 소프트웨어를 실행할 능력을 가진 하드웨어의 사용으로 제공될 수 있다. 프로세서에 의해 제공될 때, 상기 기능은 단일 전용 프로세서, 단일 공유 프로세서 또는 복수의 개별적 프로세서에 의해 제공될 수 있고, 이들 중 일부는 공유될 수 있다.
또한 프로세서, 제어 또는 이와 유사한 개념으로 제시되는 용어의 명확한 사용은 소프트웨어를 실행할 능력을 가진 하드웨어를 배타적으로 인용하여 해석되어서는 아니되고, 제한 없이 디지털 신호 프로세서(DSP) 하드웨어, 소프트웨어를 저장하기 위한 롬(ROM), 램(RAM) 및 비 휘발성 메모리를 암시적으로 포함하는 것으로 이해되어야 한다. 주지관용의 다른 하드웨어도 포함될 수 있다.
본 명세서의 청구범위에서, 상세한 설명에 기재된 기능을 수행하기 위한 수단으로 표현된 구성요소는 예를 들어 상기 기능을 수행하는 회로 소자의 조합 또는 펌웨어/마이크로 코드 등을 포함하는 모든 형식의 소프트웨어를 포함하는 기능을 수행하는 모든 방법을 포함하는 것으로 의도되었으며, 상기 기능을 수행하도록 상기 소프트웨어를 실행하기 위한 적절한 회로와 결합된다. 이러한 청구범위에 의해 정의되는 본 발명은 다양하게 열거된 수단에 의해 제공되는 기능들이 결합되고 청구항이 요구하는 방식과 결합되기 때문에 상기 기능을 제공할 수 있는 어떠한 수단도 본 명세서로부터 파악되는 것과 균등한 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.
도 1은 본 발명의 실시 예에 따른 전체 시스템을 개념적으로 도시한 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 비접촉 심전도 시스템은, 신호원인 신체(200)와 비접촉에 의한 간접적으로 연결되는 심전도 측정 장치(100)로 구성될 수 있으며, 심전도 측정 장치(100)는 제1 비접촉 측정부(110), 제2 비접촉 측정부(120), 제1 능동 실드(111), 제2 능동 실드(121), 제1 레플리카 모델링부(130), 제2 레플리카 모델링부(140), 입력 임피던스 캘리브레이션 회로(150), 증폭 제어부(160) 및 출력부(170)를 포함하여 구성될 수 있다.
제1 비접촉 측정부(110) 및 제2 비접촉 측정부(120)에는 인체와 심전도 측정 장치(100)간 배치되어, 인체와 비접촉식 전극 사이에 형성되는 각각의 축전기 및 전단 증폭기가 구비될 수 있으며, 생체 신호의 주파수 변화에 따른 플러스 전극 및 마이너스 전극별 제1 입력 심전도 신호 및 제2 입력 심전도 신호(ECG, electrocardogram) 를 각각 획득하여 증폭 제어부(160)로 전달한다.
또한, 본 발명의 실시 예에 따르면, 각각의 비접촉 측정부(110, 120)에 대응되는 제1 능동 실드(111) 및 제2 능동 실드(121)가 구비될 수 있다. 각 능동 실드(111, 121)는 입력 심전도 신호 전압에 대한 기생 캐패시턴스를 제거하고, 저전력, 저잡음 구동을 가능하게 하는 실드 회로 및 능동 아날로그 버퍼를 포함할 수 있다. 이에 대하여는 도 3에서 보다 구체적으로 후술하도록 한다.
그리고, 각 레플리카 모델링부(130, 140)는 캐패시턴스 캘리브레이션을 위한 레플리카 노드 전압을 생성하여 입력 임피던스 캘리브레이션 회로(150)로 제공한다. 이는 신호 라인(signal line)에 기생하는 기생 캐패시턴스의 보정에 있어서, 신호 라인에는 기생 캐패시턴스와 입력 신호의 소스 임피던스가 공존하기 때문에 이를 배제하기 위한 것으로, 입력 임피던스 캘리브레이션 회로(150)에서는 상기 레플리카 노드로부터 입력되는 신호를 이용하여 캘리브레이션 처리를 수행할 수 있다.
즉, 원래의 신호 라인을 직접 캘리브레이션 회로에 입력하는 경우 잘못된 보정이 이루어질 수 있다. 따라서, 레플레카 모델링부(130, 140)는 심전도 측정 장치(100)의 캘리브레이션 모드에서 동작하여 입력 임피던스 캘리브레이션 회로(150)로 입력 신호를 출력할 수 있다.
한편, 입력 임피던스 캘리브레이션 회로(150)는 본 발명의 실시 예에 따른 심전도 측정 이전의 포어그라운드(foreground) 캘리브레이션을 수행하여, 입력단 의 기생 캐패시턴스를 최소화하기 위한 회로를 포함할 수 있다.
이를 위해, 입력 임피던스 캘리브레이션 회로(150)에는 상기 레플레카 모델링부(130, 140)와 연결되는 하나 이상의 스위치 회로와, 후술할 캘리브레이션 신호 생성부, 캘리브레이션 로직 처리부 및 정귀환 캐패시터 어레이부를 포함할 수 있다.
이에 따라, 입력 임피던스 캘리브레이션 회로(150)는 캘리브레이션 모드에서 동작하는 레플레카 모델링부(130, 140)의 출력과, 캘리브레이션 신호에 따라 정귀환 캐패시터 어레이에 대한 로직 처리를 수행함으로써 기생 캐패시턴스를 기준값 이내로 최소화할 수 있다. 이를 위해, 캘리브레이션 모드에서는 리셋 페이즈와 캘리브레이션 페이즈가 반복되어 제어될 수 있으며, 이를 위한 각각의 리셋 스위치들이 포함될 수 있다.
한편, 증폭 제어부(160)는 각각의 동작 모드에 따른 입력 신호를 증폭하고, 출력부(170)로 출력하기 위한 코어 증폭기를 포함할 수 있다.
먼저, 증폭 제어부(160)는 먼저 캘리브레이션 모드에서 레플레카 모델링부(130, 140)의 출력에 따라, 코어 증폭기를 통해 증폭하고, 입력 임피던스 캘리브레이션 회로(150)로 증폭된 출력 신호를 출력할 수 있다. 여기서, 입력 임피던스 캘리브레이션 회로(150)는 심전도 측정에 최적화된 상태로 조절할 수 있으며, 비접촉 측정부(110, 120) 입력단은 off 상태로 제어될 수 있다.
이후, 증폭 제어부(160)는 측정 모드에서, 각 비접촉 측정부(110, 120)로부터 입력된 신호가 입력단에서의 능동 실드(111, 121)에 의해 처리됨에 따라 캐패시턴스가 저감되고 임피던스가 증가된 신호를 입력받을 수 있으며, 이로부터 증폭된 심전도 신호를 출력할 수 있다. 이 때, 레플레카 모델링부(130, 140)측 회로는 off 상태로 제어될 수 있다.
출력부(170)는 증폭된 신호로부터 심전도 측정 결과를 출력하기 위한 하나 이상의 출력 모듈을 포함할 수 있다. 출력 모듈은 예를 들어, 생체 정보의 처리, 출력 및 표시 등이 가능한 단말 장치의 구성일 수 있으며, 퍼스널 컴퓨터, 스마트폰, 태블릿 등의 다양한 컴퓨터 장치의 출력 모듈이 예시될 수 있다.
이하에서는 도 2 내지 도 11을 참조하여 보다 구체적인 실시 예를 회로 구성을 통해 설명하도록 한다.
도 2는 본 발명의 실시 예에 따른 시스템을 회로로서 구현한 경우를 보다 구체적으로 설명하기 위한 회로도이다.
도 2를 참조하면 본 발명의 실시 예에 따른 심전도 측정 장치(100)는 회로 소자로 구현되는 제1 비접촉 측정부(110), 제2 비접촉 측정부(120), 제1 능동 실드(111), 제2 능동 실드(121), 제1 레플리카 모델링부(130), 제2 레플리카 모델링부(140), 입력 임피던스 캘리브레이션 회로(150), 증폭 제어부(160) 및 출력부(170)를 포함하여 구성될 수 있다.
전술한 바와 같이, 각각의 비접촉 측정부(110, 120)는 각각의 능동 실드(111, 121)회로를 포함하여 구성될 수 있으며, 각 능동 실드(111, 121) 회로는 저전력 버퍼 설계를 위한 능동 증폭기를 포함할 수 있다.
여기서, 도 3을 참조하면, 각 비접촉 측정부(110, 120)로 입력되는 제1 및 제2 ECG 신호의 주파수 영역은 0.5 내지 50Hz 이며, 입력 신호는 능동 실드(111, 121)로 전달되어 처리될 수 있다.
그리고, 비접촉 측정부(110, 120)의 입력단과 능동 실드 회로 사이의 기생 캐패시턴스 (parasitic capacitance)는 약 20 내지 200pF 수준일 수 있다. 이 때, 필요한 능동 실드의 형태는 게인이 1 인 아날로그 버퍼일 수 있다.
따라서, 본 발명의 실시 예에 따른 능동 실드(111, 121) 회로는 실드의 일측과 출력단이 연결되는 저전력 아날로그 버퍼 증폭기의 입력단이, 비접촉 측정부(110, 120) 입력단과 증폭 제어부(160)의 코어 증폭기 입력단 사이에 병렬 연결되도록 구성할 수 있다. 이에 따라, 입력 신호의 전압은 능동 아날로그 버퍼 및 실드 회로에 의해 필터링될 수 있으며, 게인이 1인 전단 증폭기 없이도 약 100nW수준으로 전력 소모를 낮출 수 있고, 저잡음 처리가 수행될 수 있다.
즉, 도 3에 도시된 바와 같이, 능동 실드(111, 121) 회로는 신호 라인을 감싸는 실드와 출력단이 연결되는 능동 아날로그 버퍼의 입력단을 신호 라인과 연결되도록 구성함으로써, 저전력 저잡음 실드 회로를 구현할 수 있다.
한편, 전술한 바와 같이, 각 레플레카 모델링부(130, 140)는 입력 임피던스 캘리브레이션 회로(150)의 동작을 위한 레플리카 노드 입력 신호를 생성하기 위한 하나 이상의 스위치 및 캐패시턴스를 구비할 수 있다.
전술한 바와 같이, 레플레카 모델링부(130, 140)는 신호 라인에 기생하는 캐패시턴스 보정을 위한 캘리브레이션에 있어서, 원 신호 라인의 소스 임피던스를 배제하기 위한 것으로, 캘리브레이션 모드에서만 동작할 수 있다. 이를 위해, 각 레플레카 모델링부(130, 140)에는 레플리카 노드가 구비될 수 있으며, 노드와 연결되는 스위치 Φcal 은 캘리브레이션 모드에서 on 될수 있다. 이에 반해, 측정 모드에서는 스위치 Φcal이 off될 수 있고, Φeval이 on 될 수 있다.
또한, 도 2에 도시된 바와 같이, 레플리카 노드(Replica Node)에는 신호 라인에 존재하는 캐패시턴스 CESD와 캐패시턴스 Cbuf와 동일한 크기를 갖는 레플리카 캐패시턴스가 구비될 수 있으며, 이에 따라 소스 임피던스가 배제된 상태에서의 정확한 캘리브레이션을 가능하게 한다.
한편, 입력 임피던스 캘리브레이션 회로(150)는 상기 레플레카 모델링부(130, 140) 및 증폭 제어부(160)의 코어 증폭기 출력과 연결되어 입력단의 기생 캐패시턴스를 최소화하기 위한 루프를 구성할 수 있으며, 캘리브레이션 신호 생성부(151), 캘리브레이션 로직 처리부(152) 및 정귀환 캐패시터 어레이부(153)를 포함할 수 있다.
먼저, 캘리브레이션 모드에서 입력 임피던스 캘리브레이션 회로(150)는 전술한 바와 같이, 스위치 동작에 의해 원 신호 라인과의 연결은 off되며, 레플레카 모델링부(130, 140)의 레플리카 노드에 각각 연결될 수 있다.
그리고, 캘리브레이션 신호 생성부(151)에서는 캘리브레이션 모드에서, 캘리브레이션을 위한 소신호 클럭을 생성하여, 캘리브레이션 신호 생성기 및 로직 처리부(152)로 인가할 수 있다.
소신호 클럭에 있어서, 도 4 및 도 5가 참조될 수 있다. 도 4 및 도 5는 본 발명의 실시 예에 따른 캘리브레이션 신호 생성 회로를 설명하기 위한 도면들이다.
본 발명의 실시 예에 다르면, 캘리브레이션 신호 생성 회로는 PMOS 다이오드 스택(stack) 기반의 회로로 구성될 수 있다. 즉, PMOS 다이오드가 연결되는 상태로 스택(stack) 하게 되면, 저전력으로 구동할 수 있는 전압 분배기(voltage divider)를 구현할 수 있다. 이와 같은 방식에 따라, 본 발명의 실시 예에 따른 캘리브레이션 신호 생성부(151)는 2개의 PMOS 다이오드 스택 브랜치(diode-stacked branch) 를 포함할 수 있으며, 두 브랜치간 그 차이를 이용한 캘리브레이션을 위한 소신호 클락을 생성할 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 캘리브레이션 신호 생성부(151)는 브랜치(branch) 1에 대해 13개의 저항 R_MOS를 직렬 연결하여, 5번째 저항에서의 전압 VCAL1을 추출하도록 구성될 수 있으며, branch 2에 대해 8개의 저항 R_MOS를 직렬 연결하여, 3번째 저항에서의 전압 VCAL2을 추출하도록 선택적으로 구성할 수 있다.
이 때, VCAL1과 VCAL2의 차이 값은 아래 식과 같이 나타낼 수 있다.
Figure PCTKR2016014879-appb-M000001
이에 따라, 생성되는 2개의 브랜치에 대한 전압은 도 5에 도시된 바와 같은 쵸퍼(chopper)에 의해 on 및 off 제어되어, 캘리브레이션을 위한 소신호 클럭 신호(VCAL_SIG)로 출력될 수 있다.
한편, 다시 도 2를 설명하면, 로직 처리부(152)는 상기 캘리브레이션을 위한 신호가 인가된 경우, 미리 결정된 로직에 따라 정귀환 캐패시터 어레이부(153)의 가변 캐패시턴스 C_pf를 반복적으로 조정함으로써 캘리브레이션 처리를 수행할 수 있다.
이를 위하여 로직 처리부(152)는 하기와 같은 로직 처리를 수행하기 위한 하나 이상의 로직 소자를 포함할 수 있다.
먼저, 로직 처리부(152)는 증폭 제어부(160)의 코어 증폭기인 LNA(Low-Noise Amplifier)의 출력단의으로부터 출력 전압을 샘플링할 수 있다.
그리고, 로직 처리부(152)는 샘플링된 출력 전압 신호의 크기가 미리 설정된 로직 임계값(Logic Threshold , Vth) 보다 큰지 또는 작은지를 판단할 수 있다.
그리고, 로직 처리부(152)는 샘플된 전압이 Vth보다 큰 경우, Down신호를 생성하고, 샘플된 전압이 Vth 보다 작은 경우, Up 신호를 생성할 수 있다.
이에 따라, 로직 처리부(152)는 Up신호가 생성되면 PFCW(Positive Feedback Control Word)를 1만큼 증가시키고, Down 신호가 생성되면 PFCW를 1만큼 감소시킴으로써, 정귀환 캐패시터 어레이부(153)의 가변 캐패시턴스의 캐패시턴스를 조정할 수 있다.
그리고, 로직 처리부(152)는 리셋 스위치(Φ_rst)를 제어하여, 신호 입력을 초기화할 수 있으며, 다시 상기 처리과정들을 수행할 수 있다. 그리고, 미리 결정된 중단 조건이 만족될 때까지 상기 처리를 순차적으로 반복 수행할 수 있다.
이후 로직 처리부(152)는 중단 조건이 만족된 경우, 모드 전환 요청을 증폭 제어부(160)로 전달하며, 증폭 제어부(160)는 중단 조건이 만족된 경우, 각 스위치를 제어하여, 입력 임피던스 캘리브레이션 회로(150)와 레플레카 모델링부(130, 140)간 연결을 off시키고, 신호 라인과 연결하여 입력신호를 측정할 수 있는 측정 모드로 동작하게 한다.
이와 같은 로직 처리부(152)의 동작에 대하여, 도 6에서는 본 발명의 실시 예에 따른 비접촉 심전도 측정을 위한 캘리브레이션 방법을 설명하기 위한 흐름도를 개시하고 있다.
도 6에서는 초기 PFCW값이 256이며, 중단 COUNT 값이 512인 경우를 예시한 것으로, 먼저 로직 처리부(152)는 COUNT를 0으로 설정하고, PFCW 값을 256으로 설정하기 위한 신호를 정귀환 캐패시터 어레이부(153)로 출력한다(S101).
그리고, 캘리브레이션 신호 생성부(151)로부터 캘리브레이션 신호가 생성되면(S103), 로직 처리부(152)는 캘리브레이션 신호에 따라 증폭 제어부(160)의 코어 증폭기 출력으로부터 V_out을 샘플링한다(S105).
이후, 로직 처리부(152)는 V_out이 미리 설정된 임계값 V_th 보다 크거나 작은지 판단한다(S107).
여기서, 임계값보다 큰 경우 로직 처리부(152)는 PFCW 값을 1 증가시킬 수 있으며(S109), 임계값보다 작은 경우 로직 처리부(152)는 PFCW 값을 1 감소시킬 수 있다(S111).
이후, 로직 처리부(152)는 COUNT 값을 1 증가시키며(S113), 증가된 값이 미리 결정된 중단조건 512보다 큰지 판단한다(S115).
여기서, 중단조건보다 COUNT가 큰 경우에는 로직 처리부(152)의 종료 페이즈로 진행하여, 측정 모드로 전환될 수 있다.
반면, 중단조건보다 COUNT가 작은 경우에는 리셋 신호에 따른 페이즈 리셋을 처리하고, 중단조건을 만족할 때까지 각각 증가된 COUNT에 기반한 S103 내지 S115 단계를 반복적으로 수행할 수 있다.
여기서, 도 7 및 도 8은 본 발명의 실시 예에 따른 캘리브레이션 로직 회로의 가변캐패시턴스 제어를 보다 구체적으로 설명하기 위한 도면들로서, 로직 처리부(152)는 크게 차분 페이즈 샘플러(Differential Charge Sampler)와 임계 로직 제어회로(Logic Threshold and Control Circuit)로 구분될 수 있다.
차분 페이즈 샘플러는 도 7에 도시된 바와 같이 구성될 수 있으며, 코어 증폭기 LNA의 차분 출력을 입력신호로 수신할 수 있다. 그리고, 차분 페이즈 샘플러는 입력 신호에 따라, GND를 레퍼런스로 하는 레벨 시프트를 처리하여, 캐패시턴스에 저장하기 위한 복수의 절연 스위치를 포함할 수 있다.
한편, 임계 로직 제어회로(Logic Threshold and Control Circuit)는 도 8에 도시된 바와 같이 구성될 수 있다. 임계 로직 제어회로는 전술한 차분 페이즈 샘플러의 출력인 V_LOGIC 을 입력으로 수신할 수 있다. 그리고, 임계 로직 제어회로는 전술한 바와 같은 임계값에 따라 설정된 인버터 로직 임계값(Inverter Logic Threshold) 를 기준으로 하는 Up/Down 신호을 결정하여, PFCW 출력을 위한 9bit counter를 제어할 수 있으며, 상기 카운터 출력에 따라, 전술한 정귀환 캐패시터 어레이부(153)의 가변 캐패시턴스 C_pf가 제어될 수 있다.
한편, 다시 도 2를 참조하면, 전체 심전도 측정 장치(100) 시스템은 상기 캘리브레이션 모드가 종료된 이후, 다시 측정 모드로 전환될 수 있다. 측정 모드 전환에 따라, 캘리브레이션 모드 스위치들(Φ_cal)이 off되고 측정 모드 스위치들(Φ_eval)이 on 전환될 수 있으며, 이에 따라 신체로부터 측정되는 입력 신호가 증폭되고, 출력부(170)의 입력단으로 각각 출력될 수 있다.
이와 같은 구성에 따라, 심전도 측정 장치(100)는 측정 이전의 포어그라운드 캘리브레이션 모드에서, 증폭 제어부의 입력 임피던스에 대한 캘리브레이션을 처리할 수 있으며, 상기 캘리브레이션이 종료되면 측정 모드로 진입하고, 측정 모드에서, 신호원의 플러스 또는 마이너스 측정신호를 비접촉으로 획득하며, 상기 측정신호를 증폭하여 출력할 수 있게 된다.
또한, 이와 같은 본 발명의 실시 예에 따라, 비접촉 측정이 가능한 심전도 측정 장치(100)에 있어서, 1uW 이하 전력을 소모하는 초저전력 저잡음 증폭기를 설계할 수 있고, 이를 통해 장시간 동안 실시간 모니터링이 가능한 헬스케어 시스템을 구축할 수 있다. 특히, 포어그라운드 캘리브레이션을 통해, 인위적인 튜닝이나 트리밍 과정 없이도, 칩 자체적으로 최적의 심전도 측정을 위한 기생 임피던스 최소화 및 시스템 임피던스 최적화를 가능하게 하여, 양산 가능성을 크게 높일 수 있다.
도 9는 본 발명의 실시 예에 따른 캘리브레이션 회로를 포함하는 심전도 측정 장치를 이용한 측정방법을 설명하기 위한 흐름도이다.
본 발명의 실시 예에 따르면, 본 발명의 실시 예에 따른 심전도 측정 장치(100)는 상기와 같은 캘리브레이션 방법을 사용자 편의를 위해 자동적으로 미리 처리하기 위한 모드 진입 프로세서를 포함할 수 있다.
이에 따라, 도 9를 참조하면, 본 발명의 실시 예에 따른 심전도 측정 장치(100)는 전원 인가에 따라, 캘리브레이션 모드에 대한 설정 정보를 확인한다(S201).
그리고, 심전도 측정 장치(100)는 캘리브레이션 필요여부를 판단한다(S203).
이를 위해, 심전도 측정 장치(100)는 미리 결정된 설정 정보가 저장되는 메모리를 더 포함할 수 있으며, 상기 메모리에는 포어그라운드 캘리브레이션 모드의 진입 조건 및 시점에 대응되는 설정 정보가 포함될 수 있다.
이에 따라, 심전도 측정 장치(100)는 사용자 또는 제조사에서 설정된 조건 정보 및 시점을 확인할 수 있으며, 현재 시점에서의 캘리브레이션 필요여부를 결정할 수 있다. 예를 들어, 동일한 옷을 입은 동일 사용자에 대해 반복 측정되는 경우에는 사용자 설정에 따라 캘리브레이션 없이도 바로 측정을 수행할 수 있는 것이다. 반면, 사용자가 변경된 경우 또는 일정 시점이 지난 이후에는 자동적으로 캘리브레이션 모드에 진입할 수도 있다.
캘리브레이션이 필요한 경우, 심전도 측정 장치(100)는 포어그라운드 캘리브레이션 모드에 진입하고(S205), 전술한 S101 내지 S115 단계를 포함하는 입력 임피던스에 대한 포어그라운드 캘리브레이션을 수행한다(S207).
한편, 캘리브레이션이 완료되거나 불필요한 경우, 심전도 측정 장치(100)는 비접촉 심전도 측정 모드로 진입한다(S209).
측정 모드 진입에 따라, 심전도 측정 장치(100)는 비접촉 측정부(110, 120)에서 입력된 측정 신호에 기초하여, 증폭 제어부(160)에서 증폭된 심전도 측정 신호를 출력부(170)를 통해 출력한다(S211). 출력 형태는 디스플레이, 사운드, 진동 기타 다양한 형태를 가질 수 있다.
한편, 상술한 본 발명의 다양한 실시 예들에 따른 방법은 프로그램 코드로 구현되어 다양한 비일시적 판독 가능 매체(non-transitory computer readable medium)에 저장된 상태로 각 서버 또는 기기들에 제공될 수 있다.
비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.

Claims (16)

  1. 비접촉 심전도 측정 회로에 있어서,
    신호원의 측정신호를 비접촉으로 획득하여 출력하는 비접촉 측정부;
    상기 측정신호를 증폭하여 출력단으로 출력하는 증폭 제어부; 및
    상기 증폭 제어부의 입력단 및 출력단과 연결되어, 캘리브레이션 모드에서 입력 임피던스의 캘리브레이션을 처리하는 입력 임피던스 캘리브레이션 회로를 포함하는
    비접촉 심전도 측정 회로.
  2. 제1항에 있어서,
    상기 캘리브레이션 모드에서, 신호 라인과 동일 캐패시턴스를 갖는 캐패시턴스들과 연결되도록 구성된 레플레카 노드의 출력이 상기 증폭 제어부 및 상기 입력 임피던스 캘리브레이션 회로의 입력단과 연결되도록 하는 하나 이상의 레플레카 모델링부를 포함하는
    비접촉 심전도 측정 회로.
  3. 제2항에 있어서,
    상기 캘리브레이션 모드에서, 상기 증폭 제어부의 상기 비접촉 측정부로부터 입력되는 입력단은 off 상태로 제어되는
    비접촉 심전도 측정 회로.
  4. 제1항에 있어서,
    상기 입력 임피던스 캘리브레이션 회로는,
    상기 캘리브레이션 모드에서 캘리브레이션을 위한 클럭 신호를 생성하는 캘리브레이션 신호 생성기;
    상기 캘리브레이션 신호 및 상기 증폭 제어부의 입력 및 출력에 따른 로직 처리를 수행하는 로직 처리부; 및
    상기 로직 처리부의 제어에 따라 가변 제어되는 정귀환 캐패시터 어레이부를 포함하는
    비접촉 심전도 측정 회로.
  5. 제4항에 있어서,
    상기 캘리브레이션 신호 생성기는, PMOS 다이오드 스택(stack)을 포함하는 제1 브랜치 회로 및 제2 브랜치 회로의 차분 신호를 출력하는 전압 분배기를 포함하는
    비접촉 심전도 측정 회로.
  6. 제4항에 있어서,
    상기 로직 처리부는
    캘리브레이션 모드에서, 상기 증폭 제어부 출력의 샘플링 값과 미리 결정된 임계값간 비교 로직에 따라, 상기 정귀환 캐패시터 어레이부의 정귀환 캐패시터 어레이부의 가변 캐패시턴스를 반복적으로 조정함으로써 캘리브레이션 처리를 수행하는
    비접촉 심전도 측정 회로.
  7. 제4항에 있어서,
    상기 로직 처리부는
    상기 증폭 제어부의 출력 신호를 샘플링하기 위해, 코어 증폭기의 차분 출력을 입력 신호로 수신하여, GND를 레퍼런스로 하는 레벨 시프트를 처리하고, 샘플링된 신호를 캐패시턴스에 저장하는 차분 페이즈 샘플러를 포함하는
    비접촉 심전도 측정 회로.
  8. 제7항에 있어서,
    상기 로직 처리부는
    상기 차분 페이즈 샘플러의 출력을 입력으로 수신하고, 미리 설정된 인버터 로직 임계값을 기준으로 하는 Up/Down 신호을 결정하여, 정귀환 캐패시터 어레이부와 연결된 카운터를 제어하는 임계 로직 제어회로를 포함하는
    비접촉 심전도 측정 회로.
  9. 제1항에 있어서,
    상기 비접촉 측정부는 능동 실드 회로를 포함하고,
    상기 능동 실드 회로는 입력 신호 라인을 감싸는 실드의 일측과 출력단이 연결되는 아날로그 버퍼 증폭기를 포함하고,
    상기 아날로그 버퍼 증폭기의 입력단은 상기 비접촉 측정부 입력단과 상기 증폭 제어부의 코어 증폭기 입력단 사이에 병렬 연결되는 것을 특징으로 하는
    비접촉 심전도 측정 회로.
  10. 제1항에 있어서,
    상기 측정 신호는 상기 신호원으로부터 비접촉으로 획득되는 플러스 또는 마이너스 전압 신호를 포함하는
    비접촉 심전도 측정 회로.
  11. 제1항 내지 제10항 중 어느 한 항에 기재된 비접촉 심전도 측정 회로를 포함하는 비접촉 심전도 측정 장치.
  12. 비접촉 심전도 측정 방법에 있어서,
    포어그라운드 캘리브레이션 모드에서, 증폭 제어부의 입력 임피던스에 대한 캘리브레이션을 처리하는 단계;
    상기 캘리브레이션이 종료되면 측정 모드로 진입하는 단계;
    측정 모드에서, 신호원의 플러스 또는 마이너스 측정신호를 비접촉으로 획득하는 단계; 및
    상기 측정신호를 증폭하여 출력하는 단계를 포함하는
    비접촉 심전도 측정 방법.
  13. 제12항에 있어서,
    상기 캘리브레이션을 처리하는 단계는,
    상기 캘리브레이션 모드에서 캘리브레이션을 위한 클럭 신호를 생성하는 단계;
    상기 캘리브레이션 신호에 따른 상기 증폭 제어부에서의 출력 신호를 샘플링하는 단계; 및
    상기 샘플링된 신호와 미리 설정된 로직 임계값을 비교하여, 정귀환 캐패시터 어레이를 제어하기 위한 가변 캐패시턴스 값을 산출하는 단계를 포함하는
    비접촉 심전도 측정 방법.
  14. 제12항에 있어서,
    상기 캘리브레이션을 처리하는 단계는,
    상기 가변 캐패시턴스 값이 산출된 경우, 리셋 스위치를 제어하여 신호 입력을 초기화하는 단계; 및
    미리 설정된 중단 조건을 만족할 때까지 상기 샘플링하는 단계, 상기 산출하는 단계 및 상기 초기화하는 단계를 반복 수행하는 단계를 포함하는
    비접촉 심전도 측정 방법.
  15. 제14항에 있어서,
    상기 중단 조건은 중단 카운트 값에 대응되는 것을 특징으로 하는 비접촉 심전도 측정 방법.
  16. 제1항 내지 제10항 중 어느 한 항에 기재된 방법을 컴퓨터에서 실행시키기 위한 프로그램이 기록된 컴퓨터 판독 가능한 기록 매체.
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