WO2018012740A1 - 터너리 내용 주소화 메모리의 저장 셀 및 이를 포함하는 터너리 내용 주소화 메모리 - Google Patents

터너리 내용 주소화 메모리의 저장 셀 및 이를 포함하는 터너리 내용 주소화 메모리 Download PDF

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김성원
도현진
박종휘
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    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G—PHYSICS
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    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Definitions

  • the present invention relates to a storage cell of a ternary content addressable memory (CAM) and to a ternary content addressable memory including the same, and more particularly, to a ternary content address that can reduce power consumption.
  • the present invention relates to a storage cell of a speech memory and a ternary content addressing memory including the same.
  • a content addressable memory device is a memory having a function of finding the address of a location where data of a corresponding content is stored even when the data is inputted even if the exact address where the data is stored is not known. Therefore, when searching for a specific content in a large amount of data, IP address lookup methods using the content addressing memory are widely used and widely used in the data retrieval engine because of the unique fast search feature that can find the data related to the data that matches the given content at once. It is becoming.
  • Such content addressable memories can be broadly classified into binary content addressable memories (binary CAM) and ternary content addressable memories (ternary CAM).
  • binary content addressing memory 0 and 1 data are stored in a storage cell.
  • the binary content addressing memory compares input data with stored data (0, 1) and searches an address of a location where data of the corresponding content is stored.
  • the ternary content addressing memory can store don't care in addition to 0 and 1 in the storage cell, and input and input a combination of 0, 1 and indefinite values even when searching stored data. Compare the data with the stored values (0, 1, don't care) and search the address of the location where the data of the contents are stored.
  • FIG. 1A and 1B are conceptual views illustrating an example of retrieving data stored in a conventional ternary content addressing memory.
  • FIG. 1A shows data to be retrieved
  • FIG. 1B shows data stored in a ternary content addressing memory.
  • data to be searched is 1, 0, 1, 1, x, x, x.
  • x represents an indefinite value.
  • the ternary contents addressing memory compares the input data with the stored data in parallel at the same time, and searches the matching data for the data stored in the fifth row that matches only the remaining data except for an indefinite value. . In this way, the ternary content addressing memory can search for data that partially matches the entire data. Therefore, data can be stored in various ways depending on the usage method when storing data. The advantage is that it can be searched in various ways and conveniently.
  • FIG. 2 is a schematic circuit diagram illustrating a conventional ternary content addressing memory.
  • a storage cell of a conventional ternary content addressing memory includes a first storage unit 10, a second storage unit 20, and a first storage unit for storing data of 0, 1, and an indefinite value (x).
  • First bit line pairs BL1 and BL1 / for inputting data to be stored in the storage 10, second bit line pairs BL2 and BL2 / for inputting data to be stored in the second storage 20;
  • a word line WL for controlling activation of the first storage unit 10 or the second storage unit 20, a pair of comparison lines CL and CL / for inputting comparison data, and a pair of comparison lines CL and CL /.
  • Comparator 30 comparing the data input through the first storage unit 10 and the second storage unit 20 and the data stored in the ternary content addressing memory to match the input data ).
  • the first storage unit 10 is connected to the first NMOS transistor M1 and the second NMOS transistor M2 having a source connected to the first bit line pair BL1 and BL1 / in a cyclic ring shape to form a first bit line pair.
  • a pair of inverters I1 and I2 for storing data input through BL1 and BL1 / are provided.
  • the second storage unit 20 is connected to the third NMOS transistor M3 and the fourth NMOS transistor M4 having a source connected to the second pair of bit lines BL2 and BL2 / in a cyclic ring shape to form a second bit line.
  • a pair of inverters I3 and I4 for storing data input through the pairs BL2 and BL2 / are provided.
  • the comparison unit 30 is activated / deactivated by data stored in the pair of inverters I1 and I2, and activated / deactivated by data stored in the pair of inverters I3 and I4.
  • a seventh NMOS transistor M7 and an eighth NMOS transistor M8 having gates connected to the sixth NMOS transistor M6 and the comparison line pair CL and CL / deactivated, respectively, and having a drain connected to the matching line ML, respectively. ).
  • Sources of the seventh NMOS transistor M7 and the eighth NMOS transistor M8 are connected to the drains of the fifth NMOS transistor M5 and the sixth NMOS transistor M6, respectively.
  • the sources of the fifth NMOS transistor M5 and the sixth NMOS transistor M6 are grounded, respectively.
  • the matching line ML remains precharged. do.
  • the matching line ML is discharged.
  • 3A and 3B are input to the first bit line pair BL1 and BL1 / and the second bit line pair BL2 and BL2 / to store 0, 1, and an indefinite value in a conventional ternary content addressing memory.
  • 0 and 1 are input to the first bit line pair BL1 and BL1 / and the second bit line pair BL2 and BL2 /. Enter 1, 0.
  • 1 and 0 are input to the first bit line pair BL1 and BL1 /
  • 0 and 1 are input to the second bit line pair BL2 and BL2 /.
  • To store an indeterminate value (x) in the ternary content addressing memory enter 0, 1 for the first bit line pair BL1, BL1 /, and enter 0, 1 for the second bit line pair BL2, BL2 /. Enter it.
  • the data input to the comparison line pairs CL and CL / is 0 and 1, and whether the data stored in the ternary content addressing memory is 1 or not.
  • the data input to the comparison line pairs CL and CL / is 1 and 0 for judging, and the data input to the comparison line pairs CL and CL / to determine whether the data stored in the ternary content addressing memory is indefinite.
  • the data is 0 and 0.
  • the conventional ternary content addressable storage cell described above includes two data line pairs for separately inputting data into the first storage unit 10 and the second storage unit 20, respectively. Furthermore, a plurality of transistors in the first storage unit 10 and the second storage unit 20, that is, two NMOS transistors M1 and M2 connected to the first bit line pair in the first storage unit 10, and one Four transistors constituting the pair of inverters I1 and I2 (not shown), and six transistors in total, and the second storage unit 20 includes two NMOS transistors connected to a second pair of bit lines ( Four transistors (not shown) constituting M3 and M4 and a pair of inverters I3 and I4 are provided with a total of six transistors. Therefore, a conventional ternary content addressable storage cell has a total of 16 transistors and two data line pairs.
  • the conventional storage cell of the ternary contents addressing memory uses a total of 16 transistors including the comparator 30, and stores data in the first storage unit 10 and the second storage unit 20, respectively. Two bit line pairs must be provided for input.
  • the conventional ternary content addressable memory has a limitation in integration, and there is a problem in that high performance is consumed due to high power consumption and complicated processes by using many transistors and two bit line pairs.
  • the present invention is to solve the problems of the conventional ternary content addressing memory, the object of the present invention is to reduce the number of devices used in the storage cells of the ternary content addressing memory ternary occupying a small area It provides content addressing memory.
  • Another object of the present invention is to provide a ternary content addressable memory capable of improving the density by reducing the size of the ternary content addressable memory.
  • Another object of the present invention is to provide a ternary content addressable memory which can reduce power consumption by reducing the number of transistors constituting the ternary content addressable memory and reducing the number of precharges when searching.
  • Another object of the present invention is to lose the data stored in the storage cell when comparing the stored data stored in the storage cell during the refresh operation required to store the data in the storage cell of the ternary content addressing memory It provides a ternary content addressable memory that minimizes
  • a storage cell of a ternary content addressable memory includes a first storage unit, a second storage unit, and a comparison unit.
  • the first storage unit stores first data.
  • the second storage unit stores second data.
  • the comparison unit is connected to output terminals of the first storage unit and the second storage unit, and receives an input matching signal, and outputs or blocks the received input matching signal.
  • the comparison unit includes a first comparison switching element and a comparison inverter connected in series with the first comparison switching element.
  • the comparison inverter may include a second comparison switching element and a third comparison switching element connected in series with the second comparison switching element.
  • the first comparison switching element may be a P-type transistor.
  • the second comparison switching element may be a P-type transistor.
  • the third comparison switching element may be an N-type transistor.
  • the first comparison switching device may include a control electrode connected to the output terminals of the first storage unit and the second storage unit, an input electrode to which a power voltage is applied, and the second comparison switching device. It may include an output electrode connected to the input electrode of.
  • the second comparison switching element may include a control electrode to which the input matching signal is applied, an input electrode connected to the output electrode of the first comparison switching element, and an output electrode connected to the input electrode of the third comparison switching element. Can be.
  • the third comparison switching element may include a control electrode to which the input matching signal is applied, an input electrode connected to the output electrode of the second comparison switching element, and an output electrode connected to ground.
  • the first comparison switching element may be an N-type transistor.
  • the second comparison switching element may be a P-type transistor.
  • the third comparison switching element may be an N-type transistor.
  • the first comparison switching element may include a control electrode connected to the output terminals of the first storage unit and the second storage unit, and an input electrode connected to the output electrode of the third comparison switching element. And an output electrode connected to ground.
  • the second comparison switching element may include a control electrode to which the input matching signal is applied, an input electrode to which a power supply voltage is applied, and an output electrode connected to an input electrode of the third comparison switching device.
  • the third comparison switching element includes a control electrode to which the input matching signal is applied, an input electrode connected to the output electrode of the second comparison switching element, and an output electrode connected to the input electrode of the first comparison switching element. can do.
  • the ternary content addressable memory includes a plurality of storage cells.
  • the storage cell is connected to a first storage unit for storing first data, a second storage unit for storing second data, and an output terminal of the first storage unit and the second storage unit, and receives an input matching signal. It may include a comparison unit for transmitting or blocking the received input matching signal to the comparison unit of the next storage cell.
  • the comparison unit may include a first comparison switching element and a comparison inverter connected in series with the first comparison switching element.
  • the comparison inverter may include a second comparison switching element and a third comparison switching element connected in series with the second comparison switching element.
  • the first comparison switching element may be a P-type transistor.
  • the second comparison switching element may be a P-type transistor.
  • the third comparison switching element may be an N-type transistor.
  • the first comparison switching device may include a control electrode connected to the output terminals of the first storage unit and the second storage unit, an input electrode to which a power voltage is applied, and the second comparison switching device. It may include an output electrode connected to the input electrode of.
  • the second comparison switching element may include a control electrode to which the input matching signal is applied, an input electrode connected to the output electrode of the first comparison switching element, and an output electrode connected to the input electrode of the third comparison switching element. Can be.
  • the third comparison switching element may include a control electrode to which the input matching signal is applied, an input electrode connected to the output electrode of the second comparison switching element, and an output electrode connected to ground.
  • the ternary content addressable memory may include a first storage cell and a second storage cell.
  • the output electrode of the second comparison switching element of the first storage cell may be connected to the control electrode of the second comparison switching element of the second storage cell and the control electrode of the third comparison switching element.
  • the first comparison switching element may be an N-type transistor.
  • the second comparison switching element may be a P-type transistor.
  • the third comparison switching element may be an N-type transistor.
  • the first comparison switching element may include a control electrode connected to the output terminals of the first storage unit and the second storage unit, and an input electrode connected to the output electrode of the third comparison switching element. And an output electrode connected to ground.
  • the second comparison switching element may include a control electrode to which the input matching signal is applied, an input electrode to which a power supply voltage is applied, and an output electrode connected to an input electrode of the third comparison switching device.
  • the third comparison switching element includes a control electrode to which the input matching signal is applied, an input electrode connected to the output electrode of the second comparison switching element, and an output electrode connected to the input electrode of the first comparison switching element. can do.
  • the ternary content addressing memory may include a first storage cell and a second storage cell.
  • the output electrode of the second comparison switching element of the first storage cell may be connected to the control electrode of the second comparison switching element of the second storage cell and the control electrode of the third comparison switching element.
  • the first storage unit may include a first switching device and a second switching device.
  • the first switching device includes a control electrode connected to a word line, an input electrode connected to a first bit line, and an output electrode connected to a control electrode of the second switching device.
  • the second switching element is an output electrode connected to a control electrode connected to the output electrode of the first switching element, an input electrode connected to any one of a first comparison line and a second comparison line, and an output terminal of the first storage unit. It may include an electrode.
  • the second storage unit may include a third switching device and a fourth switching device.
  • the third switching device may include a control electrode connected to the word line, an input electrode connected to a second bit line, and an output electrode connected to the control electrode of the fourth switching device.
  • the fourth switching element is connected to a control electrode connected to the output electrode of the third switching element, an input electrode connected to any one of the first comparison line and the second comparison line, and an output terminal of the second storage unit. It may include an output electrode.
  • the output electrode of the second switching element may be connected to the output electrode of the fourth switching element.
  • the ternary content addressable memory according to the present invention has various effects as follows compared to the conventional ternary content addressable memory.
  • the ternary content addressable memory according to the present invention has a smaller number of transistors than the conventional ternary content addressable memory, so that the memory can be manufactured with a small size, thereby improving the integration, which is one of the most important factors in the memory design. You can.
  • the ternary content addressable memory helps to design a compact and lightweight product by improving the degree of integration.
  • the ternary content addressable memory according to the present invention can reduce power consumption by reducing the number of precharges when searching.
  • the ternary content addressable memory according to the present invention can exhibit high performance by reducing the number of transistors and storing a single data to store or compare data in a small process.
  • the ternary content addressable memory controls a signal period of a high value applied to a storage unit during a refresh operation required for storing data in a memory or a comparison search for stored data stored in the memory.
  • the loss of data stored in memory can be minimized.
  • FIG. 1A and 1B are conceptual views illustrating an example of retrieving data stored in a conventional ternary content addressing memory.
  • FIG. 2 is a schematic circuit diagram illustrating a conventional ternary content addressing memory.
  • 3A and 3B are input to the first bit line pair BL1 and BL1 / and the second bit line pair BL2 and BL2 / to store 0, 1, and an indefinite value in a conventional ternary content addressing memory.
  • FIG. 4 is a circuit diagram illustrating a ternary content addressing memory 100 according to an embodiment of the present invention.
  • FIG. 5 is a circuit diagram illustrating a ternary content addressing memory 200 according to another embodiment of the present invention.
  • FIG. 6 is a circuit diagram illustrating the storage cells 110 and 210 of the ternary content addressing memory according to FIG. 4 or 5.
  • FIG. 7 illustrates data input to bit line pairs BLA and BLB and data stored in a storage cell of the ternary memory in order to store 0, 1, and an indefinite value in the ternary content addressing memory according to FIG. 4 or 5.
  • a table showing data input to comparison line pairs CLA and CLB for comparison and search.
  • FIG. 8 is a block diagram illustrating the second comparison data input unit 241 of FIG. 5.
  • FIG. 9 is a circuit diagram illustrating an example of a sensing unit of FIG. 5.
  • FIG. 10 is a circuit diagram illustrating a connection relationship between a plurality of storage cells of FIG. 4 or 5.
  • FIG. 11A is a circuit diagram illustrating a connection relationship of a comparison unit of a plurality of storage cells of a conventional ternary content addressing memory.
  • FIG. 11B is a circuit diagram illustrating a connection relationship of a comparison unit of a plurality of storage cells of the ternary content addressing memory of FIG. 4 or 5.
  • FIG. 12 is a circuit diagram illustrating a ternary content addressable memory 100A according to another embodiment of the present invention.
  • FIG. 13 is a circuit diagram illustrating a ternary content addressable memory 200A according to another embodiment of the present invention.
  • FIG. 14 is a circuit diagram illustrating storage cells 110A and 210A of the ternary content addressing memory of FIG. 12 or FIG. 13.
  • FIG. 15 compares and searches data input to bit line pairs BLA and BLB and data stored in a storage cell of the ternary memory in order to store 0 and 1 in the ternary content addressing memory according to FIG. 12 or 13.
  • a table representing data input to the comparison line pairs CLA and CLB is provided.
  • 16 is a circuit diagram illustrating a connection relationship between a plurality of storage cells of FIG. 12 or 13.
  • FIG. 17 is a circuit diagram illustrating a connection relationship of a comparison unit of a plurality of storage cells of the ternary content addressing memory of FIG. 12 or FIG. 13.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms may be used for the purpose of distinguishing one component from another component.
  • first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • a function or operation specified in a specific block may occur out of the order specified in the flowchart. For example, two consecutive blocks may actually be performed substantially simultaneously, and the blocks may be performed upside down depending on the function or operation involved.
  • FIG. 4 is a circuit diagram illustrating a ternary content addressing memory 100 according to an embodiment of the present invention.
  • 5 is a circuit diagram illustrating a ternary content addressing memory 200 according to another embodiment of the present invention.
  • the ternary content addressable memory 100 may store data or The bit line BLA and BLB and the comparison line CLA and CLB in the storage cell 110 and the storage cell 110 that output the comparison value by comparing the stored data with the comparison data or during the refresh operation or the refresh operation.
  • the precharge unit 120 precharges the data and the sensing unit 130 which generates data stored in the storage cell 110 and amplifies the sensed data to refresh the data stored in the storage cell 110. ).
  • Data to be stored in the storage cell 110 is input through a pair of bit lines BLA and BLB, and comparison data for retrieving data stored in the storage cell 110 is a pair of comparison lines CLA, Input via CLB).
  • the refresh signal or the comparison data signal applied to the elements M2 and M4 is transferred to the switching elements M2 and M4 of the storage cell 110 through the first comparison line CLA and the second comparison line CLB for a long time.
  • data stored in the storage units M2 and M4 of the storage cell 110 may be quickly lost.
  • a ternary content addressable memory 200 overcomes the problem of the ternary content addressable memory according to the embodiment of the present invention described with reference to FIG. 4.
  • the ternary content addressing memory 200 according to another embodiment of the present invention will be described in more detail with reference to FIG. 5.
  • a ternary content addressing memory stores data in a storage cell 210 and a storage cell 210 to output a comparison value by comparing the stored data or the stored data with comparison data.
  • the data stored in the precharge unit 220 and the storage cell 210 which precharges the bit lines BLA and BLB and the comparison lines CLA and CLB during the refresh operation may be sensed.
  • a sensing unit 230 for amplifying and refreshing the data stored in the storage cell 210 is provided.
  • Switching element M15 for blocking and controlling the refresh signal input to the storage cell 210 in the first comparison line CLA and the second comparison line CLB connecting the storage cell 210 and the precharge unit 220, respectively. , M16) is connected.
  • a first comparison data input unit 243 for inputting first comparison data or a first holding signal is connected to the first comparison line CLA, and second comparison data or second holding is connected to the second comparison line CLB.
  • a second comparison data input unit 241 for inputting a signal is connected.
  • the first comparison data input unit 243 may output a signal input to the switching element M4 input electrode of the storage cell 210 together with the switching element M16 during a data storage operation or a refresh operation in the storage cell 210.
  • the first comparison data input unit 243 includes a first comparison data input switching element M18.
  • the first comparison data input switching element M18 may include a control electrode to which a KEEP LOW signal is applied, an input electrode to which a first external signal CD2 is applied, and an output electrode of the switching element M16 to block and control the refresh signal. And an output electrode connected thereto.
  • the second comparison data input unit 241 is a signal input to the switching element M2 input electrode of the storage cell 210 together with the switching element M15 during the storage operation or the refresh operation of the data in the storage cell 210. Is maintained at a low value, or when the data stored in the storage cell 210 is retrieved, the high value period of the second comparison data input to the storage cell 210 through the second comparison line CLB is minimized. Thereby reducing the loss of data stored in the storage cell 210.
  • the second comparison data input unit 241 includes a second comparison data input switching element M17.
  • the second comparison data input switching element M17 is connected to a control electrode to which a KEEP LOW signal is applied, an input electrode to which a second external signal CD1 is applied, and an output electrode of the switching element M15 to block and control the refresh signal. And an output electrode connected thereto.
  • FIG. 6 is a circuit diagram illustrating the storage cells 110 and 210 of the ternary content addressing memory according to FIG. 4 or 5.
  • the storage cell for ternary content addressing includes a storage unit 310 for storing data of 0, 1, and an indefinite value (x), and a storage unit for storing data.
  • a comparison unit 320 that compares the comparison data provided to the CLA and the CLB with the stored data stored in the storage 310 to determine the data stored in the ternary content addressing memory.
  • the storage unit 310 includes a first storage unit 311 and a second storage unit 313.
  • the data to be stored in the first storage unit 311 is stored in the first storage unit through the first bit line BLA. 3.
  • the data to be stored in the second storage unit 313 is provided to the second storage unit 313 through the second bit line BLB.
  • the activation of the first storage unit 311 or the second storage unit 313 is controlled by an activation signal input through the word line WL.
  • the first storage unit 311 includes a first switching element M1 and a second switching element M2, and the second storage unit 313 includes the third switching element M3 and the fourth switching element M4. Equipped with.
  • the first switching element M1 is a control electrode connected to the word line WL, an input electrode connected to the first bit line BLA, and an output connected to the control electrode of the second switching element M2. An electrode.
  • the second switching element M2 is a control electrode connected to the output electrode of the first switching element M1, an input electrode connected to a second comparison line CLB, and an output of the first storage part 311. An output electrode connected to the terminal.
  • the third switching element M3 of the second storage unit 313 includes a control electrode connected to the word line WL, an input electrode connected to the second bit line BLB, and the first switching element M3. And an output electrode connected to the control electrode of the four switching element M4.
  • the fourth switching device M4 is connected to a control electrode connected to the output electrode of the third switching device M3, an input electrode connected to the first comparison line CLA, and an output terminal of the second storage unit 313. And an output electrode connected thereto.
  • the output electrode of the second switching element M2 may be connected to the output electrode of the fourth switching element M4.
  • the comparison unit 320 is connected to output terminals of the first storage unit 311 and the second storage unit 313.
  • the comparison unit 320 transmits or blocks the input matching signal IML to the comparison unit 320 of the next storage cell in response to the comparison signal.
  • the comparison unit 320 includes a comparison switch SW and a comparison inverter INV connected in series.
  • the comparison switch SW may include a first comparison switching element M5.
  • the comparison inverter INV may include a second comparison switching element M6A and a third comparison switching element M6B connected in series.
  • the first comparison switching element M5 may be a P-type transistor.
  • the second comparison switching element M6A may be a P-type transistor.
  • the third comparison switching element M6B may be an N-type transistor.
  • the first comparison switching device M5 includes a control electrode connected to the output terminals of the first storage unit 311 and the second storage unit 313, an input electrode to which a power supply voltage VDD is applied, and the first electrode. 2 includes an output electrode connected to the input electrode of the comparison switching element M6A.
  • the second comparison switching element M6A includes a control electrode to which an input matching signal IML is applied, an input electrode connected to an output electrode of the first comparison switching element M5, and a third comparison switching element M6B. And an output electrode connected to the input electrode.
  • the third comparison switching device M6B includes a control electrode to which an input matching signal IML is applied, an input electrode connected to an output electrode of the second comparison switching device M6A, and an output electrode connected to the ground. .
  • the matching line ML is connected to the output electrode of the second comparison switching element M6A.
  • the matching line ML may control the output electrode of the second comparison switching element M6A of the current storage cell and the control electrode of the second comparison switching element M6A and the third comparison switching element M6B of the next storage cell.
  • the first switching device M1 to the fourth switching device M4 may be NMOS transistors.
  • the first comparison switching device M5 may be a PMOS transistor.
  • the second comparison switching element M6A may be a PMOS transistor.
  • the third comparison switching device M6B may be an NMOS transistor.
  • FIG. 7 illustrates data input to bit line pairs BLA and BLB and data stored in a storage cell of the ternary memory in order to store 0, 1, and an indefinite value in the ternary content addressing memory according to FIG. 4 or 5.
  • a table showing data input to comparison line pairs CLA and CLB for comparison and search.
  • 0 is input to the first bit line BLA and 1 is input to the second bit line BLB in order to store 0 in the ternary content addressing memory.
  • 1 is input to the first bit line BLA and 0 is input to the second bit line BLB.
  • 0 is input to the first bit line BLA and 0 is input to the second bit line BLB.
  • 0 is input in the first comparison line CLA and 1 is input in the second comparison line CLB in order to determine whether the data stored in the ternary content addressing storage cell is 0.
  • 1 is input in the first comparison line CLA
  • 0 is input in the second comparison line CLB
  • stored in the ternary content addressing storage cell In order to don't care the data, 0 is input to the first comparison line CLA and 0 is input to the second comparison line CLB.
  • the output logic of the output terminal of the storage unit when the logic input to the comparison lines CLA and CLB coincides with data stored in the storage cell, the output logic of the output terminal of the storage unit may be 0 (match). When the logic input to the comparison lines CLA and CLB is inconsistent with the data stored in the storage cell, the output logic of the output terminal of the storage unit may be 1 (no match).
  • the first comparison switching element M5 of the comparison unit 320 When the output logic of the output terminal of the storage unit is 0 (match), the first comparison switching element M5 of the comparison unit 320 is turned on, and the input matching signal IML is input to the inverter INV. Is inverted by the inverter INV and transferred to the next cell.
  • the first comparison switching element M5 of the comparator 320 is turned off, and the input matching signal IML is input to the inverter INV. ) Is not passed to the next cell.
  • FIG. 8 is a block diagram illustrating the second comparison data input unit 241 of FIG. 5.
  • the second comparison data input unit 241 switches off and controls the second sustain signal or the second comparison data signal input to the input electrode of the switching element M2 according to activation.
  • a period controller 410 for controlling the period of the low value or the high value of the second sustain signal or the second comparison data signal to generate the second sustain signal or the second comparison data.
  • the period controller 410 may include a blocking controller 411 for generating a blocking control signal for activating / deactivating the switching element M17, a multiplexer 413 for outputting a signal of one of a high value and a low value input thereto;
  • a period determiner 415 is provided to determine a period of a high or low signal output through the multiplexer 413.
  • a cutoff control signal for blocking and controlling the second comparison data signal or the second sustain signal is input to the control electrode of the switching element M17, and the second comparison data signal or the second sustain signal is input to the input electrode of the switching element M17. Is input.
  • the period determiner 415 selects a low value among the high or low value signals input through the multiplexer 413 and has a second sustain signal having a low value. Create The cutoff control unit 411 activates the switching element M17 to control the second sustain signal having a low value to be input to the input electrode of the switching element M2.
  • the period determiner 415 may be configured to have a high value.
  • the second comparison data signal is selected in the form of a return to zero pulse so as to select a high value signal among a high value signal or a low value signal input through the multiplexer 413 and to minimize the high value period.
  • Create The blocking controller 411 controls the first comparison data signal generated by activating the switching element M17 to be input to the input electrode of the switching element M2.
  • the precharge unit 220 is activated while the switching elements M15 and M16 are activated and the switching elements M13, M14, M17 and M18 are deactivated. ), That is, the switching elements M8 and M9 are momentarily activated through the EQ1 line, and the switching elements M11 and M12 are momentarily activated through the EQ2 line, respectively. Precharge the bit line and the comparison line to be refreshed to VDD / 2 or precharge the bit line and the comparison line to refresh data stored in the first storage unit 311.
  • the switching elements M1 and M3 By activating the switching elements M1 and M3 through the word line WL, the data stored in the switching element M2 of the first storage unit 311 is transferred to the first sensing unit 231 through the bit line and the comparison line. ) Is sensed by the data stored in the switching element M2 of the first storage unit 311. Meanwhile, data stored in the switching element M4 of the second storage unit 313 is input to the second sensing unit 233 through the bit line and the comparison line, and thus the switching element M4 of the second storage unit 313. Sensing data stored in.
  • the switching elements M15 and M16 When the data stored in the first storage unit 311 and the second storage unit 313 is sensed and amplified by the first sensing unit 231 and the second sensing unit 233, the switching elements M15 and M16. Disables the refresh signals of the first sensing unit 231 and the second sensing unit 233 from being input to the input electrodes of the switching element M4 and the switching element M2, respectively, and the second comparison data input unit 241. ) And the first comparison data input unit 243 generate a low value sustain signal and input the sustain signal to the input electrodes of the switching elements M2 and M4 through the comparison lines CLA and CLB. 313 to minimize the loss of data to be restored.
  • the indeterminate value x is stored in the ternary content addressing memory
  • values of 0 and 0 are stored in the first storage part 311 and the second storage part 313, respectively, and the second switching element M2 and All of the fourth switching elements M4 are inactivated, and the node to which the control electrode of the first comparison switching element M5 is connected is in a floating state. Therefore, the output electrodes of the second switching device M2 and the fourth switching device M4 should be initialized to zero.
  • the first sensing unit respectively stores the data sensed by the first sensing unit 231 and the second sensing unit 233. Temporarily stored in the 231 and the second sensing unit 233.
  • the switching elements M13 and M14 are activated while the switching elements M1 and M3 are activated to input a high value signal to the bit lines BLA and BLB.
  • the comparison data input unit 243 inputs the row comparison lines CLA and CLB.
  • the data temporarily stored in the first sensing unit 231 and the second sensing unit 233 is bit line ( The switching element M2 of the first storage unit 311 and the switching element M4 of the second storage unit 313 are refreshed through the BLA and the BLB.
  • FIG. 9 is a circuit diagram illustrating an example of a sensing unit of FIG. 5.
  • switching is performed to temporarily store the data sensed by the first sensing unit 231 and the second sensing unit 233 in the first sensing unit 231 and the second sensing unit 233, respectively.
  • the initialization signal INI applied to the control electrode of the device M19 is input as a low value, and the first storage unit and the first storage unit 231 temporarily store data stored in the first sensing unit 231 and the second sensing unit 233. 2
  • the initialization signal INI applied to the control electrode of the switching element M19 is input as a high value.
  • the switching elements M15 and M16 are activated and the switching elements M13, M14, M17 and M18 are deactivated.
  • the precharge unit 220 is operated to precharge the bit line and the comparison line to VDD / 2 at.
  • the switching elements M1 and M3 By activating the switching elements M1 and M3 through the word line WL, the data stored in the switching element M2 of the first storage unit 311 is transferred to the first sensing unit 231 through the bit line and the comparison line.
  • the data stored in the switching element M4 of the second storage unit 313 is input to the second sensing unit 233 through the bit line and the comparison line, and is transferred to the switching element M4 of the second storage unit 313. Sensing the stored data.
  • the switching elements M15 and M16 When the data stored in the first storage unit 311 and the second storage unit 313 is sensed and amplified by the first sensing unit 231 and the second sensing unit 233, the switching elements M15 and M16. Disables the refresh signals of the first sensing unit 231 and the second sensing unit 233 from being input to the input electrodes of the switching element M4 and the switching element M2, respectively, and prevents the second comparison data input unit ( 241 and the first comparison data input unit 243 generate a low value sustain signal and input the sustain signal to the input electrodes of the switching elements M2 and M4 through the comparison lines CLA and CLB, thereby storing the storage unit 311. , 313) to minimize the loss of data to be restored.
  • the data sensed by the first sensing unit 231 and the second sensing unit 233 are temporarily stored in the first sensing unit 231 and the second sensing unit 233, respectively, and the switching elements M13 and M14 are activated.
  • the high value signal is input to the bit lines BLA and BLB, and the low value signal is input to the comparison lines CLA and CLB from the first comparison data input unit 243 and the second comparison data input unit 241.
  • the output electrodes of the second switching element M2 and the fourth switching element M4 are initialized to zero.
  • the data temporarily stored in the first sensing unit 231 and the second sensing unit 233 is bit line (
  • the switching element M2 of the first storage unit 311 and the switching element M4 of the second storage unit 313 are refreshed through the BLA and the BLB.
  • the storage data for activating the switching elements M13 and M14 to be stored in the storage unit are input to the switching elements M2 and M4 of the storage unit through the bit lines BLA and BLB, and the switching elements
  • the data stored in the M1 and M3 are retained or the data stored in the switching elements M2 and M4 of the storage unit are changed into the input stored data by the refresh signal.
  • an input matching signal IML is applied to the inverter INV of the first cell, and the first comparison line CLA
  • the comparison data is input to the switching element M2 of the first storage unit 311 and the switching element M4 of the second storage unit 313 through the second comparison line CLB.
  • the period control unit 410 returns the first comparison data in a return-to-zero pulse type.
  • the first comparison data generated and applied to the switching element M4 through the first comparison line CLA is controlled to have a high value period.
  • the period controller 410 When the second comparison data input to the input electrode of the switching element M2 through the second comparison data input unit 241 has a high value, the period controller 410 generates the second comparison data in the return-to-zero pulse type. As a result, the second comparison data applied to the switching element M2 through the second comparison line CLB is controlled to have a high value period.
  • the data stored in 210 is retrieved.
  • the inverters M6A and M6B of the comparison unit 320 invert the input matching signal IML and transfer the inverted matching signal IML to the next storage cell.
  • the inverters M6A and M6B of the comparison unit 320 do not transmit the input matching signal IML to the next storage cell.
  • FIG. 10 is a circuit diagram illustrating a connection relationship between a plurality of storage cells of FIG. 4 or 5.
  • the ternary content addressing memory includes a plurality of storage cells CELL0, CELL1,..., CELLN-1, and CELLN.
  • the storage cell may include a first storage unit 311 storing first data, a second storage unit 313 storing second data, and the first storage unit 311 and the second storage unit 313.
  • the comparator 320 is connected to an output terminal and includes a comparator 320 for transmitting or blocking an input matching signal IML to the comparator 320 of a next storage cell in response to the comparator signal.
  • the plurality of storage cells CELL0, CELL1,..., CELLN-1, and CELLN are connected to each other.
  • the comparison unit 320 of the plurality of storage cells CELL0, CELL1,..., CELLN-1, CELLN are connected to each other.
  • the input matching signal IML is applied to the control electrodes of the second comparison switching element M6A and the third comparison switching element M6B of the comparison unit 320 of the first storage cell CELL0.
  • the comparator 320 of the first storage cell CELL0 compares the input matching signal IML with the comparison unit of the second storage cell CELL1 ( Transfer to control electrodes of the second comparison switching device M6A and the third comparison switching device M6B of 320.
  • the input matching signal IML may be inverted and transmitted by the second comparison switching element M6A and the third comparison switching element M6B which perform an inverting operation.
  • FIG. 11A is a circuit diagram illustrating a connection relationship of a comparison unit of a plurality of storage cells of a conventional ternary content addressing memory.
  • FIG. 11B is a circuit diagram illustrating a connection relationship of a comparison unit of a plurality of storage cells of the ternary content addressing memory of FIG. 4 or 5.
  • FIG. 11A shows a connection relationship of a conventional comparator which takes a precharge method. Comparators of conventional storage cells may be connected in parallel.
  • Figure 11b shows the connection of the comparison unit according to the present invention rather than the precharge method.
  • the precharge switching element MP when the precharge signal PREML is applied before the search, the precharge switching element MP is turned on, and thus the input electrode of the comparison switching element MC is turned on.
  • the power supply voltage VDDML is precharged.
  • the comparison switching elements MC of all the storage cells are all turned off and the precharged power supply voltage VDDML is output through the comparison unit of the last storage cell. Therefore, the output result OML becomes 1, which is the level of the power supply voltage VDDML.
  • the precharge switching element MP when it is determined as a no match (1) in a specific storage cell, the comparison switching element MC of the storage cell that is the no match is turned on and the precharged power supply.
  • the voltage VDDML is discharged through the comparison unit of the storage cell that is no match. Therefore, the output result OML becomes 0, which is the ground level.
  • the matching line ML must be precharged every search. In reality, however, the match is much more likely to fail than the success, so the charging and discharging is repeated every search, thereby increasing the power consumption during the search.
  • the input matching signal IML is applied to the control electrodes of the second comparison switching element M6A and the third comparison switching element M6B of the comparison unit of the first storage cell. For example, when it is determined that match (0) is found in all storage cells in the ternary content addressing memory of the present embodiment, the first comparison switching element M5 is turned on, so that the second comparison switching element M6A is turned on.
  • the input matching signal IML applied to the control electrode of the third comparison switching element M6B is inverted by the second comparison switching element M6A and the third comparison switching element M6B, and transferred to the next cell.
  • the output result OML has the same waveform as the input matching signal IML.
  • the output result OML has a waveform inverted from the input matching signal IML. For example, when a square wave pulse having a low-high-low value is input to the input matching signal IML, and is determined to be match (0) in all the storage cells, the number of the storage cells is even.
  • the output result OML may be a square wave pulse having a low-high-low value.
  • the The output result OML may be a square wave pulse having a high-low-high value.
  • the input matching signal IML is applied to the control electrodes of the second comparison switching element M6A and the third comparison switching element M6B of the comparison unit of the first storage cell.
  • the first comparison switching element M5 of the specific storage cell that is the no match is turned off, and
  • the input matching signal IML applied to the control electrodes of the second comparison switching element M6A and the third comparison switching element M6B is not transmitted to the next cell. Therefore, the input matching signal IML is not output to the comparison unit of the last storage cell.
  • the output result OML may be a ground voltage level.
  • the ternary content addressable memory of the present invention does not need to precharge each search, power consumption can be reduced.
  • the conventional method precharges the matching line ML to the power supply voltage VDDML, maintains the matching line ML to the power supply voltage VDDML in case of a match, and there is no match even in one storage cell.
  • the matching line ML is discharged.
  • the present invention applies the input matching signal IML when searching, outputs the input matching signal IML or its inverted signal in case of a match, and there is no match in one storage cell.
  • the uncharged output matching line OML is maintained at ground level. Accordingly, the number of charges is greatly reduced as compared with the conventional method, thereby greatly reducing power consumption.
  • the ternary content addressing memory includes a plurality of storage cells connected to each other, and the comparator of the storage cell transmits or blocks an input matching signal to the comparator of the next storage cell in response to the comparison signal.
  • the number of charges of the matching line is greatly reduced, thereby greatly reducing power consumption.
  • 12 is a circuit diagram illustrating a ternary content addressable memory 100A according to another embodiment of the present invention.
  • 13 is a circuit diagram illustrating a ternary content addressable memory 200A according to another embodiment of the present invention.
  • the ternary contents addressable memories 100A and 200A have a circuit configuration of a storage cell, a connection relationship between the comparison lines CLA and CLB, and a logic value and an amorphous value when the comparison data matches the stored data. Except for whether or not (x) can be stored, it is substantially the same as the ternary content addressing memories 100 and 200 described with reference to FIGS. 1 to 11B. Therefore, the same reference numerals are used for the same or corresponding components, and repeated descriptions are omitted.
  • the ternary content addressing memory 100A may include a storage cell 110A that stores data or compares the stored data with comparison data, and outputs a comparison value.
  • the data is stored in the precharge unit 120 and the storage cell 110 that precharges the bit lines BLA and BLB and the comparison lines CLA and CLB during the operation of storing data in the 110A or the refresh operation.
  • the sensing unit 130 generates data, amplifies the sensed data, and refreshes the data stored in the storage cell 110.
  • the ternary content addressing memory 200A may include a storage cell 210A for storing data or comparing the stored data with comparison data, and outputting a comparison value.
  • the data is stored in the precharge unit 220 and the storage cell 210A which precharges the bit lines BLA and BLB and the comparison lines CLA and CLB during the data storage operation 210A or the refresh operation.
  • a sensing unit 230 for sensing the data stored therein and amplifying the sensed data to refresh the data stored in the storage cell 210A.
  • FIG. 14 is a circuit diagram illustrating storage cells 110A and 210A of the ternary content addressing memory of FIG. 12 or FIG. 13.
  • the storage cell for ternary content addressing provides a storage unit 310 for storing data of 0, 1, and an indefinite value (x), and provides the storage unit 310 with data to be stored.
  • a comparison unit 320A for comparing the stored data stored in the storage unit 310 and the stored data stored in the storage unit 310 to determine the data stored in the ternary content addressing memory.
  • the storage unit 310 includes a first storage unit 311 and a second storage unit 313.
  • the data to be stored in the first storage unit 311 is stored in the first storage unit through the first bit line BLA. 3.
  • the data to be stored in the second storage unit 313 is provided to the second storage unit 313 through the second bit line BLB.
  • the activation of the first storage unit 311 or the second storage unit 313 is controlled by an activation signal input through the word line WL.
  • the comparison unit 320A is connected to output terminals of the first storage unit 311 and the second storage unit 313.
  • the comparison unit 320A transmits or blocks the input matching signal IML to the comparison unit 320A of the next storage cell in response to the comparison signal.
  • the comparison unit 320A includes a comparison switch SW and a comparison inverter INV connected in series.
  • the comparison switch SW may include a first comparison switching element M6.
  • the comparison inverter INV may include a second comparison switching element M5A and a third comparison switching element M5B connected in series.
  • the first comparison switching element M6 may be an N-type transistor.
  • the second comparison switching element M5A may be a P-type transistor.
  • the third comparison switching element M5B may be an N-type transistor.
  • the second comparison switching device M5A includes a control electrode to which an input matching signal IML is applied, an input electrode to which a power supply voltage VDD is applied, and an output electrode connected to an input electrode of the third comparison switching device M5B. It includes.
  • the third comparison switching element M5B includes a control electrode to which an input matching signal IML is applied, an input electrode connected to an output electrode of the second comparison switching element M5A, and a first comparison switching element M6. And an output electrode connected to the input electrode.
  • the first comparison switching element M6 is connected to the control electrode connected to the output terminals of the first storage unit 311 and the second storage unit 313 and to the output electrode of the third comparison switching element M6B. And an input electrode connected to the output electrode and an output electrode connected to the ground.
  • the matching line ML is connected to the output electrode of the second comparison switching element M5A.
  • the matching line ML outputs the output electrode of the second comparison switching element M5A of the current storage cell to the control electrode of the second comparison switching element M5A and the third comparison switching element M5B of the next storage cell.
  • the first switching device M1 to the fourth switching device M4 may be NMOS transistors.
  • the first comparison switching element M6 may be an NMOS transistor.
  • the second comparison switching device M5A may be a PMOS transistor.
  • the third comparison switching device M5B may be an NMOS transistor.
  • FIG. 15 compares and searches data input to bit line pairs BLA and BLB and data stored in a storage cell of the ternary memory in order to store 0 and 1 in the ternary content addressing memory according to FIG. 12 or 13.
  • a table representing data input to the comparison line pairs CLA and CLB is provided.
  • 0 is input to the first bit line BLA and 1 is input to the second bit line BLB in order to store 0 in the ternary content addressing memory.
  • 1 is input to the first bit line BLA and 0 is input to the second bit line BLB.
  • an indefinite value x cannot be stored in the ternary content addressing storage cell.
  • 0 is input in the first comparison line CLA and 1 is input in the second comparison line CLB to determine whether the data stored in the ternary content addressing storage cell is 0.
  • 1 is input in the first comparison line CLA
  • 0 is input in the second comparison line CLB
  • stored in the ternary content addressing storage cell In order to don't care the data, 1 is input to the first comparison line CLA and 1 is input to the second comparison line CLB.
  • the output logic of the output terminal of the storage unit when the logic input to the comparison lines CLA and CLB coincides with the data stored in the storage cell, the output logic of the output terminal of the storage unit may be 1 (match). When logic input to the comparison lines CLA and CLB is inconsistent with data stored in the storage cell, the output logic of the output terminal of the storage unit may be no match.
  • the first comparison switching element M6 of the comparison unit 320A When the output logic of the output terminal of the storage unit is 1 (match), the first comparison switching element M6 of the comparison unit 320A is turned on, and the input matching signal IML is input to the inverter INV. Is inverted by the inverter INV and transferred to the next cell.
  • the first comparison switching element M6 of the comparison unit 320A is turned off, and the input matching signal IML is input to the inverter INV. ) Is not passed to the next cell.
  • 16 is a circuit diagram illustrating a connection relationship between a plurality of storage cells of FIG. 12 or 13.
  • the ternary content addressable memory includes a plurality of storage cells CELL0, CELL1,..., CELLN-1, and CELLN.
  • the storage cell may include a first storage unit 311 storing first data, a second storage unit 313 storing second data, and the first storage unit 311 and the second storage unit 313.
  • a comparator 320A connected to the output terminal and transmitting or blocking the input matching signal IML to the comparator 320A of the next storage cell in response to the comparator signal.
  • the plurality of storage cells CELL0, CELL1,..., CELLN-1, and CELLN are connected to each other.
  • the comparison unit 320A of the plurality of storage cells CELL0, CELL1, ..., CELLN-1, CELLN are connected to each other.
  • the input matching signal IML is applied to the control electrodes of the second comparison switching element M5A and the third comparison switching element M5B of the comparison unit 320 of the first storage cell CELL0.
  • the comparator 320A of the first storage cell CELL0 compares the input matching signal IML with the comparison unit of the second storage cell CELL1 ( Transfer to control electrodes of the second comparison switching device M5A and the third comparison switching device M5B of 320.
  • the input matching signal IML may be inverted and transmitted by the second comparison switching device M5A and the third comparison switching device M5B which perform an inverting operation.
  • the control electrodes of the third comparison switching element M5B may be connected to each other by a matching line ML.
  • FIG. 17 is a circuit diagram illustrating a connection relationship of a comparison unit of a plurality of storage cells of the ternary content addressing memory of FIG. 12 or FIG. 13.
  • the ternary content addressing memory of the present invention does not perform a separate precharge.
  • the input matching signal IML is applied to the control electrodes of the second comparison switching element M5A and the third comparison switching element M5B of the comparison unit of the first storage cell.
  • the first comparison switching element M6 is turned on, so that the second comparison switching element M5A is turned on.
  • the input matching signal IML applied to the control electrode of the third comparison switching element M5B is inverted by the second comparison switching element M5A and the third comparison switching element M5B, and transferred to the next cell.
  • the output result OML has the same waveform as the input matching signal IML.
  • the output result OML has a waveform inverted from the input matching signal IML.
  • the input matching signal IML is applied to the control electrodes of the second comparison switching element M5A and the third comparison switching element M5B of the comparison unit of the first storage cell.
  • the first comparison switching element M6 of the specific storage cell that is the no match is turned off, and
  • the input matching signal IML applied to the control electrodes of the second comparison switching element M5A and the third comparison switching element M5B is not transmitted to the next cell. Therefore, the input matching signal IML is not output to the comparison unit of the last storage cell.
  • the output result OML may be a ground voltage level.
  • the ternary content addressable memory of the present invention does not need to precharge each search, power consumption can be reduced.
  • the conventional method precharges the matching line ML to the power supply voltage VDDML, maintains the matching line ML to the power supply voltage VDDML in case of a match, and there is no match even in one storage cell.
  • the matching line ML is discharged.
  • the present invention applies the input matching signal IML when searching, outputs the input matching signal IML or its inverted signal in case of a match, and there is no match in one storage cell.
  • the uncharged output matching line OML is maintained at ground level. Accordingly, the number of charges is greatly reduced as compared with the conventional method, thereby greatly reducing power consumption.

Landscapes

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Abstract

터너리 내용 주소화 메모리의 저장 셀은 제1 저장부, 제2 저장부 및 비교부를 포함한다. 상기 제1 저장부는 제1 데이터를 저장한다. 상기 제2 저장부는 제2 데이터를 저장한다. 상기 비교부는 상기 제1 저장부 및 상기 제2 저장부의 출력 단자에 연결되며, 입력 매칭 신호를 수신하고, 수신한 상기 입력 매칭 신호를 출력하거나 차단한다. 상기 비교부는 제1 비교 스위칭 소자 및 상기 제1 비교 스위칭 소자와 직렬로 연결되는 비교 인버터를 포함한다.

Description

터너리 내용 주소화 메모리의 저장 셀 및 이를 포함하는 터너리 내용 주소화 메모리
본 발명은 터너리(ternary) 내용 주소화 메모리(content addressable memory, CAM)의 저장 셀 및 이를 포함하는 터너리 내용 주소화 메모리에 관한 것으로, 보다 구체적으로 소비 전력을 감소시킬 수 있는 터너리 내용 주소화 메모리의 저장 셀 및 이를 포함하는 터너리 내용 주소화 메모리에 관한 것이다.
통상적인 메모리는 데이터가 저장되어 있는 주소를 정확히 알아야만 저장되어 있는 데이터에 접근할 수 있다. 그러나 내용 주소화 메모리 장치(Content Addressable Memory, CAM)는 데이터가 저장되어 있는 정확한 주소를 모르더라도 데이터의 내용을 입력하면 해당 내용의 데이터들이 저장되어 있는 위치의 주소를 찾아주는 기능을 갖는 메모리이다. 따라서 많은 데이터에서 특정 내용을 탐색할 경우 주어진 내용과 일치하는 데이터와 관련된 데이터를 단번에 찾을 수 있는 특유의 빠른 검색 특성 때문에 내용 주소화 메모리를 이용한 IP 주소 룩업 방법들이 널리 사용되고 있으며 데이터 검색 엔진에도 많이 이용되고 있다.
이러한 내용 주소화 메모리는 크게 바이너리 내용 주소화 메모리(binary CAM)와 터너리 내용 주소화 메모리(ternary CAM)로 구분할 수 있다. 바이너리 내용 주소화 메모리는 저장 셀에 0, 1 데이터가 저장되며, 입력되는 데이터와 저장되어 있는 데이터(0, 1)를 비교하여 해당 내용의 데이터가 저장된 위치의 주소를 검색한다. 이에 반해 터너리 내용 주소화 메모리는 저장 셀에 0, 1 이외에 무정값(don't care)을 저장할 수 있으며, 저장되어 있는 데이터를 검색하는 경우에도 0, 1, 무정값의 조합을 입력하고 입력한 데이터와 저장되어 있는 값(0, 1, don't care)을 비교하여 해당 내용의 데이터가 저장된 위치의 주소를 검색한다.
도 1a 및 도 1b는 종래 터너리 내용 주소화 메모리에 저장되어 있는 데이터를 검색하는 일 예를 설명하기 위한 개념도이다. 도 1a는 검색하고자 하는 데이터를 도시하고 있으며, 도 1b는 터너리 내용 주소화 메모리에 저장되어 있는 데이터를 도시하고 있다. 도 1a에 도시되어 있는 것과 같이 검색하고자 하는 데이터는 1, 0, 1, 1, x, x, x이다. 여기서 x는 무정값을 의미한다. 터너리 내용 주소화 메모리는 입력된 데이터와 저장되어 있는 데이터를 동시에 병렬로 비교하며, 입력된 데이터 중 무정값을 제외한 나머지 데이터만 일치하는, 5번째 행에 저장되어 있는 데이터를 일치 데이터로 검색한다. 이와 같이, 터너리 내용 주소화 메모리는 전체 데이터 중 부분적으로 일치하는 내용의 데이터도 검색할 수 있기 때문에, 데이터 저장시 사용 방식에 따라 다양하게 데이터를 저장할 수 있으며 데이터의 검색도 무정값을 이용하여 다양하게 그리고 편리하게 검색할 수 있다는 장점을 가진다.
도 2는 종래 터너리 내용 주소화 메모리를 설명하기 위한 개략적인 회로도이다.
도 2를 참조하면, 종래 터너리 내용 주소화 메모리의 저장 셀은 0, 1, 무정값(x)의 데이터를 저장하기 위한 제1 저장부(10)와 제2 저장부(20), 제1 저장부(10)에 저장할 데이터를 입력하기 위한 제1 비트 라인쌍(BL1, BL1/), 제2 저장부(20)에 저장할 데이터를 입력하기 위한 제2 비트 라인쌍(BL2, BL2/), 제1 저장부(10) 또는 제2 저장부(20)의 활성화를 제어하는 워드 라인(WL), 비교 데이터를 입력하기 위한 비교 라인쌍(CL, CL/) 및 비교 라인쌍(CL, CL/)을 통해 입력되는 데이터와 제1 저장부(10) 및 제2 저장부(20)에 저장된 데이터를 비교하여 터너리 내용 주소화 메모리에 저장된 데이터와 입력된 데이터가 일치하는지 판단하는 비교부(30)를 구비하고 있다.
제1 저장부(10)는 제1 비트 라인쌍(BL1, BL1/)에 소스가 연결된 제1 NMOS 트랜지스터(M1)와 제2 NMOS 트랜지스터(M2), 순환 고리 형태로 연결되어 제1 비트 라인쌍(BL1, BL1/)을 통해 입력된 데이터를 저장하고 있는 한 쌍의 인버터(I1, I2)를 구비하고 있다. 또한 제2 저장부(20)는 제2 비트 라인쌍(BL2, BL2/)에 소스가 연결된 제3 NMOS 트랜지스터(M3)와 제4 NMOS 트랜지스터(M4), 순환 고리 형태로 연결되어 제2 비트 라인쌍(BL2, BL2/)을 통해 입력된 데이터를 저장하고 있는 한 쌍의 인버터(I3, I4)를 구비하고 있다.
한편, 비교부(30)는 한 쌍의 인버터(I1, I2)에 저장된 데이터에 의해 활성화/비활성화되는 제5 NMOS 트랜지스터(M5), 한 쌍의 인버터(I3, I4)에 저장된 데이터에 의해 활성화/비활성화되는 제6 NMOS 트랜지스터(M6), 비교 라인쌍(CL, CL/)에 게이트가 각각 연결되어 있으며, 매칭 라인(ML)에 드레인이 연결된 제7 NMOS 트랜지스터(M7)와 제8 NMOS 트랜지스터(M8)를 구비하고 있다. 제7 NMOS 트랜지스터(M7)와 제8 NMOS 트랜지스터(M8)의 소스는 각각 제5 NMOS 트랜지스터(M5)와 제6 NMOS 트랜지스터(M6)의 드레인에 연결되어 있다. 여기서 제5 NMOS 트랜지스터(M5)와 제6 NMOS 트랜지스터(M6)의 소스는 각각 접지되어 있다. 비교 라인쌍(CL, CL/)을 통해 입력된 비교 데이터와 제1 저장부(10)와 제2 저장부(20)에 저장된 데이터가 일치하는 경우 매칭 라인(ML)은 프리챠지된 상태로 유지된다. 반면, 비교 라인쌍(CL, CL/)을 통해 입력된 비교 데이터와 제1 저장부(10)와 제2 저장부(20)에 저장된 데이터가 상이한 경우 매칭 라인(ML)은 디스챠지된다.
도 3a 및 도 3b는 종래 터너리 내용 주소화 메모리에서 0, 1, 무정값을 저장하기 위해 제1 비트 라인쌍(BL1, BL1/)과 제2 비트 라인쌍(BL2, BL2/)에 입력되는 데이터와 터너리 메모리의 저장 셀에 저장된 데이터를 비교 검색하기 위하여 비교 라인쌍(CL, CL/)으로 입력되는 데이터를 나타내는 테이블이다.
도 3a에 도시되어 있는 것과 같이, 0을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인쌍(BL1, BL1/)에 0, 1을 입력하고 제2 비트 라인쌍(BL2, BL2/)에 1, 0을 입력한다. 1을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인쌍(BL1, BL1/)에 1, 0을 입력하고 제2 비트 라인쌍(BL2, BL2/)에 0, 1을 입력한다. 무정값(x)을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인쌍(BL1, BL1/)에 0, 1을 입력하고 제2 비트 라인쌍(BL2, BL2/)에 0, 1을 입력한다. 한편, 터너리 내용 주소화 메모리에 저장된 데이터가 0인지를 판단하기 위하여 비교 라인쌍(CL, CL/)에 입력되는 데이터는 0, 1이고, 터너리 내용 주소화 메모리에 저장된 데이터가 1인지를 판단하기 위하여 비교 라인쌍(CL, CL/)에 입력되는 데이터는 1, 0이고, 터너리 내용 주소화 메모리에 저장된 데이터가 무정값인지를 판단하기 위하여 비교 라인쌍(CL, CL/)에 입력되는 데이터는 0, 0이다.
위에서 살펴본 종래 터너리 내용 주소화 저장 셀은 제1 저장부(10)와 제2 저장부(20)에 개별적으로 각각 데이터를 입력하기 위한 2개의 데이터 라인쌍을 구비하고 있다. 더욱이 제1 저장부(10)와 제2 저장부(20)에는 다수의 트랜지스터들, 즉 제1 저장부(10)에는 제1 비트 라인쌍에 연결된 2개의 NMOS 트랜지스터들(M1, M2) 및 한 쌍의 인버터(I1, I2)를 구성하는 4개의 트랜지스터들(미도시), 총 6개의 트랜지스터를 구비하고 있으며, 제2 저장부(20)에는 제2 비트 라인쌍에 연결된 2개의 NMOS 트랜지스터들(M3, M4) 및 한 쌍의 인버터(I3, I4)를 구성하는 4개의 트랜지스터들(미도시), 총 6개의 트랜지스터를 구비하고 있다. 따라서 종래 터너리 내용 주소화 저장 셀에는 총 16개의 트랜지스터와 2개의 데이터 라인쌍을 구비하고 있다.
메모리 설계에 있어 가장 중요하게 고려하여야 할 요인으로 메모리의 크기를 작게 하여 집적도를 늘리는 것이며, 또한 고성능 설계로 소비 전력을 줄이는 것이다. 그러나 종래 터너리 내용 주소화 메모리의 저장 셀은 비교부(30)를 포함하여 총 16개의 트랜지스터를 기본적으로 사용하고 있으며, 제1 저장부(10)와 제2 저장부(20)에 각각 데이터를 입력하기 위하여 2개의 비트 라인쌍을 구비하여야 한다.
따라서 종래 터너리 내용 주소화 메모리는 집적화에 한계를 가지며, 많은 트랜지스터와 2개의 비트 라인쌍을 이용함으로써 소비 전력이 많고 프로세스가 복잡하여 높은 성능을 발휘하지 못한다는 문제점을 가진다.
따라서 본 발명은 종래 터너리 내용 주소화 메모리가 가지는 문제점들을 해결하기 위한 것으로, 본 발명이 이루고자 하는 목적은 터너리 내용 주소화 메모리의 저장 셀에 사용되는 소자의 수를 줄여 작은 면적을 차지하는 터너리 내용 주소화 메모리를 제공하는 것이다.
본 발명이 이루고자 하는 다른 목적은 터너리 내용 주소화 메모리의 크기를 줄여 집적도를 향상시킬 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 목적은 터너리 내용 주소화 메모리를 구성하는 트랜지스터의 수를 줄이고, 검색 시에 프리챠지 횟수를 감소시켜 소비 전력을 줄일 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 목적은 트랜지스터의 수를 줄이고 비트 라인쌍을 단일화하여 적은 프로세스로 데이터 저장 또는 비교를 가능하게 하여 높은 성능을 발휘할 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 목적은 터너리 내용 주소화 메모리의 저장셀에 데이터를 저장하기 위하여 요구되는 리프레쉬 동작 시 저장 셀에 저장되어 있는 저장 데이터를 비교 검색 시 저장 셀에 저장되어 있는 데이터의 손실을 최소화 할 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 터너리 내용 주소화 메모리의 저장 셀은 제1 저장부, 제2 저장부 및 비교부를 포함한다. 상기 제1 저장부는 제1 데이터를 저장한다. 상기 제2 저장부는 제2 데이터를 저장한다. 상기 비교부는 상기 제1 저장부 및 상기 제2 저장부의 출력 단자에 연결되며, 입력 매칭신호를 수신하고, 수신한 상기 입력 매칭 신호를 출력하거나 차단한다. 상기 비교부는 제1 비교 스위칭 소자 및 상기 제1 비교 스위칭 소자와 직렬로 연결되는 비교인버터를 포함한다.
본 발명의 일 실시예에 있어서, 상기 비교 인버터는 제2 비교 스위칭 소자 및 상기 제2 비교 스위칭 소자와 직렬로 연결되는 제3 비교 스위칭 소자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 P형 트랜지스터일 수 있다. 상기 제2 비교 스위칭 소자는 P형 트랜지스터일 수 있다. 상기 제3 비교 스위칭 소자는 N형 트랜지스터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극, 전원 전압이 인가되는 입력 전극 및 상기 제2 비교 스위칭 소자의 입력 전극과 연결되는 출력 전극을 포함할 수 있다. 상기 제2 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제1 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 상기 제3 비교 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제3 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제2 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 N형 트랜지스터일 수 있다. 상기 제2 비교 스위칭 소자는 P형 트랜지스터일 수 있다. 상기 제3 비교 스위칭 소자는 N형 트랜지스터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극, 상기 제3 비교 스위칭 소자의 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 전원 전압이 인가되는 입력 전극 및 상기 제3 비교 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제3 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제2 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 상기 제1 비교 스위칭 소자의 입력 전극에 상기 연결되는 출력 전극을 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 터너리 내용 주소화 메모리는 복수의 저장 셀들을 포함한다. 상기 저장 셀은 제1 데이터를 저장하는 제1 저장부, 제2 데이터를 저장하는 제2 저장부 및 상기 제1 저장부 및 상기 제2 저장부의 출력 단자에 연결되며, 입력 매칭 신호를 수신하고, 수신한 상기 입력 매칭 신호를 다음 저장 셀의 비교부로 전달하거나 차단하는 비교부를 포함할 수 있다. 상기 비교부는 제1 비교 스위칭 소자 및 상기 제1 비교 스위칭 소자와 직렬로 연결되는 비교 인버터를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 비교 인버터는 제2 비교 스위칭 소자 및 상기 제2 비교 스위칭 소자와 직렬로 연결되는 제3 비교 스위칭 소자를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 P형 트랜지스터일 수 있다. 상기 제2 비교 스위칭 소자는 P형 트랜지스터일 수 있다. 상기 제3 비교 스위칭 소자는 N형 트랜지스터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극, 전원 전압이 인가되는 입력 전극 및 상기 제2 비교 스위칭 소자의 입력 전극과 연결되는 출력 전극을 포함할 수 있다. 상기 제2 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제1 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 상기 제3 비교 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제3 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제2 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 터너리 내용 주소화 메모리는 제1 저장 셀 및 제2 저장 셀을 포함할 수 있다. 상기 제1 저장 셀의 제2 비교 스위칭 소자의 출력 전극은 상기 제2 저장 셀의 제2 비교 스위칭 소자의 제어 전극 및 제3 비교 스위칭 소자의 제어 전극에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 N형 트랜지스터일 수 있다. 상기 제2 비교 스위칭 소자는 P형 트랜지스터일 수 있다. 상기 제3 비교 스위칭 소자는 N형 트랜지스터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극, 상기 제3 비교 스위칭 소자의 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 전원 전압이 인가되는 입력 전극 및 상기 제3 비교 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제3 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제2 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 상기 제1 비교 스위칭 소자의 입력 전극에 상기 연결되는 출력 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 터너리 내용 주소화 메모리는 제1 저장셀 및 제2 저장 셀을 포함할 수 있다. 상기 제1 저장 셀의 제2 비교 스위칭 소자의 출력 전극은 상기 제2 저장 셀의 제2 비교 스위칭 소자의 제어 전극 및 제3 비교 스위칭 소자의 제어 전극에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 저장부는 제1 스위칭 소자 및 제2 스위칭 소자를 포함할 수 있다. 상기 제1 스위칭 소자는 워드 라인에 연결되는 제어 전극, 제1 비트 라인에 연결되는 입력 전극 및 상기 제2 스위칭 소자의 제어 전극에 연결되는 출력 전극을 포함한다. 상기 제2 스위칭 소자는 상기 제1 스위칭 소장의 상기 출력 전극에 연결되는 제어 전극, 제1 비교 라인 및 제2 비교 라인 중 어느 하나에 연결되는 입력 전극 및 상기 제1 저장부의 출력 단자에 연결되는 출력 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 저장부는 제3 스위칭 소자 및 제4 스위칭 소자를 포함할 수 있다. 상기 제3 스위칭 소자는 상기 워드 라인에 연결되는 제어 전극, 제2 비트 라인에 연결되는 입력 전극 및 상기 제4 스위칭 소자의 제어 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제4 스위칭 소자는 상기 제3 스위칭 소장의 상기 출력 전극에 연결되는 제어 전극, 상기 제1 비교 라인 및 상기 제2 비교 라인 중 어느 하나에 연결되는 입력 전극 및 상기 제2 저장부의 출력 단자에 연결되는 출력 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 스위칭 소자의 상기 출력 전극은 상기 제4 스위칭 소자의 상기 출력 전극에 연결될 수 있다.
본 발명에 따른 터너리 내용 주소화 메모리는 종래 터너리 내용 주소화 메모리와 비교하여 다음과 같은 다양한 효과들을 가진다.
첫째, 본 발명에 따른 터너리 내용 주소화 메모리는 종래 터너리 내용 주소화 메모리와 비교하여 구성 트랜지스터의 수가 적어 작은 크기로 메모리를 제작할 수 있어서, 메모리 설계에 있어서 가장 중요한 요인 중 하나인 집적도를 향상시킬 수 있다.
둘째, 본 발명에 따른 터너리 내용 주소화 메모리는 집적도를 향상시킴으로써 소형화되고 경량화된 제품을 설계하는데 도움을 준다.
셋째, 본 발명에 따른 터너리 내용 주소화 메모리는 검색 시에 프리챠지 횟수를 감소시켜 소비 전력을 줄일 수 있다.
넷째, 본 발명에 따른 터너리 내용 주소화 메모리는 트랜지스터의 수를 줄이고 단일 데이터를 저장하여 적은 프로세스로 데이터 저장 또는 비교가 가능함으로써, 높은 성능을 발휘할 수 있다.
다섯째, 본 발명에 따른 터너리 내용 주소화 메모리는 메모리에 데이터를 저장하기 위하여 요구되는 리프레쉬 동작시 또는 메모리에 저장되어 있는 저장 데이터를 비교 검색 시 저장부로 인가되는 하이값의 신호 주기를 제어함으로써, 메모리에 저장되어 있는 데이터의 손실을 최소화할 수 있다.
도 1a 및 도 1b는 종래 터너리 내용 주소화 메모리에 저장되어 있는 데이터를 검색하는 일 예를 설명하기 위한 개념도이다.
도 2는 종래 터너리 내용 주소화 메모리를 설명하기 위한 개략적인 회로도이다.
도 3a 및 도 3b는 종래 터너리 내용 주소화 메모리에 0, 1, 무정값을 저장하기 위해 제1 비트 라인쌍(BL1, BL1/)과 제2 비트 라인쌍(BL2, BL2/)에 입력되는 데이터와 터너리 메모리의 저장 셀에 저장된 데이터를 비교 검색하기 위하여 비교 라인쌍(CL, CL/)으로 입력되는 데이터를 나타내는 테이블이다.
도 4는 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)를 나타내는 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)를 나타내는 회로도이다.
도 6은 도 4 또는 도 5에 따른 터너리 내용 주소화 메모리의 저장 셀(110, 210)을 나타내는 회로도이다.
도 7은 도 4 또는 도 5에 따른 터너리 내용 주소화 메모리에 0, 1, 무정값을 저장하기 위해 비트 라인쌍(BLA, BLB)에 입력되는 데이터와 터너리 메모리의 저장셀에 저장된 데이터를 비교 검색하기 위하여 비교 라인쌍(CLA, CLB)으로 입력되는 데이터를 나타내는 테이블이다.
도 8은 도 5의 제2 비교 데이터 입력부(241)를 나타내는 블록도이다.
도 9는 도 5의 센싱부의 일 예를 나타내는 회로도이다.
도 10은 도 4 또는 도 5의 복수의 저장 셀의 연결 관계를 나타내는 회로도이다.
도 11a는 종래의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내는 회로도이다.
도 11b는 도 4 또는 도 5의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내는 회로도이다.
도 12는 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(100A)를 나타내는 회로도이다.
도 13은 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200A)를 나타내는 회로도이다.
도 14는 도 12 또는 도 13에 따른 터너리 내용 주소화 메모리의 저장셀(110A, 210A)을 나타내는 회로도이다.
도 15는 도 12 또는 도 13에 따른 터너리 내용 주소화 메모리에 0, 1을 저장하기 위해 비트 라인쌍(BLA, BLB)에 입력되는 데이터와 터너리 메모리의 저장 셀에 저장된 데이터를 비교 검색하기 위하여 비교 라인쌍(CLA, CLB)으로 입력되는 데이터를 나타내는 테이블이다.
도 16은 도 12 또는 도 13의 복수의 저장 셀의 연결 관계를 나타내는 회로도이다.
도 17은 도 12 또는 도 13의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내는 회로도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 4는 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)를 나타내는 회로도이다. 도 5는 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)를 나타내는 회로도이다.
먼저, 도 4를 참고로 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)에 대해 보다 구체적으로 살펴보면, 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리는 데이터를 저장하거나 저장한 데이터를 비교 데이터와 비교하여 비교값을 출력하는 저장 셀(110), 저장 셀(110)에 데이터를 저장 동작 시 또는 리프레쉬 동작 시 비트 라인(BLA, BLB)과 비교 라인(CLA, CLB)을 프리챠지(precharge)시키는 프리챠지부(120) 및 저장 셀(110)에 저장되어 있는 데이터를 생성하고 센싱한 데이터를 증폭하여 저장 셀(110)에 저장되어 있는 데이터를 리프레쉬하는 센싱부(130)를 구비하고 있다.
저장 셀(110)에 저장하고자 하는 데이터는 한 쌍의 비트 라인(BLA, BLB)을 통해 입력되며 저장 셀(110)에 저장되어 있는 데이터를 검색하기 위한 비교 데이터는 한 쌍의 비교 라인(CLA, CLB)을 통해 입력된다.
본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)에서 리프레쉬 동작 시 또는 데이터 검색 시 제1 비교 라인(CLA)과 제2 비교 라인(CLB)을 통해 각각 저장 셀(110)의 스위칭 소자(M2, M4)로 인가되는 리프레쉬 신호 또는 비교 데이터 신호가 오랜 시간 동안 제1 비교 라인(CLA)과 제2 비교 라인(CLB)을 통해 저장셀(110)의 스위칭 소자(M2, M4)로 인가되는 경우 저장 셀(110)의 저장부(M2, M4)에 저장된 데이터가 빨리 손실되는 경우가 발생하게 된다.
도 5에 도시되어 있는 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)는 도 4를 참고로 설명한 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리가 가지는 문제점을 극복하기 위한 것으로, 도 5를 참고로 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)에 대해 보다 구체적으로 살펴본다. 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리는 데이터를 저장하거나 저장한 데이터를 비교 데이터와 비교하여 비교값을 출력하는 저장 셀(210), 저장 셀(210)에 데이터를 저장 동작시 또는 리프레쉬 동작시 비트 라인(BLA, BLB)과 비교 라인(CLA, CLB)을 프리챠지(precharge)시키는 프리챠지부(220) 및 저장셀(210)에 저장되어 있는 데이터를 센싱하고 센싱한 데이터를 증폭하여 저장셀(210)에 저장되어 있는 데이터를 리프레쉬하는 센싱부(230)를 구비하고 있다.
저장 셀(210)과 프리챠지부(220)를 연결하는 제1 비교 라인(CLA)과 제2 비교라인(CLB)에는 각각 저장 셀(210)로 입력되는 리프레쉬 신호를 차단 제어하는 스위칭 소자(M15, M16)가 접속되어 있다. 제1 비교 라인(CLA)에는 제1 비교 데이터 또는 제1 유지 신호를 입력하기 위한 제1 비교 데이터 입력부(243)가 접속되어 있으며, 제2 비교 라인(CLB)에는 제2 비교 데이터 또는 제2 유지 신호를 입력하기 위한 제2 비교 데이터 입력부(241)가 접속되어 있다. 제1 비교 데이터 입력부(243)는 저장 셀(210)에 데이터를 저장 동작시 또는 리프레쉬 동작시 스위칭 소자(M16)와 함께 저장 셀(210)의 스위칭 소자(M4) 입력 전극으로 입력되는 신호를 로우값으로 유지시켜 주거나, 저장 셀(210)에 저장되어 있는 데이터를 검색 시 제1 비교 라인(CLA)을 통해 저장 셀(210)로 입력되는 제1 비교 데이터의 하이값 주기를 최소로 제어하여 저장 셀(210)에 저장되어 있는 데이터의 손실을 줄인다. 상기 제1 비교 데이터 입력부(243)는 제1 비교 데이터 입력 스위칭 소자(M18)를 포함한다. 상기 제1 비교 데이터 입력 스위칭 소자(M18)는 KEEP LOW 신호가 인가되는 제어 전극, 제1 외부 신호(CD2)가 인가되는 입력 전극 및 상기 리프레쉬 신호를 차단 제어하는 스위칭 소자(M16)의 출력 전극에 연결되는 출력 전극을 포함한다.
한편, 제2 비교 데이터 입력부(241)는 저장 셀(210)에 데이터를 저장 동작시 또는 리프레쉬 동작시 스위칭 소자(M15)와 함께 저장 셀(210)의 스위칭 소자(M2) 입력 전극으로 입력되는 신호를 로우값으로 유지시켜 주거나, 저장 셀(210)에 저장되어 있는 데이터를 검색 시 제2 비교 라인(CLB)을 통해 저장 셀(210)로 입력되는 제2 비교 데이터의 하이값 주기를 최소로 제어하여 저장 셀(210)에 저장되어 있는 데이터의 손실을 줄인다. 상기 제2 비교 데이터 입력부(241)는 제2 비교 데이터 입력 스위칭 소자(M17)를 포함한다. 상기 제2 비교 데이터 입력 스위칭 소자(M17)는 KEEP LOW 신호가 인가되는 제어 전극, 제2 외부 신호(CD1)가 인가되는 입력 전극 및 상기 리프레쉬 신호를 차단 제어하는 스위칭 소자(M15)의 출력 전극에 연결되는 출력 전극을 포함한다.
도 6은 도 4 또는 도 5에 따른 터너리 내용 주소화 메모리의 저장 셀(110, 210)을 나타내는 회로도이다.
도 6을 참고로 보다 구체적으로 살펴보면, 본 발명에 따른 터너리 내용 주소화의 저장 셀은 0, 1, 무정값(x)의 데이터를 저장하기 위한 저장부(310), 저장할 데이터를 저장부(310)로 제공하기 위한 한 쌍의 비트 라인(BLA, BLB), 저장부(310)에 저장되어 있는 데이터를 검색하기 위한 비교 데이터를 제공하는 한 쌍의 비교라인(CLA, CLB), 상기 비교 라인(CLA, CLB)으로 제공된 비교 데이터와 저장부(310)에 저장되어 있는 저장 데이터를 비교하여 터너리 내용 주소화 메모리에 저장된 데이터를 판단하는 비교부(320)를 구비하고 있다.
저장부(310)는 제1 저장부(311)와 제2 저장부(313)로 구성되어 있는데, 제1 저장부(311)에 저장할 데이터는 제1 비트 라인(BLA)을 통해 제1 저장부(311)로 제공되며, 제2 저장부(313)에 저장할 데이터는 제2 비트 라인(BLB)을 통해 제2 저장부(313)로 제공된다. 제1 저장부(311) 또는 제2 저장부(313)의 활성화는 워드 라인(WL)을 통해 입력되는 활성화 신호에 의해 제어된다.
제1 저장부(311)는 제1 스위칭 소자(M1)와 제2 스위칭 소자(M2)를 구비하고 있으며 제2 저장부(313)는 제3 스위칭 소자(M3)와 제4 스위칭 소자(M4)를 구비하고 있다.
상기 제1 스위칭 소자(M1)는 상기 워드 라인(WL)에 연결되는 제어 전극, 상기 제1 비트 라인(BLA)에 연결되는 입력 전극 및 상기 제2 스위칭 소자(M2)의 제어 전극에 연결되는 출력 전극을 포함한다.
상기 제2 스위칭 소자(M2)는 상기 제1 스위칭 소자(M1)의 상기 출력 전극에 연결되는 제어 전극, 제2 비교 라인(CLB)에 연결되는 입력 전극 및 상기 제1 저장부(311)의 출력 단자에 연결되는 출력 전극을 포함한다.
한편, 제2 저장부(313)에 구비되어 있는 상기 제3 스위칭 소자(M3)는 상기 워드 라인(WL)에 연결되는 제어 전극, 상기 제2 비트 라인(BLB)에 연결되는 입력 전극 및 상기 제4 스위칭 소자(M4)의 제어 전극에 연결되는 출력 전극을 포함한다.
상기 제4 스위칭 소자(M4)는 상기 제3 스위칭 소자(M3)의 출력 전극에 연결되는 제어 전극, 제1 비교 라인(CLA)에 연결되는 입력 전극 및 제2 저장부(313)의 출력 단자에 연결되는 출력 전극을 포함한다.
상기 제2 스위칭 소자(M2)의 출력 전극은 상기 제4 스위칭 소자(M4)의 출력 전극에 연결될 수 있다.
상기 비교부(320)는 상기 제1 저장부(311) 및 상기 제2 저장부(313)의 출력 단자에 연결된다. 상기 비교부(320)는 비교 신호에 응답하여 입력 매칭 신호(IML)를 다음 저장 셀의 비교부(320)로 전달하거나 차단한다.
상기 비교부(320)는 직렬로 연결되는 비교 스위치(SW) 및 비교 인버터(INV)를 포함한다. 상기 비교 스위치(SW)는 제1 비교 스위칭 소자(M5)를 포함할 수 있다. 상기 비교 인버터(INV)는 직렬로 연결되는 제2 비교 스위칭 소자(M6A) 및 제3 비교 스위칭 소자(M6B)를 포함할 수 있다.
본 실시예에서, 상기 제1 비교 스위칭 소자(M5)는 P형 트랜지스터일 수 있다. 상기 제2 비교 스위칭 소자(M6A)는 P형 트랜지스터일 수 있다. 상기 제3 비교 스위칭 소자(M6B)는 N형 트랜지스터일 수 있다.
상기 제1 비교 스위칭 소자(M5)는 상기 제1 저장부(311) 및 상기 제2 저장부(313)의 상기 출력 단자에 연결되는 제어 전극, 전원 전압(VDD)이 인가되는 입력 전극 및 상기 제2 비교 스위칭 소자(M6A)의 입력 전극에 연결되는 출력 전극을 포함한다.
상기 제2 비교 스위칭 소자(M6A)는 입력 매칭 신호(IML)가 인가되는 제어 전극, 상기 제1 비교 스위칭 소자(M5)의 출력 전극에 연결되는 입력 전극 및 상기 제3 비교 스위칭 소자(M6B)의 입력 전극에 연결되는 출력 전극을 포함한다.
상기 제3 비교 스위칭 소자(M6B)는 입력 매칭 신호(IML)가 인가되는 제어 전극, 상기 제2 비교 스위칭 소자(M6A)의 출력 전극에 연결되는 입력 전극 및 상기 접지에 연결되는 출력 전극을 포함한다.
상기 제2 비교 스위칭 소자(M6A)의 출력 전극에는 매칭 라인(ML)이 연결된다. 상기 매칭 라인(ML)은 현재 저장 셀의 상기 제2 비교 스위칭 소자(M6A)의 출력 전극을 다음 저장 셀의 상기 제2 비교 스위칭 소자(M6A) 및 상기 제3 비교 스위칭 소자(M6B)의 제어 전극에 연결한다.
예를 들어, 제1 스위칭 소자(M1) 내지 제4 스위칭 소자(M4)는 NMOS 트랜지스터일 수 있다. 예를 들어, 제1 비교 스위칭 소자(M5)는 PMOS 트랜지스터일 수 있다. 예를 들어, 제2 비교 스위칭 소자(M6A)는 PMOS 트랜지스터일 수 있다. 예를 들어, 제3 비교 스위칭 소자(M6B)는 NMOS 트랜지스터일 수 있다.
도 7은 도 4 또는 도 5에 따른 터너리 내용 주소화 메모리에 0, 1, 무정값을 저장하기 위해 비트 라인쌍(BLA, BLB)에 입력되는 데이터와 터너리 메모리의 저장셀에 저장된 데이터를 비교 검색하기 위하여 비교 라인쌍(CLA, CLB)으로 입력되는 데이터를 나타내는 테이블이다.
도 7에 도시되어 있는 것과 같이, 0을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인(BLA)에 0을 입력하고 제2 비트 라인(BLB)에 1을 입력한다. 1을 터너리 내용 주소화 저장 셀에 저장하기 위하여 제1 비트 라인(BLA)에 1을 입력하고 제2 비트 라인(BLB)에 0을 입력한다. 무정값(x)을 터너리 내용 주소화 저장 셀에 저장하기 위하여 제1 비트 라인(BLA)에 0을 입력하고 제2 비트 라인(BLB)에 0을 입력한다.
도 7에 도시되어 있는 것과 같이, 터너리 내용 주소화 저장 셀에 저장된 데이터가 0인지 판단하기 위하여 제1 비교 라인(CLA)에 0을 입력하고 제2 비교 라인(CLB)에 1을 입력하며, 터너리 내용 주소화 저장 셀에 저장된 데이터가 1인지 판단하기 위하여 제1 비교 라인(CLA)에 1을 입력하고 제2 비교 라인(CLB)에 0을 입력하며, 터너리 내용 주소화 저장 셀에 저장된 데이터를 don't care하기 위해서는 제1 비교 라인(CLA)에 0을 입력하고 제2 비교 라인(CLB)에 0을 입력한다.
본 실시예에서, 상기 비교 라인(CLA, CLB)에 입력한 로직이 상기 저장 셀에 저장된 데이터와 일치하는 경우, 상기 저장부의 출력 단자의 출력 로직은 0(match)일 수 있다. 상기 비교 라인(CLA, CLB)에 입력한 로직이 상기 저장 셀에 저장된 데이터와 불일치하는 경우, 상기 저장부의 출력 단자의 출력 로직은 1(no match)일 수 있다.
상기 저장부의 출력 단자의 출력 로직이 0(match)인 경우, 상기 비교부(320)의 제1 비교 스위칭 소자(M5)는 턴 온 되어, 상기 인버터(INV)에 입력되는 입력 매칭 신호(IML)가 상기 인버터(INV)에 의해 반전되어 다음 셀로 전달된다.
상기 저장부의 출력 단자의 출력 로직이 1(no match)인 경우, 상기 비교부(320)의 제1 비교 스위칭 소자(M5)는 턴 오프 되어, 상기 인버터(INV)에 입력되는 입력 매칭 신호(IML)가 다음 셀로 전달되지 않는다.
도 8은 도 5의 제2 비교 데이터 입력부(241)를 나타내는 블록도이다.
도 8을 참고로 살펴보면, 제2 비교 데이터 입력부(241)는 활성화 여부에 따라 스위칭 소자(M2)의 입력 전극으로 입력되는 제2 유지 신호 또는 제2 비교 데이터 신호를 차단 제어하는 스위칭 소자(M17)와, 제2 유지 신호 또는 제2 비교 데이터 신호의 로우값 또는 하이값의 주기를 제어하여 제2 유지 신호 또는 제2 비교 데이터를 생성하는 주기 제어부(410)를 포함한다. 주기 제어부(410)는 스위칭 소자(M17)를 활성화/비활성화시키기 위한 차단 제어 신호를 생성하는 차단 제어부(411), 입력되는 하이값과 로우값 중 하나의 신호를 출력하는 멀티 플렉서(413) 및 멀티 플렉서(413)를 통해 출력되는 하이값 또는 로우값의 신호의 주기를 결정하는 주기 결정부(415)를 구비하고 있다. 스위칭 소자(M17)의 제어 전극으로 제2 비교 데이터 신호 또는 제2 유지 신호를 차단 제어하기 위한 차단제어신호가 입력되며, 스위칭 소자(M17)의 입력 전극으로 제2 비교 데이터 신호 또는 제2 유지 신호가 입력된다. 저장 셀(110, 210)의 리프레쉬 동작시, 주기 결정부(415)는 멀티 플렉서(413)를 통해 입력되는 하이값 또는 로우값의 신호 중 로우값을 선택하여 로우값을 가지는 제2 유지 신호를 생성한다. 차단 제어부(411)는 스위칭 소자(M17)를 활성화시켜 로우값의 제2 유지 신호가 스위칭 소자(M2)의 입력 전극으로 입력 되도록 제어한다.
한편 저장 셀(110, 210)에 저장된 데이터의 검색 동작시 제2 비교 라인(CLB)룰 통해 스위칭 소자(M2)로 입력되는 제2 비교 데이터가 하이값을 가지는 경우, 주기 결정부(415)는 멀티 플렉서(413)를 통해 입력되는 하이값 또는 로우값의 신호 중 하이값 신호를 선택하며 동시에 하이값 주기가 최소로 되도록 리턴 투 제로 펄스(return to zero pulse) 형태로 제2 비교 데이터 신호를 생성한다. 차단 제어부(411)는 스위칭 소자(M17)를 활성화시켜 생성한 제1 비교 데이터 신호가 스위칭소자(M2)의 입력 전극으로 입력되도록 제어한다.
도 5, 도 6 및 도 8을 참고로 본 발명에 따른 터너리 내용 주소화 메모리의 리프레쉬 동작, 데이터 저장 동작 및 저장된 데이터의 검색 동작을 보다 구체적으로 살펴본다.
<리프레쉬 동작>
터너리 내용 주소화 메모리(200)의 저장 셀(210)을 리프레쉬하기 위하여 스위칭 소자(M15, M16)를 활성화시키고 스위칭 소자(M13, M14, M17, M18)를 비활성화시킨 상태에서 프리챠지부(220)를 동작시켜 즉, EQ1라인을 통해 스위칭 소자(M8, M9)를 순간적으로 활성화시키고, EQ2라인을 통해 스위칭 소자(M11, M12)를 순간적으로 활성화시켜 각각 제2 저장부(313)에 저장된 데이터를 리프레쉬하는 비트 라인 및 비교 라인을 VDD/2로 프리챠지시키거나 제1 저장부(311)에 저장된 데이터를 리프레쉬하는 비트 라인 및 비교 라인을 VDD/2로 프리챠지시킨다. 워드 라인(WL)을 통해 스위칭 소자(M1, M3)를 활성화시킴으로써, 제1 저장부(311)의 스위칭 소자(M2)에 저장되어 있는 데이터는 비트 라인 및 비교 라인을 통해 제1 센싱부(231)에 입력되어 제1 저장부(311)의 스위칭 소자(M2)에 저장되어 있는 데이터를 센싱한다. 한편 제2 저장부(313)의 스위칭 소자(M4)에 저장되어 있는 데이터는 비트 라인 및 비교 라인을 통해 제2 센싱부(233)에 입력되어 제2 저장부(313)의 스위칭 소자(M4)에 저장되어 있는 데이터를 센싱한다.
제1 센싱부(231)와 제2 센싱부(233)에서 제1 저장부(311)와 제2 저장부(313)에 저장되어 있는 데이터가 센싱되어 증폭되는 순간, 스위칭 소자(M15, M16)를 비활성화시켜 제1 센싱부(231)와 제2 센싱부(233)의 리프레쉬 신호가 각각 스위칭 소자(M4)와 스위칭 소자(M2)의 입력 전극으로 입력되는 것을 차단하며 제2 비교 데이터 입력부(241)와 제1 비교 데이터 입력부(243)에서 로우값의 유지 신호를 생성하여 비교 라인(CLA, CLB)을 통해 스위칭 소자(M2, M4)의 입력 전극으로 유지 신호를 입력함으로써, 저장부(311, 313)에 복원하고자 하는 데이터의 손실을 최소화시킨다.
무정값(x)이 터너리 내용 주소화 메모리에 저장되는 경우, 제1 저장부(311)와 제2 저장부(313)에는 각각 0, 0의 값이 저장되며 제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)는 모두 비활성화되어 제1 비교 스위칭 소자(M5)의 제어 전극이 연결된 노드는 플로팅(floating) 상태로 된다. 따라서 제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)의 출력 전극을 0으로 초기화 시켜주어야 한다. 제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)의 출력 전극을 0으로 초기화시키기 위해, 제1 센싱부(231)와 제2 센싱부(233)에서 센싱한 데이터를 각각 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장한다. 그리고 스위칭 소자(M1, M3)를 활성화시킨 상태에서 스위칭 소자(M13, M14)를 활성화시켜 하이값의 신호를 비트 라인(BLA, BLB)으로 입력하며, 제2 비교 데이터 입력부(241)와 제1 비교 데이터 입력부(243)에서 로우값의 비교라인(CLA, CLB)으로 입력한다.
제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)의 출력 전극을 0으로 초기화한 후, 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장되어 있는 데이터를 비트 라인(BLA, BLB)을 통해 제1 저장부(311)의 스위칭 소자(M2)와 제2 저장부(313)의 스위칭 소자(M4)에 리프레쉬시킨다.
도 9는 도 5의 센싱부의 일 예를 나타내는 회로도이다.
도 9에 도시되어 있는 것과 같이 제1 센싱부(231)와 제2 센싱부(233)에서 센싱한 데이터를 각각 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장하기 위하여 스위칭 소자(M19)의 제어 전극으로 인가되는 초기화 신호(INI)를 로우값으로 입력하며, 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장되어 있는 데이터를 제1 저장부와 제2 저장부에 리프레쉬시키기 위하여 스위칭 소자(M19)의 제어 전극으로 인가되는 초기화 신호(INI)를 하이값으로 입력한다.
<저장 동작>
터너리 내용 주소화 메모리(200)의 저장 셀(210)에 데이터를 저장(write)하기 위하여, 스위칭 소자(M15, M16)를 활성화시키고 스위칭 소자(M13, M14, M17, M18)를 비활성화시킨 상태에서 프리챠지부(220)를 동작시켜 비트 라인과 비교 라인을 VDD/2로 프리챠지시킨다. 워드 라인(WL)을 통해 스위칭 소자(M1, M3)를 활성화 시킴으로써, 제1 저장부(311)의 스위칭 소자(M2)에 저장되어 있는 데이터는 비트 라인 및 비교 라인을 통해 제1 센싱부(231)에 입력되어 제1 저장부(311)의 스위칭소자(M2)에 저장되어 있는 데이터를 센싱한다. 제2 저장부(313)의 스위칭 소자(M4)에 저장되어 있는 데이터는 비트 라인 및 비교 라인을 통해 제2 센싱부(233)에 입력되어 제2 저장부(313)의 스위칭 소자(M4)에 저장되어 있는 데이터를 센싱한다.
제1 센싱부(231)와 제2 센싱부(233)에서 제1 저장부(311)와 제2 저장부(313)에 저장되어 있는 데이터가 센싱되어 증폭되는 순간, 스위칭 소자(M15, M16)를 비활성화시켜 제1 센싱부(231)와 제2 센싱부(233)의 리프레쉬 신호가 각각 스위칭 소자(M4)와 스위칭 소자(M2)의 입력 전극으로 입력되는 것을 차단하며, 제2 비교 데이터 입력부(241)와 제1 비교 데이터 입력부(243)에서 로우값의 유지 신호를 생성하여 비교 라인(CLA, CLB)을 통해 스위칭 소자(M2, M4)의 입력 전극으로 유지 신호를 입력함으로써, 저장부(311, 313)에 복원하고자 하는 데이터의 손실을 최소화한다.
제1 센싱부(231)와 제2 센싱부(233)에서 센싱한 데이터를 각각 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장하고, 스위칭 소자(M13, M14)를 활성화시켜 하이값의 신호를 비트 라인(BLA, BLB)으로 입력하며, 제1 비교 데이터 입력부(243)와 제2 비교 데이터 입력부(241)에서 로우값의 신호를 비교 라인(CLA, CLB)으로 입력하여 제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)의 출력 전극을 0으로 초기화한다.
제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)의 출력 전극을 0으로 초기화한 후, 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장되어 있는 데이터를 비트 라인(BLA, BLB)을 통해 제1 저장부(311)의 스위칭 소자(M2)와 제2 저장부(313)의 스위칭 소자(M4)에 리프레쉬시킨다. 스위칭 소자(M13, M14)를 활성화시켜 저장부에 저장시키고자 하는 저장 데이터를 비트 라인(BLA, BLB)을 통해 저장부의 스위칭 소자(M2, M4)에 입력하여 리프레쉬 신호에 의해 저장부의 스위칭 소자(M1, M3)에 저장된 데이터를 유지하거나 리프레쉬 신호에 의해 저장부의 스위칭 소자(M2, M4)에 저장된 데이터를 입력된 저장 데이터로 변경한다.
<검색 동작>
터너리 내용 주소화 메모리(200)의 저장 셀(210)에 저장된 데이터를 검색하기 위하여, 첫 번째 셀의 인버터(INV)에 입력 매칭 신호(IML)를 인가하며, 제1 비교 라인(CLA)과 제2 비교 라인(CLB)을 통해 제1 저장부(311)의 스위칭 소자(M2)와 제2 저장부(313)의 스위칭 소자(M4)로 비교 데이터를 입력한다. 이때 제1 비교 데이터 입력부(243)를 통해 스위칭 소자(M4)의 입력 전극으로 입력되는 제1 비교 데이터가 하이값을 가지는 경우, 주기 제어부(410)는 리턴 투 제로 펄스 타입으로 제1 비교 데이터를 생성하여 제1 비교 라인(CLA)을 통해 스위칭 소자(M4)에 인가되는 제1 비교 데이터가 하이값 주기를 갖도록 제어한다. 제2 비교 데이터 입력부(241)를 통해 스위칭 소자(M2)의 입력 전극으로 입력되는 제2 비교 데이터가 하이값을 가지는 경우, 주기 제어부(410)는 리턴 투 제로 펄스 타입으로 제2 비교 데이터를 생성하여 제2 비교 라인(CLB)을 통해 스위칭 소자(M2)에 인가되는 제2 비교 데이터가 하이값 주기를 갖도록 제어한다.
저장부(M2, M4)에 저장된 저장 데이터와 비교 데이터에 따라 상기 입력 매칭 신호(IML)를 다음 저장 셀의 회로부로 전달하거나 차단하기 위한 비교 결과값을 출력하며, 비교 결과값에 기초하여 저장 셀(210)에 저장된 데이터를 검색한다. 상기 비교 결과값이 match인 경우, 상기 비교부(320)의 인버터(M6A, M6B)는 상기 입력 매칭 신호(IML)를 반전시켜 다음 저장 셀로 전달한다. 상기 비교 결과값이 no match인 경우, 상기 비교부(320)의 인버터(M6A, M6B)는 상기 입력 매칭 신호(IML)를 다음 저장 셀로 전달하지 않는다.
도 10은 도 4 또는 도 5의 복수의 저장 셀의 연결 관계를 나타내는 회로도이다.
도 10을 참조하면, 상기 터너리 내용 주소화 메모리는 복수의 저장셀(CELL0, CELL1, ..., CELLN-1, CELLN)을 포함한다. 상기 저장 셀은 제1 데이터를 저장하는 제1 저장부(311), 제2 데이터를 저장하는 제2 저장부(313) 및 상기 제1 저장부(311) 및 상기 제2 저장부(313)의 출력 단자에 연결되며, 비교 신호에 응답하여 입력 매칭 신호(IML)를 다음 저장 셀의 비교부(320)로 전달하거나 차단하는 비교부(320)를 포함한다.
상기 복수의 저장 셀들(CELL0, CELL1, ..., CELLN-1, CELLN)은 서로 연결된다. 예를 들어, 상기 복수의 저장 셀들(CELL0, CELL1, ..., CELLN-1, CELLN)의 비교부(320)는 서로 연결된다.
제1 저장 셀(CELL0)의 비교부(320)의 제2 비교 스위칭 소자(M6A) 및 제3 비교 스위칭 소자(M6B)의 제어 전극에는 입력 매칭 신호(IML)가 인가된다. 상기 제1 저장 셀(CELL0)의 검색 결과가 match인 경우, 상기 제1 저장 셀(CELL0)의 비교부(320)는 상기 입력 매칭 신호(IML)를 제2 저장 셀(CELL1)의 비교부(320)의 제2 비교 스위칭 소자(M6A) 및 제3 비교 스위칭 소자(M6B)의 제어 전극에 전달한다. 이때, 상기 입력 매칭 신호(IML)는 인버팅 동작을 하는 제2 비교 스위칭 소자(M6A) 및 제3 비교 스위칭 소자(M6B)에 의해 반전되어 전달될 수 있다.
상기 제1 저장 셀(CELL0)의 비교부(320)의 제2 비교 스위칭 소자(M6A)의 출력 전극 및 상기 제2 저장 셀(CELL1)의 비교부(320)의 제2 비교 스위칭 소자(M6A) 및 제3 비교 스위칭 소자(M6B)의 제어 전극은 매칭 라인(ML)에 의해 서로 연결될 수 있다.
도 11a는 종래의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다. 도 11b는 도 4 또는 도 5의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내는 회로도이다.
도 11a는 프리챠지 방식을 취하는 종래의 비교부의 연결 관계를 나타낸다. 종래의 저장 셀들의 비교부들은 병렬로 연결될 수 있다. 반면, 도 11b는 프리챠지 방식이 아닌 본 발명에 따른 비교부의 연결 관계를 나타낸다.
도 11a에서 보듯이, 종래의 터너리 내용 주소화 메모리에서는 검색을 하기 전에 프리챠지 신호(PREML)가 인가되면 프리챠지 스위칭 소자(MP)가 턴 온되어, 상기 비교 스위칭 소자(MC)의 입력 전극에는 전원 전압(VDDML)이 프리챠지 된다. 예를 들어, 종래의 터너리 내용 주소화 메모리에서 모든 저장 셀에서 match(0)로 판정된 경우, 상기 모든 저장 셀의 비교 스위칭 소자들(MC)은 모두 턴 오프되고, 상기 프리챠지된 전원 전압(VDDML)은 상기 마지막 저장 셀의 비교부를 통해 출력된다. 따라서, 상기 출력 결과(OML)는 상기 전원 전압(VDDML)의 레벨인 1이 된다.
종래의 터너리 내용 주소화 메모리에서는 검색을 하기 전에 프리챠지 신호(PREML)가 인가되면 프리챠지 스위칭 소자(MP)가 턴 온되어, 상기 비교 스위칭 소자(MC)의 입력 전극에는 전원 전압(VDDML)이 프리챠지 된다. 예를 들어, 종래의 터너리 내용 주소화 메모리에서 특정 저장 셀에서 no match(1)로 판정된 경우, 상기 no match인 저장 셀의 비교 스위칭 소자(MC)는 턴 온되고, 상기 프리챠지된 전원 전압(VDDML)은 no match인 저장 셀의 비교부를 통해 디스챠지된다. 따라서, 상기 출력 결과(OML)는 접지 레벨인 0이 된다.
종래의 방식에서는 매 검색마다 상기 매칭 라인(ML)을 프리챠지하여야 한다. 그러나 실제로는 match가 성공하는 경우보다는 실패하는 경우가 훨씬 많으므로 매 검색마다 충전 및 방전을 반복하게 되어 검색 시에 전력 소비가 증가하는 문제가 있다.
본 발명의 터너리 내용 주소화 메모리에서는, 별도의 프리챠지를 수행하지 않는다. 첫 번째 저장 셀의 비교부의 제2 비교 스위칭 소자(M6A) 및 제3 비교 스위칭 소자(M6B)의 제어 전극에 상기 입력 매칭 신호(IML)가 인가된다. 예를 들어, 본 실시예의 터너리 내용 주소화 메모리에서 모든 저장 셀에서 match(0)로 판정된 경우, 상기 제1 비교 스위칭 소자(M5)는 턴 온되어, 상기 제2 비교 스위칭 소자(M6A) 및 제3 비교 스위칭 소자(M6B)의 제어 전극에 인가되는 입력 매칭 신호(IML)가 상기 제2 비교 스위칭 소자(M6A) 및 제3 비교 스위칭 소자(M6B)에 의해 반전되어 다음 셀로 전달된다. 따라서, 상기 저장 셀의 개수가 짝수인 경우, 상기 출력 결과(OML)는 상기 입력 매칭 신호(IML)와 동일한 파형을 갖는다. 반면, 상기 저장 셀의 개수가 홀수인 경우, 상기 출력 결과(OML)는 상기 입력 매칭 신호(IML)와 반전된 파형을 갖는다. 예를 들어, 상기 입력 매칭 신호(IML)로 로우-하이-로우값을 갖는 구형파 펄스가 입력되고, 상기 모든 저장 셀에서 match(0)로 판정되며, 상기 저장 셀의 개수가 짝수인 경우, 상기 출력 결과(OML)는 로우-하이-로우값을 갖는 구형파 펄스일 수 있다. 예를 들어, 상기 입력 매칭 신호(IML)로 로우-하이-로우값을 갖는 구형파 펄스가 입력되고, 상기 모든 저장 셀에서 match(0)로 판정되며, 상기 저장 셀의 개수가 홀수인 경우, 상기 출력 결과(OML)는 하이-로우-하이값을 갖는 구형파 펄스일 수 있다.
본 발명의 터너리 내용 주소화 메모리에서는, 별도의 프리챠지를 수행하지 않는다. 첫 번째 저장 셀의 비교부의 제2 비교 스위칭 소자(M6A) 및 제3 비교 스위칭 소자(M6B)의 제어 전극에 상기 입력 매칭 신호(IML)가 인가된다. 예를 들어, 본 실시예의 터너리 내용 주소화 메모리에서 특정 저장 셀에서 no match(1)로 판정된 경우, 상기 no match인 특정 저장 셀의 제1 비교 스위칭 소자(M5)는 턴 오프되어, 상기 제2 비교 스위칭 소자(M6A) 및 제3 비교 스위칭 소자(M6B)의 제어 전극에 인가되는 입력 매칭 신호(IML)가 다음 셀로 전달되지 않는다. 따라서, 상기 마지막 저장 셀의 비교부에는 입력 매칭 신호(IML)가 출력되지 않는다. 예를 들어, 특정 저장 셀이 no match인 경우, 상기 출력 결과(OML)는 접지 전압 레벨일 수 있다.
본 발명의 터너리 내용 주소화 메모리는 매 검색시마다 프리챠지를 수해할 필요가 없으므로, 소비 전력을 감소시킬 수 있다.
종래의 방식은 매칭 라인(ML)을 상기 전원 전압(VDDML)으로 선충전하고, match의 경우 상기 매칭 라인(ML)을 상기 전원 전압(VDDML)으로 유지하고, 하나의 저장 셀에서라도 no match가 있는 경우 상기 매칭 라인(ML)을 방전한다. 반면, 본 발명의 방식은 검색 시에 상기 입력 매칭 신호(IML)를 인가하며, match의 경우, 상기 입력 매칭 신호(IML) 또는 그 반전 신호를 출력하고, 하나의 저장 셀에서라도 no match가 있는 경우, 충전되지 않은 출력 매칭 라인(OML)을 접지 레벨로 유지하게 된다. 따라서, 종래의 방식에 비해 충전의 횟수가 크게 줄어들어 소비 전력을 크게 절감할 수 있다.
본 실시예에 따르면, 상기 터너리 내용 주소화 메모리는 서로 연결되는 복수의 저장 셀들을 포함하고, 상기 저장 셀의 비교부는 비교 신호에 응답하여 입력 매칭 신호를 다음 저장 셀의 비교부로 전달하거나 차단하므로, 종래의 방식에 비해 매칭 라인의 충전 횟수가 크게 줄어들어 소비 전력을 크게 절감할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(100A)를 나타내는 회로도이다. 도 13은 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200A)를 나타내는 회로도이다.
본 실시예에 따른 터너리 내용 주소화 메모리(100A, 200A)는 저장 셀의 회로 구성, 상기 비교 라인(CLA, CLB)의 연결 관계, 비교 데이터가 저장 데이터와 매치 되었을 때의 논리값 및 무정값(x)을 저장할 수 있는 지 여부 등을 제외하면, 도 1 내지 도 11b를 참조하여 설명한 터너리 내용 주소화 메모리(100, 200)와 실질적으로 동일하다. 따라서, 동일하거나 대응되는 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 반복되는 설명은 생략한다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100A)는 데이터를 저장하거나 저장한 데이터를 비교 데이터와 비교하여 비교값을 출력하는 저장 셀(110A), 저장 셀(110A)에 데이터를 저장 동작 시 또는 리프레쉬 동작 시 비트 라인(BLA, BLB)과 비교 라인(CLA, CLB)을 프리챠지(precharge)시키는 프리챠지부(120) 및 저장 셀(110)에 저장되어 있는 데이터를 생성하고 센싱한 데이터를 증폭하여 저장 셀(110)에 저장되어 있는 데이터를 리프레쉬하는 센싱부(130)를 구비하고 있다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200A)는 데이터를 저장하거나 저장한 데이터를 비교 데이터와 비교하여 비교값을 출력하는 저장 셀(210A), 저장 셀(210A)에 데이터를 저장 동작시 또는 리프레쉬 동작시 비트 라인(BLA, BLB)과 비교 라인(CLA, CLB)을 프리챠지(precharge)시키는 프리챠지부(220) 및 저장 셀(210A)에 저장되어 있는 데이터를 센싱하고 센싱한 데이터를 증폭하여 저장 셀(210A)에 저장되어 있는 데이터를 리프레쉬하는 센싱부(230)를 구비하고 있다.
도 14는 도 12 또는 도 13에 따른 터너리 내용 주소화 메모리의 저장셀(110A, 210A)을 나타내는 회로도이다.
도 14를 참조하면, 본 발명에 따른 터너리 내용 주소화의 저장 셀은 0, 1, 무정값(x)의 데이터를 저장하기 위한 저장부(310), 저장할 데이터를 저장부(310)로 제공하기 위한 한 쌍의 비트 라인(BLA, BLB), 저장부(310)에 저장되어 있는 데이터를 검색하기 위한 비교 데이터를 제공하는 한 쌍의 비교 라인(CLA, CLB), 상기 비교 라인(CLA, CLB)으로 제공된 비교 데이터와 저장부(310)에 저장되어 있는 저장 데이터를 비교하여 터너리 내용 주소화 메모리에 저장된 데이터를 판단하는 비교부(320A)를 구비하고 있다.
저장부(310)는 제1 저장부(311)와 제2 저장부(313)로 구성되어 있는데, 제1 저장부(311)에 저장할 데이터는 제1 비트 라인(BLA)을 통해 제1 저장부(311)로 제공되며, 제2 저장부(313)에 저장할 데이터는 제2 비트 라인(BLB)을 통해 제2 저장부(313)로 제공된다. 제1 저장부(311) 또는 제2 저장부(313)의 활성화는 워드 라인(WL)을 통해 입력되는 활성화 신호에 의해 제어된다.
상기 비교부(320A)는 상기 제1 저장부(311) 및 상기 제2 저장부(313)의 출력 단자에 연결된다. 상기 비교부(320A)는 비교 신호에 응답하여 입력 매칭 신호(IML)를 다음 저장 셀의 비교부(320A)로 전달하거나 차단한다.
상기 비교부(320A)는 직렬로 연결되는 비교 스위치(SW) 및 비교 인버터(INV)를 포함한다. 상기 비교 스위치(SW)는 제1 비교 스위칭 소자(M6)를 포함할 수 있다. 상기 비교 인버터(INV)는 직렬로 연결되는 제2 비교 스위칭 소자(M5A) 및 제3 비교 스위칭 소자(M5B)를 포함할 수 있다.
본 실시예에서, 상기 제1 비교 스위칭 소자(M6)는 N형 트랜지스터일 수 있다. 상기 제2 비교 스위칭 소자(M5A)는 P형 트랜지스터일 수 있다. 상기 제3 비교 스위칭 소자(M5B)는 N형 트랜지스터일 수 있다.
상기 제2 비교 스위칭 소자(M5A)는 입력 매칭 신호(IML)가 인가되는 제어 전극, 전원 전압(VDD)이 인가되는 입력 전극 및 상기 제3 비교 스위칭 소자(M5B)의 입력 전극에 연결되는 출력 전극을 포함한다.
상기 제3 비교 스위칭 소자(M5B)는 입력 매칭 신호(IML)가 인가되는 제어 전극, 상기 제2 비교 스위칭 소자(M5A)의 출력 전극에 연결되는 입력 전극 및 상기 제1 비교 스위칭 소자(M6)의 입력 전극에 연결되는 출력 전극을 포함한다.
상기 제1 비교 스위칭 소자(M6)는 상기 제1 저장부(311) 및 상기 제2 저장부(313)의 상기 출력 단자에 연결되는 제어 전극, 상기 제3 비교 스위칭 소자(M6B)의 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함한다.
상기 제2 비교 스위칭 소자(M5A)의 출력 전극에는 매칭 라인(ML)이 연결된다. 상기 매칭 라인(ML)은 현재 저장 셀의 상기 제2 비교 스위칭 소자(M5A)의 출력 전극을 다음 저장 셀의 상기 제2 비교 스위칭 소자(M5A) 및 상기 제3 비교 스위칭 소자(M5B)의 제어 전극에 연결한다.
예를 들어, 제1 스위칭 소자(M1) 내지 제4 스위칭 소자(M4)는 NMOS 트랜지스터일 수 있다. 예를 들어, 제1 비교 스위칭 소자(M6)는 NMOS 트랜지스터일 수 있다. 예를 들어, 제2 비교 스위칭 소자(M5A)는 PMOS 트랜지스터일 수 있다. 예를 들어, 제3 비교 스위칭 소자(M5B)는 NMOS 트랜지스터일 수 있다.
도 15는 도 12 또는 도 13에 따른 터너리 내용 주소화 메모리에 0, 1을 저장하기 위해 비트 라인쌍(BLA, BLB)에 입력되는 데이터와 터너리 메모리의 저장 셀에 저장된 데이터를 비교 검색하기 위하여 비교 라인쌍(CLA, CLB)으로 입력되는 데이터를 나타내는 테이블이다.
도 15에 도시되어 있는 것과 같이, 0을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인(BLA)에 0을 입력하고 제2 비트 라인(BLB)에 1을 입력한다. 1을 터너리 내용 주소화 저장 셀에 저장하기 위하여 제1 비트 라인(BLA)에 1을 입력하고 제2 비트 라인(BLB)에 0을 입력한다. 본 실시예에서는 무정값(x)을 터너리 내용 주소화 저장 셀에 저장하지 못한다.
도 15에 도시되어 있는 것과 같이, 터너리 내용 주소화 저장 셀에 저장된 데이터가 0인지 판단하기 위하여 제1 비교 라인(CLA)에 0을 입력하고 제2 비교 라인(CLB)에 1을 입력하며, 터너리 내용 주소화 저장 셀에 저장된 데이터가 1인지 판단하기 위하여 제1 비교 라인(CLA)에 1을 입력하고 제2 비교 라인(CLB)에 0을 입력하며, 터너리 내용 주소화 저장 셀에 저장된 데이터를 don't care하기 위해서는 제1 비교 라인(CLA)에 1을 입력하고 제2 비교 라인(CLB)에 1을 입력한다.
본 실시예에서, 상기 비교 라인(CLA, CLB)에 입력한 로직이 상기 저장 셀에 저장된 데이터와 일치하는 경우, 상기 저장부의 출력 단자의 출력 로직은 1(match)일 수 있다. 상기 비교 라인(CLA, CLB)에 입력한 로직이 상기 저장 셀에 저장된 데이터와 불일치하는 경우, 상기 저장부의 출력 단자의 출력 로직은 0(no match)일 수 있다.
상기 저장부의 출력 단자의 출력 로직이 1(match)인 경우, 상기 비교부(320A)의 제1 비교 스위칭 소자(M6)는 턴 온 되어, 상기 인버터(INV)에 입력되는 입력 매칭 신호(IML)가 상기 인버터(INV)에 의해 반전되어 다음 셀로 전달된다.
상기 저장부의 출력 단자의 출력 로직이 0(no match)인 경우, 상기 비교부(320A)의 제1 비교 스위칭 소자(M6)는 턴 오프 되어, 상기 인버터(INV)에 입력되는 입력 매칭 신호(IML)가 다음 셀로 전달되지 않는다.
도 16은 도 12 또는 도 13의 복수의 저장 셀의 연결 관계를 나타내는 회로도이다.
도 16을 참조하면, 상기 터너리 내용 주소화 메모리는 복수의 저장셀(CELL0, CELL1, ..., CELLN-1, CELLN)을 포함한다. 상기 저장 셀은 제1 데이터를 저장하는 제1 저장부(311), 제2 데이터를 저장하는 제2 저장부(313) 및 상기 제1 저장부(311) 및 상기 제2 저장부(313)의 출력 단자에 연결되며, 비교 신호에 응답하여 입력 매칭 신호(IML)를 다음 저장 셀의 비교부(320A)로 전달하거나 차단하는 비교부(320A)를 포함한다.
상기 복수의 저장 셀들(CELL0, CELL1, ..., CELLN-1, CELLN)은 서로 연결된다. 예를 들어, 상기 복수의 저장 셀들(CELL0, CELL1, ..., CELLN-1, CELLN)의 비교부(320A)는 서로 연결된다.
제1 저장 셀(CELL0)의 비교부(320)의 제2 비교 스위칭 소자(M5A) 및 제3 비교 스위칭 소자(M5B)의 제어 전극에는 입력 매칭 신호(IML)가 인가된다. 상기 제1 저장 셀(CELL0)의 검색 결과가 match인 경우, 상기 제1 저장 셀(CELL0)의 비교부(320A)는 상기 입력 매칭 신호(IML)를 제2 저장 셀(CELL1)의 비교부(320)의 제2 비교 스위칭 소자(M5A) 및 제3 비교 스위칭 소자(M5B)의 제어 전극에 전달한다. 이때, 상기 입력 매칭 신호(IML)는 인버팅 동작을 하는 제2 비교 스위칭 소자(M5A) 및 제3 비교 스위칭 소자(M5B)에 의해 반전되어 전달될 수 있다.
상기 제1 저장 셀(CELL0)의 비교부(320A)의 제2 비교 스위칭 소자(M5A)의 출력 전극 및 상기 제2 저장 셀(CELL1)의 비교부(320A)의 제2 비교 스위칭 소자(M5A) 및 제3 비교 스위칭 소자(M5B)의 제어 전극은 매칭 라인(ML)에 의해 서로 연결될 수 있다.
도 17은 도 12 또는 도 13의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내는 회로도이다.
도 17을 참조하면, 본 발명의 터너리 내용 주소화 메모리에서는, 별도의 프리챠지를 수행하지 않는다. 첫 번째 저장 셀의 비교부의 제2 비교 스위칭 소자(M5A) 및 제3 비교 스위칭 소자(M5B)의 제어 전극에 상기 입력 매칭 신호(IML)가 인가된다. 예를 들어, 본 실시예의 터너리 내용 주소화 메모리에서 모든 저장 셀에서 match(1)로 판정된 경우, 상기 제1 비교 스위칭 소자(M6)는 턴 온되어, 상기 제2 비교 스위칭 소자(M5A) 및 제3 비교 스위칭 소자(M5B)의 제어 전극에 인가되는 입력 매칭 신호(IML)가 상기 제2 비교 스위칭 소자(M5A) 및 제3 비교 스위칭 소자(M5B)에 의해 반전되어 다음 셀로 전달된다. 따라서, 상기 저장 셀의 개수가 짝수인 경우, 상기 출력 결과(OML)는 상기 입력 매칭 신호(IML)와 동일한 파형을 갖는다. 반면, 상기 저장 셀의 개수가 홀수인 경우, 상기 출력 결과(OML)는 상기 입력 매칭 신호(IML)와 반전된 파형을 갖는다.
본 발명의 터너리 내용 주소화 메모리에서는, 별도의 프리챠지를 수행하지 않는다. 첫 번째 저장 셀의 비교부의 제2 비교 스위칭 소자(M5A) 및 제3 비교 스위칭 소자(M5B)의 제어 전극에 상기 입력 매칭 신호(IML)가 인가된다. 예를 들어, 본 실시예의 터너리 내용 주소화 메모리에서 특정 저장 셀에서 no match(0)로 판정된 경우, 상기 no match인 특정 저장 셀의 제1 비교 스위칭 소자(M6)는 턴 오프되어, 상기 제2 비교 스위칭 소자(M5A) 및 제3 비교 스위칭 소자(M5B)의 제어 전극에 인가되는 입력 매칭 신호(IML)가 다음 셀로 전달되지 않는다. 따라서, 상기 마지막 저장 셀의 비교부에는 입력 매칭 신호(IML)가 출력되지 않는다. 예를 들어, 특정 저장 셀이 no match인 경우, 상기 출력 결과(OML)는 접지 전압 레벨일 수 있다.
본 발명의 터너리 내용 주소화 메모리는 매 검색시마다 프리챠지를 수해할 필요가 없으므로, 소비 전력을 감소시킬 수 있다.
종래의 방식은 매칭 라인(ML)을 상기 전원 전압(VDDML)으로 선충전하고, match의 경우 상기 매칭 라인(ML)을 상기 전원 전압(VDDML)으로 유지하고, 하나의 저장 셀에서라도 no match가 있는 경우 상기 매칭 라인(ML)을 방전한다. 반면, 본 발명의 방식은 검색 시에 상기 입력 매칭 신호(IML)를 인가하며, match의 경우, 상기 입력 매칭 신호(IML) 또는 그 반전 신호를 출력하고, 하나의 저장 셀에서라도 no match가 있는 경우, 충전되지 않은 출력 매칭 라인(OML)을 접지 레벨로 유지하게 된다. 따라서, 종래의 방식에 비해 충전의 횟수가 크게 줄어들어 소비 전력을 크게 절감할 수 있다.

Claims (17)

  1. 제1 데이터를 저장하는 제1 저장부;
    제2 데이터를 저장하는 제2 저장부; 및
    상기 제1 저장부 및 상기 제2 저장부의 출력 단자에 연결되며, 입력 매칭 신호를 수신하고, 수신한 상기 입력 매칭 신호를 출력하거나 차단하는 비교부를 포함하며,
    상기 비교부는 제1 비교 스위칭 소자 및 상기 제1 비교 스위칭 소자와 직렬로 연결되는 비교 인버터를 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리의 저장 셀.
  2. 제1항에 있어서, 상기 비교 인버터는
    제2 비교 스위칭 소자; 및
    상기 제2 비교 스위칭 소자와 직렬로 연결되는 제3 비교 스위칭 소자를 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리의 저장 셀.
  3. 제2항에 있어서, 상기 제1 비교 스위칭 소자는 P형 트랜지스터이고,
    상기 제2 비교 스위칭 소자는 P형 트랜지스터이며,
    상기 제3 비교 스위칭 소자는 N형 트랜지스터인 것을 특징으로 하는 터너리 내용 주소화 메모리의 저장 셀.
  4. 제3항에 있어서, 상기 제1 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2저장부의 상기 출력 단자에 연결되는 제어 전극, 전원 전압이 인가되는 입력 전극 및 상기 제2 비교 스위칭 소자의 입력 전극과 연결되는 출력 전극을 포함하고,
    상기 제2 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제1 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 상기 제3 비교 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함하며,
    상기 제3 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제2 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리의 저장 셀.
  5. 제2항에 있어서, 상기 제1 비교 스위칭 소자는 N형 트랜지스터이고,
    상기 제2 비교 스위칭 소자는 P형 트랜지스터이며,
    상기 제3 비교 스위칭 소자는 N형 트랜지스터인 것을 특징으로 하는 터너리 내용 주소화 메모리의 저장 셀.
  6. 제5항에 있어서, 상기 제1 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극, 상기 제3 비교 스위칭 소자의 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함하고,
    상기 제2 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 전원 전압이 인가되는 입력 전극 및 상기 제3 비교 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함하며,
    상기 제3 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제2 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 상기 제1 비교 스위칭 소자의 입력 전극에 상기 연결되는 출력 전극을 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리의 저장 셀.
  7. 서로 연결되는 복수의 저장 셀들을 포함하고,
    상기 저장 셀은
    제1 데이터를 저장하는 제1 저장부;
    제2 데이터를 저장하는 제2 저장부; 및
    상기 제1 저장부 및 상기 제2 저장부의 출력 단자에 연결되며, 입력 매칭 신호를 수신하고, 수신한 상기 입력 매칭 신호를 다음 저장 셀의 비교부로 전달하거나 차단하는 비교부를 포함하며,
    상기 비교부는 제1 비교 스위칭 소자 및 상기 제1 비교 스위칭 소자와 직렬로 연결되는 비교 인버터를 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리.
  8. 제7항에 있어서, 상기 비교 인버터는
    제2 비교 스위칭 소자; 및
    상기 제2 비교 스위칭 소자와 직렬로 연결되는 제3 비교 스위칭 소자를 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리.
  9. 제8항에 있어서, 상기 제1 비교 스위칭 소자는 P형 트랜지스터이고,
    상기 제2 비교 스위칭 소자는 P형 트랜지스터이며,
    상기 제3 비교 스위칭 소자는 N형 트랜지스터인 것을 특징으로 하는 터너리내용 주소화 메모리.
  10. 제9항에 있어서, 상기 제1 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극, 전원 전압이 인가되는 입력 전극 및 상기 제2 비교 스위칭 소자의 입력 전극과 연결되는 출력 전극을 포함하고,
    상기 제2 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제1 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 상기 제3 비교 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함하며,
    상기 제3 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제2 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리.
  11. 제9항에 있어서, 상기 터너리 내용 주소화 메모리는 제1 저장 셀 및 제2 저장 셀을 포함하고,
    상기 제1 저장 셀의 제2 비교 스위칭 소자의 출력 전극은 상기 제2 저장 셀의 제2 비교 스위칭 소자의 제어 전극 및 제3 비교 스위칭 소자의 제어 전극에 연결되는 것을 특징으로 하는 터너리 내용 주소화 메모리.
  12. 제8항에 있어서, 상기 제1 비교 스위칭 소자는 N형 트랜지스터이고,
    상기 제2 비교 스위칭 소자는 P형 트랜지스터이며,
    상기 제3 비교 스위칭 소자는 N형 트랜지스터인 것을 특징으로 하는 터너리 내용 주소화 메모리.
  13. 제12항에 있어서, 상기 제1 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극, 상기 제3 비교 스위칭 소자의 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함하고,
    상기 제2 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 전원 전압이 인가되는 입력 전극 및 상기 제3 비교 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함하며,
    상기 제3 비교 스위칭 소자는 상기 입력 매칭 신호가 인가되는 제어 전극, 상기 제2 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 상기 제1 비교 스위칭 소자의 입력 전극에 상기 연결되는 출력 전극을 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리.
  14. 제12항에 있어서, 상기 터너리 내용 주소화 메모리는 제1 저장 셀 및 제2 저장 셀을 포함하고,
    상기 제1 저장 셀의 제2 비교 스위칭 소자의 출력 전극은 상기 제2 저장 셀의 제2 비교 스위칭 소자의 제어 전극 및 제3 비교 스위칭 소자의 제어 전극에 연결되는 것을 특징으로 하는 터너리 내용 주소화 메모리.
  15. 제7항에 있어서, 상기 제1 저장부는 제1 스위칭 소자 및 제2 스위칭 소자를 포함하고,
    상기 제1 스위칭 소자는
    워드 라인에 연결되는 제어 전극;
    제1 비트 라인에 연결되는 입력 전극; 및
    상기 제2 스위칭 소자의 제어 전극에 연결되는 출력 전극을 포함하며,
    상기 제2 스위칭 소자는
    상기 제1 스위칭 소장의 상기 출력 전극에 연결되는 제어 전극;
    제1 비교 라인 및 제2 비교 라인 중 어느 하나에 연결되는 입력 전극; 및
    상기 제1 저장부의 출력 단자에 연결되는 출력 전극을 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리.
  16. 제15항에 있어서, 상기 제2 저장부는 제3 스위칭 소자 및 제4 스위칭 소자를 포함하고,
    상기 제3 스위칭 소자는
    상기 워드 라인에 연결되는 제어 전극;
    제2 비트 라인에 연결되는 입력 전극; 및
    상기 제4 스위칭 소자의 제어 전극에 연결되는 출력 전극을 포함하며,
    상기 제4 스위칭 소자는
    상기 제3 스위칭 소장의 상기 출력 전극에 연결되는 제어 전극;
    상기 제1 비교 라인 및 상기 제2 비교 라인 중 어느 하나에 연결되는 입력 전극; 및
    상기 제2 저장부의 출력 단자에 연결되는 출력 전극을 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리.
  17. 제16항에 있어서, 상기 제2 스위칭 소자의 상기 출력 전극은 상기 제4 스위칭 소자의 상기 출력 전극에 연결되는 것을 특징으로 하는 터너리 내용 주소화 메모리.
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