WO2018011969A1 - 半導体モジュール - Google Patents

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current
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semiconductor module
electronic
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康亮 池田
鈴木　健一
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Shindengen Electric Manufacturing Co Ltd
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Shindengen Electric Manufacturing Co Ltd
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Definitions

  • the present invention relates to a semiconductor module provided with a plurality of electronic elements.
  • Patent Document 1 a semiconductor module in which electronic elements such as a rectifying element and a switching device are mounted is known (for example, see Patent Document 1).
  • the conventional semiconductor module has a problem that it is difficult to reduce the parasitic inductance.
  • the present invention provides a semiconductor module capable of reducing parasitic inductance.
  • a semiconductor module includes: A first electronic element having one end connected to the first wiring, the other end connected to the second wiring, and a first element current flowing in a first current direction from the first wiring toward the second wiring; A second electronic element having one end connected to the third wiring, the other end connected to the fourth wiring, and a second element current flowing in a second current direction from the third wiring toward the fourth wiring; The first electronic element and the second electronic element are the second element in which at least a part of the first magnetic flux generated by the first element current flowing in the first current direction flows in the second current direction. It is arranged so that the mutual inductance is reduced by canceling at least part of the second magnetic flux generated by the current.
  • the first current direction in which the first element current flows and the second current direction in which the second element current flows are parallel to each other.
  • the value of the first element current and the value of the second element current are the same.
  • the adjustment wiring is arranged such that at least a part of the magnetic flux generated by the adjustment current flowing through the adjustment wiring cancels at least a part of the first magnetic flux, thereby reducing mutual inductance.
  • a third electronic element having one end connected to the fifth wiring, the other end connected to the sixth wiring, and a third element current flowing in a third current direction from the fifth wiring toward the sixth wiring;
  • a fourth electronic element having one end connected to the seventh wiring, the other end connected to the eighth wiring, and a fourth element current flowing in a fourth current direction from the seventh wiring toward the eighth wiring;
  • the third electronic element and the fourth electronic element are the fourth element in which at least a part of the third magnetic flux generated by the fourth element current flowing in the third current direction flows in the fourth current direction. It is arranged so that the mutual inductance is reduced by canceling at least a part of the fourth magnetic flux generated by the current.
  • the third current direction in which the third element current flows and the fourth current direction in which the fourth element current flows are parallel to each other.
  • the value of the third element current and the value of the fourth element current are the same.
  • the first electronic element is a first switch element having one end connected to a first power supply terminal and the other end connected to a first output terminal;
  • the second electronic element is a second switch element having one end connected to a second output terminal and the other end connected to a second power supply terminal and controlled to be turned on or off in synchronization with the first switch element.
  • the third electronic element is a third switch element having one end connected to the first output terminal and the other end connected to the second power supply terminal.
  • the fourth electronic element has one end connected to the first power supply terminal and the other end connected to the second output terminal, and is controlled to be turned on or off in synchronization with the third switch element. And The first switch element and the third switch element are controlled to be complementarily turned on or off.
  • the first electronic element is a first switch element having one end connected to a first power supply terminal and the other end connected to a first output terminal;
  • the second electronic element has one end connected to the first power supply terminal and the other end connected to the first output terminal, and is controlled to be turned on or off in synchronization with the first switch element.
  • the third electronic element is a third switch element having one end connected to the first output terminal and the other end connected to the second power supply terminal.
  • the fourth electronic element has one end connected to the first output terminal and the other end connected to the second power supply terminal, and is controlled to be turned on or off in synchronization with the third switch element.
  • the first switch element and the third switch element are controlled to be complementarily turned on or off.
  • a semiconductor module includes: A first wiring board; A first electronic element disposed above the first wiring board and having one end electrically connected to the first wiring board; A first connection wiring layer provided above the first electronic element and electrically connected to the other end of the first electronic element; A second electronic element disposed above the first wiring board and in proximity to the first electronic element and having one end electrically connected to the first wiring board; A second connection wiring layer provided in the vicinity of the first connection wiring layer above the second electronic element T2 and electrically connected to the other end of the second electronic element T2, The third electronic element provided above the first connection wiring layer and having one end electrically connected to the first connection wiring layer; The fourth electronic element, which is provided in proximity to the third electronic element above the second connection wiring layer and has one end electrically connected to the second connection wiring layer; A second wiring board provided above the third electronic element and the fourth electronic element, and electrically connected to the other end of the third electronic element and the other end of the fourth electronic element, A first element current flows in a first current direction from one end of the first electronic element toward
  • a semiconductor module includes: A first wiring board; A first electronic element disposed above the first wiring board and having one end electrically connected to the first wiring board; A first connection wiring layer provided above the first electronic element and electrically connected to the other end of the first electronic element; A second electronic element disposed above the first wiring board and in proximity to the first electronic element and having one end electrically connected to the first wiring board; A second connection wiring layer provided above and adjacent to the first connection wiring layer and electrically connected to the other end of the second electronic element; The third electronic element provided above the first connection wiring layer and having one end electrically connected to the first connection wiring layer; The fourth electronic element, which is provided in proximity to the third electronic element above the second connection wiring layer and has one end electrically connected to the second connection wiring layer; A second wiring board provided above the third electronic element and the fourth electronic element; An adjustment wiring provided extending between the first wiring board and the second wiring board, A first element current flows in a first current direction from one end of the first electronic element toward the other end; A second element current flows in a second current
  • the adjustment wiring is disposed in proximity to the first and third electronic elements, and is disposed in proximity to the first adjustment wiring through which the first adjustment current flows and the second and fourth electronic elements.
  • a second adjustment wiring through which a current flows At least a part of the magnetic flux generated by the first adjustment current cancels at least a part of the magnetic flux generated by the first and third element currents, so that mutual inductance is reduced. That at least part of the magnetic flux generated by the second adjustment current cancels at least part of the magnetic flux generated by the second and fourth element currents, thereby reducing mutual inductance.
  • the first electronic element is a switch element or a rectifying element
  • the second electronic element is a switch element or a rectifier element.
  • the switch element is a transistor.
  • the rectifying element is a diode.
  • a semiconductor module capable of reducing parasitic inductance can be provided.
  • FIG. 1A is a circuit diagram showing an example of a configuration of a general MOSFET semiconductor module M.
  • FIG. FIG. 1B is a circuit diagram showing an example of the configuration of the semiconductor module M1 according to the first embodiment which is an aspect of the present invention.
  • FIG. 1C is a circuit diagram showing another example of the configuration of the semiconductor module M2 according to the first embodiment which is an aspect of the present invention.
  • 2A is a plan view showing an example of a planar structure of the semiconductor module M of the MOSFET shown in FIG. 1A.
  • 2B is a plan view showing an example of a planar structure of the semiconductor module M of the MOSFET shown in FIG. 1B.
  • FIG. 1A is a circuit diagram showing an example of a configuration of a general MOSFET semiconductor module M.
  • FIG. 1B is a circuit diagram showing an example of the configuration of the semiconductor module M1 according to the first embodiment which is an aspect of the present invention.
  • FIG. 1C is a circuit diagram showing another example of
  • FIG. 3 is a circuit diagram showing an example of the configuration of the semiconductor module MH1 that is the half-bridge circuit according to the first embodiment which is an aspect of the present invention.
  • FIG. 4 is a circuit diagram showing an example of the configuration of the semiconductor module MF1 having the full bridge circuit according to the first embodiment which is an aspect of the present invention.
  • FIG. 5A is a plan view illustrating an example of a configuration of a semiconductor module having a stack structure according to the second embodiment.
  • FIG. 5B is a perspective view showing an example of the configuration of the semiconductor module shown in FIG. 5A.
  • FIG. 6A is a plan view developed to explain each configuration of the semiconductor module shown in FIG. 5A.
  • FIG. 6B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 5B.
  • FIG. 7A is a developed plan view for explaining each configuration of the semiconductor module shown in FIG. 5A.
  • FIG. 7B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 5B.
  • FIG. 8A is a developed plan view for explaining each configuration of the semiconductor module shown in FIG. 5A.
  • FIG. 8B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 5B.
  • FIG. 9A is a developed plan view for explaining each configuration of the semiconductor module shown in FIG. 5A.
  • FIG. 9B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 5B.
  • FIG. 10A is a developed plan view for explaining each configuration of the semiconductor module shown in FIG. 5A.
  • FIG. 10B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 5B.
  • FIG. 11A is a developed plan view for explaining each configuration of the semiconductor module shown in FIG. 5A.
  • FIG. 11B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 5B.
  • FIG. 12A is a plan view illustrating an example of a configuration of a semiconductor module having a stack structure according to the second embodiment. 12B is a perspective view showing an example of the configuration of the semiconductor module shown in FIG. 12A.
  • FIG. 13A is a developed plan view for explaining each configuration of the semiconductor module shown in FIG. 12A.
  • FIG. 13B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 12B.
  • FIG. 14A is a developed plan view for explaining each configuration of the semiconductor module shown in FIG. 12A.
  • FIG. 14B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 12B.
  • FIG. 15A is a developed plan view for explaining each configuration of the semiconductor module shown in FIG. 12A.
  • FIG. 15B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 12B.
  • FIG. 16A is a developed plan view for explaining each configuration of the semiconductor module shown in FIG. 12A.
  • FIG. 16B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 12B.
  • FIG. 17A is a developed plan view for explaining each configuration of the semiconductor module shown in FIG. 12A.
  • FIG. 17B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 12B.
  • FIG. 18A is a developed plan view for explaining each configuration of the semiconductor module shown in FIG. 12A.
  • FIG. 18B is a developed perspective view for explaining each configuration of the semiconductor module shown in FIG. 12B.
  • FIG. 1A is a circuit diagram showing an example of a configuration of a general MOSFET semiconductor module M.
  • FIG. FIG. 1B is a circuit diagram showing an example of the configuration of the semiconductor module M1 according to the first embodiment which is an aspect of the present invention.
  • FIG. 1C is a circuit diagram showing another example of the configuration of the semiconductor module M2 according to the first embodiment which is an aspect of the present invention.
  • 2A is a plan view showing an example of a planar structure of the semiconductor module M of the MOSFET shown in FIG. 1A.
  • 2B is a plan view showing an example of a planar structure of the semiconductor module M of the MOSFET shown in FIG. 1B.
  • a general discrete package semiconductor module M includes an electronic element T (FIGS. 1A and 2A).
  • the electronic element T has one end (drain) connected to the wiring LX and the other end (source) connected to the wiring LY.
  • the current is limited.
  • the electronic element T is turned on, the element current I flows in the current direction from the wiring LX to the wiring LY. Due to this element current I and a parasitic inductance (not shown), a surge voltage as described above is generated, resulting in a malfunction.
  • the semiconductor module M1 includes, for example, a first electronic element (MOSFET) T1 and a second electronic element (MOSFET) T2, as shown in FIGS. 1B and 2B.
  • MOSFET first electronic element
  • MOSFET second electronic element
  • the first electronic element T1 has one end (drain) connected to the first wiring L1 and the other end (source) connected to the second wiring L2. When the first electronic element T1 is turned off, the current is limited. On the other hand, when the first electronic element T1 is turned on, the first element current I1 flows in the first current direction from the first wiring L1 toward the second wiring L2. It has become.
  • the second electronic element T2 has one end connected to the third wiring L3 and the other end connected to the fourth wiring L4. When the second electronic element T2 is turned off, the current is limited. On the other hand, when the second electronic element T2 is turned on, the second element current I2 flows in the second current direction from the third wiring L3 to the fourth wiring L4. It has become.
  • the second electronic element T2 is controlled to be turned on or off in synchronization with the first electronic element T1. That is, the first and second element currents I1 and I2 flow in the first electronic element T1 and the second electronic element T2 at the same timing.
  • the first electronic element T1 and the second electronic element T2 are second elements in which at least a part of the first magnetic flux generated by the first element current I1 flowing in the first current direction flows in the second current direction. It arrange
  • the first current direction in which the first element current I1 flows and the second current direction in which the second element current I2 flows are set to be “parallel”.
  • “parallel” refers not only to the case where the angle of the first element current I1 in the first current direction and the angle of the second element current I2 in the second current direction completely match, To the extent that the first magnetic flux generated by the first element current I1 flowing in the first current direction cancels the second magnetic flux generated by the second element current I2 flowing in the second current direction.
  • the case where the value of the current I1 and the value of the second element current I2 are substantially parallel is also included (the same applies hereinafter).
  • the ratio of the first magnetic flux generated by the first element current I1 flowing in the first current direction canceling out the second magnetic flux generated by the second element current I2 flowing in the second current direction is increased, and the mutual inductance is increased. Can be further reduced.
  • the value of the first element current I1 and the value of the second element current I2 are set to be “same”.
  • the “same” means not only the case where the value of the first element current I1 and the value of the second element current I2 are completely the same, but also the first element flowing in the first current direction.
  • the value of the first element current I1 and the second element current are increased so that the first magnetic flux generated by the current I1 cancels out the second magnetic flux generated by the second element current I2 flowing in the second current direction.
  • the case where the value of I2 is substantially the same is also included (the same applies hereinafter).
  • an element having a chip size of, for example, a half of the chip size is mounted so that the direction of the current is opposite to be equal to the rating of one element in the discrete package.
  • the first magnetic flux generated by the first element current I1 flowing in the first current direction cancels out the second magnetic flux generated by the second element current I2 flowing in the second current direction. Can be greatly reduced.
  • the voltage / current surge is greatly reduced by reducing the parasitic inductance of the semiconductor module M1.
  • the semiconductor module M1 may further include an adjustment wiring LA through which an adjustment current IA different from the first element current I1 and the second element current I2 flows.
  • the adjustment wiring LA At least a part of the magnetic flux generated by the adjustment current IA flowing through the adjustment wiring LA cancels at least a part of the first magnetic flux generated by the first element current I1, thereby reducing mutual inductance. Is arranged.
  • the first and second electronic elements T1 and T2 are switching elements (MOSFETs)
  • the switching elements may be bipolar transistors, GaNFETs, IGBTs, It may be a transistor or the like. That is, as this switch element, for example, a transistor composed of GaN, Si, SiC, GaAs or the like is applied (the same applies hereinafter).
  • the first and second electronic elements T1 and T2 may be rectifying elements such as diodes.
  • Modification 1 a modified example in which the semiconductor module as described above is applied to a half-bridge circuit will be described.
  • FIG. 3 is a circuit diagram showing an example of the configuration of the semiconductor module MH1 that is the half-bridge circuit according to the first embodiment which is an aspect of the present invention.
  • the same reference numerals as those in FIGS. 1B and 1C indicate the same configuration, and a description thereof is omitted.
  • the semiconductor module MH1 having the half-bridge circuit according to the first modification includes a first electronic element (MOSFET) T1, a second electronic element (MOSFET) T2, and a third electronic element ( MOSFET) T3 and a fourth electronic element T (MOSFET) 4.
  • the primary coil Y of the transformer is connected between the first output terminal TO1 and the second power supply terminal TD2 of the semiconductor module MH1.
  • a positive electrode of a battery (not shown) is connected to the first power supply terminal TD1, and a negative electrode of the battery is connected to the second power supply terminal TD2.
  • one end (source) of the first electronic element T1 is connected to the first power supply terminal TD1 via the first wiring L1, and the other end (drain) is connected to the first output terminal TO1 via the second wiring L2. It is the connected first switch element (MOSFET).
  • the second electronic element T2 has one end (source) connected to the first power supply terminal TD1 via the third wiring L3 and the other end (drain) connected to the first output terminal TO1 via the fourth wiring L4.
  • the second switch element MOSFET.
  • the second switch element T2 is controlled to be turned on or off in synchronization with the first switch element T1.
  • the third electronic element T3 has one end connected to the fifth wiring L5 and the other end connected to the sixth wiring L6.
  • the third electronic element T3 limits the current by turning off the third electronic element T3.
  • the third electronic element T3 turns on the third current element in the third current direction from the fifth wiring L5 to the sixth wiring L6.
  • a three-element current I3 flows.
  • the third electronic element T3 is a third switch element having one end connected to the first output terminal TO1 via the fifth wiring L5 and the other end connected to the second power supply terminal TD2 via the sixth wiring L6. is there.
  • the fourth electronic element T4 has one end connected to the seventh wiring L7 and the other end connected to the eighth wiring L8.
  • the fourth electronic element T4 limits the current by turning off the fourth electronic element T4.
  • the fourth electronic element T4 turns on the fourth current element in the fourth current direction from the seventh wiring L7 to the eighth wiring L8.
  • a four-element current I4 flows.
  • the fourth electronic element T4 has one end connected to the first output terminal TO1 via the seventh wiring L7 and the other end connected to the second power supply terminal TD2 via the eighth wiring L8.
  • the fourth switch element T4 is controlled to be turned on or off in synchronization.
  • the first switch element T1 and the third switch element T3 are controlled to be complementarily turned on or off.
  • the third electronic element T3 and the fourth electronic element T4 have the fourth element current I4 flowing in the third current direction. Is arranged so that the mutual inductance is reduced by canceling at least a part of the fourth magnetic flux generated by the fourth element current I4 flowing in the fourth current direction. Yes.
  • the third current direction in which the third element current I3 flows and the fourth current direction in which the fourth element current I4 flows are parallel to each other.
  • the ratio that the third magnetic flux generated by the third element current I3 flowing in the third current direction cancels the fourth magnetic flux generated by the fourth element current I4 flowing in the fourth current direction is increased, and the mutual inductance is increased. Can be further reduced.
  • the value of the third element current I3 and the value of the fourth element current I4 are set to be the same.
  • the third magnetic flux generated by the third element current I3 flowing in the third current direction cancels out the fourth magnetic flux generated by the fourth element current I4 flowing in the fourth current direction. Can be greatly reduced.
  • an adjustment wiring (not shown) through which an adjustment current different from the third and fourth element currents I3 and I4 flows may be further provided.
  • the adjustment wiring at least part of the magnetic flux generated by the adjustment current flowing through the adjustment wiring cancels out at least part of the third and fourth magnetic fluxes generated by the third and fourth element currents I3 and I4.
  • the mutual inductance is arranged to be reduced. Thereby, it is possible to reduce the mutual inductance with high accuracy by controlling the adjustment current.
  • the parasitic inductance can be reduced by configuring the semiconductor module MH1 so that a current in a direction opposite to the current flowing in the arm flows.
  • the voltage / current surge can be greatly reduced by reducing the parasitic inductance.
  • the mutual inductance may be reduced by applying the adjustment wiring shown in the example of FIG. 1C described above.
  • the connection relationship has been described using the second and fourth electronic elements T2 and T4 as components of the half bridge, but the second and fourth electronic elements T2 and T4 are not included.
  • Another circuit configuration may be used.
  • FIG. 4 is a circuit diagram showing an example of the configuration of the semiconductor module MF1 having the full bridge circuit according to the first embodiment which is an aspect of the present invention.
  • the same reference numerals as those in FIG. 4 are identical reference numerals as those in FIG. 4
  • the semiconductor module MF1 having a full bridge circuit according to the second modification includes a first electronic element (MOSFET) T1, a second electronic element (MOSFET) T2, and a third electronic element ( MOSFET) T3 and a fourth electronic element T (MOSFET) 4.
  • the primary coil Y of the transformer is connected between the first output terminal TO1 and the second output terminal TO2.
  • a positive electrode of a battery (not shown) is connected to the first power supply terminal TD1, and a negative electrode of the battery is connected to the second power supply terminal TD2.
  • the first electronic element T1 is a first switch element having one end connected to the first power supply terminal TD1 and the other end connected to the first output terminal TO1.
  • the second electronic element T2 is a second switch element having one end connected to the second output terminal TO2 and the other end connected to the second power supply terminal TD2.
  • the second switch element T2 is controlled to be turned on or off in synchronization with the first switch element T1.
  • first and second element currents I1 and I2 flow through the first switch element T1 and the second switch element T2 at the same timing.
  • the third electronic element T3 is a third switch element T3 having one end connected to the first output terminal TO1 and the other end connected to the second power supply terminal TD2.
  • the fourth electronic element T4 is a fourth switch element T4 having one end connected to the first power supply terminal TD1 and the other end connected to the second output terminal TO2.
  • the fourth switch element T4 is controlled to be turned on or off in synchronization with the third switch element T3.
  • the third switch element T3 and the fourth switch element T4 flow the third and fourth element currents I3 and I4 at the same timing.
  • first switch element T1 and the third switch element T2 are controlled to be complementarily turned on or off.
  • the semiconductor module MF1 which is the full bridge circuit according to the second modification
  • the first electronic element T1 and the second electronic element T2 are arranged so that the mutual inductance is reduced. ing.
  • the first magnetic flux generated by the first element current I1 flowing in the first current direction cancels out the second magnetic flux generated by the second element current I2 flowing in the second current direction, and the mutual inductance is reduced. It can be greatly reduced.
  • the third electronic element T3 and the fourth electronic element T4 are arranged so that the mutual inductance is reduced.
  • the third magnetic flux generated by the third element current I3 flowing in the third current direction cancels out the fourth magnetic flux generated by the fourth element current I4 flowing in the fourth current direction. Can be greatly reduced.
  • the parasitic inductance can be reduced.
  • the voltage / current surge can be greatly reduced by reducing the parasitic inductance.
  • the mutual inductance may be reduced by applying the adjustment wiring shown in the example of FIG. 1C described above.
  • the parasitic inductance can be reduced.
  • the parasitic inductance can be greatly reduced by using the existing current in the semiconductor module. And by reducing this parasitic inductance, the voltage / current surge of the semiconductor module can be greatly reduced. This makes it possible to significantly reduce surges while maintaining a reduction in size while mounting a plurality of elements.
  • the semiconductor module MF1 having the full bridge circuit shown in FIG. 4 is applied to the second embodiment.
  • the first to fourth electronic elements are switching elements (MOSFETs)
  • MOSFETs switching elements
  • the first to fourth electronic elements may be rectifying elements such as diodes.
  • FIG. 5A is a plan view showing an example of a configuration of a semiconductor module having a stack structure according to the second embodiment.
  • FIG. 5B is a perspective view showing an example of the configuration of the semiconductor module shown in FIG. 5A.
  • FIGS. 6A to 11A are plan views developed for explaining each configuration of the semiconductor module shown in FIG. 5A.
  • FIGS. 6B to 11B are developed perspective views for explaining each configuration of the semiconductor module shown in FIG. 5B.
  • the second wiring board B2 is transparent, and the lower side is visible.
  • 5A and 5B for convenience, the first to fourth element currents I1 to I4 are shown outside the semiconductor module MF1.
  • 5A and 5B, the same reference numerals as those in FIG. 4 indicate the same configurations as those in the first embodiment.
  • the semiconductor module MF1 having a stack structure includes a first wiring board B1, a first electronic element T1, a second electronic element T2, and a second electronic element.
  • a connection wiring layer SC2, a third electronic element T3, a fourth electronic element T4, a second wiring board B2, and a terminal TE are provided.
  • the first wiring board B1 is provided with a wiring pattern (electrode) B1a and a conductor layer B1b for electrical connection with each terminal and wiring (FIGS. 5A, 5B, 6A, and 6B).
  • the first electronic element T1 is disposed above the first wiring board B1 (FIGS. 5A, 5B, 7A, and 7B). One end (lower drain) of the first electronic element T1 is electrically connected to the first wiring board B1.
  • the first element current I1 flows in the first current direction from one end (lower drain) to the other end (upper source) of the first electronic element T1.
  • the second electronic element T2 is disposed above the first wiring board B1 and in proximity to the first electronic element T1.
  • One end (lower source) of the second electronic element T2 is electrically connected to the first wiring board B1 (FIGS. 5A, 5B, 7A, and 7B).
  • the second element current I2 flows in the second current direction from the other end (upper drain) to one end (lower source) of the second electronic element T2.
  • the first connection wiring layer SC1 is provided above the first electronic element T1 (FIGS. 5A, 5B, 8A, and 8B).
  • the first connection wiring layer SC1 is electrically connected to the other end (upper source) of the first electronic element T1.
  • the second connection wiring layer SC2 is provided above the second electronic element T2 and in proximity to the first connection wiring layer SC1, and is electrically connected to the other end (upper drain) of the second electronic element T2. (FIG. 5A, FIG. 5B, FIG. 8A, FIG. 8B).
  • the third electronic element T3 is provided above the first connection wiring layer SC1 (FIGS. 5A, 5B, 9A, and 9B). One end (lower drain) of the third electronic element T3 is electrically connected to the first connection wiring layer SC1.
  • the third element current I3 flows in the third current direction from one end (lower drain) to the other end (upper source) of the third electronic element T3.
  • the fourth electronic element T4 is provided above the second connection wiring layer SC2 and in proximity to the third electronic element T3 (FIGS. 5A, 5B, 9A, and 9B). One end (lower source) of the fourth electronic element T4 is electrically connected to the second connection wiring layer SC2.
  • the fourth element current I4 flows in the fourth current direction from the other end (upper drain) to one end (lower source) of the fourth electronic element T4.
  • a conductor layer T4a is provided on the other end (upper drain) of the fourth electronic element T4.
  • wirings and conductor layers for electrical connection with the respective terminals and wirings are connected to the first to fourth electronic elements T1 to T4 as necessary.
  • the second wiring board B2 is provided above the third electronic element T3 and the fourth electronic element T4 (FIGS. 5A, 5B, 11A, and 11B).
  • the second wiring board B2 is provided with a wiring pattern and a conductor layer for electrical connection with each terminal and wiring.
  • the second wiring board B2 is electrically connected to the other end (upper source) of the third electronic element T3 and the other end (upper drain) of the fourth electronic element T4.
  • a sealing material (not shown) is provided between the first wiring board B1 and the second wiring board B2.
  • the first element current I1 flows in the first current direction from one end (lower drain) to the other end (upper source) of the first electronic element T1.
  • the second element current I2 flows in the second current direction from the other end (upper drain) of the second electronic element T2 to one end (lower source).
  • the third element current I3 flows in the third current direction from one end (lower drain) to the other end (upper source) of the third electronic element T3.
  • the fourth element current I4 flows in the fourth current direction from the other end (upper drain) to the one end (lower source) of the fourth electronic element T4.
  • the semiconductor module MF1 has a stack module structure and is configured such that a current in the opposite direction flows with respect to the current flowing in one arm in the three-dimensional structure, not in the direction of face change, while maintaining the miniaturization of the semiconductor module MF1. is doing. Thereby, a parasitic inductance can be reduced significantly.
  • a noise canceller structure is easy even with a plurality of configurations.
  • the parasitic inductance can be reduced.
  • the parasitic inductance can be greatly reduced by using the existing current in the semiconductor module. And by reducing this parasitic inductance, the voltage / current surge of the semiconductor module can be greatly reduced. This makes it possible to significantly reduce surges while maintaining a reduction in size while mounting a plurality of elements.
  • the third embodiment another example of the configuration of a semiconductor module having a stack structure will be described.
  • the third embodiment employs the semiconductor module MF1 having the full bridge circuit shown in FIG.
  • the case where the first to fourth electronic elements are switching elements (MOSFETs) will be described, but the same applies to switching elements such as bipolar transistors and other transistors. Further, the first to fourth electronic elements may be rectifying elements such as diodes.
  • MOSFETs switching elements
  • the first to fourth electronic elements may be rectifying elements such as diodes.
  • FIG. 12A is a plan view showing an example of a configuration of a semiconductor module having a stack structure according to the second embodiment.
  • 12B is a perspective view showing an example of the configuration of the semiconductor module shown in FIG. 12A.
  • 13A to 18A are plan views developed for explaining the respective components of the semiconductor module shown in FIG. 12A.
  • 13B to 18B are developed perspective views for explaining each configuration of the semiconductor module shown in FIG. 12B.
  • the second wiring board B2 is transparent, and the lower side thereof can be seen.
  • the first to fourth element currents I1 to I4 and the adjustment current LA are shown outside the semiconductor module MF1.
  • the same reference numerals as those in FIGS. 5A and 5B indicate the same configurations as those in the second embodiment.
  • the semiconductor module MF1 having a stack structure includes a first wiring board B1, a first electronic element T1, a second electronic element T2, and a second electronic element.
  • the connection wiring layer SC2, the third electronic element T3, the fourth electronic element T4, the second wiring board B2, the terminal TE, and the adjustment wiring LA are provided.
  • the first wiring board B1 is provided with a wiring pattern (electrode) B1a and a conductor layer B1b for electrical connection with each terminal and wiring (FIGS. 12A, 12B, 13A, and 13B). .
  • the first electronic element T1 is disposed above the first wiring board B1 (FIGS. 12A, 12B, 14A, and 14B). One end (lower drain) of the first electronic element T1 is electrically connected to the first wiring board B1.
  • the first element current I1 flows in the first current direction from one end (lower drain) to the other end (upper source) of the first electronic element T1.
  • the second electronic element T2 is disposed above the first wiring board B1 and in proximity to the first electronic element T1.
  • One end (lower drain) of the second electronic element T2 is electrically connected to the first wiring board B1 (FIGS. 12A, 12B, 14A, and 14B).
  • the second element current I2 flows in the second current direction from one end (lower drain) to the other end (upper source) of the second electronic element T2.
  • the first connection wiring layer SC1 is provided above the first electronic element T1 (FIGS. 12A, 12B, 15A, and 15B).
  • the first connection wiring layer SC1 is electrically connected to the other end (upper source) of the first electronic element T1.
  • the second connection wiring layer SC2 is provided above the second electronic element T2 and in proximity to the first connection wiring layer SC1, and is electrically connected to the other end (upper source) of the second electronic element T2. (FIGS. 12A, 12B, 15A, and 15B).
  • the third electronic element T3 is provided above the first connection wiring layer SC1 (FIGS. 12A, 12B, 16A, and 16B). One end (lower drain) of the third electronic element T3 is electrically connected to the first connection wiring layer SC1.
  • the third element current I3 flows in the third current direction from one end (lower drain) to the other end (upper source) of the third electronic element T3.
  • the fourth electronic element T4 is provided above the second connection wiring layer SC2 and in proximity to the third electronic element T3 (FIGS. 12A, 12B, 16A, and 16B). One end (lower drain) of the fourth electronic element T4 is electrically connected to the second connection wiring layer SC2.
  • the fourth element current I4 flows in the fourth current direction from one end (lower drain) to the other end (upper source) of the fourth electronic element T4.
  • conductor layers T3a and T4a are provided at the other ends (upper sources) of the third and fourth electronic elements T3 and T4.
  • the first to fourth electronic elements T1 to T4 are connected to wirings and conductor layers for electrical connection with the terminals and wirings as necessary.
  • the second wiring board B2 is provided above the third electronic element T3 and the fourth electronic element T4 (FIGS. 12A, 12B, 18A, and 18B).
  • the second wiring board B2 is provided with a wiring pattern and a conductor layer for electrical connection with each terminal and wiring.
  • the second wiring board B2 is electrically connected to the other end (upper source) of the third electronic element T3 and the other end (upper source) of the fourth electronic element T4.
  • a sealing material (not shown) is provided between the first wiring board B1 and the second wiring board B2.
  • the adjustment wiring LA is provided to extend between the first wiring board B1 and the second wiring board B2 in the ineffective region of the semiconductor module MF1.
  • the adjustment wiring LA is disposed in proximity to the first and third electronic elements T1 and T3, and is adjacent to the first adjustment wiring LA1 through which the first adjustment current IA flows and the second and fourth electronic elements T2 and T4. And a second adjustment wiring LA2 through which the second adjustment current IA2 flows.
  • At least a part of the magnetic flux generated by the second adjustment current IA2 cancels at least a part of the magnetic flux generated by the second and fourth element currents I2 and I4, so that the mutual inductance is reduced. ing.
  • At least a part of the magnetic flux generated by the adjustment current IA cancels at least a part of the magnetic flux generated by the first to fourth element currents I1 to I4, thereby reducing the mutual inductance. ing.
  • the adjustment wiring IA is configured by changing the layout of wiring (for example, wiring connected to a power source) extending between the first wiring board B1 and the second wiring board B2 in the semiconductor module MF1. Is possible.
  • the inductance can be offset and the surge can be greatly reduced.
  • the parasitic inductance can be reduced as in the second embodiment.
  • the parasitic inductance can be greatly reduced by using the existing current in the semiconductor module. And by reducing this parasitic inductance, the voltage / current surge of the semiconductor module can be greatly reduced. This makes it possible to significantly reduce surges while maintaining a reduction in size while mounting a plurality of elements.

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Abstract

半導体モジュールは、一端が第１配線に接続され、他端が第２配線に接続され、第１配線から第２配線へ向かう第１電流方向に第１素子電流が流れる第１電子素子と、一端が第３配線に接続され、他端が第４配線に接続され、第３配線から第４配線へ向かう第２電流方向に第２素子電流が流れる第２電子素子と、を備え、第１電子素子と第２電子素子とは、第１電流方向に流れる第１素子電流により生成される第１磁束の少なくとも一部が、第２電流方向に流れる第２素子電流により生成される第２磁束の少なくとも一部を打ち消して、相互インダクタンスが低減するように、配置されている。

Description

半導体モジュール
　本発明は、複数の電子素子を備えた半導体モジュールに関するものである。
　従来、整流素子やスイッチングデバイス等の電子素子を実装した半導体モジュールが知られている（例えば特許文献１参照）。
　このような整流素子およびスイッチングデバイスを実装した半導体モジュールは、動作させると、当該半導体モジュールの寄生インダクタンスにより、サージ電圧が発生し、動作不良等が発生していた。
　一方、半導体モジュールに実装するチップサイズの小型化により、レイアウトの制限がある。このため、例えば、フルブリッジ構成の素子において、片方のアームに流れる電流に対して逆方向に電流を流すレイアウトが困難であり、半導体モジュール内の寄生インダクタンスを適切に低減することができない。
　このように、従来の半導体モジュールでは、寄生インダクタンスを低減させることが困難である問題があった。
特開２０１５－２２５９８８号
　以上のような点に鑑み、本発明は、寄生インダクタンスを低減させることが可能な半導体モジュールを提供する。
　本発明の一態様に係る半導体モジュールは、
　一端が第１配線に接続され、他端が第２配線に接続され、前記第１配線から前記第２配線へ向かう第１電流方向に第１素子電流が流れる第１電子素子と、
　一端が第３配線に接続され、他端が第４配線に接続され、前記第３配線から前記第４配線へ向かう第２電流方向に第２素子電流が流れる第２電子素子と、を備え、
　前記第１電子素子と前記第２電子素子とは、前記第１電流方向に流れる前記第１素子電流により生成される第１磁束の少なくとも一部が、前記第２電流方向に流れる前記第２素子電流により生成される第２磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている
　ことを特徴とする。
　前記半導体モジュールにおいて、
　前記第１素子電流が流れる前記第１電流方向と前記第２素子電流が流れる前記第２電流方向とが平行であることを特徴とする。
　前記半導体モジュールにおいて、
　前記第１素子電流の値と前記第２素子電流の値が同じであることを特徴とする。
　前記半導体モジュールにおいて、
　前記第１素子電流および第２素子電流とは異なる調整電流が流れる調整配線をさらに備え、
　前記調整配線は、前記調整配線に流れる前記調整電流により生成される磁束の少なくとも一部が、前記第１磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている
　ことを特徴とする。
　前記半導体モジュールにおいて、
　一端が第５配線に接続され、他端が第６配線に接続され、前記第５配線から前記第６配線へ向かう第３電流方向に第３素子電流が流れる第３電子素子と、
　一端が第７配線に接続され、他端が第８配線に接続され、前記第７配線から前記第８配線へ向かう第４電流方向に第４素子電流が流れる第４電子素子と、をさらに備え、
　前記第３電子素子と前記第４電子素子とは、前記第３電流方向に流れる前記第４素子電流により生成される第３磁束の少なくとも一部が、前記第４電流方向に流れる前記第４素子電流により生成される第４磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている
　ことを特徴とする。
　前記半導体モジュールにおいて、
　前記第３素子電流が流れる前記第３電流方向と前記第４素子電流が流れる前記第４電流方向とが平行であることを特徴とする。
　前記半導体モジュールにおいて、
　前記第３素子電流の値と前記第４素子電流の値が同じであることを特徴とする。
　前記半導体モジュールにおいて、
　前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、
　前記第２電子素子は、一端が第２出力端子に接続され、他端が第２電源端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、
　前記第３電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続された第３スイッチ素子であり、
　前記第４電子素子は、一端が前記第１電源端子に接続され、他端が前記第２出力端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、
　前記第１スイッチ素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される
　ことを特徴とする。
　前記半導体モジュールにおいて、
　前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、
　前記第２電子素子は、一端が前記第１電源端子に接続され、他端が前記第１出力端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、
　前記第３電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続された第３スイッチ素子であり、
　前記第４電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、
　前記第１スイッチ素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される
　ことを特徴とする。
　本発明の一態様に係る半導体モジュールは、
　第１配線基板と、
　前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、
　前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、
　前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、
　前記第２電子素子Ｔ２の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子Ｔ２の他端に電気的に接続された第２接続配線層と、
　第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された前記第３電子素子と、
　前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された前記第４電子素子と、
　第３電子素子及び第４電子素子の上方に設けられ、第３電子素子の他端及び第４電子素子の他端に電気的に接続された第２配線基板と、を備え、
　前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、
　前記第２電子素子の他端から一端へ向かう第２電流方向に第２素子電流が流れ、
　前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、
　前記第４電子素子の他端から一端へ向かう第４電流方向に第４素子電流が流れ、 
　前記第１及び第３素子電流により生成される磁束の少なくとも一部が、前記第２及び第４の素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
　ことを特徴とする。
　本発明の一態様に係る半導体モジュールは、
　第１配線基板と、
　前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、
　前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、
　前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、
　前記第２電子素子の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子の他端に電気的に接続された第２接続配線層と、
　前記第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された前記第３電子素子と、
　前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された前記第４電子素子と、
　前記第３電子素子及び前記第４電子素子の上方に設けられた第２配線基板と、
　前記第１配線基板と前記第２配線基板との間に延在して設けられた調整配線と、を備え、
　前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、
　前記第２電子素子の一端から他端へ向かう第２電流方向に第２素子電流が流れ、
　前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、
　前記第４電子素子の一端から他端へ向かう第４電流方向に第４素子電流が流れ、 
　前記調整配線の前記第２配線基板から前記第１配線基板に向かう第５の電流方向に、前記第１から第４素子電流とは異なる調整電流が流れ、
　前記調整電流により生成される磁束の少なくとも一部が、前記第１から第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
　ことを特徴とする。
　前記半導体モジュールにおいて、
　前記調整配線は、前記第１及び第３電子素子に近接して配置され、第１調整電流が流れる第１調整配線と、前記第２及び第４電子素子に近接して配置され、第２調整電流が流れる第２調整配線と、を含み、
　前記第１調整電流により生成される磁束の少なくとも一部が、前記第１および第３素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっており、
　前記第２調整電流により生成される磁束の少なくとも一部が、前記第２および第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
　ことを特徴とする。
　前記半導体モジュールにおいて、
　前記第１電子素子は、スイッチ素子又は整流素子であり、
　前記第２電子素子は、スイッチ素子又は整流素子であることを特徴とする。
　前記半導体モジュールにおいて、
　前記スイッチ素子は、トランジスタであることを特徴とする。
　前記半導体モジュールにおいて、
　前記整流素子は、ダイオードであることを特徴とする。
　本発明によれば、寄生インダクタンスを低減させることが可能な半導体モジュールを提供することができる。
図１Ａは、一般的なＭＯＳＦＥＴの半導体モジュールＭの構成の一例を示す回路図である。 図１Ｂは、本発明の一態様である第１の実施形態に係る半導体モジュールＭ１の構成の一例を示す回路図である。 図１Ｃは、本発明の一態様である第１の実施形態に係る半導体モジュールＭ２の構成の他の例を示す回路図である。 図２Ａは、図１Ａに示すＭＯＳＦＥＴの半導体モジュールＭの平面構造の一例を示す平面図である。 図２Ｂは、図１Ｂに示すＭＯＳＦＥＴの半導体モジュールＭの平面構造の一例を示す平面図である。 図３は、本発明の一態様である第１の実施形態に係るハーフブリッジ回路である半導体モジュールＭＨ１の構成の一例を示す回路図である。 図４は、本発明の一態様である第１の実施形態に係るフルブリッジ回路を有する半導体モジュールＭＦ１の構成の一例を示す回路図である。 図５Ａは、第２の実施形態に係るスタック構造を有する半導体モジュールの構成の一例を示す平面図である。 図５Ｂは、図５Ａに示す半導体モジュールの構成の一例を示す斜視図である。 図６Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図６Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。 図７Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図７Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。 図８Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図８Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。 図９Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図９Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。 図１０Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図１０Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。 図１１Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図１１Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。 図１２Ａは、第２の実施形態に係るスタック構造を有する半導体モジュールの構成の一例を示す平面図である。 図１２Ｂは、図１２Ａに示す半導体モジュールの構成の一例を示す斜視図である。 図１３Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図１３Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。 図１４Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図１４Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。 図１５Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図１５Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。 図１６Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図１６Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。 図１７Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図１７Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。 図１８Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。 図１８Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
　以下、図面を参照しつつ、本発明の実施の形態について説明する。
第１の実施形態
　図１Ａは、一般的なＭＯＳＦＥＴの半導体モジュールＭの構成の一例を示す回路図である。また、図１Ｂは、本発明の一態様である第１の実施形態に係る半導体モジュールＭ１の構成の一例を示す回路図である。また、図１Ｃは、本発明の一態様である第１の実施形態に係る半導体モジュールＭ２の構成の他の例を示す回路図である。また、図２Ａは、図１Ａに示すＭＯＳＦＥＴの半導体モジュールＭの平面構造の一例を示す平面図である。また、図２Ｂは、図１Ｂに示すＭＯＳＦＥＴの半導体モジュールＭの平面構造の一例を示す平面図である。
　例えば、一般的なディスクリートパッケージの半導体モジュールＭは、電子素子Ｔを備える（図１Ａ、図２Ａ）。この電子素子Ｔは、一端（ドレイン）が配線ＬＸに接続され、他端（ソース）が配線ＬＹに接続されている。この電子素子Ｔは、オフすることにより、電流を制限し、一方、オンすることにより、配線ＬＸから配線ＬＹへ向かう電流方向に素子電流Ｉが流れるようになっている。この素子電流Ｉと図示しない寄生インダクタンスにより、既述のようなサージ電圧が発生し、動作不良等が発生していた。
　そこで、ディスクリートパッケージにおいて１素子の定格と同等となるように、チップサイズが、例えば、1/2の素子を電流の向きが逆方向となるように実装した本実施形態に係る半導体モジュールＭ１の基本原理について説明する。
　この半導体モジュールＭ１は、例えば、図１Ｂ、図２Ｂに示すように、第１電子素子（ＭＯＳＦＥＴ）Ｔ１と、第２電子素子（ＭＯＳＦＥＴ）Ｔ２と、を備える。
　第１電子素子Ｔ１は、一端（ドレイン）が第１配線Ｌ１に接続され、他端（ソース）が第２配線Ｌ２に接続されている。この第１電子素子Ｔ１は、オフすることにより、電流を制限し、一方、オンすることにより、第１配線Ｌ１から第２配線Ｌ２へ向かう第１電流方向に第１素子電流Ｉ１が流れるようになっている。
　また、第２電子素子Ｔ２は、一端が第３配線Ｌ３に接続され、他端が第４配線Ｌ４に接続されている。この第２電子素子Ｔ２は、オフすることにより、電流を制限し、一方、オンすることにより、第３配線Ｌ３から第４配線Ｌ４へ向かう第２電流方向に第２素子電流Ｉ２が流れるようになっている。
　この第２電子素子Ｔ２は、上記第１電子素子Ｔ１と同期してオン又はオフに制御される。すなわち、第１電子素子Ｔ１と第２電子素子Ｔ２とは、同じタイミングで、第１、第２の素子電流Ｉ１、Ｉ２が流れる。
　ここで、第１電子素子Ｔ１と第２電子素子Ｔ２とは、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束の少なくとも一部が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている。
　好ましくは、第１素子電流Ｉ１が流れる第１電流方向と第２素子電流Ｉ２が流れる第２電流方向とが“平行”になるように設定されている。なお、実施形態において、“平行”とは、第１素子電流Ｉ１の第１電流方向の角度と第２素子電流Ｉ２の第２電流方向の角度とが完全に一致している場合だけではなく、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束を打ち消す効果が得られる程度に、第１素子電流Ｉ１の値と第２素子電流Ｉ２の値とが略平行である場合も含むものとする（以下同様）。
　これにより、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束を打ち消す割合が高くなり、相互インダクタンスをより低減することができる。
　さらに、より好ましくは、第１素子電流Ｉ１の値と第２素子電流Ｉ２の値とが“同じ”になるように設定されている。なお、実施形態において、この“同じ”とは、第１素子電流Ｉ１の値と第２素子電流Ｉ２の値とが完全に一致している場合だけではなく、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束を打ち消す割合が高くなる程度に、第１素子電流Ｉ１の値と第２素子電流Ｉ２の値とが略同じである場合も含むものとする（以下同様）。
　すなわち、ディスクリートパッケージにおいて１素子の定格と同等となるように、チップサイズが、例えば、1/2の素子を電流の向きが逆方向となるように実装する。
　これにより、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束を相殺されることとなり、相互インダクタンスを大きく低減することができる。
　このようにして、半導体モジュールＭ１の寄生インダクタンスが低減されることにより、電圧・電流サージが大幅に低減されることとなる。
　なお、例えば、図１Ｃに示すように、半導体モジュールＭ１は、第１素子電流Ｉ１および第２素子電流Ｉ２とは異なる調整電流ＩＡが流れる調整配線ＬＡをさらに備えるようにしてもよい。
　この調整配線ＬＡは、この調整配線ＬＡに流れる調整電流ＩＡにより生成される磁束の少なくとも一部が、第１素子電流Ｉ１により生成される第１磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている。
　これにより、図１Ｂに示す例と比較して、調整電流ＩＡを制御することで、精度よく相互インダクタンスを低減することが可能となる。
　なお、図１Ｂ、図１Ｃに示す例では、第１、第２電子素子Ｔ１、Ｔ２がスイッチ素子（ＭＯＳＦＥＴ）である場合について説明したが、このスイッチ素子は、バイポーラトランジスタ、ＧａＮＦＥＴ、ＩＧＢＴや他のトランジスタ等であってもよい。すなわち、このスイッチ素子としては、例えば、ＧａＮ、Ｓｉ、ＳｉＣ、ＧａＡｓ等で構成されるトランジスタが適用される（以下同様）。さらに、第１、第２電子素子Ｔ１、Ｔ２は、ダイオード等の整流素子であってもよい。
（変形例１）
　ここで、既述のような半導体モジュールをハーフブリッジ回路に適用した変形例について説明する。
　図３は、本発明の一態様である第１の実施形態に係るハーフブリッジ回路である半導体モジュールＭＨ１の構成の一例を示す回路図である。なお、この図３において、図１Ｂ、図１Ｃと同じ符号は、同様の構成を示し、説明を省略する。
　この変形例１に係るハーフブリッジ回路を有する半導体モジュールＭＨ１は、例えば、図３に示すように、第１電子素子（ＭＯＳＦＥＴ）Ｔ１と、第２電子素子（ＭＯＳＦＥＴ）Ｔ２と、第３電子素子（ＭＯＳＦＥＴ）Ｔ３と、第４電子素子Ｔ（ＭＯＳＦＥＴ）４と、を備える。なお、この図３Ｂに示す例では、半導体モジュールＭＨ１の第１出力端子ＴＯ１と第２電源端子ＴＤ２との間に、トランスの一次側コイルＹが接続されている。また、第１電源端子ＴＤ１に例えば、バッテリ（図示せず）の正極が接続され、第２電源端子ＴＤ２に当該バッテリの負極が接続される。
　ここで、第１電子素子Ｔ１は、一端（ソース）が第１配線Ｌ１を介して第１電源端子ＴＤ１に接続され、他端（ドレイン）が第２配線Ｌ２を介して第１出力端子ＴＯ１に接続された第１スイッチ素子（ＭＯＳＦＥＴ）である。
　第２電子素子Ｔ２は、一端（ソース）が第３配線Ｌ３を介して第１電源端子ＴＤ１に接続され、他端（ドレイン）が第４配線Ｌ４を介して第１出力端子ＴＯ１に接続されている第２スイッチ素子（ＭＯＳＦＥＴ）である。この第２スイッチ素子Ｔ２は、上記第１スイッチ素子Ｔ１と同期してオン又はオフに制御される。
　また、第３電子素子Ｔ３は、一端が第５配線Ｌ５に接続され、他端が第６配線Ｌ６に接続されている。この第３電子素子Ｔ３は、この第３電子素子Ｔ３は、オフすることにより、電流を制限し、一方、オンすることにより、第５配線Ｌ５から第６配線Ｌ６へ向かう第３電流方向に第３素子電流Ｉ３が流れるようになっている。
　この第３電子素子Ｔ３は、一端が第５配線Ｌ５を介して第１出力端子ＴＯ１に接続され、他端が第６配線Ｌ６を介して第２電源端子ＴＤ２に接続された第３スイッチ素子である。
　また、第４電子素子Ｔ４は、一端が第７配線Ｌ７に接続され、他端が第８配線Ｌ８に接続されている。この第４電子素子Ｔ４は、この第４電子素子Ｔ４は、オフすることにより、電流を制限し、一方、オンすることにより、第７配線Ｌ７から第８配線Ｌ８へ向かう第４電流方向に第４素子電流Ｉ４が流れるようになっている。
　第４電子素子Ｔ４は、一端が第７配線Ｌ７を介して第１出力端子ＴＯ１に接続され、他端が第８配線Ｌ８を介して第２電源端子ＴＤ２に接続され、第３スイッチ素子Ｔ３と同期してオン又はオフに制御される第４スイッチ素子Ｔ４である。
　そして、第１スイッチ素子Ｔ１と第３スイッチ素子Ｔ３とは、相補的にオン又はオフするように制御されるようになっている。
　ここで、既述の第１電子素子Ｔ１と第２電子素子Ｔ２との配置関係と同様に、第３電子素子Ｔ３と第４電子素子Ｔ４とは、第３電流方向に流れる第４素子電流Ｉ４により生成される第３磁束の少なくとも一部が、第４電流方向に流れる第４素子電流Ｉ４により生成される第４磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている。
　好ましくは、第３素子電流Ｉ３が流れる第３電流方向と第４素子電流Ｉ４が流れる第４電流方向とが平行である。
　これにより、第３電流方向に流れる第３素子電流Ｉ３により生成される第３磁束が、第４電流方向に流れる第４素子電流Ｉ４により生成される第４磁束を打ち消す割合が高くなり、相互インダクタンスをより低減することができる。
　さらに、より好ましくは、第３素子電流Ｉ３の値と第４素子電流Ｉ４の値が同じになるように設定されている。
　これにより、第３電流方向に流れる第３素子電流Ｉ３により生成される第３磁束が、第４電流方向に流れる第４素子電流Ｉ４により生成される第４磁束を相殺されることとなり、相互インダクタンスを大きく低減することができる。
　なお、既述の図１Ｃに示す例と同様に、第３および第４素子電流Ｉ３、Ｉ４と異なる調整電流が流れる調整配線（図示せず）をさらに備えるようにしてもよい。この場合、調整配線は、当該調整配線に流れる調整電流により生成される磁束の少なくとも一部が、第３、第４素子電流Ｉ３、Ｉ４により発生する第３及び第４磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置される。これにより、当該調整電流を制御することで、精度よく相互インダクタンスを低減することが可能となる。
　このように、ハーフブリッジ回路である半導体モジュールＭＨ１において、アームに流れる電流に対して逆方向の電流が流れるように構成することで寄生インダクタンスを低減することができる。そして、寄生インダクタンスの低減により、電圧・電流サージが大幅に低減可能である。
　なお、半導体モジュールＭＨ１においては、既述の図１Ｃの例に示す調整配線を適用して、相互インダクタンスを低減するようにしてもよい。
　なお、このハーフブリッジを構成する半導体モジュールＭＨ１においては、第２、第４電子素子Ｔ２、Ｔ４をハーフブリッジの構成要素としてその接続関係を説明したが、第２、第４電子素子Ｔ２、Ｔ４を別の回路構成としてもよい。
（変形例２）
　次に、既述のような半導体モジュールをフルブリッジ回路に適用した変形例について説明する。
　図４は、本発明の一態様である第１の実施形態に係るフルブリッジ回路を有する半導体モジュールＭＦ１の構成の一例を示す回路図である。なお、この図４において、図４と同じ符号は、同様の構成を示し、説明を省略する。
　この変形例２に係るフルブリッジ回路を有する半導体モジュールＭＦ１は、例えば、図４に示すように、第１電子素子（ＭＯＳＦＥＴ）Ｔ１と、第２電子素子（ＭＯＳＦＥＴ）Ｔ２と、第３電子素子（ＭＯＳＦＥＴ）Ｔ３と、第４電子素子Ｔ（ＭＯＳＦＥＴ）４と、を備える。なお、この図４に示す例では、第１出力端子ＴＯ１と第２出力端子ＴＯ２との間に、トランスの一次側コイルＹが接続されている。また、第１電源端子ＴＤ１に、例えば、バッテリ（図示せず）の正極が接続され、第２電源端子ＴＤ２に当該バッテリの負極が接続される。
　ここで、第１電子素子Ｔ１は、一端が第１電源端子ＴＤ１に接続され、他端が第１出力端子ＴＯ１に接続された第１スイッチ素子である。
　また、第２電子素子Ｔ２は、一端が第２出力端子ＴＯ２に接続され、他端が第２電源端子ＴＤ２に接続され第２スイッチ素子である。この第２スイッチ素子Ｔ２は、上記第１スイッチ素子Ｔ１と同期してオン又はオフに制御される。
　すなわち、第１スイッチ素子Ｔ１と第２スイッチ素子Ｔ２とは、同じタイミングで、第１、第２の素子電流Ｉ１、Ｉ２が流れる。
　また、第３電子素子Ｔ３は、一端が第１出力端子ＴＯ１に接続され、他端が第２電源端子ＴＤ２に接続された第３スイッチ素子Ｔ３である。
　また、第４電子素子Ｔ４は、一端が第１電源端子ＴＤ１に接続され、他端が前記第２出力端子ＴＯ２に接続された第４スイッチ素子Ｔ４である。この第４スイッチ素子Ｔ４は、第３スイッチ素子Ｔ３と同期してオン又はオフに制御される。
　すなわち、第３スイッチ素子Ｔ３と第４スイッチ素子Ｔ４とは、同じタイミングで、第３、第４の素子電流Ｉ３、Ｉ４が流れる。
　さらに、第１スイッチ素子Ｔ１と第３スイッチ素子Ｔ２とは、相補的にオン又はオフするように制御される。
　ここで、変形例１と同様に、変形例２に係るフルブリッジ回路である半導体モジュールＭＦ１においても、第１電子素子Ｔ１と第２電子素子Ｔ２とは、相互インダクタンスが低減すように、配置されている。
　すなわち、第１電流方向に流れる第１素子電流Ｉ１により生成される第１磁束が、第２電流方向に流れる第２素子電流Ｉ２により生成される第２磁束を相殺されることとなり、相互インダクタンスを大きく低減することができる。
　さらに、第３電子素子Ｔ３と第４電子素子Ｔ４とは、相互インダクタンスが低減すように、配置されている。
　これにより、第３電流方向に流れる第３素子電流Ｉ３により生成される第３磁束が、第４電流方向に流れる第４素子電流Ｉ４により生成される第４磁束を相殺されることとなり、相互インダクタンスを大きく低減することができる。
　このように、フルブリッジ回路である半導体モジュールＭＦ１においても、寄生インダクタンスを低減することができる。そして、寄生インダクタンスの低減により、電圧・電流サージが大幅に低減可能である。
　なお、半導体モジュールＭＦ１においても、既述の図１Ｃの例に示す調整配線を適用して、相互インダクタンスを低減するようにしてもよい。
　以上のように、本実施の形態に係る半導体モジュールによれば、寄生インダクタンスを低減させることができる。
　特に、半導体モジュール内の既存の電流を用いて寄生インダクタンスを大幅に低減可能となる。そして、この寄生インダクタンスの低減により、半導体モジュールの電圧・電流サージが大幅に低減可能となる。これにより、小型化を維持しつつ、複数素子を実装した状態で大幅なサージ低減が可能となる。
第２の実施形態
　本第２の実施形態では、スタック構造を有する半導体モジュールの構成の一例について説明する。この第２の実施形態は、例えば、既述の図４に示すフルブリッジ回路を有する半導体モジュールＭＦ１が適用される。なお、本実施形態では、第１から第４電子素子がスイッチ素子（ＭＯＳＦＥＴ）である場合について説明するが、バイポーラトランジスタや他のトランジスタ等のスイッチ素子であっても同様に説明される。さらに、第１から第４の電子素子は、ダイオード等の整流素子であってもよい。
　ここで、図５Ａは、第２の実施形態に係るスタック構造を有する半導体モジュールの構成の一例を示す平面図である。また、図５Ｂは、図５Ａに示す半導体モジュールの構成の一例を示す斜視図である。また、図６Ａ～図１１Ａは、図５Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。また、図６Ｂ～図１１Ｂは、図５Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
　なお、図５Ａ、図５Ｂにおいて、第２の配線基板Ｂ２が透けており、その下側が見えるようになっている。また、図５Ａ、図５Ｂにおいては、便宜上、第１から第４素子電流Ｉ１～Ｉ４は、半導体モジュールＭＦ１の外側に表記している。また、図５Ａ、図５Ｂにおいて、図４と同じ符号は、第１の実施形態と同様の構成を示す。
　例えば、スタック構造を有する半導体モジュールＭＦ１は、図５Ａ～図１１Ａ、図５Ｂ～図１１Ｂに示すように、第１配線基板Ｂ１と、第１電子素子Ｔ１と、第２電子素子Ｔ２と、第２接続配線層ＳＣ２と、第３電子素子Ｔ３と、第４電子素子Ｔ４と、第２配線基板Ｂ２と、端子ＴＥと、を備える。
　第１配線基板Ｂ１は、各端子や配線と電気的に接続するための配線パターン（電極）Ｂ１ａや導体層Ｂ１ｂが設けられている（図５Ａ、図５Ｂ、図６Ａ、図６Ｂ）。
　また、第１電子素子Ｔ１は、第１配線基板Ｂ１の上方に配置されている（図５Ａ、図５Ｂ、図７Ａ、図７Ｂ）。この第１電子素子Ｔ１は、一端（下側のドレイン）が第１配線基板Ｂ１に電気的に接続されている。
　この第１電子素子Ｔ１の一端（下側のドレイン）から他端（上側のソース）へ向かう第１電流方向に第１素子電流Ｉ１が流れるようになっている。
　また、第２電子素子Ｔ２は、第１配線基板Ｂ１の上方に、第１電子素子Ｔ１に近接して配置されている。この第２電子素子Ｔ２は、一端（下側のソース）が第１配線基板Ｂ１に電気的に接続されている（図５Ａ、図５Ｂ、図７Ａ、図７Ｂ）。
　この第２電子素子Ｔ２の他端（上側のドレイン）から一端（下側のソース）へ向かう第２電流方向に第２素子電流Ｉ２が流れるようになっている。
　また、第１接続配線層ＳＣ１は、第１電子素子Ｔ１の上方に設けられている（図５Ａ、図５Ｂ、図８Ａ、図８Ｂ）。この第１接続配線層ＳＣ１は、第１電子素子Ｔ１の他端（上側のソース）に電気的に接続されている。
　また、第２接続配線層ＳＣ２は、第２電子素子Ｔ２の上方に、第１接続配線層ＳＣ１に近接して設けられ、第２電子素子Ｔ２の他端（上側のドレイン）に電気的に接続されている（図５Ａ、図５Ｂ、図８Ａ、図８Ｂ）。
　また、第３電子素子Ｔ３は、第１接続配線層ＳＣ１の上方に設けられている（図５Ａ、図５Ｂ、図９Ａ、図９Ｂ）。この第３電子素子Ｔ３は、一端（下側のドレイン）が第１接続配線層ＳＣ１に電気的に接続されている。
　この第３電子素子Ｔ３の一端（下側のドレイン）から他端（上側のソース）へ向かう第３電流方向に第３素子電流Ｉ３が流れるようになっている。
　また、第４電子素子Ｔ４は、第２接続配線層ＳＣ２の上方に、第３電子素子Ｔ３に近接して設けられている（図５Ａ、図５Ｂ、図９Ａ、図９Ｂ）。この第４電子素子Ｔ４は、一端（下側のソース）が第２接続配線層ＳＣ２に電気的に接続されている。
　この第４電子素子Ｔ４の他端（上側のドレイン）から一端（下側のソース）へ向かう第４電流方向に第４素子電流Ｉ４が流れるようになっている。
　なお、図１０Ａ、図１０Ｂに示すように、第４電子素子Ｔ４の他端（上側のドレイン）には導体層Ｔ４ａが設けられている。
　なお、第１から第４電子素子Ｔ１～Ｔ４には、必要に応じて各端子や配線と電気的に接続するための配線や導体層が接続されている。
　また、第２配線基板Ｂ２は、第３電子素子Ｔ３及び第４電子素子Ｔ４の上方に設けられている（図５Ａ、図５Ｂ、図１１Ａ、図１１Ｂ）。そして、第２配線基板Ｂ２には、各端子や配線と電気的に接続するための配線パターンや導体層が設けられている。この第２配線基板Ｂ２は、第３電子素子Ｔ３の他端（上側のソース）及び第４電子素子Ｔ４の他端（上側のドレイン）に電気的に接続されている。
　なお、第１配線基板Ｂ１と第２配線基板Ｂ２との間には封止材（図示せず）が設けられる。
　ここで、以上のような構成を有する半導体モジュールＭＦ１の特性について説明する。
　既述のように、第１電子素子Ｔ１の一端（下側のドレイン）から他端（上側のソース）へ向かう第１電流方向に第１素子電流Ｉ１が流れる。また、第２電子素子Ｔ２の他端（上側のドレイン）から一端（下側のソース）へ向かう第２電流方向に第２素子電流Ｉ２が流れる。さらに、第３電子素子Ｔ３の一端（下側のドレイン）から他端（上側のソース）へ向かう第３電流方向に第３素子電流Ｉ３が流れる。また、第４電子素子Ｔ４の他端（上側のドレイン）から一端（下側のソース）へ向かう第４電流方向に第４素子電流Ｉ４が流れる。
　そして、第１及び第３電子素子Ｔ１、Ｔ３に流れる第１及び第３素子電流Ｉ１、Ｉ３により生成される磁束の少なくとも一部が、第２及び第４電子素子Ｔ２、Ｔ４に流れる第２及び第４の素子電流Ｉ２、Ｉ４により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている。
　すなわち、半導体モジュールＭＦ１では、スタックモジュール構造にし、半導体モジュールＭＦ１の小型化を維持しつつ、変面方向ではなく、立体構造において片方のアームに流れる電流に対して逆方向の電流が流れるように構成している。これにより、大幅に寄生インダクタンスを低減することができる。
　なお、このようなスタック構造の場合、複数個の構成でもノイズキャンセラー構造が容易となる。
　この半導体モジュールＭＦ１のその他の構成は、第１の実施形態に係る半導体モジュールと同様である。
　すなわち、本第２の実施形態に係る半導体モジュールによれば、寄生インダクタンスを低減させることができる。
　特に、半導体モジュール内の既存の電流を用いて寄生インダクタンスを大幅に低減可能となる。そして、この寄生インダクタンスの低減により、半導体モジュールの電圧・電流サージが大幅に低減可能となる。これにより、小型化を維持しつつ、複数素子を実装した状態で大幅なサージ低減が可能となる。
第３の実施形態
　本第３の実施形態では、スタック構造を有する半導体モジュールの構成の他の例について説明する。この第３の実施形態は、第２の実施形態と同様に、既述の図４に示すフルブリッジ回路を有する半導体モジュールＭＦ１が適用される。なお、本実施形態では、第１から第４電子素子がスイッチ素子（ＭＯＳＦＥＴ）である場合について説明するが、バイポーラトランジスタや他のトランジスタ等のスイッチ素子であっても同様に説明される。さらに、第１から第４の電子素子は、ダイオード等の整流素子であってもよい。
　ここで、図１２Ａは、第２の実施形態に係るスタック構造を有する半導体モジュールの構成の一例を示す平面図である。また、図１２Ｂは、図１２Ａに示す半導体モジュールの構成の一例を示す斜視図である。また、図１３Ａ～図１８Ａは、図１２Ａに示す半導体モジュールの各構成を説明するために展開した平面図である。また、図１３Ｂ～図１８Ｂは、図１２Ｂに示す半導体モジュールの各構成を説明するために展開した斜視図である。
　なお、図１２Ａ、図１２Ｂにおいて、第２の配線基板Ｂ２が透けており、その下側が見えるようになっている。また、図１２Ａ、図１２Ｂにおいては、便宜上、第１から第４素子電流Ｉ１～Ｉ４、調整電流ＬＡは、半導体モジュールＭＦ１の外側に表記している。また、図１２Ａ、図１２Ｂにおいて、図５Ａ、図５Ｂと同じ符号は、第２の実施形態と同様の構成を示す。
　例えば、スタック構造を有する半導体モジュールＭＦ１は、図１２Ａ～図１８Ａ、図１２Ｂ～図１８Ｂに示すように、第１配線基板Ｂ１と、第１電子素子Ｔ１と、第２電子素子Ｔ２と、第２接続配線層ＳＣ２と、第３電子素子Ｔ３と、第４電子素子Ｔ４と、第２配線基板Ｂ２と、端子ＴＥと、調整配線ＬＡと、を備える。
　ここで、第１配線基板Ｂ１は、各端子や配線と電気的に接続するための配線パターン（電極）Ｂ１ａや導体層Ｂ１ｂが設けられている（図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ）。
　また、第１電子素子Ｔ１は、第１配線基板Ｂ１の上方に配置されている（図１２Ａ、図１２Ｂ、図１４Ａ、図１４Ｂ）。この第１電子素子Ｔ１は、一端（下側のドレイン）が第１配線基板Ｂ１に電気的に接続されている。
　この第１電子素子Ｔ１の一端（下側のドレイン）から他端（上側のソース）へ向かう第１電流方向に第１素子電流Ｉ１が流れるようになっている。
　また、第２電子素子Ｔ２は、第１配線基板Ｂ１の上方に、第１電子素子Ｔ１に近接して配置されている。この第２電子素子Ｔ２は、一端（下側のドレイン）が第１配線基板Ｂ１に電気的に接続されている（図１２Ａ、図１２Ｂ、図１４Ａ、図１４Ｂ）。
　この第２電子素子Ｔ２の一端（下側のドレイン）から他端（上側のソース）へ向かう第２電流方向に第２素子電流Ｉ２が流れるようになっている。
　また、第１接続配線層ＳＣ１は、第１電子素子Ｔ１の上方に設けられている（図１２Ａ、図１２Ｂ、図１５Ａ、図１５Ｂ）。この第１接続配線層ＳＣ１は、第１電子素子Ｔ１の他端（上側のソース）に電気的に接続されている。
　また、第２接続配線層ＳＣ２は、第２電子素子Ｔ２の上方に、第１接続配線層ＳＣ１に近接して設けられ、第２電子素子Ｔ２の他端（上側のソース）に電気的に接続されている（図１２Ａ、図１２Ｂ、図１５Ａ、図１５Ｂ）。
　また、第３電子素子Ｔ３は、第１接続配線層ＳＣ１の上方に設けられている（図１２Ａ、図１２Ｂ、図１６Ａ、図１６Ｂ）。この第３電子素子Ｔ３は、一端（下側のドレイン）が第１接続配線層ＳＣ１に電気的に接続されている。
　この第３電子素子Ｔ３の一端（下側のドレイン）から他端（上側のソース）へ向かう第３電流方向に第３素子電流Ｉ３が流れるようになっている。
　また、第４電子素子Ｔ４は、第２接続配線層ＳＣ２の上方に、第３電子素子Ｔ３に近接して設けられている（図１２Ａ、図１２Ｂ、図１６Ａ、図１６Ｂ）。この第４電子素子Ｔ４は、一端（下側のドレイン）が第２接続配線層ＳＣ２に電気的に接続されている。
　この第４電子素子Ｔ４の一端（下側のドレイン）から他端（上側のソース）へ向かう第４電流方向に第４素子電流Ｉ４が流れるようになっている。
　なお、図１７Ａ、図１７Ｂに示すように、第３、第４電子素子Ｔ３、Ｔ４の他端（上側のソース）には導体層Ｔ３ａ、Ｔ４ａが設けられている。
　なお、第２の実施形態と同様に、第１から第４電子素子Ｔ１～Ｔ４には、必要に応じて各端子や配線と電気的に接続するための配線や導体層が接続されている。
　また、第２配線基板Ｂ２は、第３電子素子Ｔ３及び第４電子素子Ｔ４の上方に設けられている（図１２Ａ、図１２Ｂ、図１８Ａ、図１８Ｂ）。そして、第２配線基板Ｂ２には、各端子や配線と電気的に接続するための配線パターンや導体層が設けられている。この第２配線基板Ｂ２は、第３電子素子Ｔ３の他端（上側のソース）及び第４電子素子Ｔ４の他端（上側のソース）に電気的に接続されている。
　なお、第２の実施形態と同様に、第１配線基板Ｂ１と第２配線基板Ｂ２との間には封止材（図示せず）が設けられる。
　ここで、調整配線ＬＡは、半導体モジュールＭＦ１の無効領域において、第１配線基板Ｂ１と第２配線基板Ｂ２との間に延在して設けられている。 
　この調整配線ＬＡの第２配線基板Ｂ２から第１配線基板Ｂ１に向かう第５の電流方向（第１から第４電流方向とは逆方向）に、第１から第４素子電流Ｉ１～Ｉ４とは異なる調整電流ＬＡが流れるようになっている。
　この調整配線ＬＡは、第１及び第３電子素子Ｔ１、Ｔ３に近接して配置され、第１調整電流ＩＡが流れる第１調整配線ＬＡ１と、第２及び第４電子素子Ｔ２、Ｔ４に近接して配置され、第２調整電流ＩＡ２が流れる第２調整配線ＬＡ２と、を含む。
　そして、第１調整電流ＩＡを制御１により生成される磁束の少なくとも一部が、第１および第３素子電流Ｉ１、Ｉ３により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている。
　さらに、第２調整電流ＩＡ２により生成される磁束の少なくとも一部が、第２および第４素子電流Ｉ２、Ｉ４により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている。
　このように、調整電流ＩＡにより生成される磁束の少なくとも一部が、第１から第４素子電流Ｉ１～Ｉ４により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている。
　なお、この調整配線ＩＡは、半導体モジュールＭＦ１において第１配線基板Ｂ１と第２配線基板Ｂ２との間に延在する配線（例えば、電源に接続された配線等）のレイアウトを変更することで構成することが可能である。
　このように、半導体モジュールＭＦ１のスタックモジュール構造において、素子電流が流れる向きに対して、逆方向に電流を流す電流経路を無効領域に設けることでインダクタンスを相殺させ大幅なサージ低減を図ることができる。
　なお、この半導体モジュールＭＨ１のその他の構成・機能は、第２の実施形態に示す半導体モジュールと同様である。
　すなわち、本第３の実施形態に係る半導体モジュールによれば、第２の実施形態と同様に、寄生インダクタンスを低減させることができる。
　特に、半導体モジュール内の既存の電流を用いて寄生インダクタンスを大幅に低減可能となる。そして、この寄生インダクタンスの低減により、半導体モジュールの電圧・電流サージが大幅に低減可能となる。これにより、小型化を維持しつつ、複数素子を実装した状態で大幅なサージ低減が可能となる。
　以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
Ｍ１、ＭＨ１、ＭＦ１　半導体モジュール
Ｔ１　第１電子素子
Ｔ２　第２電子素子
Ｔ３　第３電子素子
Ｔ４　第４電子素子
Ｉ１　第１素子電流
Ｉ２　第２素子電流
Ｉ３　第３素子電流
Ｉ４　第４素子電流

Claims (15)

  1. 　一端が第１配線に接続され、他端が第２配線に接続され、前記第１配線から前記第２配線へ向かう第１電流方向に第１素子電流が流れる第１電子素子と、
    　一端が第３配線に接続され、他端が第４配線に接続され、前記第３配線から前記第４配線へ向かう第２電流方向に第２素子電流が流れる第２電子素子と、を備え、
    　前記第１電子素子と前記第２電子素子とは、前記第１電流方向に流れる前記第１素子電流により生成される第１磁束の少なくとも一部が、前記第２電流方向に流れる前記第２素子電流により生成される第２磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている
    　ことを特徴とする半導体モジュール。
  2. 　前記第１素子電流が流れる前記第１電流方向と前記第２素子電流が流れる前記第２電流方向とが平行であることを特徴とする請求項１に記載の半導体モジュール。
  3. 　前記第１素子電流の値と前記第２素子電流の値が同じであることを特徴とする請求項２に記載の半導体モジュール。
  4. 　前記第１素子電流および第２素子電流とは異なる調整電流が流れる調整配線をさらに備え、
    　前記調整配線は、前記調整配線に流れる前記調整電流により生成される磁束の少なくとも一部が、前記第１磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている
    　ことを特徴とする請求項１に記載の半導体モジュール。
  5. 　一端が第５配線に接続され、他端が第６配線に接続され、前記第５配線から前記第６配線へ向かう第３電流方向に第３素子電流が流れる第３電子素子と、
    　一端が第７配線に接続され、他端が第８配線に接続され、前記第７配線から前記第８配線へ向かう第４電流方向に第４素子電流が流れる第４電子素子と、をさらに備え、
    　前記第３電子素子と前記第４電子素子とは、前記第３電流方向に流れる前記第４素子電流により生成される第３磁束の少なくとも一部が、前記第４電流方向に流れる前記第４素子電流により生成される第４磁束の少なくとも一部を打ち消して、相互インダクタンスが低減すように、配置されている
    　ことを特徴とする請求項１に記載の半導体モジュール。
  6. 　前記第３素子電流が流れる前記第３電流方向と前記第４素子電流が流れる前記第４電流方向とが平行であることを特徴とする請求項５に記載の半導体モジュール。
  7. 　前記第３素子電流の値と前記第４素子電流の値が同じであることを特徴とする請求項　６に記載の半導体モジュール。
  8. 　前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、
    　前記第２電子素子は、一端が第２出力端子に接続され、他端が第２電源端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、
    　前記第３電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続された第３スイッチ素子であり、
    　前記第４電子素子は、一端が前記第１電源端子に接続され、他端が前記第２出力端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、
    　前記第１スイッチ素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される
    　ことを特徴とする請求項５に記載の半導体モジュール。
  9. 　前記第１電子素子は、一端が第１電源端子に接続され、他端が第１出力端子に接続された第１スイッチ素子であり、
    　前記第２電子素子は、一端が前記第１電源端子に接続され、他端が前記第１出力端子に接続され、前記第１スイッチ素子と同期してオン又はオフに制御される第２スイッチ素子であり、
    　前記第３電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続された第３スイッチ素子であり、
    　前記第４電子素子は、一端が前記第１出力端子に接続され、他端が前記第２電源端子に接続され、前記第３スイッチ素子と同期してオン又はオフに制御される第４スイッチ素子であり、
    　前記第１スイッチ素子と前記第３スイッチ素子とは、相補的にオン又はオフするように制御される
    　ことを特徴とする請求項５に記載の半導体モジュール。
  10. 　第１配線基板と、
    　前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、
    　前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、
    　前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、
    　前記第２電子素子Ｔ２の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子Ｔ２の他端に電気的に接続された第２接続配線層と、
    　第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された前記第３電子素子と、
    　前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された前記第４電子素子と、
    　第３電子素子及び第４電子素子の上方に設けられ、第３電子素子の他端及び第４電子素子の他端に電気的に接続された第２配線基板と、を備え、
    　前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、
    　前記第２電子素子の他端から一端へ向かう第２電流方向に第２素子電流が流れ、
    　前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、
    　前記第４電子素子の他端から一端へ向かう第４電流方向に第４素子電流が流れ、 
    　前記第１及び第３素子電流により生成される磁束の少なくとも一部が、前記第２及び第４の素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
    　ことを特徴とする半導体モジュール。
  11. 　第１配線基板と、
    　前記第１配線基板の上方に配置され、一端が前記第１配線基板に電気的に接続された第１電子素子と、
    　前記第１電子素子の上方に設けられ、前記第１電子素子の他端に電気的に接続された第１接続配線層と、
    　前記第１配線基板の上方に、前記第１電子素子に近接して配置され、一端が前記第１配線基板に電気的に接続された第２電子素子と、
    　前記第２電子素子の上方に、前記第１接続配線層に近接して設けられ、前記第２電子素子の他端に電気的に接続された第２接続配線層と、
    　前記第１接続配線層の上方に設けられ、一端が前記第１接続配線層に電気的に接続された前記第３電子素子と、
    　前記第２接続配線層の上方に、前記第３電子素子に近接して設けられ、一端が前記第２接続配線層に電気的に接続された前記第４電子素子と、
    　前記第３電子素子及び前記第４電子素子の上方に設けられた第２配線基板と、
    　前記第１配線基板と前記第２配線基板との間に延在して設けられた調整配線と、を備え、
    　前記第１電子素子の一端から他端へ向かう第１電流方向に第１素子電流が流れ、
    　前記第２電子素子の一端から他端へ向かう第２電流方向に第２素子電流が流れ、
    　前記第３電子素子の一端から他端へ向かう第３電流方向に第３素子電流が流れ、
    　前記第４電子素子の一端から他端へ向かう第４電流方向に第４素子電流が流れ、 
    　前記調整配線の前記第２配線基板から前記第１配線基板に向かう第５の電流方向に、前記第１から第４素子電流とは異なる調整電流が流れ、
    　前記調整電流により生成される磁束の少なくとも一部が、前記第１から第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
    　ことを特徴とする半導体モジュール。
  12. 　前記調整配線は、前記第１及び第３電子素子に近接して配置され、第１調整電流が流れる第１調整配線と、前記第２及び第４電子素子に近接して配置され、第２調整電流が流れる第２調整配線と、を含み、
    　前記第１調整電流により生成される磁束の少なくとも一部が、前記第１および第３素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっており、
    　前記第２調整電流により生成される磁束の少なくとも一部が、前記第２および第４素子電流により生成される磁束の少なくとも一部を打ち消して、相互インダクタンスが低減されるようになっている
    　ことを特徴とする請求項１１に記載の半導体モジュール。
  13. 　前記第１電子素子は、スイッチ素子又は整流素子であり、
    　前記第２電子素子は、スイッチ素子又は整流素子であることを特徴とする請求項１に記載の半導体モジュール。
  14. 　前記スイッチ素子は、トランジスタであることを特徴とする請求項１３に記載の半導体モジュール。
  15. 　前記整流素子は、ダイオードであることを特徴とする請求項１３に記載の半導体モジュール。
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