WO2017217250A1 - パワーコンバータユニット - Google Patents

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WO2017217250A1
WO2017217250A1 PCT/JP2017/020542 JP2017020542W WO2017217250A1 WO 2017217250 A1 WO2017217250 A1 WO 2017217250A1 JP 2017020542 W JP2017020542 W JP 2017020542W WO 2017217250 A1 WO2017217250 A1 WO 2017217250A1
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WO
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operation clock
power converter
clock generation
power conversion
unit
Prior art date
Application number
PCT/JP2017/020542
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English (en)
French (fr)
Inventor
和則 津田
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Definitions

  • the present invention relates to a power converter unit in which two power conversion units are connected in cascade.
  • Patent Document 1 discloses a power supply device capable of realizing an n-phase multiphase power supply operation.
  • the power supply device described in Patent Document 1 has a plurality of semiconductor devices.
  • the plurality of semiconductor devices are controlled to switch while maintaining an n-phase phase difference.
  • Patent Document 1 when a timing signal is generated for each semiconductor device in order to drive a plurality of semiconductor devices at a phase and frequency required for them, a plurality of signals having different phases and frequencies are generated. Since it will come and go, it is not preferable from the viewpoint of noise. Further, when providing filters for noise countermeasures, it is necessary to provide as many filters as the number of semiconductor devices, which may increase costs. Furthermore, if the frequency is different, a driver is required for each frequency, so that current consumption increases and loss also increases.
  • an object of the present invention is to provide a power converter unit that suppresses noise without causing signals having different frequencies to travel.
  • a power converter unit generates a reference clock and a first power conversion unit, a second power conversion unit cascaded to the first power conversion unit and operating at a different frequency from the first power conversion unit
  • a first operation clock generating unit configured to generate an operation clock based on the reference clock generated by the reference clock generating unit, and the first power conversion unit
  • Power conversion is performed based on an operation clock generated by the clock generation unit
  • the second power conversion unit includes a second operation clock generation unit that generates an operation clock based on the reference clock generated by the reference clock generation unit. The power conversion is performed based on the operation clock generated by the second operation clock generation unit.
  • the operation clock of the first power conversion unit and the operation clock of the second power conversion unit are each generated from a common reference clock. That is, there is only one clock signal transmitted between the reference clock generation unit and the first power conversion unit and the second power conversion unit. For this reason, generation
  • the first power conversion unit includes a plurality of capacitors and a plurality of switching elements, and a capacitance that steps up and down a voltage by switching states of the plurality of switching elements to charge and discharge electric charges to the plurality of capacitors.
  • the second power conversion unit includes an inductor and a switching element, and switches the state of the switching element to discharge and discharge the energy to the inductor.
  • the second operation clock generation unit may generate an operation clock having a frequency higher than that of the first operation clock generation unit.
  • the power converter unit can be applied to high power applications. Further, by increasing the drive frequency of the inductive power converter, the capacitive power converter can be operated as an equivalent constant current source. As a result, the peak of the output current from the capacitive converter can be suppressed, and the loss of power transmission from the capacitive power converter to the inductive power converter can be suppressed. Note that the capacitive power converter may perform only one of step-up or step-down, or may perform both.
  • the first operation clock generation unit or the second operation clock generation unit may generate an operation clock having a higher frequency than the reference clock.
  • the first operation clock generation unit generates an operation clock by changing the frequency and phase of the reference clock based on a first parameter
  • the second operation clock generation unit generates the operation clock based on a second parameter.
  • the operation clock may be generated by changing the frequency and phase of the reference clock.
  • the first parameter and the second parameter include a frequency multiplication value, an operation start timing counter, and a frequency division value.
  • the first power conversion unit includes a plurality of first power converters connected in parallel, and the plurality of first power converters performs power conversion based on an operation clock generated by the first operation clock generation unit.
  • the structure which performs may be sufficient.
  • the first power conversion unit includes a plurality of the first operation clock generation units, and each of the plurality of first power converters includes the first operation clock generation unit, and includes a plurality of the first operation clock generation units.
  • the units may be configured to generate operation clocks having different phases.
  • a plurality of first power converters can be multiphase controlled with one reference clock.
  • the drive frequency of the first power converter can be improved in a pseudo manner, and the output ripple can be reduced.
  • the second power conversion unit includes a plurality of second power converters connected in parallel, and the plurality of second power converters performs power conversion based on an operation clock generated by the second operation clock generation unit.
  • the structure which performs may be sufficient.
  • the second power conversion unit includes a plurality of the second operation clock generation units, and each of the plurality of second power converters includes the second operation clock generation unit, and includes a plurality of the second operation clock generation units.
  • the units may be configured to generate operation clocks having different phases.
  • a plurality of second power converters can be multiphase controlled with one reference clock.
  • the drive frequency of the second power converter can be improved in a pseudo manner, and the output ripple can be reduced.
  • the reference clock generation unit may be provided in the first power conversion unit or the second power conversion unit.
  • FIG. 1 is a block diagram of a power converter unit according to the first embodiment.
  • 2A and 2B are circuit diagrams of the capacitive power converter, and are diagrams for explaining switching control in the capacitive power converter.
  • FIG. 3 is a circuit diagram of the inductive power converter.
  • FIG. 4 is a block diagram of the operation clock generation unit.
  • FIG. 5 is a diagram illustrating setting parameters of each operation clock generation unit and generated operation clocks.
  • FIG. 6 is a timing chart of the reference clock and the operation clock.
  • FIG. 7 is a block diagram of a power converter unit according to the second embodiment.
  • FIG. 8 is a block diagram of a power converter unit according to the third embodiment.
  • FIG. 1 is a block diagram of a power converter unit 1 according to the first embodiment.
  • the power converter unit 1 includes a capacitive power conversion unit 10, an inductive power conversion unit 20, and a reference clock output unit 30.
  • the capacitive power conversion unit 10 and the inductive power conversion unit 20 are connected in cascade so that the capacitive power conversion unit 10 is on the input side.
  • the capacitive power conversion unit 10 steps down a voltage input from a DC power supply (not shown) and outputs the voltage to the inductive power conversion unit 20.
  • Inductive power conversion unit 20 further reduces the voltage stepped down by capacitive power conversion unit 10 and outputs the voltage to a load (not shown).
  • the capacitive power converter 10 includes a capacitive power converter 11, a capacitive power converter 12, and a capacitive power converter 13.
  • the capacitive power converter 11, the capacitive power converter 12, and the capacitive power converter 13 are connected in parallel.
  • Each of the capacitive power converters 11, 12, and 13 is a switched capacitor (also referred to as a charge pump circuit), for example, and steps down the input voltage by switching the state of the switching element to charge / discharge the capacitor.
  • the capacitive power conversion unit 10 is an example of the “first power conversion unit” according to the present invention.
  • the capacitive power converters 11, 12, and 13 are examples of the “first power converter” according to the present invention.
  • FIG. 2A and 2B are circuit diagrams of the capacitive power converter 11, and are diagrams for explaining switching control in the capacitive power converter 11.
  • Capacitive power converter 11 has a pair of input terminal In11 and input terminal In12, and a pair of output terminal Out11 and output terminal Out12. In the present embodiment, description will be made assuming that the input terminal In12 and the output terminal Out12 are circuit grounds.
  • the capacitive power converter 11 includes a switching element S11, a switching element S12, a switching element S13, a switching element S14, a switching element S15, a switching element S16, a switching element S17, a capacitor C11, and a capacitor C12. And a capacitor C13.
  • Switching element S11 and switching element S12 are connected in series between input terminal In11 and output terminal Out11.
  • a series circuit of the capacitor C11 and the switching element S14 is connected between the connection point of the switching element S11 and the switching element S12 and the ground.
  • a series circuit of a switching element S16, a capacitor C12, and a switching element S15 is connected between the output terminal Out11 and the ground.
  • the switching element S13 is connected between the connection point between the capacitor C11 and the switching element S14 and the connection point between the switching element S16 and the capacitor C12.
  • the switching element S17 is connected between the connection point between the capacitor C12 and the switching element S15 and the output terminal Out11.
  • the capacitor C13 is connected between the output terminal Out11 and the output terminal Out12.
  • the switching element S11, the switching element S13, and the switching element S17 are turned on, the switching element S12, the switching element S14, the switching element S15, and the switching element Element S16 is turned off.
  • a series circuit of a capacitor C11, a capacitor C12, and a capacitor C13 is connected to the input terminal In11.
  • the capacitor C11, the capacitor C12, and the capacitor C13 are each charged with a voltage of 1.0V.
  • the switching element S11, the switching element S13, and the switching element S17 are turned off, and the switching element S12, the switching element S14, and the switching element S15 are turned off.
  • the switching element S16 is turned on.
  • the output terminal Out11 has a configuration in which a capacitor C11, a capacitor C12, and a capacitor C13 are connected in parallel.
  • the capacitor C11, the capacitor C12, and the capacitor C13 are each charged with a voltage of 1.0 V, a voltage V2 of 1.0 V is output from the output terminal Out11 and the output terminal Out12.
  • the input voltage V1 is stepped down to the voltage V2 by alternately switching between the state of FIG. 2 (A) and the state of FIG. 2 (B).
  • the structure of the capacitive power converter 11 is not limited to the structure of this embodiment, It can change suitably. In the following description, the capacitive power converter 11 is configured to step down, but may be configured to step up.
  • the 1 has an inductive power converter 21 and an inductive power converter 22.
  • the inductive power converter 20 shown in FIG. Inductive power converter 21 and inductive power converter 22 are connected in parallel.
  • Each of the inductive power converters 21 and 22 is a step-down converter, and steps down the output voltage from the capacitive power conversion unit 10 by switching the state of the switching element and discharging the energy to the inductor.
  • FIG. 3 is a circuit diagram of the inductive power converter 21. Since the inductive power converter 22 has the same circuit configuration as that of the inductive power converter 21, the inductive power converter 21 will be described as an example in FIG.
  • the inductive power converter 21 has a pair of input terminal In21 and input terminal In22, and a pair of output terminal Out21 and output terminal Out22.
  • the input terminal In21 is connected to the output terminal Out11 of the capacitive power converter 11.
  • the output terminal Out21 is connected to the output terminal Out12 of the capacitive power converter 11.
  • description will be made assuming that the input terminal In22 and the output terminal Out22 are circuit grounds.
  • Switching element Q11, switching element Q12, inductor L1, capacitor C3, and driver Drv The switching element Q11 is a p-type MOS-FET.
  • the switching element Q12 is an n-type MOS-FET.
  • Driver Drv controls switching between switching element Q11 and switching element Q12.
  • Inductive power converter 20 turns on and off switching element Q11 and switching element Q12 to step down the input voltage.
  • the switching element Q11 and the switching element Q12 are not limited to FETs, and can be changed as appropriate.
  • the inductive power conversion unit 20 is an example of the “second power conversion unit” according to the present invention.
  • Inductive power converters 21 and 22 are examples of the “second power converter” according to the present invention.
  • the power converter unit 1 can respond to a high power demand and can adapt to a heavy load.
  • the capacitive power converter 11 has an operation clock generation unit 111.
  • the capacitive power converter 12 has an operation clock generator 121.
  • the capacitive power converter 13 has an operation clock generator 131.
  • the inductive power converter 21 has an operation clock generator 211.
  • the inductive power converter 22 has an operation clock generation unit 221.
  • the operation clock generation units 111, 121, and 131 are examples of the “first operation clock generation unit” according to the present invention.
  • the operation clock generation units 211 and 221 are examples of the “second operation clock generation unit” according to the present invention.
  • the operation clock is input from the reference clock output unit 30 to each of the operation clock generation units 111, 121, 131, 211, and 221.
  • the reference clock output unit 30 generates and outputs an operation clock.
  • Each of the operation clock generation units 111, 121, 131, 211, and 221 changes the frequency and phase of the operation clock from the reference clock output unit 30 to generate an operation clock.
  • the capacitive power converters 11, 12, 13 and the inductive power converters 21, 22 perform power conversion based on the generated operation clocks, respectively. That is, the operation clock output from the reference clock output unit 30 is a common operation clock used for driving the capacitive power conversion unit 10 and the inductive power conversion unit 20.
  • the operation clock output from the reference clock output unit 30 is referred to as a reference clock.
  • the reference clock output unit 30 is an example of the “reference clock generation unit” according to the present invention.
  • FIG. 4 is a block diagram of the operation clock generation unit 111. Since each of the operation clock generation units 111, 121, 131, 211, and 221 has the same configuration, the operation clock generation unit 111 will be described as an example in FIG. Here, the same configuration is not limited to the same circuit configuration. If the algorithm is the same even if the circuit configuration is different, it means that the configuration is the same.
  • the operation clock generation unit 111 includes a frequency multiplier 40 and a counter divider 41.
  • the frequency multiplier 40 outputs a signal having a frequency (F * K) of a frequency (F) multiplied by a reference clock frequency (F) input from the reference clock output unit 30.
  • the frequency multiplier 40 is, for example, a PLL (Phase Locked Loop) circuit, and includes a phase comparator 40A, a low-pass filter 40B, a voltage controlled oscillator 40C, and a frequency divider 40D.
  • PLL Phase Locked Loop
  • the voltage controlled oscillator 40C is a variable frequency oscillator that can control the oscillation frequency by an input DC signal.
  • the frequency divider 40D divides the frequency of the voltage controlled oscillator 40C by 1 / K and inputs it to the phase comparator 40A.
  • the phase comparator 40A compares the reference clock input from the reference clock output unit 30 with the phase of the output signal of the voltage controlled oscillator 40C. If the phase of the output signal of the voltage controlled oscillator 40C is advanced, the phase of the voltage controlled oscillator 40C is lowered to delay the phase. If the phase of the output signal of voltage controlled oscillator 40C is delayed, the frequency of voltage controlled oscillator 40C is increased to advance the phase.
  • the low-pass filter 40B averages the signal including the ripple from the phase comparator 40A, and outputs a DC signal with few AC components to the voltage controlled oscillator 40C.
  • the counter frequency divider 41 includes a counter that determines a phase with reference to a reference clock, and a frequency divider.
  • the counter divider 41 divides the frequency (F * K) signal obtained by multiplying (K) the frequency (F) by the frequency multiplier 40 by the division ratio (N).
  • FIG. 5 is a diagram showing the setting parameters of the operation clock generation units 111, 121, 131, 2111, and 221 and the operation clocks to be generated.
  • FIG. 6 is a timing chart of the reference clock and the operation clock. The frequency of the reference clock is 10 kHz.
  • the intermediate clock shown in FIG. 6 is a signal obtained by multiplying (K) the frequency of the reference clock by the frequency multiplier included in each of the operation clock generators 111, 121, 131, 211, and 221.
  • K 12 is set in each of the operation clock generation units 111, 121, 131, 211, and 221. Therefore, the frequency of the intermediate clock is 12 times the frequency of the reference clock (120 kHz).
  • the frequency multiplication value K, the operation start timing counter M, and the frequency division value N are set in each of the operation clock generators 111, 121, 131, 211, and 221.
  • the frequency multiplication value K is used in a frequency multiplier.
  • the operation start timing counter M and the frequency division value N are used in the counter divider. These parameters K, M, and N may be stored in advance in a memory or the like, or may be appropriately input from the outside.
  • the parameters K, M, and N set in the operation clock generation units 111, 121, and 131 are examples of the “first parameter” according to the present invention.
  • the parameters K, M, and N set in the operation clock generation units 211 and 221 are examples of the “second parameter” according to the present invention.
  • the clock generators 111, 121, and 131 each generate an operation clock having the same frequency.
  • the operation clock generated by each of the operation clock generation units 111, 121, and 131 has a higher frequency than the reference clock. For this reason, harmonic signals are not transmitted from the reference clock output unit 30 to the capacitive power converters 11, 12, and 13, and harmonic noise is suppressed. Further, since the high-frequency operation clocks can be generated by the capacitive power converters 11, 12, and 13, a circuit for generating a high-frequency clock signal outside is not required, and the cost can be reduced.
  • the operation clock generation units 111, 121, and 131 generate operation clocks having phases different by 120 °.
  • the operation clocks generated by the operation clock generation units 111, 121, and 131 have the same frequency. That is, the capacitive power converters 11, 12, and 13 that perform power conversion based on the generated operation clock are multi-phase driven.
  • the operation clock generated by each of the operation clock generation units 211 and 222 has a higher frequency than the reference clock. For this reason, a harmonic signal is not transmitted from the reference clock output unit 30 to the inductive power converters 21 and 22, and noise is suppressed. Since the inductive power converters 21 and 22 can generate a high-frequency operation clock, an external circuit for generating a high-frequency clock signal is not necessary, and the cost can be reduced.
  • the operation clock generated by the operation clock generation unit 221 rises at the falling edge (Negative ⁇ ⁇ ⁇ ⁇ Edge) of the second intermediate clock pulse counted from the rising edge of the reference clock.
  • the phase difference between the operation clocks generated by the operation clock generation unit 211 and the operation clock generation unit 221 is 180 deg.
  • the operation clock generation units 211 and 221 generate operation clocks whose phases are different by 180 °.
  • the operation clocks generated by the operation clock generation units 211 and 221 have the same frequency. That is, the inductive power converters 21 and 22 that perform power conversion based on the generated operation clock are interleaved.
  • the power converter unit 1 can generate a plurality of operation clocks having different frequencies and phases from one reference clock by appropriately setting the values of the parameters K, M, and N. That is, there is only one clock signal (reference clock) to be transmitted between the reference clock output unit 30, the capacitive power converters 11, 12, 13 and the inductive power converters 21, 22. And when changing a frequency or a phase suitably, it is sufficient to set appropriate parameters K, M, and N in the capacitive power converters 11, 12, 13 and the inductive power converters 21, 22, respectively.
  • the power conversion of the power converter unit 1 can be adjusted. In addition, the number of capacitive power converters and inductive power converters can be easily changed. Note that one or more items of the parameters K, M, and N are fixed in advance.
  • the parameters K, M, and N are variable depending on the program.
  • the second embodiment is different from the first embodiment in that the reference clock output unit is provided in one inductive power converter.
  • FIG. 7 is a block diagram of the power converter unit 2 according to the second embodiment.
  • the power converter unit 2 includes a capacitive power conversion unit 10 and an inductive power conversion unit 20A.
  • the inductive power conversion unit 20 ⁇ / b> A includes an inductive power converter 21 ⁇ / b> A and an inductive power converter 22.
  • the inductive power converter 21 ⁇ / b> A has a reference clock output unit 30.
  • the reference clock output unit 30 outputs a reference clock to each of the operation clock generation units 111, 121, 131, 211, and 221.
  • reference clock output unit 30 may be provided in the capacitive power converters 11, 12, 13 or the inductive power converter 22.
  • the third embodiment is different from the first embodiment in that a plurality of inductive power converters connected in parallel are formed as one unit.
  • FIG. 8 is a block diagram of the power converter unit 3 according to the third embodiment.
  • the power converter unit 3 includes a capacitive power conversion unit 10 and an inductive power conversion unit 20B.
  • the capacitive power conversion unit 10 is the same as that in the first embodiment. In FIG. 8, the operation clock generators included in the capacitive power converters 11, 12, and 13 of the capacitive power converter 10 are not shown.
  • the inductive power conversion unit 20B includes an inductive power conversion unit 21B and an inductive power conversion unit 22B. Inductive power conversion unit 21B and inductive power conversion unit 22B are connected in parallel.
  • the inductive power conversion unit 21B includes a power converter 21B1 and a power converter 21B2 that are connected in parallel, and an operation clock generation unit 211.
  • the power converters 21B1 and 21B2 have the same configuration as the inductive power converters 21 and 22 of the first embodiment.
  • the operation clock generation unit 211 generates operation clocks having the same frequency and a phase difference of 180 °.
  • the power converters 21B1 and 21B2 perform power conversion based on operation clocks having different phases. As a result, the power converter 21B1 and the power converter 21B2 output voltages that are 180 degrees out of phase.
  • the inductive power conversion unit 22B includes a power converter 22B1 and a power converter 22B2 that are connected in parallel, and an operation clock generation unit 221.
  • the power converters 22B1 and 22B2 have the same configuration as the inductive power converters 21 and 22 of the first embodiment.
  • the operation clock generation unit 221 generates two operation clocks having the same frequency and differing in phase by 90 ° from the two operation clocks generated by the operation clock generation unit 211.
  • the power converters 22B1 and 22B2 perform power conversion based on operation clocks having different phases. As a result, voltages having a phase difference of 180 ° are output from the power converter 22B1 and the power converter 22B2.
  • the power converters 21B1, 21B2, 22B1, and 22B2 perform multi-phase driving that performs power conversion based on operation clocks whose phases are different from each other by 90 °.
  • a plurality of power converters 21B1 and 21B2 are provided in one inductive power conversion unit 21B, and they are driven with different phases.
  • a plurality of power converters 22B1 and 22B2 are provided in one inductive power conversion unit 22B, and they are driven with different phases. Even if the number of power converters driven at different phases increases, only one reference clock is transmitted. In the inductive power conversion unit, since it is not necessary to consider the transmission distance of the reference clock, noise radiation can be prevented.
  • the capacitive power conversion unit 10 has a plurality of capacitive power conversion units including power converters connected in parallel, and is connected in parallel, like the inductive power conversion unit 20B. Also good.
  • the power converter unit that steps down is described.
  • the power converter unit may be configured for boosting.
  • the power converter unit for boosting has a capacitive power conversion unit 10 and an inductive property so that the inductive power conversion unit 20 is on the input side and the capacitive power conversion unit 10 is on the output side.
  • the power conversion unit 20 is connected in series.
  • the operation clock generators 111, 121, 131, 211, and 221 generate an operation clock higher than the reference clock, but an operation clock having a frequency lower than that of the reference clock. It may be generated.
  • the frequency multiplication value K may be decreased or the frequency division value N may be increased.
  • the reference clock is 100 kHz
  • the description has been made with one input voltage and one output voltage for simplification, but a plurality of input / output ports may be provided.
  • Inductive power converter 22B ... Inductive power conversion Units 22B1, 22B2 ... Power converter 30 ... Reference Lock output unit 40 ... frequency multiplier 40A ... phase comparator 40B ... low pass filter 40C ... voltage controlled oscillator 40D ... frequency divider 41 ... counter dividers 111, 121, 131 ... operation clock generation units 211,221 ... operation clock generation Part

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

パワーコンバータユニット（１）は、容量性電力変換部（１０）と、誘導性電力変換部（２０）と、基準クロック出力部（３０）とを備える。容量性電力変換部（１０）及び誘導性電力変換部（２０）は、基準クロック出力部（３０）が生成する基準クロックに基づき、動作クロックを生成する動作クロック生成部（１１１，１２１，１３１）を有し、動作クロック生成部（１１１，１２１，１３１，２１１，２２１）が生成する動作クロックに基づいて電力変換を行う。この構成により、周波数が異なる信号を往来させずに、ノイズを抑制する。

Description

パワーコンバータユニット
　本発明は、２つの電力変換部が縦続接続されてなるパワーコンバータユニットに関する。
　大電力要求に対応するために、マルチフェーズＤＣ－ＤＣコンバータが用いられることがある。特許文献１には、ｎフェーズのマルチフェーズ電源動作を実現できる電源装置が開示されている。特許文献１に記載の電源装置は、複数の半導体デバイスを有している。そして、複数の半導体デバイスは、ｎフェーズの位相差を保って、スイッチングするように制御される。
特開２０１３－９４０５８号公報
　しかしながら、特許文献１に示されているように、複数の半導体デバイスをそれらに必要な位相及び周波数で駆動するために、半導体デバイスごとにタイミング信号を生成すると、位相及び周波数が異なる複数の信号が往来することになるため、ノイズの観点から好ましくない。また、ノイズ対策のためにフィルタを設ける場合には、半導体デバイスの数だけフィルタが必要であるため、コストアップを招くおそれがある。さらに、周波数が異なると、周波数毎にドライバを必要とするため、消費電流が高くなり、損失も増大する。
　そこで、本発明の目的は、周波数が異なる信号を往来させずに、ノイズを抑制するパワーコンバータユニットを提供することにある。
　本発明に係るパワーコンバータユニットは、第１電力変換部と、前記第１電力変換部に縦続接続され、前記第１電力変換部と異なる周波数で動作する第２電力変換部と、基準クロックを生成する基準クロック生成部と、を備え、前記第１電力変換部は、前記基準クロック生成部が生成する基準クロックに基づき、動作クロックを生成する第１動作クロック生成部を有し、前記第１動作クロック生成部が生成する動作クロックに基づいて電力変換を行い、前記第２電力変換部は、前記基準クロック生成部が生成する基準クロックに基づき、動作クロックを生成する第２動作クロック生成部を有し、前記第２動作クロック生成部が生成する動作クロックに基づいて電力変換を行うことを特徴とする。
　この構成では、第１電力変換部の動作クロックと、第２電力変換部の動作クロックは、それぞれ共通の基準クロックから生成される。つまり、基準クロック生成部と、第１電力変換部及び第２電力変換部との間を伝送するクロック信号は１つだけである。このため、周波数が異なる複数の信号が往来することに起因するノイズの発生を抑制できる。さらに、共通の基準クロックに基づき、第１電力変換部と、第１電力変換部に縦続接続された第２電力変換部を異なる周波数で動作させることができるので、コンバータユニット全体の制御が容易となる。
　前記第１電力変換部は、複数のキャパシタと、複数のスイッチング素子とを有し、前記複数のスイッチング素子の状態を切り替えて前記複数のキャパシタへの電荷を充放電することで電圧を昇降圧する容量性電力変換器を有し、前記第２電力変換部は、インダクタと、スイッチング素子とを有し、前記スイッチング素子の状態を切り替えて前記インダクタへのエネルギーを畜放電することで電圧を昇降圧する誘導性電力変換器を有し、前記第２動作クロック生成部は、前記第１動作クロック生成部よりも高い周波数の動作クロックを生成する構成でもよい。
　この構成では、パワーコンバータユニットを大電力用途に適用できる。さらに、誘導性電力変換器の駆動周波数を高くすることで、容量性電力変換器を等価的な定電流源として作用させることができる。この結果、容量性変換器からの出力電流のピークが抑えられ、容量性電力変換器から誘導性電力変換器への電力伝送の損失を抑制できる。なお、容量性電力変換器は、昇圧又は降圧の一方のみを行うものであってもよいし、両方を行うものであってもよい。
　前記第１動作クロック生成部、又は前記第２動作クロック生成部は、前記基準クロックよりも高い周波数の動作クロックを生成する構成でもよい。
　この構成では、第１電力変換部、又は第２電力変換部で高周波の動作クロックを生成することで、外部に高周波のクロック信号を出力する駆動回路が不要となり、消費電力の低減が図れる。
　前記第１動作クロック生成部は、第１パラメータに基づき、前記基準クロックの周波数と位相とを変更して、動作クロックを生成し、前記第２動作クロック生成部は、第２パラメータに基づき、前記基準クロックの周波数と位相とを変更して、動作クロックを生成する構成でもよい。
　前記第１パラメータ及び前記第２パラメータは、周波数逓倍値、動作開始タイミング用カウンタ、及び周波数分周値を含むことが好ましい。
　前記第１電力変換部は、並列接続される複数の第１電力変換器を有し、前記複数の第１電力変換器は、前記第１動作クロック生成部が生成する動作クロックに基づいて電力変換を行う構成でもよい。
　この構成では、第１電力変換器が複数でも、伝送する基準クロックは一つである。そして、第１電力変換器内では、基準クロックの伝送距離等を考慮しなくてもよく、ノイズの輻射を防止できる。
　前記第１電力変換部は、前記第１動作クロック生成部を複数有し、前記複数の第１電力変換器それぞれは、前記第１動作クロック生成部を有し、複数の前記第１動作クロック生成部は、それぞれ異なる位相の動作クロックを生成する構成でもよい。
　この構成では、一つの基準クロックで、複数の第１電力変換器をマルチフェーズ制御できる。第１電力変換部の駆動周波数を擬似的に向上させることが可能となり、出力リップルを低減させることができる。
　前記第２電力変換部は、並列接続される複数の第２電力変換器を有し、前記複数の第２電力変換器は、前記第２動作クロック生成部が生成する動作クロックに基づいて電力変換を行う構成でもよい。
　この構成では、第２電力変換器が複数でも、伝送する基準クロックは一つである。そして、第２電力変換器内では、基準クロックの伝送距離等を考慮しなくてもよく、ノイズの輻射を防止できる。
　前記第２電力変換部は、前記第２動作クロック生成部を複数有し、前記複数の第２電力変換器それぞれは、前記第２動作クロック生成部を有し、複数の前記第２動作クロック生成部は、それぞれ異なる位相の動作クロックを生成する構成でもよい。
　この構成では、一つの基準クロックで、複数の第２電力変換器をマルチフェーズ制御できる。第２電力変換部の駆動周波数を擬似的に向上させることが可能となり、出力リップルを低減させることができる。
　前記基準クロック生成部は、前記第１電力変換部又は前記第２電力変換部に設けられる構成でもよい。
　この構成では、基準クロック生成部を設けるスペースを別途確保する必要がなく、パワーコンバータユニットの省スペース化が図れる。
　本発明によれば、周波数が異なる複数の信号が往来することに起因するノイズの発生を抑制できる。
図１は、実施形態１に係るパワーコンバータユニットのブロック図である。 図２（Ａ）及び図２（Ｂ）は、容量性電力変換器の回路図であり、容量性電力変換器でのスイッチング制御を説明するための図である。 図３は、誘導性電力変換器の回路図である。 図４は、動作クロック生成部のブロック図である。 図５は、各動作クロック生成部の設定パラメータ及び生成される動作クロックを示す図である。 図６は、基準クロックと、動作クロックのタイミングチャートである。 図７は、実施形態２に係るパワーコンバータユニットのブロック図である。 図８は、実施形態３に係るパワーコンバータユニットのブロック図である。
（実施形態１）
　図１は、実施形態１に係るパワーコンバータユニット１のブロック図である。
　パワーコンバータユニット１は、容量性電力変換部１０と、誘導性電力変換部２０と、基準クロック出力部３０とを備える。容量性電力変換部１０と、誘導性電力変換部２０とは、容量性電力変換部１０が入力側となるように縦続接続される。容量性電力変換部１０は、不図示の直流電源から入力される電圧を降圧して、誘導性電力変換部２０へ出力する。誘導性電力変換部２０は、容量性電力変換部１０により降圧される電圧をさらに降圧し、不図示の負荷へ出力する。
　容量性電力変換部１０は、容量性電力変換器１１と、容量性電力変換器１２と、容量性電力変換器１３とを有する。容量性電力変換器１１と、容量性電力変換器１２と、容量性電力変換器１３は並列接続される。容量性電力変換器１１，１２，１３それぞれは、例えばスイッチトキャパシタ（チャージポンプ回路とも言う）であり、スイッチング素子の状態を切り替えてキャパシタを充放電させることで、入力電圧を降圧する。
　容量性電力変換部１０は、本発明に係る「第１電力変換部」の一例である。容量性電力変換器１１，１２，１３は、本発明に係る「第１電力変換器」の一例である。
　図２（Ａ）及び図２（Ｂ）は、容量性電力変換器１１の回路図であり、容量性電力変換器１１でのスイッチング制御を説明するための図である。容量性電力変換器１１，１２，１３それぞれは、同じ回路構成であるため、図２では、容量性電力変換器１１を例に挙げて説明する。
　容量性電力変換器１１は、一対の入力端子Ｉｎ１１及び入力端子Ｉｎ１２と、一対の出力端子Ｏｕｔ１１及び出力端子Ｏｕｔ１２と、を有する。本実施形態では、入力端子Ｉｎ１２及び出力端子Ｏｕｔ１２は回路グランドであるものとして説明する。
　容量性電力変換器１１は、スイッチング素子Ｓ１１と、スイッチング素子Ｓ１２と、スイッチング素子Ｓ１３と、スイッチング素子Ｓ１４と、スイッチング素子Ｓ１５と、スイッチング素子Ｓ１６と、スイッチング素子Ｓ１７と、キャパシタＣ１１と、キャパシタＣ１２と、キャパシタＣ１３とを有する。
　スイッチング素子Ｓ１１とスイッチング素子Ｓ１２とは、入力端子Ｉｎ１１と出力端子Ｏｕｔ１１との間で直列接続される。スイッチング素子Ｓ１１とスイッチング素子Ｓ１２との接続点と、グランドとの間には、キャパシタＣ１１とスイッチング素子Ｓ１４の直列回路が接続される。出力端子Ｏｕｔ１１とグランドとの間には、スイッチング素子Ｓ１６と、キャパシタＣ１２と、スイッチング素子Ｓ１５との直列回路が接続される。キャパシタＣ１１とスイッチング素子Ｓ１４との接続点と、スイッチング素子Ｓ１６とキャパシタＣ１２との接続点との間には、スイッチング素子Ｓ１３が接続される。また、キャパシタＣ１２とスイッチング素子Ｓ１５との接続点と、出力端子Ｏｕｔ１１との間には、スイッチング素子Ｓ１７が接続される。キャパシタＣ１３は、出力端子Ｏｕｔ１１と出力端子Ｏｕｔ１２との間に接続される。
　この構成において、容量性電力変換器１１は、３．０Ｖの入力電圧Ｖ１を、１．０Ｖの中間電圧Ｖ２に降圧する場合について考える。キャパシタＣ１１のキャパシタンスと、キャパシタＣ１２のキャパシタンスと、キャパシタＣ１３のキャパシタンスとがそれぞれ同じであるとする。
　第１状態では、図２（Ａ）に示すように、スイッチング素子Ｓ１１と、スイッチング素子Ｓ１３と、スイッチング素子Ｓ１７とがオンにされ、スイッチング素子Ｓ１２と、スイッチング素子Ｓ１４と、スイッチング素子Ｓ１５と、スイッチング素子Ｓ１６とがオフにされる。この場合、図２（Ａ）の矢印で示すように、入力端子Ｉｎ１１には、キャパシタＣ１１と、キャパシタＣ１２と、キャパシタＣ１３との直列回路が接続される構成となる。この場合には、入力電圧Ｖ１は３．０Ｖであるため、キャパシタＣ１１と、キャパシタＣ１２と、キャパシタＣ１３とには、それぞれ１．０Ｖの電圧が充電される。
　次に、第２状態では、図２（Ｂ）に示すように、スイッチング素子Ｓ１１と、スイッチング素子Ｓ１３と、スイッチング素子Ｓ１７とがオフにされ、スイッチング素子Ｓ１２と、スイッチング素子Ｓ１４と、スイッチング素子Ｓ１５と、スイッチング素子Ｓ１６とがオンにされる。この場合、図２（Ｂ）に示すように、出力端子Ｏｕｔ１１には、キャパシタＣ１１と、キャパシタＣ１２と、キャパシタＣ１３とがそれぞれ並列に接続される構成となる。この場合には、キャパシタＣ１１と、キャパシタＣ１２と、キャパシタＣ１３とにはそれぞれ１．０Ｖの電圧が充電されているため、出力端子Ｏｕｔ１１と出力端子Ｏｕｔ１２とからは１．０Ｖの電圧Ｖ２が出力される。
　このように、容量性電力変換器１１において、図２（Ａ）の状態と、図２（Ｂ）の状態とを交互に切り替えることによって、入力電圧Ｖ１は電圧Ｖ２に降圧される。なお、容量性電力変換器１１の構成は、本実施形態の構成に限定されず、適宜変更可能である。また、以下では、容量性電力変換器１１は降圧する構成について説明するが、昇圧する構成であってもよい。
　図１に示した誘導性電力変換部２０は、誘導性電力変換器２１と、誘導性電力変換器２２を有する。誘導性電力変換器２１と誘導性電力変換器２２は並列接続される。誘導性電力変換器２１，２２それぞれは、降圧コンバータであり、スイッチング素子の状態を切り替えて、インダクタへのエネルギーを畜放電することで、容量性電力変換部１０からの出力電圧を降圧する。
　図３は、誘導性電力変換器２１の回路図である。誘導性電力変換器２２は、誘導性電力変換器２１と回路構成が同じであるため、図３では、誘導性電力変換器２１を例に挙げて説明する。
　誘導性電力変換器２１は、一対の入力端子Ｉｎ２１及び入力端子Ｉｎ２２と、一対の出力端子Ｏｕｔ２１及び出力端子Ｏｕｔ２２とを有する。入力端子Ｉｎ２１は、容量性電力変換器１１の出力端子Ｏｕｔ１１に接続される。出力端子Ｏｕｔ２１は、容量性電力変換器１１の出力端子Ｏｕｔ１２に接続される。本実施形態では、入力端子Ｉｎ２２及び出力端子Ｏｕｔ２２は回路グランドであるものとして説明する。
　スイッチング素子Ｑ１１と、スイッチング素子Ｑ１２と、インダクタＬ１と、キャパシタＣ３と、ドライバＤｒｖとを有する。スイッチング素子Ｑ１１はｐ型ＭＯＳ－ＦＥＴである。スイッチング素子Ｑ１２はｎ型ＭＯＳ－ＦＥＴである。ドライバＤｒｖは、スイッチング素子Ｑ１１とスイッチング素子Ｑ１２とをスイッチング制御する。誘導性電力変換部２０は、スイッチング素子Ｑ１１と、スイッチング素子Ｑ１２とをオンオフして、入力電圧を降圧する。なお、スイッチング素子Ｑ１１及びスイッチング素子Ｑ１２はＦＥＴに限定されるものではなく、適宜変更可能である。
　誘導性電力変換部２０は、本発明に係る「第２電力変換部」の一例である。誘導性電力変換器２１，２２は、本発明に係る「第２電力変換器」の一例である。
　容量性電力変換部１０と誘導性電力変換部２０とを縦続接続することで、容量性電力変換器１１，１２，１３が要求される電流値は容量性電力変換部単体で用いる場合よりも小さくなり、電力供給能力の制約となっている物理的なキャパシタ容量の問題を解決できる。その結果、パワーコンバータユニット１は大電力要求に対応可能となり、重負荷に適応し得る。
　容量性電力変換器１１は動作クロック生成部１１１を有する。容量性電力変換器１２は動作クロック生成部１２１を有する。容量性電力変換器１３は動作クロック生成部１３１を有する。誘導性電力変換器２１は動作クロック生成部２１１を有する。誘導性電力変換器２２は動作クロック生成部２２１を有する。動作クロック生成部１１１，１２１，１３１は、本発明に係る「第１動作クロック生成部」の一例である。動作クロック生成部２１１，２２１は、本発明に係る「第２動作クロック生成部」の一例である。
　動作クロック生成部１１１，１２１，１３１，２１１，２２１それぞれには、基準クロック出力部３０から動作クロックが入力される。基準クロック出力部３０は、動作クロックを生成し、出力する。動作クロック生成部１１１，１２１，１３１，２１１，２２１それぞれは、基準クロック出力部３０からの動作クロックの周波数及び位相を変更して、動作クロックを生成する。容量性電力変換器１１，１２，１３及び誘導性電力変換器２１，２２は、それぞれ生成された動作クロックに基づいて電力変換を行う。つまり、基準クロック出力部３０が出力する動作クロックは、容量性電力変換部１０及び誘導性電力変換部２０それぞれの駆動に用いられる共通の動作クロックである。以下では、基準クロック出力部３０が出力する動作クロックは、基準クロックという。基準クロック出力部３０は、本発明に係る「基準クロック生成部」の一例である。
　図４は、動作クロック生成部１１１のブロック図である。なお、動作クロック生成部１１１，１２１，１３１，２１１，２２１それぞれは、同じ構成であるため、図４では、動作クロック生成部１１１を例に挙げて説明する。ここで、同じ構成とは回路構成が同じということに限定されない。回路構成が異なっていてもアルゴリズムが同じであれば、構成は同じであることを含む。
　動作クロック生成部１１１は、周波数逓倍器４０と、カウンタ分周器４１とを有する。
　周波数逓倍器４０は、基準クロック出力部３０から入力される基準クロックの周波数（Ｆ）の逓倍（Ｋ）の周波数（Ｆ*Ｋ）の信号を出力する。周波数逓倍器４０は、例えばＰＬＬ（Phase LockedLoop）回路であり、位相比較器４０Ａと、ローパスフィルタ４０Ｂと、電圧制御発振器４０Ｃと、分周器４０Ｄとを有する。
　電圧制御発振器４０Ｃは、入力される直流信号によって発振周波数を制御できる可変周波数発振器である。分周器４０Ｄは、電圧制御発振器４０Ｃの周波数を１／Ｋに分周し、位相比較器４０Ａに入力する。
　位相比較器４０Ａは、基準クロック出力部３０から入力される基準クロックと、電圧制御発振器４０Ｃの出力信号の位相とを比較する。電圧制御発振器４０Ｃの出力信号の位相が進んでいれば、電圧制御発振器４０Ｃの周波数を下げて位相を遅らせる。電圧制御発振器４０Ｃの出力信号の位相が遅れていれば、電圧制御発振器４０Ｃの周波数を上げて位相を進める。
　ローパスフィルタ４０Ｂは、位相比較器４０Ａからのリップルを含んだ信号を平均化し、交流成分の少ない直流信号を電圧制御発振器４０Ｃへ出力する。
　カウンタ分周器４１は、基準クロックを基準として、位相を決定するカウンタと、分周器とで構成される。カウンタ分周器４１は、周波数逓倍器４０により周波数（Ｆ）が逓倍（Ｋ）された周波数（Ｆ*Ｋ）の信号を、分周比（Ｎ）で分周する。
　以下に、動作クロック生成部１１１，１２１，１３１，２１１，２２１それぞれによる動作クロックの生成アルゴリズムについて説明する。
　図５は、各動作クロック生成部１１１，１２１，１３１，２１１，２２１の設定パラメータ及び生成される動作クロックを示す図である。図６は、基準クロックと、動作クロックのタイミングチャートである。基準クロックの周波数は１０ｋＨｚとする。
　図６に示す中間クロックは、動作クロック生成部１１１，１２１，１３１，２１１，２２１それぞれが有する周波数逓倍器により、基準クロックの周波数が逓倍（Ｋ）された信号である。この例では、動作クロック生成部１１１，１２１，１３１，２１１，２２１それぞれには、Ｋ＝１２が設定される。したがって、中間クロックの周波数は、基準クロックの１２倍の周波数（１２０ｋＨｚ）である。
　各動作クロック生成部１１１，１２１，１３１，２１１，２２１には、周波数逓倍値Ｋ、動作開始タイミング用カウンタＭ、及び周波数分周値Ｎが設定されている。周波数逓倍値Ｋは、周波数逓倍器で用いられる。動作開始タイミング用カウンタＭ、及び周波数分周値Ｎは、カウンタ分周器で用いられる。これらＫ，Ｍ，Ｎの各パラメータは、予めメモリ等に記憶されていてもよいし、外部から適宜入力されてもよい。
　動作クロック生成部１１１，１２１，１３１に設定されるパラメータＫ、Ｍ、Ｎは、本発明に係る「第１パラメータ」の一例である。動作クロック生成部２１１，２２１に設定されるパラメータＫ、Ｍ、Ｎは、本発明に係る「第２パラメータ」の一例である。
　動作クロック生成部１１１，１２１，１３１それぞれには、Ｋ＝１２、Ｎ＝６が設定されている。したがって、動作クロック生成部１１１，１２１，１３１それぞれが生成する動作クロックの周波数は、１０ｋＨｚ×１２÷６＝２０ｋＨｚである。このように、パラメータＫ、Ｎの値を同じにすることで、クロック生成部１１１，１２１，１３１それぞれは、同じ周波数の動作クロックを生成する。
　なお、動作クロック生成部１１１，１２１，１３１それぞれが生成する動作クロックは、基準クロックよりも周波数が高い。このため、基準クロック出力部３０から容量性電力変換器１１，１２，１３へ高調波信号が伝送されることがなく、高調波ノイズが抑制される。そして、容量性電力変換器１１，１２，１３で高周波の動作クロックを生成することができるため、外部に高周波のクロック信号を生成する回路が不要となり、コストダウンが実現できる。
　動作クロック生成部１１１にはＭ＝０ｐが記憶される。動作開始タイミング用カウンタＭは、カウンタ分周器４１において、中間クロックのパルス信号において、基準クロックの立ち上がりからの、中間クロックのパルス数と、パルスの立ち上がり（Positive Edge）、又は立ち下がり（Negative Edge）を定義するパラメータである。Ｍ＝０ｐは、基準クロックの立ち上がりからカウントして、最初（１発目）の中間クロックのパルスの立ち上がり（Positive Edge）を意味する。つまり、動作クロック生成部１１１が生成する動作クロックは、基準クロックと同時に立ち上る。このため、動作クロック生成部１１１が生成する動作クロックと基準クロックとの位相差は０ｄｅｇである。
　動作クロック生成部１２１にはＭ＝２ｐが記憶される。この場合、動作クロック生成部１２１が生成する動作クロックは、基準クロックの立ち上がりからカウントして３発目の中間クロックのパルスの立ち上がり（Positive Edge）で、立ち上がる。この結果、動作クロック生成部１１１及び動作クロック生成部１２１それぞれが生成する動作クロックの位相差は、１２０ｄｅｇとなる。
　動作クロック生成部１３１にはＭ＝４ｐが記憶される。この場合、動作クロック生成部１３１が生成する動作クロックは、基準クロックの立ち上がりからカウントして５発目の中間クロックのパルスの立ち上がり（Positive Edge）で、立ち上がる。この結果、動作クロック生成部１１１及び動作クロック生成部１３１それぞれが生成する動作クロックの位相差は、２４０ｄｅｇとなる。
　このように、パラメータＭの値を変えることで、動作クロック生成部１１１，１２１，１３１は、位相がそれぞれ１２０°ずつ異なる動作クロックを生成する。前記のように、動作クロック生成部１１１，１２１，１３１それぞれが生成する動作クロックは、周波数が同じである。つまり、生成された動作クロックに基づいて電力変換を行う容量性電力変換器１１，１２，１３は、マルチフェーズ駆動する。
　なお、動作クロック生成部１１１，１２１，１３１それぞれには、同じ値のパラメータＫ（＝１２）が設定されている。このため、動作クロック生成部１１１，１２１，１３１は、共通の基準クロックと、周波数が同じ中間クロックとを用いて、異なる位相の動作クロックを生成するため、それぞれが互いに同期して、位相調整する必要がない。
　同様に、動作クロック生成部２１１，２２２それぞれには、Ｋ＝１２、Ｎ＝２が設定されている。したがって、動作クロック生成部２１１，２２２それぞれが生成する動作クロックの周波数は、１０ｋＨｚ×１２÷２＝６０ｋＨｚである。このように、パラメータＮの値を変えることで、動作クロック生成部１１１，１２１，１３１が生成する動作クロックとは、異なる周波数の動作クロックを生成できる。なお、パラメータＫの値を変えても、同様である。
　なお、動作クロック生成部２１１，２２２それぞれが生成する動作クロックは、基準クロックよりも周波数が高い。このため、基準クロック出力部３０から誘導性電力変換器２１，２２へ高調波信号が伝送されることがなく、ノイズが抑制される。そして、誘導性電力変換器２１，２２で高周波の動作クロックを生成することができるため、外部に高周波のクロック信号を生成する回路が不要となり、コストダウンが実現できる。
　動作クロック生成部２１１にはＭ＝０ｎが記憶される。この場合、動作クロック生成部２１１が生成する動作クロックは、基準クロックの立ち上がりからカウントして最初（１発目）の中間クロックのパルスの立ち下がり（Negative Edge）で、立ち上がる。
　動作クロック生成部２２１にはＭ＝１ｎが記憶される。この場合、動作クロック生成部２２１が生成する動作クロックは、基準クロックの立ち上がりからカウントして２発目の中間クロックのパルスの立ち下がり（Negative Edge）で、立ち上がる。この結果、動作クロック生成部２１１及び動作クロック生成部２２１それぞれが生成する動作クロックの位相差は、１８０ｄｅｇとなる。
　このように、パラメータＭの値を変えることで、動作クロック生成部２１１，２２１は、位相が１８０°ずつ異なる動作クロックを生成する。動作クロック生成部２１１，２２１それぞれが生成する動作クロックは、周波数が同じである。つまり、生成された動作クロックに基づいて電力変換を行う誘導性電力変換器２１，２２は、インターリーブ駆動する。
　パワーコンバータユニット１は、パラメータＫ、Ｍ、Ｎの値を適宜設定することで、一つの基準クロックから、周波数及び位相が異なる複数の動作クロックを生成することができる。つまり、基準クロック出力部３０と、容量性電力変換器１１，１２，１３及び誘導性電力変換器２１，２２との間を伝送すべきクロック信号はただ１つ（基準クロック）だけである。そして、周波数又は位相を適宜変更する場合には、容量性電力変換器１１，１２，１３及び誘導性電力変換器２１，２２それぞれに、適切なパラメータＫ、Ｍ、Ｎを設定すればよいため、パワーコンバータユニット１の電力変換の調整を行える。また、容量性電力変換器、誘導性電力変換器の数の変更も容易となる。なお、パラメータＫ、Ｍ、Ｎのうちひとつ以上の項目はあらかじめ固定されている。また、パラメータＫ、Ｍ、Ｎはプログラムにより可変である。
　また、同一の基準クロックを用いることで、並列に接続される容量性電力変換器１１，１２，１３間、又は、誘導性電力変換器２１，２２間に加え、縦続接続される容量性電力変換部１０と誘導性電力変換部２０との間においても同期がとられていることになる。
　また、容量性電力変換器１１，１２，１３それぞれの動作クロックの位相を１２０°ずつずらすことで、容量性電力変換部１０の動作周波数を擬似的に高めたような効果を得ることができる。本実施形態の場合、１フェーズ（例えば容量性電力変換器１１のみ）のみで動かした場合の３倍の周波数で動作しているように見える。動作周波数が向上すれば、後段のノイズフィルタ（ローパスフィルタ等）でのノイズ対策が容易になる。なぜならば、カットオフ周波数を高めることができれば、フィルタ定数を小さくすることができ、それに伴い部品サイズも小さくなるからである。
　なお、パラメータＫを２倍にした場合、パラメータＭにエッジ極性（PositiveEdge又はNegative Edge）を設定する必要はない。
（実施形態２）
　実施形態２は、基準クロック出力部が、一の誘導性電力変換器内に設けられる点で、実施形態１と相違する。
　図７は、実施形態２に係るパワーコンバータユニット２のブロック図である。
　パワーコンバータユニット２は、容量性電力変換部１０と、誘導性電力変換部２０Ａとを備える。誘導性電力変換部２０Ａは、誘導性電力変換器２１Ａと、誘導性電力変換器２２とを有する。誘導性電力変換器２１Ａは、基準クロック出力部３０を有する。基準クロック出力部３０は、動作クロック生成部１１１，１２１，１３１，２１１，２２１それぞれに基準クロックを出力する。
　この場合、基準クロック出力部３０を設けるスペースを確保する必要がなく、パワーコンバータユニット２の省スペース化を実現できる。
　なお、基準クロック出力部３０は、容量性電力変換器１１，１２，１３又は誘導性電力変換器２２に設けられてもよい。
（実施形態３）
　実施形態３は、並列接続した複数の誘導性電力変換器を、一つのユニットとした点で、実施形態１と相違する。
　図８は、実施形態３に係るパワーコンバータユニット３のブロック図である。
　パワーコンバータユニット３は、容量性電力変換部１０と、誘導性電力変換部２０Ｂとを備える。容量性電力変換部１０は、実施形態１と同じである。なお、図８では、容量性電力変換部１０の容量性電力変換器１１，１２，１３それぞれが備える動作クロック生成部は、その図示を省略している。
　誘導性電力変換部２０Ｂは、誘導性電力変換ユニット２１Ｂと、誘導性電力変換ユニット２２Ｂとを有する。誘導性電力変換ユニット２１Ｂと、誘導性電力変換ユニット２２Ｂとは並列接続される。
　誘導性電力変換ユニット２１Ｂは、並列接続される電力変換器２１Ｂ１及び電力変換器２１Ｂ２と、動作クロック生成部２１１とを有する。電力変換器２１Ｂ１，２１Ｂ２は、実施形態１の誘導性電力変換器２１，２２と構成が同じである。動作クロック生成部２１１は、同じ周波数で、位相が１８０°異なる動作クロックを生成する。電力変換器２１Ｂ１，２１Ｂ２は、位相が異なる動作クロックに基づいて電力変換を行う。その結果、電力変換器２１Ｂ１と、電力変換器２１Ｂ２とからは、位相が１８０°異なる電圧が出力される。
　誘導性電力変換ユニット２２Ｂは、並列接続される電力変換器２２Ｂ１及び電力変換器２２Ｂ２と、動作クロック生成部２２１とを有する。電力変換器２２Ｂ１，２２Ｂ２は、実施形態１の誘導性電力変換器２１，２２と構成が同じである。動作クロック生成部２２１は、同じ周波数で、動作クロック生成部２１１が生成する２つの動作クロックと位相が９０°異なる２つの動作クロックを生成する。電力変換器２２Ｂ１，２２Ｂ２は、位相が異なる動作クロックに基づいて電力変換を行う。その結果、電力変換器２２Ｂ１と、電力変換器２２Ｂ２とからは、位相が１８０°異なる電圧が出力される。
　つまり、電力変換器２１Ｂ１，２１Ｂ２，２２Ｂ１，２２Ｂ２は、位相がそれぞれ９０°ずつ異なる動作クロックに基づいて電力変換を行うマルチフェーズ駆動する。
　このように、本実施形態に係るパワーコンバータユニット３では、一つの誘導性電力変換ユニット２１Ｂに、複数の電力変換器２１Ｂ１，２１Ｂ２が設けられ、それらが異なる位相で駆動する。同様に、一つの誘導性電力変換ユニット２２Ｂに、複数の電力変換器２２Ｂ１，２２Ｂ２が設けられ、それらが異なる位相で駆動する。異なる位相で駆動する電力変換器の数が増えても、伝送する基準クロックは一つである。そして、誘導性電力変換ユニット内では、基準クロックの伝送距離等を考慮しなくてもよいため、ノイズの輻射を防止できる。
　なお、容量性電力変換部１０は、誘導性電力変換部２０Ｂと同じように、並列接続される電力変換器を含む容量性電力変換ユニットを複数有し、それらが並列接続される構成であってもよい。
　実施形態１，２，３では、降圧するパワーコンバータユニットについて説明したが、パワーコンバータユニットは、昇圧用に構成してもよい。例えば、昇圧用のパワーコンバータユニットは、図１に示すように、誘導性電力変換部２０が入力側、容量性電力変換部１０が出力側となるように、容量性電力変換部１０と誘導性電力変換部２０とが直列接続されて構成される。
　また、実施形態１，２，３では、動作クロック生成部１１１，１２１，１３１，２１１，２２１は、基準クロックよりも高い動作クロックを生成しているが、基準クロックよりも周波数が低い動作クロックを生成してもよい。この場合、周波数逓倍値Ｋを小さく、又は周波数分周値Ｎの値を大きくすればよい。例えば、基準クロック１００ｋＨｚ、Ｋ＝８、Ｎ＝１６である場合、生成される動作クロックの周波数は、１００ｋＨｚ×８÷１６＝５０ｋＨｚである。
　なお、実施形態１，２，３では、簡略化のために１入力電圧１出力電圧にて説明を行ったが、複数の入出力ポートを備えていても良い。
Ｃ１１，Ｃ１２，Ｃ１３…キャパシタ
Ｃ３…キャパシタ
Ｄｒｖ…ドライバ
Ｉｎ１１，Ｉｎ１２，Ｉｎ２１，Ｉｎ２２…入力端子
Ｌ１…インダクタ
Ｏｕｔ１１，Ｏｕｔ１２，Ｏｕｔ２１，Ｏｕｔ２２…出力端子
Ｑ１１，Ｑ１２…スイッチング素子
Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ１６，Ｓ１７…スイッチング素子
１，２，３…パワーコンバータユニット
１０…容量性電力変換部
１１，１２，１３…容量性電力変換器
２０，２０Ａ，２０Ｂ…誘導性電力変換部
２１…誘導性電力変換器
２１，２２…誘導性電力変換器
２１Ａ…誘導性電力変換器
２１Ｂ…誘導性電力変換ユニット
２１Ｂ１，２１Ｂ２，２２Ｂ１，２２Ｂ２…電力変換器
２２…誘導性電力変換器
２２Ｂ…誘導性電力変換ユニット
２２Ｂ１，２２Ｂ２…電力変換器
３０…基準クロック出力部
４０…周波数逓倍器
４０Ａ…位相比較器
４０Ｂ…ローパスフィルタ
４０Ｃ…電圧制御発振器
４０Ｄ…分周器
４１…カウンタ分周器
１１１，１２１，１３１…動作クロック生成部
２１１，２２１…動作クロック生成部

Claims (10)

  1. 　第１電力変換部と、
    　前記第１電力変換部に縦続接続され、前記第１電力変換部と異なる周波数で動作する第２電力変換部と、
    　基準クロックを生成する基準クロック生成部と、
    　を備え、
    　前記第１電力変換部は、前記基準クロック生成部が生成する基準クロックに基づき、動作クロックを生成する第１動作クロック生成部を有し、前記第１動作クロック生成部が生成する動作クロックに基づいて電力変換を行い、
    　前記第２電力変換部は、前記基準クロック生成部が生成する基準クロックに基づき、動作クロックを生成する第２動作クロック生成部を有し、前記第２動作クロック生成部が生成する動作クロックに基づいて電力変換を行う、
    　パワーコンバータユニット。
  2. 　前記第１電力変換部は、複数のキャパシタと、複数のスイッチング素子とを有し、前記複数のスイッチング素子の状態を切り替えて前記複数のキャパシタへの電荷を充放電することで電圧を昇降圧する容量性電力変換器を有し、
    　前記第２電力変換部は、インダクタと、スイッチング素子とを有し、当該スイッチング素子の状態を切り替えて前記インダクタへのエネルギーを畜放電することで電圧を昇降圧する誘導性電力変換器を有し、
    　前記第２動作クロック生成部は、前記第１動作クロック生成部よりも高い周波数の動作クロックを生成する、
    　請求項１に記載のパワーコンバータユニット。
  3. 　前記第１動作クロック生成部、又は前記第２動作クロック生成部は、前記基準クロックよりも高い周波数の動作クロックを生成する、
    　請求項１又は２に記載のパワーコンバータユニット。
  4. 　前記第１動作クロック生成部は、
    　第１パラメータに基づき、前記基準クロックの周波数と位相とを変更して、動作クロックを生成し、
    　前記第２動作クロック生成部は、
    　第２パラメータに基づき、前記基準クロックの周波数と位相とを変更して、動作クロックを生成する、
    　請求項１から３の何れかに記載のパワーコンバータユニット。
  5. 　前記第１パラメータ及び前記第２パラメータは、
    　周波数逓倍値、動作開始タイミング用カウンタ、及び周波数分周値を含む、
    　請求項４に記載のパワーコンバータユニット。
  6. 　前記第１電力変換部は、並列接続される複数の第１電力変換器を有し、
    　前記複数の第１電力変換器は、前記第１動作クロック生成部が生成する動作クロックに基づいて電力変換を行う、
    　請求項１から５の何れかに記載のパワーコンバータユニット。
  7. 　前記第１電力変換部は、前記第１動作クロック生成部を複数有し、
    　前記複数の第１電力変換器それぞれは、前記第１動作クロック生成部を有し、
    　複数の前記第１動作クロック生成部は、それぞれ異なる位相の動作クロックを生成する、
    　請求項６に記載のパワーコンバータユニット。
  8. 　前記第２電力変換部は、並列接続される複数の第２電力変換器を有し、
    　前記複数の第２電力変換器は、前記第２動作クロック生成部が生成する動作クロックに基づいて電力変換を行う、
    　請求項１から７の何れかに記載のパワーコンバータユニット。
  9. 　前記第２電力変換部は、前記第２動作クロック生成部を複数有し、
    　前記複数の第２電力変換器それぞれは、前記第２動作クロック生成部を有し、
    　複数の前記第２動作クロック生成部は、それぞれ異なる位相の動作クロックを生成する、
    　請求項８に記載のパワーコンバータユニット。
  10. 　前記基準クロック生成部は、前記第１電力変換部又は前記第２電力変換部に設けられる、
    　請求項１から９の何れかに記載のパワーコンバータユニット。
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