WO2017163302A1 - 制御装置 - Google Patents

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博幸 百武
達夫 弘田
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株式会社東芝
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    • G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
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    • G06F11/0751—Error or fault detection not based on redundancy

Definitions

  • Embodiments of the present invention relate to a control device.
  • a control apparatus including a processor that executes a predetermined task is known.
  • a plurality of processors may be provided.
  • each processor may be configured to transmit and receive data via one shared memory.
  • each processor in order to acquire data from other processors, each processor periodically and repeatedly accesses the shared memory in addition to the preset task, and the data from the other processors is written into the shared memory. It is necessary to perform processing to check whether or not. For this reason, conventionally, the processing load when transmitting and receiving data via the shared memory may increase.
  • the control device includes a first device including a first control unit, a second device including a second control unit, a shared memory, and a first circuit.
  • the shared memory is configured to be shared by the first device and the second device.
  • the first circuit is configured to acquire information related to access from the second device when the second control unit accesses the shared memory, and output the acquired information related to access to the first device. .
  • FIG. 1 is an exemplary block diagram illustrating a configuration of a control device according to the first embodiment.
  • FIG. 2 is an exemplary flowchart showing processing executed by the diagnostic circuit according to the first embodiment.
  • FIG. 3 is an exemplary flowchart showing processing executed by the monitoring circuit according to the first embodiment.
  • FIG. 4 is an exemplary flowchart showing processing executed by the CPU of the master device according to the first embodiment.
  • FIG. 5 is an exemplary block diagram illustrating a configuration of a control device according to the second embodiment.
  • FIG. 6 is an exemplary flowchart showing processing executed by the diagnostic circuit according to the second embodiment.
  • FIG. 7 is an exemplary flowchart showing processing executed by the monitoring circuit according to the second embodiment.
  • FIG. 8 is an exemplary flowchart showing processing executed by the CPU of the master device according to the second embodiment.
  • the control device 100 is a controller used in the instrumentation field, the electric control field, the power field, and the like.
  • the control device 100 includes a mother board 10, a master device 20, and a plurality of slave devices 30.
  • the master device 20 and the slave device 30 are connected to the motherboard 10.
  • the master device 20 is an example of a “first device”
  • the slave device 30 is an example of a “second device”.
  • FIG. 1 shows an example in which three slave devices 30 are provided, the number of slave devices 30 may be four or more, or may be two or less.
  • the motherboard 10 includes a shared memory 11 and an arbitration circuit 12.
  • the shared memory 11 is configured to be shared by the master device 20 and the slave device 30. That is, the master device 20 and the slave device 30 are configured to transmit and receive data via the shared memory 11.
  • the arbitration circuit 12 is configured to arbitrate competition for access to the shared memory 11. That is, the arbitration circuit 12 is configured to avoid contention between the access to the shared memory 11 by the master device 20 and the access to the shared memory 11 by the slave device 30.
  • the master device 20 includes a CPU (Central Processing Unit) 21 configured to be able to perform various processes based on data acquired from the slave device 30 via the shared memory 11.
  • the master device 20 is connected to the host device 40 and is configured to be able to output the result of processing by the CPU 21 to the host device 40.
  • the CPU 21 is an example of a “first control unit”.
  • the slave device 30 is connected to an input / output device (I / O device) 50.
  • the slave device 30 includes a CPU 31 configured to perform various processes based on data input via the I / O device 50 and to output the processing results to the shared memory 11.
  • the CPU 31 is an example of a “second control unit”.
  • the slave device 30 also includes a peripheral device 32 such as a memory.
  • the motherboard 10 acquires information related to the access from the slave device 30, and transmits the acquired information related to access to the master device 20. And a monitoring circuit 13 configured to do so.
  • the monitoring circuit 13 is configured by hardware such as an FPGA (Field Programmable Gate Array).
  • the monitoring circuit 13 is an example of a “first circuit”.
  • the information related to access includes information indicating the address of the shared memory 11 accessed by the CPU 31, information indicating whether the access performed by the CPU 31 is data writing or data reading, and the like. For example, information relating to such access is obtained by monitoring a bus (see a straight line L with an arrow in FIG. 1) between the CPU 31 and the shared memory 11 and intercepting a signal output from the CPU 31 to the shared memory 11. It can be obtained by.
  • the slave device 30 acquires the information related to the access by monitoring the bus (see the straight line L with an arrow in FIG. 1) between the CPU 31 and the shared memory 11, and the acquired access.
  • a diagnostic circuit 33 configured to transmit information about the to the monitoring circuit 13.
  • the diagnostic circuit 33 is configured by hardware such as an FPGA (Field Programmable Gate Array).
  • the diagnostic circuit 33 is an example of a “second circuit”.
  • the master device 20 includes a register 22 configured to store information related to access acquired from the monitoring circuit 13.
  • the CPU 21 of the master device 20 is configured to access the shared memory 11 based on the register 22.
  • the diagnostic circuit 33 monitors information indicating the address of the shared memory 11 to which the CPU 31 has written data as information related to access. It is configured to output to the circuit 13. Then, the monitoring circuit 13 writes in the register 22 of the master device 20 information that can specify which CPU 31 has written the data in which address of the shared memory 11 based on the information acquired from the diagnostic circuit 33. It is configured.
  • the register 22 is configured to output an interrupt signal to the CPU 21 when the above information is written by the diagnostic circuit 33. Then, when an interrupt signal is input from the register 22, the CPU 21 temporarily stops processing currently being performed, reads information from the register 22, and accesses the shared memory 11 based on the read information, whereby the CPU 31 Is configured to acquire data written to the shared memory 11 from the shared memory 11.
  • the diagnostic circuit 33 first determines whether or not the CPU 31 of the slave device 30 has accessed the shared memory 11 in step S1. More specifically, the diagnostic circuit 33 monitors the bus between the CPU 31 and the shared memory 11 (see a straight line L with an arrow in FIG. 1), and a signal indicating that the CPU 31 has accessed the shared memory 11 is a bus. It is determined whether it is output above. The process in step S1 is repeated until it is determined by the CPU 31 that the shared memory 11 has been accessed. If it is determined in step S1 that the CPU 31 has accessed the shared memory 11, the process proceeds to step S2.
  • step S2 the diagnostic circuit 33 outputs information related to the access to the shared memory 11 performed by the CPU 31 to the monitoring circuit 13 of the motherboard 10.
  • the information related to access includes information indicating the address of the shared memory 11 accessed by the CPU 31, information indicating whether the access performed by the CPU 31 is data writing or data reading, and the like.
  • Information regarding access is generated based on a signal intercepted from a bus between the CPU 31 and the shared memory 11 (see a straight line L with an arrow in FIG. 1). Then, the process returns.
  • the monitoring circuit 13 first determines in step S11 whether or not information related to access to the shared memory 11 performed by the CPU 31 of the slave device 30 has been input from the diagnostic circuit 33. to decide. The process of step S11 is repeated until it is determined that information related to access is input from the diagnostic circuit 33. If it is determined in step S11 that information related to access has been input from the diagnostic circuit 33, the process proceeds to step S12.
  • step S ⁇ b> 12 the monitoring circuit 13 outputs information related to access input from the diagnostic circuit 33 to the register 22 of the master device 20. For example, when the CPU 31 of the slave device 30 writes data to the shared memory 11, the monitoring circuit 13 writes information or the like that can specify to which address of the shared memory 11 the CPU 31 has written data to the register 22. Then, the process returns.
  • the CPU 21 first determines whether or not the information related to the access to the shared memory 11 performed by the CPU 31 is stored in the register 22 in step S21. For example, assuming that the register 22 is configured to output an interrupt signal to the CPU 21 when information related to access is stored, the CPU 21 inputs the interrupt signal from the register 22 to itself in step S21. It is determined whether or not. The process in step S21 is repeated until it is determined that information related to access is stored in the register 22. If it is determined in step S21 that information related to access is stored in the register 22, the process proceeds to step S22.
  • step S22 the CPU 21 accesses the shared memory 11 based on the information stored in the register 22. For example, when the CPU 31 writes data to the shared memory 11 to pass data to the master device 20, the register 22 monitors information that can identify the address of the shared memory 11 to which the CPU 31 has written data. In step S22, the CPU 21 reads the information written in the register 22 by the monitoring circuit 13 from the register 22 and accesses the shared memory 11 based on the read information in step S22. The data written to 11 is acquired from the shared memory 11. Then, the process returns.
  • the control device 100 when the CPU 31 of the slave device 30 accesses the shared memory 11, the control device 100 according to the first embodiment acquires information related to the access from the slave device 30 and relates to the acquired access.
  • a monitoring circuit 13 that outputs information to the master device 20 is provided.
  • the slave device 30 acquires information related to access by monitoring a bus (see the straight line L with an arrow in FIG. 1) between the CPU 31 and the shared memory 11, and information related to the acquired access. Is provided to the monitoring circuit 13. Thereby, the information regarding access can be easily acquired only by intercepting the signal output to the bus between the CPU 31 and the shared memory 11 by the diagnostic circuit 33. That is, since it is not necessary for the CPU 31 to perform the process of outputting the information related to access to the monitoring circuit 13, the processing load on the CPU 31 can be reduced.
  • the master device 20 includes a register 22 that stores information related to access acquired from the monitoring circuit 13, and the CPU 21 of the master device 20 accesses the shared memory 11 based on the register 22. It is configured as follows. As a result, it is possible to easily acquire information related to the access performed by the CPU 31 of the slave device 30 to the shared memory 11 only by monitoring the register 22. Thereby, access to the shared memory 11 can be performed efficiently.
  • the control device 100a according to the second embodiment includes a motherboard 10a, a master device 20a, and a plurality of slave devices 30a, like the control device 100 according to the first embodiment.
  • the master device 20a is an example of a “first device”
  • the slave device 30a is an example of a “second device”.
  • FIG. 5 shows an example in which three slave devices 30a are provided, the number of slave devices 30a may be four or more, or may be two or less.
  • the motherboard 10a according to the second embodiment includes a shared memory 11, an arbitration circuit 12, and a monitoring circuit 13a.
  • the monitoring circuit 13a is an example of a “first circuit”.
  • the master device 20a according to the second embodiment includes a CPU 21a and a register 22.
  • the CPU 21a is an example of a “first control unit”.
  • the slave device 30a according to the second embodiment includes a CPU 31a, a peripheral device 32, and a diagnostic circuit 33a.
  • the CPU 31a is an example of a “second control unit”
  • the diagnostic circuit 33a is an example of a “second circuit”.
  • the diagnostic circuit 33a acquires information on errors that may occur in the CPU 31a by monitoring the bus (see the straight line L with an arrow in FIG. 5) between the CPU 31a and the shared memory 11. Is configured to do.
  • the diagnostic circuit 33a sends an output signal from the CPU 31a to the bus (FIG. 5). It is configured to determine whether or not the CPU 31a is performing an operation deviating from the above setting by intercepting via a straight line L with an arrow).
  • the diagnostic circuit 33a determines that the CPU 31a is performing an operation deviating from the above setting, that is, when it is determined that some error has occurred in the CPU 31a, the details of the error are recorded as the error log 34. At the same time, information related to the error is output to the monitoring circuit 13a of the motherboard 10a.
  • the monitoring circuit 13a is configured to output the acquired information about the error to the master device 20a when the information about the error is acquired from the slave device 30a. More specifically, when the monitoring circuit 13a obtains the information related to the error from the slave device 30a, the monitoring circuit 13a sets information that can identify which slave device 30a has an error in the CPU 31a of the master device 20a. It is configured to write to the register 22.
  • the CPU 21a is configured to perform exception processing based on the register 22. More specifically, the register 22 is configured to output an interrupt signal to the CPU 21a when the above information is written by the diagnostic circuit 33a. Then, when an interrupt signal is input from the register 22, the CPU 21a is configured to temporarily stop the currently performed process and perform an exception process. Examples of exception processing include processing for initializing the slave device 30a including the CPU 31a in which an error has occurred, and processing for disconnecting the slave device 30a including the CPU 31a in which an error has occurred from the system.
  • the diagnostic circuit 33a first determines in step S31 whether or not an error has occurred in the CPU 31a of the slave device 30a. More specifically, the diagnostic circuit 33a monitors the bus (see the straight line L with an arrow in FIG. 5) between the CPU 31a and the shared memory 11, and intercepts an output signal from the CPU 31a from the bus, thereby It is determined whether or not the operation is out of the setting. The process of step S31 is repeated until it is determined that an error has occurred in the CPU 31a. If it is determined in step S31 that an error has occurred in the CPU 31a, the process proceeds to step S32.
  • step S32 the diagnostic circuit 33a records an error log 34 indicating details of an error that has occurred in the CPU 31a. Then, the process proceeds to step S33.
  • step S33 the diagnostic circuit 33a outputs information related to the error that has occurred in the CPU 31a to the monitoring circuit 13a of the motherboard 10a.
  • Information about the error is generated based on a signal intercepted from the bus between the CPU 31a and the shared memory 11 (see a straight line L with an arrow in FIG. 5). Then, the process returns.
  • the monitoring circuit 13a first determines in step S41 whether or not information regarding an error that has occurred in the CPU 31a of the slave device 30a has been input from the diagnostic circuit 33a. The process of step S41 is repeated until it is determined that information regarding an error has been input from the diagnostic circuit 33a. If it is determined in step S41 that information regarding an error has been input from the diagnostic circuit 33a, the process proceeds to step S42.
  • step S42 the monitoring circuit 13a outputs information related to the error input from the diagnostic circuit 33a to the register 22 of the master device 20a. More specifically, the monitoring circuit 13a writes in the register 22 information that can specify which slave device 30a has an error in the CPU 31a. Then, the process returns.
  • the CPU 21a first determines whether or not information regarding an error that has occurred in the CPU 31a is stored in the register 22 in step S51. For example, assuming that the register 22 is configured to output an interrupt signal to the CPU 21a when information relating to an error is stored, the CPU 21a receives the interrupt signal from the register 22 itself in step S51. It is determined whether or not. The process of step S51 is repeated until it is determined that the information regarding the error is stored in the register 22. If it is determined in step S51 that information related to the error has been stored in the register 22, the process proceeds to step S52.
  • step S52 the CPU 21a executes exception processing based on the information regarding the error stored in the register 22. That is, when an error occurs in the CPU 31a, the monitoring circuit 13a writes in the register 22 information that can specify which slave device 30a has an error in the CPU 31a. The information written in the register 22 by the monitoring circuit 13a is read from the register 22, and exception processing is performed on the slave device 30a having the CPU 31a specified based on the read information. Examples of exception processing include processing for initializing the slave device 30a including the CPU 31a in which the error has occurred and processing for disconnecting the slave device 30a including the CPU 31a in which the error has occurred from the system as described above. Conceivable. Then, the process returns.
  • the control device 100a when an error occurs in the CPU 31a of the slave device 30a, acquires information related to the error from the slave device 30a, and acquires the acquired information related to the error to the master device 20a. Is provided with a monitoring circuit 13a. Thereby, it is possible to reduce the processing burden when detecting whether or not errors have occurred.
  • each processor detects whether or not an error has occurred using a so-called healthy counter using a common storage medium (shared memory). It was. For example, each time a predetermined task ends normally, each processor stores data indicating that no error has occurred in the shared memory, and monitors the stored data to each other. , It was detected whether or not errors occurred with each other. As described above, conventionally, each processor has to perform various processes in addition to a preset task in order to detect whether or not an error has occurred. There was a thing.
  • control device 100a since the control device 100a according to the second embodiment includes the monitoring circuit 13a as described above, the fact that an error has occurred in the CPU 31a is mastered by the monitoring circuit 13a, which is hardware independent of the CPU 31a. The device 20a is notified. Therefore, according to the second embodiment, since it is not necessary to periodically perform a process of repeatedly accessing the shared memory 11 in order to detect whether or not an error has occurred, the processing load can be reduced. Can do.
  • the slave device 30a acquires information about the error by monitoring the bus (see the straight line L with an arrow in FIG. 5) between the CPU 31a and the shared memory 11, and information about the acquired error Is provided to the monitoring circuit 13a.
  • the information regarding an error can be easily acquired only by intercepting the signal output to the bus between the CPU 31a and the shared memory 11 by the diagnostic circuit 33a. That is, since it is not necessary to cause the CPU 31a to perform processing for outputting information relating to the error to the monitoring circuit 13a, the processing load on the CPU 31a can be reduced.
  • the error log 34 indicates in detail what kind of operation the CPU 31a has performed. Can be recorded.
  • the master device 20a includes a register 22 that stores information about an error acquired from the monitoring circuit 13a.
  • the CPU 21a is configured to execute exception processing based on the register 22. Yes. As a result, it is possible to easily obtain information regarding the error only by monitoring the register 22.

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Abstract

実施形態による制御装置は、第１制御部を備えた第１装置と、第２制御部を備えた第２装置と、共有メモリと、第１回路とを備える。共有メモリは、第１装置および第２装置によって共有されるように構成されている。第１回路は、第２制御部が共有メモリへのアクセスを行った場合に、アクセスに関する情報を第２装置から取得し、取得したアクセスに関する情報を第１装置に出力するように構成されている。

Description

制御装置
　本発明の実施形態は、制御装置に関する。
　従来、所定のタスクを実行するプロセッサを備えた制御装置が知られている。このような制御装置では、プロセッサが複数設けられる場合がある。
特開２０１２－１５０６６１号公報
　プロセッサが複数設けられた上記従来の制御装置では、各プロセッサが１つの共有メモリを介してデータを送受信するように構成されている場合がある。この場合、各プロセッサは、他のプロセッサからのデータを取得するために、予め設定されたタスクの他に、共有メモリに定期的に繰り返しアクセスし、他のプロセッサからのデータが共有メモリに書き込まれたか否かをチェックする処理などを行う必要がある。このため、従来では、共有メモリを介してデータを送受信する際の処理負担が増大することがあった。
　実施形態による制御装置は、第１制御部を備えた第１装置と、第２制御部を備えた第２装置と、共有メモリと、第１回路とを備える。共有メモリは、第１装置および第２装置によって共有されるように構成されている。第１回路は、第２制御部が共有メモリへのアクセスを行った場合に、アクセスに関する情報を第２装置から取得し、取得したアクセスに関する情報を第１装置に出力するように構成されている。
図１は、第１実施形態による制御装置の構成を示した例示ブロック図である。 図２は、第１実施形態による診断回路が実行する処理を示した例示フローチャートである。 図３は、第１実施形態による監視回路が実行する処理を示した例示フローチャートである。 図４は、第１実施形態によるマスタ装置のＣＰＵが実行する処理を示した例示フローチャートである。 図５は、第２実施形態による制御装置の構成を示した例示ブロック図である。 図６は、第２実施形態による診断回路が実行する処理を示した例示フローチャートである。 図７は、第２実施形態による監視回路が実行する処理を示した例示フローチャートである。 図８は、第２実施形態によるマスタ装置のＣＰＵが実行する処理を示した例示フローチャートである。
　以下、実施形態を図面に基づいて説明する。
　（第１実施形態）
　まず、図１を参照して、第１実施形態による制御装置１００の構成について説明する。制御装置１００とは、計装分野や電気制御分野や電力分野などで用いられるコントローラである。
　図１に示すように、制御装置１００は、マザーボード１０と、マスタ装置２０と、複数のスレーブ装置３０とを備える。マスタ装置２０およびスレーブ装置３０は、マザーボード１０に接続されている。マスタ装置２０は、「第１装置」の一例であり、スレーブ装置３０は、「第２装置」の一例である。図１には、スレーブ装置３０が３つ設けられた例を示したが、スレーブ装置３０の数は、４つ以上であってもよいし、２つ以下であってもよい。
　マザーボード１０は、共有メモリ１１と、調停回路１２とを備える。共有メモリ１１は、マスタ装置２０およびスレーブ装置３０によって共有されるように構成されている。つまり、マスタ装置２０とスレーブ装置３０とは、共有メモリ１１を介してデータを送受信するように構成されている。また、調停回路１２は、共有メモリ１１へのアクセスの競合を調停するように構成されている。つまり、調停回路１２は、マスタ装置２０による共有メモリ１１へのアクセスと、スレーブ装置３０による共有メモリ１１へのアクセスとが競合するのを回避するように構成されている。
　マスタ装置２０は、共有メモリ１１を介してスレーブ装置３０から取得されたデータに基づいて各種処理を行うことが可能なように構成されたＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）２１を備える。また、マスタ装置２０は、上位装置４０に接続されており、ＣＰＵ２１による処理の結果を上位装置４０に出力することが可能なように構成されている。ＣＰＵ２１は、「第１制御部」の一例である。
　スレーブ装置３０は、入出力装置（Ｉ／Ｏ装置）５０に接続されている。スレーブ装置３０は、Ｉ／Ｏ装置５０を介して入力されるデータに基づいて各種処理を行い、処理の結果を共有メモリ１１に出力することが可能なように構成されたＣＰＵ３１を備える。ＣＰＵ３１は、「第２制御部」の一例である。また、スレーブ装置３０は、メモリなどの周辺デバイス３２も備える。
　ここで、第１実施形態では、マザーボード１０は、ＣＰＵ３１が共有メモリ１１へのアクセスを行った場合に、当該アクセスに関する情報をスレーブ装置３０から取得し、取得したアクセスに関する情報をマスタ装置２０に送信するように構成された監視回路１３を備える。監視回路１３は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）などのハードウェアによって構成されている。監視回路１３は、「第１回路」の一例である。
　アクセスに関する情報とは、ＣＰＵ３１がアクセスした共有メモリ１１のアドレスを示す情報や、ＣＰＵ３１が行ったアクセスがデータの書き込みであるかデータの読み出しであるかを示す情報などを含む。このようなアクセスに関する情報は、たとえば、ＣＰＵ３１と共有メモリ１１との間のバス（図１の矢印付きの直線Ｌ参照）を監視して、ＣＰＵ３１から共有メモリ１１に出力される信号を傍受することにより取得することができる。
　つまり、第１実施形態では、スレーブ装置３０は、ＣＰＵ３１と共有メモリ１１との間のバス（図１の矢印付きの直線Ｌ参照）を監視することにより上記アクセスに関する情報を取得し、取得したアクセスに関する情報を監視回路１３に送信するように構成された診断回路３３を備える。診断回路３３は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）などのハードウェアによって構成されている。診断回路３３は、「第２回路」の一例である。
　また、第１実施形態では、マスタ装置２０は、監視回路１３から取得されたアクセスに関する情報を記憶するように構成されたレジスタ２２を備える。そして、マスタ装置２０のＣＰＵ２１は、レジスタ２２に基づいて、共有メモリ１１にアクセスするように構成されている。
　たとえば、ＣＰＵ３１がマスタ装置２０にデータを渡すために共有メモリ１１にデータを書き込んだ場合、診断回路３３は、アクセスに関する情報として、ＣＰＵ３１がデータを書き込んだ共有メモリ１１のアドレスを示す情報などを監視回路１３に出力するように構成されている。そして、監視回路１３は、診断回路３３から取得した情報に基づいて、どのＣＰＵ３１が共有メモリ１１のどのアドレスにデータを書き込んだかを特定することが可能な情報をマスタ装置２０のレジスタ２２に書き込むように構成されている。
　レジスタ２２は、上記のような情報が診断回路３３により書き込まれた場合に、ＣＰＵ２１に割り込み信号を出力するように構成されている。そして、ＣＰＵ２１は、レジスタ２２から割り込み信号が入力された場合に、現在行っている処理を一旦停止してレジスタ２２から情報を読み出し、読み出した情報に基づいて共有メモリ１１にアクセスすることにより、ＣＰＵ３１が共有メモリ１１に書き込んだデータを共有メモリ１１から取得するように構成されている。
　次に、図２を参照して、第１実施形態による制御装置１００のスレーブ装置３０の診断回路３３が実行する処理フローについて説明する。
　この処理フローでは、図２に示すように、診断回路３３は、まず、ステップＳ１において、スレーブ装置３０のＣＰＵ３１によって共有メモリ１１へのアクセスが行われたか否かを判断する。より具体的には、診断回路３３は、ＣＰＵ３１と共有メモリ１１との間のバス（図１の矢印付きの直線Ｌ参照）を監視し、ＣＰＵ３１が共有メモリ１１にアクセスしたことを示す信号がバス上に出力されたか否かを判断する。このステップＳ１の処理は、ＣＰＵ３１によって共有メモリ１１へのアクセスが行われたと判断されるまで繰り返される。ステップＳ１において、ＣＰＵ３１によって共有メモリ１１へのアクセスが行われたと判断された場合には、ステップＳ２に処理が進む。
　ステップＳ２において、診断回路３３は、ＣＰＵ３１が行った共有メモリ１１へのアクセスに関する情報をマザーボード１０の監視回路１３に出力する。ここで、アクセスに関する情報とは、ＣＰＵ３１がアクセスした共有メモリ１１のアドレスを示す情報や、ＣＰＵ３１が行ったアクセスがデータの書き込みであるかデータの読み出しであるかを示す情報などを含む。アクセスに関する情報は、ＣＰＵ３１と共有メモリ１１との間のバス（図１の矢印付きの直線Ｌ参照）から傍受される信号に基づいて生成される。そして、処理が戻る。
　次に、図３を参照して、第１実施形態による制御装置１００のマザーボード１０の監視回路１３が実行する処理フローについて説明する。
　この処理フローでは、図３に示すように、監視回路１３は、まず、ステップＳ１１において、スレーブ装置３０のＣＰＵ３１が行った共有メモリ１１へのアクセスに関する情報が診断回路３３から入力されたか否かを判断する。このステップＳ１１の処理は、アクセスに関する情報が診断回路３３から入力されたと判断されるまで繰り返される。ステップＳ１１において、アクセスに関する情報が診断回路３３から入力されたと判断された場合には、ステップＳ１２に処理が進む。
　ステップＳ１２において、監視回路１３は、診断回路３３から入力されたアクセスに関する情報を、マスタ装置２０のレジスタ２２に出力する。たとえばスレーブ装置３０のＣＰＵ３１が共有メモリ１１にデータを書き込んだ場合、監視回路１３は、ＣＰＵ３１が共有メモリ１１のどのアドレスにデータを書き込んだかを特定することが可能な情報などをレジスタ２２に書き込む。そして、処理が戻る。
　次に、図４を参照して、第１実施形態による制御装置１００のマスタ装置２０のＣＰＵ２１が実行する処理フローについて説明する。
　この処理フローでは、図４に示すように、ＣＰＵ２１は、まず、ステップＳ２１において、ＣＰＵ３１が行った共有メモリ１１へのアクセスに関する情報がレジスタ２２に記憶されたか否かを判断する。たとえば、レジスタ２２が、アクセスに関する情報が記憶された場合にＣＰＵ２１に割り込み信号を出力するように構成されているものとすると、ＣＰＵ２１は、ステップＳ２１において、レジスタ２２からの割り込み信号が自身に入力されたか否かを判断する。このステップＳ２１の処理は、アクセスに関する情報がレジスタ２２に記憶されたと判断されるまで繰り返される。ステップＳ２１において、アクセスに関する情報がレジスタ２２に記憶されたと判断された場合には、ステップＳ２２に処理が進む。
　ステップＳ２２において、ＣＰＵ２１は、レジスタ２２に記憶された情報に基づいて、共有メモリ１１にアクセスする。たとえば、ＣＰＵ３１がマスタ装置２０にデータを渡すために共有メモリ１１にデータを書き込んだ場合、レジスタ２２には、ＣＰＵ３１がデータを書き込んだ共有メモリ１１のアドレスを特定することが可能な情報などが監視回路１３によって書き込まれるので、ＣＰＵ２１は、ステップＳ２２において、監視回路１３によってレジスタ２２に書き込まれた情報をレジスタ２２から読み出し、読み出した情報に基づいて共有メモリ１１にアクセスすることにより、ＣＰＵ３１が共有メモリ１１に書き込んだデータを共有メモリ１１から取得する。そして、処理が戻る。
　以上説明したように、第１実施形態による制御装置１００は、スレーブ装置３０のＣＰＵ３１が共有メモリ１１へのアクセスを行った場合に、当該アクセスに関する情報をスレーブ装置３０から取得し、取得したアクセスに関する情報をマスタ装置２０に出力する監視回路１３を備えている。これにより、共有メモリ１１からデータを取得するために、共有メモリ１１に定期的に繰り返しアクセスする処理などを行う必要がないため、共有メモリ１１を介してデータを送受信する際の処理負担を軽減することができる。この結果、マザーボード１０上のデータ負荷を軽減することができ、制御装置１００全体の性能を向上させることができる。
　また、第１実施形態によるスレーブ装置３０は、ＣＰＵ３１と共有メモリ１１との間のバス（図１の矢印付きの直線Ｌ参照）を監視することによりアクセスに関する情報を取得し、取得したアクセスに関する情報を監視回路１３に出力する診断回路３３を備えている。これにより、ＣＰＵ３１と共有メモリ１１との間のバスに出力される信号を診断回路３３によって傍受するだけで、アクセスに関する情報を容易に取得することができる。つまり、アクセスに関する情報を監視回路１３に出力する処理をＣＰＵ３１に行わせる必要がないので、ＣＰＵ３１の処理負担を軽減することができる。
　また、第１実施形態によるマスタ装置２０は、監視回路１３から取得されたアクセスに関する情報を記憶するレジスタ２２を備えており、マスタ装置２０のＣＰＵ２１は、レジスタ２２に基づいて共有メモリ１１にアクセスするように構成されている。これにより、レジスタ２２を監視するだけで、スレーブ装置３０のＣＰＵ３１が共有メモリ１１に行ったアクセスに関する情報を容易に取得することができる。これにより、共有メモリ１１へのアクセスを効率的に行うことができる。
　（第２実施形態）
　次に、図５を参照して、第２実施形態による制御装置１００ａの構成について説明する。なお、第１実施形態と同様の構成要素については、同一の符号を割り当てて説明を省略する。
　図５に示すように、第２実施形態による制御装置１００ａは、第１実施形態による制御装置１００と同様に、マザーボード１０ａと、マスタ装置２０ａと、複数のスレーブ装置３０ａとを備える。マスタ装置２０ａは、「第１装置」の一例であり、スレーブ装置３０ａは、「第２装置」の一例である。図５には、スレーブ装置３０ａが３つ設けられた例を示したが、スレーブ装置３０ａの数は、４つ以上であってもよいし、２つ以下であってもよい。
　第２実施形態によるマザーボード１０ａは、共有メモリ１１と、調停回路１２と、監視回路１３ａとを備える。監視回路１３ａは、「第１回路」の一例である。また、第２実施形態によるマスタ装置２０ａは、ＣＰＵ２１ａと、レジスタ２２とを備える。ＣＰＵ２１ａは、「第１制御部」の一例である。また、第２実施形態によるスレーブ装置３０ａは、ＣＰＵ３１ａと、周辺デバイス３２と、診断回路３３ａとを備える。ＣＰＵ３１ａは、「第２制御部」の一例であるとともに、診断回路３３ａは、「第２回路」の一例である。
　ここで、第２実施形態による診断回路３３ａは、ＣＰＵ３１ａと共有メモリ１１との間のバス（図５の矢印付きの直線Ｌ参照）を監視することにより、ＣＰＵ３１ａに発生し得るエラーに関する情報を取得するように構成されている。
　たとえば、ＣＰＵ３１ａが複数のタスクＡ、Ｂ、ＣおよびＤをこの順番で繰り返し実行する動作を行うように設定されている場合、診断回路３３ａは、ＣＰＵ３１ａからの出力信号を上記のバス（図５の矢印付きの直線Ｌ参照）を介して傍受することにより、ＣＰＵ３１ａが上記の設定から外れた動作を行っているか否かを判定するように構成されている。そして、診断回路３３ａは、ＣＰＵ３１ａが上記の設定から外れた動作を行っていると判定した場合、すなわちＣＰＵ３１ａに何らかのエラーが発生したと判断した場合に、そのエラーの詳細をエラーログ３４として記録するとともに、そのエラーに関する情報をマザーボード１０ａの監視回路１３ａに出力するように構成されている。
　第２実施形態による監視回路１３ａは、上記エラーに関する情報をスレーブ装置３０ａから取得した場合に、取得したエラーに関する情報をマスタ装置２０ａに出力するように構成されている。より具体的には、監視回路１３ａは、上記エラーに関する情報をスレーブ装置３０ａから取得した場合に、どのスレーブ装置３０ａのＣＰＵ３１ａにエラーが発生したかを特定することが可能な情報をマスタ装置２０ａのレジスタ２２に書き込むように構成されている。
　第２実施形態によるＣＰＵ２１ａは、レジスタ２２に基づいて例外処理をおこなうように構成されている。より具体的には、レジスタ２２は、上記のような情報が診断回路３３ａにより書き込まれた場合に、ＣＰＵ２１ａに割り込み信号を出力するように構成されている。そして、ＣＰＵ２１ａは、レジスタ２２から割り込み信号が入力された場合に、現在行っている処理を一旦停止して例外処理を行うように構成されている。なお、例外処理の例としては、エラーが発生したＣＰＵ３１ａを備えたスレーブ装置３０ａを初期化する処理や、エラーが発生したＣＰＵ３１ａを備えたスレーブ装置３０ａをシステムから切り離す処理などが考えられる。
　次に、図６を参照して、第２実施形態による制御装置１００ａのスレーブ装置３０ａの診断回路３３ａが実行する処理フローについて説明する。
　この処理フローでは、図６に示すように、診断回路３３ａは、まず、ステップＳ３１において、スレーブ装置３０ａのＣＰＵ３１ａにエラーが発生したか否かを判断する。より具体的には、診断回路３３ａは、ＣＰＵ３１ａと共有メモリ１１との間のバス（図５の矢印付きの直線Ｌ参照）を監視し、ＣＰＵ３１ａからの出力信号をバスから傍受することにより、ＣＰＵ３１ａが設定から外れた動作を行っているか否かを判定する。このステップＳ３１の処理は、ＣＰＵ３１ａにエラーが発生したと判断されるまで繰り返される。ステップＳ３１において、ＣＰＵ３１ａにエラーが発生したと判断された場合には、ステップＳ３２に処理が進む。
　ステップＳ３２において、診断回路３３ａは、ＣＰＵ３１ａに発生したエラーの詳細を示すエラーログ３４を記録する。そして、ステップＳ３３に処理が進む。
　ステップＳ３３において、診断回路３３ａは、ＣＰＵ３１ａに発生したエラーに関する情報をマザーボード１０ａの監視回路１３ａに出力する。エラーに関する情報は、ＣＰＵ３１ａと共有メモリ１１との間のバス（図５の矢印付きの直線Ｌ参照）から傍受された信号に基づいて生成される。そして、処理が戻る。
　次に、図７を参照して、第２実施形態による制御装置１００ａのマザーボード１０ａの監視回路１３ａが実行する処理フローについて説明する。
　この処理フローでは、図７に示すように、監視回路１３ａは、まず、ステップＳ４１において、スレーブ装置３０ａのＣＰＵ３１ａに発生したエラーに関する情報が診断回路３３ａから入力されたか否かを判断する。このステップＳ４１の処理は、エラーに関する情報が診断回路３３ａから入力されたと判断されるまで繰り返される。ステップＳ４１において、エラーに関する情報が診断回路３３ａから入力されたと判断された場合には、ステップＳ４２に処理が進む。
　ステップＳ４２において、監視回路１３ａは、診断回路３３ａから入力されたエラーに関する情報を、マスタ装置２０ａのレジスタ２２に出力する。より具体的には、監視回路１３ａは、どのスレーブ装置３０ａのＣＰＵ３１ａにエラーが発生したかを特定することが可能な情報をレジスタ２２に書き込む。そして、処理が戻る。
　次に、図８を参照して、第２実施形態による制御装置１００ａのマスタ装置２０ａのＣＰＵ２１ａが実行する処理フローについて説明する。
　この処理フローでは、図８に示すように、ＣＰＵ２１ａは、まず、ステップＳ５１において、ＣＰＵ３１ａに発生したエラーに関する情報がレジスタ２２に記憶されたか否かを判断する。たとえば、レジスタ２２が、エラーに関する情報が記憶された場合にＣＰＵ２１ａに割り込み信号を出力するように構成されているものとすると、ＣＰＵ２１ａは、ステップＳ５１において、レジスタ２２からの割り込み信号が自身に入力されたか否かを判断する。このステップＳ５１の処理は、エラーに関する情報がレジスタ２２に記憶されたと判断されるまで繰り返される。ステップＳ５１において、エラーに関する情報がレジスタ２２に記憶されたと判断された場合には、ステップＳ５２に処理が進む。
　ステップＳ５２において、ＣＰＵ２１ａは、レジスタ２２に記憶されたエラーに関する情報に基づいて、例外処理を実行する。つまり、ＣＰＵ３１ａにエラーが発生した場合、レジスタ２２には、どのスレーブ装置３０ａのＣＰＵ３１ａにエラーが発生したかを特定することが可能な情報が監視回路１３ａによって書き込まれるので、ＣＰＵ２１ａは、ステップＳ５２において、監視回路１３ａによってレジスタ２２に書き込まれた情報をレジスタ２２から読み出し、読み出した情報に基づいて特定したＣＰＵ３１ａを有するスレーブ装置３０ａに対して例外処理を行う。なお、例外処理の例としては、上記のように、エラーが発生したＣＰＵ３１ａを備えたスレーブ装置３０ａを初期化する処理や、エラーが発生したＣＰＵ３１ａを備えたスレーブ装置３０ａをシステムから切り離す処理などが考えられる。そして、処理が戻る。
　以上説明したように、第２実施形態による制御装置１００ａは、スレーブ装置３０ａのＣＰＵ３１ａにエラーが発生した場合に、当該エラーに関する情報をスレーブ装置３０ａから取得し、取得したエラーに関する情報をマスタ装置２０ａに出力する監視回路１３ａを備えている。これにより、互いにエラーが発生しているか否かを検知する際の処理負担を軽減することができる。
　つまり、プロセッサが複数設けられた従来の制御装置では、各プロセッサは、ある共通の記憶媒体（共有メモリ）を用いたいわゆるヘルシーカウンタなどを用いて互いにエラーが発生しているか否かを検知していた。たとえば、各プロセッサは、予め設定されたタスクが正常に終了する毎に、自身にエラーが発生していない旨を示すデータを共有メモリに記憶し、このように記憶したデータを互いに監視することにより、互いにエラーが発生しているか否かを検知していた。このように、従来では、各プロセッサは、互いにエラーが発生しているか否かを検知するために、予め設定されたタスクの他にも種々の処理を行う必要があったため、処理負担が増大することがあった。
　これに対して、第２実施形態による制御装置１００ａは、上記のような監視回路１３ａを備えているので、ＣＰＵ３１ａにエラーが発生した旨がＣＰＵ３１ａとは独立したハードウェアである監視回路１３ａによってマスタ装置２０ａに通知される。したがって、第２実施形態によれば、互いにエラーが発生しているか否かを検知するために、共有メモリ１１に定期的に繰り返しアクセスする処理などを行う必要がないので、処理負担を軽減することができる。
　また、第２実施形態によるスレーブ装置３０ａは、ＣＰＵ３１ａと共有メモリ１１との間のバス（図５の矢印付きの直線Ｌ参照）を監視することによりエラーに関する情報を取得し、取得したエラーに関する情報を監視回路１３ａに出力する診断回路３３ａを備えている。これにより、ＣＰＵ３１ａと共有メモリ１１との間のバスに出力される信号を診断回路３３ａによって傍受するだけで、エラーに関する情報を容易に取得することができる。つまり、エラーに関する情報を監視回路１３ａに出力する処理をＣＰＵ３１ａに行わせる必要がないので、ＣＰＵ３１ａの処理負担を軽減することができる。また、ＣＰＵ３１ａと共有メモリ１１との間のバスに出力される信号を診断回路３３ａによって傍受することにより、ＣＰＵ３１ａがどのような動作を行った際にエラーが発生したかをエラーログ３４として詳細に記録することができる。
　また、第２実施形態によるマスタ装置２０ａは、監視回路１３ａから取得されたエラーに関する情報を記憶するレジスタ２２を備えており、ＣＰＵ２１ａは、レジスタ２２に基づいて例外処理を実行するように構成されている。これにより、レジスタ２２を監視するだけで、エラーに関する情報を容易に取得することができる。
　以上、本発明の実施形態を説明したが、上記実施形態はあくまで一例であって、発明の範囲を限定することは意図していない。上記実施形態は、様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。上記実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (6)

  1. 　第１制御部を備えた第１装置と、
    　第２制御部を備えた第２装置と、
    　前記第１装置および前記第２装置によって共有される共有メモリと、
    　前記第２制御部が前記共有メモリへのアクセスを行った場合に、前記アクセスに関する情報を前記第２装置から取得し、取得した前記アクセスに関する情報を前記第１装置に出力する第１回路とを備える、制御装置。
  2. 　前記第２装置は、前記第２制御部と前記共有メモリとの間のバスを監視することにより前記アクセスに関する情報を取得し、取得した前記アクセスに関する情報を前記第１回路に出力する第２回路をさらに備える、請求項１に記載の制御装置。
  3. 　前記第１装置は、前記第１回路から取得された前記アクセスに関する情報を記憶するレジスタをさらに備え、
    　前記第１制御部は、前記レジスタに記憶された前記アクセスに関する情報に基づいて前記共有メモリにアクセスするように構成されている、請求項１に記載の制御装置。
  4. 　第１制御部を備えた第１装置と、
    　第２制御部を備えた第２装置と、
    　前記第１制御部と前記第２制御部とによって共有される共有メモリと、
    　前記第２制御部にエラーが発生した場合に、前記エラーに関する情報を前記第２装置から取得し、取得した前記エラーに関する情報を前記第１装置に出力する第１回路とを備える、制御装置。
  5. 　前記第２装置は、前記第２制御部と前記共有メモリとの間のバスを監視することにより前記エラーに関する情報を取得し、取得した前記エラーに関する情報を前記第１回路に出力する第２回路をさらに備える、請求項４に記載の制御装置。
  6. 　前記第１装置は、前記第１回路から取得された前記エラーに関する情報を記憶するレジスタをさらに備え、
    　前記第１制御部は、前記レジスタに記憶された前記エラーに関する情報に基づいて例外処理を実行するように構成されている、請求項４に記載の制御装置。
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