WO2017098909A1 - 出力回路 - Google Patents

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potential
assist
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真久 飯田
祇園　雅弘
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Socionext Inc
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    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Definitions

  • the present disclosure relates to an output circuit used in a semiconductor integrated circuit device.
  • both high-speed operation and low power consumption are required in an interface circuit that performs signal input / output with the outside.
  • a transistor that operates at a low voltage, for example, 1.8 V is used as the IO transistor.
  • the interface circuit must be configured so that a high voltage signal such as 3.3V can be input and output.
  • Patent Document 1 discloses a technique in which an output circuit that outputs a high-voltage signal to the outside is configured using a transistor that operates at a low voltage.
  • a low-voltage transistor is connected in cascade between a high-voltage power supply and an output pad, thereby relaxing the voltage between the source and drain of the low-voltage transistor.
  • the source is connected to the high-voltage power supply
  • the drain is connected to the output pad via another transistor
  • the gate has a signal that transitions between the high voltage and the low voltage.
  • the delay of the output signal may increase. That is, the gate-source voltage when the P-type transistor that drives the output signal is turned on is a voltage corresponding to the difference between the voltage of the high-voltage power supply and the voltage of the low-voltage power supply. However, this voltage greatly decreases when the voltage of the high voltage power supply decreases or when the voltage of the low voltage power supply increases. A decrease in the gate-source voltage in the conductive state leads to a decrease in the driving capability of the P-type transistor, which in turn increases the delay of the output signal. On the other hand, in order to supplement the driving capability of the P-type transistor to suppress the delay of the output signal, the transistor size may be increased, but this is not preferable because it leads to an increase in circuit area.
  • This disclosure aims to provide an output circuit capable of high-speed operation without causing an increase in circuit area.
  • an output circuit that receives a data input signal and outputs an output signal that changes in accordance with the data input signal includes: an output terminal that outputs the output signal; and a first power source that provides a first potential to a source And a drain connected to the output terminal, a P-type output transistor, the first power supply, and a power supply terminal to which a potential lower than the first potential is supplied.
  • Receiving a signal that changes in accordance with the data input signal and applying a signal that transitions between the first potential and the potential of the power supply terminal in response to the received signal as a gate signal to the gate of the output transistor.
  • a drive assist circuit connected to the driver and a second power supply for applying a second potential lower than the first potential, and supplying the second potential from an output node to the power supply end;
  • the assist circuit receives the data input signal or a signal that changes according to the data input signal as an assist signal, and the assist signal has a first transition corresponding to a transition from a high level to a low level of the gate signal.
  • the output transistor has the source connected to the first power supply that applies the first potential, and the drain connected to the output terminal.
  • the pre-driver is connected to the first power supply and a power supply terminal to which a potential lower than the first potential is supplied, receives a signal that changes according to the data input signal, and gives a gate signal to the gate of the output transistor .
  • This gate signal is a signal that transitions between the first potential and the potential of the power supply terminal.
  • the drive assist circuit supplies the second potential from the output node to the power supply terminal.
  • the drive assist circuit receives a data input signal or a signal that changes according to the data input signal as an assist signal.
  • an output circuit capable of high-speed operation can be realized without increasing the circuit area.
  • the circuit block diagram of the output circuit which concerns on 1st Embodiment Waveform diagram showing the operation of the output circuit of FIG. The circuit block diagram of the output circuit which concerns on 2nd Embodiment Waveform diagram showing the operation of the output circuit of FIG.
  • the circuit block diagram of the output circuit which concerns on 3rd Embodiment Waveform diagram showing the operation of the output circuit of FIG. The circuit block diagram of the output circuit which concerns on 4th Embodiment
  • the circuit block diagram of the other example of the output circuit which concerns on 4th Embodiment The circuit block diagram of the output circuit which concerns on other embodiment
  • FIG. 1 is a circuit configuration diagram of an output circuit according to the first embodiment.
  • the output circuit 100 in FIG. 1 receives the data input signal DIN and outputs an output signal DOUT that changes according to the data input signal DIN.
  • the output signal DOUT is output from the output terminal 1.
  • the output circuit 100 is provided, for example, in an LSI signal output unit. In this case, the output pad of the LSI corresponds to the output terminal 1.
  • the output circuit 100 is connected to the first power supply VDD1 and the second power supply VDD2.
  • VDD1 and VDD2 are used as symbols representing both the power supply itself and the potential supplied by the power supply.
  • the first potential VDD1 is, for example, 3.3V
  • the second potential VDD2 is lower than the first potential VDD1, for example, 1.8V.
  • the data input signal DIN is a low-amplitude signal and transits between, for example, the ground potential GND and 0.9V.
  • the output signal DOUT changes between the ground potential GND and the first potential VDD1.
  • the output circuit 100 includes level shifters 11 and 12, inverters 3 and 13, P-type transistors 2 and 5, and N-type transistors 14 and 15. Each transistor is assumed to be a MOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor).
  • the level shifter 11 receives the low-amplitude data input signal DIN, converts it to a signal SA that transitions between the ground potential GND and the second potential VDD2, and outputs it.
  • the level shifter 12 converts the signal SA into a signal that transitions between the second potential VDD2 and the first potential VDD1, and supplies the signal to the inverter 3.
  • the inverter 3 includes a P-type transistor 3a and an N-type transistor 3b whose gates and drains are connected, and is connected to a first power supply VDD1 and a power supply terminal 4 to which a potential VP lower than the first potential VDD1 is supplied.
  • the inverter 3 which is an example of a pre-driver inverts the signal received from the level shifter 12 and supplies the inverted signal to the gate of the P-type transistor 2 as the gate signal SG1.
  • the gate signal SG1 is a signal that transits between the first potential VDD1 and the potential VP of the power supply terminal 4. In the normal state, the second potential VDD2 is supplied as the potential VP.
  • the source of the P-type transistor 2 as the output transistor is connected to the first power supply VDD1, and the drain is connected to the output terminal 1 via the P-type transistor 5. That is, the P-type transistor 2 is cascade-connected to the output terminal 1.
  • the gate signal SG1 transitions from the high level (VDD1) to the low level (VP)
  • the P-type transistor 2 changes from the non-conductive state to the conductive state.
  • the potential of the output signal DOUT is raised toward the first potential VDD1, and the output signal DOUT transitions to a high level (VDD1).
  • the inverter 13 inverts the signal SA and supplies it to the gate of the N-type transistor 14 as the gate signal SG2.
  • the N-type transistor 14 has a source grounded and a drain connected to the output terminal 1 via the N-type transistor 15.
  • the gate signal SG2 changes from the low level (GND) to the high level (VDD2)
  • the N-type transistor 14 changes from the non-conductive state to the conductive state.
  • the potential of the output signal DOUT is lowered toward the ground potential GND, and the output signal DOUT transitions to a low level (GND).
  • the output circuit 100 further includes a drive assist circuit 20.
  • the drive assist circuit 20 is connected to the second power supply VDD2, and supplies the potential VP from the output node N1.
  • the output node N1 is connected to the power supply terminal 4 and is also connected to the gate of the P-type transistor 5.
  • the drive assist circuit 20 outputs the second potential VDD2 as the potential VP from the output node N1.
  • the gate signal SG1 output from the inverter 3 is a signal that transitions between the first potential VDD1 and the second potential VDD2. Become.
  • the drive assist circuit 20 performs an assist operation for temporarily lowering the potential VP of the output node N1 from the second potential VDD2 when the signal SA as the assist signal transitions from the low level to the high level.
  • the transition from the low level to the high level of the signal SA corresponds to the transition from the high level to the low level of the gate signal SG1 output from the inverter 3.
  • the drive assist circuit 20 includes an N-type transistor 21 whose source is grounded, an AND gate 22, an inverter 23 that receives a signal SA, a delay circuit 24 that receives an output signal of the inverter 23, and a second power source.
  • a resistor array RR including resistor portions R1 and R2 connected in series is provided between VDD2 and the drain of the N-type transistor 21.
  • a connection node of the resistance parts R1 and R2 is an output node N1 of the drive assist circuit 20.
  • the AND gate 22 receives the signal SA and the output of the delay circuit 24, and the output A is given to the gate of the N-type transistor 21. The output A becomes high level for a predetermined time after the signal SA transitions from low level to high level.
  • the AND gate 22, the inverter 23, and the delay circuit 24 constitute a pulse generation circuit that outputs a pulse having a predetermined pulse width when the signal SA transitions from a low level to a high level.
  • the N-type transistor 21 is turned off.
  • the potential VP of the output node N1 becomes the second potential VDD2.
  • the N-type transistor 21 is turned on.
  • the potential VP of the output node N1 becomes a potential (here, potential Va) obtained by dividing the second potential VDD2 by the resistance ratio of the resistor portions R1 and R2.
  • the N-type transistor 21 is an example of a switching element that is in a conducting state when a pulse is output from the pulse generating circuit and is in a non-conducting state when no pulse is output from the pulse generating circuit.
  • the signal SA output from the level shifter 11 is at low level (GND).
  • the gate signal SG1 output from the inverter 3 is at a high level (VDD1), and the P-type transistor 2 is non-conductive.
  • the gate signal SG2 (not shown) output from the inverter 13 is at a high level (VDD2), and the N-type transistor 14 is in a conductive state.
  • the output signal DOUT is at a low level (GND).
  • the output A remains at a low level (GND), and the N-type transistor 21 is in a non-conducting state. For this reason, the potential VP of the output node N1 is kept at the second potential VDD2.
  • the signal SA output from the level shifter 11 transitions to a high level (VDD2).
  • VDD2 high level
  • the gate signal SG1 output from the inverter 3 shifts to a low level
  • the P-type transistor 2 starts to raise the potential of the output signal DOUT.
  • the output A is at a high level for a predetermined time.
  • the N-type transistor 21 is in a conductive state, so that the potential VP of the output node N1 decreases from the second potential VDD2 toward the potential Va.
  • the power supply terminal 4 is lowered from the second potential VDD2, so that the potential of the gate signal SG1 output from the inverter 3 is further lowered from the second potential VDD2.
  • the N-type transistor 21 is turned off, so that the potential VP of the output node N1 returns to the second potential VDD2, and the potential of the gate signal SG1 also returns to the second potential VDD2.
  • the potential of the gate signal SG1 received by the P-type transistor 2 is further lowered from the second potential VDD2 supplied from the external power supply for a predetermined time.
  • the gate-source voltage of the P-type transistor 2 can be temporarily increased, and the drive capability of the output signal DOUT by the P-type transistor 2 can be improved. Therefore, the transition from the low level to the high level of the output signal DOUT can be speeded up.
  • the configuration of FIG. 1 can cope with variations in the first potential VDD1 and the second potential VDD2 supplied from the external power supply. That is, when the first potential VDD1 decreases or the second potential VDD2 increases, the gate-source voltage of the P-type transistor 2 decreases and the driving capability decreases. However, in the present embodiment, the gate-source voltage of the P-type transistor 2 can be sufficiently increased for a predetermined time after the gate signal SG1 transitions from the high level to the low level.
  • the drive assist circuit 20 outputs the output node when the assist signal SA performs the first transition corresponding to the transition from the high level to the low level of the gate signal SG1.
  • An assist operation for temporarily lowering the potential VP of N1 from the second potential VDD2 is performed.
  • the assist operation of the drive assist circuit 20 causes the gate- The source-to-source voltage can be temporarily increased.
  • the driving capability of the P-type transistor 2 can be improved, and the transition from the low level to the high level of the output signal DOUT can be speeded up. Therefore, high-speed operation of the output circuit 100 can be realized without increasing the size of the P-type transistor 2.
  • the resistor array RR is composed of the two resistor portions R1 and R2.
  • the configuration is not limited to this.
  • the resistor string RR may be configured by a plurality of resistor units connected in series, and one of connection nodes between the resistor units may be set as the output node N1.
  • the resistance portion constituting the resistance row RR may be realized by combining a plurality of resistance elements, or may be realized by using a transistor resistance, for example.
  • the level shifter 12 receives the first potential VDD1 and the second potential VDD2, but the level shifter 12 receives the potential VP supplied to the power supply terminal 4 instead of the second potential VDD2. It doesn't matter if you do.
  • FIG. 3 is a circuit configuration diagram of an output circuit according to the second embodiment.
  • the output circuit 100A in FIG. 3 has substantially the same configuration as that of the output circuit 100 in FIG. 1, and the detailed description of the already described configuration may be omitted here.
  • the drive assist circuit 20A receives an N-type transistor 21 whose source is grounded, an AND gate 22, an inverter 23 that receives a signal SA, a delay circuit 24a that receives an output signal of the inverter 23, and an output signal of the delay circuit 24a.
  • the delay circuit 24b includes a resistor string RR including resistor portions R1 and R2 connected in series between the second power supply VDD2 and the drain of the N-type transistor 21.
  • An output node N1 of the drive assist circuit 20A is connected to a connection node of the resistor units R1 and R2.
  • the AND gate 22 receives the signal SA and the output of the delay circuit 24 b as inputs, and the output A is given to the gate of the N-type transistor 21.
  • the drive assist circuit 20A further includes an N-type transistor 25 having a source grounded and a drain connected to the output node N1, and an AND gate 26.
  • the AND gate 26 receives the signal SA and the output of the delay circuit 24 a as input, and the output B is given to the gate of the N-type transistor 25.
  • the AND gate 22, the inverter 23, and the delay circuits 24a and 24b constitute a pulse generation circuit that outputs a pulse having a predetermined pulse width when the signal SA transitions from a low level to a high level.
  • the AND gate 26, the inverter 23, and the delay circuit 24a constitute a second pulse generation circuit that outputs a second pulse when the signal SA transits from a low level to a high level.
  • the pulse width of the second pulse output from the second pulse generation circuit is shorter than the pulse width of the pulse output from the pulse generation circuit.
  • the N-type transistor 25 is turned on when the second pulse is output from the second pulse generation circuit, and is turned off when the second pulse is not output from the second pulse generation circuit. It is an example of an element.
  • the drive assist circuit 20A is configured to reduce the potential VP of the output node N1 through two paths, that is, a path via the N-type transistor 21 and a path via the N-type transistor 25. .
  • the output A becomes high level for a predetermined time after the signal SA transitions from low level to high level.
  • the output B becomes high level for a shorter time than the output A after the signal SA transitions from low level to high level. Therefore, at the beginning of the transition of the signal SA from the low level to the high level, both the outputs A and B are at the high level, so that both the N-type transistors 21 and 25 are in the conductive state.
  • the potential VP of the output node N1 is pulled down at high speed.
  • the output B becomes low level
  • the N-type transistor 25 becomes non-conductive, and the potential VP of the output node N1 is lowered only by the N-type transistor 21. Then, the potential VP becomes a potential Va obtained by dividing the second potential VDD2 by the resistance ratio of the resistor portions R1 and R2.
  • the potential of the gate signal SG1 received by the P-type transistor 2 is maintained at an external power source for a predetermined time. Is further pulled down from the second potential VDD2 supplied from. Thereby, the gate-source voltage of the P-type transistor 2 can be temporarily increased, and the drive capability of the output signal DOUT by the P-type transistor 2 can be improved. Therefore, the transition from the low level to the high level of the output signal DOUT can be speeded up.
  • the potential VP of the output node N1 can be lowered at high speed and with high accuracy.
  • the potential VP in order to reduce the potential VP at high speed, it is necessary to reduce the resistances of the resistance parts R1 and R2 of the resistance string RR.
  • the circuit area increases.
  • the potential VP is pulled down at high speed by the N-type transistor 25, and the final potential Va can be set with high accuracy by the resistor string RR.
  • resistance part R1, R2 of resistance row RR may be high resistance, the increase in a circuit area can be suppressed.
  • FIG. 5 is a circuit configuration diagram of an output circuit according to the third embodiment.
  • the output circuit 100B in FIG. 5 has substantially the same configuration as that of the output circuit 100A in FIG. 3, and the detailed description of the already described configuration may be omitted here.
  • the output circuit 100B shown in FIG. 5 has a configuration that feeds back a change in the output signal DOUT to the drive assist circuit 20B as compared with the output circuit 100A shown in FIG.
  • the drive assist circuit 20B has a configuration in which the AND gates 22 and 26 in the drive assist circuit 20A in FIG. 3 are replaced with 3-input AND gates 22A and 26A.
  • the output circuit 100B includes a latch circuit 31 that receives the potential at the connection node of the N-type transistors 14 and 15, and a delay circuit 32 that receives the output of the latch circuit 31.
  • the signal SM output from the delay circuit 32 is given as one input to the 3-input AND gates 22A and 26A as a monitor signal for detecting a change in the output signal DOUT.
  • the latch circuit 31 and the delay circuit 32 constitute a monitor circuit that monitors a change in the output signal DOUT and outputs a monitor signal SM that changes in accordance with the output signal DOUT.
  • the signal SM is high when the potential at the connection node of the N-type transistors 14 and 15 rises to a predetermined level when the output signal DOUT changes from low level to high level. Transition from low to low. However, the timing of this transition is adjusted by the delay circuit 32. The change in the signal SM indicates that the output signal DOUT has transitioned from the low level to the high level. As described in the second embodiment, the potential VP at the output node N1 of the drive assist circuit 20B is pulled down after the signal SA transitions from the low level to the high level.
  • the assist operation by the drive assist circuit 20B can be stopped when the output signal DOUT is driven at high speed. Thereby, excess current consumption in the drive assist circuit 20B can be suppressed.
  • the potential at the connection node of the N-type transistors 14 and 15 is monitored in order to detect the change in the output signal DOUT.
  • the method for detecting the change in the output signal DOUT is not limited to this. It is not something that can be done.
  • the output signal DOUT may be directly monitored, or when there is a circuit unit that receives the output signal DOUT in the LSI, the change in the output signal DOUT may be monitored from the circuit unit. Good.
  • FIG. 7 is a circuit configuration diagram of an output circuit according to the fourth embodiment.
  • the output circuit 100C in FIG. 7 has substantially the same configuration as that of the output circuit 100 in FIG. 1, and the detailed description of the configuration already described may be omitted here.
  • drive assist circuit 20C has an N-type transistor 21 whose source is grounded, AND gate 22, inverter 23 that receives signal SA, and a delay that receives the output signal of inverter 23. Circuit 24.
  • the AND gate 22 receives the signal SA and the output of the delay circuit 24, and the output A is given to the gate of the N-type transistor 21.
  • the drain of the N-type transistor 21 is the output node N1.
  • the drive assist circuit 20C further includes a diode array 27 composed of diode-connected P-type transistors 27a, 27b, and 27c, and a P-type transistor 28.
  • One end of the diode array 27 is connected to the first power supply VDD1, and the other end is connected to the output node N1.
  • the P-type transistor 28 is provided between the second power supply VDD2 and the output node N1, and receives the output A of the AND gate 22 at the gate.
  • the signal SA is low level.
  • the N-type transistor 21 is nonconductive and the P-type transistor 28 is conductive. For this reason, the potential VP of the output node N1 is kept at the second potential VDD2.
  • the output A is at a high level for a predetermined time in the drive assist circuit 20C. This is as described in the first embodiment.
  • the N-type transistor 21 is turned on and the P-type transistor 28 is turned off.
  • the potential VP of the output node N1 is a potential obtained by subtracting a voltage corresponding to the sum of the threshold voltages of the P-type transistors 27a, 27b, and 27c from the first potential VDD1.
  • the potential VP of the output node N1 is lowered accordingly.
  • the second potential VDD2 supplied from the external power source is increased, the gate potential of the N-type transistor 21 is increased, and therefore the potential VP of the output node N1 is further lowered. That is, as the first potential VDD1 decreases or the second potential VDD2 increases, the potential VP of the output node N1 becomes lower, so that the gate-source voltage of the P-type transistor 2 becomes higher. As a result, even if the first potential VDD1 decreases or the second potential VDD2 increases, it is possible to suppress a decrease in the driving capability of the P-type transistor 2.
  • this embodiment can cope with process variations. That is, when the threshold voltage of the transistor is high and the operation speed is low due to the manufacturing process, the sum of the threshold voltages of the P-type transistors 27a, 27b, and 27c is large, so that the potential VP of the output node N1 is lower. . On the other hand, when the threshold voltage of the transistor is low due to the manufacturing process and the operation speed is high, the sum of the threshold voltages of the P-type transistors 27a, 27b, and 27c is small, so the potential VP of the output node N1 is not so low. . That is, since the gate-source voltage of the P-type transistor 2 becomes larger as the operation speed of the transistor is slower, it is possible to appropriately suppress a decrease in the driving capability of the P-type transistor 2 according to the manufacturing process.
  • the diode array 27 is composed of the three P-type transistors 27a, 27b, and 27c.
  • the configuration is not limited to this, and one or a plurality connected in series is used. What is necessary is just to comprise by the diode-connected P-type transistor.
  • FIG. 8 is a circuit configuration diagram of another example of the output circuit according to the fourth embodiment.
  • the drive assist circuit 20D is configured so that the potential VP of the output node N1 in the assist operation decreases as the first potential VDD1 decreases, as in the drive assist circuit 20C of FIG. It is configured.
  • the drive assist circuit 20D includes an N-type transistor 21 whose source is grounded, an AND gate 22, an inverter 23 that receives the signal SA, and an inverter 23 A delay circuit 24 that receives an output signal and a P-type transistor 28 provided between the second power supply VDD2 and the output node N1 are provided.
  • the AND gate 22 receives the signal SA and the output of the delay circuit 24 as input, and the output A is given to the gates of the N-type transistor 21 and the P-type transistor 28.
  • the drive assist circuit 20D further includes an inverter 291 that receives the output A of the AND gate 22, a level shifter 292 that receives the output of the inverter 291, P-type transistors 29a and 29b, and an N-type transistor 29c, which are connected in series. R21 and R22.
  • the P-type transistors 29a and 29b, the resistance parts R21 and R22, and the N-type transistors 29c and 21 are provided in this order between the first power supply VDD1 and the ground power supply, and the connection node of the resistance parts R21 and R22 is driven.
  • the output of the level shifter 292 is given to the gate of the P-type transistor 29a.
  • the second potential VDD2 is applied to the gates of the P-type transistor 29b and the N-type transistor 29c.
  • the output A is at a high level for a predetermined time in the drive assist circuit 20D. This is as described in the first embodiment.
  • the P-type transistor 29a and the N-type transistor 21 are turned on, and the P-type transistor 28 is turned off.
  • the potential VP of the output node N1 is a potential obtained by dividing the first potential VDD1 by the resistor portions R21 and R22.
  • the potential VP of the output node N1 is lowered accordingly. That is, as the first potential VDD1 decreases, the potential VP of the output node N1 becomes lower, so that the gate-source voltage of the P-type transistor 2 becomes higher. As a result, even if the first potential VDD1 is reduced, the drive capability of the P-type transistor 2 can be prevented from being reduced.
  • the configuration of the present embodiment may be applied to a configuration in which the potential VP of the output node N1 is lowered through two paths as described in the second embodiment.
  • a configuration that feeds back a change in the output signal DOUT as described in the third embodiment may be applied to the configuration of the present embodiment.
  • the P-type transistor 2 that drives the output signal DOUT is cascade-connected to the output terminal 1 via the P-type transistor 5 from the viewpoint of withstand voltage protection.
  • the present disclosure is not limited to this.
  • the configuration in FIG. 9 is the same as the output circuit 100 in FIG. 1 realized by using a high voltage device.
  • a P-type transistor 2 ⁇ / b> A as an output transistor for driving the output signal DOUT is directly connected to the output terminal 1.
  • An N-type transistor 14A that drives the output signal DOUT is directly connected to the output terminal 1.
  • a high voltage device such as LDMOS (Laterally Diffused MOS (Metal Oxide Semiconductor)) may be used.
  • LDMOS Layerally Diffused MOS (Metal Oxide Semiconductor)
  • the gate breakdown voltage and the source breakdown voltage are similar to those of a normal MOS, but the drain breakdown voltage is higher.
  • An output circuit with a smaller area can be realized by using a high breakdown voltage device such as an LDMOS to obtain the configuration shown in FIG.
  • the configuration shown in FIG. 9 may be applied.
  • a change in the output signal DOUT may be monitored from a circuit unit that receives the output signal DOUT in the LSI.
  • the drive assist circuits 20, 20A, 20B, 20C, and 20D receive the signal SA output from the level shifter 11 as an assist signal. Any signal that changes according to the data input signal DIN may be used, or the data input signal DIN itself may be used.
  • the logic levels of the assist signal SA and the gate signal SG1 are inverted.
  • the logic levels of the assist signal and the gate signal may be the same.
  • the drive assist circuit may be configured to perform an assist operation when the assist signal transitions from a high level to a low level. That is, the drive assist circuit, when the assist signal has made a transition corresponding to the transition from the high level to the low level of the gate signal, in other words, the P-type transistor that drives the output signal changes from the non-conductive state to the conductive state. What is necessary is just to comprise so that an assist operation
  • an output circuit capable of high-speed operation can be realized without causing an increase in circuit area, which is effective for, for example, speeding up and reducing the area of an LSI.

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Abstract

出力トランジスタ（２）は、ソースがＶＤＤ１に、ドレインが出力端子（１）に接続されている。プリドライバ（３）は、データ入力信号（ＤＩＮ）に応じて変化する信号を受け、ＶＤＤ１と電源端（４）の電位（ＶＰ）との間を遷移するゲート信号（ＳＧ１）を出力トランジスタ（２）のゲートに与える。駆動アシスト回路（２０）は、出力ノード（Ｎ１）からＶＤＤ２を出力し、かつ、アシスト信号（ＳＡ）が、ゲート信号（ＳＧ１）のハイからローへの遷移に対応する第１遷移を行ったとき、出力ノード（Ｎ１）の電位をＶＤＤ２から一時的に下げるアシスト動作を行う。

Description

出力回路
　本開示は、半導体集積回路装置に用いられる出力回路に関する。
　半導体集積回路装置では、外部と信号入出力を行うインターフェース回路において、高速動作と低消費電力の両方が求められている。高速動作と低消費電力をともに実現するために、ＩＯトランジスタとしては、低電圧例えば１．８Ｖで動作するトランジスタが用いられる。一方で、インターフェース回路は、高電圧例えば３．３Ｖの信号が入出力可能なように構成しなければならない。
　特許文献１では、高電圧の信号を外部に出力する出力回路を、低電圧で動作するトランジスタを用いて構成する技術が開示されている。この技術では、高電圧の電源と出力パッドとの間に、低電圧トランジスタをカスケードに接続することによって、低電圧トランジスタのソース・ドレイン間の電圧を緩和している。出力信号を駆動するＰ型トランジスタは、ソースは高電圧電源に接続され、ドレインは他のトランジスタを介して出力パッドに接続され、ゲートには、高電圧と低電圧との間を遷移する信号が与えられる。
特開２００７－６０２０１号公報
　ところが、特許文献１の構成では、外部から供給される電源電圧にばらつきが生じたとき、出力信号の遅延が増大する可能性がある。すなわち、出力信号を駆動するＰ型トランジスタを導通状態にする際のゲート・ソース間電圧は、高電圧電源の電圧と低電圧電源の電圧との差に相当する電圧である。ところが、この電圧は、高電圧電源の電圧が低下したり、低電圧電源の電圧が上昇したりすると、大きく減少する。導通状態にする際のゲート・ソース間電圧の減少は、Ｐ型トランジスタの駆動能力の低下につながり、ひいては出力信号の遅延の増大が生じる。一方、出力信号の遅延を抑制すべくＰ型トランジスタの駆動能力を補うためには、トランジスタサイズを大きくすればよいが、これは回路面積の増大につながるため、好ましくない。
　本開示は、回路面積の増大を招くことなく、高速動作が可能な出力回路を提供することを目的とする。
　本開示の態様では、データ入力信号を受け、前記データ入力信号に応じて変化する出力信号を出力する出力回路は、前記出力信号を出力する出力端子と、ソースが第１電位を与える第１電源に接続されており、ドレインが前記出力端子に接続されている、Ｐ型の出力トランジスタと、前記第１電源と、前記第１電位よりも低い電位が供給される電源端とに接続されており、前記データ入力信号に応じて変化する信号を受け、受けた信号に応じて前記第１電位と前記電源端の電位との間を遷移する信号を、前記出力トランジスタのゲートにゲート信号として与えるプリドライバと、前記第１電位よりも低い第２電位を与える第２電源と接続されており、出力ノードから前記電源端に前記第２電位を供給する駆動アシスト回路とを備え、前記駆動アシスト回路は、前記データ入力信号、または、前記データ入力信号に応じて変化する信号をアシスト信号として受け、前記アシスト信号が、前記ゲート信号のハイレベルからローレベルへの遷移に対応する第１遷移を行ったとき、前記出力ノードの電位を前記第２電位から一時的に下げるアシスト動作を行う。
　この態様によると、出力回路において、出力トランジスタは、ソースが第１電位を与える第１電源に接続されており、ドレインが出力端子に接続されている。プリドライバは、第１電源と、第１電位よりも低い電位が供給される電源端とに接続されており、データ入力信号に応じて変化する信号を受け、出力トランジスタのゲートにゲート信号を与える。このゲート信号は、第１電位と、電源端の電位との間を遷移する信号である。駆動アシスト回路は、出力ノードから電源端に第２電位を供給する。また、駆動アシスト回路は、データ入力信号、または、データ入力信号に応じて変化する信号をアシスト信号として受ける。そして、アシスト信号が、ゲート信号のハイレベルからローレベルへの遷移に対応する第１遷移を行ったとき、出力ノードの電位を第２電位から一時的に下げるアシスト動作を行う。このため、ゲート信号がハイレベルからローレベルに遷移し、出力トランジスタが導通状態になって出力信号を駆動するとき、駆動アシスト回路のアシスト動作によって、出力トランジスタのゲート・ソース間電圧を一時的に大きくすることができる。これにより、出力トランジスタの駆動能力を向上させることができるので、出力信号のローレベルからハイレベルへの遷移を高速化することができる。したがって、出力トランジスタのサイズを大きくすることなく、出力回路の高速動作を実現できる。
　本開示によると、回路面積の増大を招くことなく、高速動作が可能な出力回路を実現することができる。
第１実施形態に係る出力回路の回路構成図 図１の出力回路の動作を示す波形図 第２実施形態に係る出力回路の回路構成図 図３の出力回路の動作を示す波形図 第３実施形態に係る出力回路の回路構成図 図５の出力回路の動作を示す波形図 第４実施形態に係る出力回路の回路構成図 第４実施形態に係る出力回路の他の例の回路構成図 他の実施形態に係る出力回路の回路構成図
　以下、実施の形態について、図面を参照して説明する。なお、以下に示す回路構成図では、本開示に関わる構成要素を中心にして簡略化して図示を行っている。このため例えば、直接的に接続されているように図示された構成要素が、実際の回路構成では、その間に他の構成要素が配置されており、間接的に接続されている場合がある。
　（第１実施形態）
　図１は第１実施形態に係る出力回路の回路構成図である。図１の出力回路１００は、データ入力信号ＤＩＮを受け、このデータ入力信号ＤＩＮに応じて変化する出力信号ＤＯＵＴを出力する。出力信号ＤＯＵＴは出力端子１から出力される。この出力回路１００は例えば、ＬＳＩの信号出力部に設けられる。この場合、ＬＳＩの出力パッドが出力端子１に相当する。
　出力回路１００は、第１電源ＶＤＤ１と、第２電源ＶＤＤ２とに接続されている。なお、本願明細書では、「ＶＤＤ１」「ＶＤＤ２」は、電源自体と、その電源が与える電位との両方を表す符号として用いる。第１電位ＶＤＤ１は例えば３．３Ｖであり、第２電位ＶＤＤ２は第１電位ＶＤＤ１よりも低く例えば１．８Ｖである。データ入力信号ＤＩＮは低振幅の信号であり、例えば接地電位ＧＮＤ～０．９Ｖの間で遷移する。出力信号ＤＯＵＴは、接地電位ＧＮＤ～第１電位ＶＤＤ１の間で遷移する。
　出力回路１００は、レベルシフタ１１，１２と、インバータ３，１３と、Ｐ型トランジスタ２，５と、Ｎ型トランジスタ１４，１５とを備えている。各トランジスタは、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)であるものとする。レベルシフタ１１は、低振幅のデータ入力信号ＤＩＮを受け、接地電位ＧＮＤ～第２電位ＶＤＤ２の間で遷移する信号ＳＡに変換し出力する。レベルシフタ１２は、信号ＳＡを、第２電位ＶＤＤ２～第１電位ＶＤＤ１の間で遷移する信号に変換し、インバータ３に与える。
　インバータ３は、ゲート同士およびドレイン同士が接続されたＰ型トランジスタ３ａおよびＮ型トランジスタ３ｂからなり、第１電源ＶＤＤ１と、第１電位ＶＤＤ１よりも低い電位ＶＰが供給される電源端４とに接続されている。プリドライバの一例であるインバータ３は、レベルシフタ１２から受けた信号を反転し、ゲート信号ＳＧ１としてＰ型トランジスタ２のゲートに与える。ゲート信号ＳＧ１は、第１電位ＶＤＤ１と電源端４の電位ＶＰとの間を遷移する信号である。なお、通常状態では、電位ＶＰとして第２電位ＶＤＤ２が供給されている。
　出力トランジスタとしてのＰ型トランジスタ２は、ソースが第１電源ＶＤＤ１に接続されており、ドレインがＰ型トランジスタ５を介して出力端子１に接続されている。すなわち、Ｐ型トランジスタ２は、出力端子１にカスケード接続されている。ゲート信号ＳＧ１がハイレベル（ＶＤＤ１）からローレベル（ＶＰ）に遷移したとき、Ｐ型トランジスタ２は非導通状態から導通状態に変化する。これにより、出力信号ＤＯＵＴの電位は第１電位ＶＤＤ１に向かって引き上げられ、出力信号ＤＯＵＴはハイレベル（ＶＤＤ１）に遷移する。
　また、インバータ１３は、信号ＳＡを反転し、ゲート信号ＳＧ２としてＮ型トランジスタ１４のゲートに与える。Ｎ型トランジスタ１４は、ソースが接地されており、ドレインがＮ型トランジスタ１５を介して出力端子１に接続されている。ゲート信号ＳＧ２がローレベル（ＧＮＤ）からハイレベル（ＶＤＤ２）に遷移したとき、Ｎ型トランジスタ１４は非導通状態から導通状態に変化する。これにより、出力信号ＤＯＵＴの電位は接地電位ＧＮＤに向かって引き下げられ、出力信号ＤＯＵＴはローレベル（ＧＮＤ）に遷移する。
　出力回路１００は、さらに、駆動アシスト回路２０を備えている。駆動アシスト回路２０は、第２電源ＶＤＤ２と接続されており、出力ノードＮ１から電位ＶＰを供給する。出力ノードＮ１は電源端４と接続されており、またＰ型トランジスタ５のゲートにも接続されている。駆動アシスト回路２０は、後述するアシスト動作を行わないときは、出力ノードＮ１から電位ＶＰとして第２電位ＶＤＤ２を出力する。このとき、駆動アシスト回路２０から電源端４に第２電位ＶＤＤ２が供給されるので、インバータ３から出力されるゲート信号ＳＧ１は、第１電位ＶＤＤ１と第２電位ＶＤＤ２との間を遷移する信号になる。また駆動アシスト回路２０は、アシスト信号としての信号ＳＡがローレベルからハイレベルに遷移したとき、出力ノードＮ１の電位ＶＰを第２電位ＶＤＤ２から一時的に引き下げるアシスト動作を行う。ここで、信号ＳＡのローレベルからハイレベルへの遷移は、インバータ３から出力されるゲート信号ＳＧ１のハイレベルからローレベルへの遷移に対応している。
　駆動アシスト回路２０は、具体的には、ソースが接地されたＮ型トランジスタ２１と、ＡＮＤゲート２２と、信号ＳＡを受けるインバータ２３と、インバータ２３の出力信号を受ける遅延回路２４と、第２電源ＶＤＤ２とＮ型トランジスタ２１のドレインとの間に直列に接続された抵抗部Ｒ１，Ｒ２からなる抵抗列ＲＲとを備えている。抵抗部Ｒ１，Ｒ２の接続ノードが、駆動アシスト回路２０の出力ノードＮ１となっている。ＡＮＤゲート２２は、信号ＳＡと、遅延回路２４の出力とを入力とし、その出力ＡがＮ型トランジスタ２１のゲートに与えられる。出力Ａは、信号ＳＡがローレベルからハイレベルに遷移してから、所定時間の間、ハイレベルになる。すなわち、ＡＮＤゲート２２、インバータ２３および遅延回路２４によって、信号ＳＡがローレベルからハイレベルに遷移したとき、所定のパルス幅を有するパルスを出力するパルス生成回路が構成されている。出力Ａがローレベルのときは、Ｎ型トランジスタ２１は非導通状態になる。このとき、出力ノードＮ１の電位ＶＰは第２電位ＶＤＤ２になる。一方、出力Ａがハイレベルのときは、Ｎ型トランジスタ２１は導通状態になる。このとき、出力ノードＮ１の電位ＶＰは、第２電位ＶＤＤ２を抵抗部Ｒ１，Ｒ２の抵抗比で分圧して得られた電位（ここでは電位Ｖａとする）になる。Ｎ型トランジスタ２１は、パルス生成回路からパルスが出力されるときは導通状態になり、パルス生成回路からパルスが出力されないときは非導通状態になるスイッチング素子の一例である。
　図１の回路の動作について、図２の波形図を用いて説明する。なお図２では、分かりやすくするために、電位ＶＰに関してのみ、その変化を他の信号や電位と比べて４倍程度に強調して示している。
　データ入力信号ＤＩＮがローレベルのとき、レベルシフタ１１から出力される信号ＳＡはローレベル（ＧＮＤ）である。このとき、インバータ３から出力されるゲート信号ＳＧ１はハイレベル（ＶＤＤ１）であり、Ｐ型トランジスタ２は非導通状態である。一方、インバータ１３から出力されるゲート信号ＳＧ２（図示せず）はハイレベル（ＶＤＤ２）であり、Ｎ型トランジスタ１４は導通状態である。この結果、出力信号ＤＯＵＴはローレベル（ＧＮＤ）である。また、駆動アシスト回路２０において、出力Ａはローレベル（ＧＮＤ）のままであり、Ｎ型トランジスタ２１は非導通状態である。このため、出力ノードＮ１の電位ＶＰは第２電位ＶＤＤ２に保たれる。
　データ入力信号ＤＩＮがハイレベルに遷移したとき、レベルシフタ１１から出力される信号ＳＡはハイレベル（ＶＤＤ２）に遷移する。これにより、インバータ３から出力されるゲート信号ＳＧ１はローレベルに遷移し、Ｐ型トランジスタ２は出力信号ＤＯＵＴの電位を引き上げ始める。ただしこのとき、駆動アシスト回路２０において、出力Ａは所定時間の間、ハイレベルになる。出力Ａがハイレベルのとき、Ｎ型トランジスタ２１は導通状態になるため、出力ノードＮ１の電位ＶＰは、第２電位ＶＤＤ２から電位Ｖａに向かって低下する。これにより、電源端４が第２電位ＶＤＤ２から下がるため、インバータ３から出力されるゲート信号ＳＧ１の電位は第２電位ＶＤＤ２からさらに低下する。出力Ａがローレベルに戻ると、Ｎ型トランジスタ２１は非導通状態になるため、出力ノードＮ１の電位ＶＰは第２電位ＶＤＤ２に戻り、ゲート信号ＳＧ１の電位も第２電位ＶＤＤ２に戻る。
　すなわち、データ入力信号ＤＩＮがローレベルからハイレベルに遷移したとき、Ｐ型トランジスタ２が受けるゲート信号ＳＧ１の電位が、所定時間の間、外部電源から供給される第２電位ＶＤＤ２から、さらに引き下げられる。これにより、Ｐ型トランジスタ２のゲート・ソース間電圧を一時的に大きくすることができ、Ｐ型トランジスタ２による出力信号ＤＯＵＴの駆動能力を向上させることができる。したがって、出力信号ＤＯＵＴのローレベルからハイレベルへの遷移を高速化することができる。
　また、図１の構成では、外部電源から供給される第１電位ＶＤＤ１、第２電位ＶＤＤ２のばらつきにも対応することができる。すなわち、第１電位ＶＤＤ１が低下したり第２電位ＶＤＤ２が上昇したりすると、Ｐ型トランジスタ２のゲート・ソース間電圧が低下し、駆動能力が下がる。ところが、本実施形態では、ゲート信号ＳＧ１がハイレベルからローレベルに遷移してから所定時間の間、Ｐ型トランジスタ２のゲート・ソース間電圧を十分大きくすることができる。
　このように本実施形態によると、出力回路１００において、駆動アシスト回路２０は、アシスト信号ＳＡが、ゲート信号ＳＧ１のハイレベルからローレベルへの遷移に対応する第１遷移を行ったとき、出力ノードＮ１の電位ＶＰを第２電位ＶＤＤ２から一時的に下げるアシスト動作を行う。このため、ゲート信号ＳＧ１がハイレベルからローレベルに遷移し、Ｐ型トランジスタ２が導通状態になって出力信号ＤＯＵＴを駆動するとき、駆動アシスト回路２０のアシスト動作によって、Ｐ型トランジスタ２のゲート・ソース間電圧を一時的に大きくすることができる。これにより、Ｐ型トランジスタ２の駆動能力を向上させることができるので、出力信号ＤＯＵＴのローレベルからハイレベルへの遷移を高速化することができる。したがって、Ｐ型トランジスタ２のサイズを大きくすることなく、出力回路１００の高速動作を実現できる。
　なお、図１の構成では、抵抗列ＲＲは、２個の抵抗部Ｒ１，Ｒ２からなるものとしたが、これに限られるものではない。例えば、直列に接続された複数の抵抗部によって抵抗列ＲＲを構成し、抵抗部同士の接続ノードのいずれかを出力ノードＮ１としてもよい。また、抵抗列ＲＲを構成する抵抗部は、例えば、複数の抵抗素子を組み合わせて実現してもよいし、あるいは、トランジスタ抵抗を用いて実現してもかまわない。
　また、図１の構成では、レベルシフタ１２は第１電位ＶＤＤ１と第２電位ＶＤＤ２を受けるものとしたが、レベルシフタ１２が、第２電位ＶＤＤ２の代わりに、電源端４に供給される電位ＶＰを受けるようにしてもかまわない。
　（第２実施形態）
　図３は第２実施形態に係る出力回路の回路構成図である。図３の出力回路１００Ａは、図１の出力回路１００とほぼ同様の構成を備えており、ここでは、すでに説明した構成についてはその詳細な説明を省略する場合がある。
　図３の出力回路１００Ａは、図１の出力回路１００とは、駆動アシスト回路２０Ａの内部構成が異なっている。駆動アシスト回路２０Ａは、ソースが接地されたＮ型トランジスタ２１と、ＡＮＤゲート２２と、信号ＳＡを受けるインバータ２３と、インバータ２３の出力信号を受ける遅延回路２４ａと、遅延回路２４ａの出力信号を受ける遅延回路２４ｂと、第２電源ＶＤＤ２とＮ型トランジスタ２１のドレインとの間に直列に接続された抵抗部Ｒ１，Ｒ２からなる抵抗列ＲＲとを備えている。駆動アシスト回路２０Ａの出力ノードＮ１は抵抗部Ｒ１，Ｒ２の接続ノードに接続されている。ＡＮＤゲート２２は、信号ＳＡと、遅延回路２４ｂの出力とを入力とし、その出力ＡがＮ型トランジスタ２１のゲートに与えられる。また、駆動アシスト回路２０Ａは、ソースが接地され、ドレインが出力ノードＮ１に接続されたＮ型トランジスタ２５と、ＡＮＤゲート２６とをさらに備えている。ＡＮＤゲート２６は、信号ＳＡと、遅延回路２４ａの出力とを入力とし、その出力ＢがＮ型トランジスタ２５のゲートに与えられる。
　すなわち、ＡＮＤゲート２２、インバータ２３および遅延回路２４ａ，２４ｂによって、信号ＳＡがローレベルからハイレベルに遷移したとき、所定のパルス幅を有するパルスを出力するパルス生成回路が構成されている。また、ＡＮＤゲート２６、インバータ２３および遅延回路２４ａによって、信号ＳＡがローレベルからハイレベルに遷移したとき、第２パルスを出力する第２パルス生成回路が構成されている。第２パルス生成回路から出力される第２パルスのパルス幅は、パルス生成回路から出力されるパルスのパルス幅よりも短い。また、Ｎ型トランジスタ２５は、第２パルス生成回路から第２パルスが出力されるときは導通状態になり、第２パルス生成回路から第２パルスが出力されないときは非導通状態になる第２スイッチング素子の一例である。
　本実施形態では、駆動アシスト回路２０Ａは、出力ノードＮ１の電位ＶＰの引き下げを、２つの経路、すなわち、Ｎ型トランジスタ２１を介する経路とＮ型トランジスタ２５を介する経路とで、行うようにしている。
　図４の波形図に示すように、出力Ａは、信号ＳＡがローレベルからハイレベルに遷移してから、所定時間の間、ハイレベルになる。また、出力Ｂは、信号ＳＡがローレベルからハイレベルに遷移してから、出力Ａよりも短い時間の間、ハイレベルになる。このため、信号ＳＡがローレベルからハイレベルに遷移した当初は、出力Ａ，Ｂともにハイレベルになるため、Ｎ型トランジスタ２１，２５は両方とも導通状態になる。これにより、出力ノードＮ１の電位ＶＰは高速に引き下げられる。その後、出力ＢがローレベルになるとＮ型トランジスタ２５は非導通状態になり、出力ノードＮ１の電位ＶＰの引き下げはＮ型トランジスタ２１のみによって行われる。そして、電位ＶＰは、第２電位ＶＤＤ２を抵抗部Ｒ１，Ｒ２の抵抗比で分圧して得られた電位Ｖａになる。
　本実施形態によると、第１の実施形態と同様に、データ入力信号ＤＩＮがローレベルからハイレベルに遷移したとき、Ｐ型トランジスタ２が受けるゲート信号ＳＧ１の電位が、所定時間の間、外部電源から供給される第２電位ＶＤＤ２からさらに引き下げられる。これにより、Ｐ型トランジスタ２のゲート・ソース間電圧を一時的に大きくすることができ、Ｐ型トランジスタ２による出力信号ＤＯＵＴの駆動能力を向上させることができる。したがって、出力信号ＤＯＵＴのローレベルからハイレベルへの遷移を高速化することができる。
　さらに、本実施形態では、出力ノードＮ１の電位ＶＰの引き下げを、高速に、かつ、高精度に行うことができる。第１実施形態の構成において、電位ＶＰの引き下げを高速に行うためには、抵抗列ＲＲの抵抗部Ｒ１，Ｒ２を低抵抗化する必要がある。ところが、半導体デバイスでは、低抵抗化するためには素子のサイズを大きくする必要があるため、回路面積が増大する。本実施形態では、Ｎ型トランジスタ２５によって高速に電位ＶＰを引き下げ、最終的な電位Ｖａは抵抗列ＲＲによって精度よく設定することができる。これにより、抵抗列ＲＲの抵抗部Ｒ１，Ｒ２は高抵抗であってもかまわないため、回路面積の増大を抑えることができる。
　（第３実施形態）
　図５は第３実施形態に係る出力回路の回路構成図である。図５の出力回路１００Ｂは、図３の出力回路１００Ａとほぼ同様の構成を備えており、ここでは、すでに説明した構成についてはその詳細な説明を省略する場合がある。
　図５の出力回路１００Ｂは、図３の出力回路１００Ａと対比すると、出力信号ＤＯＵＴの変化を駆動アシスト回路２０Ｂにフィードバックする構成を備えている。駆動アシスト回路２０Ｂは、図３における駆動アシスト回路２０ＡにおけるＡＮＤゲート２２，２６を３入力ＡＮＤゲート２２Ａ，２６Ａに置き換えた構成を有している。そして、出力回路１００Ｂは、Ｎ型トランジスタ１４，１５の接続ノードにおける電位を受けるラッチ回路３１と、ラッチ回路３１の出力を受ける遅延回路３２とを備えている。遅延回路３２から出力される信号ＳＭは、出力信号ＤＯＵＴの変化を検知するモニタ信号として、３入力ＡＮＤゲート２２Ａ，２６Ａに１つの入力として与えられる。ラッチ回路３１および遅延回路３２によって、出力信号ＤＯＵＴの変化をモニタし、出力信号ＤＯＵＴに応じて変化するモニタ信号ＳＭを出力するモニタ回路が構成されている。
　図６の波形図に示すように、信号ＳＭは、出力信号ＤＯＵＴがローレベルからハイレベルに遷移する際に、Ｎ型トランジスタ１４，１５の接続ノードにおける電位が所定レベルまで上昇したとき、ハイレベルからローレベルに遷移する。ただし、この遷移のタイミングは遅延回路３２によって調整される。この信号ＳＭの変化は、出力信号ＤＯＵＴがローレベルからハイレベルに遷移したことを示す。駆動アシスト回路２０Ｂの出力ノードＮ１における電位ＶＰは、第２実施形態で説明したとおり、信号ＳＡがローレベルからハイレベルに遷移してから引き下げられる。ところが、信号ＳＭがハイレベルからローレベルに遷移すると、３入力ＡＮＤゲート２２Ａ，２６Ａの出力Ａ，Ｂは両方とも強制的にローレベルになり、出力ノードＮ１の電位ＶＰは第２電位ＶＤＤ２に戻る。
　すなわち、駆動アシスト回路２０Ｂに、信号ＳＭをフィードバックすることによって、出力信号ＤＯＵＴが高速に駆動されたときは、駆動アシスト回路２０Ｂによるアシスト動作を停止させることができる。これにより、駆動アシスト回路２０Ｂにおける余分な電流消費を抑制することができる。
　なお、本実施形態では、出力信号ＤＯＵＴの変化を検知するために、Ｎ型トランジスタ１４，１５の接続ノードにおける電位をモニタするものとしたが、出力信号ＤＯＵＴの変化を検知する手法はこれに限られるものではない。例えば、出力信号ＤＯＵＴを直接モニタしてもよいし、ＬＳＩの中に出力信号ＤＯＵＴを入力とする回路部が存在する場合には、その回路部から出力信号ＤＯＵＴの変化をモニタするようにしてもよい。
　また、第１実施形態や他の構成において、本実施形態で開示したような出力信号ＤＯＵＴの変化をフィードバックする構成を適用してもよいことはいうまでもない。
　（第４実施形態）
　図７は第４実施形態に係る出力回路の回路構成図である。図７の出力回路１００Ｃは、図１の出力回路１００とほぼ同様の構成を備えており、ここでは、すでに説明した構成についてはその詳細な説明を省略する場合がある。
　図７の出力回路１００Ｃは、図１の出力回路１００とは、駆動アシスト回路２０Ｃの内部構成が異なっている。駆動アシスト回路２０Ｃは、図１に示す駆動アシスト回路２０と同様に、ソースが接地されたＮ型トランジスタ２１と、ＡＮＤゲート２２と、信号ＳＡを受けるインバータ２３と、インバータ２３の出力信号を受ける遅延回路２４とを備えている。ＡＮＤゲート２２は、信号ＳＡと、遅延回路２４の出力とを入力とし、出力ＡがＮ型トランジスタ２１のゲートに与えられる。Ｎ型トランジスタ２１のドレインが出力ノードＮ１になっている。駆動アシスト回路２０Ｃはさらに、ダイオード接続されたＰ型トランジスタ２７ａ，２７ｂ，２７ｃからなるダイオード列２７と、Ｐ型トランジスタ２８とを備えている。ダイオード列２７は、一端が第１電源ＶＤＤ１と接続されており、他端が出力ノードＮ１と接続されている。Ｐ型トランジスタ２８は、第２電源ＶＤＤ２と出力ノードＮ１との間に設けられており、ＡＮＤゲート２２の出力Ａをゲートに受ける。
　データ入力信号ＤＩＮがローレベルのとき、信号ＳＡはローレベルである。このとき、駆動アシスト回路２０Ｃにおいて、出力Ａはローレベルのままなので、Ｎ型トランジスタ２１は非導通状態であり、Ｐ型トランジスタ２８は導通状態である。このため、出力ノードＮ１の電位ＶＰは第２電位ＶＤＤ２に保たれる。
　データ入力信号ＤＩＮがハイレベルに遷移し、信号ＳＡがハイレベルに遷移したとき、駆動アシスト回路２０Ｃにおいて、出力Ａは所定時間の間ハイレベルになる。これは第１実施形態で説明したとおりである。出力Ａがハイレベルのときは、Ｎ型トランジスタ２１は導通状態になり、Ｐ型トランジスタ２８は非導通状態になる。このとき、出力ノードＮ１の電位ＶＰは、第１電位ＶＤＤ１から、Ｐ型トランジスタ２７ａ，２７ｂ，２７ｃの閾値電圧の和に相当する電圧を減じた電位になる。
　ここで、例えば、外部電源から供給される第１電位ＶＤＤ１が低下していると、これに応じて出力ノードＮ１の電位ＶＰは、より低くなる。また、外部電源から供給される第２電位ＶＤＤ２が上昇していると、Ｎ型トランジスタ２１のゲート電位が上がるため、出力ノードＮ１の電位ＶＰは、より低くなる。すなわち、第１電位ＶＤＤ１の低下や第２電位ＶＤＤ２の上昇に伴い、出力ノードＮ１の電位ＶＰはより低くなるため、Ｐ型トランジスタ２のゲート・ソース間電圧がより大きくなる。これにより、第１電位ＶＤＤ１の低下や第２電位ＶＤＤ２の上昇が生じていても、Ｐ型トランジスタ２の駆動能力の低下を抑えることができる。
　また、本実施形態は、プロセスばらつきにも対応可能である。すなわち、製造プロセスに起因してトランジスタの閾値電圧が高く、動作速度が遅いときは、Ｐ型トランジスタ２７ａ，２７ｂ，２７ｃの閾値電圧の和が大きくなるため、出力ノードＮ１の電位ＶＰはより低くなる。一方、製造プロセスに起因してトランジスタの閾値電圧が低く、動作速度が高いときは、Ｐ型トランジスタ２７ａ，２７ｂ，２７ｃの閾値電圧の和が小さくなるため、出力ノードＮ１の電位ＶＰはさほど低くならない。すなわち、トランジスタの動作速度が遅いほど、Ｐ型トランジスタ２のゲート・ソース間電圧がより大きくなるため、製造プロセスに応じて適切に、Ｐ型トランジスタ２の駆動能力の低下を抑えることができる。
　なお、図７の構成では、ダイオード列２７は、３個のＰ型トランジスタ２７ａ，２７ｂ，２７ｃからなるものとしたが、これに限られるものではなく、１つ、または、直列に接続された複数の、ダイオード接続されたＰ型トランジスタによって構成すればよい。
　図８は第４実施形態に係る出力回路の他の例の回路構成図である。図８の出力回路１００Ｄにおいて、駆動アシスト回路２０Ｄは、図７の駆動アシスト回路２０Ｃと同様に、アシスト動作における出力ノードＮ１の電位ＶＰが、第１電位ＶＤＤ１の低下に伴って低下するように、構成されている。具体的には、駆動アシスト回路２０Ｄは、図７に示す駆動アシスト回路２０Ｃと同様に、ソースが接地されたＮ型トランジスタ２１と、ＡＮＤゲート２２と、信号ＳＡを受けるインバータ２３と、インバータ２３の出力信号を受ける遅延回路２４と、第２電源ＶＤＤ２と出力ノードＮ１との間に設けられたＰ型トランジスタ２８とを備えている。ＡＮＤゲート２２は、信号ＳＡと、遅延回路２４の出力とを入力とし、出力ＡがＮ型トランジスタ２１およびＰ型トランジスタ２８のゲートに与えられる。駆動アシスト回路２０Ｄはさらに、ＡＮＤゲート２２の出力Ａを受けるインバータ２９１と、インバータ２９１の出力を受けるレベルシフタ２９２と、Ｐ型トランジスタ２９ａ，２９ｂと、Ｎ型トランジスタ２９ｃと、直列に接続された抵抗部Ｒ２１，Ｒ２２とを備えている。Ｐ型トランジスタ２９ａ，２９ｂ、抵抗部Ｒ２１，Ｒ２２、Ｎ型トランジスタ２９ｃ，２１は、この順に、第１電源ＶＤＤ１と接地電源との間に設けられており、抵抗部Ｒ２１，Ｒ２２の接続ノードが駆動アシスト回路２０Ｄの出力ノードＮ１となっている。Ｐ型トランジスタ２９ａのゲートに、レベルシフタ２９２の出力が与えられる。Ｐ型トランジスタ２９ｂおよびＮ型トランジスタ２９ｃのゲートに、第２電位ＶＤＤ２が与えられる。
　データ入力信号ＤＩＮがローレベルのとき、信号ＳＡはローレベルである。このとき、駆動アシスト回路２０Ｄにおいて、出力Ａはローレベルのままなので、Ｐ型トランジスタ２９ａおよびＮ型トランジスタ２１はともに非導通状態である。このため、出力ノードＮ１の電位ＶＰは第２電位ＶＤＤ２に保たれる。
　データ入力信号ＤＩＮがハイレベルに遷移し、信号ＳＡがハイレベルに遷移したとき、駆動アシスト回路２０Ｄにおいて、出力Ａは所定時間の間ハイレベルになる。これは第１実施形態で説明したとおりである。出力Ａがハイレベルのときは、Ｐ型トランジスタ２９ａおよびＮ型トランジスタ２１は導通状態になり、Ｐ型トランジスタ２８は非導通状態になる。このとき、出力ノードＮ１の電位ＶＰは、第１電位ＶＤＤ１を抵抗部Ｒ２１，Ｒ２２で分割した電位となる。
　ここで、例えば、外部電源から供給される第１電位ＶＤＤ１が低下していると、これに応じて出力ノードＮ１の電位ＶＰは、より低くなる。すなわち、第１電位ＶＤＤ１の低下に伴い、出力ノードＮ１の電位ＶＰはより低くなるため、Ｐ型トランジスタ２のゲート・ソース間電圧がより大きくなる。これにより、第１電位ＶＤＤ１の低下が生じていても、Ｐ型トランジスタ２の駆動能力の低下を抑えることができる。
　また、本実施形態の構成を、第２実施形態で説明したような、出力ノードＮ１の電位ＶＰを２つの経路で引き下げる構成に適用してもよい。また、本実施形態の構成に、第３実施形態で説明したような、出力信号ＤＯＵＴの変化をフィードバックする構成を適用してもよい。
　（他の実施形態）
　上述の各実施形態では、出力信号ＤＯＵＴを駆動するＰ型トランジスタ２は、耐圧保護の観点から、出力端子１にＰ型トランジスタ５を介してカスケード接続されているものとした。ただし、本開示はこれに限られるものではない。
　例えば図９の構成は、図１の出力回路１００と同等の構成を、高耐圧デバイスを用いて実現したものである。図９の構成では、出力信号ＤＯＵＴを駆動する出力トランジスタとしてのＰ型トランジスタ２Ａを、直接、出力端子１に接続している。また、出力信号ＤＯＵＴを駆動するＮ型トランジスタ１４Ａを、直接、出力端子１に接続している。Ｐ型トランジスタ２ＡおよびＮ型トランジスタ１４Ａには、高耐圧デバイス、例えばＬＤＭＯＳ(Laterally Diffused MOS(Metal Oxide Semiconductor))を用いればよい。ＬＤＭＯＳでは、ゲート耐圧やソース耐圧は通常のＭＯＳと同程度であるが、ドレイン耐圧はより高耐圧となっている。ＬＤＭＯＳのような高耐圧デバイスを用いて図９のような構成にすることによって、より面積の小さな出力回路を実現することができる。
　なお、第２～第４実施形態において、図９のような構成を適用してもよい。ただし、第３実施形態に適用する場合には、例えば、ＬＳＩの中の出力信号ＤＯＵＴを入力とする回路部から、出力信号ＤＯＵＴの変化をモニタするようにすればよい。
　また、上述の各実施形態では、駆動アシスト回路２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄは、レベルシフタ１１から出力される信号ＳＡをアシスト信号として受けるものとしたが、駆動アシスト回路が受けるアシスト信号は、データ入力信号ＤＩＮに応じて変化する信号であればよいし、また、データ入力信号ＤＩＮそのものであってもよい。
　また、上述の各実施形態では、アシスト信号ＳＡとゲート信号ＳＧ１の論理レベルが反転しているものとしたが、アシスト信号とゲート信号の論理レベルは同じであってもよい。この場合は、駆動アシスト回路は、アシスト信号がハイレベルからローレベルに遷移したとき、アシスト動作を行うように構成すればよい。すなわち、駆動アシスト回路は、アシスト信号が、ゲート信号のハイレベルからローレベルへの遷移に対応する遷移を行ったとき、言い換えると、出力信号を駆動するＰ型トランジスタが非導通状態から導通状態に切り替わるとき、アシスト動作を行うように構成すればよい。
　なお、本開示は、上述の各実施形態で示した構成に限定されるものではなく、多くの変形が、本開示の技術的思想内で当該技術分野において通常の知識を有する者により可能である。また、本開示の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
　本開示では、回路面積の増大を招くことなく、高速動作が可能な出力回路を実現できるので、例えば、ＬＳＩの高速化や面積削減に有効である。
１　出力端子
２，２Ａ　Ｐ型トランジスタ（出力トランジスタ）
３　インバータ（プリドライバ）
４　電源端
２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ　駆動アシスト回路
２１　Ｎ型トランジスタ（スイッチング素子）
２２　ＡＮＤゲート
２３　インバータ
２４，２４ａ，２４ｂ　遅延回路
２５　Ｎ型トランジスタ（第２スイッチング素子）
２６　ＡＮＤゲート
２７　ダイオード列
２７ａ，２７ｂ，２７ｃ　ダイオード接続されたＰ型トランジスタ
３１　ラッチ回路
３２　遅延回路
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ　出力回路
ＤＩＮ　データ入力信号
ＤＯＵＴ　出力信号
Ｎ１　出力ノード
ＲＲ　抵抗列
Ｒ１，Ｒ２　抵抗部
ＳＡ　アシスト信号
ＳＧ１　ゲート信号
ＳＭ　モニタ信号
ＶＤＤ１　第１電位、第１電源
ＶＤＤ２　第２電位、第２電源
ＶＰ　電源端に供給される電位

Claims (9)

  1. 　データ入力信号を受け、前記データ入力信号に応じて変化する出力信号を出力する出力回路であって、
    　前記出力信号を出力する出力端子と、
    　ソースが第１電位を与える第１電源に接続されており、ドレインが前記出力端子に接続されている、Ｐ型の出力トランジスタと、
    　前記第１電源と、前記第１電位よりも低い電位が供給される電源端とに接続されており、前記データ入力信号に応じて変化する信号を受け、受けた信号に応じて前記第１電位と前記電源端の電位との間を遷移する信号を、前記出力トランジスタのゲートにゲート信号として与えるプリドライバと、
    　前記第１電位よりも低い第２電位を与える第２電源と接続されており、出力ノードから前記電源端に前記第２電位を供給する駆動アシスト回路とを備え、
    　前記駆動アシスト回路は、
    　前記データ入力信号、または、前記データ入力信号に応じて変化する信号をアシスト信号として受け、前記アシスト信号が、前記ゲート信号のハイレベルからローレベルへの遷移に対応する第１遷移を行ったとき、前記出力ノードの電位を前記第２電位から一時的に下げるアシスト動作を行う
    ことを特徴とする出力回路。
  2. 　請求項１記載の出力回路において、
    　前記駆動アシスト回路は、
    　前記アシスト信号を受け、前記アシスト信号が前記第１遷移を行ったとき、所定のパルス幅を有するパルスを出力するパルス生成回路と、
    　直列に接続された複数の抵抗部からなり、一端が前記第２電源と接続されており、抵抗部同士の接続ノードのいずれかが前記出力ノードとなる抵抗列と、
    　前記抵抗列の他端と接地電源との間に設けられており、前記パルス生成回路の出力を受け、前記パルス生成回路から前記パルスが出力されるときは導通状態になり、前記パルス生成回路から前記パルスが出力されないときは非導通状態になるスイッチング素子とを備えたものである
    ことを特徴とする出力回路。
  3. 　請求項２記載の出力回路において、
    　前記駆動アシスト回路は、
    　前記アシスト信号を受け、前記アシスト信号が前記第１遷移を行ったとき、前記パルスよりもパルス幅が短い第２パルスを出力する第２パルス生成回路と、
    　前記出力ノードと前記接地電源との間に設けられており、前記第２パルス生成回路の出力を受け、前記第２パルス生成回路から前記第２パルスが出力されるときは導通状態になり、前記第２パルス生成回路から前記第２パルスが出力されないときは非導通状態になる第２スイッチング素子とを備えたものである
    ことを特徴とする出力回路。
  4. 　請求項１記載の出力回路において、
    　前記出力信号の変化をモニタし、前記出力信号に応じて変化するモニタ信号を出力するモニタ回路を備え、
    　前記駆動アシスト回路は、
    　前記モニタ信号を受け、前記アシスト信号が前記第１遷移を行うことによって前記アシスト動作を開始してから、前記モニタ信号に、前記出力信号がローレベルからハイレベルに遷移したことを示す変化が生じたとき、前記アシスト動作を停止する
    ことを特徴とする出力回路。
  5. 　請求項１記載の出力回路において、
    　前記駆動アシスト回路は、
    　前記アシスト動作における前記出力ノードの電位が、前記第１電位の低下に伴って低下するように、構成されている
    ことを特徴とする出力回路。
  6. 　請求項５記載の出力回路において、
    　前記駆動アシスト回路は、
    　前記アシスト信号を受け、前記アシスト信号が前記第１遷移を行ったとき、所定のパルス幅を有し、ハイレベルになるパルスを出力するパルス生成回路と、
    　１つの、または、直列に接続された複数の、ダイオード接続されたＰ型トランジスタからなり、一端が前記第１電源と接続されており、他端が前記出力ノードとなるダイオード列と、
    　前記第２電源と前記出力ノードとの間に設けられており、前記パルス生成回路の出力をゲートに受けるＰ型トランジスタと、
    　前記出力ノードと接地電源との間に設けられており、前記パルス生成回路の出力をゲートに受けるＮ型トランジスタとを備えたものである
    ことを特徴とする出力回路。
  7. 　請求項１～６のうちいずれか１項記載の出力回路において、
    　前記出力トランジスタのドレインは、前記出力端子に、他のトランジスタを介してカスケード接続されている
    ことを特徴とする出力回路。
  8. 　請求項１～６のうちいずれか１項記載の出力回路において、
    　前記出力トランジスタのドレインは、直接、前記出力端子に接続されている
    ことを特徴とする出力回路。
  9. 　請求項８記載の出力回路において、
    　前記出力トランジスタは、ＬＤＭＯＳ(Laterally Diffused MOS(Metal Oxide Semiconductor))である
    ことを特徴とする出力回路。
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