WO2017041429A1 - 阵列基板、显示面板及显示装置 - Google Patents

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Definitions

  • the array substrate of the liquid crystal display includes a plurality of data lines and a plurality of gate lines, adjacent data lines define a column of pixel units, each pixel unit includes two sub-pixel electrodes and one storage The capacitor, wherein one of the sub-pixel electrodes is discharged through the storage capacitor, so that the voltages of the two sub-pixel electrodes are different, so that the tilt angles of the liquid crystal molecules in the corresponding regions of the two sub-pixel electrodes are different, thereby improving the display viewing angle of the liquid crystal display.
  • An array substrate comprising: a plurality of data lines and a plurality of gate lines disposed at intersection with each other, wherein a column of pixel units is disposed between adjacent ones of the data lines, and each of the at least one pixel unit includes at least two sub-pixels a pixel electrode, a voltage compensation unit configured to charge at least one sub-pixel electrode of the pixel unit, and a voltage dividing unit configured to reduce a voltage of at least one of the remaining sub-pixel electrodes of the pixel unit.
  • the voltage compensation unit that can charge the sub-pixel electrode and the voltage dividing unit that can lower the voltage of the sub-pixel electrode are provided by the sub-pixel electrode of the pixel unit, and the voltage compensation unit and the voltage dividing unit are adjusted by The voltages of the respective sub-pixel electrodes are not completely the same, so that the tilt angles of the liquid crystal molecules in the regions corresponding to the sub-pixel electrodes are different, thereby realizing wide viewing angle display of the display device.
  • FIG. 2 is a cross-sectional view of the array substrate taken along the A-A direction of FIG. 1;
  • the gate line 10 charges the corresponding four sub-pixel electrodes through the first thin film transistors 41, and at the same time, the partial power of the first sub-pixel electrode 31, the third sub-pixel electrode 33, and the fourth sub-pixel electrode 34.
  • the respective divided voltage capacitors 92 are respectively flown in, and since the width and length ratios of the channels of the three second thin film transistors 42 are different, the first sub-pixel electrode 31, the third sub-pixel electrode 33, and the fourth sub-pixel are separated from each other.
  • Step 4 forming a data line layer, including a source 413 of the first thin film transistor 41, a drain 412 of the first thin film transistor 41, a source 423 of the second thin film transistor 42, a drain 422 of the second thin film transistor 42, and a voltage A pattern of one pole electrically connected to the drain 422 of the second thin film transistor 42 and a pole electrically connected to the drain 422 of the second thin film transistor 42 are provided.

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Abstract

一种阵列基板、显示面板及显示装置，能够增大显示装置的显示视角。阵列基板包括：相互交叉设置的多条数据线（20）和多条栅线（10），相邻的数据线（20）之间设置有一列像素单元，至少一个像素单元中的每个像素单元包括至少两个子像素电极、被配置成为该像素单元的至少一个子像素电极充电的电压补偿单元（51）和被配置成使该像素单元的其余子像素电极中的至少一个的电压降低的分压单元（52）。通过调节电压补偿单元（51）和分压单元（52）以使各子像素电极的电压各不相同，使得与子像素电极分别对应的区域内的液晶分子的倾斜角度不同，从而实现显示装置的宽视角显示。

Description

阵列基板、显示面板及显示装置 技术领域
本发明的实施例一般地涉及显示技术领域，尤其涉及一种阵列基板、显示面板及显示装置。
背景技术
液晶显示器因具有体积小、功耗低、无辐射等特点，现已占据了平面显示领域的主导地位。由于液晶显示器的尺寸越来越大，因此对液晶显示器的显示视角范围有了更高的要求。
传统的液晶显示器中，通常由像素电极和公共电极线之间的垂直电场驱动液晶分子偏转，如果在液晶显示器的侧面观看，就会存在对比度低、色彩失真的问题，即存在可视角度狭窄的问题。为解决上述问题，现有一种液晶显示器，该液晶显示器的阵列基板包括多条数据线和多条栅线，相邻的数据线定义一列像素单元，每一个像素单元包括两个子像素电极和一个存储电容，其中一个子像素电极通过存储电容放电，使得两个子像素电极的电压不同，从而使得两个子像素电极分别对应的区域内的液晶分子的倾斜角度不同，进而提高了液晶显示器的显示视角。
但是，由于两个子像素电极的电量均会有损耗，当两个子像素电极的电量损耗不同时，两个子像素电极之间的压差可能减小，使得两个子像素电极分别对应的区域内的液晶分子的倾斜角度的差异较小，从而使得显示装置的显示角度的提高不明显，也就是说，现有的显示装置仍存在显示角度较窄的问题。
发明内容
本发明的目的在于提供一种阵列基板，用于提高显示装置的显示视角。
为了实现上述目的，本发明提供如下技术方案：
一种阵列基板，包括：相互交叉设置的多条数据线和多条栅线，相邻的所述数据线之间设置有一列像素单元，至少一个像素单元中的每个像素单元包括至少两个子像素电极、被配置成为该像素单元的至少一个子像素电极充电的电压补偿单元和被配置成使该像素单元的其余子像素电极中的至少一个的电压降低的分压单元。
本发明提供的阵列基板中，通过对像素单元的子像素电极设置可以为子像素电极充电的电压补偿单元和可以使子像素电极的电压降低的分压单元，调节电压补偿单元和分压单元以使各子像素电极的电压各不完全相同，从而使得与子像素电极分别对应的区域内的液晶分子的倾斜角度不同，从而实现显示装置的宽视角显示。
本发明的另一目的在于提供一种显示面板，用于提高显示装置的显示视角。所述显示面板包括上述技术方案提供的阵列基板。所述显示面板与上述阵列基板相对于现有技术所具有的优势相同，在此不再赘述。
本发明的另一目的在于提供一种显示视角提高的显示装置。所述显示装置包括上述技术方案提供的显示面板。所述显示装置与上述显示面板相对于现有技术所具有的优势相同，在此不再赘述。
附图说明
附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为根据本发明的一示例性实施例的阵列基板的结构示意图；
图2为沿图1的A-A方向获取的阵列基板的剖视图；
图3为沿图1的B-B方向获取的阵列基板的剖视图；
图4为根据本发明的另一示例性实施例的阵列基板的结构示意图；
图5为根据本发明的又一示例性实施例的阵列基板的结构示意图；
图6为根据本发明的再一示例性实施例的阵列基板的结构示意图；以及
图7为根据本发明的还一示例性实施例的阵列基板的结构示意图。
附图标记说明：
10-栅线，                      11-辅助栅线，
20-数据线，                    31-第一子像素电极，
32-第二子像素电极，            33-第三子像素电极，
34-第四子像素电极，            41-第一薄膜晶体管，
411-第一薄膜晶体管的栅极，     412-第一薄膜晶体管的漏极，
413-第一薄膜晶体管的源极，     42-第二薄膜晶体管，
421-第二薄膜晶体管的栅极，     422-第二薄膜晶体管的漏极，
423-第二薄膜晶体管的源极，     51-电压补偿单元，
52-分压单元，                  61-公共电极线，
62-辅助电极，                  71-第一过孔，
72-第二过孔，                  73-辅助过孔，
81-栅极绝缘层，                82-衬底基板，
83-钝化层，                    84-有源层，
91-电压补偿电容，              92-分压电容。
具体实施方式
为了进一步说明本发明实施例提供的阵列基板、显示面板和显示装置，下面结合说明书附图进行详细描述。
请参阅图1，本发明实施例提供了一种阵列基板，包括：相互交叉设置的多条数据线20和多条栅线10，相邻数据线20之间设置有一列像素单元，至少一个像素单元中的每个像素单元包括相互独立的至少两个子像素电极，以及控制对应的子像素电极充放电的第一薄膜晶体管；例如：第一薄膜晶体管41，第 一薄膜晶体管41包括：栅极411，漏极412，和源极413；所述至少一个像素单元中的每个像素单元还包括：被配置成为该像素单元的至少一个子像素电极充电的电压补偿单元51和被配置成使该像素单元的其余子像素电极中的至少一个的电压降低的分压单元52。
本发明实施例提供的阵列基板中，通过为像素单元设置可以为子像素电极充电的电压补偿单元51和可以使子像素电极的电压降低的分压单元52，调节电压补偿单元51和分压单元52以使各子像素电极的电压各不完全相同，从而使得与子像素电极分别对应的区域内的液晶分子的倾斜角度不同，从而实现显示装置的宽视角显示。
上述像素单元中的子像素电极的数量可以为两个或多个，下面以像素单元包括两个子像素电极为例，对本发明的一种示例性实施方式进行描述。请参阅图1、图2和图3，至少一部分像素单元中的每一个包括两个子像素电极，分别为第一子像素电极31和第二子像素电极32；像素单元还可以包括公共电极线61，公共电极线61设置于阵列基板的栅极绝缘层81和衬底基板82之间，电压补偿单元51分别与第一子像素电极31和第二子像素电极32电性连接，分压单元52分别与第一子像素单元31和公共电极线61电性连接。上述阵列基板工作时，在栅线10中通过扫描信号时，各第一薄膜晶体管41处于开态或导通状态，此时数据线20通过各第一薄膜晶体管41为对应的第一子像素电极31和第二子像素电极32充电，同时，第一子像素电极31的电量有部分流入分压单元52和电压补偿单元51。由于第一子像素电极31和第二子像素电极32的充电时间相同，因此充电完成后，第一子像素电极31的电压低于第二子像素电极32的电压，从而使得第一子像素电极31对应的区域内的液晶分子的倾斜角度，与第二子像素电极32对应的区域内的液晶分子的倾斜角度不同，进而提高了显示装置的显示视角；同时，即使第二子像素电极32的电量有所损耗，电压补偿单元51可为第二子像素电极32补充电量，使得第二子像素电极32的电压始终高于第一子像素电极31的电压，从而进一步提高了显示装置的 显示视角。
将会理解，根据不同显示视角的需求，可以为显示装置的一部分或全部像素单元提供上述电压补偿单元和分压单元，而具有电压补偿单元和分压单元的像素单元的子像素电极中的一部分或全部的电压可以彼此不同。
需要说明的是，附图1中，分压单元52和电压补偿单元51可以通过公用连接结构(例如图3中的第二薄膜晶体管42)分别与第一子像素电极31电性连接，因选取的视角限制，因此附图中未示出分压单元52和电压补偿单元51具体是如何通过公用连接结构分别与第一子像素电极31电性连接。当然，分压单元52和电压补偿单元51也可以通过相互独立的连接结构分别与第一子像素电极31电性连接。这同样适用于其它实施例。
为了控制第一子像素电极31流出的电量，分压单元52包括分压电容92和分压薄膜晶体管；电压补偿单元51包括电压补偿电容91和电压补偿薄膜晶体管。可通过调整分压薄膜晶体管的电学性能控制第一子像素电极31流入分压电容92的电量，和/或通过调整电压补偿薄膜晶体管的电学性能控制第一子像素电极31流入电压补偿电容91的电量，分压薄膜晶体管和/或电压补偿薄膜晶体管的电学性能包括迁移率，沟道宽长比等。在一个示例中：分压薄膜晶体管的沟道的宽长比小于第一薄膜晶体管41的沟道的宽长比；且电压补偿薄膜晶体管的沟道的宽长比小于第一薄膜晶体管41的沟道的宽长比。
上述分压单元52和电压补偿单元51可公用同一个薄膜晶体管，也就是说，上述分压薄膜晶体管与电压补偿薄膜晶体管可为同一个薄膜晶体管；当分压薄膜晶体管与电压补偿薄膜晶体管为同一个薄膜晶体管时，在图3中，该薄膜晶体管为第二薄膜晶体管42，第二薄膜晶体管42即为分压单元52和电压补偿单元51分别与第一子像素电极31电性连接的公用连接结构。第二薄膜晶体管42的源极423与第一子像素电极31电性连接，第二薄膜晶体管42的栅极421与栅线10电性连接，第二薄膜晶体管42的漏极422设置在阵列基板的钝化层83和栅极绝缘层81之间；分压电容92的一极与第二薄膜晶体管42的漏极422 电性连接，分压电容92的另一极与公共电极线61电性连接；电压补偿电容91的一极与第二薄膜晶体管42的漏极422电性连接，电压补偿电容91的另一极与第二子像素电极32电性连接。
上述阵列基板工作时，在栅线10中通过扫描信号时，各第一薄膜晶体管41处于开态或导通状态，此时数据线20通过各第一薄膜晶体管41为对应的第一子像素电极31和第二子像素电极32充电，同时，第一子像素电极31的电量有部分通过第二薄膜晶体管42分别流入分压电容92和电压补偿电容91，由于第一子像素电极31和第二子像素电极32的充电时间相同，因此充电完成后，第一子像素电极31的电压低于第二子像素电极32的电压，从而使得第一子像素电极31对应的区域内的液晶分子的倾斜角度，与第二子像素电极32对应的区域内的液晶分子的倾斜角度不同，进而提高了显示装置的显示视角；同时，当第二子像素电极32的电量有所损耗之后，电压补偿电容91为第二子像素电极32补充电量，使得第二子像素电极32与第一子像素电极31之间的压差增大，且第二子像素电极32的电压始终高于第一子像素电容31的电压，从而进一步提高了显示装置的显示视角。
上述第一薄膜晶体管41的栅极411和第二薄膜晶体管42的栅极421分别与同一条栅线电性连接，因此，第一薄膜晶体管41和第二薄膜晶体管42的处于开态的时间相同。
为更精确控制第二薄膜晶体管42处于开态或导通状态的时间，如图4所示，在另一种实施方式中，像素单元还可以包括辅助栅线11，第二薄膜晶体管42的栅极421与辅助栅线11电性连接，第二薄膜晶体管42的源极423与第一子像素电极31电性连接。例如：辅助栅线可位于第一子像素电极31和第二子像素电极32之间，第二薄膜晶体管42的漏极422设置在钝化层83和栅极绝缘层81之间；分压电容92的一极与第二薄膜晶体管42的漏极422电性连接，分压电容92的另一极与公共电极线61电性连接；电压补偿电容91的一极与第二薄膜晶体管42的漏极422电性连接，电压补偿电容91的另一极与第二子 像素电极32电性连接。
如此设计，栅线10控制各第一薄膜晶体管41的开关状态，以为对应的第二子像素电极32和第一子像素电极31充电，辅助栅线11控制第二薄膜晶体管42的开关状态，以使第一子像素电极31的电压降低，从而使得第一薄膜晶体管41和第二薄膜晶体管42处于开态的时间可以不同，也就是说，可以通过辅助栅线11控制第二薄膜晶体管42处于开态的时间，从而控制第一子像素电极31和第二子像素电极32之间的压差。举例来说，当第一薄膜晶体管41的沟道的宽长比与第二薄膜晶体管42的宽长比相同时，为保证第一子像素电极31的电量不会全部流出，第二薄膜晶体管42处于开态的时间需要小于第一薄膜晶体管41处于开态的时间；在合理的时间内，第二薄膜晶体管42处于开态的时间越长，第一子像素电极31的电压越低，从而使得第一子像素电极31与第二子像素电极32的压差越大，进而进一步提高了显示装置的显示视角。
值得一提的是，辅助栅线11还可以设置在如图4中第一子像素电极31的上方，或设置在如图4中第二子像素电极32的下方。
在上述各像素单元中，分压电容92的一极与公共电极线61可以直接电性连接，或者，请参阅图5，分压电容92的一极与还可以通过辅助电极62与公共电极线61电性连接，此时，每个像素单元还包括辅助电极62，辅助电极62通过辅助过孔73与公共电极线61电性连接，分压电容92的一极与辅助电极62电性连接。例如：辅助电极62位于公共电极线61与第二薄膜晶体管42的漏极422之间，辅助电极62通过辅助过孔73与公共电极线61电性连接，分压电容92的一极与辅助电极62电性连接。由于辅助电极62的设置位置决定了辅助电极62与第二薄膜晶体管42的漏极之间在阵列基板的厚度方向上的距离，因此当辅助电极62与第二薄膜晶体管42的漏极之间在该厚度方向上的距离小于公共电极线61与第二薄膜晶体管42的漏极之间在该厚度方向上的距离时，分压电容92的两极之间在该厚度方向上的距离变小，分压电容92的电容量增加，第一子像素电极31与第二子像素电极32之间的压差变大，从而进一 步提高了显示装置的显示视角。
上述各像素单元中，辅助电极62可以与第二子像素电极32为不同种材料制成，在制备阵列基板时，辅助电极62和第二子像素电极32需要分别制备；优选地，辅助电极62与第二子像素电极32为同种材料制成，且辅助电极62与第二子像素电极32同层设置，如此设计，使得在制备阵列基板的过程中，辅助电极62和第二子像素电极32可在同一组制备过程中同时形成，从而简化了制备阵列基板的过程，减少了制备阵列基板的时间，从而提高了制备阵列基板的效率。
为了进一步提高制备阵列基板的效率，在一种优选实施方式中，分压电容92的一极与第二薄膜晶体管42的漏极为一体结构，分压电容92的另一极与公共电极线61为一体结构；电压补偿电容91的一极与第二薄膜晶体管42的漏极为一体结构，电压补偿电容91的另一极与第二子像素电极32为一体结构。如此设计，使得在制备阵列基板的过程中，分压电容92的一极与第二薄膜晶体管42的漏极可在同一组制备过程中同时形成，分压电容92的另一极与公共电极线61可在同一组制备过程中同时形成，电压补偿电容91的一极与第二薄膜晶体管42的漏极可在同一组制备过程中同时形成，电压补偿电容91的另一极与第二子像素电极42可在同一组制备过程中同时形成，从而简化了制备过程，减少了制备阵列基板的时间，从而进一步提高了制备阵列基板的效率。
为了提高上述各像素单元的开口率，请参阅图6，优选地，在像素单元中，分压电容92与公共电极线61相连的一极，和电压补偿电容91与第二子像素电极32相连的一极在阵列基板的厚度方向上相对设置，即在阵列基板的表面上的正投影彼此至少部分地重叠(如图6中的虚线圈所示)。如此设计，当分压电容92的两极的面积和电压补偿电容91的两极的面积均不变的情况下，使得显示装置中，用于遮挡分压电容92和电压补偿电容91的遮挡物的面积减小，从而提高了各像素单元的开口率。
以上均是以像素单元中的子像素电极的数量为两个为例进行说明，当像素 单元中子像素电极的数量为两个以上时，可采用如下设置方式：像素单元包括至少一个被配置成为子像素电极充电的电压补偿单元51和至少一个被配置成使子像素电极的电压降低的分压单元52。举例来说，请参阅图7，当像素单元中子像素电极的数量为四个，分别为第一子像素电31、第二子像素电极32、第三子像素电极33和第四子像素电极34时，该像素单元还包括四个第一薄膜晶体管41、三个第二薄膜晶体管42、三个电压补偿电容91，三个分压电容92、以及公共电极线61。各第一薄膜晶体管41的沟道的宽长比相同，各第二薄膜晶体管42的沟道的宽长比各不相同，且各第二薄膜晶体管42的沟道的宽长比均小于各第一薄膜晶体管41的沟道的宽长比。
上述各像素单元中，各第一薄膜晶体管41的栅极411均与栅线10电性连接，各第一薄膜晶体管41的源极413均与数据线20电性连接，各第一薄膜晶体管41的漏极412各自对应与一个子像素电极电性连接；三个第二薄膜晶体管42中，其中一个第二薄膜晶体管42的源极423与第一子像素电极31电性连接，该第二薄膜晶体管42的栅极421与栅线10电性连接，该第二薄膜晶体管42的漏极422设置在阵列基板的钝化层83和栅极绝缘层81之间；其中一个电压补偿电容91的一极与该第二薄膜晶体管42的漏极422电性连接，另一极与第二子像素电极32电性连接；其中一个分压电容92的一极与该第二薄膜晶体管42的漏极422电性连接，另一极与公共电极线61电性连接；余下的两个第二薄膜晶体管42的源极423各自对应与余下的两个子像素电极电性连接，上述余下的两个第二薄膜晶体管42的栅极421分别与栅线10电性连接，上述余下的两个第二薄膜晶体管42的漏极422均设置在阵列基板的钝化层83和栅极绝缘层81之间；余下的两个电压补偿电容91的一极分别对应与上述余下的两个第二薄膜晶体管42的漏极422电性连接，上述余下的两个电压补偿电容91中一个电压补偿电容91的另一极与第二子像素电极32电性连接，另一个电压补偿电容91的另一极与第四子像素电极34电性连接。余下的两个分压电容92的一极分别对应与上述余下的两个第二薄膜晶体管42的漏极422电性连接， 上述余下的两个分压电容92的另一极分别与公共电极线61电性连接。
上述阵列基板工作时，栅线10通过各第一薄膜晶体管41为对应的四个子像素电极充电，同时，第一子像素电极31、第三子像素电极33和第四子像素电极34的部分电量分别流入各自对应的分压电容92，且由于三个第二薄膜晶体管42的沟道的宽长比各不相同，因此，从第一子像素电极31、第三子像素电极33和第四子像素电极34中流出的电量不同，从而使得第一子像素电极31、第三子像素电极33和第四子像素电极34的电压均小于第二子像素电极32的电压，且第一子像素电极31、第三子像素电极33和第四子像素电极34的电压各不相同，从而使得第一子像素电极31、第二子像素电极32、第三子像素电极33和第四子像素电极34各自对应的区域内的液晶分子的倾斜角度各不相同，进而提高了显示装置的显示视角；同时，当第二子像素电极32、第三子像素电极33和第四子像素电极34的电量有所损耗之后，三个电压补偿电容91分别为第二子像素电极32、第三子像素电极33和第四子像素电极34补充电量，使得第二子像素电极32、第三子像素电极33和第四子像素电极34的电压始终高于第一子像素电极的电压，且可控制各电压补偿电容92，使各电压补偿电容92为第二子像素电极32、第三子像素电极33和第四子像素电极34补充电量相等，以使第二子像素电极32、第三子像素电极33和第四子像素电极34的电压始终不同，从而进一步提高了显示装置的显示视角。
下面以图1所示的阵列基板为例，结合图2和图3对上述阵列基板的制备过程进行详细说明，上述阵列基板的制备过程包括：
步骤一、在衬底基板上形成栅线层，包括第一薄膜晶体管41的栅极411、第二薄膜晶体管42的栅极421、公共电极线61和分压电容92与公共电极线61电性连接的一极的图形。例如，在衬底基板82上溅射(sputter)沉积金属层，在金属层上依次进行涂覆光刻胶、曝光显影和刻蚀过程，以形成包括栅线10、第一薄膜晶体管41的栅极411、第二薄膜晶体管42的栅极421、公共电极线61和分压电容92与公共电极线61电性连接的一极的图形；
需要说明的是，其他实施例中如果有辅助栅线，和/或多个薄膜晶体管，也可以在本步骤中形成相应的辅助栅线，和/或相应薄膜晶体管的栅极。另外，如果其他实施例中，公共电极线不与栅线同层，其公共电极线也可以在其他步骤中形成。
步骤二、形成包括栅极绝缘层的图形。例如采用等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)沉积栅极绝缘层21，栅极绝缘层21覆盖在包括有栅线10、第一薄膜晶体管41的栅极411、第二薄膜晶体管42的栅极421和公共电极线61的图形上；
步骤三、形成有源层图形。例如在栅极绝缘层21上沉积半导体层，具体可以是PECVD沉积非晶硅(a-Si)或溅射沉积铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)；在半导体层上依次进行涂覆光刻胶、曝光显影和刻蚀的过程，以形成有源层84的图形；
步骤四、形成数据线层，包括第一薄膜晶体管41的源极413、第一薄膜晶体管41的漏极412、第二薄膜晶体管42的源极423、第二薄膜晶体管42的漏极422、电压补偿电容91与第二薄膜晶体管42的漏极422电性连接的一极的图形、以及分压电容92与第二薄膜晶体管42的漏极422电性连接的一极。例如：在有源层84上溅射沉积金属层，在金属层上依次进行涂覆光刻胶、曝光显影和刻蚀的过程，以形成数据线20、第一薄膜晶体管41的源极413、第一薄膜晶体管41的漏极412、第二薄膜晶体管42的源极423、第二薄膜晶体管42的漏极422、电压补偿电容91与第二薄膜晶体管42的漏极422电性连接的一极、以及分压电容92与第二薄膜晶体管42的漏极422电性连接的一极的图形；
需要说明的是，其他实施例如果有多个薄膜晶体管，和/或其他辅助结构，也可以在本步骤中形成相应的薄膜晶体管的源极和漏极，和/或相应辅助结构。
步骤五、形成包括有过孔的钝化层图形。例如：沉积钝化层83，钝化层83覆盖包括有数据线20、第一薄膜晶体管41的源极413、第一薄膜晶体管41 的漏极412、第二薄膜晶体管42的源极423和第二薄膜晶体管42的漏极422上，在钝化层83上依次进行涂覆光刻胶、曝光显影和刻蚀的过程，以形成第一过孔71和第二过孔72；第一过孔71暴露出第一薄膜晶体管41的漏极412，第二过孔72暴露出另一个第一薄膜晶体管41的漏极412；
步骤六、形成包括有子像素电极的图形。例如：在钝化层83上溅射透明金属氧化物导电材料层，在透明金属氧化物导电材料层上依次进行涂覆光刻胶、曝光显影和刻蚀的过程，以形成第一子像素电极31、第二子像素电极32和电压补偿电容91与第二子像素电极32电性连接的一极；其中，第一子像素电极31通过第一过孔71与第一薄膜晶体管41的漏极412电性连接，第二子像素电极32通过第二过孔72与另一个第一薄膜晶体管41的漏极412电性连接。
需要说明的是，其他实施例如果有利用子像素电极作为辅助电极或者连接线的，也可在步骤六中完成。
需要说明的是，在本发明的实施例中，栅线10、数据线20可以采用铜(Cu)，铝(A1)，钼(Mo)，钛(Ti)，铬(Cr)，钨(W)等金属材料制备，也可以采用这些材料的合金制备，栅线10可以是单层结构，也可以采用多层结构，例如Mo\Al\Mo，Ti\Cu\Ti，Mo\Ti\Cu。栅极绝缘层81可以采用氮化硅或氧化硅；栅极绝缘层81可以是单层结构，栅极绝缘层81也可以是多层结构，例如叠加设置的氧化硅层和氮化硅层。有源层84可以采用非晶硅或氧化物半导体。钝化层83可以采用无机物例如氮化硅制成，也可以采用有机物例如树脂制成；第一子像素电极31和第二子像素电极32可以采用导电材料制作，具体可以为透明且导电的氧化物制备，包括但不限于氧化铟锌(Indium Zinc Oxide，IZO)、氧化铟锡(Indium Tin Oxides，ITO)或其他透明金属氧化物导电材料。
当然，以上仅是示例性说明，还可以按照其他工艺步骤和方法实现，例如栅极绝缘层，有源层图形、源极图形和漏极图形可以在一次光刻工艺中形成；如果在各步骤中还有其他结构，本领域技术人员可以按照具体实施例结合相应的工艺步骤完成，在此不再赘述。
本发明实施例还提供了一种显示面板，包括上述任一实施例提供的阵列基板。本发明实施例提供的显示面板中，通过为像素单元设置可以被配置成为子像素电极充电的电压补偿单元51和可以被配置成使子像素电极的电压降低的分压单元52，调节电压补偿单元51和分压单元52以使各子像素电极的电压各不完全相同，从而使得与子像素电极分别对应的区域内的液晶分子的倾斜角度不同，从而实现显示装置的宽视角显示。
本发明实施例还提供了一种显示装置，包括上述显示面板。由于本发明实施例提供的显示装置包括上述显示面板，因此本发明实施例二提供的显示装置与上述显示面板相对于现有技术所具有的优势相同，在此不再赘述。
本发明实施例提供的显示装置可以为：电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (20)

  1. 一种阵列基板，包括：相互交叉设置的多条数据线和多条栅线，相邻的所述数据线之间设置有一列像素单元，其中至少一个像素单元中的每个像素单元包括至少两个子像素电极、被配置成为该像素单元的至少一个子像素电极充电的电压补偿单元和被配置成使该像素单元的其余子像素电极中的至少一个的电压降低的分压单元。
  2. 根据权利要求1所述的阵列基板，其中，所述至少两个子像素电极包括第一子像素电极和第二子像素电极，所述像素单元还包括公共电极线，所述电压补偿单元分别与所述第一子像素电极和所述第二子像素电极电性连接，所述分压单元分别与所述第一子像素单元和所述公共电极线电性连接。
  3. 根据权利要求2所述的阵列基板，其中，所述分压单元包括分压电容和分压薄膜晶体管，所述电压补偿单元包括电压补偿电容和电压补偿薄膜晶体管。
  4. 根据权利要求3所述的阵列基板，其中，所述分压薄膜晶体管的沟道的宽长比、以及所述电压补偿薄膜晶体管的沟道的宽长比均小于所述像素单元中用于控制对应的所述子像素电极充放电的第一薄膜晶体管的沟道的宽长比。
  5. 根据权利要求3所述的阵列基板，其中，所述分压薄膜晶体管与所述电压补偿薄膜晶体管为同一个薄膜晶体管，所述同一个薄膜晶体管为第二薄膜晶体管，所述第二薄膜晶体管的源极与所述第一子像素电极电性连接，所述第二薄膜晶体管的栅极与所述栅线电性连接；
    所述分压电容的一极与所述第二薄膜晶体管的漏极电性连接，所述分压电容的另一极与所述公共电极线电性连接；所述电压补偿电容的一极与所述第二 薄膜晶体管的漏极电性连接，所述电压补偿电容的另一极与所述第二子像素电极电性连接。
  6. 根据权利要求2所述的阵列基板，其中，所述分压单元包括分压电容和分压薄膜晶体管，所述电压补偿单元包括电压补偿电容和电压补偿薄膜晶体管，所述分压薄膜晶体管与所述电压补偿薄膜晶体管为同一个薄膜晶体管，所述同一个薄膜晶体管为第二薄膜晶体管；
    所述像素单元还设置有辅助栅线，所述第二薄膜晶体管的栅极与所述辅助栅线电性连接，所述第二薄膜晶体管的源极与所述第一子像素电极电性连接；
    所述分压电容的一极与所述第二薄膜晶体管的漏极电性连接，所述分压电容的另一极与所述公共电极线电性连接；所述电压补偿电容的一极与所述第二薄膜晶体管的漏极电性连接，所述电压补偿电容的另一极与所述第二子像素电极电性连接。
  7. 根据权利要求5或6所述的阵列基板，其中，所述像素单元还包括位于所述公共电极线与所述第二薄膜晶体管的漏极之间的辅助电极，所述辅助电极通过辅助过孔与同一个所述像素单元中的所述公共电极线电性连接，同一个所述像素单元中的所述分压电容的一极与所述辅助电极电性连接。
  8. 根据权利要求7所述的阵列基板，其中，所述辅助电极与所述第二子像素电极同层设置，且所述辅助电极与所述第二子像素电极由同种材料制成。
  9. 根据权利要求7或8所述的阵列基板，其中辅助电极与第二薄膜晶体管的漏极之间在阵列基板的厚度方向上的距离小于公共电极线与第二薄膜晶体管的漏极之间在该厚度方向上的距离。
  10. 根据权利要求3-6中任一项所述的阵列基板，其中，所述像素单元中， 所述分压电容与所述公共电极线相连的一极，和所述电压补偿电容与所述第二子像素电极相连的一极在阵列基板的厚度方向上相对设置。
  11. 根据权利要求5或6所述的阵列基板，其中，所述分压电容的一极与所述第二薄膜晶体管的漏极为一体结构，另一极与所述公共电极线为一体结构；所述电压补偿电容的一极与所述第二薄膜晶体管的漏极为一体结构，另一极与所述第二子像素电极为一体结构。
  12. 一种显示面板，包括如权利要求1-11中任一项所述的阵列基板。
  13. 一种显示装置，包括如权利要求12所述的显示面板。
  14. 一种制备权利要求1-11中任一项阵列基板的方法，包括下述步骤：
    提供衬底基板；以及
    在衬底基板上形成多个像素单元，其中至少一个像素单元中的每个像素单元包括至少两个子像素电极、被配置成为该像素单元的至少一个子像素电极充电的电压补偿单元和被配置成使该像素单元的其余子像素电极中的至少一个的电压降低的分压单元。
  15. 根据权利要求14所述的方法，其中该阵列基板是权利要求5-9和11中任一项所述的阵列基板，形成多个像素单元的步骤包括：
    在衬底基板上形成栅线层，并对栅线层进行构图进行以形成包括栅线、栅极和第一电极的第一图形；
    形成包括栅极绝缘层的第二图形，栅极绝缘层至少覆盖在栅极和第一电极上；
    在栅极绝缘层上形成包括有源层的第三图形；
    在有源层上形成数据线层，并对数据线层进行构图工艺以形成包括源极、 漏极、与所述漏极电性连接的第二电极、和与所述漏极电性连接的第三电极的第四图形，其中所述栅极、栅极绝缘层、有源层、源极和漏极构成所述第二薄膜晶体管，所述第一电极、栅极绝缘层和第二电极构成所述分压电容；
    在第四图形上形成钝化层；以及
    在钝化层上形成导电材料层，并对导电材料层进行构图工艺以形成包括第一子像素电极、第二子像素电极和与第二子像素电极电性连接的第四电极的第五图形，第二薄膜晶体管的源极与第一子像素电极电性连接，所述第三电极、钝化层和第四电极构成所述电压补偿电容。
  16. 根据权利要求15所述的方法，其中形成第一图形的步骤包括使所述栅极与栅线电性连接。
  17. 根据权利要求15所述的方法，其中形成第一图形的步骤包括形成辅助栅线，第二薄膜晶体管的栅极与辅助栅线电性连接。
  18. 根据权利要求17所述的方法，其中所述辅助电极与所述第二子像素电极由同种材料制成且同层设置。
  19. 根据权利要求15所述的方法，其中形成第一图形的步骤包括由栅线层形成公共电极线，分压电容的第一电极与公共电极线电性连接。
  20. 根据权利要求19所述的方法，其中所述分压电容的第二电极与所述第二薄膜晶体管的漏极形成为一体结构，第一电极与所述公共电极线形成为一体结构；所述电压补偿电容的第三电极与所述第二薄膜晶体管的漏极形成为一体结构，第四电极与所述第二子像素电极形成为一体结构。
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