WO2017029743A1 - 情報処理装置および情報処理システム - Google Patents

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WO2017029743A1
WO2017029743A1 PCT/JP2015/073313 JP2015073313W WO2017029743A1 WO 2017029743 A1 WO2017029743 A1 WO 2017029743A1 JP 2015073313 W JP2015073313 W JP 2015073313W WO 2017029743 A1 WO2017029743 A1 WO 2017029743A1
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WO
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information processing
configuration
data
cram
fpga
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Application number
PCT/JP2015/073313
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English (en)
French (fr)
Inventor
雄介 菅野
鳥羽　忠信
真 佐圓
豪一 小野
山岡　雅直
Original Assignee
株式会社日立製作所
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Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
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Priority to PCT/JP2015/073313 priority patent/WO2017029743A1/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present invention relates to an information processing apparatus and an information processing system, for example, an information processing apparatus including a programmable logic represented by an FPGA (Field Programmable Gate Array), and an information processing system including the information processing apparatus.
  • an information processing apparatus including a programmable logic represented by an FPGA (Field Programmable Gate Array), and an information processing system including the information processing apparatus.
  • FPGA Field Programmable Gate Array
  • Non-Patent Document 1 shows a technique for installing an FPGA in each server that constitutes a data center. With this technology, throughput can be improved by appropriately performing dynamic reconfiguration on the FPGA.
  • Non-Patent Document 2 shows the configuration of a CMOS type Ising chip that performs processing based on the Ising model regardless of the FPGA.
  • Changing the configuration means changing the logical connection information, and it is possible to speed up the operation compared to the case where the evolution algorithm is executed programmatically on the processor. At that time, it is desirable that the configuration can be autonomously changed in consideration of the relation of the operation data.
  • the present invention has been made in view of the above, and one of its purposes is to realize improvement in calculation efficiency in an information processing apparatus and an information processing system including a programmable logic.
  • the information processing apparatus includes an FPGA fabric unit, a configuration memory, a data monitoring unit, a configuration control unit, and a CRAM controller.
  • the FPGA fabric unit implements a user logic circuit
  • the configuration memory holds configuration data that defines the circuit configuration of the user logic circuit.
  • the data monitoring unit monitors the operation state of the user logic circuit, and the configuration control unit determines whether or not the configuration data needs to be changed based on the monitoring result.
  • the CRAM controller changes the configuration data in the configuration memory based on the determination result of the configuration control unit.
  • FIG. 1 is a block diagram illustrating an overall schematic configuration example in an information processing system according to a first embodiment of the present invention. It is a block diagram which shows the structural example of the CRAM controller in FIG.
  • FIG. 2 is a flowchart showing an example of a control flow when changing configuration data in the information processing apparatus of FIG. 1.
  • FIG. 4 is a sequence diagram illustrating an example of input / output signals of the information processing apparatus of FIG. 1 in accordance with the flow of FIG. 3. It is the schematic which shows the structural example of the address map of CRAM in the information processing apparatus by Example 2 of this invention.
  • (A) And (b) is a conceptual diagram explaining an example of the change method of configuration data in the information processing apparatus by Example 3 of this invention.
  • FIG. 13 is a waveform diagram showing an example of a specific calculation sequence in FIG. 12.
  • FIG. 18 is a diagram illustrating an example of an overall operation when performing an operation using the configuration of FIG. 17.
  • an FPGA is designed using a logic description language (for example, Verilog HDL (Hardware Description Language) or VHDL), and this logic circuit is described by a technique called RTL (Register Transfer Level).
  • RTL Register Transfer Level
  • integration from RTL to LSI is performed by the following procedure. That is, RTL logical connection information is converted into a so-called netlist in consideration of the physical arrangement of transistors integrated in an actual LSI, and further, static timing analysis simulation (in consideration of timing constraints of each signal line) STA) is performed and the arrangement thereof is optimized, and then integrated into the LSI.
  • the mapping to the CRAM is based on the transistor level connection information (net list) converted from the logic description information in consideration of the physical arrangement of the basic logic circuit and the wiring connection switch integrated in the FPGA. Based on the above, it is realized by converting into a bit string (bit stream) to FPGA CRAM. By storing the bit stream in the FPGA CRAM, a desired operation can be realized by the target FPGA. There is a one-to-one correspondence between the netlist converted from the RTL to achieve a desired function in the FPGA and the CRAM data string (bitstream) stored in the FPGA. ⁇ Overall configuration of information processing system >>
  • FIG. 1 is a block diagram illustrating an overall schematic configuration example of an information processing system according to a first embodiment of the present invention.
  • the information processing system shown in FIG. 1 includes one or more information processing devices (FPGA chip FPGA_CH in this case), an evaluation unit interface EVAL_IF, an external configuration storage device STRG, and various signal lines that connect them.
  • the various signal lines include a control signal line (SCTL), a configuration signal line (SCFG), and a data signal line (SDAT).
  • the configuration example of FIG. 1 can configure a desired information processing system only in the configuration, but can be applied to a part of a processor system and used as a hardware accelerator of the processor system, for example. is there.
  • a storage and a network that are generally provided for performing information processing by a general information processing apparatus are not illustrated, and only a main part related to the configuration change of the FPGA is illustrated.
  • the FPGA chip FPGA_CH includes a plurality of FPGA fabric units FPGA_FAB, a CRAM, a CRAM controller CRAMC, a data monitoring unit CUNT, a chip overall controller CHPC, an on-chip bus DBUS, and a configuration control unit CNFGC.
  • the CRAM holds configuration data for determining the circuit configuration of the user logic circuit.
  • the FPGA fabric unit FPGA_FAB implements a user logic circuit based on the configuration data of the CRAM.
  • the FPGA fabric unit FPGA_FAB includes a programmable logic unit LOG that implements a desired logical truth table by a plurality of LUTs (Lookup table), and a switch unit SW that arbitrarily connects each LUT by a plurality of switches. Prepare.
  • the CRAM controller CRAMC reads / writes configuration data to / from the external configuration storage device STRG.
  • the on-chip bus DBUS transmits an input / output signal of the FPGA fabric unit FPGA_FAB. Specifically, the on-chip bus DBUS transmits communication data between the FPGA fabric units FPGA_FAB or between the FPGA fabric units FPGA_FAB and the data signal line (SDAT).
  • the data monitoring unit CUNT monitors the operation state of the user logic circuit mounted on the FPGA fabric unit FPGA_FAB, for example, by measuring data distribution.
  • the chip general controller CHPC controls the operation of the entire chip.
  • the FPGA fabric unit FPGA_FAB is configured by programmable logic, but in addition to this, the data monitoring unit CUNT, the configuration control unit CNFGC, the CRAM controller CRAMC, and a part of the chip overall controller CHPC May also be configured with programmable logic.
  • the part excluding the FPGA fabric part FPGA_FAB is a hardware processor built in the FPGA (processor hardware pre-installed) or a software core processor (programming logic is used to configure the processor). ) May be used.
  • the FPGA fabric unit FPGA_FAB is described as if it was divided. This is to clearly show that each functional block mounted on the FPGA is logically divided. Of course, in practice, the FPGA fabric FPGA_FAB may be uniformly arranged inside the FPGA.
  • the data signal line (SDAT) is a signal line for transmitting and receiving the data signal SDAT between the plurality of FPGA chips FPGA_CH, and is realized by, for example, a high-speed serial communication line.
  • the configuration signal line (SCFG) is a CRAM configuration signal (configuration data) between a plurality of FPGA chips FPGA_CH or between each FPGA chip FPGA_CH and an external configuration storage device STRG configured by a nonvolatile memory, a hard disk drive, or the like. ) Signal line for transmitting and receiving SCFG.
  • the control signal line (SCTL) is a signal line that transmits a configuration data change request, a change notification, and the like to each FPGA chip FPGA_CH.
  • these signal lines are explicitly divided and described, but it is also possible to transmit by using a shared wiring by a time division multiplexing method or the like.
  • the data monitoring unit CUNT is connected to the on-chip bus DBUS, and monitors the amount of data communication on the on-chip bus DBUS using, for example, a counter circuit.
  • the data monitoring unit CUNT refers to the transmission source and destination information in the data, and performs data communication for each combination of the transmission source and the destination. Measure the amount.
  • the data monitoring unit CUNT is not necessarily limited to the position, and may be provided inside each FPGA fabric unit FPGA_FAB (specifically, an interface unit with the on-chip bus DBUS). In this case, for example, the data monitoring unit CUNT refers to the transmission source information in the received data and measures the data communication amount for each transmission source.
  • the configuration control unit CNFGC determines whether or not the configuration data needs to be changed while referring to the threshold value table TBL based on the monitoring result of the data monitoring unit CUNT. If it is determined that the change is necessary, the configuration control unit CNFGC issues a configuration data change request to the CRAM controller CRAMC.
  • the threshold table TBL stores, for example, communication rate statistical data and the like, and the configuration control unit CNFGC determines that the communication rate based on the monitoring result or the fluctuation amount of the communication rate exceeds the threshold based on the statistical data. Issue a configuration data change request.
  • the CRAM controller CRAMC that has received the change request rewrites the content held in the CRAM (that is, configuration data).
  • FIG. 2 is a block diagram showing a configuration example of the CRAM controller in FIG.
  • the CRAM controller CRAMC performs data exchange with the CRAM access controller CRAMAC that controls reading and writing of the CRAM, an address map holding unit ADRMAP that holds the address map of the CRAM, and CRAM, and data exchange with the external configuration storage device STRG. And a port PT.
  • the CRAM controller CRAM After changing the configuration data, the CRAM controller CRAM performs an encoding code check such as CRC of the configuration data via the port PORT in the code check unit CODECHK, and stores the calculated encoding code in the RAM.
  • an encoding code check such as CRC of the configuration data via the port PORT in the code check unit CODECHK
  • the configuration control unit CNFGC issues a configuration data change request based on the monitoring result of the data monitoring unit CUNT, and the CRAM controller CRMAC responds to the configuration data according to this request.
  • the CRAM access controller CRAMAC receives the configuration data change request, the CRAM access controller CRAMAC refers to the address map holding unit ADRMAP, and reads data to a predetermined CRAM address via the command / address signal CMD.
  • the configuration data (RD) read from the CRAM is input to the configuration update unit CNFG_MDFY via the port PORT.
  • the configuration update unit CNFG_MDFY changes the configuration data and writes the changed configuration data (WT) to the CRAM via the port PORT.
  • the configuration data (WT) is also input to the code check unit CODECHK via the port PORT.
  • the code check unit CODECHK generates an encoded code for the configuration data (WT) and stores it in the RAM.
  • the configuration data (WT) is also stored in the external configuration storage device STRG together with the change history, for example. Further, the CRAM controller CRAMC reads the configuration data from the external configuration storage device STRG as necessary, stores it in the CRAM, and updates the read configuration data with the configuration update unit CNFG_MDFY. It can also be stored in CRAM. Also at that time, processing by the code check unit CODECHK is performed.
  • one of the main features of the system of the first embodiment is that the data monitoring unit CUNT and the configuration control unit CNFGC monitor and determine the operation state of each FPGA fabric unit FPGA_FAB, and based on the determination result.
  • the CRAM controller CRAMC updates CRAM configuration data.
  • the operation state of each FPGA fabric unit FPGA_FAB is, for example, the data communication amount between the FPGA fabric units FPGA_FAB or the data processing amount for each FPGA fabric unit FPGA_FAB, as described above.
  • the amount of data processing for each FPGA fabric unit FPGA_FAB is normally considered to be proportional to the amount of data input / output in each FPGA fabric unit, and can be obtained, for example, from the amount of data communication between the FPGA fabric units.
  • a mechanism that enables writing to the external configuration storage device STRG.
  • a specific method for changing configuration data includes changing some bits of configuration data based on an evolution algorithm or the like. Such processing can be realized by appropriately leaving a history of configuration data in the external configuration storage device STRG.
  • a specific change method there is a method of reinforcing a critical functional block or the like based on a data amount monitoring result. An example of a specific method for changing the configuration data will be described later as appropriate.
  • Non-Patent Document 1 a plurality of user logic circuits (in other words, configuration data) are determined in advance, and the determined user logic circuits are set in a predetermined sequence. It is like switching sequentially along.
  • a user logic circuit A that executes the arithmetic processing A and a user logic circuit B that executes the arithmetic processing B are provided in advance, and when switching from the arithmetic processing A to the arithmetic processing B based on a predetermined sequence, the user logic circuit A is switched accordingly.
  • Reconfigure logic circuit A to user logic circuit B As described above, the general information processing apparatus (FPGA chip FPGA_CH) changes the user logic circuit according to a predetermined procedure without any particular determination.
  • the user logic circuit is autonomously set so that the operation state is improved while monitoring the operation state from a certain user logic circuit (in other words, configuration data). It will be optimized. That is, the information processing apparatus (FPGA chip FPGA_CH) autonomously changes the user logic circuit based on its own determination. Furthermore, for example, when using an evolution algorithm or the like, the system of the first embodiment is, in other words, a circuit location that starts from a certain user logic circuit and monitors the operation state while moving toward an improvement in the operation state. And the user logic circuit is autonomously optimized based on the search result.
  • the evaluation unit interface EVAL_IF monitors the amount of data between the FPGA chips FPGA_CH, and determines whether or not configuration data needs to be changed using a threshold table or the like, similar to the configuration control unit CNFGC described above. Then, the evaluation unit interface EVAL_IF makes a configuration data change request to the predetermined FPGA chip FPGA_CH via the control signal line (SCTL) based on the determination result. In determining the monitoring result, for example, it is possible to determine a parameter having a large influence on the overall performance by appropriately changing parameters in the threshold table. ⁇ Operation of information processing device>
  • FIG. 3 is a flowchart showing an example of a control flow when changing configuration data in the information processing apparatus of FIG.
  • the information processing apparatus (FPGA chip FPGA_CH) monitors data distribution between functional blocks using the data monitoring unit CUNT while performing predetermined arithmetic processing in each FPGA fabric unit (functional block) FPGA_FAB. Data distribution at the time of calculation is monitored (step S101). At this time, as described above, the data monitoring unit CUNT counts, for example, the number of times of data transmission / reception to each functional block and the elapsed time.
  • the information processing apparatus determines whether or not the configuration data needs to be rewritten, for example, when the number of times of data transmission / reception reaches a predetermined number or when a predetermined elapsed time is reached (step S102). Specifically, the configuration control unit CNFGC compares, for example, the communication rate based on the monitoring result of the data monitoring unit CUNT with the communication rate threshold value stored in the threshold value table TBL or the communication rate fluctuation amount threshold value. Judging by things.
  • step S103 enters a process for changing the configuration data of the CRAM.
  • the CRAM access controller CRAMAC and the configuration update unit CNFG_MDFY read the configuration data from the CRAM, change the data (step S103), and write new configuration data to the CRAM (step S104).
  • the CRAM controller CRMAC generates an encoded code using the code check unit CODECHK and stores it in the RAM (step S105), and further performs a process of storing new configuration data in the external configuration storage device STRG (step S105). S106). Such processing is repeated until the predetermined calculation processing is completed (step S107).
  • steps S105 and S106 are sequentially performed, but these processes may be performed in parallel in the background of the process of step S104. By doing so, even higher speed can be realized.
  • FIG. 4 is a sequence diagram showing an example of input / output signals of the information processing apparatus of FIG. 1 in accordance with the flow of FIG.
  • the data monitoring unit CUNT asserts the CNT_S signal (in this case, is controlled to “H” level), and transmits the monitoring result of the bus monitor (DBUS) to the configuration control unit CNFGC.
  • the configuration control unit CNFGC determines whether or not the configuration data needs to be changed. If the change is necessary, the configuration control unit CNFGC asserts the RCONF_S signal at time T2.
  • the CRAM controller CRMAC In response to the assertion of the RCONF_S signal, the CRAM controller CRMAC asserts the CCS_S signal at time T3. In response to this, the chip overall controller CHPC controls the FPGA fabric unit FPGA_FAB accompanying reconfiguration. Specifically, the chip overall controller CHPC transmits the FFS_S signal to the FPGA fabric unit FPGA_FAB.
  • the FFS_S signal includes a reset signal (RESB_S signal), a logical operation execution signal (EXE_S signal), and a status hold signal (HOLD_S signal).
  • REB_S signal reset signal
  • EXE_S signal logical operation execution signal
  • HOLD_S signal status hold signal
  • the chip overall controller CHPC issues a reconfigurable start signal (CCSA_S signal) at time T7, and in response to this, the CRAM controller CRAMC
  • the reconfiguration signal (CRAM_S signal) is asserted (that is, the CRAM configuration data is changed).
  • the user logic circuit in the FPGA fabric unit FPGA_FAB is reconfigured according to the change of the configuration data (CRAMD_S).
  • the user logic circuit of the FPGA fabric unit FPGA_FAB is changed.
  • the present invention is not limited to this, and the bus width of the internal bus is increased or decreased, or a user logic circuit is newly added.
  • it can be implemented in a range where resources in the FPGA chip FPGA_CH are allowed. For example, it may be determined that an increase in functional blocks is necessary according to time T1 in FIG. 4, and in this case, it may be desirable to increase the bus width along with the increase in functional blocks.
  • a determination may be made to increase the bandwidth of data communication between the functional blocks. In such a case, since the configuration change is performed so as to increase the bus width, data communication with the increased bus width is performed after time T13.
  • FIG. 5 is a schematic diagram illustrating a structure example of an address map of the CRAM in the information processing apparatus according to the second embodiment of the present invention.
  • the number is increased or decreased, and the connection relationship between the LUTs ( That is, there is a case where it is desired to change the configuration of the switch unit SW in FIG.
  • Example 3 describes an example of a method for changing configuration data.
  • FIGS. 6A and 6B are conceptual diagrams illustrating an example of a configuration data changing method in the information processing apparatus according to the third embodiment of the present invention.
  • circuit block A (CRCITBK_A) to circuit block C (CRCITBK_C), spare circuit block X (CRCITBK_X), switch block 1 (SWBK1) and switch block 2 (SWBK2), and each circuit block.
  • a CRAM corresponding to each switch block.
  • this figure shows an example in which data processing flows from left to right.
  • This block is an area prepared in advance as a spare in the third embodiment, and by generating the circuit block A (CRCITBK_A) in this portion, it is possible to solve the shortage of processing capability.
  • the CRAM controller CRAMC in FIG. 1 first reads out the CRAM and stores the CRAM address and data corresponding to the circuit block A to be changed in the user memory provided in the FPGA chip FPGA_CH. At this time, the CRAM controller CRAMC in FIG. 1 determines the data of the CRAM address (CADR_X) corresponding to the circuit block X as the same data (CDATA_A) as the circuit block A, as shown in FIG. 6B. .
  • the CRAM controller CRAMC determines the data of the CRAM addresses (CADR_SW1, CADR_SW2) respectively corresponding to the switch blocks 1 and 2 as predetermined data (CDATA_SW1 ′, CDATA_SW2 ′).
  • the data CDATA_SW1 ' is obtained by changing the connection data for the circuit block A included in the data CDATA_SW1 before the change to the connection data for the circuit block X in addition to the circuit block A.
  • the CRAM controller CRAMC writes the configuration data thus determined in the user memory to the CRAM.
  • the CRAM controller CRAMC also generates an encoded code such as ECC or CRC.
  • Such configuration data may be generated by using a memory outside the FPGA chip FPGA_CH. Although it is desirable to provide a transfer path from the RAM to the CRAM in the chip, if it does not exist, it is also possible to transfer it via the external configuration storage device STRG once.
  • autonomous control can be performed so that resources in the FPGA chip FPGA_CH can be effectively used and the maximum performance can be obtained.
  • FIG. 7 is a conceptual diagram illustrating an example of a configuration data changing method in the information processing system according to the fourth embodiment of the present invention.
  • the information processing system illustrated in FIG. 7 includes an FPGA subsystem FPGA_SSYS configured by n + 1 FPGA chips FPGA_CH0 to FPGA_CHn, the evaluation unit interface EVAL_IF illustrated in FIG. 1, and an external configuration storage device STRG.
  • Functional blocks FUNC_A0 to FUNC_A2 are mounted on the FPGA chip FPGA_CH0
  • functional blocks FUNC_B0 to FUNC_B2 are mounted on the FPGA chip FPGA_CH1
  • functional blocks FUNC_C0 to FUNC_C2 are mounted on the FPGA chip FPGA_CH2.
  • the evaluation unit interface EVAL_IF includes an optimization control unit CTLP that optimizes the system.
  • the optimization control unit CTLP has the same functions as the data monitoring unit CUNT, the configuration control unit CNFGC, and the CRAM controller CRAMC shown in FIG.
  • Each FPGA chip FPGA_CH0 to FPGA_CHn also includes an optimization control unit CTLC corresponding to the function.
  • the optimization control unit CTLP of the evaluation unit interface EVAL_IF monitors the data signal line (SDAT) or acquires the monitoring result in the optimization control unit CTLC in each chip. , And monitors the processing capacity in the FPGA subsystem FPGA_SSYS. For example, when the optimization control unit CTLP determines that the arithmetic processing capability tends to be insufficient by statistical processing using the threshold value table, the optimization control unit CTLP generates a new functional block.
  • SDAT data signal line
  • FPGA_SSYS FPGA subsystem
  • the functional block FUNC_A0 of the FPGA chip FPGA_CH0, the functional block FUNC_B2 of the FPGA chip FPGA_CH1, and the functional block FUNC_C1 of the FPGA chip FPGA_CH2 are frequently used, and the optimization control unit CTLP efficiently enhances these blocks. It is assumed that In this case, for example, the optimization control unit CTLP reads the configuration data of each functional block FUNC_A0, FUNC_B2, FUNC_C1 from each chip via the configuration signal line (SCFG), and implements the control signal to implement the configuration data. An instruction is given to the optimization controller CTLC of the FPGA chip FPGA_CHn via the line (SCTL).
  • the switch unit SW can be mounted without any problem if processing such as “H” level fixing, “L” level fixing, and open processing is performed on the remaining pins.
  • autonomous control can be performed so that the resources in the information processing system can be effectively used and the maximum performance can be obtained.
  • FIG. 8 is a block diagram showing an overall schematic configuration example of an information processing system according to the fifth embodiment of the present invention.
  • FIG. 1 shows an example in which configuration data is changed using statistical data of data exchange on the on-chip bus DBUS, in the fifth embodiment, not according to the data flow but according to data processing. Change configuration data.
  • the data monitoring unit CUNT is not connected to the on-chip bus DBUS, but directly connected to each FPGA fabric unit FPGA_FAB.
  • the data monitoring unit CUNT transmits a configuration switching signal to the configuration control unit CNFGC in response to the calculation processing end signal from the FPGA fabric unit FPGA_FAB.
  • the calculation processing end signal is transmitted every time a predetermined unit of calculation processing is ended by the FPGA fabric unit FPGA_FAB.
  • the calculation process end signal itself may be used, but the time interval from the start to the end of the calculation process, the number of executions of the calculation process, and the like are measured (that is, the load of the calculation process and the calculation number). It is more effective to measure the frequency of processing).
  • the time interval from the start to the end of the calculation process, the number of executions of the calculation process, and the like are measured (that is, the load of the calculation process and the calculation number). It is more effective to measure the frequency of processing).
  • a time-series transition of arithmetic processing can be predicted in advance based on analysis of a program, it is possible to incorporate a timer and switch at a set time.
  • interrupt processing can be extended to the concept of updating the arithmetic processing unit.
  • an interrupt is strongly thought of as branching software in order to respond to an urgent processing routine or an additional calculation processing request in a normal control sequence.
  • the system of the present embodiment can include not only such fixed so-called designed program branches but also the concept of expansion of additional functions that were not considered at the beginning of design.
  • interrupt processing is a service that is processed even if it is designed with low priority or is not in the original design because it is infrequent or out of the expected range at the beginning of the design. And can occur frequently as the application evolves. That is, a situation may occur in which the priority of new arithmetic processing is dynamically increased.
  • hardware processing can be evolved so as to adapt to changes in the situation in response to such dynamic priority increase.
  • autonomous control can be performed so that the resources in the information processing apparatus can be effectively used and the maximum performance can be obtained.
  • FIG. 9 is a conceptual diagram illustrating an example of a configuration data changing method in the information processing apparatus according to the sixth embodiment of the present invention.
  • the information processing device FPGA_CH illustrated in FIG. 9 includes a plurality of functional blocks FUNC_A to FUNC_F, a switch unit SW that connects the functional blocks, and an optimization control unit CTLC as described in FIG.
  • the function block FUNC_A includes an output interface IFO, and one signal from the output interface IFO is connected to the function block FUNC_D, one to the function block FUNC_E, and two to the function block FUNC_F.
  • the optimization control unit CTLC determines that the relationship between the function block FUNC_A and the function block FUNC_D is strong, the optimization control unit CTLC changes the degree of coupling between the function block FUNC_A and the function block FUNC_D.
  • the signals from the function block FUNC_A are changed so that two are connected to the function block FUNC_D, one is connected to the function block FUNC_E, and one is connected to the function block FUNC_F. Since this connection can be changed flexibly depending on the data connectivity between the functional blocks, it is expected that the calculation speed of the entire chip can be improved while utilizing limited transistors and wiring assets. In order to make such a change easily, it is desirable to use a bit stream of CRAM as shown in the second embodiment.
  • autonomous control can be performed so that resources in the information processing apparatus can be effectively used and the maximum performance can be obtained.
  • the seventh embodiment another example of the method for changing the configuration data will be described together with the modification of the information processing system shown in FIG.
  • the present embodiment aims to improve calculation efficiency and calculation speed by using information such as the performance of functional blocks and data exchange between functional blocks.
  • the previous examples were mainly related to reuse of existing design data, increase / decrease in the number of functional blocks and redefinition of connection relationships, and autonomous integration of newly designed hardware after operation. .
  • a mechanism for intentionally causing CRAM bit inversion and improving arithmetic performance by changing logic will be described.
  • FIG. 10 is a block diagram showing a schematic configuration example of the main part of the information processing system according to the seventh embodiment of the present invention.
  • the information processing system shown in FIG. 10 includes an FPGA subsystem FPGA_SSYS composed of a plurality of FPGA chips FPGA_CH0 to FPGA_CHn.
  • an evolution block EVOL for controlling the evolution of the subsystem is newly provided, a signal line (SEVL) for promoting the evolution is added, and each FPGA chip is configured as necessary.
  • a configuration data generation unit GEN for evolving data is provided.
  • the configuration data generation unit GEN of each chip receives the enable signal and setting information from the evolution block EVOL independently via the signal SEVL, and updates the CRAM.
  • the same functional blocks FUNC_A0, FUNC_A1, and FUNC_A2 are mounted on the FPGA chips FPGA_CH0 and FPGA_CH1, and the configuration data of the FPGA chip FPGA_CH1 is intentionally changed during the subsequent arithmetic processing. An action is performed to see what happens to the result.
  • the FPGA chip FPGA_CH0 is a functional block that advances data processing in a designed state
  • the FPGA chip FPGA_CH1 is an evaluation block that starts with the designed data and obtains a better logical configuration.
  • a method for changing hardware to a better state while utilizing actual data is shown.
  • ⁇ CRAM update may include random bit inversion or partial modification of CRAM by genetic algorithm.
  • the configuration data generation unit GEN may be provided in the configuration update unit CNFG_MDFY of FIG.
  • the configuration update unit CNFG_MDFY randomly selects a bit for the configuration data read from the CRAM using a random number or a pseudo-random number, inverts the selected bit, and then writes it back to the CRAM.
  • the remaining chromosomes are further subjected to crossover and mutation operations to search for the chromosome with the highest fitness (that is, the configuration data with the best operating state). can do.
  • configuration data that is not deceived is stored in the external configuration storage device STRG, and the deceived configuration data is deleted from the external configuration storage device STRG.
  • the evaluation unit interface EVAL_IF sequentially compares the FPGA chip FPGA_CH0 and the FPGA chip FPGA_CH1 (such as comparison of data validity and processing capability). Based on the comparison result, the evolution block EVOL performs, for example, the above-described trapping, and instructs the configuration data generation unit GEN of the FPGA chip FPGA_CH1 to update the CRAM.
  • the configuration data generation unit GEN updates the CRAM by performing operations such as crossover and mutation using the configuration data that has not been deceived by the external configuration storage device STRG.
  • comparison method in the evaluation unit interface EVAL_IF comparison of time intervals of calculation processing, performance of calculation results, and the like can be considered.
  • the time interval of the former calculation process simply measures the start and end of the process. At that time, it is possible to realize higher-speed processing by comparing the time intervals before and after the trial while sequentially performing the trial with the FPGA chip FPGA_CH1 with reference to the data at the time of design (that is, the fitness is higher). Config data can be obtained. Regarding the performance of the latter calculation result, for example, when performing processing such as image recognition, a method of determining the degree of improvement of the recognition rate as a threshold value can be considered.
  • Such processing is stored while utilizing actual commercial data, and better configuration data is stored in the external configuration storage device STRG. In other words, learning will be carried out using live data, and more efficient processing will be sought. At that time, it is desirable to be able to simultaneously store the evaluation result, processing time, and processing data information in the evaluation unit interface EVAL_IF. Further, although not shown in the evaluation by the evaluation unit interface EVAL_IF, the power efficiency can be evaluated based on the measurement result of the power monitor or the like.
  • FIG. 11 is a circuit diagram showing a configuration example of a general LUT.
  • a general LUT is configured such that information in the CRAM is selectively output via a selector.
  • the LUT is configured by a 16-bit CRAM.
  • about 1 million LUTs are integrated in an FPGA, and the number of data processing bits is enormous.
  • the system of the seventh embodiment is one means for obtaining better performance by autonomously evolving functional blocks designed by human experience and logic synthesis tools beyond the assumed range of humans.
  • the optimization of a predetermined FPGA chip is attempted based on the comparison result between the FPGA chips in the information processing system. Similarly, the comparison result between the FPGA fabric units in the FPGA chip. It is also possible to optimize a predetermined FPGA fabric part based on the above. Also, here, in order to reliably obtain error-free data, a function block for proceeding with data processing and an evaluation block for proceeding with optimization are provided. If acceptable, both data processing and optimization can proceed with a single block.
  • FIG. 12 is a schematic diagram illustrating a configuration example of a main part of an information processing apparatus according to the eighth embodiment of the present invention.
  • the configuration shown in FIG. 12 implements an Ising chip using programmable logic and evolves data stored in the CRAM.
  • FIG. 12 shows an example in which four CRAMs each having 16 bits and four LUTs corresponding to the four CRAMs are provided.
  • This CRAM is equipped with data to be processed, and by connecting the inputs of the four LUTs in common, for example, a predetermined 1 bit (for example, bit # 0) in each of the four CRAMs is configured. It is possible to select and output simultaneously through the selectors.
  • the predetermined 1 bit is equivalent to 16 bits, if information composed of 4 bits is defined as one surface, it is possible to select information on 16 surfaces. For example, in the case of a computer that performs operations while changing this 4-bit information, 16 types of operations can be realized with four LUTs.
  • FIG. 13 is a waveform diagram showing an example of a specific calculation sequence in FIG.
  • the input signals I0 to I3 are changed in synchronization with the clock, and at the same time, the clock is input to the interaction determination circuit INTRAC and the data generation unit DGEN.
  • the configuration of the CRAM is executed in synchronization with the clock while performing the calculation on the CRAM 16 surface.
  • the input signals I0 to I3 can perform 16 operations. When each operation is called a state, four CRAM bits corresponding to four LUTs are used. Information is sequentially output and calculated from 0 to 15 for each state.
  • output signals from the four LUTs are also input to the interaction determination circuit INTRAC, and the interaction determination circuit INTRAC is stored in the CRAM by determining the interaction of the output signals from the four LUTs. Evaluate the correlation of data.
  • the interaction determination circuit INTRAC for example, adds correlation and weighting parameters between bits, and performs a product-sum operation and an averaging process.
  • the data generation unit DGEN determines whether to invert or leave the bit information stored in the CRAM. As described above, in the eighth embodiment, the relationship between the bit information of the CRAM is detected, and the CRAM is updated.
  • FIG. 14 to 16 are diagrams for explaining the concept of the Ising chip.
  • an Ising model As a calculation method of a ground state of a physical phenomenon, a method called an Ising model has been proposed. This is a calculation model for calculating the energy state of the particles that make up a substance, especially the direction of spin, and obtaining a more stable state.For example, particles with spin are arranged in a plane and their nearest neighbors are calculated. It calculates the interaction between spins and leads to a stable state.
  • FIG. 14 shows an example of mapping a two-dimensional Ising model to an FPGA as an example.
  • each Ising spin particle (referred to as an Ising node (Ind)) is represented by a circle and is uniformly arranged on a plane. In this figure, they are grouped in 6 ⁇ 6 matrix units and defined as PE (Primitive Element). Hereinafter, an example in which this is mapped to the FPGA will be described.
  • FIG. 15 is a diagram showing a connection relationship between adjacent Ising nodes Ind by extracting one PE.
  • eight interaction lines Ib Interaction bond
  • the calculation is executed for each basic unit (hereinafter referred to as EU: Execution Unit) connected by the eight interaction lines Ib.
  • FIG. 15 there are 16 combinations of operations when using the data stored in the initial CRAM bits as combinations of operations, and one PE is shown in FIG.
  • 16 EUs EU0 to EU15
  • FIG. 15 for ease of viewing, the relations are shown so as not to overlap, and all 16 combinations are represented in nine diagrams (A) to (I).
  • FIG. 15 Details of the EU configuration are shown in FIG.
  • the EU is composed of nine Ising nodes Ind0 to Ind8 and eight interaction lines Ib0 to Ib7.
  • each Ising node is assigned to the LUT, and the calculation of the interaction is performed by the user logic circuit.
  • FIG. 17 is a schematic diagram showing a configuration example when PE in FIG. 15 is mapped to the FPGA.
  • FIG. 17 shows nine LUTs (LUT0 to LUT8) and 4 bits that are input to each LUT.
  • Input signals I0 to I3 a switch circuit SWC that connects the input signals to nine LUTs, a flip-flop FF that temporarily holds operation data, a correlation evaluation circuit IEU, a memory RAM, and an address converter ADRCV , CRAM write circuit CRWT is shown.
  • the correlation evaluation circuit IEU corresponds to the interaction determination circuit INTRAC and the data generation unit DGEN in FIG. 12, calculates the interaction of the Ising node, and calculates the calculation result of the interaction (E) and each calculation result derived from the calculation result.
  • Data of the Ising nodes ( ⁇ i, ⁇ j) is stored in the memory RAM.
  • the memory RAM is mounted in the FPGA in advance.
  • the CRAM write circuit CRWT writes the data of the Ising node calculation result written in the memory RAM back to the CRAM by designating an address.
  • the address conversion unit ADRCV has a function of changing an address when the CRAM write circuit CRWT performs write back.
  • Each LUT has a corresponding CRAM.
  • a 4-input LUT is assumed, and a 16-bit CRAM is associated with one LUT.
  • CRAM0 corresponds to LUT0, and the CRAM has 16 bits of bits # 0 to # 15.
  • FIG. 17 The configuration of FIG. 17 will be described in correspondence with FIG. In FIG. 15, in one EU, there are nine Ising nodes Ind and eight interaction lines Ib that perform the interaction. Although eight interaction lines are defined for the Ising node Ind, nine Ising nodes Ind that are the basis of this interaction are realized by nine LUTs. In the example of FIG. 17, four input signals I0 to I3 are input in common to each of the nine LUTs. As in the case of FIG. 13, when 16 types of inputs are performed with four input signals, the nine LUTs select one bit from the corresponding CRAM and send it to the subsequent flip-flop FF. Output operation is performed 16 times.
  • the 16 EU0 to EU15 shown in FIG. 15 respectively correspond to bit # 0 to bit # 15 of the CRAM of each LUT. That is, EU0 in FIG. 15 corresponds to bit # 0 of CRAM0 to CRAM8, and bit # 0 of CRAM0 to CRAM8 corresponds to Ising nodes Ind0 to Ind8 (FIG. 16) of EU0, respectively. Further, EU1 in FIG. 15 corresponds to bit # 1 of CRAM0 to CRAM8, and bit # 1 of CRAM0 to CRAM8 corresponds to Ising nodes Ind0 to Ind8 (FIG. 16) of the EU1, respectively.
  • the data stored in the CRAM is 0, 1
  • a process of converting 0 into -1 is performed at the time of four arithmetic operations.
  • the increase / decrease in energy is calculated.
  • the direction of spin of the particles is changed so that the energy state becomes lower. Since the spin direction of the particle is described by ⁇ i and ⁇ j, ⁇ i and ⁇ j updated with the calculation result are written in the memory RAM.
  • the PE described in FIG. 14 needs to be calculated by defining not only the section shown in this figure but also a PE that is shifted by one Ising node vertically and horizontally. Therefore, instead of changing the basic hardware configuration shown in FIG. 17, the memory address of the CRAM that stores EU Ising node information is changed, so that the Ising node position to be evaluated is expressed as if it was changed. .
  • FIG. 17 shows a simplified signal path for this purpose. Actually, data transfer may be transfer between memories. This is because after the transfer between the memories, address conversion for setting in the CRAM may be performed and stored in the CRAM.
  • FIG. 17 shows an example in which the CRAM write circuit CRWT is included in the PE
  • the CRAM write circuit CRWT may be integrated in a chip.
  • the FPGA can be used as an LSI that integrates a logic circuit in a so-called normal meaning, and no problem occurs even in general-purpose use.
  • COTS Common Off-The Shelf
  • FIG. 18 is a diagram showing an example of the overall operation when performing calculations using the configuration of FIG.
  • the state of the pattern A is a state in which 36 Ising nodes are collected to form a PE, which is arranged vertically and horizontally.
  • the state of the pattern B is a state where PEs are defined by shifting the collection of Ising nodes to the right by one Ising node, and are arranged vertically and horizontally.
  • the state of the pattern C is a state in which PEs are defined by shifting the collection of Ising nodes further to the right by one Ising node, and are arranged vertically and horizontally.
  • a four-input LUT has been described as an example, but the number of LUT inputs is not limited to four.
  • the number of inputs is 5
  • the number of EUs can be doubled up to 32, and the two PEs can be realized by nine LUTs, so that there is an effect of higher integration.
  • the method of the eighth embodiment can be applied even if the number of LUT inputs is other than four.
  • the present invention made by the present inventor has been specifically described based on the embodiment.
  • the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention.
  • the above-described embodiment has been described in detail for easy understanding of the present invention, and is not necessarily limited to one having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment.

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Abstract

プログラマブルロジックを含んだ情報処理装置および情報処理システムにおいて、演算効率の向上を実現する。そのため、情報処理装置は、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢと、コンフィギュレーションメモリＣＲＡＭと、データ監視部ＣＵＮＴと、コンフィグ制御部ＣＮＦＧＣと、ＣＲＡＭコントローラＣＲＡＭＣとを有する。ＦＰＧＡファブリック部は、ユーザ論理回路を実装し、コンフィギュレーションメモリは、当該ユーザ論理回路の回路構成を定めるコンフィグデータを保持する。データ監視部は、ユーザ論理回路の動作状態を監視し、コンフィグ制御部は、当該監視結果に基づいてコンフィグデータの変更要否を判定する。ＣＲＡＭコントローラは、コンフィグ制御部の判定結果に基づいてコンフィギュレーションメモリのコンフィグデータを変更する。

Description

情報処理装置および情報処理システム
　本発明は、情報処理装置および情報処理システムに関し、例えば、ＦＰＧＡ（Field Programmable Gate Array）を代表とするプログラマブルロジックを含んだ情報処理装置、および当該情報処理装置を備えた情報処理システムに関する。
　演算の高速化や高機能化を実現するために、フィールドプログラマブル論理ＬＳＩによるダイナミックリコンフィグ技術が知られている。この技術は、予めユーザが設計したデータをＲＯＭからＦＰＧＡ内のコンフィギュレーションメモリへ展開し、ＦＰＧＡに所望の演算を実行させるものであり、このコンフィギュレーションメモリへ格納するデータをＬＳＩが稼動状態の中で、動的書き換える技術である。
　例えば、非特許文献１には、データセンタを構成する各サーバにＦＰＧＡを搭載する技術が示される。当該技術では、ＦＰＧＡに対して適宜ダイナミックリコンフィグを行うことで、スループットの向上等を図れる。また、非特許文献２には、特にＦＰＧＡとは関係なく、イジングモデルに基づく処理を行うＣＭＯＳ型のイジングチップの構成が示される。
"A reconfigurable fabric for accelerating large-scale datacenter services," ACM/IEEE 41st International Symposium on Computer Architecture (ISCA), 2014. "20k-spin Ising chip for combinational optimization problem with CMOS annealing," Solid-State Circuits Conference - (ISSCC), 2015 IEEE International, Session 24.3.
　情報処理を高速化する上で、現在知られているアーキテクチャが最適とは断言できない。数ある可能性の中で、人間が考え出したよりよい解法を論理ＬＳＩにて実現し、演算を実行しているからである。演算最適化は解くべき問題に依存するので、本来的には、解くべき問題に依存してハード構成が自己最適化を進めるように変化することが望ましい。ただし、現時点で自己最適化を完全に実現するのは難しく、設計されたデータを元に変更を加えていくことが現実的であろう。
　これまで、遺伝的アルゴリズムなどのソフトウエアとしての進化アルゴリズムは開発されてきている。こうした中、本発明者等は、ＦＰＧＡのコンフィギュレーションに、このような自己最適化の技術を導入できないかと考えた。コンフィギュレーションを変更するということは、論理接続情報を変更することであり、プロセッサ上でプログラム的に進化アルゴリズムを実行する場合よりも演算の高速化が見込める。その際、演算データの関連を考慮してコンフィギュレーションを自律的に変更できることが望ましい。
　本発明は、このようなことに鑑みてなされたものであり、その目的の一つは、プログラマブルロジックを含んだ情報処理装置および情報処理システムにおいて、演算効率の向上を実現することにある。
　本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
　本実施の形態による情報処理装置は、ＦＰＧＡファブリック部と、コンフィギュレーションメモリと、データ監視部と、コンフィグ制御部と、ＣＲＡＭコントローラとを有する。ＦＰＧＡファブリック部は、ユーザ論理回路を実装し、コンフィギュレーションメモリは、当該ユーザ論理回路の回路構成を定めるコンフィグデータを保持する。データ監視部は、ユーザ論理回路の動作状態を監視し、コンフィグ制御部は、当該監視結果に基づいてコンフィグデータの変更要否を判定する。ＣＲＡＭコントローラは、コンフィグ制御部の判定結果に基づいてコンフィギュレーションメモリのコンフィグデータを変更する。
　本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、演算効率の向上が実現可能になる。
本発明の実施例１による情報処理システムにおいて、全体の概略構成例を示すブロック図である。 図１におけるＣＲＡＭコントローラの構成例を示すブロック図である。 図１の情報処理装置において、コンフィグデータの変更を行う際の制御フローの一例を示すフロー図である。 図３のフローに伴う、図１の情報処理装置の入出力信号の一例を示すシーケンス図である。 本発明の実施例２による情報処理装置において、ＣＲＡＭのアドレスマップの構造例を示す概略図である。 （ａ）および（ｂ）は、本発明の実施例３による情報処理装置において、コンフィグデータの変更方法の一例を説明する概念図である。 本発明の実施例４による情報処理システムにおいて、コンフィグデータの変更方法の一例を説明する概念図である。 本発明の実施例５による情報処理システムにおいて、その全体の概略構成例を示すブロック図である。 本発明の実施例６による情報処理装置において、コンフィグデータの変更方法の一例を説明する概念図である。 本発明の実施例７による情報処理システムにおいて、その主要部の概略構成例を示すブロック図である。 一般的なＬＵＴの構成例を示す回路図である。 本発明の実施例８による情報処理装置において、その主要部の構成例を示す概略図である。 図１２における具体的な演算シーケンスの一例を示す波形図である。 イジングチップへマッピングする２次元イジングモデルの基本単位であるＰＥ（Primitive Element）の一例を示す図である。 ＰＥにおける演算の基本単位であるＥＵ（Execlusion Unit）の一例を説明する図である。 図１５のＥＵの詳細構成例を示す図である。 図１５のＰＥをＦＰＧＡへマッピングした場合の構成例を示す概略図である。 図１７の構成を用いて演算を実施する際の全体的な動作例を示す図である。
　以下の実施例において、便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
　さらに、以下の実施例において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
　《ＦＰＧＡの概要》
　一般にＦＰＧＡは、論理記述言語（たとえばＶｅｒｉｌｏｇ　ＨＤＬ（Hardware Description Language）やＶＨＤＬ）を用いて設計され、この論理回路はＲＴＬ（Register Transfer Level）と呼ばれる手法にて記述される。一般的に、ＲＴＬからＬＳＩへの集積は、次の手順で実施される。すなわち、ＲＴＬの論理接続情報を実際のＬＳＩに集積されるトランジスタの物理的な配置を考慮していわゆるネットリストへ変換し、さらに、各信号線のタイミング制約を考慮して静的タイミング解析シミュレーション（ＳＴＡ）を実施し、その配置を最適化した後に、ＬＳＩへ集積する。
　ＦＰＧＡにおいてもほぼ同様の手続きで実施され、このＲＴＬを設計後、論理合成を実施し、信号線のタイミングを調整しながら、調整後のデータをＦＰＧＡのコンフィギュレーションメモリ（以降、ＣＲＡＭと呼ぶ）へ格納するデータへ変換する。この変換を、以降、ＣＲＡＭへのマッピングと呼ぶ。
　ＣＲＡＭへのマッピングは、より詳細には、ＦＰＧＡ内部に集積された基本論理回路および配線接続スイッチの構成の物理的な配置を考慮し、論理記述情報から変換されたトランジスタレベル結線情報（ネットリスト）を元に、ＦＰＧＡのＣＲＡＭへのビット列（ビットストリーム）へ変換することで実現される。ＦＰＧＡのＣＲＡＭへ当該ビットストリームを格納することによって、所望の動作をターゲットのＦＰＧＡで実現できることになる。ＦＰＧＡで所望の機能を実現するためにＲＴＬから変換されたネットリストと、ＦＰＧＡへ格納されるＣＲＡＭのデータ列（ビットストリーム）とは、１対１対応している。
　《情報処理システムの全体構成》
　図１は、本発明の実施例１による情報処理システムにおいて、全体の概略構成例を示すブロック図である。図１に示す情報処理システムは、一乃至複数の情報処理装置（ここではＦＰＧＡチップＦＰＧＡ＿ＣＨ）と、評価部インターフェースＥＶＡＬ＿ＩＦと、外部コンフィグ記憶装置ＳＴＲＧと、これらを接続する各種信号線とを備える。各種信号線には、制御信号線（ＳＣＴＬ）、コンフィグ信号線（ＳＣＦＧ）、データ信号線（ＳＤＡＴ）が含まれる。
　図１の構成例は、当該構成のみの形で所望の情報処理システムを構成することもできるが、例えば、プロセッサシステムの一部に適用され、当該プロセッサシステムのハードウエアアクセラレータとして用いることも可能である。なお、図１には、一般的な情報処理装置が情報処理を行う上で通常備えるストレージやネットワークは、不図示とし、ＦＰＧＡのコンフィギュレーション変更に関する要部のみを記載する。
　ＦＰＧＡチップＦＰＧＡ＿ＣＨは、複数のＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢと、ＣＲＡＭと、ＣＲＡＭコントローラＣＲＡＭＣと、データ監視部ＣＵＮＴと、チップ統括コントローラＣＨＰＣ、オンチップバスＤＢＵＳと、コンフィグ制御部ＣＮＦＧＣとを備える。ＣＲＡＭは、ユーザ論理回路の回路構成を定めるためのコンフィグデータを保持する。ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢは、当該ＣＲＡＭのコンフィグデータに基づくユーザ論理回路を実装する。ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢは、詳細には、複数のＬＵＴ（Lookup table）によって所望の論理真理値表を実装するプログラマブルロジック部ＬＯＧと、複数のスイッチによって各ＬＵＴ間を任意に接続するスイッチ部ＳＷとを備える。
　ＣＲＡＭコントローラＣＲＡＭＣは、ＣＲＡＭまたは加えて外部コンフィグ記憶装置ＳＴＲＧとの間でコンフィグデータの読み出し／書き込み等を行う。オンチップバスＤＢＵＳは、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢの入力出信号を伝送する。具体的には、オンチップバスＤＢＵＳは、各ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢ間、または、各ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢとデータ信号線（ＳＤＡＴ）との間の通信データを伝送する。データ監視部ＣＵＮＴは、例えば、データの流通を計測すること等で、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢに実装されるユーザ論理回路の動作状態を監視する。チップ統括コントローラＣＨＰＣは、チップ全体の動作を制御する。
　なお、図１では、便宜上、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢのみがプログラマブルロジックで構成されているが、これに加えて、データ監視部ＣＵＮＴ、コンフィグ制御部ＣＮＦＧＣ、ＣＲＡＭコントローラＣＲＡＭＣ、およびチップ統括コントローラＣＨＰＣの一部もプログラマブルロジックで構成されてもよい。また、このようなＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢを除く部分は、ＦＰＧＡに内蔵されるハードコア・プロセッサ（予めプロセッサのハードウェアが実装されたもの）またはソフトコア・プロセッサ（プログラマブルロジックを用いてプロセッサを構成したもの）を利用して構成されてもよい。
　また、図１では、便宜上、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢがあたかも分割されているように記載されている。これは、ＦＰＧＡへ搭載する機能ブロック毎に論理的に分割されていることを判りやすく示すためである。もちろん、実際には、ＦＰＧＡ内部は、ＦＰＧＡファブリックＦＰＧＡ＿ＦＡＢが一様に配置されていてもよい。
　データ信号線（ＳＤＡＴ）は、複数のＦＰＧＡチップＦＰＧＡ＿ＣＨ間でデータ信号ＳＤＡＴを送受信するための信号線であり、例えば、高速シリアル通信線などで実現される。コンフィグ信号線（ＳＣＦＧ）は、複数のＦＰＧＡチップＦＰＧＡ＿ＣＨ間、または、各ＦＰＧＡチップＦＰＧＡ＿ＣＨと、不揮発メモリやハードディスクドライブ等で構成される外部コンフィグ記憶装置ＳＴＲＧとの間で、ＣＲＡＭのコンフィグ信号（コンフィグデータ）ＳＣＦＧを送受信するための信号線である。制御信号線（ＳＣＴＬ）は、コンフィグデータの変更依頼や変更通知などを各ＦＰＧＡチップＦＰＧＡ＿ＣＨへ伝達する信号線である。ここでは、これらの信号線を明示的に分けて記載したが、時分割多重方式等で共用配線を用いて伝達することも可能である。
　データ監視部ＣＵＮＴは、図１の例では、オンチップバスＤＢＵＳに接続され、例えばカウンタ回路等によってオンチップバスＤＢＵＳ上のデータ通信量を監視する。例えば、オンチップバスＤＢＵＳでパケット通信やＩ２Ｃ（Inter Integrated Circuit）通信等を用いる場合、データ監視部ＣＵＮＴは、データ中の送信元および宛先情報を参照し、送信元および宛先の組合せ毎にデータ通信量を計測する。ただし、データ監視部ＣＵＮＴは、必ずしも当該位置に限定されず、例えば、各ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢの内部（具体的には、オンチップバスＤＢＵＳとのインタフェース部）に設けられてもよい。この場合、当該データ監視部ＣＵＮＴは、例えば、受信したデータ中の送信元情報を参照し、各送信元毎にデータ通信量を計測する。
　コンフィグ制御部ＣＮＦＧＣは、データ監視部ＣＵＮＴの監視結果に基づいて、閾値テーブルＴＢＬを参照しながら、コンフィグデータの変更要否を判定する。変更要と判定した場合、コンフィグ制御部ＣＮＦＧＣは、コンフィグデータ変更要求をＣＲＡＭコントローラＣＲＡＭＣへ発行する。閾値テーブルＴＢＬには、例えば、通信レートの統計データ等が格納され、コンフィグ制御部ＣＮＦＧＣは、監視結果に基づく通信レートまたは通信レートの変動量等が、当該統計データに基づく閾値を超えた場合に、コンフィグデータ変更要求を発行する。当該変更要求を受けたＣＲＡＭコントローラＣＲＡＭＣは、ＣＲＡＭの保持内容（すなわちコンフィグデータ）を書き換える。
　図２は、図１におけるＣＲＡＭコントローラの構成例を示すブロック図である。ＣＲＡＭコントローラＣＲＡＭＣは、ＣＲＡＭの読み書きを制御するＣＲＡＭアクセスコントローラＣＲＡＭＡＣと、ＣＲＡＭのアドレスマップを保有するアドレスマップ保持部ＡＤＲＭＡＰと、ＣＲＡＭとのデータ授受および、外部コンフィグ記憶装置ＳＴＲＧとのデータ授受を実施するポートＰＴとを備える。ＣＲＡＭコントローラＣＲＡＭＣは、コンフィグデータを変更後、ポートＰＯＲＴを介してコンフィグデータのＣＲＣ等の符号化コードチェックをコードチェック部ＣＯＤＥＣＨＫにて実施し、その演算した符号化コードをＲＡＭへ格納する。ＲＡＭへ格納した符号化コードを用いることで、例えば、ＣＲＡＭのコンフィグデータを定期的に読み出し、エラー検出・訂正などを行える。
　ここで、本実施例１の方式では、前述したように、コンフィグ制御部ＣＮＦＧＣがデータ監視部ＣＵＮＴの監視結果に基づいてコンフィグデータ変更要求を発行し、これに応じて、ＣＲＡＭコントローラＣＲＡＭＣがコンフィグデータを変更する。ＣＲＡＭアクセスコントローラＣＲＡＭＡＣは、コンフィグデータ変更要求を受けると、アドレスマップ保持部ＡＤＲＭＡＰを参照し、コマンド・アドレス信号ＣＭＤを介して所定のＣＲＡＭアドレスへのデータ読み出しを実施する。
　これに応じてＣＲＡＭから読み出されたコンフィグデータ（ＲＤ）は、ポートＰＯＲＴを介してコンフィグ更新部ＣＮＦＧ＿ＭＤＦＹへ入力される。コンフィグ更新部ＣＮＦＧ＿ＭＤＦＹは、コンフィグデータの変更を実施し、当該変更後のコンフィグデータ（ＷＴ）をポートＰＯＲＴを介してＣＲＡＭに書き込む。この際に、当該コンフィグデータ（ＷＴ）は、ポートＰＯＲＴを介してコードチェック部ＣＯＤＥＣＨＫにも入力される。コードチェック部ＣＯＤＥＣＨＫは、コンフィグデータ（ＷＴ）に対する符号化コードを生成し、それをＲＡＭに記憶する。
　なお、当該コンフィグデータ（ＷＴ）は、例えば変更履歴とともに、外部コンフィグ記憶装置ＳＴＲＧにも記憶される。また、ＣＲＡＭコントローラＣＲＡＭＣは、必要に応じて、外部コンフィグ記憶装置ＳＴＲＧからのコンフィグデータを読み出し、それをＣＲＡＭに格納することや、当該読み出したコンフィグデータをコンフィグ更新部ＣＮＦＧ＿ＭＤＦＹで更新したのち、それをＣＲＡＭに格納することもできる。その際にも、コードチェック部ＣＯＤＥＣＨＫによる処理が行われる。
　以上のように、本実施例１の方式の主要な特徴の一つは、データ監視部ＣＵＮＴおよびコンフィグ制御部ＣＮＦＧＣが各ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢの動作状態を監視および判定し、その判定結果に基づいてＣＲＡＭコントローラＣＲＡＭＣがＣＲＡＭのコンフィグデータを更新する点にある。各ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢの動作状態は、例えば、前述したように、各ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢ間のデータ通信量や、または、各ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢ毎のデータ処理量等である。各ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢ毎のデータ処理量は、通常、各ＦＰＧＡファブリック部で入出力されるデータ量に比例すると考えられ、例えば、各ＦＰＧＡファブリック部間のデータ通信量から得ることができる。
　また、本実施例１の方式の主要な特徴の他の一つは、図２のコンフィグ更新部ＣＮＦＧ＿ＭＤＦＹのように、ＣＲＡＭまたは外部コンフィグ記憶装置ＳＴＲＧから読み出したコンフィグデータを変更し、それをＣＲＡＭ、または加えて外部コンフィグ記憶装置ＳＴＲＧに書き込めるような仕組み（プラットフォーム）を備える点にある。特に限定はされないが、コンフィグデータの具体的な変更方法として、進化アルゴリズム等に基づき、コンフィグデータの一部のビットを変更すること等が挙げられる。このような処理は、外部コンフィグ記憶装置ＳＴＲＧに、コンフィグデータの履歴を適宜残すことで実現できる。あるいは、具体的な変更方法として、データ量の監視結果に基づき、クリティカルな機能ブロック等を対象に補強を行うこと等が挙げられる。なお、コンフィグデータの具体的な変更方法の一例に関しては、以降にて適宜述べる。
　ここで、例えば非特許文献１に示されるような一般的なダイナミックリコンフィグは、予め複数のユーザ論理回路（言い換えればコンフィグデータ）を定めておき、その定めたユーザ論理回路を予め定めたシーケンスに沿って順次切り換えるようなものである。例えば、予め演算処理Ａを実行するユーザ論理回路Ａと演算処理Ｂを実行するユーザ論理回路Ｂとを設け、所定のシーケンスに基づき演算処理Ａから演算処理Ｂへ切り換える際に、これに合わせてユーザ論理回路Ａをユーザ論理回路Ｂにリコンフィグする。このように、一般的な情報処理装置（ＦＰＧＡチップＦＰＧＡ＿ＣＨ）は、特に判断を行うことなく、単に既定の手順に基づいてユーザ論理回路を他律的に変更する。
　一方、本実施例１の方式は、あるユーザ論理回路（言い換えればコンフィグデータ）を出発点として、その動作状態を監視しながら、動作状態が改善する方向に向かうようにユーザ論理回路を自律的に最適化していくものである。すなわち、情報処理装置（ＦＰＧＡチップＦＰＧＡ＿ＣＨ）は、自らの判断に基づいてユーザ論理回路を自律的に変更する。さらに、例えば、進化アルゴリズム等を用いる場合、本実施例１の方式は、言うなれば、あるユーザ論理回路を出発点として、その動作状態を監視しながら、動作状態が改善する方向に向かう回路箇所を探索し、当該探索結果に基づいてユーザ論理回路を自律的に最適化していくようなものである。
　このように、所定の演算処理を実行するユーザ論理回路を、当該演算処理に特化した形で自律的に最適化できる仕組みを設けることで、情報処理装置（ＦＰＧＡチップＦＰＧＡ＿ＣＨ）に実装したユーザ論理回路の演算効率を向上させることが可能になる。なお、ここでは、主に、情報処理装置内で各ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢ間のデータ量を監視する場合を例としたが、同様にして、情報処理システム内で情報処理装置間のデータ量を監視することも可能である。
　例えば、図１において、複数の情報処理装置（ＦＰＧＡチップＦＰＧＡ＿ＣＨ）が同一の演算を実行する場合、複数のＦＰＧＡチップＦＰＧＡ＿ＣＨで構成されるサブシステム全体の性能を評価することが望ましい。この場合、評価部インターフェースＥＶＡＬ＿ＩＦは、各ＦＰＧＡチップＦＰＧＡ＿ＣＨ間のデータ量を監視し、前述したコンフィグ制御部ＣＮＦＧＣと同様に、閾値テーブル等を用いてコンフィグデータの変更要否を判定する。そして、評価部インターフェースＥＶＡＬ＿ＩＦは、当該判定結果に基づき、所定のＦＰＧＡチップＦＰＧＡ＿ＣＨに向けて、制御信号線（ＳＣＴＬ）を介してコンフィグデータの変更依頼等を行う。なお、この監視結果の判定の際には、例えば、閾値テーブルのパラメータを適宜変更することで、全体性能に及ぼす影響が大きいパラメータを判定すること等も可能である。
　《情報処理装置の動作》
　図３は、図１の情報処理装置において、コンフィグデータの変更を行う際の制御フローの一例を示すフロー図である。図３において、情報処理装置（ＦＰＧＡチップＦＰＧＡ＿ＣＨ）は、各ＦＰＧＡファブリック部（機能ブロック）ＦＰＧＡ＿ＦＡＢで所定の演算処理を行わせながら、データ監視部ＣＵＮＴを用いて機能ブロック間のデータ流通を監視し、演算時のデータ流通を監視する（ステップＳ１０１）。この際に、データ監視部ＣＵＮＴは、前述したように、例えば、各機能ブロックへのデータ送受信回数や経過時間などをカウントする。
　情報処理装置は、例えば、データ送受信回数が所定の回数に達した際や、または所定の経過時間に達した際などに、コンフィグデータの書き換えが必要かどうかの判断を実施する（ステップＳ１０２）。具体的には、コンフィグ制御部ＣＮＦＧＣが、例えば、データ監視部ＣＵＮＴの監視結果に基づく通信レートと、閾値テーブルＴＢＬに格納される通信レートの閾値または通信レートの変動量の閾値等とを比較することなどで判断する。
　その結果、書き換えが不要な場合、情報処理装置は、ステップＳ１０１にもどり、監視を続行する。一方、書き換えが必要な場合、情報処理装置は、ステップＳ１０３へ進んでＣＲＡＭのコンフィグデータの変更処理に入る。具体的には、ＣＲＡＭアクセスコントローラＣＲＡＭＡＣおよびコンフィグ更新部ＣＮＦＧ＿ＭＤＦＹは、ＣＲＡＭからコンフィグデータを読み出したのち当該データを変更し（ステップＳ１０３）、新しいコンフィグデータをＣＲＡＭに書き込む（ステップＳ１０４）。
　次いで、ＣＲＡＭコントローラＣＲＡＭＣは、コードチェック部ＣＯＤＥＣＨＫを用いた符号化コードの生成やＲＡＭへの格納を行い（ステップＳ１０５）、さらに、新しいコンフィグデータを外部コンフィグ記憶装置ＳＴＲＧへ格納する処理を行う（ステップＳ１０６）。このような処理は、所定の演算処理が終了するまで繰り返し行われる（ステップＳ１０７）。なお、ここでは、ステップＳ１０５，Ｓ１０６の処理を順次行ったが、これらの処理をステップＳ１０４の処理のバックグランドで並行して行ってもよい。そうすることで、より一層の高速化が実現できる。
　図４は、図３のフローに伴う、図１の情報処理装置の入出力信号の一例を示すシーケンス図である。まず、時刻Ｔ１で、データ監視部ＣＵＮＴは、ＣＮＴ＿Ｓ信号をアサート（ここでは‘Ｈ’レベルに制御）し、バスモニタ（ＤＢＵＳ）の監視結果をコンフィグ制御部ＣＮＦＧＣへ伝達する。これを受けて、コンフィグ制御部ＣＮＦＧＣは、コンフィグデータの変更要否を判定し、変更要の場合には、時刻Ｔ２で、ＲＣＯＮＦ＿Ｓ信号をアサートする。
　ＣＲＡＭコントローラＣＲＡＭＣは、ＲＣＯＮＦ＿Ｓ信号のアサートを受けて、時刻Ｔ３で、ＣＣＳ＿Ｓ信号をアサートする。これを受けて、チップ統括コントローラＣＨＰＣは、リコンフィグに伴うＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢの制御を実施する。具体的には、チップ統括コントローラＣＨＰＣは、ＦＦＳ＿Ｓ信号をＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢへ伝達する。
　ここで、ＦＦＳ＿Ｓ信号は、リセット信号（ＲＥＳＢ＿Ｓ信号）、論理演算実行信号（ＥＸＥ＿Ｓ信号）、状態ホールド信号（ＨＯＬＤ＿Ｓ信号）で構成される。時刻Ｔ４で、ＥＸＥ＿Ｓ信号がネゲートされると、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢに実装されるユーザ論理回路は、演算処理を中断する。次いで、時刻Ｔ５で、ＨＯＬＤ＿Ｓ信号がアサートされると、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢは、オンチップバスＤＢＵＳを介したデータ通信をホールドする。
　次いで、オンチップバスＤＢＵＳを介した信号授受が停止した状態で、チップ統括コントローラＣＨＰＣは、時刻Ｔ７で、リコンフィグ開始可能信号（ＣＣＳＡ＿Ｓ信号）を発行し、これを受けて、ＣＲＡＭコントローラＣＲＡＭＣは、時刻Ｔ８で、リコンフィグ信号（ＣＲＡＭＣ＿Ｓ信号）をアサートする（すなわち、ＣＲＡＭのコンフィグデータを変更する）。また、時刻Ｔ８では、当該コンフィグデータ（ＣＲＡＭＤ＿Ｓ）の変更に応じて、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢにおけるユーザ論理回路の再構築が行われる。
　その後、時刻Ｔ９で、ＣＲＡＭ（言い換えればＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢ）のコンフィギュレーションが完了すると、ＣＲＡＭＣ＿Ｓ信号がネゲートされ、時刻Ｔ１０で、リコンフィグ信号（ＲＣＯＮＦ＿Ｓ信号）がネゲートされる。引き続き、時刻Ｔ１１で、状態ホールド信号（ＨＯＬＤ＿Ｓ信号）がネゲートされ、時刻Ｔ１２で、リセット信号（ＲＥＳＢ＿Ｓ信号）がアサートされた後、時刻Ｔ１３で、論理演算実行信号（ＥＸＥ＿Ｓ信号）がアサートされる。これにより、再構築されたユーザ論理回路は、演算を再開する。オンチップバスＤＢＵＳにおいて、データ通信は、ここでは、時刻Ｔ１から時刻Ｔ１３までは中断され、時刻Ｔ１３で再開される。
　なお、ここでは、簡単のため、ひとつのＦＰＧＡファブリック部（機能ブロック）ＦＰＧＡ＿ＦＡＢに対するコンフィギュレーション実行のシーケンスについて述べた。しかし、ＦＰＧＡチップＦＰＧＡ＿ＣＨ上には複数の機能ブロックが搭載されており、それらの一部が動作中でも図３および図４のような処理は可能である。そのため、図４の時刻Ｔ１から時刻Ｔ１３までの期間では、リコンフィギュレーションの非対象となる機能ブロック間でのオンチップバスＤＢＵＳを介したデータ通信が行われていてもよい。
　また、ここでは、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢのユーザ論理回路を変更する場合を例としたが、これに限らず、内部バスのバス幅の増減することや、ユーザ論理回路を新たに追加するようなことも、ＦＰＧＡチップＦＰＧＡ＿ＣＨ内リソースが許される範囲で実施可能である。例えば、図４の時刻Ｔ１に応じて機能ブロックの増加が必要と判断される場合があり、この際には、機能ブロックの増加と共に、バス幅を増やすことが望ましいことがある。あるいは、元々、同じ演算を行う複数の機能ブロックがあった場合でも、その機能ブロック間のデータ通信のバンド幅を増やすような判断がなされることがある。このような場合には、バス幅を増やすようなコンフィギュレーション変更が実施されるので、時刻Ｔ１３以降はバス幅が増えた形でのデータ通信が実施される。
　以上、本実施例１の情報処理装置および情報処理システムを用いることで、代表的には、演算効率の向上等が実現可能になる。
　本実施例２では、ＣＲＡＭのビットストリームの構成について述べる。図５は、本発明の実施例２による情報処理装置において、ＣＲＡＭのアドレスマップの構造例を示す概略図である。実施例１で述べたようにして、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢのユーザ論理回路を変更するにあたり、例えば、ＬＵＴの構成を維持したまま、その数を増減させ、これに応じて各ＬＵＴ間の接続関係（すなわち図１のスイッチ部ＳＷの構成）を変えたいような場合がある。
　このような場合、図５に示すように、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢのスイッチ部ＳＷの構成を定めるＣＲＡＭアドレスと、プログラマブルロジック部ＬＯＧの構成を定めるＣＲＡＭアドレスとを明示的に分けておくことが望ましい。ここでは、スイッチ部ＳＷを構成する複数のスイッチと、プログラマブルロジック部ＬＯＧを構成する複数のＬＵＴとに、それぞれ２５６ＭｂｉｔのＣＲＡＭ容量が付与され、各スイッチおよび各ＬＵＴが１６ビットで構成される場合を例としている。ただし、勿論、ＣＲＡＭ容量や、各スイッチおよび各ＬＵＴのビット数は、これに限定されるものではない。
　本実施例３では、コンフィグデータの変更方法の一例について述べる。図６（ａ）および図６（ｂ）は、本発明の実施例３による情報処理装置において、コンフィグデータの変更方法の一例を説明する概念図である。ここでは、例えば、図１のコンフィグ制御部ＣＮＦＧＣによって機能ブロックＡの処理能力が不足すると判定され、これに応じて、機能ブロックＡを構成する回路ブロックＡを増強する場合を例とする。
　図６（ａ）では、回路ブロックＡ（ＣＲＣＩＴＢＫ＿Ａ）～回路ブロックＣ（ＣＲＣＩＴＢＫ＿Ｃ）と、スペアの回路ブロックＸ（ＣＲＣＩＴＢＫ＿Ｘ）と、スイッチブロック１（ＳＷＢＫ１）およびスイッチブロック２（ＳＷＢＫ２）と、各回路ブロックおよび各スイッチブロックに対応するＣＲＡＭとが示される。この図では、簡単のため、左から右へデータ処理が流れる例を示している。
　ここで、回路ブロックＸ（ＣＲＣＩＴＢＫ＿Ｘ）の論理を生成する方法について述べる。このブロックは、本実施例３では、予めスペアとして準備しておいた領域であり、この部分に、回路ブロックＡ（ＣＲＣＩＴＢＫ＿Ａ）を生成することで、処理能力不足を解消することができる。具体的には、図１のＣＲＡＭコントローラＣＲＡＭＣは、まず、ＣＲＡＭを読み出し、ＦＰＧＡチップＦＰＧＡ＿ＣＨに設けられるユーザメモリ内に、変更する回路ブロックＡに対応するＣＲＡＭアドレスとデータを格納する。そして、この際に、図１のＣＲＡＭコントローラＣＲＡＭＣは、図６（ｂ）に示すように、回路ブロックＸに対応するＣＲＡＭアドレス（ＣＡＤＲ＿Ｘ）のデータを、回路ブロックＡと同じデータ（ＣＤＡＴＡ＿Ａ）に定める。
　さらに、ＣＲＡＭコントローラＣＲＡＭＣは、図６（ｂ）に示すように、スイッチブロック１，２にそれぞれ対応するＣＲＡＭアドレス（ＣＡＤＲ＿ＳＷ１，ＣＡＤＲ＿ＳＷ２）のデータを、それぞれ所定のデータ（ＣＤＡＴＡ＿ＳＷ１’，ＣＤＡＴＡ＿ＳＷ２’）に定める。例えば、データＣＤＡＴＡ＿ＳＷ１’は、変更前のデータＣＤＡＴＡ＿ＳＷ１に含まれる回路ブロックＡに向けた結線データを、回路ブロックＡに加えて回路ブロックＸに向けた結線データに変更したものである。データＣＤＡＴＡ＿ＳＷ２’に関しても、これと同様である。
　ＣＲＡＭコントローラＣＲＡＭＣは、ユーザメモリ内でこのようにして定めた各コンフィグデータをＣＲＡＭへ書き込む。この際に、ＣＲＡＭコントローラＣＲＡＭＣは、実施例１で述べたように、ＥＣＣやＣＲＣ等の符号化コードの生成も行う。なお、このようなコンフィグデータの生成は、ＦＰＧＡチップＦＰＧＡ＿ＣＨ外部のメモリを活用してもよい。チップ内にＲＡＭからＣＲＡＭへの転送経路を設けることが望ましいが、それが存在しない場合は、一旦外部コンフィグ記憶装置ＳＴＲＧを介して転送することも可能である。
　以上のように、本実施例３の方式を用いると、ＦＰＧＡチップＦＰＧＡ＿ＣＨ内のリソースを有効に活用し、最大限のパフォーマンスを出せるように自律的な制御が可能になる。
　本実施例４では、コンフィグデータの変更方法の他の一例について述べる。図７は、本発明の実施例４による情報処理システムにおいて、コンフィグデータの変更方法の一例を説明する概念図である。図７に示す情報処理システムは、ｎ＋１個のＦＰＧＡチップＦＰＧＡ＿ＣＨ０～ＦＰＧＡ＿ＣＨｎで構成されるＦＰＧＡサブシステムＦＰＧＡ＿ＳＳＹＳと、図１に示した評価部インターフェースＥＶＡＬ＿ＩＦと、外部コンフィグ記憶装置ＳＴＲＧとを備える。ＦＰＧＡチップＦＰＧＡ＿ＣＨ０には、機能ブロックＦＵＮＣ＿Ａ０～ＦＵＮＣ＿Ａ２が実装され、ＦＰＧＡチップＦＰＧＡ＿ＣＨ１には、機能ブロックＦＵＮＣ＿Ｂ０～ＦＵＮＣ＿Ｂ２が実装され、ＦＰＧＡチップＦＰＧＡ＿ＣＨ２には、機能ブロックＦＵＮＣ＿Ｃ０～ＦＵＮＣ＿Ｃ２が実装されている。
　評価部インターフェースＥＶＡＬ＿ＩＦは、システムの最適化を行う最適化制御部ＣＴＬＰを備える。最適化制御部ＣＴＬＰは、図１に示したデータ監視部ＣＵＮＴ、コンフィグ制御部ＣＮＦＧＣおよびＣＲＡＭコントローラＣＲＡＭＣと同様の機能を備える。また、各ＦＰＧＡチップＦＰＧＡ＿ＣＨ０～ＦＰＧＡ＿ＣＨｎ内にも当該機能に該当する最適化制御部ＣＴＬＣが備わっている。
　ここで、評価部インターフェースＥＶＡＬ＿ＩＦの最適化制御部ＣＴＬＰは、例えば、データ信号線（ＳＤＡＴ）の監視を行ったり、あるいは、各チップ内の最適化制御部ＣＴＬＣでの監視結果を取得すること等で、ＦＰＧＡサブシステムＦＰＧＡ＿ＳＳＹＳ内の演算処理能力を監視する。そして、最適化制御部ＣＴＬＰは、例えば、閾値テーブルを用いた統計処理によって演算処理能力が不足する傾向にあると判断した場合、新たな機能ブロックを生成する。
　この例では、ＦＰＧＡチップＦＰＧＡ＿ＣＨ０の機能ブロックＦＵＮＣ＿Ａ０と、ＦＰＧＡチップＦＰＧＡ＿ＣＨ１の機能ブロックＦＵＮＣ＿Ｂ２と、ＦＰＧＡチップＦＰＧＡ＿ＣＨ２の機能ブロックＦＵＮＣ＿Ｃ１の使用頻度が高く、最適化制御部ＣＴＬＰは、これらのブロックの増強が効率的であると判断したものとする。この場合、最適化制御部ＣＴＬＰは、例えば、当該各機能ブロックＦＵＮＣ＿Ａ０，ＦＵＮＣ＿Ｂ２，ＦＵＮＣ＿Ｃ１のコンフィグデータを各チップからコンフィグ信号線（ＳＣＦＧ）を介して読み出し、当該コンフィグデータを実装するように、制御信号線（ＳＣＴＬ）を介してＦＰＧＡチップＦＰＧＡ＿ＣＨｎの最適化制御部ＣＴＬＣに指示する。
　なお、このようなコンフィグデータのコピーを行う際には、各機能ブロックのインターフェースが統一されていると便利であり、入出力ピン数などをそろえておくことが望ましい。ただし、入力ピン数がそろっていない場合でも、スイッチ部ＳＷにおいて、余ったピンに対して、‘Ｈ’レベル固定、‘Ｌ’レベル固定、オープン等の処理を実施すれば、問題なく実装できる。
　以上のように、本実施例４の方式を用いると、情報処理システム内のリソースを有効に活用し、最大限のパフォーマンスを出せるように自律的な制御が可能になる。
　本実施例５では、図１に示した情報処理装置（ＦＰＧＡチップＦＰＧＡ＿ＣＨ）の変形例と共に、コンフィグデータの変更方法の更に他の一例について述べる。図８は、本発明の実施例５による情報処理システムにおいて、その全体の概略構成例を示すブロック図である。図１では、オンチップバスＤＢＵＳ上のデータ授受の統計的なデータを利用してコンフィグデータを変更する例を示したが、本実施例５では、データの流れではなく、データの処理に応じてコンフィグデータを変更する。
　図８の情報処理装置（ＦＰＧＡチップＦＰＧＡ＿ＣＨ）では、図１と異なり、データ監視部ＣＵＮＴはオンチップバスＤＢＵＳに接続されているのではなく、各ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢに直接接続されている。データ監視部ＣＵＮＴは、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢからの演算処理の終了信号に応じて、コンフィグ切り替え信号をコンフィグ制御部ＣＮＦＧＣへ送信する。演算処理の終了信号は、ＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢによって所定の単位の演算処理を終了する毎に送信される。
　コンフィグ切り替えに際しては、演算処理の終了信号そのものを用いてもよいが、演算処理の開始から終了までの時間間隔や、演算処理の実行回数などを計測する（すなわち、演算処理の負荷の重さや演算処理の頻度を計測する）ことがより効果的である。また、例えば、プログラムの解析に基づいて予め演算処理の時系列な推移が予測できるような場合、タイマを内蔵し、設定時刻になったら切り替えることも可能である。
　さらに、割り込み処理の回数や、割り込み処理の種類に応じて、最適な論理構成になるように自律的にユーザ論理回路を変更することもできる。つまり、割り込み処理の演算が固定であり、しかもその頻度が高い場合は、ほとんど演算処理を実行していないＦＰＧＡファブリック部ＦＰＧＡ＿ＦＡＢに、割り込み処理を実行するユーザ論理回路を実装することが可能になる。
　この割り込み処理の概念は、演算処理部の更新の概念にも拡張することができる。一般的に、割り込みというと、通常の制御シーケンスの中で、緊急的な処理のルーチンや追加の演算処理要求にこたえるために、ソフトウエアを分岐させるイメージが強い。一方、本実施例の方式は、そのような固定的ないわゆる設計されたプログラム分岐のみならず、設計当初は考慮していなかった追加機能の拡充という概念まで含めることができる。
　例えば、割り込み処理と呼ぶ新規の演算処理は、設計当初において頻度が少ないもしくは想定範囲外ということで、低い優先順位で設計されているかもしくは当初の設計には入っていなかった場合でも、処理するサービスやアプリケーションの進化に応じて頻繁に発生するようになり得る。すなわち、新規の演算処理の優先順位が動的に高まるような事態が生じ得る。本実施例の方式を用いると、このような動的な優先順位の高まりを受けて、その状況変化に適応するように、ハードウエア処理を進化させていくことができる。このように専用のハードウエアで演算処理を行うことで、ソフトウエアで演算処理を行う場合と比較して、高速性や低消費電力化を実現できる。
　以上のように、本実施例５の方式を用いると、情報処理装置内のリソースを有効に活用し、最大限のパフォーマンスを出せるように自律的な制御が可能になる。
　本実施例６では、コンフィグデータの変更方法の更に他の一例について述べる。前述した実施例では、ＦＰＧＡチップＦＰＧＡ＿ＣＨに搭載したユーザ論理回路間のデータ通信回数（または演算処理回数）等に基づいて、主に、ユーザ論理回路（機能ブロック）のコンフィグデータを変更する例を示した。本実施例６では、スイッチ部のコンフィグデータを変更する例について説明する。図９は、本発明の実施例６による情報処理装置において、コンフィグデータの変更方法の一例を説明する概念図である。
　図９に示す情報処理装置ＦＰＧＡ＿ＣＨは、複数の機能ブロックＦＵＮＣ＿Ａ～ＦＵＮＣ＿Ｆと、各機能ブロック間を接続するスイッチ部ＳＷと、図７で述べたような最適化制御部ＣＴＬＣとを備える。ここでは、簡単のため、各機能ブロック間の信号は４本に制限して説明する。機能ブロックＦＵＮＣ＿Ａは、出力インタフェースＩＦＯを備え、当該出力インタフェースＩＦＯからの信号は、１本が機能ブロックＦＵＮＣ＿Ｄへ、１本が機能ブロックＦＵＮＣ＿Ｅへ、２本が機能ブロックＦＵＮＣ＿Ｆへ接続されている。
　同様に機能ブロックＦＵＮＣ＿Ｂの出力インタフェースＩＦＯからの信号は、２本が機能ブロックＦＵＮＣ＿Ｄへ、１本が機能ブロックＦＵＮＣ＿Ｅへ、１本が機能ブロックＦＵＮＣ＿Ｆへ接続されている。さらに、機能ブロックＦＵＮＣ＿Ｃからの信号は、１本が機能ブロックＦＵＮＣ＿Ｄへ、１本が機能ブロックＦＵＮＣ＿Ｅへ、２本が機能ブロックＦＵＮＣ＿Ｆへ接続されている。
　ここで、最適化制御部ＣＴＬＣは、例えば、機能ブロックＦＵＮＣ＿Ａと機能ブロックＦＵＮＣ＿Ｄとの関係が強いと判断した場合、機能ブロックＦＵＮＣ＿Ａと機能ブロックＦＵＮＣ＿Ｄとの間の結合度を変更する。この例では、機能ブロックＦＵＮＣ＿Ａからの信号は、２本が機能ブロックＦＵＮＣ＿Ｄへ、１本が機能ブロックＦＵＮＣ＿Ｅへ、１本が機能ブロックＦＵＮＣ＿Ｆへ接続されるように変更される。この接続は、機能ブロック間のデータの連結度に依存して柔軟に変更できるので、限られたトランジスタおよび配線資産を活用しながら、チップ全体の演算速度の向上が期待できる。なお、このような変更を容易に行うためには、実施例２に示したようなＣＲＡＭのビットストリームを用いることが望ましい。
　以上のように、本実施例６の方式を用いると、情報処理装置内のリソースを有効に活用し、最大限のパフォーマンスを出せるように自律的な制御が可能になる。
　本実施例７では、図１に示した情報処理システムの変形例と共に、コンフィグデータの変更方法の更に他の一例について述べる。本実施の形態では、機能ブロックのパフォーマンスや機能ブロック間のデータの授受等の情報を利用して、演算効率の向上や演算速度の向上を目指している。これまでの実施例は、主に、既存の設計データを再利用し、機能ブロック数の増減や接続関係の再定義と、運用後に新規に設計したハードウエアの自律的な組込みに関するものであった。本実施例７では、ＣＲＡＭのビット反転を故意に引き起こし、論理の変更によって、演算パフォーマンスを向上させる仕組みについて述べる。
　図１０は、本発明の実施例７による情報処理システムにおいて、その主要部の概略構成例を示すブロック図である。図１０に示す情報処理システムは、図７の場合と同様に、複数のＦＰＧＡチップＦＰＧＡ＿ＣＨ０～ＦＰＧＡ＿ＣＨｎからなるＦＰＧＡサブシステムＦＰＧＡ＿ＳＳＹＳを備える。図７との差異は、サブシステムの進化を制御する進化ブロックＥＶＯＬが新たに設けられる点と、進化を促す信号線（ＳＥＶＬ）が追加される点と、各ＦＰＧＡチップに、必要に応じてコンフィグデータを進化させるためのコンフィグデータ生成部ＧＥＮが設けられる点にある。
　各チップのコンフィグデータ生成部ＧＥＮは、進化ブロックＥＶＯＬからのイネーブル信号や設定情報を、信号ＳＥＶＬを介してそれぞれ独立に受信し、ＣＲＡＭを更新する。図１０の例では、ＦＰＧＡチップＦＰＧＡ＿ＣＨ０，ＦＰＧＡ＿ＣＨ１に対して、まず、同じ機能ブロックＦＵＮＣ＿Ａ０，ＦＵＮＣ＿Ａ１，ＦＵＮＣ＿Ａ２を実装し、その後の演算処理の最中にＦＰＧＡチップＦＰＧＡ＿ＣＨ１のコンフィグデータを故意に変化させて演算結果がどうなるかを調べるような動作が行われる。ＦＰＧＡチップＦＰＧＡ＿ＣＨ０は設計された状態でデータの処理を進める機能ブロックであり、ＦＰＧＡチップＦＰＧＡ＿ＣＨ１は設計されたデータから出発して、よりよい論理構成を求める評価ブロックになる。このように、本実施例７では、実データを活用しながらハードウエアをよりよい状態に変更していくための方式が示される。
　ＣＲＡＭの更新には、ランダムなビット反転や、遺伝的アルゴリズムによるＣＲＡＭの部分的な変更などが考えられる。ランダムなビット反転を用いる場合、例えば、図２のコンフィグ更新部ＣＮＦＧ＿ＭＤＦＹにコンフィグデータ生成部ＧＥＮを設ければよい。コンフィグ更新部ＣＮＦＧ＿ＭＤＦＹは、ＣＲＡＭから読み出したコンフィグデータに対して、乱数または擬似乱数を用いてビットをランダムに選択し、当該選択したビットを反転させたのちＣＲＡＭに書き戻す。
　一方、遺伝的アルゴリズムを用いる場合、予め設けた複数の染色体（ここではコンフィグデータ）に対して、淘汰、交叉および突然変異といったような操作を繰り返しながら、全体的に適応度が高い（動作状態が最良な）染色体を探索するような処理が行われる。交叉とは、例えば、ある染色体における一部のビットと別の染色体における一部のビットとを入れ替えるような操作であり、突然変異とは、ある染色体における一部のビットを反転させるような操作である。また、淘汰とは、適応度が高い染色体を残し、適応度が低い染色体を排除するような操作である。
　交叉や突然変異の操作を行ったのち、残された染色体に対して、さらに、交叉や突然変異の操作を行うことで、最も適応度が高い染色体（すなわち動作状態が最良なコンフィグデータ）を探索することができる。このような操作の過程で、淘汰されないコンフィグデータは、外部コンフィグ記憶装置ＳＴＲＧに蓄えられ、淘汰されたコンフィグデータは、外部コンフィグ記憶装置ＳＴＲＧから削除される。
　図１０の例では、評価部インターフェースＥＶＡＬ＿ＩＦは、ＦＰＧＡチップＦＰＧＡ＿ＣＨ０とＦＰＧＡチップＦＰＧＡ＿ＣＨ１との比較（データの正当性や処理能力の比較等）を逐次行う。進化ブロックＥＶＯＬは、この比較結果に基づいて、例えば前述した淘汰等を行い、ＦＰＧＡチップＦＰＧＡ＿ＣＨ１のコンフィグデータ生成部ＧＥＮにＣＲＡＭの更新を指示する。コンフィグデータ生成部ＧＥＮは、外部コンフィグ記憶装置ＳＴＲＧで淘汰されていないコンフィグデータを用いて例えば交叉や突然変異等の操作を行い、ＣＲＡＭを更新する。ここで、評価部インターフェースＥＶＡＬ＿ＩＦにおける比較の方法の具体例としては、演算処理の時間間隔の比較や、演算結果の性能等が考えられる。
　前者の演算処理の時間間隔は、単純に処理の開始と終了を計測すればよい。その際、設計時のデータを基準として、ＦＰＧＡチップＦＰＧＡ＿ＣＨ１で逐次試行を実施しながら、その試行の前後の時間間隔を比較することで、より高速処理が実現可能な（すなわちより適応度が高い）コンフィグデータを得ることができる。また、後者の演算結果の性能については、例えば、画像認識のような処理を実施する際、認識率の向上度合いなどを閾値として判定するなどの方法が考えられる。
　このような処理を商用ベースの実データを活用しながら蓄積し、よりよいコンフィグデータを外部コンフィグ記憶装置ＳＴＲＧに保存する。いわば、活きたデータを活用しながら学習を進め、より効率的な処理を模索するということになる。その際、評価部インターフェースＥＶＡＬ＿ＩＦでの評価結果や処理時刻、処理データ情報を同時に格納できるようにしておくことが望ましい。また、評価部インターフェースＥＶＡＬ＿ＩＦでの評価においては、不図示であるが、電力モニタ等の計測結果を踏まえることで、電力効率の評価も可能である。
　図１１は、一般的なＬＵＴの構成例を示す回路図である。一般的なＬＵＴは、ＣＲＡＭの情報がセレクタを介して選択的に出力されるような構成になっており、４入力の場合は、１６ビットのＣＲＡＭで構成される。このＬＵＴひとつで実現可能なＣＲＡＭの設定可能な値は、２＾１６＝６５５３６通り、および入力Ｉ０～Ｉ３のとりうる値は、２＾４＝１６通りである。これらを独立に変化させると１０４８５７６通りの組み合わせが実現できる。一般に、ＦＰＧＡにはＬＵＴが１００万個程度集積されており、そのデータ処理ビットは莫大な数になる。本実施例７の方式は、人間の経験と論理合成ツールによって設計された機能ブロックを、人間の想定範囲を超えて自律的に進化させ、よりよい性能を得るためのひとつの手段になる。
　なお、ここでは、情報処理システム内でのＦＰＧＡチップ間での比較結果に基づいて所定のＦＰＧＡチップの最適化を図ったが、同様にして、ＦＰＧＡチップ内でのＦＰＧＡファブリック部間での比較結果に基づいて所定のＦＰＧＡファブリック部の最適化を図ることも可能である。また、ここでは、エラーが無いデータを確実に得るため、データの処理を進める機能ブロックと、最適化を進める評価ブロックとを設けたが、例えば、画像・音声処理等のように多少のエラーは許容できる場合には、１個のブロックでデータの処理と最適化の両方を進めることも可能である。
　これまでの実施例は、ＣＲＡＭの進化による演算装置としてのハードの性能向上を実現する実施例であった。ここでは、さらに、コンフィグデータの頻繁な更新による新たな効果として、高速演算チップの実現に関する実施例を述べる。図１２は、本発明の実施例８による情報処理装置において、その主要部の構成例を示す概略図である。図１２に示す構成は、プログラマブルロジックを用いてイジングチップを実現し、ＣＲＡＭに格納したデータを進化させていくものである。
　この例では、ＣＲＡＭ自体をデータメモリのようにして扱い、ＦＰＧＡの構成を用いて演算処理を実施する。図１２には、簡単のために、それぞれ１６ビットを持つ４つのＣＲＡＭと、当該４つのＣＲＡＭに対応する４つのＬＵＴが設けられる例を示している。このＣＲＡＭには処理するデータを搭載し、４つのＬＵＴの入力を夫々共通化して接続することで、例えば、４個のＣＲＡＭのそれぞれにおける所定の１ビット（例えばビット＃０）を、ＬＵＴを構成するセレクタを介して同時に選択して出力することが可能である。この例では、当該所定の１ビットは１６ビット分あるため、４ビットで構成される情報を１面と定義すると、１６面の情報の選択が可能である。たとえば、この４ビットの情報を変更しながら、演算を進める計算機の場合、４つのＬＵＴで１６種の演算を実現できることになる。
　図１３は、図１２における具体的な演算シーケンスの一例を示す波形図である。入力信号Ｉ０～Ｉ３は、クロック同期で変化させ、同時に、相互作用判定回路ＩＮＴＲＡＣやデータ生成部ＤＧＥＮにもクロックが入力される。クロックに同期させて、ＣＲＡＭ１６面の演算を実施させつつ、ＣＲＡＭのコンフィグを実行させる。入力信号Ｉ０～Ｉ３は、図１３の波形図に示すように、１６回の演算が実施できるようになっており、夫々の演算をステートと呼ぶと、４つのＬＵＴに対応する４つのＣＲＡＭのビット情報が、各ステート毎に、０番から１５番まで順に出力され、演算される。
　この例では、４つのＬＵＴからの出力信号は、相互作用判定回路ＩＮＴＲＡＣへも入力され、相互作用判定回路ＩＮＴＲＡＣは、４つのＬＵＴからの出力信号の相互作用を判定することで、ＣＲＡＭに格納されるデータの相関を評価する。相互作用判定回路ＩＮＴＲＡＣは、たとえば、各ビット間の相関や重み付けのパラメータを加え、積和演算や平均化処理を実行する。その演算結果を受けて、データ生成部ＤＧＥＮは、ＣＲＡＭに格納していたビット情報を反転させるかそのままにするかを決める。このように、本実施例８では、ＣＲＡＭのビット情報間の関連性を検出して、ＣＲＡＭの更新を実施する。
　図１４～図１６は、イジングチップの概念を説明する図である。物理現象の基底状態の計算手法として、イジングモデルと呼ばれる手法が提案されている。これは、物質を構成する粒子の特にスピンの向きのよるエネルギー状態を計算し、より安定な状態を求めるための計算モデルであり、たとえば、スピンを持った粒子を平面に並べてそれらの最近接のスピン間の相互作用を計算し安定状態へ導くものである。図１４は、一例として２次元イジングモデルをＦＰＧＡへマッピングする例を示したものである。
　図１４において、イジングの各スピン粒子（イジングノード（Ｉｎｄ）と呼ぶ）は丸印で表され、平面に一様に並べられている。この図では、それらを６×６の行列単位でまとめて、ＰＥ（Primitive Element）として定義している。以降で、これをＦＰＧＡへマッピングする例を説明する。
　図１５は、ひとつのＰＥを抜き出し、近接イジングノードＩｎｄ間の接続関係を示した図である。ひとつのイジングノードＩｎｄに着目し、それらを縦横斜めの関連を計算することを念頭に置くと、図１５に示すように、８本の相互作用線Ｉｂ（Interaction bond）が考えられる。この８本の相互作用線Ｉｂで結ばれた基本単位（以降、ＥＵ：Execution Unitと呼ぶ）ごとに演算を実行する。
　この時、演算の組み合わせとして、初期のＣＲＡＭビットに格納されているデータを用いて演算する上で、１６通りの演算の組み合わせが存在することになり、ひとつのＰＥの中に、図１５に示されるように、１６個のＥＵ（ＥＵ０～ＥＵ１５）が定義される。図１５では、見易さのため、それらの関係が重ならないように示されており、（Ａ）～（Ｉ）の９個の図中に１６通りの組み合わせをすべて表現している。つまり、ひとつのＰＥを考える場合、１６通りの計算ができることが必要となる。ＥＵの構成について、図１６に詳細を示す。ＥＵ内は、このモデルでは、９個のイジングノードＩｎｄ０～Ｉｎｄ８と、８本の相互作用線Ｉｂ０～Ｉｂ７により構成される。本実施例８では、各イジングノードをＬＵＴに割り当て、その相互作用の演算をユーザ論理回路で実施する。
　図１７は、図１５のＰＥ（をＦＰＧＡへマッピングした場合の構成例を示す概略図である。図１７には、９個のＬＵＴ（ＬＵＴ０～ＬＵＴ８）と、各ＬＵＴへの入力である４ビットの入力信号Ｉ０～Ｉ３と、入力信号を９つのＬＵＴへ接続するスイッチ回路ＳＷＣと、演算データを一時的に保持するフリップフロップＦＦと、相関評価回路ＩＥＵと、メモリＲＡＭと、アドレス変換部ＡＤＲＣＶと、ＣＲＡＭ書き込み回路ＣＲＷＴとが示される。
　相関評価回路ＩＥＵは、図１２の相互作用判定回路ＩＮＴＲＡＣおよびデータ生成部ＤＧＥＮに該当し、イジングノードの相互作用を演算し、その相互作用（Ｅ）の演算結果および当該演算結果から導出される各イジングノード（σｉ，σｊ）のデータをメモリＲＡＭに格納する。メモリＲＡＭは、例えば、予めＦＰＧＡ内に搭載される。ＣＲＡＭ書き込み回路ＣＲＷＴは、メモリＲＡＭに書き込んだイジングノードの演算結果のデータを、アドレスを指定してＣＲＡＭへ書き戻す。アドレス変換部ＡＤＲＣＶは、ＣＲＡＭ書き込み回路ＣＲＷＴが書き戻しを行う際のアドレスを変更する機能を備える。各ＬＵＴには、対応するＣＲＡＭが備わり、本実施例８では４入力のＬＵＴを想定し、１６ビットのＣＲＡＭがひとつのＬＵＴに関連付けられる。ＬＵＴ０にはＣＲＡＭ０が対応し、そのＣＲＡＭは、ビット＃０～＃１５の１６ビットを備える。
　図１５と対応させて、図１７の構成について述べる。図１５では、ひとつのＥＵにおいて、相互作用を実施するイジングノードＩｎｄは９個あり、相互作用線Ｉｂは８本ある。イジングノードＩｎｄについて、８本の相互作用線を定義しているが、この相互作用の元となる９個のイジングノードＩｎｄを、９個のＬＵＴで実現している。図１７の例では、９個のＬＵＴの夫々に対して４つの入力信号Ｉ０～Ｉ３が共通に入力される。図１３の場合と同様に、４つの入力信号で１６通りの入力を行うと、これに応じて、９個のＬＵＴは、対応するＣＲＡＭの中から１ビットを選択し、後段のフリップフロップＦＦへ出力する動作を１６回行う。
　ここで、図１５に示した１６個のＥＵ０～ＥＵ１５は、それぞれ、各ＬＵＴのＣＲＡＭのビット＃０からビット＃１５に対応する。すなわち、図１５のＥＵ０は、ＣＲＡＭ０～ＣＲＡＭ８のビット＃０に対応し、当該ＣＲＡＭ０～ＣＲＡＭ８のビット＃０は、それぞれ、当該ＥＵ０のイジングノードＩｎｄ０～Ｉｎｄ８（図１６）に対応する。また、図１５のＥＵ１は、ＣＲＡＭ０～ＣＲＡＭ８のビット＃１に対応し、当該ＣＲＡＭ０～ＣＲＡＭ８のビット＃１は、それぞれ、当該ＥＵ１のイジングノードＩｎｄ０～Ｉｎｄ８（図１６）に対応する。
　イジングモデルでは、イジングノード（σｉ，σｊ）との間の相互作用を計算するので、単純な演算では、重み係数（相互作用係数）（ｗｉｊ）とσｉ，σｊ（各σ＝－１か１）を掛け合わせて総和を計算する。この時、ＣＲＡＭに格納されるデータは０，１であるので、０については、四則演算時に－１に変換する処理を実施する。総和演算の結果、エネルギーの増減を計算するが、その際、以前の値との比較を実施することで、よりエネルギー状態の低い方向となるように粒子のスピンの向きを変える。粒子のスピンの向きは、σｉ，σｊで記述されるので、演算結果で更新されたσｉ，σｊをメモリＲＡＭへ書き込む。
　イジングモデルでは、全粒子間の相互作用を計算し、エネルギーが最低もしくは極小になる状態を見つける。そのため、図１４に記載のＰＥは、この図に示した区分だけでは無く、ＰＥを上下左右に１イジングノードだけずらしたＰＥを定義して計算する必要がある。そのために、図１７に示したハードの基本構成を変えるのではなく、ＥＵのイジングノードの情報を格納するＣＲＡＭのメモリアドレスを変更することで、あたかも評価するイジングノード位置を変化させたかのごとく表現する。
　これにより、基本的なハードを固定しながら、イジングノード間の相互作用を、逐次的に、あまねく計算することが可能となる。そのための手段として、メモリＲＡＭ内の更新されたイジングノードのデータをＣＲＡＭに書き戻す際、アドレス変換部ＡＤＲＣＶを介してＣＲＡＭに格納する。たとえば、最初、ＣＲＡＭ０のビット＃０に格納されていたデータを、演算の結果、ＣＲＡＭ０のビット＃１に格納するなどが考えられる。このようにすることで、最初のイジングノードが、たとえば図１４、もしくは、図１５に記載の例では、右へ１ビットずれる形になり、相対的にＥＵがイジングノードひとつ分左へシフトすることになり、結果として、相互作用を計算する関係がイジングノードひとつ分ずれることになる。
　図１７に示した例では、ひとつのＰＥを計算する場合について述べたが、実際は、このＰＥが多数ＦＰＧＡ上に展開されている。そのため、他のＰＥも同様に同じ演算サイクルで計算され、演算結果をメモリ格納後、新たにＣＲＡＭへ格納するために、アドレス変換が実施される。ただし、ＰＥは、便宜上分けただけであるので、隣接するＰＥともイジングノードを介して相互作用をさせる必要がある。すなわち、他のＰＥとの間で演算結果を授受する必要がある。図１７には、そのための信号経路を簡略化して記載した。実際、データの授受には、メモリ間の転送であってもよい。メモリ間で転送後、ＣＲＡＭにセットするためのアドレス変換を実施しＣＲＡＭへ格納すればよいからである。
　なお、図１７には、ＣＲＡＭ書き込み回路ＣＲＷＴがＰＥ内に入っている例を示したが、このＣＲＡＭ書き込み回路ＣＲＷＴは、チップ内に集合的に集積してもかまわない。チップ内にある程度集積させることで、論理回路の集積度が向上できる効果がある。また、本実施例８の方式では、ＦＰＧＡを、いわゆる通常の意味での論理回路を集積するＬＳＩとしても使用可能であり、汎用使用においても何ら問題が生じない。以上のように、本実施例８の方式を用いることで、汎用のＣＯＴＳ（Commercial Off The Shelf）製品を使った高性能ＬＳＩの実現が可能になる。
　図１８は、図１７の構成を用いて演算を実施する際の全体的な動作例を示す図である。図１８において、パターンＡの状態は、イジングノードを３６個分集めてＰＥを構成し、それを、縦横に配置した状態となっている。パターンＢの状態は、そのイジングノードの集まりをイジングノード１つ分だけ右にずらしてＰＥを定義し、それを縦横に並べた状態となっている。同様に、パターンＣの状態は、イジングノードの集まりをイジングノード１つ分だけさらに右にずらしてＰＥを定義し、それを縦横に並べた状態となっている。
　ここで、図１８に示した動作波形図では、時刻Ｔ１にて、パターンＡの状態ですべてのＰＥを演算し、演算結果をメモリＲＡＭへ格納し、その後、アドレス変換を加えてＣＲＡＭへ格納するまでの演算がシーケンシャルに実施される。その後、時刻Ｔ２では、パターンＢの状態において、ＰＥに関するすべての演算が実施される。以下、時刻Ｔ３では、パターンＣの状態において、ＰＥに関するすべての演算が実施され、以降同様にして、イジングノード１つ分だけ上下左右にずらした演算が複数回実施され、すべてのイジングノード間の演算が実施されることになる。
　なお、本実施例８では、４入力のＬＵＴについて例示的に述べてきたが、ＬＵＴの入力数は４入力に限定されるものではない。入力数が５の場合は、ＥＵの数が２倍の３２個まで取れることになり、ＰＥ２つ分を、９個のＬＵＴで実現する形になるので、より高集積化ができる効果がある。このように、ＬＵＴの入力数は４入力以外であっても本実施例８の方式を適用することは可能である。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　ＣＮＦＧＣ　コンフィグ制御部
　ＣＲＡＭ　コンフィギュレーションメモリ
　ＣＲＡＭＣ　ＣＲＡＭコントローラ
　ＣＵＮＴ　データ監視部
　ＤＢＵＳ　オンチップバス
　ＥＶＡＬ＿ＩＦ　評価部インターフェース
　ＦＰＧＡ＿ＣＨ　ＦＰＧＡチップ
　ＦＰＧＡ＿ＦＡＢ　ＦＰＧＡファブリック部
　ＳＴＲＧ　外部コンフィグ記憶装置

Claims (13)

  1. 　ユーザ論理回路を実装するＦＰＧＡファブリック部と、
    　前記ユーザ論理回路の回路構成を定めるコンフィグデータを保持するコンフィギュレーションメモリと、
    　前記ユーザ論理回路の動作状態を監視するデータ監視部と、
    　前記データ監視部の監視結果に基づいて前記コンフィグデータの変更要否を判定するコンフィグ制御部と、
    　前記コンフィグ制御部の判定結果に基づいて前記コンフィギュレーションメモリの前記コンフィグデータを変更するＣＲＡＭコントローラと、
    を有する、
    情報処理装置。
  2. 　請求項１記載の情報処理装置において、
    　さらに、前記ＦＰＧＡファブリック部の入力出信号を伝送するオンチップバスを備え、
    　前記データ監視部は、前記オンチップバスのデータ通信量を監視する、
    情報処理装置。
  3. 　請求項１記載の情報処理装置において、
    　前記ＦＰＧＡファブリック部は、所定の単位の演算処理を終了する毎に終了信号を生成し、
    　前記データ監視部は、前記終了信号の発生頻度を監視する、
    情報処理装置。
  4. 　請求項１記載の情報処理装置において、
    　前記ＣＲＡＭコントローラは、前記コンフィギュレーションメモリから読み出したコンフィグデータを変更し、当該変更後のコンフィグデータを前記コンフィギュレーションメモリに書き込むコンフィグ更新部を有する、
    情報処理装置。
  5. 　請求項４記載の情報処理装置において、
    　前記ＣＲＡＭコントローラは、前記コンフィグデータを変更する際に、前記コンフィギュレーションメモリの第１のアドレス範囲に格納されるコンフィグデータと同一のコンフィグデータを、前記コンフィギュレーションメモリの第２のアドレス範囲に書き込む処理を実行する、
    情報処理装置。
  6. 　請求項４記載の情報処理装置において、
    　前記ＦＰＧＡファブリック部は、
    　前記ユーザ論理回路の一つとなる第１の機能ブロックおよび第２の機能ブロックと、
    　前記第１の機能ブロックを前記第２の機能ブロックとを接続するスイッチ部と、
    を備え、
    　前記ＣＲＡＭコントローラは、前記コンフィグデータを変更する際に、前記スイッチ部のコンフィグデータを変更することで、前記第１の機能ブロックと前記第２の機能ブロックとの結合度を変更する、
    情報処理装置。
  7. 　請求項４記載の情報処理装置において、
    　前記ＣＲＡＭコントローラは、前記コンフィグデータを変更する際に、一部のビットのデータをランダムに変更する、
    情報処理装置。
  8. 　複数の情報処理装置と、
    　評価部インターフェースと、
    　コンフィグデータを蓄積する外部コンフィグ記憶装置と、
    　前記複数の情報処理装置と、前記評価部インターフェースと、前記外部コンフィグ記憶装置とを接続する信号線と、
    を有する情報処理システムであって、
    　前記複数の情報処理装置のそれぞれは、
    　ユーザ論理回路を実装するＦＰＧＡファブリック部と、
    　前記ユーザ論理回路の回路構成を定めるコンフィグデータを保持するコンフィギュレーションメモリと、
    　前記コンフィギュレーションメモリを変更するＣＲＡＭコントローラと、
    を備え、
    　前記評価部インターフェースは、前記複数の情報処理装置の動作状態を監視し、当該監視結果に基づいて、前記複数の情報処理装置における前記コンフィグデータの変更要否を判定し、変更要の際には、対象の情報処理装置の前記ＣＲＡＭコントローラに前記コンフィグデータの変更要求を発行する、
    情報処理システム。
  9. 　請求項８記載の情報処理システムにおいて、
    　前記評価部インターフェースは、前記複数の情報処理装置間の前記信号線を介したデータ通信量を監視する、
    情報処理システム。
  10. 　請求項８記載の情報処理システムにおいて、
    　前記コンフィグデータの変更要求を受信したＣＲＡＭコントローラは、自身を除く情報処理装置のコンフィギュレーションメモリに格納されるコンフィグデータと同一のコンフィグデータを、自身のコンフィギュレーションメモリに書き込む、
    情報処理システム。
  11. 　請求項８記載の情報処理システムにおいて、
    　前記情報処理システムは、さらに、システムの進化を制御する進化ブロックを備え、
    　前記複数の情報処理装置は、第１の情報処理装置および第２の情報処理装置を含み、
    　前記第１の情報処理装置の前記ＦＰＧＡファブリック部には、第１のコンフィグデータに基づく第１のユーザ論理回路が実装され、
    　前記第２の情報処理装置の前記ＦＰＧＡファブリック部には、第２のコンフィグデータに基づく第２のユーザ論理回路が実装され、
    　前記進化ブロックは、前記第１のコンフィグデータと前記第２のコンフィグデータとが同一の状態を初期状態として、前記評価部インターフェースによる前記第１の情報処理装置の監視結果と前記第２の情報処理装置の監視結果とを比較しながら、前記第２のコンフィグデータを進化させる、
    情報処理システム。
  12. 　それぞれがｎ個の入力数を持つＫ個のルックアップテーブルと、
    　前記Ｋ個のルックアップテーブルにそれぞれ対応するＭ個のコンフィギュレーションメモリと、
    　前記Ｋ個のルックアップテーブルから出力されるＫ個の出力信号の相互作用を判定し、当該判定結果に基づき新たなデータを生成する相関評価回路と、
    　前記相関評価回路によって生成された新たなデータを、アドレスを指定して前記Ｍ個のコンフィギュレーションメモリに書き戻すＣＲＡＭ書き込み回路と、
    を有する情報処理装置であって、
    　前記Ｍ個のコンフィギュレーションメモリのそれぞれは、２のｎ乗ビットで構成され、
    　前記Ｋ個のルックアップテーブルのそれぞれは、ｎビットの入力信号に応じて、対応するコンフィギュレーションメモリの中の１ビットを選択して出力し、
    　前記Ｋ個のルックアップテーブルには、前記ｎビットの入力信号が共通に入力され、
    　前記Ｍ個のコンフィギュレーションメモリのそれぞれのビットには、イジングモデルに基づく各イジングノードの演算結果のデータがマッピングされる、
    情報処理装置。
  13. 　請求項１２記載の情報処理装置において、
    　さらに、前記ＣＲＡＭ書き込み回路が指定する前記アドレスをシフトするアドレス変換部を有する、
    情報処理装置。
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