JP6655028B2 - 高位合成におけるシステムアーキテクチャの抽出 - Google Patents
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- 230000015572 biosynthetic process Effects 0.000 title description 5
- 238000003786 synthesis reaction Methods 0.000 title description 5
- 238000000605 extraction Methods 0.000 title 1
- 230000006870 function Effects 0.000 claims description 199
- 230000015654 memory Effects 0.000 claims description 106
- 238000013461 design Methods 0.000 claims description 91
- 230000004044 response Effects 0.000 claims description 44
- 230000011664 signaling Effects 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 40
- 238000010586 diagram Methods 0.000 description 24
- 238000012545 processing Methods 0.000 description 20
- 238000012546 transfer Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 230000006399 behavior Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000004590 computer program Methods 0.000 description 3
- 230000002085 persistent effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000004422 calculation algorithm Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
- G06F30/343—Logical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/43—Checking; Contextual analysis
- G06F8/433—Dependency analysis; Data or control flow analysis
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/45—Exploiting coarse grain parallelism in compilation, i.e. parallelism between groups of instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/45—Exploiting coarse grain parallelism in compilation, i.e. parallelism between groups of instructions
- G06F8/451—Code distribution
- G06F8/452—Loops
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/45—Exploiting coarse grain parallelism in compilation, i.e. parallelism between groups of instructions
- G06F8/456—Parallelism detection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2117/00—Details relating to the type or aim of the circuit design
- G06F2117/08—HW-SW co-design, e.g. HW-SW partitioning
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Description
この開示は集積回路(IC)に関し、より特定的には、高位合成において回路設計用のシステムアーキテクチャを抽出することに関する。
高位合成は、電子システムの高位プログラミング言語記述から回路設計を作製する自動化された設計プロセスである。電子システムの高位プログラミング言語記述はアルゴリズム記述である。高位プログラミング言語の例は、C、C++、システムCなどを含むが、それらに限定されない。電子設計自動化(EDA)ツールが、高位プログラミング言語記述上で動作しかつ回路設計を生成する。回路設計は、ハードウェア記述言語(HDL)を用いて特定される電子システムのレジスタ転送レベルハードウェア記述であってもよい。
方法は、高位プログラミング言語記述の第1の関数と、高位プログラミング記述の制御フロー構文内に含有される第2の関数とを判断することと、第2の関数が第1の関数のデータ消費関数であると判断することと、回路設計内で、プロセッサを用いて、ローカルメモリを含むポートを自動的に生成することとを含む。ポートは、回路設計内で、第1の関数の第1の回路ブロック実現例を第2の関数の第2の回路ブロック実現例に結合する。
開示は新規の特徴を規定する請求項で結ばれるが、図面とともに説明を検討することによって本開示中に記載のさまざまな特徴がより十分に理解されると考えられる。本明細書中に記載のプロセス、機械、製造、および任意のその変形は例示の目的のために与えられる。この開示中に記載の特定の構造的および機能的詳細は限定と解釈されるべきではなく、単に請求項の根拠として、および事実上任意の適切に詳述される構造において記載の特徴をさまざまに用いることを当業者に教示するための代表的な根拠として解釈されるべきである。さらに、この開示内で用いられる用語および文言は限定を意図するものではなく、むしろ記載される特徴の理解可能な説明を提供することを意図する。
この開示内に記載される特徴は、その精神または必須の属性から逸脱することなく他の形態で具体化されることができる。したがって、そのような特徴および実現例の範囲を示すものとして、以上の開示よりもむしろ以下の請求項を参照すべきである。
Claims (15)
- プロセッサが実行する方法であって、
高位プログラミング言語記述の第1の関数と、前記高位プログラミング記述の制御フロー構文内に含有される第2の関数とを判断することと、
前記第2の関数が前記第1の関数のデータ消費関数であると判断することと、
回路設計内で、ローカルメモリを備えるポートを自動的に生成することとを備え、
前記ポートは、前記回路設計内で、前記第1の関数の第1の回路ブロック実現例を前記第2の関数の第2の回路ブロック実現例に結合し、さらに
非自己同期ポートとして、前記第1の回路ブロックと前記第2の回路ブロックとの間でハンドシェイクシグナリングを行なうことによって、前記回路設計内で、前記第2の回路ブロックの動作を制御する制御回路構成を自動的に生成することを備え、前記制御回路構成は、前記第2の回路ブロック実現例を制御する前記制御フロー構文を実現する、方法。 - 制御回路構成を自動的に生成することは、前記制御フロー構文を実現する際に互いと通信するように構成される開始制御回路と終了制御回路とを生成することを備え、前記開始制御回路は、前記第1の回路ブロック実現例から前記制御フロー構文についての終了条件を受信しかつ前記終了制御回路に前記終了条件を与え、前記開始制御回路は前記第2の回路ブロック実現例の実行の開始をカウントし、前記終了制御回路は前記第2の回路ブロック実現例の実行の終了をカウントし、前記終了制御回路は、前記第2の回路ブロック実現例の回路ブロックコンシューマとのハンドシェイクシグナリングを行ない、前記開始制御回路からの実行の前記開始の回数が前記終了条件に到達しかつ実行の前記終了の回数が前記終了条件に到達することに応答して、データを消費に利用可能であることを示す、請求項1に記載の方法。
- 制御回路構成を自動的に生成することは、前記制御フロー構文を実現する際に互いと通信するように構成される開始制御回路と終了制御回路とを生成することを備え、前記開始制御回路は、前記第1の回路ブロック実現例から前記制御フロー構文についての終了条件を受信し、前記第2の回路ブロック実現例の実行の開始をカウントし、実行の前記開始の回数が前記終了条件に到達すると前記終了制御回路に通知し、前記終了制御回路は、前記第2の回路ブロック実現例の回路ブロックコンシューマとのハンドシェイクシグナリングを行ない、前記開始制御回路からの前記通知に応答してデータを消費に利用可能であることを示し、前記第2の回路ブロック実現例の実行の終了の回数が前記開始制御回路から与えられる前記終了条件に到達すると判断する、請求項1に記載の方法。
- 制御回路構成を自動的に生成することは、前記第1の回路ブロックからダン制御信号を受信することに応答して前記制御フロー構文の条件に従って開始制御信号を前記第2の回路ブロックまたは第3の回路ブロックに出力する開始制御回路を生成することを備え、前記第3の回路ブロックは、第3の関数から生成され、制御回路構成を自動的に生成することはさらに、
前記第2の回路ブロックまたは前記第3の回路ブロックからダン制御信号を受信することに応答して開始制御信号を第4の回路ブロックに与える終了制御回路を生成することを備え、
前記第4の回路ブロックは、前記第2の関数または前記第3の関数のデータ消費関数である関数から生成され、前記第3の関数は、前記第1の関数のデータ消費関数である、請求項1に記載の方法。 - 制御回路構成を自動的に生成することは、
前記第1の回路ブロックからダン制御信号を受信することに応答して前記制御フロー構文の条件に従って開始制御信号を前記第2の回路ブロックに出力する開始制御回路を生成することと、
前記第2の回路ブロックからダン制御信号を受信することに応答して開始制御信号を第3の回路ブロックに与える終了制御回路を生成することとを備え、
前記第3の回路ブロックは、前記第2の関数のデータ消費関数である第3の関数から生成される、請求項1に記載の方法。 - 制御回路構成を自動的に生成することは、
前記第1の回路ブロックからダン制御信号を受信することに応答して前記第2の回路ブロックに開始制御信号を出力する開始制御回路を生成することと、
前記制御フロー構文の終了条件が満たされると判断することに応答して開始制御信号を第3の回路ブロックに与える終了制御回路を生成することとを備え、
前記第3の回路ブロックは、前記第2の関数のデータ消費関数である第3の関数から生成される、請求項1に記載の方法。 - 前記開始制御回路は、前記フロー制御構文の前記終了条件を前記終了制御回路に通信する、請求項6に記載の方法。
- 前記終了制御回路は、前記開始制御回路および前記終了制御回路の両者が前記終了条件を検出することに応答して前記開始制御信号を前記第3の回路ブロックに与える、請求項7に記載の方法。
- システムであって、
実行可能な動作を開始するようにプログラミングされるプロセッサを備え、前記実行可能な動作は、
高位プログラミング言語記述の第1の関数と前記高位プログラミング記述の制御フロー構文内に含有される第2の関数とを判断することと、
前記第2の関数が前記第1の関数のデータ消費関数であると判断することと、
回路設計内で、ローカルメモリを備えるポートを自動的に生成することとを備え、
前記ポートは、前記回路設計内で、前記第1の関数の第1の回路ブロック実現例を前記第2の関数の第2の回路ブロック実現例に結合し、さらに前記実行可能な動作は、
非自己同期ポートとして、前記第1の回路ブロックと前記第2の回路ブロックとの間でハンドシェイクシグナリングを行なうことによって、前記回路設計内で、前記第2の回路ブロックの動作を制御する制御回路構成を自動的に生成することを備え、前記制御回路構成は、前記第2の回路ブロック実現例を制御する前記制御フロー構文を実現する、システム。 - 制御回路構成を自動的に生成することは、前記制御フロー構文を実現する際に互いと通信するように構成される開始制御回路と終了制御回路とを生成することを備え、前記開始制御回路は、前記第1の回路ブロック実現例から前記制御フロー構文についての終了条件を受信しかつ前記終了制御回路に前記終了条件を与え、前記開始制御回路は前記第2の回路ブロック実現例の実行の開始をカウントし、前記終了制御回路は前記第2の回路ブロック実現例の実行の終了をカウントし、前記終了制御回路は、前記第2の回路ブロック実現例の回路ブロックコンシューマとのハンドシェイクシグナリングを行ない、前記開始制御回路からの実行の前記開始の回数が前記終了条件に到達しかつ実行の前記終了の回数が前記終了条件に到達することに応答して、データを消費に利用可能であることを示す、請求項9に記載のシステム。
- 制御回路構成を自動的に生成することは、前記制御フロー構文を実現する際に互いと通信するように構成される開始制御回路と終了制御回路とを生成することを備え、前記開始制御回路は、前記第1の回路ブロック実現例から前記制御フロー構文についての終了条件を受信し、前記第2の回路ブロック実現例の実行の開始をカウントし、実行の前記開始の回数が前記終了条件に到達すると前記終了制御回路に通知し、前記終了制御回路は、前記第2の回路ブロック実現例の回路ブロックコンシューマとのハンドシェイクシグナリングを行ない、前記開始制御回路からの前記通知に応答してデータを消費に利用可能であることを示し、前記第2の回路ブロック実現例の実行の終了の回数が前記開始制御回路から与えられる前記終了条件に到達すると判断する、請求項9に記載のシステム。
- 制御回路構成を自動的に生成することは、前記第1の回路ブロックからダン制御信号を受信することに応答して前記制御フロー構文の条件に従って開始制御信号を前記第2の回路ブロックまたは第3の回路ブロックに出力する開始制御回路を生成することを備え、前記第3の回路ブロックは、第3の関数から生成され、制御回路構成を自動的に生成することはさらに、
前記第2の回路ブロックまたは前記第3の回路ブロックからダン制御信号を受信することに応答して開始制御信号を第4の回路ブロックに与える終了制御回路を生成することを備え、
前記第4の回路ブロックは、前記第2の関数または前記第3の関数のデータ消費関数である関数から生成され、前記第3の関数は、前記第1の関数のデータ消費関数である、請求項9に記載のシステム。 - 制御回路構成を自動的に生成することは、
前記第1の回路ブロックからダン制御信号を受信することに応答して前記制御フロー構文の条件に従って開始制御信号を前記第2の回路ブロックに出力する開始制御回路を生成することと、
前記第2の回路ブロックからダン制御信号を受信することに応答して開始制御信号を第3の回路ブロックに与える終了制御回路を生成することとを備え、
前記第3の回路ブロックは、前記第2の関数のデータ消費関数である第3の関数から生成される、請求項9に記載のシステム。 - 制御回路構成を自動的に生成することは、
前記第1の回路ブロックからダン制御信号を受信することに応答して前記第2の回路ブロックに開始制御信号を出力する開始制御回路を生成することと、
前記制御フロー構文の終了条件が満たされると判断することに応答して開始制御信号を第3の回路ブロックに与える終了制御回路を生成することとを備え、
前記第3の回路ブロックは、前記第2の関数のデータ消費関数である第3の関数から生成される、請求項9に記載のシステム。 - 前記開始制御回路は前記フロー制御構文の前記終了条件を前記終了制御回路に通信し、前記終了制御回路は、前記開始制御回路および前記終了制御回路の両者が前記終了条件を検出することに応答して前記開始制御信号を前記第3の回路ブロックに与える、請求項14に記載のシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/294,062 US9449131B2 (en) | 2014-06-02 | 2014-06-02 | Extracting system architecture in high level synthesis |
US14/294,062 | 2014-06-02 | ||
PCT/US2015/033693 WO2015187635A1 (en) | 2014-06-02 | 2015-06-02 | Extracting system architecture in high level synthesis |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017518577A JP2017518577A (ja) | 2017-07-06 |
JP6655028B2 true JP6655028B2 (ja) | 2020-02-26 |
Family
ID=53404920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016570796A Active JP6655028B2 (ja) | 2014-06-02 | 2015-06-02 | 高位合成におけるシステムアーキテクチャの抽出 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9449131B2 (ja) |
EP (1) | EP3149577B1 (ja) |
JP (1) | JP6655028B2 (ja) |
KR (1) | KR102358940B1 (ja) |
CN (1) | CN106462431B (ja) |
WO (1) | WO2015187635A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9922150B1 (en) * | 2014-11-11 | 2018-03-20 | Altera Corporation | Method and apparatus for satisfying operating conditions in a system design using an electronic design automation tool |
US9710584B1 (en) | 2016-03-23 | 2017-07-18 | Xilinx, Inc. | Performance of circuitry generated using high-level synthesis |
US9824172B1 (en) | 2016-03-23 | 2017-11-21 | Xilinx, Inc. | Performance of circuitry generated using high-level synthesis |
US10671779B1 (en) * | 2018-07-09 | 2020-06-02 | Xilinx, Inc. | Function calls in high level synthesis |
US11238199B1 (en) | 2020-12-09 | 2022-02-01 | Xilinx, Inc. | High-level synthesis vector library for single-instruction multiple data programming and electronic system design |
US11651127B2 (en) | 2021-08-11 | 2023-05-16 | Xilinx, Inc. | Placement of logic based on relative activation rates |
US11836426B1 (en) | 2022-08-15 | 2023-12-05 | Xilinx, Inc. | Early detection of sequential access violations for high level synthesis |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5603043A (en) | 1992-11-05 | 1997-02-11 | Giga Operations Corporation | System for compiling algorithmic language source code for implementation in programmable hardware |
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GB2317245A (en) * | 1996-09-12 | 1998-03-18 | Sharp Kk | Re-timing compiler integrated circuit design |
JP3423603B2 (ja) * | 1997-12-22 | 2003-07-07 | シャープ株式会社 | 高位合成装置及び高位合成方法、並びに高位合成プログラムを記録した記録媒体 |
JP4083491B2 (ja) * | 2002-07-19 | 2008-04-30 | 富士通株式会社 | モジュール間インタフェースの自動合成装置、合成方法、プログラム及び可搬記憶媒体 |
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US7222314B1 (en) * | 2004-12-09 | 2007-05-22 | Xilinx, Inc. | Generation of a hardware interface for a software procedure |
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-
2014
- 2014-06-02 US US14/294,062 patent/US9449131B2/en active Active
-
2015
- 2015-06-02 WO PCT/US2015/033693 patent/WO2015187635A1/en active Application Filing
- 2015-06-02 JP JP2016570796A patent/JP6655028B2/ja active Active
- 2015-06-02 EP EP15729680.7A patent/EP3149577B1/en active Active
- 2015-06-02 KR KR1020167036027A patent/KR102358940B1/ko active IP Right Grant
- 2015-06-02 CN CN201580029707.8A patent/CN106462431B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
US20150347654A1 (en) | 2015-12-03 |
EP3149577B1 (en) | 2020-04-01 |
US9449131B2 (en) | 2016-09-20 |
EP3149577A1 (en) | 2017-04-05 |
KR102358940B1 (ko) | 2022-02-04 |
CN106462431A (zh) | 2017-02-22 |
CN106462431B (zh) | 2019-09-27 |
KR20170016378A (ko) | 2017-02-13 |
WO2015187635A1 (en) | 2015-12-10 |
JP2017518577A (ja) | 2017-07-06 |
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