WO2017016744A1 - Integrierter schaltkreis zum betreiben an einem bus und verfahren zum betreiben des integrierten schaltkreises - Google Patents

Integrierter schaltkreis zum betreiben an einem bus und verfahren zum betreiben des integrierten schaltkreises Download PDF

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Definitions

  • a high-speed serial link (HSSL), as described in DE 10 2013 004 542 A1, makes it possible to use a microcontroller and a remote site, such as another microcontroller or a less powerful building block such as an ASIC (applicant specific integrated circuit), to connect with few lines and still achieve a high data rate.
  • This interface is designed as a bidirectional point-to-point connection Ver ⁇ , both participants can send messages at any time. Each message is issued with a confirmation signal - a so-called "acknowledgment" signal - or a
  • ASIC Application Specific integrated circuit
  • the integrated circuit is formed with at least one transmitting and at least one receiving terminal and at least one address terminal and has a memory or a memory area which has a number of memory sections into which an activation information can be written.
  • the number of memory sections is equal to the number of activatable integrated circuits which can be operated on a common bus and which can be coded by the at least one address connection.
  • the integrated circuit is also formed with a control unit which is arranged in the associated one of said address memory section to write by said at least one address terminal address coded with a signal received at the receiving port address to ver ⁇ same and in the case of correspondence a defined bit pattern and Trap of non-compliance
  • the integrated circuit is set up, by the de ⁇ fined bit pattern in the memory section, the korres ⁇ pondiert the address defined at the at least one address terminal, for communication with a connected to the at least one transmitting and at least one receiving terminal on the ge ⁇ common bus Microprocessor to be activated.
  • the bus at least one leading from the master unit to the integrated circuits transmitting and one of the integrated Circuits to the master unit comprises leading receiving line and the integrated circuits are formed according to claim 1, the following steps are performed:
  • the master unit sends to the connected to the bus inte ⁇ grated circuits a signal containing an instruction to write a defined bit pattern in the memory portion corresponding to the at the at least one address connection coded address of the selected for communication integrated switching circuit,
  • the sent SpeI ⁇ cherabites address is compared with the at the at least one address ⁇ connection coded address and overall credited with predefined bit patterns only in the corresponding storage section and sends a confirmation signal to the master unit when a match is detected, upon a determination of non-agreement is not a non-acknowledgment signal from the concerned sent on the bus is ⁇ closed integrated circuits to the master unit, and to reception of a new command for writing into one of the memory sections is no further response to signals from the master unit.
  • Circuits is thus implemented in such a way that the microcontroller at any time a specification-compliant
  • the high speed serial interface is fixed in exis ⁇ animal forming microcontrollers and can not be altered, the other bus, namely the integrated circuits (ASICs) are designed so that their logic allows a bus operation of these high-speed serial interface in the inventive manner.
  • ASICs integrated circuits
  • the microcontroller serves as the arbitration master of the individual integrated circuits. He grants or withdraws the broadcasting permission. For this purpose, it assigns the transmission authorization - the so-called token - to another bus user or integrated circuit (ASIC).
  • ASIC integrated circuit
  • an integrated circuit according to claim 1 is formed.
  • the integrated circuit token switches its transmit ports and Emp ⁇ catch inputs active. In all other integrated circuits, the transmission outputs are high impedance and the receiving ⁇ inputs receive any message, but this leads to no reaction. It can be connected in principle any number of bus ⁇ participants.
  • a special memory section of the so-called token memory section is provided in each integrated circuit for activating / deactivating the integrated circuit.
  • the microcontroller deposits the so-called token in the form of a defined bit pattern, which can also consist of only one bit. It is also possible to store more internet communications ⁇ specific parameters in the token storage section.
  • the token integrated circuit is active and all other integrated circuits are passive.
  • the base address of the token storage section is determined by address pins on the integrated circuit.
  • the inte grated circuit ⁇ reads this by the voltages at the Address pins specified bit combination after a RESET and thus sets its base address.
  • the microcontroller knows the base addresses of all integrated circuits. Normally, an integrated circuit would respond to a write attempt to a non-existent address with a non-acknowledgment signal, interfering with that
  • Token assignment of such a system All integrated circuits are therefore aware of every possible token memory section in that a memory or memory area in the integrated circuit has an allocated memory section for each possible bit combination at the address terminals. If the token memory section associated with the base address defined by the bit combination at the address terminals is now written, the integrated circuit responds with an acknowledgment signal. When writing to another token storage section, the integrated circuit does not respond.
  • This behavior allows an integrated circuit of tokens to be allocated to an integrated circuit, if no integrated circuit already has the token, without the other integrated circuits interfering with this allocation by sending non-acknowledgment signals.
  • the microcontroller can in this way by simple
  • FIG. 1 shows a point-to-point connection of a microcontroller with an integrated circuit according to the prior art
  • FIG. 2 shows an arrangement with three integrated circuits according to the invention on a bus connected to a microcontroller
  • FIG. 3 shows an arrangement with two integrated circuits according to the invention on a bus connected to a microcontroller
  • FIG. 5 shows a memory section with and without tokens
  • FIG. 6 shows a flow chart of a method according to the invention for token allocation
  • FIG. 7 shows a flow chart of a method for token withdrawal and token re-allocation according to the invention.
  • Figure 1 shows a point-to-point connection between a microcontroller ⁇ and an integrated circuit ASIC by means of only three lines.
  • a transmission connection ⁇ _ ⁇ with a reception connection Rx_ASIC, a reception connection ⁇ ⁇ _ ⁇ with a transmission connection Tx_ASIC and a respective clock signal connection CLK of the microcontroller ⁇ and the integrated circuit ASIC are interconnected.
  • connection shown is intended as a serial HIGH- ⁇ keitsmalestelle for example according to DE 10 2013 004 542 AI - as described above - be realized, that is, the integrated circuit ASIC acknowledged each by the microcontroller ⁇ emp ⁇ captured signal was erroneous by the confirmation of a correct reception of ACK or a non-acknowledgment signal NACK, if the over-transmission or not in the integrated circuit ASIC existing address was addressed by the microcontroller ⁇ C.
  • FIG. 2 It is desirable to have an arrangement according to FIG. 2 in which a plurality of integrated circuits ASIC1, ASIC2, ASIC3 connected thereto can be connected to a microcontroller ⁇ C via a high-speed serial interface described above without a communication between the microcontroller .mu.C and one of the integrated circuits ASIC1.
  • ASIC3 although the standard protocol is used and also the interface in the microcontroller ⁇ C is executed by default.
  • the integrated circuits ASIC1 - ASIC3 initially provided with address terminals ADDR0, ADDR1, which can be set to specific potential in order in this way by each different bit combination ⁇ the integrated circuits ASIC1 - ASIC3 ad- to be able to judge.
  • ADDR0, ADDR1 address terminals
  • ADDR1 address terminals
  • FIG. 2 only two address connections ADDRO, ADDR1 are present, so that a total of 4 bit combinations can be implemented and thus a maximum of 4 integrated circuits can be connected to the illustrated interface.
  • a corresponding number of address connections must be provided. The more internal structure of the integrated circuits and the procedure for activating a respective integrated circuit
  • Circuit for communication with the microcontroller will be explained in more detail using the example of only one address connection and thus the possibility of addressing only two integrated circuits with the aid of FIGS. 3-5.
  • Both integrated circuits ASIC1 ⁇ and ASIC2 ⁇ have in addition to their address terminals ADDR a memory or memory area, which for each possible address - in the example shown for two possible addresses a memory section I, II, the physical addresses of the microcontroller ⁇ are known and in which he can write a defined bit combination, which can also consist of only one bit, as a token.
  • the microcontroller ⁇ wishes to activate the first integrated circuit ASIC1 ⁇ , it sends one via the transmission line _
  • a memory section may not only consist of a first address to which the token can be written, but contain further addresses for further information.
  • FIG. 4 shows in the upper part a memory section in which a token in the form of a bit combination of 8 hexadecimal fives is entered, while in the lower part these hexadecimal fives are inverted and a hexadecimal A is entered accordingly. This would mean that the token has been withdrawn and possibly assigned to another integrated circuit. When token withdrawal and deletion of content on the associated token memory address in the memory section can be done in game ⁇ .
  • the process of Tokenvergabe by the microprocessor ⁇ c will be illustrated with reference to the figure 6 with reference to a flow chart.
  • the system should be reset to ⁇ in a step 10 first.
  • the system is initialized.
  • the micro- Controller ⁇ for example, the first integrated circuit ASIC1 ⁇ the token by, as already described, to the microcontroller ⁇ known base address BAI of the first integrated circuit ASIC1 ⁇ a defined bit pattern, for example according to FIG 5, is written.
  • step 50 Memory section of the first integrated circuit ASIC1 ⁇ with an acknowledgment signal ACK responds. As a result, it is activated and in a step 50 can record the communication with the microcontroller yC. This takes place until the first integrated circuit ASIC1 ⁇ the Token is withdrawn again. In the event that the write operation has failed, step 40 returns to step 20 and the token assignment is performed again. FIG. 7 shows how the token is withdrawn again.
  • the first integrated circuit ASIC1 ⁇ is to communicate with the microcontroller ⁇ in accordance with the standard method in step 50 of FIG.
  • a step 200 the token is to be withdrawn from the first integrated circuit ASIC1 ⁇ again, for which purpose in a step 300 the corresponding information is sent from the microcontroller ⁇ to the first integrated circuit ASIC1 ⁇ .
  • the first integrated circuit ASIC1 checks whether the write operation in the memory section containing the token has been successful, for example by inverting the defined bit combination representing the token and, in the case of a positive check result with an acknowledgment signal ACK, responds to the microcontroller ⁇ . In the event that the write has failed, a jump back to step 100 occurs.
  • step 400 none of the integrated circuits connected to the high-speed serial interface is initially active, so that on the one hand a new token is assigned can, but must.
  • This new token assignment takes place with step 500, wherein now in a step 600 the microcontroller ⁇ sends a write command to the base address of the second integrated circuit ASIC2 ⁇ , which is checked by both integrated circuits ASIC1 ASIC2 ⁇ , wherein only the second integrated circuit ASIC2 ⁇ can detect Convention ⁇ mood and responds with a positive review with an ACK signal to the microcontroller if the writing process of the token is successful.
  • step 800 by the activation of the second integrated circuit ASIC2 ⁇ , a standard communication of the microcontroller ⁇ with the second integrated circuit ASIC2 ⁇ instead, until this if the token is withdrawn again to again activate the first integrated circuit ASIC1 ⁇ ,
  • the multi-ASIC operation can be implemented in software. No additional hardware resources are needed (eg chip select signals), so the costs are minimal.
  • the actual HSSL / ZIPWIRE protocol remains unchanged, only the memory area with the token memory sections is introduced. This makes this implementation compatible with all existing and future microcontrollers.

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Abstract

Integrierter Schaltkreis mit zumindest einem Sende-(Tx_ASIC) und zumindest einem Empfangsanschluss (Rx_ASIC) sowie zumindest einem Adressanschluss (ADDR; ADDR0, ADDR1), -mit einem Speicher oder einem Speicherbereich (I, II), der eine Anzahl von Speicherabschnitten (BA1, BA2) aufweist, in die eine Aktivierungsinformation eingeschrieben werden kann, -wobei die Anzahl der Speicherabschnitte (BA1, BA2) gleich der durch den zumindest einen Adressanschluss (ADDR; ADDR0, ADDR1) codierbaren Anzahl an an einem gemeinsamen Bus betreibbaren, aktivierbaren integrierten Schaltkreisen (ASIC1, ASIC2, ASIC3; ASIC1', ASIC2') ist, -mit einer Steuereinheit, die eingerichtet ist, die durch den zumindest einen Adressanschluss (ADDR; ADDR0, ADDR1) kodierte Adresse mit einer am Empfangsanschluss (Rx_ASIC) empfangenen Adresse zu vergleichen und im Falle der Übereinstimmung ein definiertes Bitmuster in den der Adresse zugeordneten Speicherabschnitt (BA1, BA2) zu schreiben und im Falle der Nicht-Übereinstimmung ein Nicht-Bestätigungs-Signal (NACK) am Sendeanschluss (Tx_ASIC) zu unterdrücken, wobei der integrierte Schaltkreis (ASIC1, ASIC2, ASIC3; ASIC1', ASIC2') eingerichtet ist, durch das definierte Bitmuster in dem Speicherabschnitt(BA1, BA2), der der an dem zumindest einen Adressanschluss (ADDR; ADDR0, ADDR1) definierten Adresse korrespondiert, zur Kommunikation mit einem mit dem zumindest einen Sende-(Tx_ASIC) und zumindest einen Empfangsanschluss (Rx_ASIC) über den gemeinsamen Bus verbundenen Mikroprozessor (µC) aktiviert zu werden.

Description

Beschreibung
Integrierter Schaltkreis zum Betreiben an einem Bus und Verfahren zum Betreiben des integrierten Schaltkreises
Eine serielle Hochgeschwindigkeitsschnittstelle (high speed serial link, HSSL) , wie sie in der DE 10 2013 004 542 AI beschrieben ist, ermöglicht es, einen Mikrocontroller und eine Gegenstelle, wie beispielsweise einen anderen Mikrocontroller oder einen weniger leistungsfähigen Baustein wie einen ASIC (applicant specific integrated circuit) , mit wenigen Leitungen zu verbinden und trotzdem eine hohe Datenrate zu erzielen. Diese Schnittstelle ist als bidirektionale Punkt-zu-Punkt- Ver¬ bindung konzipiert, wobei beide Teilnehmer jederzeit Nachrichten senden können. Jede Nachricht wird mit einem Bestätigungssignal - einem sog. „Acknowledqe"-Signal - oder einem
Nicht-Bestätigungssignal - einem sog. „Not-Acknowledge"-Signal - quittiert. Es kann auf verschiedenen priorisierbaren logischen Kanälen gesendet werden. Längere Nachrichten werden in mehrere Nachrichtenpakete aufgeteilt. Dadurch ist es möglich, längere niederpriore Nachrichten zu unterbrechen und höherpriore Nachrichten einzubetten. Durch die logischen Kanäle ist es auch möglich, die „Acknowledqe"- und„Not-Acknowledge"-Signale einer Nachricht zuzuordnen. Das Protokoll erlaubt die Übertragung einer Adresse, so dass vom Sender direkt in Speicherbereiche des Empfängers geschrieben werden kann. Das elektrische Protokoll erlaubt außerdem, die Ausgänge eines einzelnen Busteilnehmers hochohmig zu schalten.
Durch die lediglich vorgesehene Punkt-zu-Punkt-Verbindung kann nur eine Gegenstelle - in Motorsteuergeräten typischerweise ein anwenderspezifischer Baustein (ASIC) - mit dem Mikrocontroller kommunizieren. Dies ist nicht immer von praktischem Nutzen, es wäre aus Gründen der Systempartitionierung vorteilhaft, auch mehrere ASICs an dieser Schnittstelle betreiben zu können. Die Schwierigkeit liegt hierbei jedoch in der Tatsache, dass die Mikrocontroller bereits verfügbar sind und die Schnittstel¬ lenspezifikation nicht geändert werden kann. Es ist daher die Aufgabe der Erfindung, einen integrierten
Schaltkreis (ASIC) und ein Verfahren anzugeben, mit denen ein Betrieb mehrerer Gegenstellen mit einem Mikrocontroller mit einer solchen Hochgeschwindigkeitsschnittstelle an einem Bus möglich ist.
Die Aufgabe wird gelöst durch einen integrierten Baustein nach Anspruch 1 und ein Verfahren nach Anspruch 3. Vorteilhafte Weiterbildungen sind in den Unteransprüchen ausgeführt. Demnach ist der integrierte Schaltkreis mit zumindest einem Sende- und zumindest einem Empfangsanschluss sowie zumindest einem Adressanschluss gebildet und weist einen Speicher oder einen Speicherbereich auf, der eine Anzahl von Speicherabschnitten aufweist, in die eine Aktivierungsinformation ein- geschrieben werden kann. Die Anzahl der Speicherabschnitte ist gleich der durch den zumindest einen Adressanschluss codierbaren Anzahl an an einem gemeinsamen Bus betreibbaren, aktivierbaren integrierten Schaltkreisen. Der integrierte Schaltkreis ist außerdem mit einer Steuereinheit gebildet, die eingerichtet ist, die durch den zumindest einen Adressanschluss kodierte Adresse mit einer am Empfangsanschluss empfangenen Adresse zu ver¬ gleichen und im Falle der Übereinstimmung ein definiertes Bitmuster in den der Adresse zugeordneten Speicherabschnitt zu schreiben und im Falle der Nicht-Übereinstimmung ein
Nicht-Bestätigungs-Signal am Sendeanschluss zu unterdrücken. Der integrierte Schaltkreis ist eingerichtet, durch das de¬ finierte Bitmuster in dem Speicherabschnitt, der der an dem zumindest einen Adressanschluss definierten Adresse korres¬ pondiert, zur Kommunikation mit einem mit dem zumindest einen Sende- und zumindest einen Empfangsanschluss über den ge¬ meinsamen Bus verbundenen Mikroprozessor aktiviert zu werden. Bei dem erfindungsgemäßen Verfahren zur Aktivierung eines integrierten Schaltkreises aus einer Gruppe von zumindest zwei über einen Bus mit einer Mastereinheit verbundenen integrierten Schaltkreisen zur Kommunikation mit der Mastereinheit, wobei der Bus zumindest eine von der Mastereinheit zu den integrierten Schaltkreisen führende Sende- und eine von den integrierten Schaltkreisen zu der Mastereinheit führende Empfangsleitung umfasst und die integrierten Schaltkreise gemäß Anspruch 1 ausgebildet sind, werden folgende Schritte durchgeführt:
die Mastereinheit sendet an die am Bus angeschlossenen inte¬ grierten Schaltkreise ein Signal, das einen Befehl zum Schreiben eines definierten Bitmusters in den Speicherabschnitt enthält, der der an dem zumindest einen Adressanschluss codierten Adresse des für eine Kommunikation ausgewählten integrierten Schalt- kreises korrespondiert,
in jedem integrierten Schaltkreis wird die übersandte Spei¬ cherabschnittadresse mit der an dem zumindest einen Adress¬ anschluss codierten Adresse verglichen und das definierte Bitmuster nur in den entsprechenden Speicherabschnitt ge- schrieben und ein Bestätigungs-Signal an die Mastereinheit gesendet, wenn eine Übereinstimmung festgestellt wird, bei einer Feststellung der Nicht-Übereinstimmung wird kein Nicht-Bestätigungs-Signal von den betroffenen, am Bus ange¬ schlossenen integrierten Schaltkreisen an die Mastereinheit gesendet, und bis zum Empfang eines neuen Befehls zum Schreiben in einen der Speicherabschnitte erfolgt keine weitere Reaktion auf Signale von der Mastereinheit.
Die Logik der an den Bus anzuschließenden integrierten
Schaltkreise wird also dergestalt implementiert, dass der MikroController jederzeit eine spezifikationskonforme
Punkt-zu-Punkt Verbindung sieht. Trotzdem ist es dem Mikro- controller möglich, mit allen an dem Bus angeschlossenen integrierten Schaltkreisen zu kommunizieren, indem er durch die Übergabe eines „Tokens", nämlich des definierten Bitmusters in den passenden Speicherabschnitt, nur den integrierten
Schaltkreis zur Kommunikation aktiviert, der zur Kommunikation vorgesehen ist. „
Da die serielle Hochgeschwindigkeitsschnittstelle in exis¬ tierenden MikroControllern festliegt und nicht zu ändern ist, werden in erfindungsgemäßer Weise die anderen Busteilnehmer, nämlich die integrierten Schaltkreise (ASICs) so entworfen, dass deren Logik einen Bus-Betrieb dieser seriellen Hochgeschwindigkeitsschnittstelle ermöglicht .
Die elektrische Spezifikation und das Protokoll der in den kommerziell erhältlichen MikroControllern realisierten seriellen Hochgeschwindigkeitsschnittstellen verbieten das gleichzeitige Senden mehrerer Busteilnehmer. Im hier beschriebenen System dient der Mikrocontroller als Arbitrierungs- master der einzelnen integrierten Schaltkreise. Er erteilt bzw. entzieht die Sendeerlaubnis. Dazu teilt er jeweils einem anderen Busteilnehmer bzw. integrierten Schaltkreis (ASIC) die Sendeberechtigung - den sog. Token - zu. Hierzu ist ein integrierter Schaltkreis gemäß Anspruch 1 ausgebildet. Der integrierte Schaltkreis mit Token schaltet seine Sendeausgänge und Emp¬ fangseingänge aktiv. Bei allen anderen integrierten Schaltkreisen sind die Sendeausgänge hochohmig und die Empfangs¬ eingänge empfangen zwar jede Nachricht, dies führt jedoch zu keiner Reaktion. Es können prinzipiell beliebig viele Bus¬ teilnehmer angeschlossen werden. Um einen integrierten Schaltkreis auszuwählen, ist in jedem integrierten Schaltkreis ein spezieller Speicherabschnitt der - sog. Token-Speicherabschnitt - zur Aktivierung/Deaktivierung des integrierten Schaltkreises vorgesehen. In diesem Speicherabschnitt legt der Mikrocontroller den sog. Token in Form eines definierten Bitmusters, das auch aus nur einem Bit bestehen kann, ab. Es ist zusätzlich möglich, weitere kommunikations¬ spezifische Parameter im Token- Speicherabschnitt abzulegen. Der integrierte Schaltkreis mit Token ist aktiv und alle anderen integrierten Schaltkreise sind passiv.
Die Basisadresse des Token- Speicherabschnitts wird durch Adresspins am integrierten Schaltkreis festgelegt. Der inte¬ grierte Schaltkreis liest diese durch die Spannungen an den Adresspins festgelegte Bitkombination nach einem RESET ein und legt damit seine Basisadresse fest. Der Mikrocontroller kennt die Basisadressen aller integrierten Schaltkreise. Normalerweise würde ein integrierter Schaltkreis auf einen Schreibversuch auf eine nichtvorhandene Adresse mit einem Nicht-Bestätigungssignal antworten und störte damit die
Tokenvergabe eines solchen Systems. Allen integrierten Schaltkreisen ist deshalb jeder mögliche Token-Speicherabschnitt bekannt, indem ein Speicher oder Speicherbereich im integrierten Schaltkreis für jede mögliche Bitkombination an den Adressanschlüssen einen zugeordneten Speicherabschnitt aufweist. Wird nun in den der Basisadresse, die durch die Bitkombination an den Adressanschlüssen definiert ist, zugehörigen Token- Speicherabschnitt geschrieben, antwortet der integrierte Schaltkreis mit einem Bestätigungssignal. Wird in einen anderen Token-Speicherabschnitt geschrieben, antwortet der integrierte Schaltkreis nicht. Durch dieses Verhalten kann - falls kein integrierter Schaltkreis den Token bereits besitzt - einem integrierten Schaltkreis der Token zugeteilt werden, ohne dass die anderen integrierten Schaltkreise diese Vergabe durch Senden von Nicht-Bestätigungssignalen stören. Der Mikrocontroller kann auf diese Weise durch einfache
Schreibzugriffe auf den der Basisadresse eines integrierten Schaltkreises zugeordneten Speicherabschnitt den Token zu¬ teilen . In einer Weiterbildung der Erfindung erfolgt vor der Aktivierung eines anderen der mit dem gemeinsamen Bus verbundenen integrierten Schaltkreise zunächst eine Deaktivierung des zuvor aktivierten integrierten Schaltkreises durch ein von der Mastereinheit an den aktivierten integrierten Schaltkreis gesendetes Signal, das eine Änderung des Inhalts des mit dem definierten Bitmuster beschriebenen Speicherabschnitts bewirkt. Auf diese Weise wird einem integrierten Schaltkreis der Token wieder entzogen. Dies kann beispielsweise erfolgen, indem eine Invertierung des Speicherabschnittinhalts oder dessen Löschung erfolgt.
Die Erfindung soll nachfolgend anhand von Ausführungsbeispielen mit Hilfe von Figuren näher beschrieben werden. Dabei zeigen
Figur 1 eine Punkt-zu-Punkt-Verbindung eines Mikrocontrollers mit einem integrierten Schaltkreis nach dem Stand der Technik,
Figur 2 eine Anordnung mit drei erfindungsgemäßen integrierten Schaltkreisen an einem mit einem Mikro- controller verbundenen Bus, Figur 3 eine Anordnung mit zwei erfindungsgemäßen integrierten Schaltkreisen an einem mit einem Mikro- controller verbundenen Bus,
Figur 4 eine Prinzipdarstellung eines Speicherbereichs mit
Speicherabschnitten,
Figur 5 einen Speicherabschnitt mit und ohne Token,
Figur 6 ein Ablaufdiagramm eines erfindungsgemäßen Verfahrens zur Tokenvergabe und
Figur 7 ein Ablaufdiagramm eines erfindungsgemäßen Verfahrens zum Tokenentzug und zur Tokenneuvergabe . Figur 1 zeigt eine Punkt-zu-Punkt-Verbindung zwischen einem MikroController μϋ und einem integrierten Schaltkreis ASIC mittels lediglich dreier Leitungen. Dabei sind ein Sendeanschluss Τχ_μΟ mit einem Empfangsanschluss Rx_ASIC, ein Emp- fangsanschluss Ρ Χ_μϋ mit einem Sendeanschluss Tx_ASIC und ein jeweiliger Taktsignalanschluss CLK des Mikrocontrollers μϋ und des integrierten Schaltkreises ASIC miteinander verbunden. Die dargestellte Verbindung soll als serielle Hochgeschwindig¬ keitsschnittstelle beispielsweise gemäß der DE 10 2013 004 542 AI - wie oben beschrieben - realisiert sein, d. h. der integrierte Schaltkreis ASIC quittiert jedes vom MikroController μϋ emp¬ fangene Signal durch die Bestätigung eines korrekten Empfangs ACK oder durch ein Nichtbestätigungssignal NACK, falls die Über- tragung fehlerhaft war oder eine im integrierten Schaltkreis ASIC nicht existente Adresse vom MikroController μC adressiert wurde.
Aus diesem Grund ist es nicht möglich, an dieser bekannten Schnittstelle weitere integrierte Schaltkreise anzuschließen, da bei der Adressierung eines integrierten Schaltkreises durch den MikroController μC alle anderen an der Schnittstelle angeschlossenen integrierten Schaltkreise, die diese Adresse zwangsläufig nicht haben können, mit einem Nichtbestäti¬ gungssignal NACK quittieren und auf diese Weise die Signal- Übertragung stören würden.
Wünschenswert ist eine Anordnung gemäß Figur 2, bei der an einem MikroController μC über eine oben beschriebene serielle Hochgeschwindigkeitsschnittstelle mehrere daran angeschlossene integrierte Schaltkreise ASIC1, ASIC2, ASIC3 angeschlossen werden können, ohne eine Kommunikation zwischen dem Mikro- controller μC und einem der integrierten Schaltkreise ASIC1 - ASIC3 zu stören, obwohl das standardgemäße Protokoll angewandt wird und auch die Schnittstelle im MikroController μC stan- dardgemäß ausgeführt ist. Dies ist wünschenswert, da bei¬ spielsweise bei Anwendungen im Steuergerät eines Kraftfahrzeuges unterschiedliche Lasten wie beispielsweise ein Magnetinjektor INJ, eine Leuchte LEU oder ein Motor MOT mittels der Ausgänge der integrierten Schaltkreise in ASIC1 - ASIC3 angesteuert werden können sollen, wobei die integrierten Schaltkreise ASIC1 - ASIC3 selbst durch den MikroController μC an nur einem Bus betrieben werden können sollen.
In erfindungsgemäßer Weise sind die integrierten Schaltkreise ASIC1 - ASIC3 zunächst mit Adressanschlüssen ADDR0, ADDR1 ausgestattet, die auf bestimmte Potentiale gelegt werden können, um auf diese Weise durch eine jeweils unterschiedliche Bit¬ kombination die integrierten Schaltkreise ASIC1 - ASIC3 ad- ressieren zu können. Im dargestellten Beispiel der Figur 2 sind lediglich zwei Adressanschlüsse ADDRO, ADDR1 vorhanden, so dass insgesamt 4 Bitkombinationen realisierbar sind und somit maximal 4 integrierte Schaltkreise an der dargestellten Schnittstelle angeschlossen werden können. Je nachdem, wie viele integrierte Schaltkreise an einer solchen Schnittstelle betrieben werden sollen, müssen entsprechend viele Adressanschlüsse vorgesehen werden . Der weitere innere Aufbau der integrierten Schaltkreise und das Verfahren zum Aktivieren eines jeweiligen integrierten
Schaltkreis zur Kommunikation mit dem MikroController soll am Beispiel von nur einem Adressanschluss und damit der Möglichkeit der Adressierung von lediglich zwei integrierten Schaltkreisen mit Hilfe der Figuren 3 - 5 näher erläutert werden.
In Figur 3 ist hierzu äquivalent zur Darstellung der Figur 2 die Verbindung eines MikroControllers μc über eine bereits be¬ schriebene serielle Hochleistungsschnittstelle mit zwei in- tegrierten Schaltkreisen ASIC1 λ und ASIC2 λ dargestellt, die in diesem Fall lediglich einen Adressanschluss ADDR aufweisen sollen, die mit unterschiedlichen Spannungspegeln beaufschlagt sind, um deren Basisadressen mit „log. 0" und „log. 1" dar¬ zustellen .
Beide integrierten Schaltkreise ASIC1 λ und ASIC2 λ weisen neben ihren Adressanschlüssen ADDR einen Speicher bzw. Speicherbereich auf, der für jede mögliche Adresse - im dargestellten Beispiel also für zwei mögliche Adressen einen Speicherabschnitt I, II aufweist, deren physikalische Adressen dem MikroController μϋ bekannt sind, und in die er eine definierte Bitkombination, die auch aus nur einem Bit bestehen kann, als Token einschreiben kann.
Im dargestellten Beispiel soll ein erster Speicherabschnitt I der Basisadresse „log. 0" und ein zweiter Speicherabschnitt II der Basisadresse „log. 1" zugeordnet sein. Wenn der MikroController μϋ beispielsweise den ersten integrierten Schaltkreis ASIC1 λ aktivieren möchte, sendet er über die Sendeleitung einen _
y
Schreibbefehl an die Basisadresse BAI, die von beiden integrierten Schaltkreisen ASIC1 ASIC2 λ empfangen wird und mit der Basisadresse an ihrem Adressanschluss ADDR verglichen wird. Nur der erste integrierte Schaltkreis ASIC1 λ stellt eine Über- einstimmung fest und lässt den Schreibvorgang in seinen ersten Speicherabschnitt an der Adresse BAI zu, in die nun der Token eingetragen wird. Er sendet außerdem ein Bestätigungssignal an dem MikroController μϋ . Der zweite integrierte Schaltkreis ASIC2 λ überprüft ebenfalls die übertragene Basisadresse mit derjenigen an seinem Ad¬ ressanschluss ADDR und stellt eine Nichtübereinstimmung fest. In erfindungsgemäßer Weise wird er in diesem Fall jedoch kein Nichtbestätigungssignal an den MikroController μϋ senden, und auf diese Weise den Informationsfluss zwischen dem Mikrocon- troller μϋ und dem ersten integrierten Schaltkreis ASIC1 λ stören, sondern seinen Sendeausgang hochohmig schalten und im Folgenden lediglich den Datenverkehr an seinem Empfangseingang überwachen. Wie in der Figur 4 dargestellt ist, kann ein Speicherabschnitt nicht nur aus einer ersten Adresse bestehen, an die der Token geschrieben werden kann, sondern weitere Adressen für weitere Informationen enthalten.
In der Figur 4 ist im oberen Teil ein Speicherabschnitt dar- gestellt, in der ein Token in Form einer Bitkombination von 8 hexadezimalen Fünfen eingetragen ist, während im unteren Teil diese hexadezimalen Fünfen invertiert sind und entsprechend ein hexadezimales A eingetragen ist. Dies würde bedeuten, dass der Token wieder entzogen wurde und ggf. einem anderen integrierten Schaltkreis zugeteilt wurde. Beim Tokenentzug kann bei¬ spielsweise auch eine Löschung des Inhalts an der dem Token zugeordneten Speicheradresse im Speicherabschnitt erfolgen.
Der Vorgang der Tokenvergabe durch den Mikroprozessor μc soll mit Hilfe der Figur 6 anhand eines Ablaufdiagramms verdeutlicht werden. So soll in einem Schritt 10 zunächst das System zu¬ rückgesetzt werden. Anschließend wird in einem Schritt 20 das System initialisiert. In einem Schritt 30 teilt der Mikro- Controller μϋ beispielsweise den ersten integrierten Schaltkreis ASIC1 λ den Token zu, indem, wie bereits beschrieben wurde, an die dem MikroController μϋ bekannte Basisadresse BAI des ersten integrierten Schaltkreises ASIC1 λ ein definiertes Bitmuster, beispielsweise gemäß der Figur 5, eingeschrieben wird. In einem Schritt 40 überprüfen die an der seriellen Hochgeschwindig¬ keitsschnittstelle angeordneten integrierten Schaltkreise, ob die angesprochene Basisadresse mit ihrer am Adresseingang ADDR eingestellten Adresse übereinstimmt, wobei bei einer Über- einstimmung und einem erfolgreichen Tokeneintrag in dem
Speicherabschnitt der erste integrierte Schaltkreis ASIC1 λ mit einem Bestätigungssignal ACK antwortet. Als Folge davon ist er aktiviert und kann in einem Schritt 50 die Kommunikation mit dem MikroController yC aufnehmen. Dies erfolgt solange, bis dem ersten integrierten Schaltkreis ASIC1 λ der Token wieder entzogen wird. Für den Fall, dass der Schreibvorgang misslungen ist, wird von dem Schritt 40 wieder auf den Schritt 20 zurückgesprungen und die Tokenvergabe erneut durchgeführt. In der Figur 7 ist dargestellt, wie der Token wieder entzogen wird. In einem Schritt 100 soll der erste integrierte Schaltkreis ASIC1 λ wie zuvor im Schritt 50 der Figur 6 standardgemäß mit dem MikroController μϋ kommunizieren. In einem Schritt 200 soll der Token dem ersten integrierten Schaltkreis ASIC1 λ wieder entzogen werden, wozu in einem Schritt 300 die entsprechende Information vom MikroController μϋ an den ersten integrierten Schaltkreis ASIC1 λ gesendet wird. In einem Schritt 400 überprüft der erste integrierte Schaltkreis ASIC1 ob der Schreibvorgang in den den Token enthaltenen Speicherabschnitt beispielsweise durch In- vertieren der den Token darstellenden definierten Bitkombination erfolgreich war und antwortet bei einem positiven Überprüfungsergebnis mit einem Bestätigungssignal ACK an den Mikro- controller μϋ . Für den Fall, dass der Schreibvorgang misslungen ist, erfolgt ein Sprung zurück zum Schritt 100.
Nach dem Schritt 400 ist zunächst keiner der an die serielle Hochgeschwindigkeitsschnittstelle angeschlossenen integrierten Schaltkreise aktiv, so dass einerseits ein neuer Token vergeben werden kann, allerdings auch muss. Mit dem Schritt 500 erfolgt diese neue Tokenvergabe, wobei in einem Schritt 600 nunmehr der MikroController μϋ einen Schreibbefehl an die Basisadresse der zweiten integrierten Schaltkreises ASIC2 λ sendet, was von beiden integrierten Schaltkreisen ASIC1 ASIC2 λ überprüft wird, wobei nur der zweite integrierte Schaltkreis ASIC2 λ eine Überein¬ stimmung feststellen kann und bei positiver Überprüfung mit einem Bestätigungssignal ACK an den MikroController antwortet, falls der Schreibvorgang des Tokens gelungen ist.
Sollte der Schreibvorgang misslungen sein, wird entsprechend der Figur 6 zum Schritt 600 zurückgesprungen. Anschließend findet in einem Schritt 800 durch die Aktivierung des zweiten integrierten Schaltkreises ASIC2 λ eine standardgemäße Kommunikation des MikroControllers μϋ mit dem zweiten integrierten Schaltkreis ASIC2 λ statt, bis diesem ggf. der Token wieder entzogen wird, um erneut den ersten integrierten Schaltkreis ASIC1 λ zu aktivieren.
Bei der beschriebenen erfindungsgemäßen Auslegung der ASICs kann der Multi-ASIC-Betrieb in Software realisiert werden. Es werden keinerlei zusätzliche Hardwareressourcen (z. B. Chip Select Signale) benötigt, die Kosten sind somit minimal . Das eigentliche HSSL/ZIPWIRE Protokoll bleibt unverändert, es wird lediglich der Speicherbereich mit den Tokenspeicherabschnitten eingeführt. Dadurch ist diese Realisierung zu allen existierenden und künftigen MikroControllern kompatibel.

Claims

Patentansprüche
1. Integrierter Schaltkreis mit zumindest einem Sende- (Tx_ASIC) und zumindest einem Empfangsanschluss (Rx_ASIC) sowie zumindest einem Adressanschluss (ADDR; ADDRO, ADDR1),
- mit einem Speicher oder einem Speicherbereich (I, II) , der eine Anzahl von Speicherabschnitten (BAI, BA2) aufweist, in die eine Aktivierungsinformation eingeschrieben werden kann,
- wobei die Anzahl der Speicherabschnitte (BAI, BA2) gleich der durch den zumindest einen Adressanschluss (ADDR; ADDRO, ADDR1) codierbaren Anzahl an an einem gemeinsamen Bus betreibbaren, aktivierbaren integrierten Schaltkreisen (ASIC1, ASIC2, ASIC3; ASIC1\ ASIC2X) ist,
- mit einer Steuereinheit, die eingerichtet ist, die durch den zumindest einen Adressanschluss (ADDR; ADDRO, ADDR1) kodierte
Adresse mit einer am Empfangsanschluss (Rx_ASIC) empfangenen Adresse zu vergleichen und im Falle der Übereinstimmung ein definiertes Bitmuster in den der Adresse zugeordneten Speicherabschnitt (BAI, BA2) zu schreiben und im Falle der
Nicht-Übereinstimmung ein Nicht-Bestätigungs-Signal (NACK) am Sendeanschluss (Tx_ASIC) zu unterdrücken,
wobei der integrierte Schaltkreis (ASIC1, ASIC2, ASIC3; ASIC1 ASIC2X) eingerichtet ist, durch das definierte Bitmuster in dem Speicherabschnitt (BAI , BA2), der der an dem zumindest einen Adressanschluss (ADDR; ADDRO, ADDR1) definierten Adresse korrespondiert, zur Kommunikation mit einem mit dem zumindest einen Sende- (Tx_ASIC) und zumindest einen Empfangsanschluss (Rx_ASIC) über den gemeinsamen Bus verbundenen Mikroprozessor (yC) aktiviert zu werden.
2. Integrierter Schaltkreis nach Anspruch 1, der eingerichtet ist, im Falle der Nicht-Übereinstimmung der durch den zumindest einen Adressanschluss (ADDR; ADDRO, ADDR1) kodierten Adresse mit der am Empfangsanschluss (Rx_ASIC) empfangenen Adresse den Sendeanschluss (Tx_ASIC) hochohmig zu schalten.
3. Verfahren zur Aktivierung eines integrierten Schaltkreises aus einer Gruppe von zumindest zwei über einen Bus mit einer Mastereinheit (yC) verbundenen integrierten Schaltkreisen (ASICl, ASIC2, ASIC3; ASICl ASIC2X) zur Kommunikation mit der Mastereinheit (yC) , wobei der Bus zumindest eine von der Mastereinheit (yC) zu den integrierten Schaltkreisen (ASICl, ASIC2, ASIC3; ASICl ASIC2X) führende Sende- und eine von den integrierten Schaltkreisen (ASICl, ASIC2, ASIC3; ASICl ASIC2X) zu der Mastereinheit (yC) führende Empfangsleitung umfasst, wobei die integrierten Schaltkreise (ASICl, ASIC2, ASIC3;
ASICl ASIC2X) gemäß Anspruch 1 ausgebildet sind,
- bei dem die Mastereinheit (yC) an die am Bus angeschlossenen integrierten Schaltkreise (ASICl, ASIC2, ASIC3; ASICl
ASIC2 λ) ein Signal sendet, das einen Befehl zum Schreiben eines definierten Bitmusters in den Speicherabschnitt (BAI, BA2) enthält, der der an dem zumindest einen Adressanschluss (ADDR; ADDRO, ADDR1) codierten Adresse des für eine Kommunikation ausgewählten integrierten Schaltkreises (ASICl, ASIC2, ASIC3; ASICl ASIC2X) korrespondiert,
- bei dem in j edem integrierten Schaltkreis (ASICl, ASIC2, ASIC3; ASICl ASIC2X) die übersandte Speicherabschnittadresse mit der an dem zumindest einen Adressanschluss (ADDR; ADDRO, ADDR1) codierten Adresse verglichen wird und das definierte Bitmuster nur in den entsprechenden Speicherabschnitt (BAI, BA2) geschrieben und ein Bestätigungs-Signal (ACK) an die Mastereinheit (yC) gesendet wird, wenn eine Übereinstimmung festgestellt wird,
- bei dem bei einer Feststellung der Nicht-Übereinstimmung kein Nicht-Bestätigungs-Signal (NACK) von den betroffenen am Bus angeschlossenen integrierten Schaltkreisen (ASICl, ASIC2, ASIC3; ASICl ASIC2X) an die Mastereinheit (yC) gesendet wird und bis zum Empfang eines neuen Befehls zum Schreiben in einen der Speicherabschnitte (BAI, BA2) keine weitere Reaktion auf Signale von der Mastereinheit (yC) erfolgt.
4. Verfahren nach Anspruch 3, bei dem bei einer Feststellung der Nicht-Übereinstimmung der Sendeanschluss (Tx_ASIC) hochohmig geschaltet wird.
5. Verfahren nach einem der Ansprüche 3 oder 4, bei dem vor der Aktivierung eines anderen der mit dem gemeinsamen Bus verbundenen integrierten Schaltkreise (ASIC1, ASIC2, ASIC3; ASIC1\ ASIC2X) zunächst eine Deaktivierung des zuvor aktivierten integrierten Schaltkreises (ASIC1, ASIC2, ASIC3; ASIC1\ ASIC2X) durch ein von der Mastereinheit (yC) an den aktivierten integrierten
Schaltkreis (ASIC1, ASIC2, ASIC3; ASIC1\ ASIC2X) gesendetes Signal, das eine Änderung des Inhalts des mit dem definierten Bitmuster beschriebenen Speicherabschnitts bewirkt (BAI, BA2 ) , erfolgt.
6. Verfahren nach Anspruch 5, bei dem die Änderung des Inhalts des mit dem definierten Bitmuster beschriebenen Speicherabschnitts (BAI, BA2) durch eine Invertierung des Inhalts erfolgt.
7. Verfahren nach Anspruch 5, bei dem die Änderung des Inhalts des mit dem definierten Bitmuster beschriebenen Speicherabschnitts (BAI, BA2) durch ein Löschen des Inhalts erfolgt.
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