WO2017010127A1 - 情報処理装置、方法及びプログラム - Google Patents

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mpus
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures

Definitions

  • Embodiments described herein relate generally to an information processing apparatus, method, and program.
  • an intelligent input / output device that is accessed by a plurality of master MPUs via a shared memory when performing control is known.
  • this intelligent input / output device sharing for transferring input / output data between one or a plurality of master MPUs that respectively process the input / output data corresponding to the controlled device and the master MPU of the host control device.
  • a memory, and a circuit for connecting the master MPU for processing input / output data and the master MPU of the host controller to the shared memory are provided.
  • An object of the present invention is to provide an information processing apparatus, method, and program capable of transferring data without reducing the speed.
  • the information processing apparatus is an information processing apparatus that controls access to the shared memory of n (n: integer greater than or equal to 2) MPUs. Then, the control unit analyzes the access pattern for the shared memory based on the access request to the shared memory received in parallel from the n MPUs in the same access phase, and accepts them in the order based on the analyzed access pattern.
  • the m access requests (m: natural number less than n) are sequentially processed in the access phase.
  • FIG. 1 is a schematic configuration block diagram of a process control system 10 having an information processing apparatus according to an embodiment.
  • FIG. 2 is a schematic configuration block diagram of the host controller 11 and the intelligent input / output device 12.
  • FIG. 3 is a processing timing chart illustrating an example in which the master input / output device performs data read processing in the T2 phase by the master MPU 11A and the master MPU 23-1.
  • FIG. 4 is a processing timing chart as an example of the case where the master input / output device performs data write processing in the master MPU 11A and the master MPU 23-1 in the T2 phase.
  • FIG. 5 is an explanatory diagram of an access pattern analysis table.
  • FIG. 6 is a process flowchart of the intelligent input / output device 12.
  • FIG. 1 is a schematic configuration block diagram of a process control system 10 having an information processing apparatus according to an embodiment.
  • the process control system 10 includes a host controller 11 that performs overall control of the entire process control system 10, an intelligent input / output device 12 that performs input / output control under the control of the host controller 11, and input / output interfaces I11 to I1n.
  • the interface unit 13 includes interface units I21 to I2n and controlled devices DEV1 to DEVn connected to the interface unit 13 via the communication network 14, respectively.
  • controlled devices DEV1 to DEVn include not only controlled devices such as motors and valves, but also sensor units that sense various states (current, voltage, temperature, flow rate, pressure, etc.).
  • the read address / write address in the shared memory 21 is allocated in advance for each controlled device DEV1 to DEVn, and the access order is also cyclically specified in advance, so that the same controlled It is assumed that the read address or the write address is not designated redundantly for the devices DEV1 to DEVn.
  • FIG. 2 is a schematic configuration block diagram of the host controller 11 and the intelligent input / output device 12.
  • the host controller 11 controls the entire host controller 11 and also has a clock terminal CLK, a ready terminal RDY to which the first ready signal RDY1 is input, a chip select terminal CS, an address terminal ADR, a read terminal RD, and a write terminal.
  • a master MPU 11A having a WT and a data terminal DATA is provided.
  • the intelligent input / output device 12 includes a shared memory 21 that stores input / output data, a control unit (hereinafter referred to as an arbitration control circuit 22) that performs adjustment when the access of the master MPU to the shared memory 21 competes, And master MPUs 23-1 to 23-n that perform control for inputting / outputting data to / from the device DEV1.
  • a control unit hereinafter referred to as an arbitration control circuit 22
  • master MPUs 23-1 to 23-n that perform control for inputting / outputting data to / from the device DEV1.
  • the arbitration control circuit 22 temporarily latches access data to the shared memory 21 from the master MPU 11A of the host controller 11 and the shared memory 21 from the master MPUs 23-1 to 23-n. Based on the second access temporary latch processing unit 32 that temporarily latches the access data, the access data latched in the first access temporary latch processing unit 31 and the access data latched in the second access temporary latch processing unit 32 And an access pattern analysis unit 33 that analyzes an access pattern for the shared memory 21.
  • the arbitration control circuit 22 determines the address data stored in the first access temporary latch processing unit 31 or the second access temporary based on the analysis result of the access pattern analysis unit 33.
  • An address switching processing unit 34 for switching to the stored address data of the latch processing unit 32 and a command output process for outputting a write command, a read command or a chip select command of the shared memory 21 based on the analysis result of the access pattern analysis unit 33
  • a data switching processing unit 36 for switching the data input destination master MPU or the output destination master MPU based on the analysis result of the access pattern analysis unit 33.
  • the master MPU 23-1 includes a clock terminal CLK, a ready terminal RDY to which a second ready signal RDY2 is input, a chip select terminal CS, an address terminal ADR, a read terminal RD, a write terminal WT, and a data terminal DATA. Yes.
  • the access pattern of the intelligent input / output device 12 includes T1 phase to T3 phase, which are three access phases that are continuous in time.
  • FIG. 3 is a processing timing chart illustrating an example in which the master input / output device performs data read processing in the T2 phase by the master MPU 11A and the master MPU 23-1.
  • FIG. 4 is a process timing chart illustrating an example in which the master MPU 11A and the master MPU 23-1 each perform data write processing in the intelligent input / output device in the T2 phase.
  • the T1 phase to the T3 phase each include a first subphase A0 to a third subphase A2 that are three subphases arranged in time series. Then, the access pattern is analyzed in the first subphase A0, the shared memory access process corresponding to one master MPU is performed in the second subphase A1, and the shared memory access corresponding to the other master MPU is performed in the third subphase A2. Processing is to be done.
  • the subphase includes at least a number of subphases corresponding to the master MPUs that can simultaneously access the shared memory 21 in parallel. It is assumed that a phase (two in this embodiment) is provided.
  • FIG. 5 is an explanatory diagram of an access pattern analysis table.
  • FIG. 5 shows a case where an access pattern is analyzed in the T2 phase.
  • the access pattern analysis unit 33 is in the state of the chip select terminal CS, the read terminal RD, and the write terminal WT of the master MPU 11A and the master MPU 23-1 (in the case of positive logic [high active], “1” in FIG. 3).
  • the access pattern is analyzed according to the combination of “H” level shown or “L” level shown by “0” in FIG.
  • the chip select terminal CS "L”
  • the read terminal RD "H”
  • the chip select terminal CS "L”
  • the read terminal RD "H”
  • the chip select terminal CS "L”
  • the read terminal RD "L”
  • the master MPU 11A reads data from the shared memory 21 and the master MPU 23-1 does nothing to the shared memory 21.
  • the chip select terminal CS “H”
  • the read terminal RD “H”
  • the chip select terminal CS “L”
  • the read terminal RD “H”
  • the master MPU 23-1 reads data from the shared memory 21 and the master MPU 11 A does nothing to the shared memory 21.
  • the chip select terminal CS "L”
  • the read terminal RD "L”
  • the chip select terminal CS “H”
  • the read terminal RD “H”
  • the chip select terminal CS “L”
  • the read terminal RD “H”
  • the chip select terminal CS "L”
  • the read terminal RD "H”
  • the chip select terminal CS “H”
  • the read terminal RD “H”
  • the access pattern analysis unit 33 analyzes the access pattern based on the combination of the states of the chip select terminal CS, the read terminal RD, and the write terminal WT of the master MPU 11A and the master MPU 23-1 (step S12). Subsequently, the access pattern analysis unit 33 determines whether the analyzed access pattern is an access pattern No. in which both the master MPU 11A and the master MPU 23-1 read data from the shared memory 21. It is determined whether or not 1 (step S13).
  • the analyzed access pattern is the access pattern No. If it is 1 (step S13; Yes), the access pattern analysis unit 33 controls the address switching processing unit 34 in the second subphase A1 of the T2 phase (indicated by T2_A1 in FIG. 4), and the address bus Is switched to the master MPU 11A side (step S14).
  • the access pattern analysis unit 33 issues (outputs) a shared memory read command corresponding to the master MPU 11A as the shared memory command output process (step S15).
  • the first access temporary latch processing unit 31 reads and latches data corresponding to the read address from the shared memory 21 (step S16).
  • the access pattern analysis unit 33 controls the address switching processing unit 34 to switch the address bus to the master MPU 23-1 side (step S17).
  • the access pattern analysis unit 33 issues (outputs) a shared memory read command corresponding to the master MPU 23-1 as the shared memory command output process (step S18).
  • the second access temporary latch processing unit 32 reads and latches data corresponding to the read address from the shared memory 21 (step S19).
  • the master MPU 11A reads the data to be read from the first access temporary latch processing unit 31, and the master MPU 23-1 reads the data to be read from the second access temporary latch processing unit 32 and performs the processing in the T2 phase.
  • the process ends (step S20).
  • the arbitration control circuit 22 sets the first ready signal RDY1 to the “H” level from the T1 phase to the T3 phase as shown in FIG. 3 in order to allow the master MPU 11A to access the shared memory 21. Similarly, the arbitration control circuit 22 sets the second ready signal RDY2 to the “H” level from the T1 phase to the T3 phase as shown in FIG. 3 in order to allow the master MPU 23-1 to access the shared memory 21.
  • the master MPU 11A recognizes that the master MPU 11A is allowed to access the shared memory 21 based on the first ready signal RDY1, and from the address terminal ADR over the T1 phase to T3 phase as shown in FIG.
  • the read address 110 of the shared memory is output.
  • the master MPU 23-1 recognizes that the master MPU 23-1 is permitted to access the shared memory 21 based on the second ready signal RDY2, and, as shown in FIG. 3, the address over the T1 phase to T3 phase.
  • the read address 210 of the shared memory is output from the terminal ADR.
  • the master MPU 23-1 sets the read signal R to the “L” level during the T2 phase in order to notify the arbitration control circuit 22 that the read preparation is completed.
  • the first access temporary latch processing unit 31 of the arbitration control circuit 22 receives the address data 110 output from the address terminal ADR of the master MPU 11A in the first subphase A0 of T2 phase (indicated by T2_A0 in FIG. 6). Latch.
  • the second access temporary latch processing unit 32 of the arbitration control circuit 22 latches the address data 210 output from the address terminal ADR of the master MPU 23-1.
  • the access pattern analysis unit 33 analyzes the access pattern based on the combination of the states of the chip select terminal CS, the read terminal RD, and the write terminal WT of the master MPU 11A and the master MPU 23-1.
  • the access pattern analysis unit 33 controls the address switching processing unit 34 to switch the address bus and data bus to the master MPU 11A side.
  • the access pattern analysis unit 33 issues (outputs) a shared memory read command corresponding to the master MPU 11A as the shared memory command output process (step S15).
  • the first access temporary latch processing unit 31 reads and latches the read data 112 corresponding to the read address 111 from the shared memory 21, and outputs the read data 112 to the data bus.
  • the read latch data 113 is output to the data bus of the master MPU 11A in the second subphase A1 to the third subphase A2 (indicated by T2_A1 to T2_A2 in FIG. 6) of the T2 phase.
  • the read latch data 113 is output to the data bus of the master MPU 11A for a period longer than the period of the predetermined data read setup time DRS with respect to the end time of the T2 phase that is the data read timing 114 of the master MPU 11A. Continue to be done. As a result, the master MPU 11A can reliably fetch the read latch data 113.
  • the access pattern analysis unit 33 controls the address switching processing unit 34 in the third subphase A2 of the T2 phase (indicated by T2_A2 in FIG. 6) to switch the address bus and data bus to the master MPU 23-1 side. .
  • the access pattern analysis unit 33 issues (outputs) a shared memory read command corresponding to the master MPU 23-1 as a shared memory command output process.
  • the second access temporary latch processing unit 32 reads the read data 212 corresponding to the read address 211 from the shared memory 21, latches it, and outputs the read data 212 to the data bus.
  • the read latch data 213 is output to the data bus of the master MPU 23-1 in the third subphase A2 of the T2 phase (indicated by T2_A1 to T2_A2 in FIG. 6).
  • the master MPU 23-1 has the data bus read from the data bus of the master MPU 23-1 for a period longer than the predetermined data read setup time DRS with respect to the end time of the T 2 phase as the data read timing 214 of the master MPU 23-1.
  • the latch data 213 continues to be output.
  • the master MPU 23-1 can reliably fetch the read latch data 213.
  • the access pattern analysis unit 33 determines that the analyzed access pattern is an access pattern No. in which both the master MPU 11A and the master MPU 23-1 write data to the shared memory 21. It is determined whether or not 2 (step S21).
  • step S21 the analyzed access pattern is an access pattern No. 2 (step S21; Yes), the access pattern analysis unit 33 controls the address switching processing unit 34 in the second subphase A1 of the T2 phase to switch the address bus and the data bus to the master MPU 11A side. (Step S22).
  • the access pattern analysis unit 33 issues (outputs) the shared memory write command corresponding to the master MPU 11A to the shared memory 21 as the shared memory command output process (step S23).
  • the first access temporary latch processing unit 31 writes the data of the master MPU 11A in the area corresponding to the write address of the shared memory 21 (step S24).
  • the access pattern analysis unit 33 controls the address switching processing unit 34 to switch the address bus and the data bus to the master MPU 23-12 side (step S25).
  • the access pattern analysis unit 33 issues (outputs) a shared memory write command corresponding to the master MPU 23-1 to the shared memory 21 as a shared memory command output process (step S26).
  • the second access temporary latch processing unit 32 writes the data of the master MPU 23-1 in the area corresponding to the write address of the shared memory 21 (step S27).
  • the arbitration control circuit 22 sets the first ready signal RDY1 to the “H” level from the T1 phase to the T3 phase as shown in FIG. 4 in order to allow the master MPU 11A to access the shared memory 21. Similarly, the arbitration control circuit 22 sets the second ready signal RDY2 to the “H” level from the T1 phase to the T3 phase as shown in FIG. 4 in order to allow the master MPU 23-1 to access the shared memory 21.
  • the master MPU 11A grasps that the master MPU 11A is permitted to access the shared memory 21 based on the first ready signal RDY1, and from the address terminal ADR over the T1 phase to T3 phase as shown in FIG.
  • the shared memory write address 120 is output.
  • the master MPU 11A sets the write signal W to the “L” level during the period of the T2 phase in order to notify the arbitration control circuit 22 that the preparation for writing has been completed.
  • the master MPU 23-1 recognizes that the master MPU 23-1 is permitted to access the shared memory 21 based on the second ready signal RDY2, and performs addressing from the T1 phase to the T3 phase as shown in FIG.
  • the shared memory write address 220 is output from the terminal ADR.
  • the master MPU 23-1 sets the write signal W to the “L” level during the period of the T2 phase in order to notify the arbitration control circuit 22 that the write preparation has been completed.
  • the first access temporary latch processing unit 31 of the arbitration control circuit 22 receives the address data 120 output from the address terminal ADR of the master MPU 11A in the first subphase A0 of the T2 phase (indicated by T2_A0 in FIG. 6). Latch.
  • the second access temporary latch processing unit 32 of the arbitration control circuit 22 latches the address data 220 output from the address terminal ADR of the master MPU 23-1.
  • the access pattern analysis unit 33 analyzes the access pattern based on the combination of the states of the chip select terminal CS, the read terminal RD, and the write terminal WT of the master MPU 11A and the master MPU 23-1.
  • the access pattern analysis unit 33 controls the address switching processing unit 34 to switch the address bus and data bus to the master MPU 11A side.
  • the access pattern analysis unit 33 issues (outputs) a shared memory write command corresponding to the master MPU 11A as the shared memory command output process.
  • the first access temporary latch processing unit 31 outputs the write address 120 and the corresponding write data 122 to the shared memory 21 as the write address 121 and the write data 123.
  • the write signal W of the shared memory 21 becomes “L” level, and the write data is written in the area corresponding to the write address 121 in the second sub-phase A1 of the T2 phase (indicated by T2_A1 in FIG. 6). 123 is written.
  • the access pattern analysis unit 33 controls the address switching processing unit 34 in the third subphase A2 of the T2 phase (indicated by T2_A2 in FIG. 6) to switch the address bus and the data bus to the master MPU 23-1 side. .
  • the access pattern analysis unit 33 issues (outputs) a shared memory write command corresponding to the master MPU 23-1 as a shared memory command output process.
  • the second access temporary latch processing unit 32 outputs the write address 220 and the corresponding write data 222 to the shared memory 21 as the write address 221 and the write data 223.
  • the write signal W of the shared memory 21 becomes “L” level, and write data is written to the area corresponding to the write address 221 in the third sub-phase A2 of the T2 phase (indicated by T2_A2 in FIG. 6). 223 is written.
  • the analyzed access pattern is the access pattern No. If it is not 2 (step S21; No), the access pattern analysis unit 33 reads the analyzed access pattern from the shared memory 21 by the master MPU 11A and the master MPU 23-1 writes the data to the shared memory 21. When the access pattern No. 3 is discriminated (step S31).
  • the analyzed access pattern is the access pattern No. If it is 3 (step S31; Yes), the access pattern analysis unit 33 controls the address switching processing unit 34 in the second subphase A1 of the T2 phase to switch the address bus and data bus to the master MPU 11A side. (Step S32).
  • the access pattern analysis unit 33 controls the address switching processing unit 34 in the third sub-phase A2 of the T2 phase, and transfers the address bus and data bus to the second access temporary latch processing unit 32 on the master MPU 23-1 side. Switching (step S35).
  • step S41 the analyzed access pattern is an access pattern No. 4 (step S41; Yes), the access pattern analysis unit 33 controls the address switching processing unit 34 in the second subphase A1 of the T2 phase, and transfers the address bus and data bus to the master MPU 23-1 side. (Step S42).
  • the access pattern analysis unit 33 issues (outputs) a shared memory read command corresponding to the master MPU 23-1 as the shared memory command output process (step S43).
  • the second access temporary latch processing unit 32 reads and latches data corresponding to the read address from the shared memory 21 (step S44).
  • the access pattern analysis unit 33 issues (outputs) a shared memory write command corresponding to the master MPU 11A to the shared memory 21 (step S46).
  • the first access temporary latch processing unit 31 writes the data of the master MPU 11A in the area corresponding to the write address of the shared memory 21 (step S47).
  • the master MPU 11A reads the data to be read from the second access temporary latch processing unit 32 and ends the process in the T2 phase (step S48).
  • step S41 the analyzed access pattern is an access pattern No. If it is not 4 (step S41; No), the access pattern analysis unit 33 reads the access pattern analyzed by the master MPU 11A from the shared memory 21, and the master MPU 23-1 does nothing to the shared memory 21. When the access pattern No. Whether it is 5 or not is discriminated (step S51).
  • the analyzed access pattern is the access pattern No. If it is 5 (step S51; Yes), the access pattern analysis unit 33 controls the address switching processing unit 34 in the second subphase A1 of the T2 phase to switch the address bus and data bus to the master MPU 11A side. (Step S52).
  • the access pattern analysis unit 33 issues (outputs) a shared memory read command corresponding to the master MPU 11A as the shared memory command output process (step S53).
  • the first access temporary latch processing unit 31 reads and latches data corresponding to the read address from the shared memory 21 (step S54).
  • the master MPU 11A reads the data to be read from the first access temporary latch processing unit 31, and ends the process in the T2 phase (step S55).
  • the analyzed access pattern is the access pattern No. If it is not 5 (step S51; No), the access pattern analysis unit 33 reads the access pattern analyzed by the master MPU 23-1 from the shared memory 21, and the master MPU 11A does nothing to the shared memory 21. When the access pattern No. 6 is discriminated (step S61).
  • step S61 the analyzed access pattern is an access pattern No. 6 (step S61; Yes), the access pattern analysis unit 33 controls the address switching processing unit 34 in the second subphase A1 of the T2 phase, and transfers the address bus and data bus to the master MPU 23-1 side. (Step S62).
  • the access pattern analysis unit 33 issues (outputs) a shared memory read command corresponding to the master MPU 23-1 as the shared memory command output process (step S63).
  • the second access temporary latch processing unit 32 reads and latches data corresponding to the read address from the shared memory 21 (step S64).
  • the master MPU 23-1 reads the data to be read from the second access temporary latch processing unit 32 and ends the process in the T2 phase (step S65).
  • step S61 the analyzed access pattern is an access pattern No. If it is not 6 (step S61; No), the access pattern analysis unit 33 writes the analyzed access pattern into the shared memory 21 by the master MPU 11A, and the master MPU 23-1 Access pattern no. 7 is discriminated (step S71).
  • step S71 the analyzed access pattern is the access pattern No. If it is 7 (step S71; Yes), the access pattern analysis unit 33 controls the address switching processing unit 34 in the second subphase A1 of the T2 phase to switch the address bus and data bus to the master MPU 11A side. (Step S72).
  • the access pattern analysis unit 33 issues (outputs) the shared memory write command corresponding to the master MPU 11A to the shared memory 21 as the shared memory command output process (step S73).
  • the first access temporary latch processing unit 31 writes the data of the master MPU 11A in the area corresponding to the write address of the shared memory 21, and ends the process in the T2 phase (step S74).
  • the access pattern analysis unit 33 issues (outputs) the shared memory write command corresponding to the master MPU 23-1 to the shared memory 21 as the shared memory command output process (step S83).
  • the second access temporary latch processing unit 32 writes the data of the master MPU 23-1 in the area corresponding to the write address of the shared memory 21, and ends the process in the T2 phase (step S84).
  • the program executed by the information processing apparatus of the present embodiment is a file in an installable format or an executable format and is a computer such as a CD-ROM, a flexible disk (FD), a CD-R, a DVD (Digital Versatile Disk). It is recorded on a readable recording medium and provided.

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Abstract

実施形態の情報処理装置は、ｎ個（ｎ：２以上の整数）のＭＰＵの共有メモリへのアクセスを制御する情報処理装置である。そして、制御部は、同一のアクセスフェーズにおいて、ｎ個のＭＰＵから並行して受け付けた共有メモリへのアクセス要求に基づいて、共有メモリに対するアクセスパターンを解析し、解析したアクセスパターンに基づく順番で受け付けたｍ個（ｍ：ｎ以下の自然数）のアクセス要求をアクセスフェーズ内で順次処理するので、インテリジェント入出力装置の共有メモリを介して入出力データの受け渡しを行うマスタＭＰＵの個数が多くなっても、各マスタＭＰＵの実効的な処理速度を低下することなくデータの受け渡しを行える。

Description

情報処理装置、方法及びプログラム
　本発明の実施形態は、情報処理装置、方法及びプログラムに関する。
　例えば、プロセス制御に適用されるシステムにおいては、制御を行うに際し、共有メモリを介して複数のマスタＭＰＵがアクセスを行うインテリジェント入出力装置が知られている。
　このインテリジェント入出力装置においては、被制御装置に対応する入出力データの処理をそれぞれ行う一又は複数のマスタＭＰＵと、上位制御装置のマスタＭＰＵとの間で入出力データの受け渡しを行うための共有メモリと、入出力データの処理を行うマスタＭＰＵ及び上位制御装置のマスタＭＰＵを共有メモリに接続する回路と、を備えている。
特開２０００－２０４９１号公報
　上記従来のインテリジェント入出力装置においては、共有メモリに対し同時に複数のマスタＭＰＵがアクセスを行った場合、一つのマスタＭＰＵが処理を完了するまで、他の一又は複数のマスタＭＰＵにアクセスを待たせる必要があった。
　このため、処理を待たされるマスタＭＰＵの実効的な処理速度が低下してしまう虞があった。特にマスタＭＰＵの数が増加すると処理を待たされるマスタＭＰＵの数が増加するため、各マスタＭＰＵの実効的な処理速度の低下が顕著となり得る。
　本発明は、上記に鑑みてなされたものであって、インテリジェント入出力装置の共有メモリを介して入出力データの受け渡しを行うマスタＭＰＵの個数が多くなっても、各マスタＭＰＵの実効的な処理速度を低下することなくデータの受け渡しを行うことが可能な情報処理装置、方法及びプログラムを提供することを目的としている。
　実施形態の情報処理装置は、ｎ個（ｎ：２以上の整数）のＭＰＵの共有メモリへのアクセスを制御する情報処理装置である。
　そして、制御部は、同一のアクセスフェーズにおいて、ｎ個のＭＰＵから並行して受け付けた共有メモリへのアクセス要求に基づいて、共有メモリに対するアクセスパターンを解析し、解析したアクセスパターンに基づく順番で受け付けたｍ個（ｍ：ｎ以下の自然数）のアクセス要求をアクセスフェーズ内で順次処理する。
図１は、実施形態の情報処理装置を有するプロセス制御システム１０の概要構成ブロック図である。 図２は、上位コントローラ１１及びインテリジェント入出力装置１２の概要構成ブロック図である。 図３は、インテリジェント入出力装置がＴ２フェーズにおいてマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１がそれぞれデータ読出処理を行う場合を例とした処理タイミングチャートである。 図４は、インテリジェント入出力装置がＴ２フェーズにおいてマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１がそれぞれデータ書込処理を行う場合を例とした処理タイミングチャートである。 図５は、アクセスパターン解析テーブルの説明図である。 図６は、インテリジェント入出力装置１２の処理フローチャートである。
　次に図面を参照して実施形態について詳細に説明する。
　図１は、実施形態の情報処理装置を有するプロセス制御システム１０の概要構成ブロック図である。
　プロセス制御システム１０は、プロセス制御システム１０全体の統括制御を行う上位コントローラ１１と、上位コントローラ１１の制御下で、入出力制御を行うインテリジェント入出力装置１２と、入出力インタフェースＩ１１～Ｉ１ｎを備えたインタフェース部１３と、それぞれが対応するインタフェース部Ｉ２１～Ｉ２ｎ及び通信ネットワーク１４を介してインタフェース部１３に接続された被制御装置ＤＥＶ１～ＤＥＶｎと、を備えている。
　ここで、被制御装置ＤＥＶ１～ＤＥＶｎとしては、モータ、バルブなど被制御機器の他、各種状態（電流、電圧、温度、流量、圧力等）をセンシングするセンサユニット等も含むものとする。
　以下の説明においては、理解の容易のため、主としてインテリジェント入出力装置１２の一つのマスタＭＰＵ２３－１に着目して説明を行うものとする。また、以下の説明においては、共有メモリ２１における読出アドレス／書込アドレスは、予め被制御装置ＤＥＶ１～ＤＥＶｎ毎に割り振られており、アクセス順もサイクリックに予め指定されており、同一の被制御装置ＤＥＶ１～ＤＥＶｎに対して、読出アドレスあるいは書込アドレスが重複して指定されることはないものとする。
　図２は、上位コントローラ１１及びインテリジェント入出力装置１２の概要構成ブロック図である。
　上位コントローラ１１は、上位コントローラ１１全体を制御するとともに、クロック端子ＣＬＫ、第１レディ信号ＲＤＹ１が入力されるレディ（Ｒｅａｄｙ）端子ＲＤＹ、チップセレクト端子ＣＳ、アドレス端子ＡＤＲ、読出端子ＲＤ、書込端子ＷＴ及びデータ端子ＤＡＴＡを備えたマスタＭＰＵ１１Ａを備えている。
　インテリジェント入出力装置１２は、入出力データを記憶する共有メモリ２１と、共有メモリ２１に対するマスタＭＰＵのアクセスが競合した場合の調整を行う制御部（以下、調停制御回路２２と称する）と、被制御装置ＤＥＶ１との間でデータの入出力を行うための制御を行うマスタＭＰＵ２３－１～２３－ｎと、を備えている。
　調停制御回路２２は、上位コントローラ１１のマスタＭＰＵ１１Ａからの共有メモリ２１に対するアクセスデータを一時的にラッチする第１アクセス一時ラッチ処理部３１と、マスタＭＰＵ２３－１～２３－ｎからの共有メモリ２１に対するアクセスデータを一時的にラッチする第２アクセス一時ラッチ処理部３２と、第１アクセス一時ラッチ処理部３１にラッチされたアクセスデータ及び第２アクセス一時ラッチ処理部３２にラッチされたアクセスデータに基づいて共有メモリ２１に対するアクセスパターンを解析するアクセスパターン解析部３３と、を備えている。
　また、調停制御回路２２は、アクセスパターン解析部３３の解析結果に基づいて、共有メモリ２１の読出アドレスあるいは書込アドレスを第１アクセス一時ラッチ処理部３１に格納されたアドレスデータあるいは第２アクセス一時ラッチ処理部３２の格納されたアドレスデータに切り替えるアドレス切換処理部３４と、アクセスパターン解析部３３の解析結果に基づいて共有メモリ２１の書込コマンド、読出コマンドあるいはチップセレクトコマンドを出力するコマンド出力処理部３５と、アクセスパターン解析部３３の解析結果に基づいてデータの入力先のマスタＭＰＵあるいは出力先のマスタＭＰＵを切り替えるデータ切換処理部３６と、を備えている。
　マスタＭＰＵ２３－１は、クロック端子ＣＬＫ、第２レディ信号ＲＤＹ２が入力されるレディ（Ｒｅａｄｙ）端子ＲＤＹ、チップセレクト端子ＣＳ、アドレス端子ＡＤＲ、読出端子ＲＤ、書込端子ＷＴ及びデータ端子ＤＡＴＡを備えている。
　次に実施形態の動作を説明する。
　インテリジェント入出力装置１２のアクセスパターンは、時間的に連続する三つのアクセスフェーズであるＴ１フェーズ～Ｔ３フェーズを備えている。
　図３は、インテリジェント入出力装置がＴ２フェーズにおいてマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１がそれぞれデータ読出処理を行う場合を例とした処理タイミングチャートである。
　また、図４は、インテリジェント入出力装置がＴ２フェーズにおいてマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１がそれぞれデータ書込処理を行う場合を例とした処理タイミングチャートである。
　Ｔ１フェーズ～Ｔ３フェーズは、それぞれ、時系列に配置された三つのサブフェーズである第１サブフェーズＡ０～第３サブフェーズＡ２を備えているものとする。そして、第１サブフェーズＡ０でアクセスパターンを解析し、第２サブフェーズＡ１で一方のマスタＭＰＵに対応する共有メモリアクセス処理を行い、第３サブフェーズＡ２で他方のマスタＭＰＵに対応する共有メモリアクセス処理を行うようにされている。なお、サブフェーズは、アクセスパターンの解析を行う少なくとも一つのサブフェーズ（本実施形態では１個）に加えて、少なくとも共有メモリ２１に同時並行してアクセス可能なマスタＭＰＵにそれぞれ対応する個数のサブフェーズ（本実施形態では、２個）を備えているものとする。
　まず、アクセスパターン解析部の動作について説明する。
　図５は、アクセスパターン解析テーブルの説明図である。
　図５においては、Ｔ２フェーズでアクセスパターンを解析する場合について示している。
　共有メモリ２１のアクセスパターンとしては、図２の装置構成の場合、以下の９パターンが存在している。
　ここで、アクセスパターン解析部３３は、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１のチップセレクト端子ＣＳ、読出端子ＲＤ及び書込端子ＷＴの状態（正論理［ハイアクティブ］の場合、図３中“１”で示す“Ｈ”レベル又は図３中“０”で示す“Ｌ”レベル）の組合せに応じてアクセスパターンを解析することとなる。
　（１）アクセスパターンＮｏ．１
　マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１の双方とも共有メモリ２１からデータ読み出しを行う場合。
　具体的には、アクセスパターン解析部３３は、解析対象のフェーズ（本説明では、Ｔ２フェーズ。以下同様。）において、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．１と判定する。
　（２）アクセスパターンＮｏ．２
　マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１の双方とも共有メモリ２１にデータ書き込みを行う場合。
　具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”の場合に、アクセスパターンＮｏ．２と判定する。
　（３）アクセスパターンＮｏ．３
　マスタＭＰＵ１１Ａが共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ２３－１が共有メモリ２１にデータ書き込みを行う場合。
　具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”の場合に、アクセスパターンＮｏ．３と判定する。
　（４）アクセスパターンＮｏ．４
　マスタＭＰＵ１１Ａが共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ２３－１が共有メモリ２１からデータ読み出しを行う場合。
　具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．４と判定する。
　（５）アクセスパターンＮｏ．５
　マスタＭＰＵ１１Ａが共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ２３－１は共有メモリ２１に対して何も行わない場合。
　具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．５と判定する。
　また、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．５と判定する。
　（６）アクセスパターンＮｏ．６
　マスタＭＰＵ２３－１が共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ１１Ａは共有メモリ２１に対して何も行わない場合。
　具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．６と判定する。
　また、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｌ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．６と判定する。
　（７）アクセスパターンＮｏ．７
　マスタＭＰＵ１１Ａが共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ２３－１は共有メモリ２１に対して何も行わない場合。
　具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．７と判定する。
　また、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．７と判定する。
　（８）アクセスパターンＮｏ．８
　マスタＭＰＵ２３－１が共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ１１Ａは共有メモリ２１に対して何も行わない場合。
　具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”の場合に、アクセスパターンＮｏ．８と判定する。
　また、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｌ”の場合に、アクセスパターンＮｏ．８と判定する。
　（９）アクセスパターンＮｏ．９
　マスタＭＰＵ２３－１及びマスタＭＰＵ１１Ａの双方とも共有メモリ２１に対して何も行わない場合。
　具体的には、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｈ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．９と判定する。
　また、アクセスパターン解析部３３は、解析対象のフェーズにおいて、マスタＭＰＵ１１Ａのチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”、かつ、マスタＭＰＵ２３－１のチップセレクト端子ＣＳ＝“Ｌ”、読出端子ＲＤ＝“Ｈ”、書込端子ＷＴ＝“Ｈ”の場合に、アクセスパターンＮｏ．９と判定する。
　図６は、インテリジェント入出力装置１２の処理フローチャートである。
　図６においては、図示の簡略化のため、マスタＭＰＵ１１Ａを「ＭＰＵ１」と表記し、マスタＭＰＵ２３－１を「ＭＰＵ２」と表記している。
　まず、調停制御回路２２の第１アクセス一時ラッチ処理部３１は、Ｔ２フェーズの第１サブフェーズＡ０（図４中、Ｔ２_Ａ０で示す）において、マスタＭＰＵ１１Ａのアドレス端子ＡＤＲから出力されるアドレスデータ及びデータ端子ＤＡＴＡから出力される書き込みデータをラッチする。一方、調停制御回路２２の第２アクセス一時ラッチ処理部３２は、マスタＭＰＵ２３－１のアドレス端子ＡＤＲから出力されるアドレスデータ及びデータ端子ＤＡＴＡから出力される書き込みデータをラッチする（ステップＳ１１）。
　次にアクセスパターン解析部３３は、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１のそれぞれのチップセレクト端子ＣＳ、読出端子ＲＤ及び書込端子ＷＴの状態の組合せに基づいて、アクセスパターンを解析する（ステップＳ１２）。
　続いて、アクセスパターン解析部３３は、解析したアクセスパターンが、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１の双方とも共有メモリ２１からデータ読み出しを行う場合であるアクセスパターンＮｏ．１であるか否かを判別する（ステップＳ１３）。
　ステップＳ１３の判別において、解析したアクセスパターンがアクセスパターンＮｏ．１である場合には（ステップＳ１３；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１（図４中、Ｔ２_Ａ１で示す）において、アドレス切換処理部３４を制御し、アドレスバスをマスタＭＰＵ１１Ａ側に切り替える（ステップＳ１４）。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ１５）。この結果、第１アクセス一時ラッチ処理部３１は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ１６）。
　続いて、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２（図４中、Ｔ２_Ａ２で示す）において、アドレス切換処理部３４を制御し、アドレスバスをマスタＭＰＵ２３－１側に切り替える（ステップＳ１７）。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３－１に対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ１８）。
　この結果、第２アクセス一時ラッチ処理部３２は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ１９）。
　そして、マスタＭＰＵ１１Ａは、第１アクセス一時ラッチ処理部３１から読み出し対象のデータを読み出し、マスタＭＰＵ２３－１は、第２アクセス一時ラッチ処理部３２から読み出し対象のデータを読み出して当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ２０）。
　ここで、アクセスパターンＮｏ．１である場合を例として、図３を参照して、データ読出処理について詳細に説明する。
　調停制御回路２２は、マスタＭＰＵ１１Ａに共有メモリ２１に対するアクセスを許可すべく、第１レディ信号ＲＤＹ１を、図３に示すようにＴ１フェーズ～Ｔ３フェーズにわたって“Ｈ”レベルとする。同様に調停制御回路２２は、マスタＭＰＵ２３－１に共有メモリ２１に対するアクセスを許可すべく、第２レディ信号ＲＤＹ２を、図３に示すようにＴ１フェーズ～Ｔ３フェーズにわたって“Ｈ”レベルとする。
　これにより、マスタＭＰＵ１１Ａは、当該マスタＭＰＵ１１Ａに共有メモリ２１に対するアクセスが許可されていることを第１レディ信号ＲＤＹ１に基づいて把握し、図３に示すようにＴ１フェーズ～Ｔ３フェーズにわたってアドレス端子ＡＤＲから共有メモリの読出アドレス１１０を出力する。
　続いてマスタＭＰＵ１１Ａは、調停制御回路２２に対し、読出準備ができたことを通知すべく、Ｔ２フェーズの期間中、読出信号Ｒを“Ｌ”レベルとする。
　一方、マスタＭＰＵ２３－１は、当該マスタＭＰＵ２３－１に共有メモリ２１に対するアクセスが許可されていることを第２レディ信号ＲＤＹ２に基づいて把握し、図３に示すようにＴ１フェーズ～Ｔ３フェーズにわたってアドレス端子ＡＤＲから共有メモリの読出アドレス２１０を出力する。
　続いてマスタＭＰＵ２３－１は、調停制御回路２２に対し、読出準備ができたことを通知すべく、Ｔ２フェーズの期間中、読出信号Ｒを“Ｌ”レベルとする。
　一方、調停制御回路２２の第１アクセス一時ラッチ処理部３１は、Ｔ２フェーズの第１サブフェーズＡ０（図６中、Ｔ２_Ａ０で示す）において、マスタＭＰＵ１１Ａのアドレス端子ＡＤＲから出力されるアドレスデータ１１０をラッチする。また、調停制御回路２２の第２アクセス一時ラッチ処理部３２は、マスタＭＰＵ２３－１のアドレス端子ＡＤＲから出力されるアドレスデータ２１０をラッチする。
　次にアクセスパターン解析部３３は、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１のそれぞれのチップセレクト端子ＣＳ、読出端子ＲＤ及び書込端子ＷＴの状態の組合せに基づいて、アクセスパターンを解析する。
　続いて、アクセスパターン解析部３３は、Ｔ２フェーズにおける第１サブフェーズＡ０におけるマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１のそれぞれのチップセレクト端子ＣＳ＝“Ｌ”レベルであり、読出端子ＲＤの読出信号Ｒが“Ｌ”レベルであることから、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１の双方とも共有メモリ２１からデータ読み出しを行う場合であるアクセスパターンＮｏ．１であると判別する。
　そして、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１（図６中、Ｔ２_Ａ１で示す）において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ１５）。この結果、第１アクセス一時ラッチ処理部３１は、読出アドレス１１１に対応する読出データ１１２を共有メモリ２１から読み出し、ラッチし、読出データ１１２をデータバスに出力することとなる。
　これにより、マスタＭＰＵ１１Ａのデータバスには、Ｔ２フェーズの第２サブフェーズＡ１～第３サブフェーズＡ２（図６中、Ｔ２_Ａ１～Ｔ２_Ａ２で示す）において、読出ラッチデータ１１３が出力される。
　この場合において、マスタＭＰＵ１１Ａのデータ読出タイミング１１４であるＴ２フェーズの終了時刻に対して、所定のデータリードセットアップ時間ＤＲＳの期間よりも長い期間、マスタＭＰＵ１１Ａのデータバスには、読出ラッチデータ１１３が出力されつづける。これにより、マスタＭＰＵ１１Ａは、確実に読出ラッチデータ１１３を取り込むことが可能となっている。
　また、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２（図６中、Ｔ２_Ａ２で示す）において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３－１側に切り替える。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３－１に対応する共有メモリ読出コマンドを発行（出力）する。この結果、第２アクセス一時ラッチ処理部３２は、読出アドレス２１１に対応する読出データ２１２を共有メモリ２１から読み出し、ラッチし、読出データ２１２をデータバスに出力することとなる。
　これにより、マスタＭＰＵ２３－１のデータバスには、Ｔ２フェーズの第３サブフェーズＡ２（図６中、Ｔ２_Ａ１～Ｔ２_Ａ２で示す）において、読出ラッチデータ２１３が出力される。
　この場合においても、マスタＭＰＵ２３－１のデータ読出タイミング２１４であるＴ２フェーズの終了時刻に対して、所定のデータリードセットアップ時間ＤＲＳの期間よりも長い期間、マスタＭＰＵ２３－１のデータバスには、読出ラッチデータ２１３が出力されつづける。これにより、マスタＭＰＵ２３－１は、確実に読出ラッチデータ２１３を取り込むことが可能となっている。
　ここで再び図６の説明に戻る。
　ステップＳ１３の判別において、解析したアクセスパターンがアクセスパターンＮｏ．１ではない場合には（ステップＳ１３；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンがマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１の双方とも共有メモリ２１にデータ書き込みを行う場合であるアクセスパターンＮｏ．２であるか否かを判別する（ステップＳ２１）。
　ステップＳ２１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．２である場合には（ステップＳ２１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える（ステップＳ２２）。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ２３）。
　この結果、第１アクセス一時ラッチ処理部３１は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ１１Ａのデータを書き込むこととなる（ステップＳ２４）。
　続いて、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３－１２側に切り替える（ステップＳ２５）。
　そして、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３－１に対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ２６）。
　この結果、第２アクセス一時ラッチ処理部３２は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ２３－１のデータを書き込むこととなる（ステップＳ２７）。
　ここで、アクセスパターンＮｏ．２である場合を例として、図４を参照して、データ書込処理について詳細に説明する。
　調停制御回路２２は、マスタＭＰＵ１１Ａに共有メモリ２１に対するアクセスを許可すべく、第１レディ信号ＲＤＹ１を、図４に示すようにＴ１フェーズ～Ｔ３フェーズにわたって“Ｈ”レベルとする。同様に調停制御回路２２は、マスタＭＰＵ２３－１に共有メモリ２１に対するアクセスを許可すべく、第２レディ信号ＲＤＹ２を、図４に示すようにＴ１フェーズ～Ｔ３フェーズにわたって“Ｈ”レベルとする。
　これにより、マスタＭＰＵ１１Ａは、当該マスタＭＰＵ１１Ａに共有メモリ２１に対するアクセスが許可されていることを第１レディ信号ＲＤＹ１に基づいて把握し、図４に示すようにＴ１フェーズ～Ｔ３フェーズにわたってアドレス端子ＡＤＲから共有メモリの書込アドレス１２０を出力する。
　続いてマスタＭＰＵ１１Ａは、調停制御回路２２に対し、書込準備ができたことを通知すべく、Ｔ２フェーズの期間中、書込信号Ｗを“Ｌ”レベルとする。
　一方、マスタＭＰＵ２３－１は、当該マスタＭＰＵ２３－１に共有メモリ２１に対するアクセスが許可されていることを第２レディ信号ＲＤＹ２に基づいて把握し、図４に示すようにＴ１フェーズ～Ｔ３フェーズにわたってアドレス端子ＡＤＲから共有メモリの書込アドレス２２０を出力する。
　続いてマスタＭＰＵ２３－１は、調停制御回路２２に対し、書込準備ができたことを通知すべく、Ｔ２フェーズの期間中、書込信号Ｗを“Ｌ”レベルとする。
　一方、調停制御回路２２の第１アクセス一時ラッチ処理部３１は、Ｔ２フェーズの第１サブフェーズＡ０（図６中、Ｔ２_Ａ０で示す）において、マスタＭＰＵ１１Ａのアドレス端子ＡＤＲから出力されるアドレスデータ１２０をラッチする。また、調停制御回路２２の第２アクセス一時ラッチ処理部３２は、マスタＭＰＵ２３－１のアドレス端子ＡＤＲから出力されるアドレスデータ２２０をラッチする。
　次にアクセスパターン解析部３３は、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１のそれぞれのチップセレクト端子ＣＳ、読出端子ＲＤ及び書込端子ＷＴの状態の組合せに基づいて、アクセスパターンを解析する。
　続いて、アクセスパターン解析部３３は、Ｔ２フェーズにおける第１サブフェーズＡ０におけるマスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１のそれぞれのチップセレクト端子ＣＳ＝“Ｌ”レベルであり、書込端子ＷＴの書込信号Ｗが“Ｌ”レベルであることから、マスタＭＰＵ１１Ａ及びマスタＭＰＵ２３－１の双方とも共有メモリ２１からデータ書込を行う場合であるアクセスパターンＮｏ．２であると判別する。
　そして、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１（図６中、Ｔ２_Ａ１で示す）において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ書込コマンドを発行（出力）する。第１アクセス一時ラッチ処理部３１は、書込アドレス１２０及び対応する書込データ１２２を、書込アドレ１２１及び書込データ１２３として共有メモリ２１に出力することとなる。
　これに伴い、共有メモリ２１の書込信号Ｗは“Ｌ”レベルとなり、Ｔ２フェーズの第２サブフェーズＡ１（図６中、Ｔ２_Ａ１で示す）において、書込アドレス１２１に対応する領域に書込データ１２３が書き込まれることとなる。
　そして、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２（図６中、Ｔ２_Ａ２で示す）において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３－１側に切り替える。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３－１に対応する共有メモリ書込コマンドを発行（出力）する。第２アクセス一時ラッチ処理部３２は、書込アドレス２２０及び対応する書込データ２２２を、書込アドレス２２１及び書き込みデータ２２３として共有メモリ２１に出力することとなる。
　これに伴い、共有メモリ２１の書込信号Ｗは“Ｌ”レベルとなり、Ｔ２フェーズの第３サブフェーズＡ２（図６中、Ｔ２_Ａ２で示す）において、書込アドレス２２１に対応する領域に書込データ２２３が書き込まれることとなる。
　ここで再び図６の説明に戻る。
　ステップＳ２１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．２ではない場合には（ステップＳ２１；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンが、マスタＭＰＵ１１Ａが共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ２３－１が共有メモリ２１にデータ書き込みを行う場合であるアクセスパターンＮｏ．３であるか否かを判別する（ステップＳ３１）。
　ステップＳ３１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．３である場合には（ステップＳ３１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える（ステップＳ３２）。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ３３）。
　この結果、第１アクセス一時ラッチ処理部３１は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ３４）。
　続いて、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３－１側の第２アクセス一時ラッチ処理部３２に切り替える（ステップＳ３５）。
　そして、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３－１に対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ３６）。
　この結果、第２アクセス一時ラッチ処理部３２は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ２３－１のデータを書き込むこととなる（ステップＳ３７）。
　そして、マスタＭＰＵ１１Ａは、第１アクセス一時ラッチ処理部３１から読み出し対象のデータを読み出して当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ３８）。
　ステップＳ３１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．３ではない場合には（ステップＳ３１；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンが、マスタＭＰＵ１１Ａが共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ２３－１が共有メモリ２１からデータ読み出しを行う場合であるアクセスパターンＮｏ．４であるか否かを判別する（ステップＳ４１）。
　ステップＳ４１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．４である場合には（ステップＳ４１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３－１側に切り替える（ステップＳ４２）。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３－１に対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ４３）。
　この結果、第２アクセス一時ラッチ処理部３２は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ４４）。
　続いて、アクセスパターン解析部３３は、Ｔ２フェーズの第３サブフェーズＡ２において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側の第１アクセス一時ラッチ処理部３１に切り替える（ステップＳ４５）。
　そして、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ４６）。
　この結果、第１アクセス一時ラッチ処理部３１は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ１１Ａのデータを書き込むこととなる（ステップＳ４７）。
　そして、マスタＭＰＵ１１Ａは、第２アクセス一時ラッチ処理部３２から読み出し対象のデータを読み出して当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ４８）。
　ステップＳ４１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．４ではない場合には（ステップＳ４１；Ｎｏ）、アクセスパターン解析部３３は解析したアクセスパターンが、マスタＭＰＵ１１Ａが共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ２３－１は共有メモリ２１に対して何も行わない場合であるアクセスパターンＮｏ．５であるか否かを判別する（ステップＳ５１）。
　ステップＳ５１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．５である場合には（ステップＳ５１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える（ステップＳ５２）。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ５３）。
　この結果、第１アクセス一時ラッチ処理部３１は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ５４）。
　続いて、マスタＭＰＵ１１Ａは、第１アクセス一時ラッチ処理部３１から読み出し対象のデータを読み出して当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ５５）。
　ステップＳ５１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．５ではない場合には（ステップＳ５１；Ｎｏ）、アクセスパターン解析部３３は解析したアクセスパターンが、マスタＭＰＵ２３－１が共有メモリ２１からデータ読み出しを行い、マスタＭＰＵ１１Ａは共有メモリ２１に対して何も行わない場合であるアクセスパターンＮｏ．６であるか否かを判別する（ステップＳ６１）。
　ステップＳ６１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．６である場合には（ステップＳ６１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３－１側に切り替える（ステップＳ６２）。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３－１に対応する共有メモリ読出コマンドを発行（出力）する（ステップＳ６３）。
　この結果、第２アクセス一時ラッチ処理部３２は、読出アドレスに対応するデータを共有メモリ２１から読み出し、ラッチすることとなる（ステップＳ６４）。
　続いて、マスタＭＰＵ２３－１は、第２アクセス一時ラッチ処理部３２から読み出し対象のデータを読み出して当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ６５）。
　ステップＳ６１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．６ではない場合には（ステップＳ６１；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンが、マスタＭＰＵ１１Ａが共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ２３－１は共有メモリ２１に対して何も行わない場合であるアクセスパターンＮｏ．７であるか否かを判別する（ステップＳ７１）。
　ステップＳ７１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．７である場合には（ステップＳ７１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ１１Ａ側に切り替える（ステップＳ７２）。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ１１Ａに対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ７３）。
　この結果、第１アクセス一時ラッチ処理部３１は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ１１Ａのデータを書き込み、当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ７４）。
　ステップＳ７１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．７ではない場合には（ステップＳ７１；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンが、マスタＭＰＵ２３－１が共有メモリ２１にデータ書き込みを行い、マスタＭＰＵ１１Ａは共有メモリ２１に対して何も行わない場合であるアクセスパターンＮｏ．８であるか否かを判別する（ステップＳ８１）。
　ステップＳ８１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．８である場合には（ステップＳ８１；Ｙｅｓ）、アクセスパターン解析部３３は、Ｔ２フェーズの第２サブフェーズＡ１において、アドレス切換処理部３４を制御し、アドレスバス及びデータバスをマスタＭＰＵ２３－１側に切り替える（ステップＳ８２）。
　これにより、アクセスパターン解析部３３は、共有メモリコマンド出力処理として、マスタＭＰＵ２３－１に対応する共有メモリ書込コマンドを共有メモリ２１に対して発行（出力）する（ステップＳ８３）。
　この結果、第２アクセス一時ラッチ処理部３２は、共有メモリ２１の書込アドレスに対応する領域にマスタＭＰＵ２３－１のデータを書き込み、当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ８４）。
　ステップＳ８１の判別において、解析したアクセスパターンがアクセスパターンＮｏ．８ではない場合には（ステップＳ８１；Ｎｏ）、アクセスパターン解析部３３は、解析したアクセスパターンがマスタＭＰＵ２３－１及びマスタＭＰＵ１１Ａの双方とも共有メモリ２１に対して何も行わない場合であるアクセスパターンＮｏ．９であるとして、何も行わずに、当該Ｔ２フェーズにおける処理を終了することとなる（ステップＳ９１）。
　以上の説明のように、本実施形態によれば、同一のアクセスフェーズ（Ｔ１～Ｔ３フェーズ）において、複数のマスタＭＰＵは、共有メモリ２１に対して同時にアクセスしたことと等価となり、複数のマスタＭＰＵは、待機させられることなく、ひいては、実効的な処理速度の低下を招くことがない。
　本実施形態の情報処理装置で実行されるプログラムは、インストール可能な形式又は実行可能な形式のファイルでＣＤ－ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ－Ｒ、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録されて提供される。
　また、本実施形態の情報処理装置で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良い。また、本実施形態の情報処理装置で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成しても良い。
　また、本実施形態の情報処理装置のプログラムを、ＲＯＭ等に予め組み込んで提供するように構成してもよい。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。
　例えば、以上の説明においては、同一のアクセスフェーズにおいて、２個のマスタＭＰＵ１１Ａ、２３－１から並行して受け付けた共有メモリ２１へのアクセス要求を行う場合について説明したが、同一のアクセスフェーズにおいて３以上のマスタＭＰＵがアクセス要求を行うことが可能な場合であっても予め３以上のマスタＭＰＵのアクセスパターンの組合せを把握しておき、アクセスパターンの解析を行うことで同様に適用が可能である。

Claims (7)

  1. 　ｎ個（ｎ：２以上の整数）のＭＰＵの共有メモリへのアクセスを制御する情報処理装置において、
    　同一のアクセスフェーズにおいて、前記ｎ個のＭＰＵから並行して受け付けた前記共有メモリへのアクセス要求に基づいて、前記共有メモリに対するアクセスパターンを解析し、前記解析したアクセスパターンに基づく順番で前記受け付けたｍ個（ｍ：ｎ以下の自然数）のアクセス要求を前記アクセスフェーズ内で順次処理する制御部を備えた情報処理装置。
  2. 　前記制御部は、前記ＭＰＵからの前記アクセス要求及び前記アクセス要求に対応するデータをそれぞれ格納可能な複数のラッチ処理部と、
    　前記ｎ個のＭＰＵから並行して受け付けた前記共有メモリへのアクセス要求に基づいて、前記共有メモリに対する前記複数のＭＰＵのアクセスパターンを解析するアクセスパターン解析部と、
    　前記アクセスパターンの解析結果に基づいて、前記共有メモリにアクセスコマンドの出力を行うコマンド出力処理部と、
    　を備えた請求項１記載の情報処理装置。
  3. 　前記制御部は、前記アクセスパターンの解析結果に基づいて、前記ｎ個のＭＰＵのうち処理対象のいずれかのＭＰＵのアクセス要求に対応するアドレスデータを前記共有メモリに出力するアドレス切換処理部と、
    　前記アクセスパターンの解析結果に基づいて、前記ｎ個のＭＰＵのうち処理対象のいずれかのＭＰＵのアクセス要求に対応する書込データを前記共有メモリに出力し、あるいは、前記ｎ個のＭＰＵのうち処理対象のいずれかのＭＰＵのアクセス要求に対応する読出データを前記共有メモリから読み出すデータ切換処理部と、
    　を備えた請求項２記載の情報処理装置。
  4. 　前記アクセスフェーズは、少なくとも（ｎ＋１）個のサブフェーズを備え、
    　前記制御部は、前記アクセスフェーズの最初のサブフェーズにおいて、前記アクセスパターンの解析を行い、残りのｎ個のサブフェーズにおいて、前記ｍ個のアクセス要求を順次処理する、
    　請求項１乃至請求項３のいずれか一項に記載の情報処理装置。
  5. 　前記ｎ個のＭＰＵのうち、いずれか少なくとも一つは、上位コントローラを構成するＭＰＵで有り、
    　前記ｎ個のＭＰＵのうち、前記上位コントローラを構成するＭＰＵ以外のＭＰＵは、当該情報処理装置を構成するとともに、前記上位コントローラの制御下で、対応する被制御装置をそれぞれ制御するＭＰＵである、
    　請求項１乃至請求項４のいずれか一項に記載の情報処理装置。
  6. 　ｎ個（ｎ：２以上の整数）のＭＰＵの共有メモリへのアクセスを制御する情報処理装置で実行される方法であって、
    　同一のアクセスフェーズにおいて、前記ｎ個のＭＰＵから並行して前記共有メモリへのアクセス要求を受け付ける過程と、
    　前記アクセス要求に基づいて、前記共有メモリに対するアクセスパターンを解析する過程と、
    　前記解析したアクセスパターンに基づく順番で前記受け付けたｍ個（ｍ：ｎ以下の自然数）のアクセス要求を前記アクセスフェーズ内で順次処理する過程と、
    　を備えた方法。
  7. 　ｎ個（ｎ：２以上の整数）のＭＰＵの共有メモリへのアクセスを制御する情報処理装置をコンピュータにより制御するためのプログラムであって、
    　前記コンピュータを、
    　同一のアクセスフェーズにおいて、前記ｎ個のＭＰＵから並行して前記共有メモリへのアクセス要求を受け付ける手段と、
    　前記アクセス要求に基づいて、前記共有メモリに対するアクセスパターンを解析する手段と、
    　前記解析したアクセスパターンに基づく順番で前記受け付けたｍ個（ｍ：ｎ以下の自然数）のアクセス要求を前記アクセスフェーズ内で順次処理する手段と、
    　して機能させるプログラム。
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