WO2016192171A1 - 显示面板及显示装置 - Google Patents

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WO2016192171A1
WO2016192171A1 PCT/CN2015/083262 CN2015083262W WO2016192171A1 WO 2016192171 A1 WO2016192171 A1 WO 2016192171A1 CN 2015083262 W CN2015083262 W CN 2015083262W WO 2016192171 A1 WO2016192171 A1 WO 2016192171A1
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WO
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sub
data line
column
output pin
pixels
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PCT/CN2015/083262
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English (en)
French (fr)
Inventor
汪丽芳
王聪
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Wuhan China Star Optoelectronics Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Technology Co Ltd
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • the present invention relates to the field of flat display, and in particular to a display panel and a display device.
  • Liquid crystal display as a common electronic device, is favored by users because of its low power consumption, small size and light weight.
  • the liquid crystal display device includes a display panel.
  • the splitter in order to reduce the number of pins of the source integrated chip (Source IC), the splitter (DE-Mux) is often fanned out (Fanout)
  • a trace at the line is divided into a plurality of data lines, and then the Pixel data line of the display area of the display panel is controlled by the timing of the turn-on of the splitter's clock line.
  • RGBW pixel structure means that one pixel includes red (R, R) sub-pixels, green (Green, G) sub-pixels, blue sub-pixels (Blue, B), and white sub-pixels (White, W).
  • this setting method causes the polarity of the plurality of data lines controlled by any one of the fan-out lines to be exactly the same, and since the plurality of data lines corresponding to one fan-out line are connected to different sub-pixels of the same column of pixels, the pixels in the same column are Different sub-pixels load the same polarity of the signal, which causes the screen of the display panel to flicker more seriously, which affects the performance of the display panel display.
  • the present invention provides a display panel including a display area and a non-display area disposed around the display area, the non-display area is provided with an active integrated chip and a line splitter, and the source integrated chip includes a plurality of a first pin and a plurality of second pins, the first pin and the second pin are spaced apart from each other, the first pin is for outputting a first polarity signal, and the second pin For outputting a second polarity signal, the splitter includes a plurality of first input pins and a second input pin arranged at intervals And a plurality of first output pins corresponding to each of the first input pins, and a plurality of second output pins corresponding to each of the second input pins, the first input pins being used for receiving Transmitting the first polarity signal and transmitting the first polarity signal to the first output pin, the second input pin is configured to receive the second polarity signal and to the second polarity And outputting a signal to the second output pin, wherein the display
  • the present invention also provides a display device comprising a display panel, the display panel comprising a display area and a non-display area disposed around the display area, the non-display area being provided with an active integrated chip and a branch line
  • the source integrated chip includes a plurality of first pins and second pins, the first pins and the second pins are spaced apart from each other, and the first pins are used to output a first polarity signal
  • the second pin is configured to output a second polarity signal
  • the splitter includes a plurality of spaced apart first input pins, second input pins, and corresponding to each of the first input pins a plurality of first output pins, a plurality of second output pins corresponding to each of the second input pins, the first input pins for receiving the first polarity signal and the first Transmitting a polarity signal to the first output pin, the second input pin is configured to receive the second polarity signal and output the second polarity signal to the second output pin, Setting the first
  • the display panel of the present invention drives the different sub-pixels in the first column of pixels by at least one but not all of the first data lines in the first data line, the second data Line At least one but not all of the first data lines drive different ones of the second column of pixels, and the first data line and the second data line respectively load the first polarity signal and the second a polarity signal, therefore, the sub-pixels in the first column of pixels are not loaded with signals of the same polarity, and the sub-pixels in the second column of pixels are not loaded with signals of the same polarity, therefore, the display There is no flicker when the panel displays the screen.
  • FIG. 1 is a schematic structural view of a display panel according to a first preferred embodiment of the present invention.
  • Figure 2 is an enlarged schematic view of the portion I in Figure 1.
  • FIG. 3 is a schematic view showing the polarity of a pixel of a display area of the display panel of FIG. 1.
  • FIG. 4 is a schematic structural view of a display panel according to a second preferred embodiment of the present invention.
  • Figure 5 is an enlarged schematic view of the portion II of Figure 4.
  • FIG. 6 is a schematic diagram showing polarities of pixels of a display area of the display panel of FIG. 4.
  • FIG. 6 is a schematic diagram showing polarities of pixels of a display area of the display panel of FIG. 4.
  • FIG. 7 is a schematic structural view of a display panel according to a third preferred embodiment of the present invention.
  • Figure 8 is an enlarged schematic view of the portion III in Figure 7.
  • FIG. 9 is a schematic diagram showing polarities of pixels of a display area of the display panel of FIG. 7 according to the present invention.
  • FIG. 10 is a schematic structural view of a display panel according to a fourth preferred embodiment of the present invention.
  • Figure 11 is an enlarged schematic view of the portion IV in Figure 10.
  • FIG. 12 is a schematic diagram showing polarities of pixels of a display area of the display panel of FIG. 10 according to the present invention.
  • FIG. 1 is a schematic structural view of a display panel according to a first preferred embodiment of the present invention
  • FIG. 2 is an enlarged schematic view of a portion I of FIG. 1
  • the display panel 10 includes a display area 200 and a non-display area 100 disposed around the display area 200.
  • the non-display area 100 is provided with a source integrated chip (Source IC) 110 and a splitter (DE-Mux) 130.
  • the source integrated chip 110 includes a plurality of first pins 111 and a plurality of second pins 112.
  • the first pins 111 and the second pins 112 are spaced apart from each other, and the first pins 111 are used.
  • the second pin 112 is configured to output a second polarity signal.
  • the splitter 130 includes a plurality of spaced apart first input pins 131, second input pins 132, and a plurality of first output pins 133 corresponding to each of the first input pins 131, and each The second input pin 132 corresponds to a plurality of second output pins 134. Only one first pin 111, one second pin 112, one first input pin 131 and one second input pin 132 are illustrated in FIG.
  • the first input pin 131 is configured to receive the first polarity signal and transmit the first polarity signal to all first output pins 133
  • the second input pin 132 is configured to receive The second polarity signal is transmitted and the second polarity signal is transmitted to all of the second output pins 134.
  • a first column of pixels 210 and a second column of pixels 220 are disposed on the display area 200.
  • the display area 200 further includes a plurality of first data lines 230 and a plurality of second data lines 240. Only one first data line 230 and one second data line 240 are illustrated in FIG.
  • the first data line 230 is used to drive sub-pixels of different columns in the first column of pixels 210
  • the second data line 240 is used to drive sub-pixels of different columns in the second column of pixels 220.
  • At least one but not all of the first data lines 230 are electrically coupled to the second output pin 134 to load a second polarity signal; the remaining first data line 230 is
  • the first output pins 133 are electrically connected one by one to load the first polarity signal.
  • At least one but not all of the second data lines 240 of the second data line 240 are electrically coupled to the first output pin 133 to load a first polarity signal; the remaining second data line 240 is The second output pins 134 are electrically connected one by one to load a second polarity signal.
  • the first input pin 131 is electrically connected to the first pin 111 through a fan-out line
  • the second input pin 132 is electrically connected to the second pin 112 through a fan-out line.
  • the first column of pixels 210 includes four columns of sub-pixels
  • the second column of pixels 220 includes four columns of sub-pixels.
  • a plurality of the first output pins 133 are correspondingly four, and are sequentially named as a first sub-output pin 1331, a second sub-output pin 1332, and a third sub-output pin 1333.
  • a fourth sub-output pin 1334 are correspondingly four, and are sequentially named as a fifth sub-output pin 1341, a sixth sub-output pin 1342, a seventh sub-output pin 1343, and an eighth sub-output pin. 1344.
  • the first sub-output pin 1331 and the fifth sub-output pin 1341 are connected to the first bus 140, and the second sub-output pin 1332 is connected to the sixth sub-output pin 1342 to the second bus.
  • the third sub-output pin 1333 is connected to the seventh sub-output pin 1343 to the third bus 160, and the fourth sub-output pin 1334 is connected to the eighth sub-output pin 1344 to the fourth bus. 170.
  • the first column of pixels 210 includes a first column of sub-pixels 211, a second column of sub-pixels 212, a third column of sub-pixels 213, and a fourth column of sub-pixels 214.
  • the second column of sub-pixels 220 includes a fifth column of sub-pixels arranged in sequence.
  • the number of the first data lines 230 is four.
  • the first sub data line 231, the second sub data line 232, the third sub data line 233, and the fourth sub data line 234 are respectively named.
  • the first sub data line 231, the second sub data line 232, the third sub data line 233, and the fourth sub data line 234 are sequentially arranged.
  • the number of the second data lines 240 is four.
  • the fifth sub data line 241, the sixth sub data line 242, the seventh sub data line 243, and the eighth sub data line 244 are respectively named.
  • the fifth sub data line 241, the sixth sub data line 242, the seventh sub data line 243, and the eighth sub data line 244 are sequentially arranged, and the fifth sub data line 241 is adjacent to the The fourth sub-data line 234 is set.
  • the first sub-data line 231 is used to drive the first column of sub-pixels 211
  • the second sub-data line 232 is used to drive the second column of sub-pixels 212
  • the third sub-data line 233 is used to drive the
  • the third column of sub-pixels 213 is used to drive the fourth column of sub-pixels 214.
  • the fifth sub-data line 241 is used to drive the fifth column sub-pixel 221
  • the sixth sub-data line 242 is used to drive the sixth column sub-pixel 222
  • the seventh sub-data line 243 is used to drive the
  • the seventh column of sub-pixels 223 is used to drive the eighth column of sub-pixels 224.
  • the second sub-data line 232 is electrically connected to the sixth sub-output pin 242
  • the first sub-data line 231 is electrically connected to the first sub-output pin 1331
  • the third sub-data line 232 is
  • the third sub-output pin 1333 is electrically connected
  • the fourth sub-data line 234 is electrically connected to the fourth sub-output pin 1334.
  • the sixth sub-data line 242 is electrically connected to the second sub-output pin 1332
  • the fifth sub-data line 241 is electrically connected to the fifth sub-output pin 1341
  • the seventh sub-data line 243 is electrically connected.
  • the seventh sub-output pin 1343 Electrically connected
  • the eighth sub-data line 244 is electrically coupled to the eighth sub-output pin 1344.
  • the first column sub-pixel 211 is the same color as the pixel of the fifth column sub-pixel 221
  • the second column sub-pixel 212 is the same color as the pixel of the sixth column sub-pixel 222
  • the third column sub-pixel 213 is
  • the pixels of the seventh column sub-pixel 223 have the same color
  • the fourth column sub-pixel 214 has the same color as the pixels of the eighth column sub-pixel 224.
  • the first column sub-pixel 211, the second column sub-pixel 212, the third column sub-pixel 213, and the fourth column sub-pixel 214 are respectively red sub-pixels (for convenience of description, in the figure Marked as R), green sub-pixel (marked as G in the figure for convenience of description), blue sub-pixel (marked as B in the figure for convenience of description) and white sub-pixel (marked in the figure for convenience of description) For W).
  • the fifth column sub-pixel 221, the sixth column sub-pixel 222, the seventh column sub-pixel 223, and the eighth column sub-pixel 224 are a red sub-pixel, a green sub-pixel, a blue sub-pixel, and a white sub-pixel, respectively.
  • the second sub-data line 232 is electrically connected to the sixth sub-output pin 242, and the sixth sub-data line 242 is electrically connected to the second sub-output pin 1332.
  • This is achieved by insulating the second sub-data line 232 and the sixth sub-data line 242 across the line. That is, where there are two sub-data lines intersecting, in the present embodiment, the second sub-data line 232 is insulated from the other sub-data lines, so that the second sub-data line 232 Insulated from the other sub data lines, the sixth sub data line 242 is insulated from the other sub data lines such that the sixth sub data line 242 is insulated from the other sub data lines.
  • the first polarity signal is a signal having a positive polarity
  • the second polarity signal is a signal having a negative polarity.
  • a signal having a positive polarity is indicated by a "+" sign in the figure
  • a negative polarity signal is indicated by a "-" sign.
  • the first pin 111 outputs a first polarity signal
  • the second pin 112 outputs a second polarity signal
  • the first input pin 131 receives the first polarity signal and the first pin
  • the polarity signal is transmitted to the first output pin 133, and therefore, the first sub output pin 1331, the second sub output pin 1332, the third sub output pin 1333, and the fourth Sub-output pin 1334 outputs a first polarity signal.
  • the second pin 112 outputs a second polarity signal
  • the second input pin 132 receives the second polarity signal and outputs the second polarity signal to the second output pin 132
  • the fifth sub-output pin 1341, the sixth sub-output pin 1342, the seventh sub-output pin 1343, and the eighth sub-output pin 1344 output a second polarity signal.
  • the first sub data line 231 is electrically connected to the first sub output pin 1331, Therefore, the first sub-data line 231 loads the first polarity signal, and since the first sub-data line 231 drives the first column of sub-pixels 211, the first column of sub-pixels 211 is loaded with the first polarity. signal.
  • the second sub-data line 232 is electrically connected to the sixth sub-output pin 1342, the second sub-data line 232 loads the second polarity signal and is driven by the second sub-data line 232.
  • the second column of sub-pixels 212 therefore, the second column of sub-pixels 212 is loaded with a second polarity signal.
  • the third sub-data line 233 is electrically connected to the third sub-output pin 1333, the third sub-data line 233 loads the first polarity signal, and since the third sub-data line 233 drives the The third column of sub-pixels 213 is described, and therefore, the third column of sub-pixels 233 is loaded with a first polarity signal.
  • the fourth sub-data line 234 is electrically connected to the fourth sub-output pin 1334, the fourth sub-data line 231 loads the first polarity signal, and because the fourth sub-data line 234 drives the The fourth column of sub-pixels 214 is described, and therefore, the fourth column of sub-pixels 214 is loaded with a first polarity signal. Because the fifth sub-data line 241 is electrically connected to the fifth sub-output pin 1341, the fifth sub-data line 241 loads the second polarity signal, and since the fifth sub-data line 241 drives the The fifth column of sub-pixels 221 is described, and therefore, the fifth column of sub-pixels 221 is loaded with a second polarity signal.
  • the sixth sub-data line 242 is electrically connected to the second sub-output pin 1332, and since the sixth sub-data line 242 drives the sixth column sub-pixel 222, the sixth column of sub-pixels 222 loads the first polarity signal. Because the seventh sub-data line 243 is electrically connected to the seventh sub-output pin 1333, and since the seventh sub-data line 243 drives the seventh column sub-pixel 223, the seventh column sub-pixel 223 loads the second polarity signal. Because the eighth sub-data line 244 is electrically connected to the eighth sub-output pin 1334, and since the eighth sub-data line 244 drives the eighth column sub-pixel 224, the eighth column of sub-pixels 224 loads the second polarity signal. Therefore, in FIG.
  • the polarities of the signals loaded on the first column sub-pixel 211 to the fourth column sub-pixel 214 in the first column of pixels 210 are “+”, “-”, “+”, “ +”
  • the polarities of the signals loaded on the fifth column sub-pixel 221 to the eighth column sub-pixel 224 in the second column sub-pixel 220 are "-", "+”, "-", "-”, respectively.
  • the polarity of the signal loaded by the second column sub-pixel 212 in the first column of pixels 210 and the first column sub-pixel 211, the third column sub-pixel 213, and the fourth column sub-pixel 214 in the first column of pixels 210 The polarity of the signal loaded on the second column sub-pixel 222 of the second column of pixels 220 and the fifth column sub-pixel 221, the seventh column sub-pixel 223 and the eighth column sub-pixel 224 are different.
  • the polarity of the signal loaded on the board is different. Therefore, when the polarity of the signal is reversed, the pixel of the first column 210 does not flash. Blinking phenomenon.
  • the display panel 10 of the present invention by driving at least one but not all of the first data lines 230 of the first data lines 230 to drive different sub-pixels in the first column of pixels 210, At least one but not all of the first data lines 230 of the second data line 240 drive different sub-pixels of the second column of pixels 220, and the first data line 230 and the second data line 240 The first polarity signal and the second polarity signal are respectively loaded.
  • the sub-pixels in the first column of pixels 210 are not loaded with signals of the same polarity, and the sub-pixels in the second column of pixels 220 are not A signal of the same polarity is loaded, and therefore, the display panel 10 does not show flicker when the screen is displayed.
  • FIG. 4 is a schematic structural view of a display panel according to a second preferred embodiment of the present invention
  • FIG. 5 is an enlarged schematic view of II in FIG. 4
  • FIG. 6 is a display of the display panel in FIG.
  • the display panel 10 includes a display area 200 and a non-display area 100 disposed around the display area 200.
  • the non-display area 100 is provided with a source integrated chip 110 and a splitter 130.
  • the source integrated chip 110 includes a plurality of first pins 111 and a plurality of second pins 112.
  • the first pins 111 and the second pins 112 are spaced apart from each other, and the first pins 111 are used.
  • the second pin 112 is configured to output a second polarity signal.
  • the splitter 130 includes a plurality of spaced apart first input pins 131, second input pins 132, and a plurality of first output pins 133 corresponding to each of the first input pins 131, and each The second input pin 132 corresponds to a plurality of second output pins 134.
  • the first input pin 131 is configured to receive the first polarity signal and transmit the first polarity signal to all first output pins 133
  • the second input pin 132 is configured to receive the The second polarity signal transmits the second polarity signal to the second output pin 134.
  • a first column of pixels 210 and a second column of pixels 220 are disposed on the display area 200.
  • the display area 200 further includes a plurality of first data lines 230 and a plurality of second data lines 240.
  • the first data line 230 is used to drive sub-pixels of different columns in the first column of pixels 210
  • the second data line 240 is used to drive sub-pixels of different columns in the second column of pixels 220.
  • At least one but not all of the first data lines 230 are electrically coupled to the second output pin to load a second polarity signal; the remaining first data lines 230 and the An output pin 133 is electrically connected one by one to load the first polarity signal.
  • At least one but not all of the second data lines 240 of the second data line 240 are electrically coupled to the first output pin 131 to load a first polarity signal; the remaining second data line 240 is The second output pins are electrically connected one by one to load The second polarity signal.
  • the first column of pixels 210 includes four columns of sub-pixels
  • the second column of pixels 220 includes four columns of sub-pixels.
  • a plurality of the first output pins 133 are correspondingly four, and are sequentially named as a first sub-output pin 1331, a second sub-output pin 1332, a third sub-output pin 1333, and a fourth sub-output. Pin 1334.
  • the plurality of second output pins 134 are correspondingly four, and are sequentially named as a fifth sub-output pin 1341, a sixth sub-output pin 1342, a seventh sub-output pin 1343, and an eighth sub-output pin. 1344.
  • the first sub-output pin 1331 and the fifth sub-output pin 1341 are connected to the first bus 140, and the second sub-output pin 1332 is connected to the sixth sub-output pin 1342 to the second bus.
  • the third sub-output pin 1333 is connected to the seventh sub-output pin 1343 to the third bus 160, and the fourth sub-output pin 1334 is connected to the eighth sub-output pin 1344 to the fourth bus. 170.
  • the first column of pixels 210 includes a first column of sub-pixels 211, a second column of sub-pixels 212, a third column of sub-pixels 213, and a fourth column of sub-pixels 214.
  • the second column of sub-pixels 220 includes a fifth column of sub-pixels arranged in sequence.
  • the number of the first data lines 230 is four.
  • the first sub data line 231, the second sub data line 232, the third sub data line 233, and the fourth sub data line 234 are respectively named.
  • the first sub data line 231, the second sub data line 232, the third sub data line 233, and the fourth sub data line 234 are sequentially arranged.
  • the number of the second data lines 240 is four.
  • the fifth sub data line 241, the sixth sub data line 242, the seventh sub data line 243, and the eighth sub data line 244 are respectively named.
  • the fifth sub data line 241, the sixth sub data line 242, the seventh sub data line 243, and the eighth sub data line 244 are sequentially arranged, and the fifth sub data line 241 is adjacent to the The fourth sub-data line 234 is set.
  • the first sub-data line 231 is used to drive the first column of sub-pixels 211
  • the second sub-data line 232 is used to drive the second column of sub-pixels 212
  • the third sub-data line 233 is used to drive the
  • the third column of sub-pixels 213 is used to drive the fourth column of sub-pixels 214.
  • the fifth sub-data line 241 is used to drive the fifth column sub-pixel 221
  • the sixth sub-data line 242 is used to drive the sixth column sub-pixel 222
  • the seventh sub-data line 243 is used to drive the
  • the seventh column of sub-pixels 223 is used to drive the eighth column of sub-pixels 224.
  • the first sub-data line 231 is electrically connected to the first sub-output pin 1331
  • the pin 1342 is electrically connected
  • the third sub-data line 233 is electrically connected to the seventh sub-output pin 1343
  • the fourth sub-data line 234 is electrically connected to the fourth sub-output pin 1334.
  • the fifth sub-data line 241 is electrically connected to the fifth sub-output pin 1341
  • the sixth sub-data line 242 is electrically connected to the second sub-output pin 1332
  • the seventh sub-data line 243 is
  • the third sub-output pin 1333 is electrically connected
  • the eighth sub-data line 244 is electrically connected to the eighth sub-output pin 1344.
  • the second sub-data line 232 is electrically connected to the sixth sub-output pin 1342, and the third sub-data line 233 is electrically connected to the seventh sub-output pin 1343.
  • the sixth sub-data line 242 is electrically connected to the second sub-output pin 1332, and the seventh sub-data line 243 is electrically connected to the third sub-output pin 1333 by means of an insulated cross-line. Realized.
  • the polarities of the signals loaded on the first column sub-pixel 211 to the fourth column sub-pixel 214 in the first column of pixels 210 are “+”, “-”, “-”, “+”, respectively.
  • the polarities of the signals loaded on the fifth column sub-pixel 221 to the eighth column sub-pixel 224 in the second column sub-pixel 220 are “-” “+”, “+”, “-”, respectively, as shown in FIG. 6 . .
  • FIG. 7 is a schematic structural view of a display panel according to a third preferred embodiment of the present invention
  • FIG. 8 is an enlarged schematic view of a portion of FIG. 7
  • the display panel 10 includes a display area 200 and a non-display area 100 disposed around the display area 200.
  • the non-display area 100 is provided with a source integrated chip 110 and a splitter 130.
  • the source integrated chip 110 includes a plurality of first pins 111 and a plurality of second pins 112.
  • the first pins 111 and the second pins 112 are spaced apart from each other, and the first pins 111 are used.
  • the second pin 112 is configured to output a second polarity signal.
  • the splitter 130 includes a plurality of spaced apart first input pins 131, second input pins 132, and a plurality of first output pins 133 corresponding to each of the first input pins 131, and each The second input pin 132 corresponds to a plurality of second output pins 134.
  • the first input pin 131 is configured to receive the first polarity signal and transmit the first polarity signal to all first output pins 133
  • the second input pin 132 is configured to receive the The second polarity signal transmits the second polarity signal to the second output pin 134.
  • a first column of pixels 210 and a second column of pixels 220 are disposed on the display area 200.
  • the display area 200 further includes a plurality of first data lines 230 and a plurality of second data lines 240.
  • the first data line 230 is used to drive sub-pixels of different columns in the first column of pixels 210
  • the second data line 240 is used to drive sub-pixels of different columns in the second column of pixels 220.
  • At least one but not all of the first data lines 230 are electrically coupled to the second output pin to load a second polarity signal; the remaining first data lines 230 and the An output pin 133 is electrically connected one by one to load the first polarity signal.
  • At least one but not all of the second data lines 240 of the second data line 240 are electrically coupled to the first output pin 131 to load a first polarity signal; the remaining second data line 240 is The second output pins are electrically connected one by one to load the second polarity signal.
  • the first column of pixels 210 includes four columns of sub-pixels
  • the second column of pixels 220 includes four columns of sub-pixels.
  • a plurality of the first output pins 133 are correspondingly four, and are sequentially named as a first sub-output pin 1331, a second sub-output pin 1332, a third sub-output pin 1333, and a fourth sub-output. Pin 1334.
  • the plurality of second output pins 134 are correspondingly four, and are sequentially named as a fifth sub-output pin 1341, a sixth sub-output pin 1342, a seventh sub-output pin 1343, and an eighth sub-output pin. 1344.
  • the first sub-output pin 1331 and the fifth sub-output pin 1341 are connected to the first bus 140, and the second sub-output pin 1332 is connected to the sixth sub-output pin 1342 to the second bus.
  • the third sub-output pin 1333 is connected to the seventh sub-output pin 1343 to the third bus 160, and the fourth sub-output pin 1334 is connected to the eighth sub-output pin 1344 to the fourth bus. 170.
  • the first column of pixels 210 includes a first column of sub-pixels 211, a second column of sub-pixels 212, a third column of sub-pixels 213, and a fourth column of sub-pixels 214.
  • the second column of sub-pixels 220 includes a fifth column of sub-pixels arranged in sequence.
  • the number of the first data lines 230 is four.
  • the first sub data line 231, the second sub data line 232, the third sub data line 233, and the fourth sub data line 234 are respectively named.
  • the first sub data line 231, the second sub data line 232, the third sub data line 233, and the fourth sub data line 234 are sequentially arranged.
  • the number of the second data lines 240 is four.
  • the fifth sub data line 241, the sixth sub data line 242, the seventh sub data line 243, and the eighth sub data line 244 are respectively named.
  • the fifth sub data line 241, the sixth sub data line 242, the seventh sub data line 243, and the eighth sub data line 244 are sequentially arranged, and the fifth sub data line 241 is adjacent to the The fourth sub-data line 234 is set.
  • the first sub-data line 231 is used to drive the first column of sub-pixels 211
  • the second sub-data line 232 is used to drive the second column of sub-pixels 212
  • the third sub-data line 233 is used to drive the The third column of sub-pixels 213,
  • the fourth sub-data line 234 is used to drive the fourth column of sub-pixels 214.
  • the fifth sub-data line 241 is used to drive the fifth column sub-pixel 221
  • the sixth sub-data line 242 is used to drive the sixth column sub-pixel 222
  • the seventh sub-data line 243 is used to drive the
  • the seventh column of sub-pixels 223 is used to drive the eighth column of sub-pixels 224.
  • the first sub-data line 231 is electrically connected to the first sub-output pin 1331
  • the second sub-data line 232 is electrically connected to the sixth sub-output pin 1342
  • the third sub-data line 233 The third sub-output pin 1333 is electrically connected to the third sub-output pin 1333
  • the fourth sub-data line 234 is electrically connected to the eighth sub-output pin 1344
  • the pin 1341 is electrically connected
  • the sixth sub-data line 242 is electrically connected to the second sub-output pin 1332
  • the seventh sub-data line 243 is electrically connected to the seventh sub-output pin 1343.
  • the eight sub data lines 244 are electrically coupled to the fourth sub output pin 1334.
  • the second sub-data line 232 and the sixth sub-output pin 1342, the fourth sub-data line 234 and the eighth sub-output pin 1344 are electrically connected.
  • the sixth sub-data line 242 is electrically connected to the second sub-output pin 1332, and the eighth sub-data line 244 is electrically connected to the fourth sub-output pin 1334 by means of an insulated cross-line. .
  • the polarities of the signals loaded on the first column sub-pixel 211 to the fourth column sub-pixel 214 in the first column of pixels 210 are “+”, “-”, “+”, “-”, respectively.
  • the polarities of the signals loaded on the fifth column sub-pixel 221 to the eighth column sub-pixel 224 in the second column sub-pixel 220 are “-” “+”, “ ⁇ ”, “+”, respectively, as shown in FIG. 9 . .
  • FIG. 10 is a schematic structural view of a display panel according to a fourth preferred embodiment of the present invention
  • FIG. 11 is an enlarged schematic view of the portion of FIG. 10
  • the display panel 10 includes a display area 200 and a non-display area 100 disposed around the display area 200.
  • the non-display area 100 is provided with a source integrated chip 110 and a splitter 130.
  • the source integrated chip 110 includes a plurality of first pins 111 and a plurality of second pins 112.
  • the first pins 111 and the second pins 112 are spaced apart from each other, and the first pins 111 are used.
  • the second pin 112 is configured to output a second polarity signal.
  • the splitter 130 includes a plurality of spaced apart first input pins 131, second input pins 132, and a plurality of first output pins 133 corresponding to each of the first input pins 131, and each The second input pin 132 corresponds to a plurality of second output pins 134.
  • the first input pin 131 is configured to receive the first polarity signal and transmit the first polarity signal to all first output pins 133
  • the second input pin 132 is configured to receive the second polarity signal and transmit the second polarity signal to the second output pin 134.
  • a first column of pixels 210 and a second column of pixels 220 are disposed on the display area 200.
  • the display area 200 further includes a plurality of first data lines 230 and a plurality of second data lines 240.
  • the first data line 230 is used to drive sub-pixels of different columns in the first column of pixels 210
  • the second data line 240 is used to drive sub-pixels of different columns in the second column of pixels 220.
  • At least one but not all of the first data lines 230 are electrically coupled to the second output pin to load a second polarity signal; the remaining first data lines 230 and the An output pin 133 is electrically connected one by one to load the first polarity signal.
  • At least one but not all of the second data lines 240 of the second data line 240 are electrically coupled to the first output pin 131 to load a first polarity signal; the remaining second data line 240 is The second output pins are electrically connected one by one to load the second polarity signal.
  • the first column of pixels 210 includes four columns of sub-pixels
  • the second column of pixels 220 includes four columns of sub-pixels.
  • a plurality of the first output pins 133 are correspondingly four, and are sequentially named as a first sub-output pin 1331, a second sub-output pin 1332, a third sub-output pin 1333, and a fourth sub-output. Pin 1334.
  • the plurality of second output pins 134 are correspondingly four, and are sequentially named as a fifth sub-output pin 1341, a sixth sub-output pin 1342, a seventh sub-output pin 1343, and an eighth sub-output pin. 1344.
  • the first sub-output pin 1331 and the fifth sub-output pin 1341 are connected to the first bus 140, and the second sub-output pin 1332 is connected to the sixth sub-output pin 1342 to the second bus.
  • the third sub-output pin 1333 is connected to the seventh sub-output pin 1343 to the third bus 160, and the fourth sub-output pin 1334 is connected to the eighth sub-output pin 1344 to the fourth bus. 170.
  • the first column of pixels 210 includes a first column of sub-pixels 211, a second column of sub-pixels 212, a third column of sub-pixels 213, and a fourth column of sub-pixels 214.
  • the second column of sub-pixels 220 includes a fifth column of sub-pixels arranged in sequence.
  • the number of the first data lines 230 is four.
  • the first sub data line 231, the second sub data line 232, the third sub data line 233, and the fourth sub data line 234 are respectively named.
  • the first sub data line 231, the second sub data line 232, the third sub data line 233, and the fourth sub data line 234 are sequentially arranged.
  • the number of the second data lines 240 is four, and is named as the fifth sub data line 241 and the sixth sub data line respectively for convenience of description.
  • the first sub-data line 231 is used to drive the first column of sub-pixels 211
  • the second sub-data line 232 is used to drive the second column of sub-pixels 212
  • the third sub-data line 233 is used to drive the
  • the third column of sub-pixels 213 is used to drive the fourth column of sub-pixels 214.
  • the fifth sub-data line 241 is used to drive the fifth column sub-pixel 221
  • the sixth sub-data line 242 is used to drive the sixth column sub-pixel 222
  • the seventh sub-data line 243 is used to drive the
  • the seventh column of sub-pixels 223 is used to drive the eighth column of sub-pixels 224.
  • the first sub-data line 231 is electrically connected to the first sub-output pin 1331
  • the second sub-data line 232 is electrically connected to the second sub-output pin 1332
  • the third sub-data line 233 The seventh sub-output pin 1343 is electrically connected to the seventh sub-output pin 1343
  • the fourth sub-data line 234 is electrically connected to the eighth sub-output pin 1344
  • the foot 1341 is electrically connected
  • the sixth sub-data line 242 is electrically connected to the sixth sub-output pin 1342
  • the seventh sub-data line 243 is electrically connected to the third sub-output pin 1333.
  • the eight sub data lines 244 are electrically coupled to the fourth sub output pin 1334.
  • the third sub-data line 233 is electrically connected to the seventh sub-output pin 133
  • the fourth sub-data line 234 is electrically connected to the eighth sub-output pin 1344.
  • the seventh sub-data line 243 is electrically connected to the third sub-output pin 1333
  • the eighth sub-data line 244 is electrically connected to the fourth sub-output pin 1334 by an insulating jumper. of. That is, where there are two sub-data lines crossing, it is insulated.
  • the polarities of the signals loaded on the first column sub-pixel 211 to the fourth column sub-pixel 214 in the first column of pixels 210 are “+”, “+”, “-”, “,” respectively. -”, the polarities of the signals loaded on the fifth column sub-pixel 221 to the eighth column sub-pixel 224 in the second column sub-pixel 220 are "-", "-", "+”, "+”, respectively. 12 is shown.

Landscapes

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Abstract

一种显示面板及显示装置。该显示面板（10）包括显示区域（200）和非显示区域（100），非显示区域（100）设置源集成芯片（110）和分线器（130），源集成芯片（110）包括第一引脚（111）及第二引脚（112），第一（111）、第二引脚（112）分别输出第一、第二极性信号，分线器（130）包括第一（131）、第二输入引脚（132）、多个第一（133）、第二输出引脚（134），第一（131）、第二输入引脚（132）分别接收第一、第二极性信号并其传输至第一（133）、第二输出引脚（134），显示区域（200）上设置第一（210）、第二列像素（220）、多个第一（230）、第二数据线（240），第一（230）、第二数据线（240）分别驱动第一（210）、第二列像素（220）中不同列的子像素，至少一个但非全部第一数据线（210）与第二输出引脚（134）电连接，其余第一数据线（210）与第一输出引脚（133）电连接，至少一个但非全部第二数据线（220）与第一输出引脚电（133）连接，剩余第二数据线（220）与第二输出引脚（134）电连接。

Description

显示面板及显示装置
本发明要求2015年6月4日递交的发明名称为“显示面板及显示装置”的申请号201510304405.9的在先申请优先权，上述在先申请的内容以引入的方式并入本文本中。
技术领域
本发明涉及平面显示领域，尤其涉及一种显示面板及显示装置。
背景技术
液晶显示装置(Liquid Crystal Display,LCD)作为一种常见的电子装置，由于其具有功耗低、体积小、质量轻等特点，而备受用户的青睐。液晶显示装置包括显示面板，在传统的RGBW像素结构的低温多晶硅制程中，为了减小源集成芯片(Source IC)的引脚数量，往往会设计分路器(DE-Mux)将扇出(Fanout)线处的一根走线分成多个数据线(Data Line)，然后再通过分路器的时钟线的开启的时序，来控制显示面板的显示区域的像素的数据线(Pixel data line)。所谓RGBW像素结构是指一个像素包括红色(Red，R)子像素，绿色(Green，G)子像素，蓝色子像素(Blue，B)和白色子像素(White，W)。然而，这种设置方式会导致任何一根扇出线控制的多个数据线的极性完全相同，且由于一个扇出线对应的多个数据线连接同列像素的不同的子像素，因此，同列像素中不同的子像素加载的信号极性相同，这样会导致显示面板的画面闪烁较为严重，从而影响显示面板显示画面的性能。
发明内容
本发明提供一种显示面板，所述显示面板包括显示区域和围绕所述显示区域设置的非显示区域，所述非显示区域设置有源集成芯片和分线器，所述源集成芯片包括多个第一引脚及多个第二引脚，所述第一引脚及所述第二引脚相互间隔设置，所述第一引脚用于输出第一极性信号，所述第二引脚用于输出第二极性信号，所述分线器包括多个间隔设置的第一输入引脚、第二输入引脚、以 及与每个第一输入引脚相对应的多个第一输出引脚、与每个第二输入引脚相对应的多个第二输出引脚，所述第一输入引脚用于接收所述第一极性信号并将所述第一极性信号传输至所述第一输出引脚，所述第二输入引脚用于接收所述第二极性信号并将所述第二极性信号输出至所述第二输出引脚，所述显示区域上设置间隔设置的第一列像素及第二列像素，所述显示区域上还设置多个第一数据线及多个第二数据线，所述第一数据线用于驱动所述第一列像素中不同列的子像素，所述第二数据线用于驱动所述第二列像素中不同列的子像素，所述第一数据线中的至少一个但非全部的第一数据线与所述第二输出引脚电连接，剩余的第一数据线与所述第一输出引脚相应一一电连接，所述第二数据线中的至少一个但非全部的第二数据线与所述第一输出引脚电连接，剩余的第二数据线与所述第二输出引脚相应一一电连接。
本发明还提供了一种显示装置，所述显示装置包括显示面板，所述显示面板包括显示区域和围绕所述显示区域设置的非显示区域，所述非显示区域设置有源集成芯片和分线器，所述源集成芯片包括多个第一引脚及第二引脚，所述第一引脚及第二引脚相互间隔设置，所述第一引脚用于输出第一极性信号，所述第二引脚用于输出第二极性信号，所述分线器包括多个间隔设置的第一输入引脚、第二输入引脚、以及与每个第一输入引脚相对应的多个第一输出引脚、与每个第二输入引脚相对应的多个第二输出引脚，所述第一输入引脚用于接收所述第一极性信号并将所述第一极性信号传输至所述第一输出引脚，所述第二输入引脚用于接收所述第二极性信号并将所述第二极性信号输出至所述第二输出引脚，所述显示区域上设置间隔设置的第一列像素及第二列像素，所述显示区域上还设置多个第一数据线及多个第二数据线，所述第一数据线用于驱动所述第一列像素中不同列的子像素，所述第二数据线用于驱动所述第二列像素中不同列的子像素，所述第一数据线中的至少一个但非全部的第一数据线与所述第二输出引脚电连接，剩余的第一数据线与所述第一输出引脚相应一一电连接，所述第二数据线中的至少一个但非全部的第二数据线与所述第一输出引脚电连接，剩余的第二数据线与所述第二输出引脚相应一一电连接。
相较于现有技术，本发明的显示面板中通过将第一数据线中的至少一个但非全部的第一数据线驱动所述第一列像素中的不同的子像素，所述第二数据线 中的至少一个但非全部的第一数据线驱动所述第二列像素中的不同的子像素，且所述第一数据线及所述第二数据线分别加载第一极性信号及第二极性信号，因此，所述第一列像素中的子像素并不是加载同样极性的信号，所述第二列像素中的子像素也并不是加载同样极性的信号，因此，所述显示面板显示画面的时候不会出现闪烁。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明第一较佳实施方式的显示面板的结构示意图。
图2为图1中I处的放大示意图。
图3为图1中显示面板的显示区域的像素的极性示意图。
图4为本发明第二较佳实施方式的显示面板的结构示意图。
图5为图4中II处的放大示意图。
图6为图4中显示面板的显示区域的像素的极性示意图。
图7为本发明第三较佳实施方式的显示面板的结构示意图。
图8为图7中III处的放大示意图。
图9为本发明图7中显示面板的显示区域的像素的极性示意图。
图10为本发明第四较佳实施方式的显示面板的结构示意图。
图11为图10中IV处的放大示意图。
图12为本发明图10中显示面板的显示区域的像素的极性示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请一并参阅图1、图2和图3，图1为本发明第一较佳实施方式的显示面板的结构示意图；图2为图1中I处的放大示意图；图3为图1中显示面板的显示区域的像素的极性示意图。所述显示面板10包括显示区域200和围绕所述显示区域200设置的非显示区域100。所述非显示区域100设置源集成芯片(Source IC)110和分线器(DE-Mux)130。所述源集成芯片110包括多个第一引脚111和多个第二引脚112，所述第一引脚111和所述第二引脚112相互间隔设置，所述第一引脚111用于输出第一极性信号，所述第二引脚112用于输出第二极性信号。所述分线器130包括多个间隔设置的第一输入引脚131、第二输入引脚132、以及与每个第一输入引脚131相对应的多个第一输出引脚133、与每个第二输入引脚132相对应的多个第二输出引脚134。在图1中仅仅示意出一个第一引脚111、一个第二引脚112、一个第一输入引脚131及一个第二输入引脚132。所述第一输入引脚131用于接收所述第一极性信号并将所述第一极性信号传输至所有的第一输出引脚133，所述第二输入引脚132用于接收所述第二极性信号并将所述第二极性信号传输至所有的第二输出引脚134。所述显示区域200上设置间隔设置的第一列像素210及第二列像素220，所述显示区域200上还设置多个第一数据线230及多个第二数据线240。在图2中仅仅示意出一个第一数据线230及一个第二数据线240。所述第一数据线230用于驱动所述第一列像素210中不同列的子像素，所述第二数据线240用于驱动所述第二列像素220中的不同列的子像素。所述第一数据线230中的至少一个但非全部的第一数据线230与所述第二输出引脚134电连接，以加载第二极性信号；剩余的第一数据线230与所述第一输出引脚133相应一一电连接，以加载第一极性信号。所述第二数据线240中的至少一个但非全部的第二数据线240与所述第一输出引脚133电连接，以加载第一极性信号；剩余的第二数据线240与所述第二输出引脚134相应一一电连接，以加载第二极性信号。在本实施方式中，所述第一输入引脚131通过扇出线与所述第一引脚111电连接，所述第二输入引脚132通过扇出线与所述第二引脚112电连接。
下面以第一列像素210中包括四列子像素，所述第二列像素220中包括四列子像素为例进行介绍。此时，多个所述第一输出引脚133相应地为四个，依次命名为第一子输出引脚1331、第二子输出引脚1332、第三子输出引脚1333 及第四子输出引脚1334。相应地，多个第二输出引脚134相应地为四个，依次命名为第五子输出引脚1341、第六子输出引脚1342、第七子输出引脚1343及第八子输出引脚1344。其中，所述第一子输出引脚1331与所述第五子输出引脚1341连接第一总线140，所述第二子输出引脚1332与所述第六子输出引脚1342连接第二总线150，所述第三子输出引脚1333与所述第七子输出引脚1343连接第三总线160，所述第四子输出引脚1334与所述第八子输出引脚1344连接第四总线170。所述第一列像素210包括依次排列的第一列子像素211、第二列子像素212、第三列子像素213及第四列子像素214，所述第二列子像素220包括依次排列的第五列子像素221、第六列子像素222、第七列子像素223及第八列子像素224，其中，所述第五列子像素221邻近所述第四列子像素214设置。相应地，所述第一数据线230的数目为四个，为了方便描述，分别命名为第一子数据线231、第二子数据线232、第三子数据线233及第四子数据线234，所述第一子数据线231、所述第二子数据线232、所述第三子数据线233及所述第四子数据线234依次排列。相应地，所述第二数据线240的数目为四个，为了方便描述，分别命名为第五子数据线241、第六子数据线242、第七子数据线243及第八子数据线244，所述第五子数据线241、所述第六子数据线242、所述第七子数据线243及所述第八子数据线244依次排列，且所述第五子数据线241邻近所述第四子数据线234设置。所述第一子数据线231用于驱动所述第一列子像素211，所述第二子数据线232用于驱动所述第二列子像素212，所述第三子数据线233用于驱动所述第三列子像素213，所述第四子数据线234用于驱动所述第四列子像素214。所述第五子数据线241用于驱动所述第五列子像素221，所述第六子数据线242用于驱动所述第六列子像素222，所述第七子数据线243用于驱动所述第七列子像素223，所述第八子数据线244用于驱动所述第八列子像素224。所述第二子数据线232与所述第六子输出引脚242电连接，所述第一子数据线231与所述第一子输出引脚1331电连接，所述第三子数据线232与所述第三子输出引脚1333电连接，所述第四子数据线234与所述第四子输出引脚1334电连接。所述第六子数据线242与所述第二子输出引脚1332电连接，所述第五子数据线241与所述第五子输出引脚1341电连接，所述第七子数据线243与所述第七子输出引脚1343 电连接，所述第八子数据线244与所述第八子输出引脚1344电连接。所述第一列子像素211与所述第五列子像素221的像素的颜色相同，所述第二列子像素212与所述第六列子像素222的像素的颜色相同，所述第三列子像素213与所述第七列子像素223的像素的颜色相同，所述第四列子像素214与所述第八列子像素224的像素的颜色相同。在本实施方式中，所述第一列子像素211、所述第二列子像素212、所述第三列子像素213及所述第四列子像素214分别为红色子像素(为了方便描述，在图中标记为R)，绿色子像素(为了方便描述，在图中标记为G)，蓝色子像素(为了方便描述，在图中标记为B)及白色子像素(为了方便描述，在图中标记为W)。所述第五列子像素221、第六列子像素222、第七列子像素223及第八列子像素224分别为红色子像素、绿色子像素、蓝色子像素及白色子像素。
优选地，在本实施方式中，所述第二子数据线232与所述第六子输出引脚242电连接，所述第六子数据线242与所述第二子输出引脚1332电连接是通过将所述第二子数据线232和所述第六子数据线242之间绝缘跨线的方式实现的。即，存在两个子数据线交叉的地方是结缘的，在本实施方式中为所述第二子数据线232出现与其他子数据线交叉的地方进行绝缘处理，使得所述第二子数据线232与其他子数据线绝缘，所述第六子数据线242与其他子数据线交叉的地方进行绝缘处理，使得所述第六子数据线242与其他子数据线绝缘。
在本实施方式中，所述第一极性信号为极性为正的信号，所述第二极性信号为极性为负的信号。为了方便表示，在图中以“+”号表示极性为正的信号，以“-”号表示极性为负的信号。由于所述第一引脚111输出第一极性信号，所述第二引脚112输出第二极性信号，且所述第一输入引脚131接收第一极性信号并将所述第一极性信号传输至所述第一输出引脚133，因此，所述第一子输出引脚1331、所述第二子输出引脚1332、所述第三子输出引脚1333及所述第四子输出引脚1334输出第一极性信号。由于所述第二引脚112输出第二极性信号，且所述第二输入引脚132接收第二极性信号并将所述第二极性信号输出至所述第二输出引脚132，因此，所述第五子输出引脚1341、所述第六子输出引脚1342、所述第七子输出引脚1343及所述第八子输出引脚1344输出第二极性信号。因为所述第一子数据线231与所述第一子输出引脚1331电连接， 所以，所述第一子数据线231加载第一极性信号，且由于所述第一子数据线231驱动所述第一列子像素211，因此，所述第一列子像素211加载第一极性信号。因为，所述第二子数据线232与所述第六子输出引脚1342电连接，所以所述第二子数据线232加载第二极性信号，且由于所述第二子数据线232驱动所述第二列子像素212，因此，所述第二列子像素212加载第二极性信号。因为所述第三子数据线233与所述第三子输出引脚1333电连接，所以所述第三子数据线233加载第一极性信号，且由于所述第三子数据线233驱动所述第三列子像素213，因此，所述第三列子像素233加载第一极性信号。因为，所述第四子数据线234与所述第四子输出引脚1334电连接，所述第四子数据线231加载第一极性信号，且由于所述第四子数据线234驱动所述第四列子像素214，因此，所述第四列子像素214加载第一极性信号。因为所述第五子数据线241与所述第五子输出引脚1341电连接，所以所述第五子数据线241加载第二极性信号，且由于所述第五子数据线241驱动所述第五列子像素221，因此，所述第五列子像素221加载第二极性信号。因为，所述第六子数据线242与所述第二子输出引脚1332电连接，且由于所述第六子数据线242驱动所述第六列子像素222，因此，所述第六列子像素222加载第一极性信号。因为，所述第七子数据线243与所述第七子输出引脚1333电连接，且由于所述第七子数据线243驱动所述第七列子像素223，因此，所述第七列子像素223加载第二极性信号。因为，所述第八子数据线244与所述第八子输出引脚1334电连接，且由于所述第八子数据线244驱动所述第八列子像素224，因此，所述第八列子像素224加载第二极性信号。由此，在图3中，所述第一列像素210中的第一列子像素211至第四列子像素214上加载的信号的极性分别为“+”、“-”、“+”、“+”，所述第二列子像素220中的第五列子像素221至第八列子像素224上加载的信号的极性分别为“-”“+”、“-”、“-”。由于所述第一列像素210中的所述第二列子像素212加载的信号的极性与所述第一列像素210中的第一列子像素211、第三列子像素213及第四列子像素214上加载的信号的极性不同，且所述第二列像素220中的第六列子像素222加载的信号的极性与所述第五列子像素221、第七列子像素223及第八列子像素224上加载的信号的极性不同，因此，在信号极性出现反转时，所述第一列像素210也不会出现闪 烁现象。
相较于现有技术，本发明的显示面板10中通过将第一数据线230中的至少一个但非全部的第一数据线230驱动所述第一列像素210中的不同的子像素，所述第二数据线240中的至少一个但非全部的第一数据线230驱动所述第二列像素220中的不同的子像素，且所述第一数据线230及所述第二数据线240分别加载第一极性信号及第二极性信号，因此，所述第一列像素210中的子像素并不是加载同样极性的信号，所述第二列像素220中的子像素也并不是加载同样极性的信号，因此，所述显示面板10显示画面的时候不会出现闪烁。
请一并参阅图4至图6，图4为本发明第二较佳实施方式的显示面板的结构示意图；图5为图4中II处的放大示意图；图6为图4中显示面板的显示区域的像素的极性示意图。所述显示面板10包括显示区域200和围绕所述显示区域200设置的非显示区域100。所述非显示区域100设置源集成芯片110和分线器130。所述源集成芯片110包括多个第一引脚111和多个第二引脚112，所述第一引脚111和所述第二引脚112相互间隔设置，所述第一引脚111用于输出第一极性信号，所述第二引脚112用于输出第二极性信号。所述分线器130包括多个间隔设置的第一输入引脚131、第二输入引脚132、以及与每个第一输入引脚131相对应的多个第一输出引脚133、与每个第二输入引脚132相对应的多个第二输出引脚134。所述第一输入引脚131用于接收所述第一极性信号并将所述第一极性信号传输至所有第一输出引脚133，所述第二输入引脚132用于接收所述第二极性信号并将所述第二极性信号传输至所述第二输出引脚134。所述显示区域200上设置间隔设置的第一列像素210及第二列像素220，所述显示区域200上还设置多个第一数据线230及多个第二数据线240。所述第一数据线230用于驱动所述第一列像素210中不同列的子像素，所述第二数据线240用于驱动所述第二列像素220中的不同列的子像素。所述第一数据线230中的至少一个但非全部的第一数据线230与所述第二输出引脚电连接，以加载第二极性信号；剩余的第一数据线230与所述第一输出引脚133相应一一电连接，以加载第一极性信号。所述第二数据线240中的至少一个但非全部的第二数据线240与所述第一输出引脚131电连接，以加载第一极性信号；剩余的第二数据线240与所述第二输出引脚相应一一电连接，以加载 第二极性信号。
下面以第一列像素210中包括四列子像素，所述第二列像素220中包括四列子像素为例进行介绍。此时，多个所述第一输出引脚133相应地为四个，依次命名为第一子输出引脚1331、第二子输出引脚1332、第三子输出引脚1333及第四子输出引脚1334。相应地，多个第二输出引脚134相应地为四个，依次命名为第五子输出引脚1341、第六子输出引脚1342、第七子输出引脚1343及第八子输出引脚1344。其中，所述第一子输出引脚1331与所述第五子输出引脚1341连接第一总线140，所述第二子输出引脚1332与所述第六子输出引脚1342连接第二总线150，所述第三子输出引脚1333与所述第七子输出引脚1343连接第三总线160，所述第四子输出引脚1334与所述第八子输出引脚1344连接第四总线170。所述第一列像素210包括依次排列的第一列子像素211、第二列子像素212、第三列子像素213及第四列子像素214，所述第二列子像素220包括依次排列的第五列子像素221、第六列子像素222、第七列子像素223及第八列子像素224，其中，所述第五列子像素221邻近所述第四列子像素214设置。相应地，所述第一数据线230的数目为四个，为了方便描述，分别命名为第一子数据线231、第二子数据线232、第三子数据线233及第四子数据线234，所述第一子数据线231、所述第二子数据线232、所述第三子数据线233及所述第四子数据线234依次排列。相应地，所述第二数据线240的数目为四个，为了方便描述，分别命名为第五子数据线241、第六子数据线242、第七子数据线243及第八子数据线244，所述第五子数据线241、所述第六子数据线242、所述第七子数据线243及所述第八子数据线244依次排列，且所述第五子数据线241邻近所述第四子数据线234设置。所述第一子数据线231用于驱动所述第一列子像素211，所述第二子数据线232用于驱动所述第二列子像素212，所述第三子数据线233用于驱动所述第三列子像素213，所述第四子数据线234用于驱动所述第四列子像素214。所述第五子数据线241用于驱动所述第五列子像素221，所述第六子数据线242用于驱动所述第六列子像素222，所述第七子数据线243用于驱动所述第七列子像素223，所述第八子数据线244用于驱动所述第八列子像素224。所述第一子数据线231与所述第一子输出引脚1331电连接，所述第二子数据线232与所述第六子输出引 脚1342电连接，所述第三子数据线233与所述第七子输出引脚1343电连接，所述第四子数据线234与所述第四子输出引脚1334电连接，所述第五子数据线241与所述第五子输出引脚1341电连接，所述第六子数据线242与所述第二子输出引脚1332电连接，所述第七子数据线243与所述第三子输出引脚1333电连接，所述第八子数据线244与所述第八子输出引脚1344电连接。
优选地，在本实施方式中，所述第二子数据线232与所述第六子输出引脚1342电连接，所述第三子数据线233与所述第七子输出引脚1343电连接，所述第六子数据线242与所述第二子输出引脚1332电连接，以及所述第七子数据线243与所述第三子输出引脚1333电连接是通过绝缘跨线的方式实现的。
在本实施方式中，所述第一列像素210中的第一列子像素211至第四列子像素214上加载的信号的极性分别为“+”、“-”、“-”、“+”，所述第二列子像素220中的第五列子像素221至第八列子像素224上加载的信号的极性分别为“-”“+”、“+”、“-”，如图6所示。
请一并参与图7至图9，图7为本发明第三较佳实施方式的显示面板的结构示意图；图8为图7中III处的放大示意图；图9为本发明图7中显示面板的显示区域的像素的极性示意图。所述显示面板10包括显示区域200和围绕所述显示区域200设置的非显示区域100。所述非显示区域100设置源集成芯片110和分线器130。所述源集成芯片110包括多个第一引脚111和多个第二引脚112，所述第一引脚111和所述第二引脚112相互间隔设置，所述第一引脚111用于输出第一极性信号，所述第二引脚112用于输出第二极性信号。所述分线器130包括多个间隔设置的第一输入引脚131、第二输入引脚132、以及与每个第一输入引脚131相对应的多个第一输出引脚133、与每个第二输入引脚132相对应的多个第二输出引脚134。所述第一输入引脚131用于接收所述第一极性信号并将所述第一极性信号传输至所有第一输出引脚133，所述第二输入引脚132用于接收所述第二极性信号并将所述第二极性信号传输至所述第二输出引脚134。所述显示区域200上设置间隔设置的第一列像素210及第二列像素220，所述显示区域200上还设置多个第一数据线230及多个第二数据线240。所述第一数据线230用于驱动所述第一列像素210中不同列的子像素，所述第二数据线240用于驱动所述第二列像素220中的不同列的子像素。 所述第一数据线230中的至少一个但非全部的第一数据线230与所述第二输出引脚电连接，以加载第二极性信号；剩余的第一数据线230与所述第一输出引脚133相应一一电连接，以加载第一极性信号。所述第二数据线240中的至少一个但非全部的第二数据线240与所述第一输出引脚131电连接，以加载第一极性信号；剩余的第二数据线240与所述第二输出引脚相应一一电连接，以加载第二极性信号。
下面以第一列像素210中包括四列子像素，所述第二列像素220中包括四列子像素为例进行介绍。此时，多个所述第一输出引脚133相应地为四个，依次命名为第一子输出引脚1331、第二子输出引脚1332、第三子输出引脚1333及第四子输出引脚1334。相应地，多个第二输出引脚134相应地为四个，依次命名为第五子输出引脚1341、第六子输出引脚1342、第七子输出引脚1343及第八子输出引脚1344。其中，所述第一子输出引脚1331与所述第五子输出引脚1341连接第一总线140，所述第二子输出引脚1332与所述第六子输出引脚1342连接第二总线150，所述第三子输出引脚1333与所述第七子输出引脚1343连接第三总线160，所述第四子输出引脚1334与所述第八子输出引脚1344连接第四总线170。所述第一列像素210包括依次排列的第一列子像素211、第二列子像素212、第三列子像素213及第四列子像素214，所述第二列子像素220包括依次排列的第五列子像素221、第六列子像素222、第七列子像素223及第八列子像素224，其中，所述第五列子像素221邻近所述第四列子像素214设置。相应地，所述第一数据线230的数目为四个，为了方便描述，分别命名为第一子数据线231、第二子数据线232、第三子数据线233及第四子数据线234，所述第一子数据线231、所述第二子数据线232、所述第三子数据线233及所述第四子数据线234依次排列。相应地，所述第二数据线240的数目为四个，为了方便描述，分别命名为第五子数据线241、第六子数据线242、第七子数据线243及第八子数据线244，所述第五子数据线241、所述第六子数据线242、所述第七子数据线243及所述第八子数据线244依次排列，且所述第五子数据线241邻近所述第四子数据线234设置。所述第一子数据线231用于驱动所述第一列子像素211，所述第二子数据线232用于驱动所述第二列子像素212，所述第三子数据线233用于驱动所述第三列子像素213，所 述第四子数据线234用于驱动所述第四列子像素214。所述第五子数据线241用于驱动所述第五列子像素221，所述第六子数据线242用于驱动所述第六列子像素222，所述第七子数据线243用于驱动所述第七列子像素223，所述第八子数据线244用于驱动所述第八列子像素224。所述第一子数据线231与所述第一子输出引脚1331电连接，所述第二子数据线232与所述第六子输出引脚1342电连接，所述第三子数据线233与所述第三子输出引脚1333电连接，所述第四子数据线234与所述第八子输出引脚1344电连接，所述第五子数据线241与所述第五子输出引脚1341电连接，所述第六子数据线242与所述第二子输出引脚1332电连接，所述第七子数据线243与所述第七子输出引脚1343电连接，所述第八子数据线244与所述第四子输出引脚1334电连接。
优选地，在本实施方式中，所述第二子数据线232与所述第六子输出引脚1342，所述第四子数据线234与所述第八子输出引脚1344电连接，所述第六子数据线242与所述第二子输出引脚1332电连接，以及所述第八子数据线244与所述第四子输出引脚1334电连接是通过绝缘跨线的方式实现的。
在本实施方式中，所述第一列像素210中的第一列子像素211至第四列子像素214上加载的信号的极性分别为“+”、“-”、“+”、“-”，所述第二列子像素220中的第五列子像素221至第八列子像素224上加载的信号的极性分别为“-”“+”、“-”、“+”，如图9所示。
请一并参阅图10至图12，图10为本发明第四较佳实施方式的显示面板的结构示意图；图11为图10中IV处的放大示意图；图12为本发明图10中显示面板的显示区域的像素的极性示意图。所述显示面板10包括显示区域200和围绕所述显示区域200设置的非显示区域100。所述非显示区域100设置源集成芯片110和分线器130。所述源集成芯片110包括多个第一引脚111和多个第二引脚112，所述第一引脚111和所述第二引脚112相互间隔设置，所述第一引脚111用于输出第一极性信号，所述第二引脚112用于输出第二极性信号。所述分线器130包括多个间隔设置的第一输入引脚131、第二输入引脚132、以及与每个第一输入引脚131相对应的多个第一输出引脚133、与每个第二输入引脚132相对应的多个第二输出引脚134。所述第一输入引脚131用于接收所述第一极性信号并将所述第一极性信号传输至所有第一输出引脚133，所述 第二输入引脚132用于接收所述第二极性信号并将所述第二极性信号传输至所述第二输出引脚134。所述显示区域200上设置间隔设置的第一列像素210及第二列像素220，所述显示区域200上还设置多个第一数据线230及多个第二数据线240。所述第一数据线230用于驱动所述第一列像素210中不同列的子像素，所述第二数据线240用于驱动所述第二列像素220中的不同列的子像素。所述第一数据线230中的至少一个但非全部的第一数据线230与所述第二输出引脚电连接，以加载第二极性信号；剩余的第一数据线230与所述第一输出引脚133相应一一电连接，以加载第一极性信号。所述第二数据线240中的至少一个但非全部的第二数据线240与所述第一输出引脚131电连接，以加载第一极性信号；剩余的第二数据线240与所述第二输出引脚相应一一电连接，以加载第二极性信号。
下面以第一列像素210中包括四列子像素，所述第二列像素220中包括四列子像素为例进行介绍。此时，多个所述第一输出引脚133相应地为四个，依次命名为第一子输出引脚1331、第二子输出引脚1332、第三子输出引脚1333及第四子输出引脚1334。相应地，多个第二输出引脚134相应地为四个，依次命名为第五子输出引脚1341、第六子输出引脚1342、第七子输出引脚1343及第八子输出引脚1344。其中，所述第一子输出引脚1331与所述第五子输出引脚1341连接第一总线140，所述第二子输出引脚1332与所述第六子输出引脚1342连接第二总线150，所述第三子输出引脚1333与所述第七子输出引脚1343连接第三总线160，所述第四子输出引脚1334与所述第八子输出引脚1344连接第四总线170。所述第一列像素210包括依次排列的第一列子像素211、第二列子像素212、第三列子像素213及第四列子像素214，所述第二列子像素220包括依次排列的第五列子像素221、第六列子像素222、第七列子像素223及第八列子像素224，其中，所述第五列子像素221邻近所述第四列子像素214设置。相应地，所述第一数据线230的数目为四个，为了方便描述，分别命名为第一子数据线231、第二子数据线232、第三子数据线233及第四子数据线234，所述第一子数据线231、所述第二子数据线232、所述第三子数据线233及所述第四子数据线234依次排列。相应地，所述第二数据线240的数目为四个，为了方便描述，分别命名为第五子数据线241、第六子数据线 242、第七子数据线243及第八子数据线244，所述第五子数据线241、所述第六子数据线242、所述第七子数据线243及所述第八子数据线244依次排列，且所述第五子数据线241邻近所述第四子数据线234设置。所述第一子数据线231用于驱动所述第一列子像素211，所述第二子数据线232用于驱动所述第二列子像素212，所述第三子数据线233用于驱动所述第三列子像素213，所述第四子数据线234用于驱动所述第四列子像素214。所述第五子数据线241用于驱动所述第五列子像素221，所述第六子数据线242用于驱动所述第六列子像素222，所述第七子数据线243用于驱动所述第七列子像素223，所述第八子数据线244用于驱动所述第八列子像素224。所述第一子数据线231与所述第一子输出引脚1331电连接，所述第二子数据线232与所述第二子输出引脚1332电连接，所述第三子数据线233与所述第七子输出引脚1343电连接，所述第四子数据线234与所述第八子输出引脚1344电连接，所述第五子数据线241与所述第五子输出引脚1341电连接，所述第六子数据线242与所述第六子输出引脚1342电连接，所述第七子数据线243与所述第三子输出引脚1333电连接，所述第八子数据线244与所述第四子输出引脚1334电连接。
优选地，在本实施方式中，所述第三子数据线233与所述第七子输出引脚133电连接，所述第四子数据线234与所述第八子输出引脚1344电连接，所述第七子数据线243与所述第三子输出引脚1333电连接，所述第八子数据线244与所述第四子输出引脚1334电连接是通过绝缘跨线的方式形成的。即，存在两个子数据线交叉的地方是绝缘的。
在本实施方式中，所述第一列像素210中的第一列子像素211至第四列子像素214上加载的信号的极性分别为“+”、“+”、“-”“、”“-”，所述第二列子像素220中的第五列子像素221至第八列子像素224上加载的信号的极性分别为“-”、“-”、“+”、“+”，如图12所示。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (10)

  1. 一种显示面板，其中，所述显示面板包括显示区域和围绕所述显示区域设置的非显示区域，所述非显示区域设置有源集成芯片和分线器，所述源集成芯片包括多个第一引脚及多个第二引脚，所述第一引脚及所述第二引脚相互间隔设置，所述第一引脚用于输出第一极性信号，所述第二引脚用于输出第二极性信号，所述分线器包括多个间隔设置的第一输入引脚、第二输入引脚、以及与每个第一输入引脚相对应的多个第一输出引脚、与每个第二输入引脚相对应的多个第二输出引脚，所述第一输入引脚用于接收所述第一极性信号并将所述第一极性信号传输至所述第一输出引脚，所述第二输入引脚用于接收所述第二极性信号并将所述第二极性信号输出至所述第二输出引脚，所述显示区域上设置间隔设置的第一列像素及第二列像素，所述显示区域上还设置多个第一数据线及多个第二数据线，所述第一数据线用于驱动所述第一列像素中不同列的子像素，所述第二数据线用于驱动所述第二列像素中不同列的子像素，所述第一数据线中的至少一个但非全部的第一数据线与所述第二输出引脚电连接，剩余的第一数据线与所述第一输出引脚相应一一电连接，所述第二数据线中的至少一个但非全部的第二数据线与所述第一输出引脚电连接，剩余的第二数据线与所述第二输出引脚相应一一电连接。
  2. 如权利要求1所述的显示面板，其中，多个所述第一输出引脚依次为第一子输出引脚、第二子输出引脚、第三子输出引脚及第四子输出引脚，多个所述第二输出引脚依次为第五子输出引脚、第六子输出引脚、第七子输出引脚及第八子输出引脚，其中，所述第一子输出引脚与所述第五子输出引脚连接第一总线，所述第二子输出引脚与所述第六子输出引脚连接第二总线，所述第三子输出引脚与所述第七子输出引脚连接第三总线，所述第四子输出引脚与所述第八子输出引脚连接第四总线，所述第一列像素包括依次排列的第一列子像素、第二列子像素、第三列子像素及第四列子像素，所述第二列像素包括依次排列的第五列子像素、第六列子像素、第七列子像素及第八列子像素，其中，所述第五列子像素邻近所述第四列子像素设置，多个第一数据线分别为第一子数据 线、第二子数据线、第三子数据线及第四子数据线，多个第二数据线分别为第五子数据线、第六子数据线、第七子数据线及第八子数据线，所述第一子数据线驱动所述第一列子像素，所述第二子数据线驱动所述第二列子像素，所述第三子数据线驱动所述第三列子像素，所述第四子数据线驱动所述第四列子像素，所述第五子数据线驱动所述第五列子像素，所述第六子数据线驱动所述第六列子像素，所述第七子数据线驱动所述第七列子像素，所述第八子数据线驱动所述第八列子像素，所述第二子数据线与所述第六子输出引脚电连接，所述第一子数据线与所述第一子输出引脚电连接，所述第三子数据线与所述第三子输出引脚电连接，所述第四子数据线与所述第四子输出引脚电连接，所述第六子数据线与所述第二子输出引脚电连接，所述第五子数据线与所述第五子输出引脚电连接，所述第七子数据线与所述第七子输出引脚电连接，所述第八子数据线与所述第八子输出引脚电连接。
  3. 如权利要求1所述的显示面板，其中，多个所述第一输出引脚依次为第一输出引脚、第二输出引脚、第三输出引脚及第四输出引脚，多个所述第二输出引脚依次为第五输出引脚，第六输出引脚、第七输出引脚及第八输出引脚，其中，所述第一子输出引脚与所述第五子输出引脚连接第一总线，所述第二子输出引脚与所述第六子输出引脚连接第二总线，所述第三子输出引脚与所述第七子输出引脚连接第三总线，所述第四子输出引脚与所述第八子输出引脚连接第四总线，所述第一列像素包括依次排列的第一列子像素、第二列子像素、第三列子像素及第四列子像素，所述第二列像素包括依次排列的第五列子像素、第六列子像素、第七列子像素及第八列子像素，其中，所述第五列子像素邻近所述第四列子像素设置，多个第一数据线分别为第一子数据线、第二子数据线、第三子数据线及第四子数据线，多个第二数据线分别为第五子数据线、第六子数据线、第七子数据线及第八子数据线，所述第一子数据线驱动所述第一列子像素，所述第二子数据线驱动所述第二列子像素，所述第三子数据线驱动所述第三列子像素，所述第四子数据线驱动所述第四列子像素，所述第五子数据线驱动所述第五列子像素，所述第六子数据线驱动所述第六列子像素，所述第七子数据线驱动所述第七列子像素，所述第八子数据线驱动所述第八列子像素， 所述第一子数据线与所述第一子输出引脚电连接，所述第二子数据线与所述第六子输出引脚电连接，所述第三子数据线与所述第七子输出引脚电连接，所述第四子数据线与所述第四子输出引脚电连接，所述第五子数据线与所述第五子输出引脚电连接，所述第六子数据线与所述第二子输出引脚电连接，所述第七子数据线与所述第三子输出引脚电连接，所述第八子数据线与所述第八子输出引脚电连接。
  4. 如权利要求1所述的显示面板，其中，多个所述第一输出引脚依次为第一子输出引脚、第二子输出引脚、第三子输出引脚及第四子输出引脚，多个所述第二输出引脚依次为第五子输出引脚、第六子输出引脚、第七子输出引脚及第八子输出引脚，其中，所述第一子输出引脚与所述第五子输出引脚连接第一总线，所述第二子输出引脚与所述第六子输出引脚连接第二总线，所述第三子输出引脚与所述第七子输出引脚连接第三总线，所述第四子输出引脚与所述第八子输出引脚连接第四总线，所述第一列像素包括依次排列的第一列子像素、第二列子像素、第三列子像素及第四列子像素，所述第二列像素包括依次排列的第五列子像素、第六列子像素、第七列子像素及第八列子像素，其中，所述第五列子像素邻近所述第四列子像素设置，多个第一数据线分别为第一子数据线、第二子数据线、第三子数据线及第四子数据线，多个第二数据线分别为第五子数据线、第六子数据线、第七子数据线及第八子数据线，所述第一子数据线驱动所述第一列子像素，所述第二子数据线驱动所述第二列子像素，所述第三子数据线驱动所述第三列子像素，所述第四子数据线驱动所述第四列子像素，所述第五子数据线驱动所述第五列子像素，所述第六子数据线驱动所述第六列子像素，所述第七子数据线驱动所述第七列子像素，所述第八子数据线驱动所述第八列子像素，所述第一子数据线与所述第一子输出引脚电连接，所述第二子数据线与所述第六子输出引脚电连接，所述第三子数据线与所述第三子输出引脚电连接，所述第四子数据线与所述第八子输出引脚电连接，所述第五子数据线与所述第五子输出引脚电连接，所述第六子数据线与所述第二子输出引脚电连接，所述第七子数据线与所述第七子输出引脚电连接，所述第八子数据线与所述第四子输出引脚电连接。
  5. 如权利要求1所述的显示面板，其中，多个所述第一输出引脚依次为第一子输出引脚、第二子输出引脚、第三子输出引脚及第四子输出引脚，多个所述第二输出引脚依次为第五子输出引脚、第六子输出引脚、第七子输出引脚及第八子输出引脚，其中，所述第一子输出引脚与所述第五子输出引脚连接第一总线，所述第二子输出引脚与所述第六子输出引脚连接第二总线，所述第三子输出引脚与所述第七子输出引脚连接第三总线，所述第四子输出引脚与所述第八子输出引脚连接第四总线，所述第一列像素包括依次排列的第一列子像素、第二列子像素、第三列子像素及第四列子像素，所述第二列像素包括依次排列的第五列子像素、第六列子像素、第七列子像素及第八列子像素，其中，所述第五列子像素邻近所述第四列子像素设置，多个第一数据线分别为第一子数据线、第二子数据线、第三子数据线及第四子数据线，多个第二数据线分别为第五子数据线、第六子数据线、第七子数据线及第八子数据线，所述第一子数据线驱动所述第一列子像素，所述第二子数据线驱动所述第二列子像素，所述第三子数据线驱动所述第三列子像素，所述第四子数据线驱动所述第四列子像素，所述第五子数据线驱动所述第五列子像素，所述第六子数据线驱动所述第六列子像素，所述第七子数据线驱动所述第七列子像素，所述第八子数据线驱动所述第八列子像素，所述第一子数据线与所述第一子输出引脚电连接，所述第二子数据线与所述第二子输出引脚电连接，所述第三子数据线与所述第七子输出引脚电连接，所述第四子数据线与所述第八子输出引脚电连接，所述第五子数据线与所述第五子输出引脚电连接，所述第六子数据线与所述第六子输出引脚电连接，所述第七子数据线与所述第三子输出引脚电连接，所述第八子数据线与所述第四子输出引脚电连接。
  6. 一种显示装置，其中，所述显示装置包括显示面板，所述显示面板包括显示区域和围绕所述显示区域设置的非显示区域，所述非显示区域设置有源集成芯片和分线器，所述源集成芯片包括多个第一引脚及第二引脚，所述第一引脚及第二引脚相互间隔设置，所述第一引脚用于输出第一极性信号，所述第二引脚用于输出第二极性信号，所述分线器包括多个间隔设置的第一输入引脚、 第二输入引脚、以及与每个第一输入引脚相对应的多个第一输出引脚、与每个第二输入引脚相对应的多个第二输出引脚，所述第一输入引脚用于接收所述第一极性信号并将所述第一极性信号传输至所述第一输出引脚，所述第二输入引脚用于接收所述第二极性信号并将所述第二极性信号输出至所述第二输出引脚，所述显示区域上设置间隔设置的第一列像素及第二列像素，所述显示区域上还设置多个第一数据线及多个第二数据线，所述第一数据线用于驱动所述第一列像素中不同列的子像素，所述第二数据线用于驱动所述第二列像素中不同列的子像素，所述第一数据线中的至少一个但非全部的第一数据线与所述第二输出引脚电连接，剩余的第一数据线与所述第一输出引脚相应一一电连接，所述第二数据线中的至少一个但非全部的第二数据线与所述第一输出引脚电连接，剩余的第二数据线与所述第二输出引脚相应一一电连接。
  7. 如权利要求6所述的显示装置，其中，多个所述第一输出引脚依次为第一子输出引脚、第二子输出引脚、第三子输出引脚及第四子输出引脚，多个所述第二输出引脚依次为第五子输出引脚、第六子输出引脚、第七子输出引脚及第八子输出引脚，其中，所述第一子输出引脚与所述第五子输出引脚连接第一总线，所述第二子输出引脚与所述第六子输出引脚连接第二总线，所述第三子输出引脚与所述第七子输出引脚连接第三总线，所述第四子输出引脚与所述第八子输出引脚连接第四总线，所述第一列像素包括依次排列的第一列子像素、第二列子像素、第三列子像素及第四列子像素，所述第二列像素包括依次排列的第五列子像素、第六列子像素、第七列子像素及第八列子像素，其中，所述第五列子像素邻近所述第四列子像素设置，多个第一数据线分别为第一子数据线、第二子数据线、第三子数据线及第四子数据线，多个第二数据线分别为第五子数据线、第六子数据线、第七子数据线及第八子数据线，所述第一子数据线驱动所述第一列子像素，所述第二子数据线驱动所述第二列子像素，所述第三子数据线驱动所述第三列子像素，所述第四子数据线驱动所述第四列子像素，所述第五子数据线驱动所述第五列子像素，所述第六子数据线驱动所述第六列子像素，所述第七子数据线驱动所述第七列子像素，所述第八子数据线驱动所述第八列子像素，所述第二子数据线与所述第六子输出引脚电连接，所述 第一子数据线与所述第一子输出引脚电连接，所述第三子数据线与所述第三子输出引脚电连接，所述第四子数据线与所述第四子输出引脚电连接，所述第六子数据线与所述第二子输出引脚电连接，所述第五子数据线与所述第五子输出引脚电连接，所述第七子数据线与所述第七子输出引脚电连接，所述第八子数据线与所述第八子输出引脚电连接。
  8. 如权利要求6所述的显示装置，其中，多个所述第一输出引脚依次为第一输出引脚、第二输出引脚、第三输出引脚及第四输出引脚，多个所述第二输出引脚依次为第五输出引脚，第六输出引脚、第七输出引脚及第八输出引脚，其中，所述第一子输出引脚与所述第五子输出引脚连接第一总线，所述第二子输出引脚与所述第六子输出引脚连接第二总线，所述第三子输出引脚与所述第七子输出引脚连接第三总线，所述第四子输出引脚与所述第八子输出引脚连接第四总线，所述第一列像素包括依次排列的第一列子像素、第二列子像素、第三列子像素及第四列子像素，所述第二列像素包括依次排列的第五列子像素、第六列子像素、第七列子像素及第八列子像素，其中，所述第五列子像素邻近所述第四列子像素设置，多个第一数据线分别为第一子数据线、第二子数据线、第三子数据线及第四子数据线，多个第二数据线分别为第五子数据线、第六子数据线、第七子数据线及第八子数据线，所述第一子数据线驱动所述第一列子像素，所述第二子数据线驱动所述第二列子像素，所述第三子数据线驱动所述第三列子像素，所述第四子数据线驱动所述第四列子像素，所述第五子数据线驱动所述第五列子像素，所述第六子数据线驱动所述第六列子像素，所述第七子数据线驱动所述第七列子像素，所述第八子数据线驱动所述第八列子像素，所述第一子数据线与所述第一子输出引脚电连接，所述第二子数据线与所述第六子输出引脚电连接，所述第三子数据线与所述第七子输出引脚电连接，所述第四子数据线与所述第八子输出引脚电连接，所述第五子数据线与所述第五子输出引脚电连接，所述第六子数据线与所述第二子输出引脚电连接，所述第七子数据线与所述第三子输出引脚电连接，所述第八子数据线与所述第八子输出引脚电连接。
  9. 如权利要求6所述的显示装置，其中，多个所述第一输出引脚依次为第一子输出引脚、第二子输出引脚、第三子输出引脚及第四子输出引脚，多个所述第二输出引脚依次为第五子输出引脚、第六子输出引脚、第七子输出引脚及第八子输出引脚，其中，所述第一子输出引脚与所述第五子输出引脚连接第一总线，所述第二子输出引脚与所述第六子输出引脚连接第二总线，所述第三子输出引脚与所述第七子输出引脚连接第三总线，所述第四子输出引脚与所述第八子输出引脚连接第四总线，所述第一列像素包括依次排列的第一列子像素、第二列子像素、第三列子像素及第四列子像素，所述第二列像素包括依次排列的第五列子像素、第六列子像素、第七列子像素及第八列子像素，其中，所述第五列子像素邻近所述第四列子像素设置，多个第一数据线分别为第一子数据线、第二子数据线、第三子数据线及第四子数据线，多个第二数据线分别为第五子数据线、第六子数据线、第七子数据线及第八子数据线，所述第一子数据线驱动所述第一列子像素，所述第二子数据线驱动所述第二列子像素，所述第三子数据线驱动所述第三列子像素，所述第四子数据线驱动所述第四列子像素，所述第五子数据线驱动所述第五列子像素，所述第六子数据线驱动所述第六列子像素，所述第七子数据线驱动所述第七列子像素，所述第八子数据线驱动所述第八列子像素，所述第一子数据线与所述第一子输出引脚电连接，所述第二子数据线与所述第六子输出引脚电连接，所述第三子数据线与所述第三子输出引脚电连接，所述第四子数据线与所述第八子输出引脚电连接，所述第五子数据线与所述第五子输出引脚电连接，所述第六子数据线与所述第二子输出引脚电连接，所述第七子数据线与所述第七子输出引脚电连接，所述第八子数据线与所述第四子输出引脚电连接。
  10. 如权利要求6所述的显示装置，其中，多个所述第一输出引脚依次为第一子输出引脚、第二子输出引脚、第三子输出引脚及第四子输出引脚，多个所述第二输出引脚依次为第五子输出引脚、第六子输出引脚、第七子输出引脚及第八子输出引脚，其中，所述第一子输出引脚与所述第五子输出引脚连接第一总线，所述第二子输出引脚与所述第六子输出引脚连接第二总线，所述第三子输出引脚与所述第七子输出引脚连接第三总线，所述第四子输出引脚与所述 第八子输出引脚连接第四总线，所述第一列像素包括依次排列的第一列子像素、第二列子像素、第三列子像素及第四列子像素，所述第二列像素包括依次排列的第五列子像素、第六列子像素、第七列子像素及第八列子像素，其中，所述第五列子像素邻近所述第四列子像素设置，多个第一数据线分别为第一子数据线、第二子数据线、第三子数据线及第四子数据线，多个第二数据线分别为第五子数据线、第六子数据线、第七子数据线及第八子数据线，所述第一子数据线驱动所述第一列子像素，所述第二子数据线驱动所述第二列子像素，所述第三子数据线驱动所述第三列子像素，所述第四子数据线驱动所述第四列子像素，所述第五子数据线驱动所述第五列子像素，所述第六子数据线驱动所述第六列子像素，所述第七子数据线驱动所述第七列子像素，所述第八子数据线驱动所述第八列子像素，所述第一子数据线与所述第一子输出引脚电连接，所述第二子数据线与所述第二子输出引脚电连接，所述第三子数据线与所述第七子输出引脚电连接，所述第四子数据线与所述第八子输出引脚电连接，所述第五子数据线与所述第五子输出引脚电连接，所述第六子数据线与所述第六子输出引脚电连接，所述第七子数据线与所述第三子输出引脚电连接，所述第八子数据线与所述第四子输出信号电连接。
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