WO2016143023A1 - ゲートドライブ回路、インバータ回路、及びモータ制御装置 - Google Patents

ゲートドライブ回路、インバータ回路、及びモータ制御装置 Download PDF

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WO2016143023A1
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voltage
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川波　靖彦
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Yaskawa Electric Corp
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Yaskawa Electric Corp
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Definitions

  • the disclosed embodiment relates to a gate drive circuit, an inverter circuit, and a motor control device.
  • Patent Document 1 discloses a configuration of a switching circuit for reducing a stable operation and power loss during regeneration in a normally-off type semiconductor switching element having no parasitic diode such as a GaN-FET.
  • parasitic capacitance potentially exists between the drain electrode and the gate electrode and between the source electrode and the gate electrode. Therefore, when the potential of either the drain electrode or the source electrode suddenly increases (dV / dt increased) due to the influence of the peripheral circuit, the parasitic capacitance on both sides is charged by the mirror effect, and the potential of the gate electrode becomes As a result, the potential of the gate electrode exceeds the operating threshold value, and a self-turn-on phenomenon occurs in which the semiconductor switching element is forced to be connected (vertical short circuit).
  • the present invention has been made in view of such a problem, and an object thereof is to provide a gate drive circuit, an inverter circuit, and a motor control device capable of saving the circuit scale.
  • a gate drive circuit configured to control conduction or interruption of a semiconductor switching element, wherein the conduction or interruption of the semiconductor switching element is controlled with respect to the gate electrode of the semiconductor switching element.
  • a gate control unit configured to output a gate control signal to be switched, and substantially zero potential and negative bias potential are switched and added to the source electrode of the semiconductor switching element according to the potential of the gate control signal.
  • a gate drive circuit having a configured negative bias circuit section is applied.
  • a gate drive circuit for controlling conduction or cutoff of a semiconductor switching element, the gate drive circuit having means configured to switch between addition and non-addition of a negative bias potential. Applies.
  • an inverter circuit for supplying electric power to a motor, wherein a bridge circuit in which a plurality of sets of the semiconductor switching elements connected in series are connected in parallel between DC bus lines, and
  • the inverter circuit which has a gate drive circuit of any one of Claim 1 thru
  • a motor control device for driving a motor, wherein the inverter circuit according to claim 11 and an AC voltage from an AC power source are rectified to a DC voltage to form the DC bus.
  • a motor control device having a rectifying unit configured to supply power and a smoothing capacitor configured to smooth the DC voltage between the DC buses rectified by the rectifying unit is applied.
  • the circuit scale can be saved.
  • the motor control device 100 includes a converter 2 connected to the three-phase AC power source 1 and an inverter 5 connected to the motor 3 and also connected to the converter 2 via the DC bus 4.
  • the converter 2 includes a rectifying unit 11 and a smoothing capacitor 12.
  • the rectifying unit 11 is a diode bridge composed of six diodes 13, and full-wave rectifies the AC power from the three-phase AC power supply 1 and outputs it to the DC bus 4.
  • the smoothing capacitor 12 is connected so as to pass between the DC buses 4, and smoothes the DC power that has been full-wave rectified by the rectifying unit 11.
  • the converter 2 rectifies and smoothes the AC power supplied from the three-phase AC power source 1 to convert it into DC power, and consists of a set of two, a positive-side P line and a negative-side N line. DC power is output to the DC bus 4.
  • the inverter 5 includes a bridge circuit 21, a gate drive circuit 22, a control power source 23, a control circuit 24, and an I / O 25.
  • the inverter 5 corresponds to an inverter circuit described in each claim.
  • the bridge circuit 21 is a device in which six arm switching elements 31 formed of a semiconductor such as an IGBT, a MOSFET, and a HEMT are bridge-connected. Specifically, two arm switching elements 31 configured by connecting a semiconductor switching element 32 and a diode 33 which is a flywheel diode (FWD) in parallel are connected in series to form one set, and three sets of the DC bus 4 are connected to the DC bus 4. They are connected in parallel.
  • the arm switching element 31 connected to the positive electrode side of the DC bus 4 (P line side) is referred to as an upper arm switching element Q H, lower arm arm switching element 31 connected to the negative (N line side) that the switching element Q L.
  • Each arm switching element 31 switches its conduction state (ON state) and cutoff state (OFF state) by controlling the gate-source voltage Vgs by the gate drive circuit 22.
  • the gate drive circuit 22 controls the gate-source voltage Vgs for each arm switching element 31 of the bridge circuit 21 based on a switching control signal input from the control circuit 24 described later, thereby turning the gate drive circuit 22 on and off. Switch.
  • a specific circuit configuration of the gate drive circuit 22 provided in the present embodiment will be described in detail later with reference to FIG.
  • the control circuit 24 is configured by a CPU or the like that executes software for power control, and based on a motor control command input from a host control device (not shown) via the I / O 25 or a signal input circuit (not shown).
  • a switching control signal is output to the gate drive circuit 22 so as to supply desired power to the motor 3.
  • This switching control signal is output by PWM control corresponding to the motor control command, and the DC power between the DC buses 4 is supplied to each arm switching element 31 of the bridge circuit 21 from the intermediate connection position of each set.
  • the gate drive circuit 22 is controlled so as to output corresponding to each phase of the three-phase AC motor 3.
  • Control power supply 23 (corresponding to a drive power supply) is connected to, for example, two phases of the three-phase AC power supply 1 to supply power to each part in the inverter 5.
  • FIG. 2 shows an enlarged connection configuration of a pair of upper arm switching element Q H and lower arm switching element Q L in the bridge circuit 21.
  • each of the arm switching elements Q H and Q L includes a semiconductor switching element 32 having three electrodes of a drain electrode 41, a source electrode 42, and a gate electrode 43, and a drain electrode from the source electrode 42 side.
  • the flywheel diode 33 is connected in parallel to the semiconductor switching element 32 with the direction toward the 41 side as a forward direction.
  • the source electrode 42 of the upper arm switching element Q H and the drain electrode 41 of the lower arm switching element Q L are connected, and the upper and lower arm switching elements Q H and Q L are connected in series.
  • Each of the arm switching elements Q H and Q L switches between conduction and interruption (ON and OFF) between the drain electrode 41 and the source electrode 42 by the gate-source voltage Vgs.
  • the gate-source voltage Vgs is a relative potential difference of the potential of the gate electrode 43 with respect to the potential of the source electrode 42, and becomes a positive bias when the potential of the gate electrode 43 is higher than the potential of the source electrode 42.
  • a negative bias occurs when the potential of the gate electrode 43 is lower than the potential.
  • conduction occurs when the gate-source voltage Vgs is applied with a positive bias voltage higher than a predetermined value (higher than the so-called gate threshold voltage).
  • the state is turned off (OFF state).
  • the gate drive circuit 22 that performs switching control of the arm switching elements Q H and Q L as described above, the potential relationship between the control line 51 connected to the gate electrode 43 and the electrode line 52 connected to the source electrode 42 is high. The switching between the ON state and the OFF state is controlled by switching.
  • inter-terminal capacitances potentially exist between the drain electrode 41 and the gate electrode 43 and between the source electrode 42 and the gate electrode 43, respectively.
  • the A current flows in the inter-terminal capacitance (Cgd in the figure) between the drain electrode 41 and the gate electrode 43 to be charged, and further, the inter-terminal capacitance between the source electrode 42 and the gate electrode 43 due to the influence thereof. Also in (Cgs in the figure), a current flows and charges.
  • FIG. 3 shows only the portion of the gate drive circuit 22E that connects to one of the lower arm switching element Q L (hereinafter, the same in each drawing corresponding).
  • the gate drive circuit 22E of the comparative example shown feed terminal 61, control terminal 62, and a drive IC53 including a ground terminal 63, control terminal 62 and the lower arm switching element Q control line 51 for connecting the gate electrode 43 of the L
  • a first gate resistor Rg1 provided on the control line 51 a connection line 71 connecting the power supply terminal 61 and the ground terminal 63, and an electrode line connecting the connection point 72 on the connection line 71 and the source electrode 42.
  • a bias resistor R1 provided to be connected between the control line 51 and the electrode line 52, a bias resistor R1 provided to be connected between the control line 51 and the electrode line 52, a limiting resistor Rzd provided between the feeding terminal 61 and the connection point 72 on the connection line 71, and a connection line 71, a Zener diode ZD provided between the connection point 72 and the ground terminal 63, a parallel line 73 connected in parallel between both terminals of the Zener diode ZD, and the parallel line 7 3 has a negative bias capacitor C1 (corresponding to a first capacitor) and a bypass capacitor C2 provided in parallel with the connection line 71 so as to be connected between the power supply terminal 61 and the ground terminal 63.
  • the drive IC 53 has one changeover switch 64 inside. Based on the switching control signal S from the control circuit 24, the changeover switch 64 is connected to the terminal 64a to which positive potential power (+ Vcc) is always supplied from the drive power supply (corresponding to the control power supply 23; not shown) and the control. The conduction state and the cutoff state between the terminal 64b connected to the terminal 62 are switched. When the switching control signal S is turned ON, the changeover switch 64 is turned on, and a potential of the power supply potential + Vcc (hereinafter referred to as a high level) is added to the control line 51.
  • a potential of the power supply potential + Vcc hereinafter referred to as a high level
  • the changeover switch 64 When the switching control signal S is output OFF, the changeover switch 64 is cut off and the control line 51 becomes substantially zero potential (substantially equivalent to the GND ground potential; hereinafter referred to as low level).
  • the power supply terminal 61 is always supplied with a power supply potential + Vcc from the drive power supply, and the ground terminal 63 is grounded to GND and always maintains substantially zero potential.
  • First gate resistor Rg1 is arranged by the slew rate of the lower arm switching element Q L between the gate electrode 43 of the control terminal 62 and the lower arm switching element Q L Drive IC53 on the control line 51 as described above This is a resistor for adjusting (dV / dt).
  • the “arrangement” means not a physical arrangement between the component parts on the actual board but an arrangement as a connection relationship on the circuit (the same applies hereinafter).
  • the bias resistor R1 is a pull-down resistor, and has a resistance value such that a current of about several mA flows to the bias resistor R1 in order to maintain the gate-source voltage Vgs1 at the time of off at the potential of the connection point 72.
  • the bypass capacitor C2 is a noise removing capacitor.
  • the limiting resistor Rzd is a resistor provided to appropriately limit a current flowing in a Zener diode ZD described later.
  • the zener diode ZD is a so-called constant voltage diode that becomes conductive when the reverse voltage exceeds a predetermined breakdown voltage.
  • the direction from the ground terminal 63 to the power supply terminal 61 is a forward direction on the connection line 71. Is arranged.
  • the positive voltage + Vcc exceeding the breakdown voltage is supplied from the power supply terminal 61, so that the negative bias capacitor C1 connected in parallel to the Zener diode ZD is charged with a voltage equivalent to the breakdown voltage.
  • the Zener A potential difference (+ Vzd) equivalent to the breakdown voltage is always maintained between both terminals of the diode ZD. That is, in the gate drive circuit 22E of this comparative example, a potential of + Vzd is always applied to the source electrode 42 connected to the connection point 72 through the electrode line 52.
  • FIG. 4 is a time chart of various switching states and the gate-source voltage Vgs L in one set of arm switching elements Q H and Q L in the bridge circuit 21 to which the gate drive circuit 22E of the comparative example configured as described above is connected. Shown in In this figure 4, the switching state of the switching control signal S H corresponding to the upper arm switching element Q H from the top (ON / OFF), switching state of the switching control signal S L corresponding to the lower arm switching element Q L (ON / OFF) and the voltage Vgs L between the gate and source of the lower arm switching element Q L, the switching state of the upper arm switching element Q H and (ON / OFF), switching state of the lower arm switching element Q L (ON / OFF) shows an example of a time-series change.
  • a normally-off type semiconductor switching element 32 is used for each of the arm switching elements Q H and Q L , and the positive bias voltage and the negative bias voltage of the gate-source voltage Vgs are +10 V and ⁇ 5 V, respectively.
  • the positive bias voltage + 10V and the negative bias voltage -5V are set assuming that the semiconductor switching element 32 is formed of, for example, a GaN-HEMT device. In this case, the appropriate positive bias voltage and negative bias voltage may be set.
  • the PWM control in the control circuit 24, arm switching element Q H and the lower arm switching element Q L on the same set are switched controlled to be ON state alternately.
  • the ON periods in the respective switching control signals S H and S L are surely prevented so that the upper arm switching element Q H and the lower arm switching element Q L are simultaneously turned on and the DC bus 4 is not short-circuited.
  • the dead time DT for setting both to the OFF state is set to the same time between the ON period and the ON period (from one turn-off to the other turn-on).
  • the upper arm switching element Q H is in the OFF state, and the lower arm switching element Q L is further turned on. It is necessary to control so as to be a positive bias voltage (+10 V in this example) only during the period in which it should be turned on. Further, with respect to the gate-source voltage Vgs L applied to the lower arm switching element Q L , the upper arm switching element Q H including the dead time DT is turned on, that is, the lower arm switching element Q L is It is necessary to perform control so that the voltage is substantially 0 voltage or less only during the period in which the switch is to be turned off.
  • the potential is applied to the gate electrode 43 of the lower arm switching element Q L by the mirror effect immediately after turn-on of the upper arm switching element Q H A (hereinafter, referred to as self-turn-on potential) is the offset to the negative bias voltage -Vzd , it is possible to prevent the self turn-on of the lower arm switching element Q L.
  • the positive bias voltage of the gate-source voltage Vgs L is also the source voltage ⁇ Vs L added to the source electrode 42, that is, the negative bias voltage ⁇ Vzd. Is offset.
  • the gate voltage Vg output from the control terminal 62 to the gate electrode 43 is obtained.
  • FIG. 6 shows a circuit configuration of the gate drive circuit 22 of the present embodiment that realizes such an operation.
  • the difference from the gate drive circuit 22E of the comparative example shown in FIG. 3 is that the gate drive circuit 22 of this embodiment shown in FIG. 6 is further provided so as to control short circuit or interruption between both terminals of the Zener diode ZD.
  • the first auxiliary switching element Q1 (corresponding to the first auxiliary element) provided, and the second auxiliary switching element Q2 (corresponding to the second auxiliary element) provided to control the conduction or blocking of the parallel line 73.
  • the gate electrodes (corresponding to the first auxiliary gate electrode and the second auxiliary gate electrode) of these two auxiliary switching elements Q1 and Q2 have a common second gate resistance Rg2 for adjusting the slew rate (dV / dt). To the control line 51.
  • the resistor Rg2 constitutes the negative bias circuit unit 54.
  • the negative bias circuit section 54 corresponds to means configured to switch between addition and non-addition of the negative bias potential described in each claim.
  • the first auxiliary switching element Q1 is a normally-off type semiconductor switching element composed of, for example, an N-channel MOS, and when the gate voltage Vg (corresponding to a gate control signal) is at a high level, that is, the supply potential to the control line 51. When a potential of + Vcc (corresponding to a predetermined positive potential) is applied, both terminals of the Zener diode ZD are short-circuited.
  • the second auxiliary switching element Q2 is a normally-on type semiconductor switching element constituted by, for example, a P-channel MOS, and cuts off the parallel line 73 when the gate voltage Vg is at a high level.
  • the potential at the connection point 72 is the charge potential of the negative bias capacitor C1: is added to (Vzd corresponding to a predetermined potential difference), and the source electrode 42 of the negative bias potential is lower arm switching element Q L corresponding thereto .
  • FIG. 9 shows a time chart of various switching states and the gate-source voltage Vgs L in the case of the gate drive circuit 22 of the present embodiment that operates as described above.
  • the switching states (ON / OFF) of the first auxiliary switching element Q1 and the second auxiliary switching element Q2 are also shown.
  • the behavior waveform of the first auxiliary switching element Q1 is the switching control signal S. L and becomes approximately the same behavior waveform of the second auxiliary switching element Q2 is almost opposite phase as the switching control signal S L and the first auxiliary switching element Q1.
  • it has the same behavior waveform as the time chart shown in FIG. 4, that is, in the gate drive circuit 22 of this embodiment, the self-turn-on potential A is canceled by the negative bias voltage as in the comparative example, Self-turn-on can be prevented.
  • the gate voltage Vg L is at the low level only while the switching control signal SL is output OFF.
  • a negative bias potential is applied to the source electrode 42 only in the meantime, and the gate-source voltage Vgs L is offset by the negative bias voltage ⁇ Vzd.
  • the switching control signal SL is ON, that is, while the gate voltage Vg L is at the high level, the source electrode 42 becomes substantially zero potential, and the gate-source voltage Vgs L is not offset.
  • the positive bias of the gate-source voltage Vgs L can be obtained only by outputting the gate voltage Vg L (+10 V in this example) corresponding to the positive bias voltage from the control terminal 62 while the switching control signal SL is ON.
  • the voltage can be secured sufficiently higher than the gate threshold voltage Vth (in this example, +10 V is secured). That is, in the present embodiment, the GND ground potential (substantially 0 potential) and the negative bias potential ( ⁇ Vzd) are switched and added to the source electrode 42 in accordance with the gate voltage Vg L , thereby driving more than the case of the comparative example.
  • the required supply voltage (+ Vcc) of the power supply can be suppressed, and the overall circuit scale can be saved.
  • normally the type of semiconductor switching elements on the lower arm switching element Q L 32 may be applied.
  • the first auxiliary switching element Q1 to a normally-on type
  • the second auxiliary switching element Q2 to a normally-off type
  • functions equivalent to those of the above embodiment can be obtained (not shown).
  • the switching control signal S L is output to ON
  • the lower arm switching element Q L is turned off
  • the switching control signal S L is output to OFF
  • the lower arm switching element Q L is turned on. It becomes.
  • first bridge circuit 21 six arm switching element Q H provided is by all OFF state arm switching element Q H on the phase of the Q L, DC The vertical short circuit between the buses 4 and the power supply to the motor 3 are blocked.
  • each of the arm switching elements Q H and Q L is normally off or normally on by repeatedly switching each of the lower arm switching elements Q L to ON / OFF according to the operation of the PWM control.
  • the negative bias capacitor C1 can be charged in the same manner.
  • the all OFF state lower arm switching element Q L of each phase after the lower stage charge completion repeated several times to switch the ON / OFF in compliance with the operation of the PWM control for each of the upper arm switching element Q H therebetween The upper stage can be charged.
  • N a ⁇ f ⁇ Rzd ⁇ C1 (1)
  • a a coefficient
  • f a carrier frequency of PWM control
  • Rzd a resistance value of the limiting resistor Rzd
  • C1 a capacity of the negative bias capacitor C1.
  • the value of Rzd ⁇ C1 corresponds to a time constant until the negative bias capacitor C1 reaches about 63% of the breakdown voltage Vzd of the Zener diode ZD.
  • the value of the coefficient a is set to It may be desirable to set it to 2 or more.
  • the voltage between both terminals of the negative bias capacitor C1 can be charged to be equal to the breakdown voltage Vzd of the Zener diode ZD by repeating switching at a realistic number of times such as about 150 times.
  • each arm switching element Q L may perform switching of each arm switching element Q L simultaneously in the same lower side, or may be performed individually.
  • the lower side may be charged after the upper side is charged first.
  • a negative bias circuit unit 54 configured to switch and add a ground potential (approximately 0 potential) and a negative bias potential ( ⁇ Vzd) is provided.
  • the source electrode 42 only adds a negative bias potential when necessary in accordance with the potential of the gate voltage Vg L, it can be substantially zero potential otherwise. That in preventing self turn-on phenomenon the lower arm switching element Q L as OFF state, may be added a negative bias potential to the source electrode 42.
  • the gate voltage Vg L outputs at a potential just exceeds the gate threshold voltage Vth Only a sufficient positive bias voltage of the gate-source voltage Vgs L can be ensured, that is, the supply voltage (+ Vcc) of the drive power supply can be reduced. As a result, it is possible to save the circuit scale of the entire gate drive circuit 22 and thus the motor control apparatus 100 as a whole.
  • the lower arm switching element Q L when the lower arm switching element Q L is a so-called normally-off type, when the ON state to the gate voltage Vg L to the high level (predetermined positive potential). Further, when the OFF state is set, the gate voltage Vg L is set to a low level (substantially 0 potential).
  • the negative bias circuit 54 adds a substantially zero potential with respect to the source electrode 42 when the time the lower arm switching element Q L is in the ON state, i.e. the gate voltage Vg L is at the high level .
  • the gate voltage Vg L can be secured at a potential sufficient to exceed the gate threshold voltage Vth, so that a sufficient positive bias voltage of the gate-source voltage Vgs L can be secured, that is, the supply voltage of the drive power supply can be reduced.
  • the negative bias circuit portion 54 is configured such that when the lower arm switching element Q L is in the cut-off state, that is, when the gate voltage Vg L is at a low level, A negative bias potential (+ Vzd) is applied so as to increase with a potential difference exceeding the self-turn-on potential A.
  • the self turn-on potential A applied to the gate electrode 43 due to the mirror effect can be canceled and the self turn-on phenomenon can be prevented.
  • gate drive circuit 22 corresponding to the lower arm switching element Q L the present invention is not limited thereto.
  • the present invention is not limited thereto.
  • the gate drive circuit 22 can be applied.
  • the negative bias circuit unit 54 uses the charging potential charged from the drive power supply when the gate voltage Vg is at a high level as the negative bias potential when the gate voltage Vg is at a low level. It is added to the source electrode 42. Accordingly, the negative bias circuit unit 54 can generate a negative bias potential and apply it to the source electrode 42 when necessary without preparing a separate power source independent of the drive power source, thereby simplifying the circuit configuration.
  • the drive IC 53 is connected to the power supply terminal 61 that outputs the positive power supply potential (+ Vcc) from the drive power supply and the gate electrode 43 via the control line 51 and supplies the gate voltage Vg.
  • the negative bias circuit unit 54 includes a control terminal 62 that switches between a high level of a positive potential and a low level of a substantially zero potential, and a ground terminal 63 that holds a ground ground potential of a substantially zero potential.
  • a Zener diode ZD having a predetermined breakdown voltage (Vzd) with a direction from the ground terminal 63 toward the power supply terminal 61 as a forward direction, and a parallel line connecting between both terminals of the Zener diode ZD With 3 disposed on a negative bias capacitor C1, the first auxiliary switching element Q1 which is configured to control the short-circuit or blocking between both terminals of the Zener diode ZD, a.
  • the parallel circuit of the Zener diode ZD and the negative bias capacitor C1 generates and holds a negative bias potential, and the first auxiliary switching element Q1 applies the negative bias potential to the source electrode 42. It is possible to realize the operation of switching between non-addition (grounding).
  • the negative bias circuit unit 54 includes the second auxiliary switching element Q2 configured to control conduction or interruption of the parallel line 73, thereby generating a negative bias potential. It is possible to prevent the charging potential of the bias capacitor C1 from being unnecessarily discharged.
  • the first auxiliary switching element Q1 is a normally-off type semiconductor switching element
  • the second auxiliary switching element Q2 is a normally-on type semiconductor switching element
  • each of the auxiliary switching elements Q1, Q2 A gate electrode is connected to the control line 51.
  • the circuit configuration of the entire motor control device 100A according to the second embodiment will be described with reference to FIG.
  • the difference from the motor control device 100 shown in FIG. 1 is that all the arm switching elements Q H and Q L provided in the bridge circuit 21A of the inverter 5A are not provided with the flywheel diode 33, but are semiconductors. It is in the point which comprises only the switching element 32.
  • the semiconductor switching element 32 composed of a GaN-FET having a parasitic diode 34 with poor characteristics
  • the mounting area increases particularly when the flywheel diode 33 is provided.
  • the inverter 5A, particularly the bridge circuit 21A has a configuration in which the flywheel diode 33 is omitted as described above in order to achieve small and high-density mounting for the purpose of improving frequency characteristics.
  • the parasitic diode 34 potentially included in the semiconductor switching element 32 has a forward direction from the source electrode 42 to the drain electrode 41, and has characteristics depending on the material constituting the semiconductor switching element 32 and the internal circuit configuration. It is very different.
  • FIG. 13 shows the voltage-current characteristics of a flywheel diode 33 (equivalent to a normal diode) connected in reverse parallel to a general IGBT semiconductor switching element 32.
  • a forward current does not flow unless a voltage exceeding a certain forward voltage Vf is applied to the forward direction. Note that only the forward voltage region is focused here, and the leakage current and breakdown phenomenon in the reverse voltage region are ignored.
  • the voltage-current characteristic of the semiconductor switching element 32 (not provided with the flywheel diode 33) formed of a GaN-FET having a parasitic diode 34 with poor characteristics is as shown in FIG.
  • the reverse current is only applied when the reverse voltage (Vsd ⁇ 0) is added to the source-drain voltage Vsd. (Ids ⁇ 0) flows, that is, a current flows in a direction from the source electrode 42 to the drain electrode 41 via the parasitic diode 34 (see the lower left region in the drawing).
  • the forward voltage Vf in this case, the reverse current flows in the parasitic diode 34 in proportion to the magnitude of the negative bias voltage added to the gate-source voltage Vgs. Therefore, the minimum required reverse source-drain voltage Vsd) is increased.
  • the semiconductor switching element 32 that potentially includes the parasitic diode 34 having poor characteristics as described above, when the regenerative current is refluxed with the negative bias voltage applied, the semiconductor switching element 32 has such a large conduction that it cannot be neglected. Loss (power consumption during conduction) occurs. That is, as shown in FIG. 15 corresponds to FIG. 9, in the dead time period DT in which both of the upper arm switching element Q H and the lower arm switching element Q L is turned OFF, the return current Ids is reverse current Flows. At the same time, during the dead time period DT, a reverse potential difference ( ⁇ Vfv) corresponding to the forward voltage Vf of the parasitic diode 34 is generated with a magnitude proportional to the negative bias voltage as the source-drain voltage Vds.
  • ⁇ Vfv reverse potential difference
  • dead time loss P Ids ⁇ (Vds + Vgs) proportional to the negative bias voltage added to the gate-source voltage Vgs occurs.
  • the gate drive circuit 22A of the second embodiment is provided with the negative bias circuit section 54A having the circuit configuration shown in FIG. 16, thereby reducing the dead time loss.
  • the difference from the negative bias circuit section 54 of the first embodiment shown in FIG. 6 is that the negative bias circuit section 54A of the second embodiment shown in FIG. 16 further grounds the control line 51, It has a time constant resistor R2 (first resistor) and a time constant capacitor C3 (second capacitor) arranged in series on the ground line 74, and the gate electrodes of the two auxiliary switching elements Q1, Q2 are common.
  • the time constant resistor R and the time constant capacitor C are connected to the ground line 74 via the second gate resistor Rg2 and further connected to the control line 51 via the time constant resistor R2 on the ground line 74. Is different. Other parts are the same as those in the first embodiment, and the description thereof is omitted.
  • the state is switched through four steps I to IV during one operation cycle (in one carrier cycle of PWM control).
  • the switching control signal S is ON
  • the first process I is in a state as shown in FIG. Even in this case, it is assumed that the negative bias capacitor C1 and the time constant capacitor C3 are charged in advance by the initial charging sequence.
  • a first step I illustrated in FIG. 17 the control terminal 62 of the drive IC53 by the switching control signal S is ON output is added supply potential + Vcc, high to the gate electrode 43 of the lower arm switching element Q L A level gate voltage Vg is added.
  • the first auxiliary switching element Q1 is turned on to short-circuit both terminals of the Zener diode ZD, and the second auxiliary switching element.
  • Q2 cuts off the parallel line 73 to prevent the negative bias capacitor C1 from discharging. Accordingly, the potential at the connection point 72 becomes the GND ground potential, a substantially zero potential is added to the source electrode 42 of the lower arm switching element Q L.
  • the switching control signal S is ON output, the positive bias voltage (+ Vcc) is added to the gate-source voltage Vgs of the lower arm switching element Q L, the lower arm switching element Q L Is turned on (equivalent to the state shown in FIG. 7).
  • the gate voltage Vg is at a low level
  • the gate electrode potentials of the auxiliary switching elements Q1 and Q2 are maintained at a high level because the time constant capacitor C3 is in a charged state.
  • the conduction state of the first auxiliary switching element Q1 and the cutoff state of the second auxiliary switching element Q2 are maintained.
  • the state of the third step III as shown in FIG. 19 is entered. That is, as the discharge of the time constant capacitor C3 proceeds, the gate potentials of the auxiliary switching elements Q1 and Q2 are also set to the same low level as the gate voltage Vg, so that the first auxiliary switching element Q1 is switched to the cut-off state. 2
  • the auxiliary switching element Q2 is switched to the conductive state. That is, the parallel circuit of the Zener diode ZD and the negative bias capacitor C1 functions effectively so that the potential at the connection point 72 becomes the charging potential (Vzd) of the negative bias capacitor C1, and the negative bias potential corresponding to this becomes the lower arm switching. It is added to the source electrode 42 of the element Q L.
  • the third step III is a stable period after switching the switching control signal S to the OFF output, a negative bias voltage (-Vzd) is added to the gate-source voltage Vgs of the lower arm switching element Q L, the lower arm switching element Q L is turned OFF (equivalent to the state of FIG. 8).
  • the timing for switching from the second step II to the third step III can be arbitrarily set by adjusting the time constant determined by the time constant resistor R2 and the time constant capacitor C3.
  • the gate voltage Vg is high level
  • the gate electrode potentials of the auxiliary switching elements Q1 and Q2 are low level while the time constant capacitor C3 discharged during the third step III is not yet fully charged.
  • the cutoff state of the first auxiliary switching element Q1 and the conduction state of the second auxiliary switching element Q2 are maintained.
  • the negative bias potential corresponding to the charge potential of the negative bias capacitor C1 (Vzd) is added to the source electrode 42 of the lower arm switching element Q L.
  • the gate-source voltage Vgs of the lower arm switching element Q L differential voltage of the positive bias voltage and a negative bias voltage (+ Vcc-Vzd) is Added. If the absolute value of the power supply potential + Vcc is sufficiently larger than the absolute value of the charging potential Vzd of the negative bias capacitor C1, as a result, a positive bias voltage exceeding the gate threshold voltage Vth is added to the gate-source voltage Vgs. it can be, the lower arm switching element Q L is turned ON.
  • the fourth process IV is a process with a relatively short period of time because the process proceeds to the first process I when the time constant capacitor C3 is sufficiently charged.
  • FIG. 21 shows time charts of various switching states and the gate-source voltage Vgs L in the case of the gate drive circuit 22A of the second embodiment that operates through the above-described steps I to IV.
  • the potential Vs of the source electrode 42 is maintained at substantially 0 potential only during LT (corresponding to a predetermined time), and approximately 0 voltage is added to the gate-source voltage Vgs L (no negative bias voltage is added; second step) II).
  • the time constant capacitor C3 is discharged and the two auxiliary switching elements Q1 and Q2 are switched between ON / OFF states, whereby the potential Vs of the source electrode 42 is changed to the gate electrode 43. That is, a negative bias voltage of ⁇ Vzd ( ⁇ 5 V in this example) is added to the gate-source voltage Vgs L (third step III). In this state, the self turn-on potential A is offset by a negative bias voltage -Vzd, it is possible to prevent the self turn-on phenomenon in the first embodiment similarly to the lower arm switching element Q L.
  • the time constant period LT is set to substantially the same period as the dead time DT, and the process shifts from the second process II to the third process III before the generation of the self-turn-on potential A, so that at least the time constant period.
  • the time constant period LT elapses after the negative bias circuit unit 54A has changed from the gate voltage Vg to the low level. Later, a negative bias potential is added to the gate-source voltage Vgs.
  • the semiconductor switching element Q L is Until constant period LT elapses when from when the OFF state of the forward voltage Vf of the parasitic diode 34 without being added negative bias voltage to the semiconductor switching element Q L It is possible to suppress the increase and reduce the dead time loss P.
  • the time constant period LT is set within a required time from when the gate voltage Vg becomes low level until the self-turn-on potential A due to the mirror effect is applied to the gate electrode 43. Yes. Thereby, since a negative bias voltage can be applied before the occurrence of the self-turn-on phenomenon, both the reduction of the dead time loss P and the prevention of the self-turn-on phenomenon can be achieved.
  • the negative bias circuit unit 54A includes the ground line 74 that grounds the control line 51, and the time constant resistor R2 and the time constant capacitor C3 that are arranged in series on the ground line 74.
  • the gate electrodes of the two auxiliary switching elements Q1 and Q2 are connected to the ground line 74 between the time constant resistor R2 and the time constant capacitor C3, and are connected to the control line 51 via the ground line 74.
  • the time constant period LT can be arbitrarily set by adjusting the time constants of the time constant resistor R2 and the time constant capacitor C3.
  • the dead time loss P can be reduced when a GaN-FET (normally on) having a parasitic diode 34 with poor characteristics as shown in FIG. 14 is used as the semiconductor switching element 32. It is useful as, but is not limited to this.
  • the second embodiment may be applied even when Si-MOSFET, SiC-MOSFET, and GaN-HEMT including the parasitic diode 34 with good characteristics are used as the semiconductor switching element 32. .
  • the flywheel diode 33 is installed and the first bias circuit section 54A including the negative bias circuit section 54A is installed. Two embodiments may be applied.
  • the gate structure of the semiconductor switching element is a current type>
  • a semiconductor switching element 32 having a gate structure of a current type similar to that of a transistor, such as GaN-GIT is used for the arm switching elements Q H and Q L , the conduction resistance of the gate electrode 43 increases and power is increased. Loss (switching loss) tends to increase. This can be solved by applying a gate drive circuit 22B having a circuit configuration as shown in FIG.
  • the series circuit of the third gate resistor Rg3 and the gate capacitor C4 is compared with the gate drive circuit 22A of the second embodiment shown in FIG. It is different in that it is connected in parallel to one gate resistor Rg1, and an intermediate point between the third gate resistor Rg3 and the gate capacitor C4 is connected to the discharge terminal 65 of the drive IC 53B via the fourth gate resistor Rg4. Yes. Further, the drain terminal 65 of the drive IC 53B is configured to be grounded when the switching control signal S is output OFF.
  • the gate drive circuit 22B when the switching control signal S is output ON, the gate voltage Vg from the control terminal 62 becomes high level and the lower arm switching is performed through the low impedance gate capacitor C4. it is charged and the potential of the gate electrode 43 of the element Q L, can be switched on immediately oN state lower arm switching element Q L. Thereafter, the current can be continuously supplied to the gate electrode 43 through the first gate resistor Rg1 to maintain the low conduction resistance of the gate electrode 43. That is, the turn-on operation of the semiconductor switching element 32 can be accelerated and the switching loss can be reduced.

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Abstract

　半導体スイッチング素子（３２）の導通または遮断を制御するように構成されたゲートドライブ回路（２２）は、半導体スイッチング素子（３２）のゲート電極（４３）に対して、当該半導体スイッチング素子（３２）の導通または遮断を制御するゲート電圧Ｖｇを出力するように構成されたドライブＩＣ（５３）と、ゲート電圧Ｖｇの電位に応じて、半導体スイッチング素子（３２）のソース電極（４２）に対し略０電位と負バイアス電位を切り替えて付加するように構成された負バイアス回路部（５４）と、を有する。これにより、回路規模の省力化を可能とする。

Description

ゲートドライブ回路、インバータ回路、及びモータ制御装置
　開示の実施形態は、ゲートドライブ回路、インバータ回路、及びモータ制御装置に関する。
　特許文献１には、例えばＧａＮ－ＦＥＴのように寄生ダイオードを持たないノーマリオフタイプの半導体スイッチング素子における安定動作と回生時の電力損失を低減させるためのスイッチング回路の構成が開示されている。
特開２０１３－５９１８９号公報
　例えばＦＥＴ等の半導体スイッチング素子においては、ドレイン電極とゲート電極の間、及びソース電極とゲート電極の間のそれぞれに寄生容量が潜在的に存在する。このため、周辺回路の影響によりドレイン電極またはソース電極のいずれか一方の電位が急激に上昇（ｄＶ／ｄｔ大）した場合には、ミラー効果によって両側の寄生容量が充電してゲート電極の電位が上昇し、その結果ゲート電極の電位が作動閾値を超えて当該半導体スイッチング素子が強制的に接続状態（縦短絡）にさせられるセルフターンオン現象を発生してしまう。
　このようなセルフターンオンを防止する対策として、ミラー効果によるゲート電位の上昇前に当該半導体スイッチング素子のゲートソース間に負バイアス電圧を付加する手法が考えられる。しかし上記従来技術ではこのような負バイアスを付加する構成を備えておらず、また負バイアスを付加するためにはその分の電位を確保できるよう供給電圧の高いドライブ用電源を用意する必要があり、それだけ全体の回路規模が大型化してしまう。
　本発明はこのような問題点に鑑みてなされたものであり、回路規模の省力化が可能なゲートドライブ回路、インバータ回路、及びモータ制御装置を提供することを目的とする。
　上記課題を解決するため、半導体スイッチング素子の導通または遮断を制御するように構成されたゲートドライブ回路であって、前記半導体スイッチング素子のゲート電極に対して、当該半導体スイッチング素子の導通または遮断を制御するゲート制御信号を出力するように構成されたゲート制御部と、前記ゲート制御信号の電位に応じて、前記半導体スイッチング素子のソース電極に対し略０電位と負バイアス電位を切り替えて付加するように構成された負バイアス回路部と、を有するゲートドライブ回路が適用される。
　また、本発明の別の観点によれば、半導体スイッチング素子の導通または遮断を制御するゲートドライブ回路であって、負バイアス電位の付加と無付加を切り替えるように構成された手段を有するゲートドライブ回路が適用される。
　また、本発明の別の観点によれば、モータへ電力を給電するインバータ回路であって、前記半導体スイッチング素子を２つ直列に接続した組を直流母線間に複数並列に接続したブリッジ回路と、前記ブリッジ回路における複数の前記半導体スイッチング素子の導通または遮断をそれぞれ制御するように構成された請求項１乃至１０のいずれか１項に記載のゲートドライブ回路と、を有するインバータ回路が適用される。
　また、本発明の別の観点によれば、モータを駆動するモータ制御装置であって、請求項１１に記載のインバータ回路と、交流電源からの交流電圧を直流電圧に整流して前記直流母線に給電するように構成された整流部と、前記整流部で整流された前記直流母線間の直流電圧を平滑するように構成された平滑コンデンサと、を有するモータ制御装置が適用される。
　本発明によれば、回路規模の省力化が可能となる。
第１実施形態に係るモータ制御装置全体の回路構成を概略的に表す図である。 ブリッジ回路における１組の上アームスイッチング素子と下アームスイッチング素子の接続構成を拡大して示す図である。 セルフターンオンを防止する比較例のゲートドライブ回路の回路構成を表す図である。 比較例のゲートドライブ回路を用いた場合の各種切替状態及びゲートソース間電圧のタイムチャートを表す図である。 比較例のゲートドライブ回路を用いた場合にゲートソース間電圧を合成する正バイアス電圧と負バイアス電圧を表す図である。 第１実施形態のゲートドライブ回路の回路構成を表す図である。 第１実施形態のゲートドライブ回路において切替制御信号がＯＮ出力された場合の状態を表す図である。 第１実施形態のゲートドライブ回路において切替制御信号がＯＦＦ出力された場合の状態を表す図である。 第１実施形態のゲートドライブ回路を用いた場合の各種切替状態及びゲートソース間電圧のタイムチャートを表す図である。 第１実施形態のゲートドライブ回路を用いた場合にゲートソース間電圧を合成する正バイアス電圧と負バイアス電圧を表す図である。 第２実施形態に係るモータ制御装置全体の回路構成を概略的に表す図である。 デッドタイム中における還流電流の発生状態を表す図である。 通常のダイオードの電圧電流特性を表す図である。 特性のよくない寄生ダイオードを備えた半導体スイッチング素子の電圧電流特性を表す図である。 特性のよくない寄生ダイオードを備えた半導体スイッチング素子を用いた場合に生じるデッドタイムロスを説明する図である。 第２実施形態のゲートドライブ回路の回路構成を表す図である。 第２実施形態のゲートドライブ回路において切替制御信号がＯＮ出力されている第１工程の状態を表す図である。 第２実施形態のゲートドライブ回路において切替制御信号がＯＦＦ出力された直後の第２工程の状態を表す図である。 第２実施形態のゲートドライブ回路において切替制御信号がＯＦＦ出力された後の安定期である第３工程の状態を表す図である。 第２実施形態のゲートドライブ回路において切替制御信号がＯＮ出力された直後の第４工程の状態を表す図である。 第２実施形態のゲートドライブ回路を用いた場合の各種切替状態及びゲートソース間電圧のタイムチャートを表す図である。 電流型ゲート構造の半導体スイッチング素子を用いた場合のゲートドライブ回路の回路構成を表す図である。
＜第１実施形態＞
　以下、第１の実施の形態について図面を参照しつつ説明する。
＜第１実施形態のモータ制御装置の概略構成＞
　まず、図１を用いて、本実施形態に係るモータ制御装置全体の回路構成について説明する。図１に示すように、モータ制御装置１００は、３相交流電源１に接続するコンバータ２と、モータ３に接続するとともに直流母線４を介してコンバータ２にも接続するインバータ５を備える。
　コンバータ２は、整流部１１と、平滑コンデンサ１２とを備えている。整流部１１は、６つのダイオード１３からなるダイオードブリッジであり、３相交流電源１からの交流電力を全波整流して直流母線４に出力する。平滑コンデンサ１２は、直流母線４間を渡すように接続され、上記整流部１１が全波整流した直流電力を平滑する。以上の構成によって、コンバータ２は、３相交流電源１から供給される交流電力を整流、平滑して直流電力に変換し、正極側のＰ線及び負極側のＮ線の２本１組からなる直流母線４に直流電力を出力する。
　インバータ５は、ブリッジ回路２１と、ゲートドライブ回路２２と、制御電源２３と、制御回路２４と、Ｉ／Ｏ２５とを備えている。なお、このインバータ５が、各請求項記載のインバータ回路に相当する。
　ブリッジ回路２１は、例えばＩＧＢＴ、ＭＯＳＦＥＴ、ＨＥＭＴなどの半導体で構成する６つのアームスイッチング素子３１をブリッジ接続したデバイスである。詳しくは、半導体スイッチング素子３２とフライホイールダイオード（ＦＷＤ）であるダイオード３３とを並列接続して構成したアームスイッチング素子３１を２つ直列に接続して１組とし、上記直流母線４に対して３組並列に接続している。そのうち、以下では、直流母線４の正極側（Ｐ線側）に接続するアームスイッチング素子３１を上アームスイッチング素子ＱＨといい、負極側（Ｎ線側）に接続するアームスイッチング素子３１を下アームスイッチング素子ＱＬという。３組それぞれにおける上アームスイッチング素子ＱＨと下アームスイッチング素子ＱＬの間の中間点が、各相に対応してモータ３に接続されている。各アームスイッチング素子３１は、それぞれのゲートソース間電圧Ｖｇｓをゲートドライブ回路２２により制御されることでその導通状態（ＯＮ状態）と遮断状態（ＯＦＦ状態）を切り替える。
　ゲートドライブ回路２２は、後述の制御回路２４から入力される切替制御信号に基づき、ブリッジ回路２１の各アームスイッチング素子３１に対しそれぞれのゲートソース間電圧Ｖｇｓを制御することでそのＯＮ状態とＯＦＦ状態を切り替える。なお、本実施形態が備えるゲートドライブ回路２２の具体的な回路構成については後に図６を用いて詳述する。
　制御回路２４は、電力制御用のソフトウェアを実行するＣＰＵ等で構成されており、図示しない上位制御装置からＩ／Ｏ２５や図示しない信号入力回路等を介して入力されるモータ制御指令に基づいて、モータ３に所望の電力を供給するようゲートドライブ回路２２に切替制御信号を出力する。この切替制御信号は上記モータ制御指令に対応するＰＷＭ制御により出力されるものであり、ブリッジ回路２１の各アームスイッチング素子３１に対してそれぞれ直流母線４間の直流電力を各組の中間接続位置から３相交流モータ３の各相に対応して出力させるようゲートドライブ回路２２を制御する。ブリッジ回路２１の各組においては、同じ組の上アームスイッチング素子ＱＨと下アームスイッチング素子ＱＨ，ＱＬを同時に導通させると上アームスイッチング素子ＱＨと下アームスイッチング素子ＱＬに大電流が流れて両アームスイッチング素子３１を損傷させてしまう。このような直流母線４間の短絡を防ぐために上記ＰＷＭ制御では、同じ組の上アームスイッチング素子ＱＨと下アームスイッチング素子ＱＬを同時に導通させることがないよう切替制御信号を出力する。
　制御電源２３（ドライブ用電源に相当）は、例えば３相交流電源１の２相に接続してインバータ５内の各部に電力を供給する。
＜アームスイッチング素子の動作とセルフターンオンについて＞
　図２は、ブリッジ回路２１における１組の上アームスイッチング素子ＱＨと下アームスイッチング素子ＱＬの接続構成を拡大して示している。この図２に示す例において、各アームスイッチング素子ＱＨ，ＱＬは、ドレイン電極４１、ソース電極４２、及びゲート電極４３の３つの電極を有する半導体スイッチング素子３２と、ソース電極４２側からドレイン電極４１側へ向かう方向を順方向とする向きで半導体スイッチング素子３２に並列に接続したフライホイールダイオード３３で構成されている。上アームスイッチング素子ＱＨのソース電極４２と下アームスイッチング素子ＱＬのドレイン電極４１が接続して、上下２つのアームスイッチング素子ＱＨ，ＱＬが直列に接続されている。
　各アームスイッチング素子ＱＨ，ＱＬは、それぞれのゲートソース間電圧Ｖｇｓによってドレイン電極４１とソース電極４２の間の導通と遮断（ＯＮとＯＦＦ）を切り替える。ゲートソース間電圧Ｖｇｓは、ソース電極４２の電位を基準としたゲート電極４３の電位の相対電位差であり、ソース電極４２の電位よりゲート電極４３の電位が高い場合に正バイアスとなり、ソース電極４２の電位よりゲート電極４３の電位が低い場合に負バイアスとなる。そして、図示するようにＮチャンネル型ノーマリオフタイプの半導体スイッチング素子３２を用いる場合には、ゲートソース間電圧Ｖｇｓが所定値以上の（いわゆるゲート閾値電圧より高い）正バイアス電圧で付加された際に導通状態（ＯＮ状態）となり、ゲートソース間電圧Ｖｇｄが無付加（ソース電極４２の電位とゲート電極４３の電位が略同等）または負バイアス電圧で付加された際に遮断状態（ＯＦＦ状態）となる。このようなアームスイッチング素子ＱＨ，ＱＬの切替制御を行うゲートドライブ回路２２では、ゲート電極４３に接続する制御線５１と、ソース電極４２に接続する電極線５２との間の電位の高低関係を切り替えることでＯＮ状態とＯＦＦ状態の切り替えを制御する。
　しかし上記半導体スイッチング素子３２においては、ドレイン電極４１とゲート電極４３の間、及びソース電極４２とゲート電極４３の間のそれぞれに端子間静電容量が潜在的に存在する。このため、例えば図示するように、上アームスイッチング素子ＱＨのＯＮ切り替え（ターンオン）により下アームスイッチング素子ＱＬのドレイン電極４１の電位が急激に上昇（ｄＶ／ｄｔ大）した場合には、そのドレイン電極４１とゲート電極４３との間の端子間静電容量（図中のＣｇｄ）において電流が流れて充電し、さらにその影響でソース電極４２とゲート電極４３との間の端子間静電容量（図中のＣｇｓ）においても電流が流れて充電してしまう。このように両側の端子間静電容量の充電によってゲート電極４３の電位が上昇するミラー効果が生じ、その結果ゲート電極４３の電位が作動閾値（ゲート閾値電圧）を超えることで、それまでＯＦＦ状態であった当該下アームスイッチング素子ＱＬが強制的にＯＮ状態（縦短絡）にさせられるというセルフターンオン現象が生じてしまう。特にソース電極４２とドレイン電極４１のいずれかに付加されるｄＶ／ｄｔが大きいほど、端子間静電容量には大きな過渡電流（ｄＩ／ｄｔ）が流れてセルフターンオンしやすくなる。
　そして上記インバータ５のブリッジ回路２１のように直流母線４間で２つのアームスイッチング素子ＱＨ，ＱＬを直列に接続した構成では、セルフターンオンにより意図しない縦短絡を起こした場合、直流母線４間に大電流が流れて各アームスイッチング素子ＱＨ，ＱＬを損傷させてしまう。特に各アームスイッチング素子ＱＨ，ＱＬにスイッチングスピードの速い半導体スイッチング素子３２を用いた場合には、直列に接続した他方のアームスイッチング素子ＱＨ，ＱＬに付加されるｄＶ／ｄｔが大きくなり、それだけセルフターンオンが発生しやすくなる。
＜セルフターンオン防止の比較例＞
　このようなセルフターンオンを防止する１つの対策として、従来ではソース電極４２に常に一定の正電位を付加する手法が提案されていた。この手法を実現する比較例としてのゲートドライブ回路２２Ｅの回路構成を図３に示す。なお、この図３においては、１つの下アームスイッチング素子ＱＬに接続するゲートドライブ回路２２Ｅの部分だけ示している（以下、対応する各図において同様）。
　図示する比較例のゲートドライブ回路２２Ｅは、給電端子６１、制御端子６２、及び接地端子６３を備えたドライブＩＣ５３と、制御端子６２と下アームスイッチング素子ＱＬのゲート電極４３を接続する制御線５１と、制御線５１上に設けられた第１ゲート抵抗Ｒｇ１と、給電端子６１と接地端子６３を接続する接続線７１と、この接続線７１上の接続点７２とソース電極４２を接続する電極線５２と、制御線５１と電極線５２の間に接続されるよう設けられたバイアス抵抗Ｒ１と、接続線７１上で給電端子６１と接続点７２の間に設けられた制限抵抗Ｒｚｄと、接続線７１上で接続点７２と接地端子６３の間に設けられたツェナーダイオードＺＤと、このツェナーダイオードＺＤの両端子間に並列に接続する並列線７３と、この並列線７３上に設けられた負バイアス用コンデンサＣ１（第１コンデンサに相当）と、接続線７１と並列に給電端子６１と接地端子６３の間に接続されるよう設けられたパスコンＣ２とを有する。
　ドライブＩＣ５３は、内部に１つの切替スイッチ６４を有している。切替スイッチ６４は、上記制御回路２４からの切替制御信号Ｓに基づいて、ドライブ用電源（上記制御電源２３相当；図示省略）から常に正電位電力（＋Ｖｃｃ）が供給されている端子６４ａと上記制御端子６２に接続する端子６４ｂとの間の導通状態と遮断状態を切り替える。切替制御信号ＳがＯＮ出力された場合には、切替スイッチ６４が導通状態となり、制御線５１に給電電位＋Ｖｃｃの電位（以下、ハイレベルという）が付加される。また、切替制御信号ＳがＯＦＦ出力された場合には、切替スイッチ６４が遮断状態となり、制御線５１は略０電位（ＧＮＤ接地電位と略同等；以下、ローレベルという）となる。また、給電端子６１にはドライブ用電源から常に給電電位＋Ｖｃｃが付加され、接地端子６３はＧＮＤ接地されて常に略０電位を保持している。
　第１ゲート抵抗Ｒｇ１は、上述したように制御線５１上でドライブＩＣ５３の制御端子６２と下アームスイッチング素子ＱＬのゲート電極４３との間に配置されて当該下アームスイッチング素子ＱＬのスルーレート（ｄＶ／ｄｔ）を調整するための抵抗である。なお、ここでの「配置」とは、実基板上での要素部品間の物理的な配置ではなく、回路上における接続関係としての配置を意味する（以下同様）。
　バイアス抵抗Ｒ１は、プルダウン抵抗であり、オフ時のゲートソース間電圧Ｖｇｓ１を接続点７２の電位に維持するため数ｍＡ程度の電流がバイアス抵抗Ｒ１に流れる程度の抵抗値を持つ。
　パスコンＣ２は、ノイズ除去用のコンデンサである。
　制限抵抗Ｒｚｄは、後述のツェナーダイオードＺＤに流れる電流を適宜制限するために設ける抵抗である。
　ツェナーダイオードＺＤは、逆方向電圧が所定の降伏電圧を超えた際に導通状態となるいわゆる定電圧ダイオードであり、この例では接地端子６３から給電端子６１へ向かう方向を順方向として接続線７１上に配置されている。これにより、降伏電圧を超える正電圧＋Ｖｃｃが給電端子６１から給電されることで、ツェナーダイオードＺＤに並列接続されている負バイアス用コンデンサＣ１には降伏電圧と同等の電圧だけ充電され、その結果ツェナーダイオードＺＤの両端端子間には常に降伏電圧と同等の電位差（＋Ｖｚｄ）が維持される。つまり、この比較例のゲートドライブ回路２２Ｅにおいては、電極線５２を介して接続点７２に接続されるソース電極４２に対し常に＋Ｖｚｄの電位が付加されている。
　以上のように構成された比較例のゲートドライブ回路２２Ｅを接続したブリッジ回路２１中の１組のアームスイッチング素子ＱＨ，ＱＬにおける各種切替状態及びゲートソース間電圧ＶｇｓＬのタイムチャートを図４に示す。この図４においては、上から順に上アームスイッチング素子ＱＨに対応する切替制御信号ＳＨの切替状態（ＯＮ／ＯＦＦ）と、下アームスイッチング素子ＱＬに対応する切替制御信号ＳＬの切替状態（ＯＮ／ＯＦＦ）と、下アームスイッチング素子ＱＬにおけるゲートソース間電圧ＶｇｓＬと、上アームスイッチング素子ＱＨの切替状態（ＯＮ／ＯＦＦ）と、下アームスイッチング素子ＱＬの切替状態（ＯＮ／ＯＦＦ）の時系列変化の一例を示している。なお、図示する例では、各アームスイッチング素子ＱＨ，ＱＬにノーマリオフタイプの半導体スイッチング素子３２を用いるものとし、それらのゲートソース間電圧Ｖｇｓにおける正バイアス電圧を＋１０Ｖ、負バイアス電圧を－５Ｖとしている（以下、対応する各図において同様）。なお、この正バイアス電圧の＋１０Ｖ、負バイアス電圧の－５Ｖは、半導体スイッチング素子３２を例えばＧａＮ－ＨＥＭＴデバイスで構成している場合を想定して設定しているが、他の種類のデバイスで構成する場合はそれに対応した適宜の正バイアス電圧、負バイアス電圧で設定すればよい。
　まず、上記制御回路２４におけるＰＷＭ制御により、同じ組の上アームスイッチング素子ＱＨと下アームスイッチング素子ＱＬは交互にＯＮ状態となるよう切替制御される。このとき、上アームスイッチング素子ＱＨと下アームスイッチング素子ＱＬが同時にＯＮ状態となって直流母線４間を短絡するのを確実に防ぐよう、それぞれの切替制御信号ＳＨ，ＳＬにおけるＯＮ期間とＯＮ期間の間（一方のターンオフから他方のターンオンまでの間）には両方をＯＦＦ状態とするデットタイムＤＴが一律同じ時間だけ設定されている。
　このような作動を行わせるよう、下アームスイッチング素子ＱＬに付加するゲートソース間電圧ＶｇｓＬに対しては、上アームスイッチング素子ＱＨがＯＦＦ状態にあってさらに当該下アームスイッチング素子ＱＬをＯＮ状態とすべき期間の間だけ、正バイアス電圧（この例の＋１０Ｖ）となるよう制御する必要がある。また、下アームスイッチング素子ＱＬに付加するゲートソース間電圧ＶｇｓＬに対しては、デットタイムＤＴを含めて上アームスイッチング素子ＱＨがＯＮ状態となる間、つまり当該下アームスイッチング素子ＱＬをＯＦＦ状態とすべき期間の間だけ、略０電圧以下となるよう制御する必要がある。
　ここでこの比較例においては、上述したようにソース電極４２に対して常に＋Ｖｚｄ（この例の＋５Ｖ）の電位が付加されている。このため、制御切替信号ＳＬがＯＦＦ出力されてゲート電極４３の電位がローレベルとなった際には、ソース電極４２の電位がゲート電極４３の電位より高くなり、すなわちゲートソース間電圧ＶｇｓＬには－Ｖｚｄ（この例の－５Ｖ）の負バイアス電圧が付加される。これにより、上アームスイッチング素子ＱＨのターンオン直後において上記ミラー効果により下アームスイッチング素子ＱＬのゲート電極４３に付加される電位Ａ（以下、セルフターンオン電位という）が負バイアス電圧－Ｖｚｄに相殺され、下アームスイッチング素子ＱＬにおけるセルフターンオンを防ぐことができる。
　しかしこの比較例の場合には、図５に示すように、ゲートソース間電圧ＶｇｓＬの正バイアス電圧もまたソース電極４２に付加されるソース電圧－ＶｓＬ分、つまり負バイアス電圧－Ｖｚｄ分だけオフセットされる。このため、ゲートソース間電圧ＶｇｓＬの正バイアス電圧をゲート閾値電圧Ｖｔｈより十分高く確保（この例では＋１０Ｖを確保）するためには、制御端子６２からゲート電極４３に対して出力するゲート電圧ＶｇＬを負バイアス電圧－Ｖｚｄのオフセット分（－５Ｖ分）だけ高く供給する必要がある。このため、その高いゲート電圧ＶｇＬ（＋１５Ｖ）を出力できる分だけ供給電圧（＋Ｖｃｃ）の高いドライブ用電源を用意する必要があり、全体の回路規模を大型化してしまう。
＜第１実施形態のゲートドライブ回路＞
　以上に対して、本実施形態が備えるゲートドライブ回路２２では、ゲート電圧Ｖｇに応じてゲートソース間電圧Ｖｇｓに対する負バイアス電圧－Ｖｚｄの付加を切り替える。このような動作を実現する本実施形態のゲートドライブ回路２２の回路構成を図６に示す。
　上記図３に示した比較例のゲートドライブ回路２２Ｅとの差異点としては、図６に示す本実施形態のゲートドライブ回路２２がさらにツェナーダイオードＺＤの両端子間の短絡または遮断を制御するよう設けられた第１補助スイッチング素子Ｑ１（第１補助素子に相当）と、並列線７３の導通または遮断を制御するよう設けられた第２補助スイッチング素子Ｑ２（第２補助素子に相当）とを有している点にある。また、これら２つの補助スイッチング素子Ｑ１，Ｑ２の各ゲート電極（第１補助ゲート電極、第２補助ゲート電極に相当）は、スルーレート（ｄＶ／ｄｔ）調整用の共通の第２ゲート抵抗Ｒｇ２を介して制御線５１に接続されている。そして本実施形態では、接続線７１、電極線５２、制限抵抗Ｒｚｄ、ツェナーダイオードＺＤ、並列線７３、負バイアス用コンデンサＣ１、第１補助スイッチング素子Ｑ１、第２補助スイッチング素子Ｑ２、及び第２ゲート抵抗Ｒｇ２が負バイアス回路部５４を構成する。なお、この負バイアス回路部５４が、各請求項記載の負バイアス電位の付加と無付加を切り替えるように構成された手段に相当する。
　第１補助スイッチング素子Ｑ１は、例えばＮチャンネル型ＭＯＳで構成したノーマリオフタイプの半導体スイッチング素子であり、上記ゲート電圧Ｖｇ（ゲート制御信号に相当）がハイレベルである場合、つまり制御線５１に給電電位＋Ｖｃｃの電位（所定の正電位に相当）が付加された場合にツェナーダイオードＺＤの両端子間を短絡する。また第２補助スイッチング素子Ｑ２は、例えばＰチャンネル型ＭＯＳで構成したノーマリオンタイプの半導体スイッチング素子であり、上記ゲート電圧Ｖｇがハイレベルである場合に並列線７３を遮断する。
　以上のように構成された本実施形態のゲートドライブ回路２２では、切替制御信号ＳがＯＮ出力された場合、図７に示すような状態となる。なお、ここでは負バイアス用コンデンサＣ１があらかじめ充電されているとする（この初期充電のシーケンスについては後に詳述する）。また図中においては、各補助スイッチング素子Ｑ１，Ｑ２を簡略化してそれらのＯＮ／ＯＦＦ状態が明確になるよう示している。図７において、切替制御信号ＳがＯＮ出力されていることによりドライブＩＣ５３（ゲート制御部）の制御端子６２には給電電位＋Ｖｃｃが付加され、下アームスイッチング素子ＱＬのゲート電極４３にはハイレベルのゲート電圧Ｖｇが付加される。一方、ゲート電圧Ｖｇがハイレベルであることで、第１補助スイッチング素子Ｑ１が導通してツェナーダイオードＺＤの両端子間を短絡するとともに、第２補助スイッチング素子Ｑ２が並列線７３を遮断して負バイアス用コンデンサＣ１の放電を防ぐ。これにより、接続点７２における電位がＧＮＤ接地電位（略０電位に相当）となり、下アームスイッチング素子ＱＬのソース電極４２には略０電位が付加される。以上により、切替制御信号ＳがＯＮ出力された場合には、下アームスイッチング素子ＱＬのゲートソース間電圧Ｖｇｓに正バイアス電圧（＋Ｖｃｃ）が付加され、当該下アームスイッチング素子ＱＬがＯＮ状態となる。
　また、切替制御信号ＳがＯＦＦ出力された場合、図８に示すような状態となる。すなわち、切替制御信号ＳがＯＦＦ出力されていることによりドライブＩＣ５３の制御端子６２は略０電位となり、下アームスイッチング素子ＱＬのゲート電圧Ｖｇはローレベル（略０電位に相当）となる。一方、ゲート電圧Ｖｇがローレベルであることで、第１補助スイッチング素子Ｑ１が遮断してツェナーダイオードＺＤを有効に機能させるとともに、第２補助スイッチング素子Ｑ２が並列線７３を導通して負バイアス用コンデンサＣ１をツェナーダイオードＺＤに並列接続させる。これにより、接続点７２における電位が負バイアス用コンデンサＣ１の充電電位（Ｖｚｄ：所定の電位差に相当）となり、これに相当する負バイアス電位が下アームスイッチング素子ＱＬのソース電極４２に付加される。以上により、切替制御信号ＳがＯＦＦ出力された場合には、下アームスイッチング素子ＱＬのゲートソース間電圧Ｖｇｓに負バイアス電圧（－Ｖｚｄ）が付加され、当該下アームスイッチング素子ＱＬがＯＦＦ状態となる。
　以上のように作動する本実施形態のゲートドライブ回路２２の場合の各種切替状態及びゲートソース間電圧ＶｇｓＬのタイムチャートを、図９に示す。この図９においては、第１補助スイッチング素子Ｑ１と第２補助スイッチング素子Ｑ２のそれぞれの切替状態（ＯＮ／ＯＦＦ）も併せて示しており、第１補助スイッチング素子Ｑ１の挙動波形は切替制御信号ＳＬとほぼ同じとなり、第２補助スイッチング素子Ｑ２の挙動波形は切替制御信号ＳＬ及び第１補助スイッチング素子Ｑ１とほぼ逆位相となる。それ以外は、上記図４に示したタイムチャートと同じ挙動波形となっており、すなわち本実施形態のゲートドライブ回路２２においても上記比較例と同等に負バイアス電圧によってセルフターンオン電位Ａを相殺し、セルフターンオンを防止できる。
　しかし本実施形態のゲートドライブ回路２２の場合は、上記図５に対応する図１０に示すように、切替制御信号ＳＬがＯＦＦ出力されている間だけ、すなわちゲート電圧ＶｇＬがローレベルである間だけソース電極４２に負バイアス電位が付加され、ゲートソース間電圧ＶｇｓＬが負バイアス電圧－Ｖｚｄ分だけオフセットされる。また、切替制御信号ＳＬがＯＮ出力されている間、すなわちゲート電圧ＶｇＬがハイレベルである間は、ソース電極４２は略０電位となりゲートソース間電圧ＶｇｓＬはオフセットされない。このため、切替制御信号ＳＬがＯＮ出力されている間に制御端子６２から正バイアス電圧分のゲート電圧ＶｇＬ（この例では＋１０Ｖ）を出力するだけで、ゲートソース間電圧ＶｇｓＬの正バイアス電圧をゲート閾値電圧Ｖｔｈより十分高く確保（この例では＋１０Ｖを確保）できる。すなわち本実施形態では、ゲート電圧ＶｇＬに応じてソース電極４２に対しＧＮＤ接地電位（略０電位）と負バイアス電位（－Ｖｚｄ）を切り替えて付加することで、上記比較例の場合よりもドライブ用電源の必要供給電圧（＋Ｖｃｃ）を抑えることができ、全体の回路規模を省力化できる。
　なお、本実施形態では下アームスイッチング素子ＱＬにノーマリオフタイプの半導体スイッチング素子３２を適用した場合を例に説明したが、これに限られず、下アームスイッチング素子ＱＬにノーマリオンタイプの半導体スイッチング素子３２を適用してもよい。この場合には、第１補助スイッチング素子Ｑ１をノーマリオンタイプとし、第２補助スイッチング素子Ｑ２をノーマリオフタイプとすることで、上記実施形態と同等の機能が得られる（特に図示せず）。なおこの場合には、切替制御信号ＳＬをＯＮ出力した際には下アームスイッチング素子ＱＬがＯＦＦ状態となり、切替制御信号ＳＬをＯＦＦ出力した際には下アームスイッチング素子ＱＬがＯＮ状態となる。
＜負バイアス用コンデンサの初期充電シーケンス＞
　以下において、モータ制御装置１００における負バイアス用コンデンサＣ１の初期充電シーケンスについて説明する。まず、本実施形態の例のようにノーマリオフタイプの下アームスイッチング素子ＱＬを制御するゲートドライブ回路２２だけを見れば、切替制御信号ＳＬをＯＦＦ出力することで第２補助スイッチング素子Ｑ２をＯＮ状態とし、並列線７３を導通させて負バイアス用コンデンサＣ１を充電できる（上記図８参照）。しかし、上述したように下アームスイッチング素子ＱＬにノーマリオンタイプの半導体スイッチング素子３２を適用した場合には、切替制御信号ＳＬをＯＮ出力した際に負バイアス用コンデンサＣ１を充電できる（図示省略）。また上述したように、インバータ５のブリッジ回路２１では直流母線４間の縦短絡を防ぐために、直列に接続する上下２つのアームスイッチング素子ＱＨ，ＱＬを同時にＯＮ状態にすることはできない。
　そこで、モータ３を駆動する前の準備シーケンスとして、まずブリッジ回路２１が備える６つのアームスイッチング素子ＱＨ，ＱＬのうち各相の上アームスイッチング素子ＱＨを全てＯＦＦ状態とすることで、直流母線４間の縦短絡とモータ３への給電を阻止する。その間に、各下アームスイッチング素子ＱＬに対してＰＷＭ制御の作動に準じたＯＮ／ＯＦＦの切り替えを複数回繰り返して行うことで、各アームスイッチング素子ＱＨ，ＱＬがノーマリオフ、ノーマリオンのいずれのタイプであっても同等に負バイアス用コンデンサＣ１を充電できる。そして下段側の充電完了後に各相の下アームスイッチング素子ＱＬを全てＯＦＦ状態とし、その間に各上アームスイッチング素子ＱＨに対してＰＷＭ制御の作動に準じたＯＮ／ＯＦＦの切り替えを複数回繰り返して上段側の充電を行えばよい。
　なお、上記の初期充電シーケンスにおいて、各ゲートドライブ回路２２に対し切替制御信号ＳＬのＯＮ／ＯＦＦを繰り返す際の必要スイッチング回数Ｎについては、以下のように求められる。
　Ｎ＝ａ・ｆ・Ｒｚｄ・Ｃ１　・・・（１）
ただし、ａは係数、ｆはＰＷＭ制御のキャリア周波数、Ｒｚｄは制限抵抗Ｒｚｄの抵抗値、Ｃ１は負バイアスコンデンサＣ１の容量である。なお、Ｒｚｄ・Ｃ１の値は、負バイアス用コンデンサＣ１がツェナーダイオードＺＤの降伏電圧Ｖｚｄの約６３％に達するまでの時定数に相当する。
　ここで、切替制御信号Ｓのデューティ比が平均５０％であるとした場合、負バイアス用コンデンサＣ１の両端子間電圧をツェナーダイオードＺＤの降伏電圧Ｖｚｄと同等にするには、係数ａの値を２以上に設定するのが望ましいと考えられる。例えば、ｆ＝５０ｋＨｚ、Ｒｚｄ＝１．５ｋΩ、Ｃ１＝１μＨとした場合、上記（１）式から、
　Ｎ＝２×５００００×１５００×０．０００００１＝１５０
となり、１５０回程度という現実的な回数でスイッチングを繰り返すことで負バイアス用コンデンサＣ１の両端子間電圧をツェナーダイオードＺＤの降伏電圧Ｖｚｄと同等に充電できる。実際の設計では、最終的にＣ１の両端子間電圧を実測して適正な係数ａを設定すればよい。なお、同じ下段側において各アームスイッチング素子ＱＬのスイッチングを同時に行ってもよいし、個別に行ってもよい。また、上段側を先に充電した後に下段側を充電してもよい。
＜本実施形態の効果＞
　以上説明したように、本実施形態のゲートドライブ回路２２、インバータ５、及びモータ制御装置１００によれば、ゲート電圧ＶｇＬの電位に応じて、下アームスイッチング素子ＱＬのソース電極４２に対しＧＮＤ接地電位（略０電位）と負バイアス電位（－Ｖｚｄ）を切り替えて付加するように構成された負バイアス回路部５４を備えている。これにより、ソース電極４２にはゲート電圧ＶｇＬの電位に応じて必要時にだけ負バイアス電位を付加し、それ以外では略０電位にできる。すなわち当該下アームスイッチング素子ＱＬをＯＦＦ状態としてセルフターンオン現象を防ぐ際には、ソース電極４２に負バイアス電位を付加すればよい。またその一方で、当該下アームスイッチング素子ＱＬを導通状態とする際には、ソース電極４２を略０電位とすることで、ゲート電圧ＶｇＬはゲート閾値電圧Ｖｔｈを超えるだけの電位で出力するだけでゲートソース間電圧ＶｇｓＬの正バイアス電圧を十分確保でき、つまりドライブ用電源の供給電圧（＋Ｖｃｃ）を低減できる。この結果、ゲートドライブ回路２２全体、ひいてはモータ制御装置１００全体の回路規模の省力化が可能となる。
　また、本実施形態によれば、下アームスイッチング素子ＱＬがいわゆるノーマリオフタイプである場合、ＯＮ状態とする際にはゲート電圧ＶｇＬをハイレベル（所定の正電位）とする。また、ＯＦＦ状態とする際には、ゲート電圧ＶｇＬをローレベル（略０電位）とする。これに対応して、負バイアス回路部５４は、下アームスイッチング素子ＱＬがＯＮ状態である際、つまりゲート電圧ＶｇＬがハイレベルである際にソース電極４２に対して略０電位を付加する。これにより、ゲート電圧ＶｇＬはゲート閾値電圧Ｖｔｈを超えるだけの電位で出力するだけでゲートソース間電圧ＶｇｓＬの正バイアス電圧を十分確保でき、つまりドライブ用電源の供給電圧を低減できる。また、負バイアス回路部５４は、下アームスイッチング素子ＱＬが遮断状態である際、つまりゲート電圧ＶｇＬがローレベルである際にゲート電極４３の略０電位に対してソース電極４２の電位がセルフターンオン電位Ａを超える電位差で高くなるよう負バイアス電位（＋Ｖｚｄ）を付加する。これにより、上記ミラー効果によってゲート電極４３に付加されるセルフターンオン電位Ａを相殺してセルフターンオン現象を防ぐことができる。以上のように作動することで、本実施形態のゲートドライブ回路２２をノーマリオフタイプの下アームスイッチング素子ＱＬの制御に適用できる。
　なお、本実施形態では下アームスイッチング素子ＱＬに対応したゲートドライブ回路２２について説明したが、本発明はこれに限られない。例えば、デットタイムＤＴ後に上アームスイッチング素子ＱＨをＯＦＦ状態としたまま下アームスイッチング素子ＱＬをＯＮ状態にターンオンした場合でも、上アームスイッチング素子ＱＨにおいてミラー効果によるセルフターンオン現象が発生する。このため、上アームスイッチング素子ＱＨに対しても本実施形態のゲートドライブ回路２２を適用することは有効である。また、各アームスイッチング素子ＱＨ，ＱＬがノーマリオンタイプである場合でも、第１補助スイッチング素子Ｑ１をノーマリオンタイプとし、第２補助スイッチング素子Ｑ２をノーマリオフタイプとすることで、本実施形態のゲートドライブ回路２２を適用できる。
　また、本実施形態によれば、負バイアス回路部５４は、ゲート電圧Ｖｇがハイレベルである際にドライブ用電源から充電した充電電位を、ゲート電圧Ｖｇがローレベルである際に負バイアス電位としてソース電極４２に付加する。これにより、ドライブ用電源と独立した個別の電源を用意せずとも、負バイアス回路部５４がその必要時に負バイアス電位を生成してソース電極４２に付加できるため、回路構成を簡略化できる。
　また、本実施形態によれば、ドライブＩＣ５３は、ドライブ用電源からの給電正電位（＋Ｖｃｃ）を出力する給電端子６１と、制御線５１を介してゲート電極４３に接続されてゲート電圧Ｖｇを給電正電位のハイレベルと略０電位のローレベルに切り替えて出力する制御端子６２と、略０電位のＧＮＤ接地電位を保持する接地端子６３と、を有し、負バイアス回路部５４は、給電端子６１と接地端子６３を接続する接続線７１と、接続線７１上の接続点７２にソース電極４２を接続する電極線５２と、接続線７１上で接続点７２より接地端子６３側に配置され、接地端子６３から給電端子６１へ向かう方向を順方向として所定の降伏電圧（Ｖｚｄ）を有するツェナーダイオードＺＤと、ツェナーダイオードＺＤの両端子間を接続する並列線７３上に配置された負バイアス用コンデンサＣ１と、ツェナーダイオードＺＤの両端子間の短絡または遮断を制御するように構成された第１補助スイッチング素子Ｑ１と、を有する。このような回路構成とすることにより、ツェナーダイオードＺＤと負バイアス用コンデンサＣ１の並列回路が負バイアス電位を生成保持し、第１補助スイッチング素子Ｑ１がソース電極４２に対してその負バイアス電位の付加と無付加（接地）を切り替える動作を実現できる。
　また、本実施形態によれば、負バイアス回路部５４が、並列線７３の導通または遮断を制御するように構成された第２補助スイッチング素子Ｑ２を有することにより、負バイアス電位として生成される負バイアス用コンデンサＣ１の充電電位を不必要に放電することを防ぐことができる。
　また、本実施形態によれば、第１補助スイッチング素子Ｑ１がノーマリオフタイプの半導体スイッチング素子であり、第２補助スイッチング素子Ｑ２がノーマリオンタイプの半導体スイッチング素子であり、各補助スイッチング素子Ｑ１，Ｑ２のゲート電極が制御線５１に接続されている。このように構成することで、下アームスイッチング素子ＱＬがノーマリオフタイプであってＯＮ状態にある際、つまりゲート電圧ＶｇＬがハイレベルである際には、第１補助スイッチング素子Ｑ１が導通してツェナーダイオードＺＤを短絡させ、ソース電極４２を接地させることができる。またこのとき第２補助スイッチング素子Ｑ２は、並列線７３を遮断して負バイアス用コンデンサＣ１の充電電位の放電を防ぐことができる。一方、下アームスイッチング素子ＱＬがＯＦＦ状態である際、つまりゲート電圧Ｖｇがローレベルである際には、第１補助スイッチング素子Ｑ１が遮断してツェナーダイオードＺＤと負バイアス用コンデンサＣ１の並列回路における充電電位をソース電極４２に負バイアス電位として付加できる。またこのとき第２補助スイッチング素子Ｑ２は、並列線７３を導通させて負バイアス用コンデンサＣ１の充電と充電電位の付加を可能にする。よって、本実施形態における上記動作を具体的に実現できる。
＜第２実施形態＞
　以下、第２の実施の形態について図面を参照しつつ説明する。
　まず、図１１を用いて、第２実施形態に係るモータ制御装置１００Ａ全体の回路構成について説明する。この図１１において、上記図１に示したモータ制御装置１００との差異点としては、インバータ５Ａのブリッジ回路２１Ａが備える全てのアームスイッチング素子ＱＨ，ＱＬがフライホイールダイオード３３を設けずに半導体スイッチング素子３２だけで構成している点にある。例えば特性のよくない寄生ダイオード３４を備えるＧａＮ－ＦＥＴで構成する半導体スイッチング素子３２を用いた場合、フライホイールダイオード３３を設けると特に実装面積が増大してしまう。このような場合に、インバータ５Ａ、特にブリッジ回路２１Ａにおいては、周波数特性の向上を目的とした小型高密度での実装を図るためこのようにフライホイールダイオード３３を省略した構成が取られる。
＜フライホイールダイオードの設置を省略した場合の問題点について＞
　しかし、このようにフライホイールダイオード３３の設置を省略した場合には、図１２に示すような還流電流の発生時に消費電力で以下のような問題が生じる。すなわち、モータ３の回転駆動中で少なくとも同じ組（同じ相）の上下２つのアームスイッチング素子ＱＨ，ＱＬが同時にＯＦＦ状態となっている間、つまり上述したデッドタイム期間ＤＴ中においては、モータ３のコイルにおけるインダクタンスの作用で直流母線４のＮ線からＰ線へ向けて回生電流を半導体スイッチング素子３２の逆方向（つまりソース電極４２からドレイン電極４１へ向かう方向）に流そうとする還流作用が生じる。なお、図１２においては、図示の煩雑を回避するために、２相分のアームスイッチング素子ＱＨ，ＱＬだけを図示している。
　このような還流期間（デッドタイム期間ＤＴ）において、各アームスイッチング素子ＱＨ，ＱＬにフライホイールダイオード３３を設けている場合には、それを介して還流電流を円滑に流すことができる。しかし、上記図１１に示した第２実施形態のように、各アームスイッチング素子ＱＨ，ＱＬでフライホイールダイオード３３の設置を省略した場合、還流電流は半導体スイッチング素子３２自体に潜在的に備えられている寄生ダイオード３４を介して流すことになる。
　図示するように半導体スイッチング素子３２が潜在的に備える寄生ダイオード３４は、ソース電極４２からドレイン電極４１へ向かう方向を順方向とし、当該半導体スイッチング素子３２を構成する素材や内部の回路構成によって特性が大きく相違する。ここで例えば、図１３は一般的なＩＧＢＴの半導体スイッチング素子３２に逆並列で接続されるフライホイールダイオード３３（通常のダイオードと同等）の電圧電流特性を示しているが、図示するように通常のダイオードであってもその順方向に対してある一定の順方向電圧Ｖｆを超える電圧を付加しない限り順方向電流が流れない。なお、ここでは順方向電圧領域だけに着目し、逆方向電圧領域におけるリーク電流とブレークダウン現象については無視する。このような通常のダイオードの場合においては、電圧の変化割合ΔＶに対する電流の変化割合ΔＩの比の逆数ΔＶ／ΔＩが抵抗値Ｒに相当し、順方向通電状態における消費電力がＰ＝Ｖｆ・Ｉ＋Ｉ２・ΔＶ／ΔＩとなる。
　これに対し、例えば特性のよくない寄生ダイオード３４を備えるＧａＮ－ＦＥＴで構成する半導体スイッチング素子３２（フライホイールダイオード３３非設置）の電圧電流特性は図１４に示すようになる。この図１４において、ゲートソース間電圧Ｖｇｓに負バイアス電圧が付加された遮断状態（Ｖｇｓ＜０）では、ソースドレイン間電圧Ｖｓｄに逆方向電圧（Ｖｓｄ＜０）を付加した場合にだけ逆方向電流（Ｉｄｓ＜０）が流れ、つまり寄生ダイオード３４を介してソース電極４２からドレイン電極４１へ向かう方向に電流が流れる（図中の左下の領域参照）。しかしこの逆方向電流の特性においては、ゲートソース間電圧Ｖｇｓに付加された負バイアス電圧の大きさに比例して、当該寄生ダイオード３４における上述の順方向電圧Ｖｆ（この場合、逆方向電流を流すために最低限必要な逆方向ソースドレイン間電圧Ｖｓｄ）が増大してしまう。
　このように特性のよくない寄生ダイオード３４を潜在的に備える半導体スイッチング素子３２では、負バイアス電圧を付加した状態で回生電流を還流した際に、当該半導体スイッチング素子３２内において軽視できないほどの大きな導通損失（導通時における消費電力）が発生してしまう。つまり、上記図９に対応する図１５に示すように、上アームスイッチング素子ＱＨと下アームスイッチング素子ＱＬの両方がＯＦＦ状態となるデッドタイム期間ＤＴにおいては、逆方向電流である還流電流Ｉｄｓが流れる。また同時に、当該デッドタイム期間ＤＴ中においては、ソースドレイン間電圧Ｖｄｓとして負バイアス電圧に比例した大きさで寄生ダイオード３４の順方向電圧Ｖｆ分の逆方向電位差（－Ｖｆｖ）が生じる。このため、デッドタイム期間ＤＴ中には、ゲートソース間電圧Ｖｇｓに付加される負バイアス電圧に比例した大きな通電損失Ｐ＝Ｉｄｓ・（Ｖｄｓ＋Ｖｇｓ）（以下、デッドタイムロスＰという）が生じてしまう。
＜第２実施形態のゲートドライブ回路＞
　以上に対して、第２実施形態のゲートドライブ回路２２Ａでは、図１６に示す回路構成の負バイアス回路部５４Ａを備えることで上記デッドタイムロスの低減を図る。上記図６に示した第１実施形態の負バイアス回路部５４との差異点としては、図１６に示す第２実施形態の負バイアス回路部５４Ａがさらに制御線５１を接地する接地線７４と、接地線７４上に直列に配置された時定数抵抗Ｒ２（第１抵抗）及び時定数コンデンサＣ３（第２コンデンサ）と、を有し、２つの補助スイッチング素子Ｑ１，Ｑ２の各ゲート電極が、共通の第２ゲート抵抗Ｒｇ２を介して時定数抵抗Ｒと時定数コンデンサＣの間で接地線７４に接続し、さらに接地線７４上の時定数抵抗Ｒ２を介して制御線５１に接続している点で相違している。その他の部分については上記第１実施形態と同じであり、説明を省略する。
　以上のように構成された第２実施形態のゲートドライブ回路２２Ａでは、１動作周期中（ＰＷＭ制御の１キャリア周期中）に４つ工程Ｉ～ＩＶを経て状態が切り替わる。まず、切替制御信号ＳがＯＮ出力されている際には、図１７に示すような第１工程Ｉの状態となる。なお、この場合でも負バイアス用コンデンサＣ１と時定数コンデンサＣ３があらかじめ初期充電シーケンスにより充電済みであるとする。
　図１７に示す第１工程Ｉにおいて、切替制御信号ＳがＯＮ出力されていることによりドライブＩＣ５３の制御端子６２には給電電位＋Ｖｃｃが付加され、下アームスイッチング素子ＱＬのゲート電極４３にはハイレベルのゲート電圧Ｖｇが付加される。一方、ゲート電圧Ｖｇがハイレベルであるとともに時定数コンデンサＣ３が充電状態であることで、第１補助スイッチング素子Ｑ１が導通してツェナーダイオードＺＤの両端子間を短絡し、また第２補助スイッチング素子Ｑ２が並列線７３を遮断して負バイアス用コンデンサＣ１の放電を防ぐ。これにより、接続点７２における電位がＧＮＤ接地電位となり、下アームスイッチング素子ＱＬのソース電極４２には略０電位が付加される。以上により、切替制御信号ＳがＯＮ出力されているこの第１工程Ｉでは、下アームスイッチング素子ＱＬのゲートソース間電圧Ｖｇｓに正バイアス電圧（＋Ｖｃｃ）が付加され、当該下アームスイッチング素子ＱＬがＯＮ状態となる（上記図７の状態と同等）。
　次に、切替制御信号ＳがＯＦＦ出力に切り替えた場合、その初期時には図１８に示すような第２工程ＩＩの状態となる。すなわち、切替制御信号ＳがＯＦＦ出力されていることによりドライブＩＣ５３の制御端子６２は略０電位となり、下アームスイッチング素子ＱＬのゲート電圧Ｖｇはローレベルとなる。一方、ゲート電圧Ｖｇがローレベルであるものの、時定数コンデンサＣ３が充電状態であることで各補助スイッチング素子Ｑ１，Ｑ２のゲート電極電位はハイレベルを維持しており、上記第１工程Ｉに引き続きこの第２工程ＩＩにおいても第１補助スイッチング素子Ｑ１の導通状態と第２補助スイッチング素子Ｑ２の遮断状態が維持される。つまり、ツェナーダイオードＺＤにおける両端子間の短絡状態と、負バイアス用コンデンサＣ１の充電保持状態が維持される。以上により、切替制御信号ＳをＯＦＦ出力に切り替えた直後の第２工程ＩＩでは、下アームスイッチング素子ＱＬのゲートソース間電圧Ｖｇｓに略０バイアス電圧（つまり略０電圧）が付加され、当該下アームスイッチング素子ＱＬがＯＦＦ状態となる。
　しかし、その後に時定数コンデンサＣ３の放電が進んだ際には、図１９に示すような第３工程ＩＩＩの状態となる。すなわち、時定数コンデンサＣ３の放電が進むことにより各補助スイッチング素子Ｑ１，Ｑ２のゲート電位もまたゲート電圧Ｖｇと同様のローレベルとなることで、第１補助スイッチング素子Ｑ１が遮断状態に切り替わり、第２補助スイッチング素子Ｑ２が導通状態に切り替わる。つまり、ツェナーダイオードＺＤと負バイアス用コンデンサＣ１の並列回路が有効に機能して接続点７２における電位が負バイアス用コンデンサＣ１の充電電位（Ｖｚｄ）となり、これに相当する負バイアス電位が下アームスイッチング素子ＱＬのソース電極４２に付加される。以上により、切替制御信号ＳをＯＦＦ出力に切り替えた後の安定期である第３工程ＩＩＩでは、下アームスイッチング素子ＱＬのゲートソース間電圧Ｖｇｓに負バイアス電圧（－Ｖｚｄ）が付加され、当該下アームスイッチング素子ＱＬがＯＦＦ状態となる（上記図８の状態と同等）。なお、上記第２工程ＩＩから第３工程ＩＩＩへ切り替わるタイミングは、時定数抵抗Ｒ２と時定数コンデンサＣ３で決まる時定数を調整することで任意に設定できる。
　次に、切替制御信号ＳをＯＮ出力に切り替えた場合、その初期時には図２０に示すような第４工程ＩＶの状態となる。すなわち、切替制御信号ＳがＯＮ出力されていることによりドライブＩＣ５３の制御端子６２には給電電位＋Ｖｃｃが付加され、下アームスイッチング素子ＱＬのゲート電極４３にはハイレベルのゲート電圧Ｖｇが付加される。一方、ゲート電圧Ｖｇがハイレベルであるものの、上記第３工程ＩＩＩ中に放電された時定数コンデンサＣ３がまだ十分に充電していない間は各補助スイッチング素子Ｑ１，Ｑ２のゲート電極電位がローレベルを維持しており、上記第３工程ＩＩＩに引き続きこの第４工程ＩＶにおいても第１補助スイッチング素子Ｑ１の遮断状態と第２補助スイッチング素子Ｑ２の導通状態が維持される。つまり、負バイアス用コンデンサＣ１の充電電位（Ｖｚｄ）に相当する負バイアス電位が下アームスイッチング素子ＱＬのソース電極４２に付加される。以上により、切替制御信号ＳをＯＮ出力に切り替えた直後の第４工程ＩＶでは、下アームスイッチング素子ＱＬのゲートソース間電圧Ｖｇｓに正バイアス電圧と負バイアス電圧の差分電圧（＋Ｖｃｃ－Ｖｚｄ）が付加される。給電電位＋Ｖｃｃの絶対値が、負バイアス用コンデンサＣ１の充電電位Ｖｚｄの絶対値よりも十分大きく確保できていれば、結果的にゲートソース間電圧Ｖｇｓにゲート閾値電圧Ｖｔｈを超える正バイアス電圧を付加することができ、当該下アームスイッチング素子ＱＬがＯＮ状態となる。なお、この第４工程ＩＶは、時定数コンデンサＣ３が十分に充電した際に上記第１工程Ｉに移行するため、比較的短い期間の工程となる。
　以上のような工程Ｉ～ＩＶを経て作動する第２実施形態のゲートドライブ回路２２Ａの場合の各種切替状態及びゲートソース間電圧ＶｇｓＬのタイムチャートを、図２１に示す。上記図９に対応するこの図２１においては、制御切替信号ＳＬがＯＦＦ出力されてゲート電極４３の電位がローレベルとなった後でも、時定数抵抗Ｒ２と時定数コンデンサＣ３で決まる時定数期間ＬＴ（所定時間に相当）の間だけソース電極４２の電位Ｖｓが略０電位に維持されてゲートソース間電圧ＶｇｓＬには略０電圧が付加される（負バイアス電圧が無付加；第２工程ＩＩ）。その後に時定数期間ＬＴが経過した時点では、時定数コンデンサＣ３が放電状態となって２つの補助スイッチング素子Ｑ１，Ｑ２のＯＮ／ＯＦＦ状態が切り替わることにより、ソース電極４２の電位Ｖｓがゲート電極４３の電位Ｖｇより高くなり、すなわちゲートソース間電圧ＶｇｓＬには－Ｖｚｄ（この例の－５Ｖ）の負バイアス電圧が付加される（第３工程ＩＩＩ）。この状態では、セルフターンオン電位Ａが負バイアス電圧－Ｖｚｄに相殺され、上記第１実施形態と同様に下アームスイッチング素子ＱＬにおけるセルフターンオン現象を防ぐことができる。
　そして図示するように、上記時定数期間ＬＴをデッドタイムＤＴとほぼ同じ期間に設定してセルフターンオン電位Ａの発生前に第２工程ＩＩから第３工程ＩＩＩに移行することで、少なくともその時定数期間ＬＴと同等のデッドタイムＤＴ中においては、ゲートソース間電圧ＶｇｓＬに付加される負バイアス電圧を略０電圧にできる。すなわち、当該下アームスイッチング素子ＱＬが備える寄生ダイオード３４の順方向電圧Ｖｆを小さく抑えることができ（上記図１４参照）、またソースドレイン間電圧Ｖｄｓも同等に低減できる。このため、同じデッドタイムＤＴ中に大きな還流電流Ｉｄｓが流れても（上記図１５参照）、その間のデッドタイムロスＰ＝Ｉｄｓ・（Ｖｓｄ＋Ｖｇｓ）を低減できる。
＜第２実施形態の効果＞
　以上説明したように、第２実施形態のゲートドライブ回路２２Ａ、インバータ５Ａ、及びモータ制御装置１００Ａによれば、負バイアス回路部５４Ａが、ゲート電圧Ｖｇがローレベルとなってから時定数期間ＬＴ経過後にゲートソース間電圧Ｖｇｓに負バイアス電位を付加する。これにより、半導体スイッチング素子ＱＬがＯＦＦ状態となってから時定数期間ＬＴが経過するまでの間は当該半導体スイッチング素子ＱＬに負バイアス電圧が付加されずに寄生ダイオード３４の順方向電圧Ｖｆの増加を抑えてデッドタイムロスＰを低減できる。以上により第２実施形態では、デッドタイムロスＰを低減しつつ、上述したドライブ用電源の省力化と併せてブリッジ回路２１Ａにおけるフライホイールダイオード３３の設置を省略した小型高密度での実装を可能とし、ゲートドライブ回路２２Ａ全体の回路規模の省力化を実現できる。
　また、本実施形態によれば、上記時定数期間ＬＴは、ゲート電圧Ｖｇがローレベルとなってからゲート電極４３にミラー効果によるセルフターンオン電位Ａが付加されるまでの所要時間以内に設定されている。これにより、セルフターンオン現象の発生前に負バイアス電圧を付加できるため、上記デッドタイムロスＰの低減とセルフターンオン現象の防止を両立できる。
　また、本実施形態によれば、負バイアス回路部５４Ａは、制御線５１を接地する接地線７４と、接地線７４上に直列に配置された時定数抵抗Ｒ２及び時定数コンデンサＣ３と、を有し、２つの補助スイッチング素子Ｑ１，Ｑ２の各ゲート電極は、時定数抵抗Ｒ２と時定数コンデンサＣ３の間で接地線７４に接続し、当該接地線７４を介して制御線５１に接続している。このような回路構成とすることにより、時定数抵抗Ｒ２と時定数コンデンサＣ３の時定数を調整することで、上記時定数期間ＬＴを任意に設定することができる。
　なお、上記第２実施形態は、上記図１４に示したような特性のよくない寄生ダイオード３４を備えるＧａＮ－ＦＥＴ（ノーマリオン）を半導体スイッチング素子３２として用いた場合にデッドタイムロスＰを低減できる構成として有用であるが、これに限られない。他にも、特性が良好な寄生ダイオード３４を備えるＳｉ－ＭＯＳＦＥＴ、ＳｉＣ－ＭＯＳＦＥＴ，及びＧａＮ－ＨＥＭＴを半導体スイッチング素子３２として用いた場合であっても、上記第２実施形態を適用してもよい。また、寄生ダイオード３４を備えずにフライホイールダイオード３３の設置が不可欠なＳｉ－ＩＧＢＴやＳｉＣ－ＩＧＢＴに対しても、フライホイールダイオード３３を設置した上で、負バイアス回路部５４Ａを含めた上記第２実施形態を適用してもよい。
　なお、開示の実施形態は、上記に限られるものではなく、その趣旨及び技術的思想を逸脱しない範囲内で種々の変形が可能である。以下、そのような変形例を説明する。
＜半導体スイッチング素子のゲート構造が電流型である場合＞
　例えば、ＧａＮ－ＧＩＴのようにゲート構造がトランジスタと同様の電流型である半導体スイッチング素子３２をアームスイッチング素子ＱＨ，ＱＬに用いた場合には、ゲート電極４３の導通抵抗が増加して電力損失（スイッチング損失）が増大しやすい。これに対しては、図２２に示すような回路構成のゲートドライブ回路２２Ｂを適用することで解決できる。
　つまり、図２２に示す本変形例のゲートドライブ回路２２Ｂでは、上記図１６に示した第２実施形態のゲートドライブ回路２２Ａと比較して、第３ゲート抵抗Ｒｇ３とゲートコンデンサＣ４の直列回路を第１ゲート抵抗Ｒｇ１に対して並列に接続し、第３ゲート抵抗Ｒｇ３とゲートコンデンサＣ４の中間点を第４ゲート抵抗Ｒｇ４を介してドライブＩＣ５３Ｂの排電端子６５に接続している点で相違している。また、ドライブＩＣ５３Ｂの排電端子６５は、切替制御信号ＳがＯＦＦ出力された場合に接地するよう構成されている。
　このようなゲートドライブ回路２２Ｂの構成とすることで、切替制御信号ＳがＯＮ出力された場合には制御端子６２からのゲート電圧Ｖｇがハイレベルになるとともに低インピーダンスのゲートコンデンサＣ４を通して下アームスイッチング素子ＱＬのゲート電極４３の電位がチャージされ、下アームスイッチング素子ＱＬをすぐにＯＮ状態に切り替えることができる。その後、第１ゲート抵抗Ｒｇ１を介してゲート電極４３に継続的に電流を流して当該ゲート電極４３の低導通抵抗を維持できる。つまり、半導体スイッチング素子３２のターンオン動作を早めることができ、スイッチング損失を低減できる。
　また、切替制御信号ＳがＯＦＦ出力に切り替わった際には、排電端子６５から第４ゲート抵抗Ｒｇ４を介してゲート電極４３及びゲートコンデンサＣ４の電荷を抜いて下アームスイッチング素子ＱＬをＯＦＦ状態に切り替えることができる。
　なお、上述した各実施形態及び各変形例では、下アームスイッチング素子ＱＬを制御するゲートドライブ回路を例に説明したが、上アームスイッチング素子ＱＨを制御するゲートドライブ回路に対しても同等の構成とすることで、同様の効果を得ることができる。
　また、以上既に述べた以外にも、上記実施形態や各変形例による手法を適宜組み合わせて利用しても良い。
　その他、一々例示はしないが、上記実施形態や各変形例は、その趣旨を逸脱しない範囲内において、種々の変更が加えられて実施されるものである。
　１　　　　　　３相交流電源
　２　　　　　　コンバータ
　３　　　　　　モータ
　４　　　　　　直流母線
　５，５Ａ　　　インバータ（インバータ回路）
　２１，２１Ａ　ブリッジ回路
　２２，２２Ａ　ゲートドライブ回路
，２２Ｂ
　２３　　　　　制御電源（ドライブ用電源）
　２４　　　　　制御回路
　３２　　　　　半導体スイッチング素子
　３３　　　　　フライホイールダイオード
　３４　　　　　寄生ダイオード
　４１　　　　　ドレイン電極
　４２　　　　　ソース電極
　４３　　　　　ゲート電極
　５１　　　　　制御線
　５２　　　　　電極線
　５３，５３Ｂ　ドライブＩＣ（ゲート制御部）
　５４，５４Ａ　負バイアス回路部
　６１　　　　　給電端子
　６２　　　　　制御端子
　６３　　　　　接地端子
　６５　　　　　排電端子
　７１　　　　　接続線
　７２　　　　　接続点
　７３　　　　　並列線
　７４　　　　　接地線
　１００　　　　モータ制御装置
，１００Ａ
　ＱＨ　　　　　　上アームスイッチング素子
　ＱＬ　　　　　　下アームスイッチング素子
　Ｑ１　　　　　第１補助スイッチング素子（第１補助素子）
　Ｑ２　　　　　第２補助スイッチング素子（第２補助素子）
　Ｃ１　　　　　負バイアス用コンデンサ
　Ｃ３　　　　　時定数コンデンサ（第２コンデンサ）
　Ｃ４　　　　　ゲートコンデンサ
　Ｒ１　　　　　バイアス抵抗
　Ｒ２　　　　　時定数抵抗（第１抵抗）
　Ｒｇ１　　　　第１ゲート抵抗
　Ｒｇ２　　　　第２ゲート抵抗
　Ｒｇ３　　　　第３ゲート抵抗
　Ｒｇ４　　　　第４ゲート抵抗
　Ｒｚｄ　　　　制限抵抗
　ＺＤ　　　　　ツェナーダイオード
　Ｖｇｓ　　　　ゲートソース間電圧
 

Claims (12)

  1. 　半導体スイッチング素子の導通または遮断を制御するように構成されたゲートドライブ回路であって、
    　前記半導体スイッチング素子のゲート電極に対して、当該半導体スイッチング素子の導通または遮断を制御するゲート制御信号を出力するように構成されたゲート制御部と、
    　前記ゲート制御信号の電位に応じて、前記半導体スイッチング素子のソース電極に対し略０電位と負バイアス電位を切り替えて付加するように構成された負バイアス回路部と、
    を有することを特徴とするゲートドライブ回路。
  2. 　前記ゲート制御部は、
    　前記半導体スイッチング素子を導通させる場合には前記ゲート制御信号をドライブ用電源から給電された所定の正電位で出力し、
    　前記半導体スイッチング素子を遮断する場合には前記ゲート制御信号を略０電位で出力し、
    　前記負バイアス回路部は、
    　前記ゲート制御信号が前記所定の正電位である際に前記ソース電極に対して略０電位を付加し、
    　前記ゲート制御信号が略０電位である際に前記ゲート電極の略０電位に対して前記ソース電極の電位が所定の電位差で高くなるよう前記負バイアス電位を付加することを特徴とする請求項１記載のゲートドライブ回路。
  3. 　前記負バイアス回路部は、
    　前記ゲート制御信号が前記所定の正電位である際に前記ドライブ用電源から充電した充電電位を、前記ゲート制御信号が略０電位である際に前記負バイアス電位として前記ソース電極に付加することを特徴とする請求項２記載のゲートドライブ回路。
  4. 　前記ゲート制御部は、
    　前記ドライブ用電源から給電された前記所定の正電位を出力する給電端子と、
    　制御線を介して前記ゲート電極に接続されて前記ゲート制御信号を前記所定の正電位と略０電位に切り替えて出力する制御端子と、
    　略０電位を保持する接地端子と、を有し、
    　前記負バイアス回路部は、
    　前記給電端子と前記接地端子を接続する接続線と、
    　前記接続線上の接続点に前記ソース電極を接続する電極線と、
    　前記接続線上で前記接続点より前記接地端子側に配置され、前記接地端子から前記給電端子へ向かう方向を順方向として所定の降伏電圧を有するツェナーダイオードと、
    　前記ツェナーダイオードの両端子間を接続する並列線上に配置された第１コンデンサと、
    　前記ツェナーダイオードの両端子間の短絡または遮断を制御するように構成された第１補助素子と、
    を有することを特徴とする請求項３記載のゲートドライブ回路。
  5. 　前記負バイアス回路部は、
    　前記並列線の導通または遮断を制御するように構成された第２補助素子を有することを特徴とする請求項４記載のゲートドライブ回路。
  6. 　前記第１補助素子は、ノーマリオフタイプの半導体スイッチング素子であり、
    　前記第２補助素子は、ノーマリオンタイプの半導体スイッチング素子であり、
    　前記第１補助素子の第１補助ゲート電極と前記第２補助素子の第２補助ゲート電極は、前記制御線に接続されていることを特徴とする請求項５記載のゲートドライブ回路。
  7. 　前記負バイアス回路部は、
    　前記ゲート制御信号が略０電位となってから所定時間経過後に前記負バイアス電位を付加することを特徴とする請求項６記載のゲートドライブ回路。
  8. 　前記所定時間は、前記ゲート制御信号が略０電位となってから前記ゲート電極にミラー効果によるセルフターンオン電位が付加されるまでの所要時間以内であることを特徴とする請求項７記載のゲートドライブ回路。
  9. 　前記負バイアス回路部は、
    　前記制御線を接地する接地線と、
    　前記接地線上に直列に配置された第１抵抗及び第２コンデンサと、
    　を有し、
    　前記第１補助ゲート電極と前記第２補助ゲート電極は、前記第１抵抗と前記第２コンデンサの間で前記接地線に接続し、当該接地線を介して前記制御線に接続していることを特徴とする請求項８記載のゲートドライブ回路。
  10. 　半導体スイッチング素子の導通または遮断を制御するゲートドライブ回路であって、
    　負バイアス電位の付加と無付加を切り替えるように構成された手段
    を有することを特徴とするゲートドライブ回路。
  11. 　モータへ電力を給電するインバータ回路であって、
    　前記半導体スイッチング素子を２つ直列に接続した組を直流母線間に複数並列に接続したブリッジ回路と、
    　前記ブリッジ回路における複数の前記半導体スイッチング素子の導通または遮断をそれぞれ制御するように構成された請求項１乃至１０のいずれか１項に記載のゲートドライブ回路と、
    を有することを特徴とするインバータ回路。
  12. 　モータを駆動するモータ制御装置であって、
    　請求項１１に記載のインバータ回路と、
    　交流電源からの交流電圧を直流電圧に整流して前記直流母線に給電するように構成された整流部と、
    　前記整流部で整流された前記直流母線間の直流電圧を平滑するように構成された平滑コンデンサと、
    を有することを特徴とするモータ制御装置。
     
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