WO2016131761A1 - Verfahren zur herstellung einer mehrzahl von halbleiterchips und halbleiterchip - Google Patents

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WO2016131761A1
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sequence
semiconductor layer
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Lutz Höppel
Alexander F. PFEUFFER
Dominik Scholz
Isabel OTTO
Norwin Von Malm
Stefan Illek
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Osram Opto Semiconductors GmbH
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    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof

Definitions

  • a method for producing a plurality of semiconductor chips and a semiconductor chip are specified.
  • the semiconductor chips may in particular be optoelectronic semiconductor chips, such as light-emitting diode chips or photodiode chips.
  • a composite is provided.
  • the composite extends in a vertical direction between a first major surface and a second major surface of the composite, wherein the vertical direction may be perpendicular to the first and / or second major surface.
  • the main surfaces may be
  • the method relates in particular to a separation of the composite into a plurality of
  • Singling takes place in particular transversely to the first and / or second main surface, for example at least in places in the vertical direction.
  • the singulation pattern may be formed in the shape of a lattice in the manner of a regular polygonal grid.
  • the separation does not necessarily take place along straight lines.
  • semiconductor chips can also be produced by the singulation, the side surfaces of which are produced when singulating are curved in a plan view at least in regions, or at least have a kink.
  • the composite comprises a carrier.
  • the support is made of, for example, sapphire or a semiconductor material such as silicon, germanium, gallium phosphide or gallium arsenide or contains such a material.
  • the carrier may be electrically conductive or electrically insulating.
  • the composite has a semiconductor layer sequence.
  • Semiconductor layer sequence is epitaxially deposited, for example by means of sputtering, MOVPE, MOCVD or MBE.
  • the semiconductor layer sequence can be deposited on the carrier or on a growth substrate other than the carrier be.
  • the semiconductor layer sequence contains an active region intended for generating radiation and / or for receiving radiation.
  • the semiconductor layer sequence contains
  • III-V compound semiconductor materials are for ultraviolet radiation generation
  • Al x In y Ga x - y P in particular for yellow to red radiation
  • Al x In y Ga x - y As infrared
  • spectral range are particularly suitable.
  • the first main surface is located in particular on the side facing away from the carrier of the semiconductor layer sequence.
  • separation trenches are formed in the semiconductor layer sequence, in particular along the singulation pattern.
  • Separation trenches can be formed, for example, mechanically, such as by sawing, by means of a laser and / or plasma separation method, or by a chemical process.
  • the separating trenches are formed in such a way that a side surface of the lateral surface bounding the respective separating trench is formed
  • Semiconductor layer sequence is substantially planar. In other words, a slope of the side surface bounding the respective separation trench is substantially constant.
  • Side face for example, has no macroscopic elevations or depressions.
  • the separation trenches are formed so that the respective dividing trench limiting side surface of the semiconductor layer sequence has at least one stage.
  • the slope of the side surface delimiting the respective separation trench changes abruptly.
  • the semiconductor layer sequence becomes the isolation trenches
  • the filling layer extends after application in
  • the lateral direction is understood to mean a direction along a main plane of extension of the
  • the filler layer is in particular a casting compound, which may also be referred to as a molding compound or so-called "molding compound"
  • these are an epoxy resin, which may be filled with particles of other materials by way of example, the filling layer then a high concentration of Si0 2.. - Beads on, with the
  • Concentration refers to a percentage by weight.
  • concentration of Si0 2 beads can be between 80% and 90%.
  • the Si0 2 spheres are almost perfectly spherical particles of pure Si0 2 , the diameter of which may be between lym and lOOym.
  • the Si0 2 ⁇ beads are characterized in particular by the fact that they are inert and have a very small thermal expansion coefficient (CTE ⁇ 0.5 ppm / K).
  • CTE ⁇ 0.5 ppm / K a very small thermal expansion coefficient
  • the particles may be formed of, for example, S1 3 N 4 , Al 2 O 3 or T1O 2 .
  • a metal layer adjoining the filling layer is applied in the separating trenches.
  • the metal layer extends after the application in the lateral direction at least partially over the first
  • Main area In the area of the filling layer has the Metal layer while at least one parting line at which the metal layer is completely interrupted.
  • the metal layer is by means of this
  • the metal layer is further applied in particular so that the separation trenches are completely filled within the manufacturing tolerance.
  • the metal layer in a respective separation trench may also be referred to as a separating web.
  • the metal layer in the separation trenches is used
  • the metal layer may in particular one or more
  • Partial layers include.
  • at least a first partial layer of the metal layer can be achieved by means of a
  • PVD physical vapor deposition
  • the first sub-layer can be used in this context, in particular for power supply in a galvanic application of the second sub-layer.
  • the semiconductor chips are separated by removing the metal layer adjacent to the filling layer in the separating trenches.
  • Removal of the metal layer takes place in particular along the separation pattern.
  • the removal of the metal layer for example, mechanically, such as by sawing means a laser and / or Plasmatrennvons, or by a chemical process.
  • the singulated semiconductor chips each have a part of
  • a composite comprising a support and a support
  • Semiconductor layer sequence are formed separating trenches along a dicing pattern.
  • Semiconductor layer sequence to the separation trenches towards limiting filling layer is applied to a side facing away from the carrier of the semiconductor layer sequence. Furthermore, a metal layer adjacent to the filling layer is applied in the separating trenches. The semiconductor chips are formed by removing the metal layer adjacent to the filling layer
  • the isolated from the composite semiconductor chips each have a part of
  • the separation trenches are formed in a first step. Subsequently, in a second step, first the metal layer is applied and applied in a subsequent third step, the filling layer. In a final fourth step, the
  • Semiconductor chips are kept low, so that a small number of failure parts is made possible.
  • the method thus contributes to a particularly high yield in the production of the semiconductor chips.
  • the composite is attached to a subcarrier prior to singulation.
  • the semiconductor chips are present after the separation in a geometric order on the subcarrier.
  • Subcarrier is for example a film, a rigid support or a plate, in which the still in the composite or already isolated semiconductor chips are sucked by means of negative pressure or fixed by means of electrostatic forces. After separating the can
  • Semiconductor chips on the subcarrier in a geometric order, for example in a matrix-like structure, are present.
  • the further processing of the semiconductor chips is thereby simplified.
  • the metal layer is additionally formed on one of the separation trenches
  • the metal layer arranged on the side of the filling layer facing away from the separating trenches serves a purpose
  • the metal layer is in this case for contacting a single one
  • the metal layer extends, for example, in the lateral direction over substantially the entire surface over the semiconductor layer sequence.
  • Method is the metal layer for contacting a plurality of semiconductor layers of the semiconductor layer sequence formed, in particular of two semiconductor layers.
  • the metal layer is completely interrupted, so that a separate electrical
  • the metal layer is at least partially formed by a galvanic
  • the metal layer in this context comprises at least two partial layers, wherein the first partial layer for
  • Power supply is used in the application of the second sub-layer.
  • the first sub-layer is included
  • the first Partial layer can also be referred to as a so-called “seedlayer” or as the starting layer below.
  • the second sub-layer is applied galvanically and has, for example, a material such as copper or nickel, or consists of one of these materials.
  • the second sub-layer can also be referred to as electroplating as follows.
  • a thickness of the second sub-layer in the vertical direction is in particular greater than that of the first sub-layer.
  • the metal layer adjacent to the filling layer in the separating trenches is removed by means of a chemical process.
  • this enables a parallel, efficient separation of the composite into semiconductor chips.
  • this can be a wet-chemical method
  • the filling layer is formed in this context particularly resistant to the chemical process.
  • the chemical process can be carried out so fast.
  • a metal layer formed of copper an FeCl 3 -based solution or a CuCl 2 -based solution as the etching medium
  • HNO 3 , H 2 SO 4 , CH 3 COOH, H 2 O 2 , or a mixture thereof may be used as the etching medium.
  • HNO 3 , H 2 SO 4 , CH 3 COOH, H 2 O 2 , or a mixture thereof may be used as the etching medium.
  • the chemical process can be carried out particularly efficiently and reliably.
  • Partial layer act as an etch stop for a trained from copper or nickel second sub-layer.
  • surpro to remove the first partial layer made of gold, it is possible, for example, to use "surpro".
  • the separation trenches are formed by means of a chemical process.
  • this allows a parallel
  • Separation of the composite can be contributed to semiconductor chips. For example, it is in the
  • CDE chemical dry etching
  • the separation trenches extend completely through the
  • a supporting structure of the composite is thus formed after forming the separation trenches only by the carrier.
  • the carrier is removed in an additional step carried out.
  • the semiconductor chips may then be, for example, so-called thin-film semiconductor chips
  • the filling layer serves in this context for the mechanical
  • the detachment of the carrier takes place after the formation of the isolation trenches in the semiconductor layer sequence along the singulation pattern.
  • the carrier serves in particular as a supporting structure for the mechanical stabilization of the composite, so that the
  • Semiconductor chips are arranged even after a complete formation of the separation trenches in a geometric order.
  • the semiconductor layer sequence becomes the isolation trenches
  • the filling layer is thus applied after the metal layer.
  • the metal layer or a sub-layer thereof is applied structured with photoresist. The photoresist can then be removed and replaced by the filling layer.
  • the metal layer adjacent to the filling layer is removed in the separating trenches after detachment of the carrier. In other words, after detachment of the carrier, the composite of the semiconductor chips is mechanically stabilized only by the separating web, that is, by the metal layer in the separating trenches.
  • Semiconductor chip can be produced in particular by a method described here, so that all the features disclosed for the method are also disclosed for the semiconductor chip and vice versa.
  • the semiconductor chip has a semiconductor layer sequence and a filling layer, which is arranged in a vertical direction on the semiconductor layer sequence and delimits the semiconductor layer sequence toward a side surface of the semiconductor chip.
  • the filling layer has on the side surface of the semiconductor chip traces of material removal by a chemical process.
  • a metal layer for electrical contacting of the semiconductor chip In at least one embodiment of the semiconductor chip, a metal layer for electrical contacting of the
  • the metal layer is for this purpose in particular as a via for
  • Semiconductor layer sequence facing away from the metal layer for example, an electrical contact for the external electrical contacting of the semiconductor chip.
  • the metal layer is designed for contacting a single semiconductor layer of the semiconductor layer sequence.
  • the metal layer extends, for example, in the lateral direction substantially over the entire surface over the
  • the metal layer is in particular completely interrupted, so that a separate electrical contact is ensured.
  • the metal layer is interrupted by a part of the filling layer such that the semiconductor layer sequence is separated by the metal layer is electrically contactable.
  • the metal layer interrupting part of the filling layer is formed in particular electrically insulating.
  • the metal layer is formed as a mechanically stabilizing layer of the semiconductor chip.
  • a modulus of elasticity of the metal layer in this context is higher than a modulus of elasticity of the semiconductor layer sequence.
  • the filling layer is formed as a mechanically stabilizing layer of the semiconductor chip.
  • a modulus of elasticity of the filling layer in this context is higher than a modulus of elasticity of the semiconductor layer sequence.
  • Figure 2 is a schematic sectional view
  • a method of manufacturing a plurality of semiconductor chips according to a second embodiment A method of manufacturing a plurality of semiconductor chips according to a second embodiment.
  • Figure 3 is a schematic sectional view
  • FIG. 1 a a composite 1 is provided which is intended for singulation into a plurality of semiconductor chips 20 (see FIG. 1 h).
  • the semiconductor chips 20 are optoelectronic semiconductor chips, with one for the production and / or for
  • the composite 1 comprises a Semiconductor layer sequence 2, 3 and a carrier 4. Die
  • the separation trenches 17 may also be referred to as "mesa trenches”.
  • the singulation pattern 16 may be, for example, a
  • the singulation pattern 16 can also be curved at least in some areas or can be designed such that the singulated later
  • Semiconductor chips 20 in plan view a basic shape with more or less than four corners, such as a hexagonal
  • Cut lines X only symbolize a lateral boundary of FIG. 1 a and, in particular, do not limit the composite 1 with these semiconductor bodies.
  • Embodiments includes the semiconductor layer sequence 2, 3, in particular the active region, one of the compound semiconductor materials mentioned in the general part of the description.
  • the carrier 4 is a growth substrate for the epitaxial deposition of the semiconductor layer sequence 2, 3 such as sapphire.
  • the carrier 4 may contain, for example, a semiconductor material such as silicon or germanium. Another semiconductor material such as gallium phosphide or gallium arsenide may find application.
  • the carrier 4 stabilizes the
  • the composite 1 extends between a first main surface 21 and a second one
  • Main surface 22 The first main surface 21 is through the
  • Main surface 22 is formed by the carrier 4.
  • the insulating layer 5 is, for example, silicon nitride.
  • the first contact chip 6 can also be referred to as a so-called "p-pad.” Furthermore, a second contact chip 7 for electrical contacting of the n-doped GaN layer 3 is on the side of the semiconductor layer sequence 2, 3 facing the first main surface 21
  • the second contact plate 7 may also be referred to as a so-called "n-pad”.
  • the composite 1 may comprise, for example, one or more functional layers, not shown in detail, such as a bonding layer, such as a solder layer or an electrically conductive adhesive layer.
  • the functional layer may further be a metallic one
  • the functional layer may further comprise, for example, a layer for electrical contacting or for current spreading.
  • the functional layer may also comprise a dielectric layer.
  • the separating trenches 17 extend completely through the semiconductor layer sequence 2, 3 in the vertical direction. Furthermore, the separating trenches 17 extend completely in the vertical direction through the functional layers, for example, additionally arranged. In the following figures, for reasons of
  • Clarity only a section of the composite 1 along the separation pattern 16 shown.
  • a starting layer 8 is applied to the composite 1 from the first main surface 21
  • the starting layer 8 is formed of a conductive material, in particular a metal such as gold, copper or nickel. In this embodiment, the starting layer 8 is formed of gold. The starting layer 8 is thereby for example by means of a physical
  • a photoresist 9 is applied to the composite 1 from the first main surface 21 in such a way that the semiconductor layer sequence 2, 3 is delimited toward the separation trenches 17 by the photoresist 9.
  • an electroplating 10 is applied to the composite 1 from the first main surface 21 with the aid of the photoresist 9 in such a structured manner that the electroplating extends over the contact platelets 6, 7 and the trenches 17 at least in a region of the singling pattern 16 after this step fills.
  • the electroplating 10 is formed from a metal such as copper or nickel. The electroplating becomes 10
  • the electroplating 10 extending over the contact plates 6, 7 as well as a part of the starting layer 8 arranged there can also be referred to as through-connection.
  • arranged part of the starting layer 8 may also be referred to as a separating web.
  • the photoresist 9 (see FIG. 1b) is removed. Furthermore, a part of the starting layer 8 arranged there is removed at these locations. This advantageously serves for electrical insulation of the
  • a wet-chemical process is used in this context.
  • surpro can be used to remove the starting layer 8 formed of gold, which is selectively corrosive and therefore particularly gentle on the material of the composite 1.
  • a potting compound 11 is applied to the composite 1 from the first main surface 21 in a planar manner. The potting compound 11 in particular fills
  • the potting compound 11 is preferably a
  • the potting compound 11 is first thermally cured.
  • the potting compound 11 surrounds the semiconductor layer sequence 2, 3 laterally and after this step
  • the potting compound 11 directly adjoins the partitions in the lateral direction. Furthermore, the potting compound 11 fills a gap between the electroplating 10 in the region of the contact plates 6, 7. In an advantageous manner, the
  • a first connection contact 12 and a second connection contact 13 are metallized onto the composite 1 from the first main surface 21, for example with the aid of a phototechnical technique.
  • Connection contacts 12, 13 are made of gold, for example,
  • the first connection contact 12 serves an electrical
  • Connecting contact 13 is analogous to an electrical contacting of the second contact plate 7 via the corresponding through-connection, that is arranged in the vertical direction therebetween electroplating 10 and arranged there part of the starting layer 8. As shown in Figure lf the composite 1 on a
  • Subcarrier 14 attached from the first main surface 21 forth.
  • the subcarrier 14 may be, for example, a film stretched on a frame.
  • the auxiliary carrier 14 may also be a rigid carrier or a device in which the composite 1 and in particular the later separated
  • a roughening of the semiconductor layer sequence 2, 3 from the second main surface 22 follows, as shown in FIG. 1 g, so that it has a roughening 18.
  • a side of the n-doped GaN layer 3 facing away from the auxiliary carrier 14 is roughened.
  • a wet-chemical process can be used, for example by means of potassium hydroxide, or a dry-chemical process, for example by means of a lithographic step.
  • the carrier 4 is a structured one Growth substrate such as patterned
  • the semiconductor chips 20 are separated by removing the separating webs, that is to say the starting layer 8 in the separating trenches 17 and also the electroplating 10 surrounding the casting compound 11 in the separating trenches 17.
  • a etching medium used for this purpose is in particular selectively between the electroplating 10 and the connection contacts 12, 13. Furthermore, the etching medium is in particular selectively between the electroplating 10 and the potting compound 11.
  • the partitions are removed in particular by wet-chemical means.
  • Electroplating 10 may, for example, contain or consist of at least one of HNO 3 , H 2 SO 4 , CH 3 COOH, H 2 O 2 , or a mixture thereof.
  • a selective etching medium for a plating 10 formed of copper can, for example, a
  • Main surface 21 here is an application of the potting compound 11 and the electroplating 10 for the mechanical stabilization of the semiconductor chip 20 is required, so that an additional effort to separate the composite is particularly low.
  • the dividers can be designed particularly narrow in this context in particular.
  • the potting compound 11 of the thus isolated semiconductor chips 20 limits the semiconductor chips 20 to the outside, so that the potting compound 11 at least one side surface 23 of the
  • Potting compound 11 adjacent electroplating 10 in the separation trenches 17, the side surfaces 23 may have in particular traces 24 of a material removal by a chemical process.
  • the tracks 24 differ in particular from other methods such as, for example, saws, in that the S1O 2 particles contained in the potting compound 11 completely retain their spherical shape, ie in particular remain completely.
  • Separating web for example, only one of the arranged in this area starting layer 8 and the electroplating 10 are removed, for example, with one of the above wet-chemical method.
  • the remaining part of the separating web for example, be interrupted by another separation method, so that the
  • Composite 1 is separated into semiconductor chips 20.
  • a second embodiment (Figure 2) differs from that in connection with the figures la to lh
  • step otherwise corresponds to the in Figure la illustrated intermediate step of the first embodiment.
  • the step allows an increased mechanical strength of the
  • Embodiment in particular, this can be a
  • a third embodiment ( Figure 3) differs from that in connection with the figures la to lh
  • Embodiment in that the partitions are at least partially removed before applying the composite 1 to the subcarrier 14.
  • the method according to the third embodiment corresponds to the method according to the first or second embodiment, including up to the intermediate step shown in Figure le. Subsequently, the dividers are removed in this area (see Figure lh).
  • the partitions are at least partially removed before applying the composite 1 to the subcarrier 14.
  • Electrostatic protection for the electroplating 10 during the removal of the electroplating 10 serve in the separation trenches 17.
  • the carrier 4 is in this case
  • the potting compound 11 may be formed, for example, resistive to a method used for roughening.
  • the method according to the first or second embodiment has the advantage over the method according to the third embodiment in that the potting compound 11 is protected by the partitions of an etching process for roughening. Furthermore, a mechanical load capacity of the composite 1 when detaching the carrier 4 according to the first or second embodiment is higher.

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Abstract

Es wird ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips (10) angegeben. Ein Verbund (1), der einen Träger (4) und eine Halbleiterschichtenfolge (2, 3) aufweist wird bereitgestellt. Trenngräben (17) werden in der Halbleiterschichtenfolge (2, 3) entlang eines Vereinzelungsmusters (16) ausgebildet. Eine die Halbleiterschichtenfolge (2, 3) zu den Trenngräben (17) hin begrenzende Füllschicht (11) wird an einer dem Träger (4) abgewandten Seite der Halbleiterschichtenfolge (2, 3) aufgebracht. Ferner wird eine an die Füllschicht (11) grenzende Metallschicht (10) in den Trenngräben (17) aufgebracht. Durch Entfernen der an die Füllschicht (11) grenzenden Metallschicht (10) in den Trenngräben (17) werden die Halbleiterchips (20) vereinzelt. Die vereinzelten Halbleiterchips (20) weisen jeweils einen Teil der Halbleiterschichtenfolge (2, 3) und der Füllschicht (11) auf. Weiterhin wird ein Halbleiterchip (10) angegeben.

Description

Beschreibung
Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips und Halbleiterchip
Es wird ein Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips sowie ein Halbleiterchip angegeben.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2015 102 458.6, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Zur Herstellung einer Mehrzahl von Halbleiterchips aus
Halbleiterwafern, insbesondere zum Vereinzeln der
Halbleiterwafer in Halbleiterchips, können verschiedene
Verfahren angewandt werden, die insbesondere das
Substratmaterial durchtrennen. Die Effizienz der meisten Vereinzelungsverfahren hängt jedoch stark von Randbedingungen ab, die eine Ausbeute des Halbleiterwafers begrenzen.
Es ist eine Aufgabe ein Verfahren anzugeben, das einen
Beitrag leistet, einen Halbleiterchip einfach und effizient herzustellen . Es wird ein Verfahren zur Herstellung einer Mehrzahl von
Halbleiterchips angegeben. Bei den Halbleiterchips kann es sich insbesondere um optoelektronische Halbleiterchips, wie beispielsweise Leuchtdiodenchips oder Fotodiodenchips handeln .
In zumindest einer Ausführungsform des Verfahrens wird ein Verbund bereitgestellt. Der Verbund erstreckt sich in einer vertikalen Richtung zwischen einer ersten Hauptfläche und einer zweiten Hauptfläche des Verbunds, wobei die vertikale Richtung senkrecht zur ersten und/oder zweiten Hauptfläche verlaufen kann. Bei den Hauptflächen kann es sich
beispielsweise um die Deckfläche und die Bodenfläche des Verbunds handeln. Das Verfahren betrifft insbesondere eine Vereinzelung des Verbunds in eine Mehrzahl von
Halbleiterchips entlang eines Vereinzelungsmusters. Die
Vereinzelung erfolgt insbesondere quer zur ersten und/oder zweiten Hauptfläche, zum Beispiel zumindest stellenweise in der vertikalen Richtung.
Beispielsweise kann das Vereinzelungsmuster gitterförmig nach Art eines regelmäßigen mehreckigen Gitters ausgebildet sein. Die Vereinzelung muss dabei nicht notwendigerweise entlang gerade verlaufender Linien erfolgen. Vielmehr können durch die Vereinzelung auch Halbleiterchips entstehen, deren beim Vereinzeln entstehende Seitenflächen in einer Draufsicht zumindest bereichsweise gekrümmt sind oder zumindest einen Knick aufweisen.
In zumindest einer Ausführungsform des Verfahrens weist der Verbund einen Träger auf. Der Träger besteht beispielsweise aus Saphir oder einem Halbleitermaterial, etwa Silicium, Germanium, Galliumphosphid oder Galliumarsenid oder enthält ein solches Material. Der Träger kann elektrisch leitfähig oder elektrisch isolierend ausgebildet sein.
In zumindest einer Ausführungsform des Verfahrens weist der Verbund eine Halbleiterschichtenfolge auf. Die
Halbleiterschichtenfolge ist beispielsweise epitaktisch, etwa mittels Sputtern, MOVPE, MOCVD oder MBE abgeschieden. Die Halbleiterschichtenfolge kann auf dem Träger oder auf einem von dem Träger verschiedenen Aufwachssubstrat abgeschieden sein. Beispielsweise enthält die Halbleiterschichtenfolge einen zur Erzeugung von Strahlung und/oder zum Empfangen von Strahlung vorgesehenen aktiven Bereich. Beispielsweise enthält die Halbleiterschichtenfolge,
insbesondere der aktive Bereich, ein III-V-Verbindungs- Halbleitermaterial . III-V-Verbindungs-Halbleitermaterialien sind zur Strahlungserzeugung im ultravioletten
(Alx Iny Gai-x-y N ) über den sichtbaren (Alx Iny Gai-x-y N ,
insbesondere für blaue bis grüne Strahlung, oder
Alx Iny Gai-x-y P, insbesondere für gelbe bis rote Strahlung) bis in den infraroten (Alx Iny Gai-x-y As) Spektralbereich besonders geeignet. Hierbei gilt jeweils O ^ x ^ l, O ^ y ^ l und x + y < 1, insbesondere mit x ¥= 1 , y ¥= 1, x ^ O und/oder y + 0. Mit III-V-Verbindungs-Halbleitermaterialien,
insbesondere aus den genannten Materialsystemen, können weiterhin bei der Strahlungserzeugung hohe interne
Quanteneffizienzen erzielt werden. Die erste Hauptfläche befindet sich insbesondere auf der dem Träger abgewandten Seite der Halbleiterschichtenfolge.
Entsprechend befindet sich die zweite Hauptfläche
insbesondere auf der der Halbeiterschichtenfolge abgewandten Seite des Trägers.
In zumindest einer Ausführungsform des Verfahrens werden in der Halbleiterschichtenfolge Trenngräben ausgebildet, insbesondere entlang des Vereinzelungsmusters. Die
Trenngräben können beispielsweise mechanisch, wie etwa durch Sägen, mittels eines Laser- und/oder Plasmatrennverfahrens, oder durch ein chemisches Verfahren ausgebildet werden. In zumindest einer Ausführungsvariante des Verfahrens werden die Trenngräben so ausgebildet, dass eine den jeweiligen Trenngraben begrenzende Seitenfläche der
Halbleiterschichtenfolge im Wesentlichen eben ist. In anderen Worten ist eine Steigung der den jeweiligen Trenngraben begrenzenden Seitenfläche im Wesentlichen konstant. Die
Seitenfläche weißt also zum Beispiele keine makroskopischen Erhebungen oder Senken auf. In zumindest einer weiteren Ausführungsvariante des
Verfahrens werden die Trenngräben so ausgebildet, dass die den jeweiligen Trenngraben begrenzende Seitenfläche der Halbleiterschichtenfolge zumindest eine Stufe aufweist. In anderen Worten ändert sich die Steigung der den jeweiligen Trenngraben begrenzenden Seitenfläche sprunghaft.
In zumindest einer Ausführungsform des Verfahrens wird eine die Halbleiterschichtenfolge zu den Trenngräben hin
begrenzende Füllschicht an einer dem Träger abgewandten Seite der Halbleiterschichtenfolge aufgebracht.
Die Füllschicht erstreckt sich nach dem Aufbringen in
lateraler Richtung zumindest teilweise über die erste
Hauptfläche. In den vereinzelten Halbleiterchips bilden die Seitenflächen der Füllschicht insbesondere die den
Halbleiterchip in der lateralen Richtung begrenzenden
Seitenflächen .
Unter der lateralen Richtung wird eine Richtung verstanden, die entlang einer Haupterstreckungsebene der
Halbleiterschichten der Halbleiterschichtenfolge verläuft. Die lateralen Richtungen können zum Beispiel parallel zur ersten und/oder zweiten Hauptfläche verlaufen. Die Füllschicht ist insbesondere eine Vergussmasse, die auch als Pressmasse oder sogenanntes „Moldcompound" bezeichnet werden kann. Beispielsweise handelt es sich hierbei um ein Epoxidharz, das mit Partikeln weiterer Materialen gefüllt sein kann. Beispielhaft weist die Füllschicht dann eine hohe Konzentration an Si02-Kügelchen auf, wobei sich die
Konzentration auf einen Gewichtsanteil bezieht. Insbesondere kann die Konzentration an Si02-Kügelchen zwischen 80% und 90% betragen.
Bei den Si02-Kügelchen handelt es sich um nahezu perfekt sphärische Partikel aus reinem Si02, deren Durchmesser zwischen lym und lOOym betragen kann. Die Si02~Kügelchen zeichnen sich insbesondere dadurch aus, dass sie inert sind und einen sehr kleinen thermischen Ausdehnungskoeffizienten haben (CTE ~0,5ppm/K) . Dadurch kann eine Reduktion des thermischen Ausdehnungskoeffizienten der Füllschicht aus Epoxidharz und den Partikeln auf etwa 10ppm/K erreicht werden (Harze ohne besagte Partikel meist CTE >> 100ppm/K) .
Alternativ können die Partikel etwa aus S13N4, AI2O3 oder T1O2 ausgebildet sein. Die Reduktion des thermischen
Ausdehnungskoeffizienten der Füllschicht kann in diesem
Zusammenhang jedoch vermindert sein.
In zumindest einer Ausführungsform des Verfahrens wird eine an die Füllschicht grenzende Metallschicht in den Trenngräben aufgebracht .
Die Metallschicht erstreckt sich nach dem Aufbringen in lateraler Richtung zumindest teilweise über die erste
Hauptfläche. Im Bereich der Füllschicht weist die Metallschicht dabei mindestens eine Trennlinie auf, an der die Metallschicht vollständig unterbrochen ist.
Beispielsweise wird die Metallschicht hierzu mittels
Photolack strukturiert aufgebracht, insbesondere vor einem Aufbringen der Füllschicht.
Die Metallschicht wird ferner insbesondere so aufgebracht, dass die Trenngräben im Rahmen der Herstellungstoleranz vollständig ausgefüllt sind. Die Metallschicht in einem jeweiligen Trenngraben kann auch als Trennsteg bezeichnet werden. Die Metallschicht in den Trenngräben dient
insbesondere einer mechanischen Verbindung der Mehrzahl von Halbleiterchips beziehungsweise zur mechanischen
Stabilisierung des Verbunds.
Die Metallschicht kann insbesondere eine oder mehrere
Teilschichten umfassen. Beispielsweise kann zumindest eine erste Teilschicht der Metallschicht mittels eines
physikalischen Gasphasenabscheidungs-Prozesses (physical vapour deposition, PVD) aufgebracht werden. Ferner kann zumindest eine zweite Teilschicht der Metallschicht
galvanisch aufgebracht werden. Die erste Teilschicht kann in diesem Zusammenhang insbesondere zur Stromzuführung bei einem galvanischen Aufbringen der zweiten Teilschicht eingesetzt werden.
In zumindest einer Ausführungsform des Verfahrens werden die Halbleiterchips durch Entfernen der an die Füllschicht grenzenden Metallschicht in den Trenngräben vereinzelt.
Ein Entfernen der Metallschicht erfolgt insbesondere entlang des Vereinzelungsmusters. Das Entfernen der Metallschicht kann beispielsweise mechanisch, wie etwa durch Sägen, mittels eines Laser- und/oder Plasmatrennverfahrens, oder durch ein chemisches Verfahren erfolgen.
In zumindest einer Ausführungsform des Verfahrens weisen die vereinzelten Halbleiterchips jeweils einen Teil der
Halbleiterschichtenfolge und der Füllschicht auf. In den aus dem Verbund vereinzelten Halbleiterchips umgibt die
Füllschicht jeweils die Halbleiterschichtenfolge in der lateralen Richtung.
In zumindest einer Ausführungsform des Verfahrens wird ein Verbund bereitgestellt, der einen Träger und eine
Halbleiterschichtenfolge aufweist. In der
Halbleiterschichtenfolge werden Trenngräben entlang eines Vereinzelungsmusters ausgebildet. Eine die
Halbleiterschichtenfolge zu den Trenngräben hin begrenzende Füllschicht wird an einer dem Träger abgewandten Seite der Halbleiterschichtenfolge aufgebracht. Ferner wird eine an die Füllschicht grenzende Metallschicht in den Trenngräben aufgebracht. Die Halbleiterchips werden durch Entfernen der an die Füllschicht grenzenden Metallschicht in den
Trenngräben vereinzelt. Die aus dem Verbund vereinzelten Halbleiterchips weisen jeweils einen Teil der
Halbleiterschichtenfolge und der Füllschicht auf.
Beispielsweise werden die Trenngräben dabei in einem ersten Schritt ausgebildet. Darauffolgend wird in einem zweiten Schritt zunächst die Metallschicht aufgebracht und in einem anschließenden dritten Schritt die Füllschicht aufgebracht. In einem abschließenden vierten Schritt kann die
Metallschicht dann entfernt und der Verbund so zu
Halbleiterchips vereinzelt werden. Durch das beschriebene Verfahren kann der Verbund einfach, effizient und schonend durchtrennt werden. Dadurch, dass die Metallschicht in den Trenngräben in lateraler Richtung durch die Füllschicht begrenzt ist wird eine besonders schmale Trennspur zur Vereinzelung der Halbleiterchips ermöglicht. In vorteilhafter Weise ergibt sich dadurch eine hohe
Flächennutzung des Verbunds durch die Halbleiterchips. Ferner kann durch Entfernen der Metallschicht bei dem Vereinzeln des Verbunds zu Halbleiterchips eine Materialbelastung der
Halbleiterchips gering gehalten werden, so dass eine geringe Anzahl an Ausfallteilen ermöglicht wird. Das Verfahren trägt somit zu einer besonders hohen Ausbeute bei der Herstellung der Halbleiterchips bei.
In zumindest einer Ausführungsform des Verfahrens wird der Verbund vor dem Vereinzeln an einem Hilfsträger befestigt. Die Halbleiterchips liegen nach dem Vereinzeln in einer geometrischen Ordnung auf dem Hilfsträger vor. Als
Hilfsträger eignet sich beispielsweise eine Folie, ein starrer Träger oder eine Platte, bei der die noch im Verbund befindlichen oder bereits vereinzelten Halbleiterchips mittels Unterdrucks angesaugt oder mittels elektrostatischer Kräfte fixiert werden. Nach dem Vereinzeln können die
Halbleiterchips auf dem Hilfsträger in einer geometrischen Ordnung, beispielsweise in einer matrixförmigen Struktur, vorliegen. Die weitere Verarbeitung der Halbleiterchips wird dadurch vereinfacht.
In zumindest einer Ausführungsform des Verfahrens wird die Metallschicht zusätzlich auf einer den Trenngräben
abgewandten Seite der Füllschicht auf einer dem Träger abgewandten Seite der Halbleiterschichtenfolge aufgebracht. Insbesondere dient die auf der den Trenngräben abgewandten Seite der Füllschicht angeordnete Metallschicht einer
Durchkontaktierung zur elektrischen Kontaktierung der
Halbleiterschichtenfolge von der ersten Hauptfläche aus.
In zumindest einer Ausführungsvariante des Verfahrens ist die Metallschicht dabei zur Kontaktierung einer einzigen
Halbleiterschicht der Halbleiterschichtenfolge ausgebildet. In diesem Zusammenhang erstreckt sich die Metallschicht beispielsweise in der lateralen Richtung im Wesentlichen vollflächig über die Halbleiterschichtenfolge.
In zumindest einer weiteren Ausführungsvariante des
Verfahrens ist die Metallschicht zur Kontaktierung mehrerer Halbleiterschichten der Halbleiterschichtenfolge ausgebildet, insbesondere von zwei Halbleiterschichten. In diesem
Zusammenhang ist die Metallschicht insbesondere vollständig unterbrochen, so dass eine getrennte elektrische
Kontaktierung gewährleistet ist.
In zumindest einer Ausführungsform des Verfahrens wird die Metallschicht zumindest zum Teil durch ein galvanisches
Beschichtungsverfahren aufgebracht . Die Metallschicht umfasst in diesem Zusammenhang zumindest zwei Teilschichten, wobei die erste Teilschicht zur
Stromzuführung bei dem Aufbringen der zweiten Teilschicht eingesetzt wird. Die erste Teilschicht wird dabei
beispielsweise mittels eines physikalischen
Gasphasenabscheidungs-Prozesses aufgebracht und weist
beispielhaft ein Material wie Gold, Kupfer oder Nickel auf, oder besteht aus einem dieser Materialien. Die erste Teilschicht kann auch als sogenannter „seedlayer" oder wie im Folgenden als Startschicht bezeichnet werden.
Die zweite Teilschicht wird galvanisch aufgebracht und weist beispielsweise ein Material wie Kupfer oder Nickel auf, oder besteht aus einem dieser Materialien. Die zweite Teilschicht kann auch wie im Folgenden als Galvanik bezeichnet werden. Eine Dicke der zweiten Teilschicht in der vertikalen Richtung ist insbesondere größer als die der ersten Teilschicht.
In zumindest einer Ausführungsform des Verfahrens wird die an die Füllschicht grenzende Metallschicht in den Trenngräben mittels eines chemischen Verfahrens entfernt. In vorteilhafter Weise ermöglicht dies eine parallele, effiziente Vereinzelung des Verbunds zu Halbleiterchips.
Insbesondere kann hierzu ein nasschemisches Verfahren
eingesetzt werden. Die Füllschicht ist in diesem Zusammenhang besonders resistent gegenüber dem chemischen Verfahren ausgebildet.
In zumindest einer Ausführungsvariante des Verfahrens wird lediglich ein Ätzmedium bei dem chemischen Verfahren
eingesetzt. Im Falle, dass die Metallschicht eine einzige Schicht aufweist kann das chemische Verfahren so besonders schnell durchgeführt werden. Beispielsweise kann bei einer aus Kupfer ausgebildeten Metallschicht eine FeCl3-basierte Lösung oder eine CuCl2-basierte Lösung als Ätzmedium
eingesetzt werden. Beispielsweise kann bei einer aus Nickel ausgebildeten Metallschicht eines aus HNO3, H2SO4, CH3COOH, H2O2, oder eine Mischung hieraus als Ätzmedium eingesetzt werden . In zumindest einer weiteren Ausführungsvariante des
Verfahrens werden mehrere Ätzmedien bei dem chemischen
Verfahren eingesetzt. Im Falle, dass die Metallschicht mehrere Teilschichten umfasst kann das chemische Verfahren besonders effizient und zuverlässig durchgeführt werden.
Beispielsweise kann eine aus Gold ausgebildete erste
Teilschicht als Ätzstopp für eine aus Kupfer oder Nickel ausgebildete zweite Teilschicht wirken. Zur Entfernung der aus Gold ausgebildeten ersten Teilschicht kann beispielsweise „Surpro" eingesetzt werden.
In zumindest einer Ausführungsform des Verfahrens werden die Trenngräben mittels eines chemischen Verfahrens ausgebildet. In vorteilhafter Weise ermöglicht dies ein paralleles
Ausbilden der Trenngräben, so dass zu der effizienten
Vereinzelung des Verbunds zu Halbleiterchips beigetragen werden kann. Beispielsweise handelt es sich bei dem
chemischen Verfahren um Plasmaätzen (sogenanntes „Chemical- dry-etching", CDE) .
In zumindest einer Ausführungsform des Verfahrens erstrecken sich die Trenngräben vollständig durch die
Halbleiterschichtenfolge hindurch. Eine tragende Struktur des Verbunds wird nach Ausbilden der Trenngräben somit lediglich durch den Träger gebildet. In vorteilhafter Weise kann ein
Vereinzeln der Halbleiterchips so im Wesentlichen unabhängig von einem Material der Halbleiterschichtenfolge, einer Anzahl an Schichten der Halbleiterschichtenfolge und einer
Ausdehnung der Halbleiterschichtenfolge in vertikaler
Richtung durchgeführt werden.
In zumindest einer Ausführungsform des Verfahrens wird in einem zusätzlichen Schritt ein Ablösen des Trägers durchgeführt. Bei den Halbleiterchips kann es sich dann beispielsweise um sogenannte Dünnfilm-Halbleiterchips
handeln, bei denen das Aufwachssubstrat für die
Halbleiterschichtenfolge entfernt ist. Insbesondere dient die Füllschicht in diesem Zusammenhang zur mechanischen
Stabilisierung als Trägerkörper der jeweiligen
Halbleiterchips. Das Ablösen des Trägers erfolgt hierzu insbesondere nach dem Aufbringen der die
Halbleiterschichtenfolge zu den Trenngräben hin begrenzenden Füllschicht an der dem Träger abgewandten Seite der
Halbleiterschichtenfolge .
In zumindest einer Ausführungsform des Verfahrens erfolgt das Ablösen des Trägers nach dem Ausbilden der Trenngräben in der Halbleiterschichtenfolge entlang des Vereinzelungsmusters.
Der Träger dient dabei insbesondere als tragende Struktur zur mechanischen Stabilisierung des Verbunds, so dass die
Halbleiterchips auch nach einem vollständigen Ausbilden der Trenngräben in einer geometrischen Ordnung angeordnet sind.
In zumindest einer Ausführungsform des Verfahrens wird die die Halbleiterschichtenfolge zu den Trenngräben hin
begrenzende Füllschicht an der dem Träger abgewandten Seite der Halbleiterschichtenfolge nach dem Aufbringen der an die Füllschicht grenzenden Metallschicht in den Trenngräben aufgebracht. In anderen Worten wird die Füllschicht also nach der Metallschicht aufgebracht. Beispielsweise wird in diesem Zusammenhang die Metallschicht oder eine Teilschicht davon mit Photolack strukturiert aufgebracht. Der Photolack kann anschließend entfernt werden und durch die Füllschicht ersetzt werden. In zumindest einer Ausführungsform des Verfahrens wird die an die Füllschicht grenzende Metallschicht in den Trenngräben nach Ablösen des Trägers entfernt. In anderen Worten wird nach Ablösen des Trägers der Verbund der Halbleiterchips lediglich durch den Trennsteg, also durch die Metallschicht in den Trenngräben mechanisch stabilisiert.
Weiterhin wird ein Halbleiterchip angegeben. Der
Halbleiterchip ist insbesondere mit einem hier beschriebenen Verfahren herstellbar, so dass sämtliche für das Verfahren offenbarten Merkmale auch für den Halbleiterchip offenbart sind und umgekehrt.
In zumindest einer Ausführungsform weist der Halbleiterchip eine Halbleiterschichtenfolge und eine Füllschicht auf, die in einer vertikalen Richtung auf der Halbleiterschichtenfolge angeordnet ist und die Halbleiterschichtenfolge hin zu einer Seitenfläche des Halbleiterchips begrenzt. Die Füllschicht weist an der Seitenfläche des Halbleiterchips Spuren eines Materialabtrags durch ein chemisches Verfahren auf.
Zur Herstellung eines solchen Halbleiterchips kann eine
Strukturierung der Halbleiterchips, insbesondere das
Durchtrennen der Halbleiterschichtenfolge, auf einem
Aufwachssubstrat erfolgen. Bei dem Merkmal, wonach die
Füllschicht an einer Seitenfläche des Halbleiterchips Spuren eines Materialabtrags durch ein chemisches Verfahren
aufweist, handelt es sich um ein gegenständliches Merkmal, das mit Analysemethoden der Halbleitertechnik am fertigen Halbleiterchip eindeutig nachweisbar ist. Zum Beispiel sind diese Spuren eindeutig von Spuren unterscheidbar, die durch Sägen, Brechen, Lasern oder andere Trenntechniken erzeugbar sind. Es handelt sich bei dem genannten Merkmal also
insbesondere nicht um ein Verfahrensmerkmal.
In zumindest einer Ausführungsform des Halbleiterchips ist eine Metallschicht zur elektrischen Kontaktierung der
Halbleiterschichtenfolge in der vertikalen Richtung auf der Halbleiterschichtenfolge angeordnet und in einer horizontalen Richtung durch die Füllschicht begrenzt. Die Metallschicht ist hierzu insbesondere als Durchkontaktierung zur
elektrischen Kontaktierung des Halbleiterchips von der ersten Hauptfläche aus ausgebildet. In diesem Zusammenhang weist der Halbleiterchip in vertikaler Richtung auf der der
Halbleiterschichtenfolge abgewandten Seite der Metallschicht beispielsweise einen elektrischen Kontakt für die externe elektrische Kontaktierung des Halbleiterchips auf.
In zumindest einer Ausführungsvariante ist die Metallschicht dabei zur Kontaktierung einer einzigen Halbleiterschicht der Halbleiterschichtenfolge ausgebildet. In diesem Zusammenhang erstreckt sich die Metallschicht beispielsweise in der lateralen Richtung im Wesentlichen vollflächig über die
Halbleiterschichtenfolge .
In zumindest einer weiteren Ausführungsvariante ist die
Metallschicht zur Kontaktierung mehrerer Halbleiterschichten der Halbleiterschichtenfolge ausgebildet, insbesondere von zwei Halbleiterschichten. In diesem Zusammenhang ist die Metallschicht insbesondere vollständig unterbrochen, so dass eine getrennte elektrische Kontaktierung gewährleistet ist.
In zumindest einer Ausführungsform ist die Metallschicht durch einen Teil der Füllschicht derart unterbrochen, dass die Halbleiterschichtenfolge durch die Metallschicht separat elektrisch kontaktierbar ist. In diesem Zusammenhang weist der Halbleiterchip in vertikaler Richtung auf der der
Halbleiterschichtenfolge abgewandten Seite der Metallschicht beispielsweise jeweils einen elektrischen Kontakt für die separate externe elektrische Kontaktierung des
Halbleiterchips auf. Der die Metallschicht unterbrechende Teil der Füllschicht ist dabei insbesondere elektrisch isolierend ausgebildet. In zumindest einer Ausführungsform ist die Metallschicht als eine mechanisch stabilisierende Schicht des Halbleiterchips ausbildet. Ein Elastizitätsmodul der Metallschicht ist in diesem Zusammenhang höher als ein Elastizitätsmodul der Halbleiterschichtenfolge .
In zumindest einer Ausführungsform ist die Füllschicht als eine mechanisch stabilisierende Schicht des Halbleiterchips ausbildet. Ein Elastizitätsmodul der Füllschicht ist in diesem Zusammenhang höher als ein Elastizitätsmodul der Halbleiterschichtenfolge.
Weitere Merkmale, Ausgestaltungen und Zweckmäßigkeiten ergeben sich aus der folgenden Beschreibung der
Ausführungsbeispiele in Verbindung mit den Figuren.
Es zeigen:
Figuren la bis lh ein erstes Ausführungsbeispiel eines
Verfahrens zur Herstellung einer Mehrzahl von Halbleiterchips anhand von jeweils in schematischer Schnittansicht
dargestellten Zwischenschritten; Figur 2 ein in schematischer Schnittansicht
dargestellter Zwischenschritt eines
Verfahrens zur Herstellung einer Mehrzahl von Halbleiterchips gemäß einem zweiten Ausführungsbeispiel; und
Figur 3 ein in schematischer Schnittansicht
dargestellter Zwischenschritt eines
Verfahrens zur Herstellung einer Mehrzahl von Halbleiterchips gemäß einem dritten
Ausführungsbeispiel .
Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu
betrachten. Vielmehr können einzelne Elemente und
insbesondere Schichtdicken zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß
dargestellt sein.
Ein erstes Ausführungsbeispiel eines Verfahrens zur
Herstellung einer Mehrzahl von Halbleiterchips ist anhand der Figuren la bis lh jeweils in schematischer Schnittansicht gezeigt. Wie in Figur la dargestellt, wird ein Verbund 1 bereitgestellt, der für eine Vereinzelung in eine Mehrzahl von Halbleiterchips 20 (siehe Figur lh) vorgesehen ist.
Beispielsweise sind die Halbleiterchips 20 optoelektronische Halbleiterchips, mit einem zur Erzeugung und/oder zum
Empfangen von Strahlung vorgesehenen aktiven Bereich (in den Figuren zur vereinfachten Darstellung nicht explizit
gezeigt) . In dem in Figur la dargestellten ersten
Ausführungsbeispiel umfasst der Verbund 1 eine Halbleiterschichtenfolge 2, 3 sowie einen Träger 4. Die
Halbleiterschichtenfolge 2, 3 ist dabei in einem
Vereinzelungsmuster 16 mittels Trenngräben 17 in eine
Mehrzahl von Halbleiterkörpern unterteilt. Die Trenngräben 17 können auch als „Mesa-Gräben" bezeichnet werden.
Das Vereinzelungsmuster 16 kann beispielsweise eine
Gitterstruktur mit ersten Vereinzelungslinien entlang einer ersten Richtung und mit zweiten Vereinzelungslinien, die schräg oder senkrecht zu den ersten Vereinzelungslinien verlaufen, aufweisen. Das Vereinzelungsmuster 16 kann aber auch zumindest bereichsweise gekrümmt verlaufen oder so ausgebildet sein, dass die später vereinzelten
Halbleiterchips 20 in Draufsicht eine Grundform mit mehr oder weniger als vier Ecken, beispielsweise eine hexagonale
Grundform aufweisen.
In einer Haupterstreckungsrichtung des Verbunds 1 sind weitere Halbleiterkörper schematisch angedeutet. Die
Schnittlinien X symbolisieren dabei lediglich eine laterale Begrenzung der Figur la und begrenzen insbesondere nicht den Verbund 1 mit diesen Halbleiterkörpern.
In diesem Ausführungsbeispiel umfasst die
Halbleiterschichtenfolge 2, 3 eine p-dotierte GaN Schicht 2 und eine n-dotierte GaN Schicht 3. In anderen
Ausführungsbeispielen enthält die Halbleiterschichtenfolge 2, 3, insbesondere der aktive Bereich, eines der im allgemeinen Teil der Beschreibung genannten Verbindungs- Halbleitermaterialien.
Bei dem Träger 4 handelt es sich um ein Aufwachssubstrat für die epitaktische Abscheidung der Halbleiterschichtenfolge 2, 3 wie beispielsweise Saphir. Der Träger 4 kann abweichend hiervon beispielsweise ein Halbleitermaterial, etwa Silicium oder Germanium enthalten. Auch ein anderes Halbleitermaterial wie Galliumphosphid oder Galliumarsenid kann Anwendung finden. Der Träger 4 stabilisiert dabei die
Halbleiterschichtenfolge 2, 3 mechanisch.
In einer vertikalen Richtung erstreckt sich der Verbund 1 zwischen einer ersten Hauptfläche 21 und einer zweiten
Hauptfläche 22. Die erste Hauptfläche 21 ist durch die
Halbleiterschichtenfolge 2, 3 gebildet. Die zweite
Hauptfläche 22 ist durch den Träger 4 gebildet.
In diesem Ausführungsbeispiel ist die
Halbleiterschichtenfolge 2, 3 hin zu der ersten Hauptfläche 21 teilweise durch eine Isolationsschicht 5 bedeckt. In anderen Ausführungsbeispielen ist zusätzlich oder alternativ in einem Bereich der Trenngräben 17 eine der ersten
Hauptfläche 21 zugewandte Oberfläche des Trägers 4 von der Isolationsschicht 5 bedeckt. Bei der Isolationsschicht 5 handelt es sich beispielsweise um Siliziumnitrid.
In diesem Ausführungsbeispiel ist ferner ein erstes
Kontaktplättchen 6 zur elektrischen Kontaktierung der p- dotierten GaN Schicht 2 auf der der ersten Hauptfläche 21 zugewandten Seite der Halbleiterschichtenfolge 2, 3
angeordnet. Das erste Kontaktplättchen 6 kann auch als sogenanntes „p-Pad" bezeichnet werden. Des Weiteren ist ein zweites Kontaktplättchen 7 zur elektrischen Kontaktierung der n-dotierten GaN Schicht 3 auf der der ersten Hauptfläche 21 zugewandten Seite der Halbleiterschichtenfolge 2, 3
angeordnet. Das zweite Kontaktplättchen 7 kann auch als sogenanntes „n-Pad" bezeichnet werden. Zusätzlich kann der Verbund 1 beispielsweise eine oder mehrere nicht näher dargestellte funktionale Schichten umfassen, wie beispielsweise eine Verbindungsschicht, etwa eine Lotschicht oder eine elektrisch leitfähige Klebeschicht. Die funktionale Schicht kann weiterhin eine metallische
Spiegelschicht für die in der Halbleiterschichtenfolge 2, 3 zu erzeugende oder zu absorbierende Strahlung umfassen. Die funktionale Schicht kann beispielsweise ferner eine Schicht zur elektrischen Kontaktierung oder zur Stromaufweitung umfassen. Alternativ oder ergänzend kann die funktionale Schicht auch eine dielektrische Schicht umfassen.
Die Trenngräben 17 erstrecken sich in vertikaler Richtung vollständig durch die Halbleiterschichtenfolge 2, 3. Ferner erstrecken sich die Trenngräben 17 in vertikaler Richtung vollständig durch die beispielsweise zusätzlich angeordneten funktionalen Schichten. In den folgenden Figuren wird aus Gründen der
Übersichtlichkeit lediglich ein Ausschnitt des Verbunds 1 entlang des Vereinzelungsmusters 16 dargestellt.
Wie in Figur lb dargestellt wird auf den Verbund 1 von der ersten Hauptfläche 21 her eine Startschicht 8 flächig
aufgebracht. Die Startschicht 8 ist aus einem leitfähigen Material, insbesondere einem Metall wie Gold, Kupfer oder Nickel ausgebildet. In diesem Ausführungsbeispiel ist die Startschicht 8 aus Gold ausgebildet. Die Startschicht 8 wird dabei beispielsweise mittels eines physikalischen
Gasphasenabscheidungs-Prozesses aufgebracht . Anschließend wird auf den Verbund 1 von der ersten Hauptfläche 21 her ein Photolack 9 so aufgebracht, dass die Halbleiterschichtenfolge 2, 3 zu den Trenngräben 17 hin durch den Photolack 9 begrenzt wird. Darauffolgend wird auf den Verbund 1 von der ersten Hauptfläche 21 her mit Hilfe des Photolacks 9 eine Galvanik 10 so strukturiert aufgebracht, dass sich die Galvanik nach diesem Schritt flächig über die Kontaktplättchen 6, 7 erstreckt und die Trenngräben 17 zumindest in einem Bereich des Vereinzelungsmusters 16 ausfüllt. Die Galvanik 10 ist dabei aus einem Metall wie Kupfer oder Nickel ausgebildet. Die Galvanik 10 wird
galvanisch aufgebracht, zur Stromzuführung wird in diesem Zusammenhang insbesondere die Startschicht 8 eingesetzt. Die sich über den Kontaktplättchen 6, 7 erstreckende Galvanik 10 sowie ein dort angeordneter Teil der Startschicht 8 kann auch als Durchkontaktierung bezeichnet werden. Die in den Trenngräben 17 angeordnete Galvanik 10 sowie ein dort
angeordneter Teil der Startschicht 8 kann auch als Trennsteg bezeichnet werden.
Wie in Figur lc dargestellt wird der Photolack 9 (siehe Figur lb) entfernt. Ferner wird ein dort angeordneter Teil der Startschicht 8 an diesen Stellen entfernt. In vorteilhafter Weise dient dies einer elektrischen Isolierung der
Kontaktplättchen 6, 7 voneinander. Des Weiteren wird dadurch die in den Trenngräben 17 angeordnete Galvanik 10 elektrisch von den Kontaktplättchen 6, 7 isoliert. Bevorzugt wird in diesem Zusammenhang ein nasschemisches Verfahren eingesetzt. Zur Entfernung der aus Gold ausgebildeten Startschicht 8 kann beispielsweise sogenanntes „Surpro" eingesetzt werden, welches selektiv ätzend und daher besonders materialschonend bezüglich des Verbunds 1 ist. Wie in Figur ld dargestellt wird auf den Verbund 1 von der ersten Hauptfläche 21 her eine Vergussmasse 11 flächig aufgebracht. Die Vergussmasse 11 füllt insbesondere ein
Volumen des entfernten Photolacks 9 (siehe Figur lb) auf. Bei der Vergussmasse 11 handelt es sich bevorzugt um ein
Epoxidharz mit einer hohen Konzentration an S1O2 Kügelchen zwischen 80% und 90% bezogen auf einen Gewichtsanteil der Vergussmasse 11. Die Vergussmasse 11 wird zunächst thermisch ausgehärtet.
Zur Planarisierung des Verbunds 1 und zur elektrischen
Kontaktierung der Halbleiterchips 20 wird die Vergussmasse 11 anschließend von der ersten Hauptfläche 21 her
zurückgeschliffen. Die Vergussmasse 11 umgibt nach diesem Schritt die Halbleiterschichtenfolge 2, 3 lateral und
begrenzt diese insbesondere zu den Trenngräben 17 hin.
Insbesondere grenzt die Vergussmasse 11 in lateraler Richtung dabei direkt an die Trennstege. Ferner füllt die Vergussmasse 11 einen Zwischenraum zwischen der Galvanik 10 im Bereich der Kontaktplättchen 6, 7. In vorteilhafter Weise dient die
Vergussmasse 11 in diesem Bereich einer mechanischen
Stabilisierung der Halbleiterchips 20 sowie einer
elektrischen Isolierung der Durchkontaktierung .
Wie in Figur le dargestellt wird auf den Verbund 1 von der ersten Hauptfläche 21 her beispielsweise mit Hilfe einer Phototechnik ein erster Verbindungskontakt 12 sowie ein zweiter Verbindungskontakt 13 aufmetallisiert . Die
Verbindungskontakte 12, 13 sind beispielsweise aus Gold,
Titan, Nickel, Palladium oder Platin ausgebildet. Der erste Verbindungskontakt 12 dient dabei einer elektrischen
Kontaktierung des ersten Kontaktplättchens 6 über die korrespondierende Durchkontaktierung, also der in vertikaler Richtung dazwischen angeordneten Galvanik 10 und dem dort angeordneten Teil der Startschicht 8. Der zweite
Verbindungskontakt 13 dient analog dazu einer elektrischen Kontaktierung des zweiten Kontaktplättchens 7 über die korrespondierende Durchkontaktierung, also der in vertikaler Richtung dazwischen angeordneten Galvanik 10 und dem dort angeordneten Teil der Startschicht 8. Wie in Figur lf dargestellt wird der Verbund 1 auf einem
Hilfsträger 14 von der ersten Hauptfläche 21 her befestigt. Der Hilfsträger 14 kann beispielsweise eine auf einen Rahmen gespannte Folie sein. Alternativ kann der Hilfsträger 14 auch ein starrer Träger oder eine Vorrichtung sein, in der der Verbund 1 und insbesondere die später vereinzelten
Halbleiterchips 20 mittels Unterdrucks oder mittels
elektrostatischer Kräfte fixiert sind. Anschließend wird der Träger 4 abgelöst, beispielsweise mittels sogenanntem „Laser- Lift-Off" .
Abhängig von einer Beschaffenheit des Trägers 4 erfolgt anschließend wie in Figur lg dargestellt ein Aufrauen der Halbleiterschichtenfolge 2, 3 von der zweiten Hauptfläche 22 her, so dass diese eine Aufrauhung 18 aufweist. In diesem Fall wird eine dem Hilfsträger 14 abgewandte Seite der n- dotierten GaN Schicht 3 aufgeraut.
Im Falle, dass es sich bei dem Träger 4 um ein planes
Aufwachssubstrat handelt kann hierzu beispielsweise ein nasschemisches Verfahren eingesetzt werden, beispielsweise mittels Kaliumhydroxid, oder ein trockenchemisches Verfahren, beispielsweise mittels eines Lithografieschritts. Im Falle, dass es sich bei dem Träger 4 um ein strukturiertes Aufwachssubstrat wie beispielsweise gemustertes
Saphirsubstrat (sogenanntes „Patterned Saphire Substrate", PSS) handelt kann hingegen auf ein Aufrauen der
Halbleiterschichtenfolge 2, 3 verzichtet werden.
Wie in Figur lh dargestellt werden die Halbleiterchips 20 vereinzelt, indem die Trennstege, also die Startschicht 8 in den Trenngräben 17 sowie die die Vergussmasse 11 umgebende Galvanik 10 in den Trenngräben 17, entfernt werden. Ein hierzu verwendetes Ätzmedium ist insbesondere selektiv zwischen der Galvanik 10 und den Verbindungskontakten 12, 13. Ferner ist das Ätzmedium insbesondere selektiv zwischen der Galvanik 10 und der Vergussmasse 11. Die Trennstege werden insbesondere nasschemisch entfernt. Ein selektives Ätzmedium für eine aus Nickel ausgebildete
Galvanik 10 kann beispielsweise zumindest eines aus HNO3, H2SO4, CH3COOH, H2O2, oder eine Mischung hieraus enthalten oder daraus bestehen. Ein selektives Ätzmedium für eine aus Kupfer ausgebildete Galvanik 10 kann beispielsweise eine
FeCl3-basierte Lösung oder eine CuCl2-basierte Lösung sein.
Durch das nasschemische Entfernen der Trennstege wird ein paralleles, kostengünstiges und schädigungsfreies Vereinzeln des Verbunds 1 zu Halbleiterchips 20 mit besonders schmalen Trennspuren ermöglicht. Insbesondere bei einer einseitigen Kontaktierung der Halbleiterchips 20 von der ersten
Hauptfläche 21 her ist dabei ein Aufbringen der Vergussmasse 11 und der Galvanik 10 zur mechanischen Stabilisierung der Halbleiterchips 20 erforderlich, sodass ein Mehraufwand zur Vereinzelung des Verbunds besonders gering ist. Ein
chemisches Entfernen der aus Metall ausgebildeten Trennstege ist in vorteilhafter Weise besonders einfach durchführbar. Die Trennstege können in diesem Zusammenhang insbesondere besonders schmal ausgelegt werden. Mittels des Hilfsträgers 14 können die vereinzelten Halbleiterchips 20 in
geometrischer Ordnung, beispielsweise matrixförmig vorliegen. Dadurch wird die weitere Verarbeitung vereinfacht.
Die Vergussmasse 11 der derart vereinzelten Halbleiterchips 20 begrenzt die Halbleiterchips 20 nach außen hin, so dass die Vergussmasse 11 zumindest eine Seitenfläche 23 der
Halbleiterchips 20 bildet. Durch Entfernen der an die
Vergussmasse 11 grenzenden Galvanik 10 in den Trenngräben 17 können die Seitenflächen 23 insbesondere Spuren 24 eines Materialabtrags durch ein chemisches Verfahren aufweisen. Die Spuren 24 unterscheiden sich dabei insbesondere dadurch von anderen Verfahren wie beispielsweise Sägen, dass die in der Vergussmasse 11 enthaltenen S1O2 Partikel ihre sphärische Form vollständig beibehalten, insbesondere also ganz bleiben.
Alternativ kann statt eines Entfernens des kompletten
Trennstegs beispielsweise lediglich eines aus der in diesem Bereich angeordneten Startschicht 8 und der Galvanik 10 entfernt werden, beispielsweise mit einem der oben genannten nasschemischen Verfahren. In einem weiteren Schritt kann der verbleibende Teil des Trennstegs beispielsweise durch ein anderes Trennverfahren unterbrochen werden, so dass der
Verbund 1 zu Halbleiterchips 20 vereinzelt wird.
Ein zweites Ausführungsbeispiel (Figur 2) unterscheidet sich von dem im Zusammenhang mit den Figuren la bis lh
beschriebenen ersten Ausführungsbeispiel dadurch, dass eine Seitenfläche der Halbleiterschichtenfolge 2, 3 hin zu den Trenngräben 17 eine Stufe 19 aufweist. Der in Figur 2
dargestellte Zwischenschritt entspricht ansonsten dem in Figur la dargestellten Zwischenschritt des ersten Ausführungsbeispiels. In vorteilhafter Weise ermöglicht die Stufe eine erhöhte mechanische Belastbarkeit der
Halbleiterschichtenfolge 2, 3 bei einem Ablösen des Trägers 4 (vergleiche Figur lf) im Vergleich zu dem ersten
Ausführungsbeispiel. Insbesondere kann dadurch eine
Rissbildung in diesem Bereich des Halbleiterchips 20
vermieden werden. Ein drittes Ausführungsbeispiel (Figur 3) unterscheidet sich von dem im Zusammenhang mit den Figuren la bis lh
beschriebenen ersten Ausführungsbeispiel und dem im
Zusammenhang mit Figur 2 beschriebenen zweiten
Ausführungsbeispiel dadurch, dass die Trennstege bereits vor Aufbringen des Verbunds 1 auf den Hilfsträger 14 zumindest teilweise entfernt werden. Das Verfahren gemäß dem dritten Ausführungsbeispiel entspricht einschließlich bis zu dem in Figur le dargestellten Zwischenschritt dem Verfahren gemäß dem ersten oder zweiten Ausführungsbeispiel. Anschließend werden die Trennstege in diesem Bereich entfernt (vergleiche Figur lh) . In vorteilhafter Weise können die
Verbindungskontakte 12, 13 in diesem Zusammenhang als
Ätzschutz für die Galvanik 10 während der Entfernung der Galvanik 10 in den Trenngräben 17 dienen.
Die Halbleiterchips 20 bilden abweichend von dem in Figur lh dargestellten Zwischenschritt jedoch weiterhin den Verbund 1 mit dem Träger 4. Eine Vereinzelung des Verbunds 1 erfolgt demnach erst darauffolgend durch Ablösen des Trägers 4
(vergleiche Figur lf) .
In vorteilhafter Weise ist der Träger 4 in diesem
Zusammenhang strukturiert ausgebildet, sodass auf ein Aufrauen der Halbleiterschichtenfolge 2, 3 verzichtet werden kann (vergleiche Figur lg) . Alternativ kann die Vergussmasse 11 beispielsweise resistiv gegenüber einem zur Aufrauhung verwendeten Verfahren ausgebildet sein. Das Verfahren gemäß dem ersten oder zweiten Ausführungsbeispiel hat gegenüber dem Verfahren gemäß dem dritten Ausführungsbeispiel dabei den Vorteil, dass die Vergussmasse 11 durch die Trennstege von einem Ätzprozess zum Aufrauen geschützt ist. Ferner ist eine mechanische Belastbarkeit des Verbunds 1 bei Ablösen des Trägers 4 gemäß dem ersten oder zweiten Ausführungsbeispiel höher .
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele beschränkt. Vielmehr umfasst die
Erfindung jedes neue Merkmal sowie jede Kombination von
Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugs zeichenliste
1 Verbund
2, 3 Halbleiterschichtenfolge
4 Träger
5 IsolationsSchicht
6, 7 Kontaktplättchen
8 Startschicht
9 Lack
10 Galvanik
11 Vergussmasse
12, 13 Verbindungskontakt
14 Hilfsträger
16 Vereinzelungsmuster
17 Trenngraben
18 Aufrauhung
19 Stufe
20 Halbleiterchip
21, 22 Hauptflächen
23 Seitenfläche
24 Spuren
X Schnittlinie

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Mehrzahl von
Halbleiterchips (20) mit den Schritten:
a) Bereitstellen eines Verbunds (1), der einen Träger (4) und eine Halbleiterschichtenfolge (2, 3) aufweist; b) Ausbilden von Trenngräben (17) in der
Halbleiterschichtenfolge (2, 3) entlang eines
Vereinzelungsmusters (16);
c) Aufbringen einer die Halbleiterschichtenfolge (2, 3) zu den Trenngräben (17) hin begrenzenden Füllschicht (11) an einer dem Träger (4) abgewandten Seite der Halbleiterschichtenfolge (2, 3) ;
d) Aufbringen einer an die Füllschicht (11) grenzende
Metallschicht (10) in den Trenngräben (17); und e) Vereinzeln der Halbleiterchips (20) durch Entfernen der an die Füllschicht (11) grenzenden Metallschicht (10) in den Trenngräben (17);
wobei die vereinzelten Halbleiterchips (20) jeweils einen Teil der Halbleiterschichtenfolge (2, 3) und der
Füllschicht (11) aufweisen, und wobei der Verbund (1) vor dem Vereinzeln an einem Hilfsträger (14) befestigt wird und die Halbleiterchips (20) nach dem Vereinzeln in einer geometrischen Ordnung auf dem Hilfsträger (14) vorliegen.
2. Verfahren nach Anspruch 1,
bei dem die Metallschicht (10) in dem Schritt d)
zusätzlich auf einer den Trenngräben (17) abgewandten Seite der Füllschicht (11) auf einer dem Träger (4) abgewandten Seite der Halbleiterschichtenfolge (2, 3) aufgebracht wird. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Metallschicht (10) zumindest zum Teil durch ein galvanisches Beschichtungsverfahren aufgebracht wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die an die Füllschicht (11) grenzende
Metallschicht (10) in den Trenngräben (17) mittels eines chemischen Verfahrens entfernt wird.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Trenngräben (17) mittels eines chemischen Verfahrens ausgebildet werden.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem sich die Trenngräben (17) nach Schritt b)
vollständig durch die Halbleiterschichtenfolge (2, 3) hindurch erstrecken.
Verfahren nach einem der vorhergehenden Ansprüche, bei dem in einem zusätzlichen Schritt ein Ablösen des Trägers durchgeführt wird.
Halbleiterchip (20) mit einer Halbleiterschichtenfolge (2, 3) und einer Füllschicht (11), die in einer
vertikalen Richtung auf der Halbleiterschichtenfolge (2, 3) angeordnet ist und die Halbleiterschichtenfolge (2, 3) hin zu einer Seitenfläche (21) des Halbleiterchips (20) begrenzt, wobei die Füllschicht (11) an der Seitenfläche (23) des Halbleiterchips (20) Spuren (24) eines
Materialabtrags durch ein chemisches Verfahren aufweist. Halbleiterchip (20) nach Anspruch 8,
bei dem eine Metallschicht (10) zur elektrischen
Kontaktierung der Halbleiterschichtenfolge (2, 3) in der vertikalen Richtung auf der Halbleiterschichtenfolge (2, 3) angeordnet ist und in einer horizontalen Richtung durch die Füllschicht (11) begrenzt ist.
Halbleiterchip (20) nach Anspruch 9,
bei dem die Metallschicht (10) durch einen Teil der Füllschicht (11) derart unterbrochen ist, dass die
Halbleiterschichtenfolge (2, 3) durch die Metallschicht (10) separat elektrisch kontaktierbar ist.
11. Halbleiterchip (20) nach einem der vorhergehenden
Ansprüche 8 bis 10,
bei dem die Metallschicht (10) als eine mechanisch stabilisierende Schicht des Halbleiterchips (20)
ausbildet ist.
Halbleiterchip (20) nach einem der vorhergehenden
Ansprüche 8 bis 11,
bei dem die Füllschicht (11) als eine mechanisch
stabilisierende Schicht des Halbleiterchips (20)
ausbildet ist.
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