WO2016021806A1 - 고성능 셀렉티브 에미터 소자 및 그 제조 방법 - Google Patents

고성능 셀렉티브 에미터 소자 및 그 제조 방법 Download PDF

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WO2016021806A1
WO2016021806A1 PCT/KR2015/003840 KR2015003840W WO2016021806A1 WO 2016021806 A1 WO2016021806 A1 WO 2016021806A1 KR 2015003840 W KR2015003840 W KR 2015003840W WO 2016021806 A1 WO2016021806 A1 WO 2016021806A1
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semiconductor substrate
layer
emitter
doping
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PCT/KR2015/003840
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김준동
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인천대학교 산학협력단
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    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H—ELECTRICITY
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a high performance selective emitter device and a method of manufacturing the same, and more particularly, to an optoelectronic device having excellent light efficiency and electrical characteristics and a method of manufacturing the same.
  • Solar energy can be divided into solar cells that use the heat to generate the steam required to rotate the turbine and solar cells that convert sunlight into electrical energy using the properties of semiconductors.
  • a photodiode which is a kind of optoelectronic device, uses a single crystal such as Si or GaAsP, and uses a p-n junction or a pin junction.
  • the photodiode is very important to increase the conversion efficiency (efficiency) for converting the incident sunlight into electrical energy. Therefore, research on the structure and the material is continuously progressing.
  • the conversion efficiency of the optoelectronic device is affected by two aspects, the optical and the electrical.
  • the optical aspect is how much light energy can be provided to the light absorber
  • the electrical aspect is how much electrical losses can be reduced by collecting many carriers with minimal recombination loss.
  • Patent Document 1 Republic of Korea Patent Publication No. 10-2014-0020372
  • the problem to be solved by the present invention is to overcome the above optical and electrical problems and to provide a high performance selective emitter device with improved conversion efficiency.
  • Another object of the present invention is to overcome the above optical and electrical problems and to provide a method for manufacturing a high performance selective emitter device having improved conversion efficiency.
  • a selective emitter device for solving the above problems is a semiconductor substrate, a first region having a predetermined period on the substrate and a second region located between the first region And an emitter layer having a height greater than or equal to a height of the upper surface of the second region and a transparent conductive layer formed on the emitter layer.
  • the doping density of the first region may be greater than or equal to the doping density of the second region.
  • the doping density of the emitter layer may gradually decrease in the depth direction at the surface of the emitter layer.
  • the doping density of the upper surface of the first region and the doping density of the surface of the second region may be the same.
  • the first region may be convex-shape up.
  • the first region may include an inclined portion that forms an acute angle with an upper surface of the semiconductor substrate.
  • the transparent conductor pattern is formed of indium-tin-oxide (ITO), aluminum-zinc-oxide (AZO), tin-oxide (tin-oxide), indium oxide (In2O3), Pt, Au, or indium-zinc-oxide (IZO). It may include at least one.
  • the display device may further include a front electrode including a first conductor on the transparent electrode layer and a rear electrode including a second conductor under the semiconductor substrate.
  • the front electrode may include at least one of Al, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP, and NiB.
  • the semiconductor substrate may include at least one of Si, Ge, or GaAs.
  • the light emitting device may further include a first anti-reflection layer disposed between the emitter layer and the transparent conductive layer to reduce reflection of incident light.
  • the light emitting device may further include a second anti-reflection layer disposed on the transparent conductive layer and reducing reflection of incident light.
  • the first or second anti-reflection layer may include at least one of SiNx or TiOx (where x is a natural number).
  • a method of manufacturing a selective emitter device including forming a dummy pattern repeated on a semiconductor device at a specific cycle, and forming a mask on the semiconductor substrate and the dummy pattern. Exposing a portion of the semiconductor substrate by removing the dummy pattern and the mask on the dummy pattern, etching the exposed semiconductor substrate, and forming a transparent conductive layer on the etched semiconductor substrate.
  • the etching may include wet etching.
  • the method may further include doping the semiconductor substrate.
  • the method may further include doping the semiconductor substrate.
  • optical performance may be improved by concentrating incident light.
  • the selective emitter device can provide a device with improved electrical conductivity while reducing the reflectance of light.
  • the method of manufacturing the selective emitter device according to the embodiment of the present invention may implement a structure in which the doping concentration naturally changes by an etching method.
  • FIG. 1 is a conceptual diagram illustrating a structure of a selective emitter device according to some embodiments of the present invention.
  • FIG. 2 is a conceptual cross-sectional view for describing a doping concentration of the selective emitter device according to the first embodiment of the present invention.
  • FIG 3 is a conceptual cross-sectional view for describing a doping concentration of the selective emitter device according to the second embodiment of the present invention.
  • FIG. 4 is a conceptual cross-sectional view for describing the structure of a selective emitter device according to a third embodiment of the present invention.
  • FIG. 5 is a conceptual cross-sectional view for describing the structure of the selective emitter element according to the fourth embodiment of the present invention.
  • 6 to 11 are intermediate steps for explaining a method of manufacturing a selective emitter device according to a first embodiment of the present invention.
  • FIG. 12 is an intermediate view illustrating a method of manufacturing a selective emitter device according to a second embodiment of the present invention.
  • FIG. 13 is a perspective view illustrating a photoelectric device having a textured structure of Comparative Example 1.
  • FIG. 14 is a graph illustrating reflectance according to a wavelength when an example, comparative example 1, and comparative example 2 of the present invention do not have a transparent conductive layer.
  • 15 is a graph measuring reflectivity according to the wavelengths of one embodiment of the present invention, Comparative Examples 1 and 2;
  • 16 is a graph illustrating current characteristics according to voltages of one embodiment of the present invention, Comparative Examples 1 and 2;
  • 17 is a graph measuring current density according to voltages of one embodiment of the present invention, Comparative Examples 1 and 2;
  • FIG. 19 is a conceptual diagram for explaining the formation of a depletion layer of the selective emitter element of Embodiment 1 of the present invention.
  • Example 20 is a graph measuring an electric field according to the depth of the selective emitter device of Example 1 of the present invention.
  • Example 21 is a graph measuring the external quantum efficiency according to the wavelength of Example 1, Comparative Example 1 and Comparative Example 2 of the present invention.
  • first, second, etc. are used to describe various elements, components and / or sections, these elements, components and / or sections are of course not limited by these terms. These terms are only used to distinguish one element, component or section from another element, component or section. Therefore, the first device, the first component, or the first section mentioned below may be a second device, a second component, or a second section within the technical spirit of the present invention.
  • spatially relative terms below “, “ beneath “, “ lower”, “ above “, “ upper” It may be used to easily describe the correlation of a device or components with other devices or components. Spatially relative terms are to be understood as including terms in different directions of the device in use or operation in addition to the directions shown in the figures. For example, when flipping a device shown in the figure, a device described as “below or beneath” of another device may be placed “above” of another device. Thus, the exemplary term “below” can encompass both an orientation of above and below. The device may be oriented in other directions as well, in which case spatially relative terms may be interpreted according to orientation.
  • a structure of a selective emitter element according to some embodiments of the present invention will be described.
  • FIG. 1 is a conceptual diagram illustrating a structure of a selective emitter device according to some embodiments of the present invention.
  • a selective emitter device may include a semiconductor substrate 100, an emitter layer 200, a transparent conductive layer 300, a front electrode 400, and a rear electrode 500. It includes.
  • the semiconductor substrate 100 may be a single semiconductor substrate such as a silicon (Si) substrate, a germanium (Ge) substrate, or a compound semiconductor substrate such as a gallium arsenide (GaAs) substrate.
  • the height of the semiconductor substrate 100 may be advantageous to minimize the recombination loss. However, if the thickness of the semiconductor substrate 100 is too thin, there is a difficulty in the manufacturing process, and if the thickness of the semiconductor substrate 100 is too thick, economic efficiency may be a problem.
  • the semiconductor substrate 100 may be a P-type or N-type semiconductor substrate.
  • the conductivity type of the semiconductor substrate 100 may vary depending on whether the carrier is a hole or an electron.
  • the emitter layer 200 may be formed on the semiconductor substrate 100.
  • the emitter layer 200 may be part of the semiconductor substrate 100.
  • the emitter layer 200 may have a conductivity type opposite to that of the semiconductor substrate 100.
  • the emitter layer 200 may be N-type when the semiconductor substrate 100 is P-type, and may be P-type when the semiconductor substrate 100 is N-type.
  • the semiconductor substrate 100 and the emitter layer 200 may form a PN junction. There may be a depletion layer between the semiconductor substrate 100 and the emitter layer 200.
  • the depletion layer may mean a region formed on the PN junction surface and in which carriers (electrons or holes) do not exist.
  • Electrons may be present asymmetrically within the semiconductor substrate 100 and emitter layer 200. In the thermal equilibrium, an imbalance of charges may occur due to diffusion due to a concentration gradient of carriers, and thus an electric field may be formed.
  • the generated free electrons and holes are called excess carriers, and the excess carriers are diffused by concentration differences in the conduction band or the valence band.
  • the excess carriers that is, electrons excited in the p-type region and holes made in the n-type region are defined as respective minority carriers, and carriers in the n-type or p-type semiconductor layer before the conventional junction (that is, p Holes of type n and electrons of type n) are defined as majority carriers.
  • the energy conversion efficiency is improved by increasing the light absorption rate of the solar cell, thereby increasing the potential difference in the semiconductor substrate. By doing so, the efficiency of the solar cell can be improved.
  • Emitter layer 200 may include a plurality of regions.
  • the emitter layer 200 may include a first region I and a second region II.
  • the first region I may have a convex-shpae pattern, and the second region II may be a region located between the patterns.
  • the first region I and the second region II may be a high doping region and a low doping region, respectively.
  • the present invention is not limited thereto, and the first region I may be a low doping region, and the second region II may be a high doping region.
  • the height of the convex shape of the first region (I) is not particularly limited, but may be in the range of 50 nm to 1000 nm. If the height of the convex shape is less than 50 nm, it is not preferable because the distinction between the high and low doping regions is insufficient. In addition, when the height of the convex shape is more than 1000 nm, the pattern may be beyond the limit of the doped region, which is not preferable.
  • the width of the convex shape of the first region I is not particularly limited, but may be in the range of 200 nm to 1000 nm. If the width of the convex shape is less than 200 nm, it is not preferable to distinguish between the high doping region and the low doping region, and the light control ability of the device may be reduced, so that the scattering effect may be greater than the focusing effect of the light. In addition, when the width of the convex shape is greater than 1000 nm, the highly doped region and the low doped region are spaced too far, which makes it difficult to implement the selective emitter device, which is not preferable.
  • the period of the convex shape of the first region I is not particularly limited, but may be in a range of 1.2 to 5 times the width. If the convex shape is less than 1.2 times the width, the patterns separated from each other may be in contact with each other for process reasons, which may cause structural problems. In addition, when the width of the convex shape is more than five times, the efficiency of the area may be lowered, which is not preferable.
  • the transparent conductive layer 300 may be formed on the semiconductor substrate 100.
  • the transparent conductive layer 300 may be formed of a transparent conductor material.
  • the transparent conductive layer 300 may include, for example, indium-tin-oxide (ITO), aluminum-zinc-oxide (AZO), tin-oxide, indium oxide (In 2 O 3 ), Pt, Au, or It may include at least one of indium-zinc-oxide (IZO).
  • the height of the transparent conductive layer 300 may be 10nm to 200nm. When the height of the transparent conductive layer 300 is less than 10 nm, the electrical conductivity is not sufficient, which is not preferable. In addition, when the height of the transparent conductive layer 300 is more than 200 nm, the transmission of incident light is reduced, which is not preferable.
  • the front electrode 400 may be formed on the transparent conductive layer 300.
  • the front electrode 400 may be formed of a conductor.
  • the front electrode 400 may include a metal.
  • the front electrode 400 may include at least one of Al, Ag, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP, and NiB. However, it is not limited thereto.
  • the front electrode 400 may be electrically connected to the transparent conductive layer 300.
  • the back electrode 500 may be formed under the semiconductor substrate.
  • the back electrode 500 may be formed of a conductor.
  • the back electrode 500 may include a metal.
  • the back electrode 500 may include at least one of Al, Ag, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP, and NiB. However, it is not limited thereto.
  • the back electrode 500 may be electrically connected to the transparent conductive layer 300.
  • FIG. 2 is a conceptual cross-sectional view for describing a doping concentration of the selective emitter device according to the first embodiment of the present invention.
  • the doping concentration of the emitter layer 200 may vary depending on the distance from the semiconductor substrate 100.
  • the emitter layer 200 may be divided into a first region I and a second region II, and a convex shape pattern may be formed in the first region I.
  • a flat portion between the convex shapes of the first region I may be formed.
  • the doping concentration of the emitter layer 200 may be the highest at the portion with the largest distance from the semiconductor substrate 100, and may be lowered downward. In this case, the concentration may be gradually lowered as the distance from the semiconductor substrate 100 is lowered.
  • the hatching is discontinuously, and the hatching becomes lighter and the doping concentration is lowered.
  • the doping concentration may be continuously lowered downward. That is, even in the same hatching area, the doping concentration may be lowered downward, and even at the boundary of different hatching areas, the doping concentration may be gradually discontinuous and not discontinuous.
  • the doping concentration may be the highest.
  • the doping concentration may be gradually lowered while moving from the center to the edge direction.
  • the first region I is a region having a plurality of convex patterns periodically and may be spaced apart from each other. Since there is a second region II between the first regions I, the side of the first region I may be in contact with the second region II.
  • the distance from the semiconductor substrate 100 in the first region I may be greater than or equal to the distance from the semiconductor substrate 100 in the second region II. That is, the height of the edge portion of the first region I may be the lowest distance from the semiconductor substrate 100 in the first region I, and the distance from the semiconductor substrate 100 of the edge portion may be the second region ( It may be equal to the distance to the semiconductor substrate 100 of (II).
  • the second region II is a flat portion, all of the second regions II may be located on the same plane. That is, the distances from the semiconductor substrate 100 in the second region II may all be the same. However, it is not limited thereto.
  • the meaning of “same” is a concept including a minute step.
  • the doping concentration of the second region (II) may be less than or equal to the doping concentration of the first region (I).
  • the doping concentration of the side of the first region (I) may be the lowest in the first region (I), and may be the same as the doping concentration of the second region (II).
  • the selective emitter element includes a high doping region and a low doping region.
  • Low doped emitters can be effective in reducing the recombination of photo-generated carriers caused by light in photovoltaic devices.
  • the low-doped emitter has a high resistance with the metal of the front electrode 400 and may degrade the performance of the photoelectric device.
  • Highly doped emitters can reduce resistance in optoelectronic devices.
  • highly doped emitters can increase the recombination of carriers generated by light, thereby reducing the efficiency of the optoelectronic device.
  • the highly doped emitter can have good electrical performance with low resistance, and the low doped emitter can alleviate the problem of carrier recombination.
  • the selective emitter of the present embodiment is an emitter including both the low and doped emitters having the above advantages and disadvantages. Therefore, the recombination of carriers can be reduced, and the resistance can also be reduced, thereby improving the efficiency of the optoelectronic device.
  • the first region I may be a high doping region
  • the second region II may be a low doping region to form a selective emitter device. Therefore, the selective emitter element 1 of the present embodiment can reduce the recombination of carriers and can also reduce the resistance, thereby providing high efficiency.
  • the doping concentration of the selective emitter device according to the second embodiment of the present invention will be described.
  • FIG. 3 is a conceptual cross-sectional view for describing a doping concentration of the selective emitter device according to the second embodiment of the present invention.
  • the selective emitter element of this embodiment is the same except for the doping concentration distribution of the selective emitter element and emitter layer 200 of the first embodiment. Therefore, redundant descriptions are omitted or simplified.
  • the doping concentration of the emitter layer 200 may vary depending on the height of the top surface of the emitter layer 200. Specifically, the closer the upper surface of the emitter layer 200, the higher the doping concentration, and the farther away from the upper surface of the emitter layer 200, the doping concentration may decrease.
  • the hatching is discontinuously, and the hatching becomes lighter, and the doping concentration is lowered.
  • the doping concentration may be continuously lowered downward. That is, even in the same hatching area, the doping concentration may be lowered downward, and even at the boundary of different hatching areas, the doping concentration may be gradually discontinuous and not discontinuous.
  • the emitter layer 200 of the selective emitter element 2 of the second embodiment of the present invention includes a first region I and a second region II, and a convex shape pattern in the first region I. This can be formed.
  • a region where the distance from the upper surface of the emitter layer 200 is relatively far may exist.
  • the second region II most of the region may be relatively close to the top surface of the emitter layer 200.
  • the ratio of the portion having a high doping concentration may be greater in the second region (II) than in the first region (I). Accordingly, according to the doping density, the selective emitter element 2 of the present exemplary embodiment may have the first region I as the low doping region and the second region II as the highly doped region to form the selective emitter element. have. Therefore, the selective emitter element 2 of the present embodiment can reduce the recombination of carriers and can also reduce the resistance, thereby providing high efficiency.
  • a selective emitter device according to a third embodiment of the present invention will be described with reference to FIG. 4. Portions that overlap with the above-described first and second embodiments are briefly or omitted.
  • FIG. 4 is a conceptual cross-sectional view for describing the structure of a selective emitter device according to a third embodiment of the present invention.
  • the selective emitter device according to the third embodiment of the present invention further includes a first anti-reflection layer 250.
  • the first anti-reflection layer 250 may be formed on the emitter layer 200.
  • the first antireflection layer 250 may be formed under the transparent conductive layer 300.
  • the first antireflection layer 250 may be located between the emitter layer 200 and the transparent conductive layer 300.
  • the first antireflective layer 250 may reduce the reflection of light to allow more light to reach the emitter layer 200.
  • the first antireflection layer 250 may include SiNx and TiOx. Here, x means a natural number.
  • the selective emitter device may further include a first anti-reflection layer 250 to further reduce reflectance of incident light, thereby further increasing conversion efficiency.
  • a selective emitter device according to a fourth embodiment of the present invention will be described with reference to FIG. 5. Portions overlapping with the above-described first to third embodiments are briefly or omitted.
  • FIG. 5 is a conceptual cross-sectional view for describing the structure of the selective emitter element according to the fourth embodiment of the present invention.
  • the selective emitter device according to the fourth embodiment of the present invention further includes a second anti-reflection layer 350.
  • the second antireflection layer 350 may be formed on the transparent conductive layer 300.
  • the second anti-reflection layer 350 may reduce the reflection of light to allow more light to reach the emitter layer 200.
  • the second antireflection layer 350 may include SiNy and TiOy. Here, y means a natural number.
  • the selective emitter device according to the present exemplary embodiment may further include a second anti-reflection layer 350 to further reduce reflectance of incident light, thereby further increasing conversion efficiency.
  • FIGS. 2 and 4 to 9 will be described. A method of manufacturing a selective emitter device according to a first embodiment of the present invention will be described with reference to.
  • 4 to 9 are intermediate steps for explaining a method of manufacturing a selective emitter device according to a first embodiment of the present invention.
  • the dopant is diffused on the semiconductor substrate 100 to form the emitter layer 200.
  • the semiconductor substrate 100 may be n-type or p-type, and the emitter layer 200 may be p-type or n-type in contrast. That is, the emitter layer 200 may have a different conductivity type from that of the semiconductor substrate 100.
  • the semiconductor substrate 100 is a p-type semiconductor wafer substrate, and the emitter layer 200 may be formed by diffusing phosphor onto the semiconductor substrate 100. However, it is not limited thereto.
  • the doping concentration may be high on the upper surface.
  • the doping concentration of the upper surface of the emitter layer 200 may be gradually lowered toward the depth direction of the emitter layer 200.
  • the hatching is discontinuously, and the hatching becomes lighter, and the doping concentration is lowered.
  • the doping concentration may be continuously lowered downward. That is, even in the same hatching area, the doping concentration may be lowered downward, and even at the boundary of different hatching areas, the doping concentration may be gradually discontinuous and not discontinuous.
  • a dummy pattern 150 is formed on the upper surface of the emitter layer 200.
  • the dummy pattern 150 may include poly methyl methacrylate (PMMA). However, it is not limited thereto.
  • the dummy pattern 150 may be a pattern for forming a hole having a predetermined period. That is, the dummy pattern 150 may include a hole in which the first mask 160a is formed later.
  • the portion where the dummy pattern 150 is formed may include a portion that becomes the second region II later.
  • the first mask 160a and the second mask 160b are formed on the dummy pattern 150 and the emitter layer 200.
  • the masks 160a and 160b include a first mask 160a and a second mask 160b.
  • the first mask 160a may be formed on the upper surface of the semiconductor substrate 100.
  • the second mask 160b may be formed on the top surface of the dummy pattern 150.
  • the first mask 160a and the second mask 160b may be formed at different levels and may be discontinuous. That is, as illustrated, the second mask 160b is disposed on the top surface of the dummy pattern 150, and the first mask 160a is not formed with the dummy pattern 150.
  • the emitter layer 200 that is, the dummy pattern is exposed. It may be formed at a position between the 150.
  • the first mask 160a and the second mask 160b are not particularly limited, but may include an oxide-based material.
  • the first mask 160a and the second mask 160b may include SiO 2 .
  • the first mask 160a and the second mask 160b may be formed relatively thinly.
  • the first and second masks 160b may be formed, for example, about 20 nm.
  • the dummy pattern 150 and the second mask 160b are removed.
  • the first mask 160a formed on the side surface of the dummy pattern 150 may remain.
  • the first mask 160a may be located on an upper surface of the emitter layer 200 from which the dummy pattern 150 is removed.
  • a pattern of the first region I may be formed later in the first mask 160a. Therefore, the first region I may be separated from each other in the same period as the pattern of the pattern.
  • the emitter layer 200 is etched using the first mask 160a as a mask.
  • Etching the emitter layer 200 may use wet etching. If the semiconductor substrate 100 and the emitter layer 200 include silicon, etching may proceed according to the crystal direction of silicon.
  • the inclined portion of the pattern formed by etching may have a surface of the (111) plane.
  • the silicon semiconductor wafer is etched by using wet etching, the etching rate is changed according to each crystal plane due to the bonding energy of silicon.
  • the (100) plane semiconductor wafer is etched, the (100) plane can be easily etched while the (111) plane can serve as an etch stop layer.
  • the first region I in which the convex shape pattern is formed and the second region II, which is a flat region may be defined.
  • the flat portion between the convexly shaped patterns may be defined as the second region (II).
  • the first region I may function as a high-doped region and the second region II may be a low-doped region.
  • the first mask 160a is removed.
  • a transparent conductive layer 300 is formed on the emitter layer 200.
  • the transparent conductive layer 300 may be formed by atomic layer deposition (ALD) or physical vapor deposition (PVD).
  • ALD atomic layer deposition
  • PVD physical vapor deposition
  • the physical vapor deposition method may be, for example, sputtering. However, it is not limited thereto.
  • the transparent conductive layer 300 may be made of a transparent conductor.
  • tin oxide, indium oxide (In 2 O 3 ), Pt, Au, indium-zinc-oxide (IZO), aluminum-zinc-oxide (AZO) or indium-tin-oxide (ITO) Can be made. However, it is not limited thereto.
  • An antireflection layer may be formed before or after forming the transparent conductive layer (). Such an antireflection layer may be formed below or above the transparent conductive layer. SiNx, TiOx may be included. Here, x means a natural number.
  • FIGS. 3 and 10 a method of manufacturing a selective emitter device according to a second embodiment of the present invention will be described with reference to FIGS. 3 and 10.
  • This embodiment is identical to the above embodiment except for the point of doping. Therefore, duplicate description is abbreviate
  • FIG. 10 is an intermediate step diagram for explaining a method of manufacturing a selective emitter device according to a second embodiment of the present invention.
  • the convex pattern may be formed without first doping the semiconductor substrate 100, that is, without forming the emitter layer 200. That is, the dummy pattern 150 is formed, the first mask 160a and the second mask 160b are formed, the dummy pattern 150 and the second mask 160b are removed, and the first mask 160a is removed.
  • the semiconductor substrate 100 is etched using to form a convex pattern.
  • doping is performed to form the emitter layer 200.
  • the semiconductor substrate 100 may be n-type or p-type, and the emitter layer 200 may be p-type or n-type in contrast. That is, the emitter layer 200 may have a different conductivity type from that of the semiconductor substrate 100.
  • the semiconductor substrate 100 is a p-type semiconductor wafer substrate, and the emitter layer 200 may be formed by diffusing phosphor onto the semiconductor substrate 100. However, it is not limited thereto.
  • the doping concentration may be high on the upper surface.
  • the doping concentration of the upper surface of the emitter layer 200 may be gradually lowered toward the depth direction of the emitter layer 200.
  • the hatching is discontinuously, and the hatching becomes lighter, and the doping concentration is lowered.
  • the doping concentration may be continuously lowered downward. That is, even in the same hatching area, the doping concentration may be lowered downward, and even at the boundary of different hatching areas, the doping concentration may be gradually discontinuous and not discontinuous.
  • the present embodiment differs from the above-described embodiment in that the first region I and the second region II having convex patterns are already formed, so that the distance from the semiconductor substrate 100 determines the doping concentration. Rather, the distance to the top surface of the emitter layer 200 may play an important role.
  • the second region II is relatively close to the upper surface of the emitter layer 200 and thus has a high doping concentration
  • the first region I is relatively far from the upper surface of the emitter layer 200.
  • a portion having a relatively high doping concentration has a relatively low doping concentration.
  • the highly doped region of the selective emitter element 2 according to the second embodiment of the present invention may be the second region (II), and the low doped region may be the first region (I).
  • a transparent conductive layer 300 is formed on the emitter layer 200.
  • the transparent conductive layer 300 may be formed by atomic layer deposition (ALD) or physical vapor deposition (PVD).
  • ALD atomic layer deposition
  • PVD physical vapor deposition
  • the physical vapor deposition method may be, for example, sputtering. However, it is not limited thereto.
  • the transparent conductive layer 300 may be made of a transparent conductor.
  • it can be made of tin oxide, indium oxide (In2O3), Pt, Au, IZO (Indium-zinc-oxide), AZO (Aluminum-zinc-oxide) or ITO (Indium-tin-oxide) have.
  • tin oxide indium oxide (In2O3)
  • Pt Pt
  • Au gold
  • IZO Indium-zinc-oxide
  • AZO Alluminum-zinc-oxide
  • ITO Indium-tin-oxide
  • An antireflection layer may be formed before or after forming the transparent conductive layer (). Such an antireflection layer may be formed below or above the transparent conductive layer. SiNx, TiOx may be included. Here, x means a natural number.
  • the selective emitter elements 1 and 2 according to the first and second embodiments of the present invention can be implemented in a structure having a naturally doped region and a low doped region by implementing a selective emitter element in nano units by an etching method. have.
  • the nanostructure can effectively collect the incident light to improve the optical performance of the optoelectronic device.
  • this will be described in detail through an experimental example.
  • a p-type silicon wafer in the (100) plane direction was used as a semiconductor substrate.
  • a layer was formed.
  • the etching solution is prepared by mixing NaOH (2.5 wt%), isopropyl alcohol (isopropyl alcohol) (5 wt%) and ultra-pure water (de-ionized water, ⁇ ⁇ ) (92.5 wt%). Etching was performed for 8 minutes using the etchant.
  • the height of the convex pattern is about 240 nm and the width is about 400 nm.
  • the period of the convex pattern is 500 nm.
  • An indium-tin-oxide (ITO) transparent conductive layer is formed on the emitter layer at 80 nm.
  • Example 2 The same procedure as in Example 1 was performed except that a planar structure was not formed in the p-type silicon wafer.
  • FIG. 11 is a perspective view illustrating a photoelectric device having a textured structure of Comparative Example 1.
  • the textured sample of Comparative Example 2 was prepared in the same manner as in Example 1 except that the sample was immediately etched without the nanoimprint process of Example 1.
  • Example 1 and Comparative Examples 1 and 2 The reflectivity of Example 1 and Comparative Examples 1 and 2 was measured before and after forming a transparent conductive layer of ITO (Indium-tin-oxide) material.
  • ITO Indium-tin-oxide
  • FIG. 12 is a graph illustrating reflectance according to a wavelength when an example, comparative example 1, and comparative example 2 of the present invention do not have a transparent conductive layer.
  • the reflectivity of FIG. 12 was measured at a wavelength ranging from 300 nm to 1100 nm. Comparative Example 1 had a high reflectivity of 34.42% on average, and Comparative Example 2 had a reduced average of 20.68% reflectivity. For Example 1 a much lower average reflectance of 8.55% was measured.
  • Comparative Example 13 is a graph measuring reflectivity according to the wavelength of one embodiment of the present invention, Comparative Example 1 and Comparative Example 2.
  • Example 1 and Comparative Examples 1 and 2 were significantly reduced compared to when there was no transparent conductive layer.
  • the reflectance was 16.99% on average, and in Comparative Example 2, the reflectivity was 12.5% on average.
  • the reflectance recorded the lowest value with an average of 2.68%.
  • almost zero reflectivity was measured at most wavelengths.
  • An interval having a reflectance of less than 1% of Example 1 is 472 nm to 826 nm. Therefore, it can be seen that the transparent conductive layer affects the reflectivity.
  • the transparent conductive layer thus affects the optical aspect as well as the electrical aspect.
  • the transparent conductive layer has a refractive index between silicon and air, the reflectivity can be reduced.
  • the thickness of the transparent conductive layer may be most suitably 80 nm.
  • Comparative Example 1 is a graph illustrating current characteristics according to voltages of one embodiment of Comparative Example 1 and Comparative Example 2 of the present invention.
  • Example 1 and Comparative Example 1 both have good rectification characteristics.
  • Comparative Example 1 has the lowest reverse saturation current.
  • the reverse saturation current is directly related to the defects on the surface of silicon during the etching process. Defects on the surface of the silicon increase the leakage current.
  • Example 1 has a lower reverse saturation current than that of Comparative Example 2. As a result, it may be confirmed that a defect problem may be caused in the case of the textured structure of Comparative Example 2.
  • the voltage was 0.8 V
  • Comparative Example 2 was measured as the lowest forward current than that of Comparative Example 1.
  • Comparative Example 1 has the highest rectification rate of 15152.5, which is due to the lowest reverse saturation current.
  • Example 1 has a higher rectification rate than Comparative Example 2.
  • Diode abnormality coefficient (n) was measured to measure the quality of the PN junction. Comparative Example 1 shows a good PN junction quality of 1.52. Etching Example 1 and Comparative Example 2 also show good PN junction quality of 1.57 and 1.61, respectively. This is associated with the recombination problem. This is because surface defects can be mitigated by increasing the surface area.
  • the ideal coefficient n is calculated by the following equation.
  • Example 1 is thermal energy and charge, respectively. Increasing the surface area of Example 1 is effective for improving the current, which is related to the observed n value.
  • Example 1 In order to know the efficiency as a solar cell, the conversion efficiency of Example 1 and Comparative Examples 1-2 was measured. For Example 1, the highest conversion efficiency of 16.3% was measured as compared with 14.5% of Comparative Example 1 and 15.0% of Comparative Example 2. Open circuit voltage (VOC) is a very important factor in the efficiency of nanoscale solar cells. In general, in the nanoscale solar cell, the Voc value decreases due to the trap density of the depletion region. According to the above results, Example 1 and Comparative Examples 1 and 2 have similar values of Voc and do not have a serious Voc reduction problem.
  • VOC Open circuit voltage
  • the enhanced efficiency can contribute to the enhanced current.
  • the current density Jsc is 36.25 mA / cm 2 for Example 1. This is a very high value compared to 32.05 mA / cm 2 of Comparative Example 1.
  • the current ratio (current / desaturated current generated by light) may also be directly controlled Voc through Equation 2 below.
  • Example 1 Where I light is the current generated by the light.
  • Example 1 the effect by the defect is significantly reduced by a sufficient increase in I light .
  • Comparative Example 2 (32.86 mA / cm 2 ) has a smaller surface than Example 1 and thus the above improvement cannot be achieved.
  • Example 1 In order to confirm the current characteristic, the surface area increase of Example 1 was calculated.
  • the period of the pattern of Example 1 is approximately 500 nm, the width of each convex pattern is 400 nm, and the height is 240 nm. If it is 100% based on Comparative Example 1, Example 1 has a surface area of 133,9%. It also extends the interface between silicon and ITO. Due to the extended ITO surface area, Example 1 provides the lowest series resistance of 1.546 ⁇ cm 2 . This is much smaller than the nanowire value of 5 ⁇ cm 2 and is similar to the theoretical value of 1.5 ⁇ cm 2 .
  • the transparent conductive layer can support the movement of the carrier from silicon to the metal electrode.
  • the hardened surface of Example 1 affects the current characteristics such as current I light and forward current generated by light .
  • the doping density, the size of the electric field, and the external quantum efficiency were measured according to the depth of Example 1.
  • 16 is a graph measuring doping concentration according to the depth of an embodiment of the present invention.
  • the donor concentration in the interconnect region which is the second region (II) is about 10 18 / cm 3 .
  • a space charge region SCR
  • the electrons move from the N-type silicon to the P-type silicon, and the holes move in the opposite direction. Electrons and holes in the depletion layer are fixed by electric fields.
  • the electric field E becomes the driving force for collecting the light generating carry.
  • FIG. 17 is a conceptual view for explaining the formation of a depletion layer of the selective emitter element of Embodiment 1 of the present invention.
  • a gradual doping profile may be formed as shown.
  • the highest doping concentration (10 21 / cm 3 ) may be located on top of the emitter layer of Example 1. As the distance from the upper surface of Example 1, the doping concentration may gradually decrease. This gradual doping concentration can create an additional electric field and thus broaden the depletion layer (h1, h2, h3).
  • FIG. 18 is a graph of measuring an electric field according to a depth of a selective emitter device according to an exemplary embodiment of the present invention.
  • the electric field is formed along the depletion layer and shows a peak value of 37 kV / cm at the center of the depletion layer.
  • This is a value due to an electric field according to a common region having a doping concentration of 10 18 / cm 3 present in both the first region and the second region.
  • the depletion layer of the common region h3 and SCR com is formed by the electric field of the common region, whereas in the case of the first region, a depletion layer SCR cone wider than the common region is formed. It can be formed by an additional electric field by gradual doping. Accordingly, a high doping region and a low doping region may be respectively formed (first region and second region) to implement a selective emitter.
  • Example 19 is a graph measuring the external quantum efficiency according to the wavelength of Example 1, Comparative Example 1 and Comparative Example 2 of the present invention.
  • Example 1 shows much enhanced carrier collection efficiency over a broad wavelength range. In contrast, Comparative Examples 1 and 2 fall far short of this. Improvements in quantum efficiency in long wavelength bands may be important.
  • Example 1 shows an improvement in quantum efficiency of about 50.6% over Comparative Example 1 at a wavelength of 1100 nm. Example 1 is also efficient in short wavelength bands. Even at a wavelength of 440 nm, Example 1 has an improved quantum efficiency of about 29.3% compared to Comparative Example 1.

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Abstract

본 발명은 셀렉티브 에미터 소자 및 그 제조 방법에 관한 것으로, 본 발명의 셀렉티브 에미터 소자는 반도체 기판, 상기 기판 상에 일정한 주기를 가지는 제1 영역과 상기 제1 영역 사이에 위치하는 제2 영역을 포함하되, 상기 제1 영역의 상면의 높이는 상기 제2 영역의 상면의 높이보다 크거나 같은 에미터 층 및 상기 에미터 층 상에 형성되는 투명 전도층을 포함한다.

Description

고성능 셀렉티브 에미터 소자 및 그 제조 방법
본 발명은 고성능 셀렉티브 에미터 소자 및 그 제조 방법 에 관한 것으로, 보다 구체적으로는 광 효율 및 전기적 특성이 우수한 광전 소자 및 그 제조방법에 관한 것이다.
최근 환경문제와 에너지 고갈에 대한 관심이 높아지면서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없으며 에너지 효율이 높은 대체 에너지로서의 태양에너지에 대한 관심이 높아지고 있다.
태양에너지는 태양열을 이용하여 터빈을 회전시키는데 필요한 증기를 발생시키는 태양열전지와 반도체의 성질을 이용하여 태양빛을 전기에너지로 변환시키는 태양 광 전지로 나눌 수 있다.
태양 광 전지를 구성하기 위해서는 빛을 전기로 변환하기 위한 광전소자가 필수적이다. 광전소자의 일종인 광 다이오드(photodiode)는 Si 또는 GaAsP 등의 단결정을 사용하며, p-n접합 또는 pin접합을 이용한다.
상기 광 다이오드는 입사되는 태양광을 전기 에너지로 변환시키는 변환효율(efficiency)을 높이는 것이 매우 중요하다. 따라서, 그 구조와 재질에 대한 연구가 지속적으로 진행되고 있다.
광전소자의 변환효율은 광학적인 측면과 전기적인 측면의 두 가지 측면에 영향을 받는다. 광학적인 측면은 빛 에너지를 광 흡수체에 얼마나 많이 제공할 수 있느냐이고, 전기적인 측면은 최소한의 재결합 손실을 가지고 많은 캐리어를 수집하여 전기적인 손실을 얼마나 줄일 수 있느냐이다.
(특허문헌 1) 대한민국공개특허 제10-2014-0020372호
본 발명이 해결하고자 하는 과제는 상기와 같은 광학적 및 전기적인 문제점들을 극복하고 변환효율이 개선된 고성능 셀렉티브 에미터 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기와 같은 광학적 및 전기적인 문제점을 극복하고 변환효율이 개선된 고성능 셀렉티브 에미터 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 셀렉티브 에미터(selective emitter) 소자는 반도체 기판, 상기 기판 상에 일정한 주기를 가지는 제1 영역과 상기 제1 영역 사이에 위치하는 제2 영역을 포함하되, 상기 제1 영역의 상면의 높이는 상기 제2 영역의 상면의 높이보다 크거나 같은 에미터 층 및 상기 에미터 층 상에 형성되는 투명 전도층을 포함한다.
상기 제1 영역의 도핑 밀도는 상기 제2 영역의 도핑 밀도보다 크거나 같을 수 있다.
상기 에미터 층의 도핑 밀도는 상기 에미터 층의 표면에서 깊이 방향으로 점차 줄어들 수 있다.
상기 제1 영역의 상면의 도핑 밀도와 상기 제2 영역의 표면의 도핑 밀도는 동일할 수 있다.
상기 제1 영역은 위로 볼록한 형상(convex-shape)일 수 있다.
상기 제1 영역은 상기 반도체 기판의 상면과 예각을 이루는 경사부를 포함할 수 있다.
상기 투명 전도체 패턴은 ITO(Indium-tin-oxide), AZO(Aluminum-zinc-oxide), 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au 또는 IZO(Indium-zinc-oxide) 중에서 적어도 하나를 포함할 수 있다.
여기서, 상기 투명 전극층 상에 제1 도전체를 포함하는 전면 전극과, 상기 반도체 기판의 아래에 제2 도전체를 포함하는 후면 전극을 더 포함할 수 있다.
상기 전면 전극은 Al, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함할 수 있다.
상기 반도체 기판은 Si, Ge 또는 GaAs 중에서 적어도 하나를 포함할 수 있다.
여기서, 상기 에미터 층과 상기 투명 전도층 사이에 위치하고, 입사광의 반사를 감소시키는 제1 반사 방지층을 더 포함할 수 있다.
여기서, 상기 투명 전도층 상에 위치하고, 입사광의 반사를 감소시키는 제2 반사 방지층을 더 포함할 수 있다.
상기 제1 또는 제2 반사 방지층은 SiNx 또는 TiOx(여기서, x는 자연수) 중 적어도 하나를 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 셀렉티브 에미터 소자의 제조 방법은 반도체 기판 상에 특정 주기로 반복되는 더미 패턴을 형성하는 단계, 상기 반도체 기판 및 상기 더미 패턴 상에 마스크를 형성하는 단계, 상기 더미 패턴 및 상기 더미 패턴 상의 마스크를 제거하여 상기 반도체 기판의 일부를 노출시키는 단계, 상기 노출된 반도체 기판을 식각하는 단계 및 상기 식각된 반도체 기판 상에 투명 전도층을 형성하는 단계를 포함한다.
상기 식각은 습식 식각(wet etching)을 포함할 수 있다.
여기서, 상기 더미 패턴을 형성하는 단계 전에, 상기 반도체 기판을 도핑하는 단계를 더 포함할 수 있다.
여기서, 상기 반도체 기판을 식각하는 단계 후에, 상기 반도체 기판을 도핑하는 단계를 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 의하면 적어도 다음과 같은 효과가 있다.
즉, 본 발명의 일 실시예에 따른 셀렉티브 에미터 소자는 입사광을 집중시켜 광학 성능이 향상될 수 있다.
또한, 본 발명의 일 실시예에 따른 셀렉티브 에미터 소자는 빛의 반사율이 감소하면서도 전기 전도 성능이 향상된 장치를 제공할 수 있다.
즉, 본 발명의 일 실시예에 따른 셀렉티브 에미터 소자의 제조 방법은 식각 방식에 의해 자연스럽게 도핑 농도가 달라지는 구조를 구현할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념도이다.
도 2는 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명하기 위한 개념적인 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명하기 위한 개념적인 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념적인 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념적인 단면도이다.
도 6 내지 도 11은 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 12는 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 13은 비교예 1의 텍스쳐드(textured) 구조를 가지는 광전 소자를 설명하기 위한 사시도이다.
도 14는 본 발명의 일 실시예와 비교예 1 및 비교예 2가 투명 전도층이 없는 경우에 파장에 따른 반사도를 측정한 그래프이다.
도 15는 본 발명의 일 실시예와 비교예 1 및 비교예 2의 파장에 따른 반사도를 측정한 그래프이다.
도 16은 본 발명의 일 실시예와 비교예 1 및 비교예 2의 전압에 따른 전류 특성을 설명하기 위한 그래프이다.
도 17은 본 발명의 일 실시예와 비교예 1 및 비교예 2의 전압에 따른 전류 밀도를 측정한 그래프이다.
도 18은 본 발명의 일 실시예의 깊이에 따른 도핑 농도를 측정한 그래프이다.
도 19는 본 발명의 실시예 1의 셀렉티브 에미터 소자의 공핍층의 형성을 설명하기 위한 개념도이다.
도 20은 본 발명의 실시예 1의 셀렉티브 에미터 소자의 깊이에 따른 전계를 측정한 그래프이다.
도 21은 본 발명의 실시예 1과 비교예 1 및 비교예 2의 파장에 따른 외부 양자 효율을 측정한 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1을 참조하여, 본 발명의 몇몇 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 셀렉티브 에미터 소자는 반도체 기판(100), 에미터 층(200), 투명 전도층(300), 전면 전극(400) 및 후면 전극(500)을 포함한다.
구체적으로, 반도체 기판(100)은 실리콘(Si) 기판, 게르마늄(Ge) 기판 등의 단일 반도체 기판일 수도 있고, 갈륨비소(GaAs)기판과 같이 화합물 반도체 기판일 수도 있다
반도체 기판(100)의 높이는 재결합 손실을 최소화하기 위해서는 얇은 것이 유리할 수 있다. 다만, 반도체 기판(100)의 두께가 너무 얇으면 제조 공정상의 어려움이 있고, 반도체 기판(100)의 두께가 너무 두꺼우면 경제성이 문제될 수 있다.
반도체 기판(100)은 P형 또는 N형 반도체 기판일 수 있다. 반도체 기판(100)의 도전형은 캐리어가 정공(hole)인지, 전자(electron)인지에 따라 달라질 수 있다.
에미터 층(200)은 반도체 기판(100) 상에 형성될 수 있다. 에미터 층(200)은 반도체 기판(100)의 일부일 수 있다. 에미터 층(200)은 반도체 기판(100)의 도전형과 반대의 도전형을 가질 수 있다. 예를 들어, 에미터 층(200)은 반도체 기판(100)이 P형인 경우에 N형이고, 반도체 기판(100)이 N형인 경우에는 P형일 수 있다.
반도체 기판(100)과 에미터 층(200)은 PN접합을 이룰 수 있다. 반도체 기판(100)과 에미터 층(200) 사이에 공핍층이 존재할 수 있다. 공핍층은, PN접합면에 형성되어 캐리어(전자 또는 정공)가 존재하지 않는 영역을 의미할 수 있다.
반도체 기판(100) 및 에미터 층(200) 내에서 전자들이 비대칭적으로 존재할 수 있다. 열적 평형상태에서는 캐리어의 농도 구배에 의한 확산으로 전하의 불균형이 생기고, 이로 인해 전기장(electric field)이 형성될 수 있다.
이에, 반도체 기판(100) 내부로, 반도체 기판(100)을 이루는 물질의 전도대(conduction band)와 가전자대(valence band) 사이의 에너지 차이인 밴드갭 에너지(band gap energy)보다 큰 에너지를 갖는 빛이 조사되었을 경우, 빛 에너지를 받은 전자들은 가전자대에서 전도대로 여기(excite)되며, 전도대로 여기된 전자들은 자유롭게 이동할 수 있게 된다.
또한, 가전자대에는 전자들이 빠져나간 자리에 정공이 생성된다.
이렇게 생성된 자유전자와 정공을 과잉(excess) 캐리어라고 하며, 과잉 캐리어들은 전도대 또는 가전자대 내에서 농도 차이에 의해서 확산하게 된다.
이때, 과잉 캐리어, 즉 p형 영역에서 여기된 전자들과 n형 영역에서 만들어진 정공을 각각의 소수 캐리어(minority carrier)라 정의하며, 기존 접합 전의 n형 또는 p형 반도체층 내의 캐리어(즉, p형의 정공 및 n형의 전자)는 이와 구분해 다수 캐리어(majority carrier)라 정의된다.
이때, 다수 캐리어들은 전기장으로 인한 에너지 장벽(energy barrier) 때문에 흐름의 방해를 받지만, p형 영역의 소수 캐리어인 전자는 n형 영역으로 이동할 수 있게 된다.
따라서, 소수 캐리어의 확산에 의해 반도체 기판(100) 내부에 전압차(potential difference)가 생기게 되며, 반도체 기판(100) 양측에 위치하는 전극을 외부 회로에 연결하여 기전력을 활용함으로써, 반도체 기판(100)을 전지로서 사용하게 된다.
이에, 소자 내부로 많은 광이 입사되고, 입사된 광의 경로를 향상시키게 되면, 태양전지의 광 흡수율을 높이게 됨으로써 에너지 변환효율이 향상되고, 이를 통해 반도체 기판 내부의 전압차(potential difference)가 더욱 커지게 됨으로써, 태양전지의 효율을 향상시킬 수 있는 것이다.
에미터 층(200)은 복수의 영역을 포함할 수 있다. 구체적으로, 에미터 층(200)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 볼록한 형상(convex-shpae)의 패턴이 형성될 수 있고, 제2 영역(Ⅱ)은 상기 패턴의 사이에 위치한 영역일 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 각각 고도핑영역과 저도핑영역일 수 있다. 단, 이에 제한되는 것은 아니고, 제1 영역(Ⅰ)이 저도핑영역이고, 제2 영역(Ⅱ)이 고도핑영역일 수 있다.
제1 영역(Ⅰ)의 볼록한 형상의 높이는 특별히 한정되는 것은 아니지만, 50nm 내지 1000nm의 범위일 수 있다. 볼록한 형상의 높이가 50nm 미만인 경우 고도핑 영역과 저도핑 영역의 구분이 충분치 않아 바람직하지 않다. 또한, 볼록한 형상의 높이가 1000nm 초과인 경우, 패턴이 도핑 영역의 한계를 벗어날 수 있어 바람직하지 않다.
제1 영역(Ⅰ)의 볼록한 형상의 폭은 특별히 한정되는 것은 아니지만, 200nm 내지 1000nm의 범위일 수 있다. 볼록한 형상의 폭이 200nm 미만인 경우 고도핑 영역과 저도핑 영역의 구분이 충분치 않고, 소자의 광 제어 능력이 줄어들어 빛의 집중(focusing)효과 보다는 산란(scattering)효과가 커질 수 있어 바람직하지 않다. 또한, 볼록한 형상의 폭이 1000nm 초과인 경우, 고도핑 영역과 저도핑 영역이 너무 멀리 이격되어 있어서 셀렉티브 에미터 소자의 구현이 어려워 바람직하지 않다.
제1 영역(Ⅰ)의 볼록한 형상의 주기는 특별히 한정되는 것은 아니지만, 폭 대비 1.2배 내지 5배의 범위일 수 있다. 볼록한 형상의 주기가 폭 대비 1.2배 미만인 경우 상호 분리된 각각의 패턴이 공정상의 원인으로 서로 접촉될 가능성이 있어 구조상의 문제가 발생할 수 있어 바람직하지 않다. 또한, 볼록한 형상의 폭이 5배 초과인 경우, 면적대비 효율이 낮아질 수 있어 바람직하지 않다.
투명 전도층(300)은 반도체 기판(100) 상에 형성될 수 있다. 투명 전도층(300)은 투명한 도전체 물질로 형성될 수 있다. 투명 전도층(300)은 예를 들어, ITO(Indium-tin-oxide), AZO(Aluminum-zinc-oxide), 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au 또는 IZO(Indium-zinc-oxide) 중에서 적어도 하나를 포함할 수 있다.
투명 전도층(300)의 높이는 10nm 에서 200nm일 수 있다. 투명 전도층(300)의 높이가 10nm 미만인 경우 전기 전도성이 충분치 않아 바람직하지 않다. 또한, 투명 전도층(300)의 높이가 200nm 초과인 경우, 입사광의 투과를 저하시켜 바람직하지 않다.
전면 전극(400)은 투명 전도층(300) 상에 형성될 수 있다. 전면 전극(400)은 도전체로 형성될 수 있다. 전면 전극(400)은 금속을 포함할 수 있다. 전면 전극(400)은 Al, Ag, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 전면 전극(400)은 투명 전도층(300)과 전기적으로 접속할 수 있다.
후면 전극(500)은 반도체 기판 아래에 형성될 수 있다. 후면 전극(500)은 도전체로 형성될 수 있다. 후면 전극(500)은 금속을 포함할 수 있다. 후면 전극(500)은 Al, Ag, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 후면 전극(500)은 투명 전도층(300)과 전기적으로 접속할 수 있다.
도 2를 참조하여, 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명한다.
도 2는 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명하기 위한 개념적인 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예의 셀렉티브 에미터 소자(1)는 에미터 층(200)의 도핑 농도가 반도체 기판(100)과의 거리에 따라 달라질 수 있다. 구체적으로, 에미터 층(200)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)으로 나뉘고 제1 영역(Ⅰ)에는 볼록한 형상의 패턴이 형성될 수 있다. 제2 영역(Ⅱ)은 제1 영역(Ⅰ)의 볼록한 형상 사이의 평평한 부분이 형성될 수 있다. 에미터 층(200)의 도핑 농도는 반도체 기판(100)과의 거리가 가장 큰 부분에서 가장 높고, 아래로 내려올수록 낮아질 수 있다. 이 때, 상기 농도는 반도체 기판(100)과의 거리가 낮아짐에 따라 점진적으로 낮아질 수 있다.
도 2에서는 불연속적으로 해칭이 되어 있고, 해칭이 옅어지면서 도핑 농도가 낮아짐을 표현하고 있지만 실제로는 아래 방향으로 갈수록 연속적으로 도핑 농도가 낮아질 수 있다. 즉, 동일한 해칭 영역이라도 아래로 갈수록 더 도핑 농도가 낮아질 수 있고, 서로 다른 해칭 영역의 경계에서도 도핑 농도가 불연속적이지 않고 점차적으로 낮아질 수 있다.
제1 영역(Ⅰ)의 중심부는 반도체 기판(100)과의 거리가 가장 크므로 도핑 농도가 가장 높을 수 있다. 상기 도핑 농도는 상기 중심부에서 가장자리 방향으로 이동하면서 점차로 낮아질 수 있다.
제1 영역(Ⅰ)은 주기적으로 복수의 볼록한 패턴을 가지는 영역이고 서로 이격될 수 있다. 제1 영역(Ⅰ)들의 사이에는 제2 영역(Ⅱ)이 있으므로, 제1 영역(Ⅰ)의 측면에는 제2 영역(Ⅱ) 맞닿아있을 수 있다. 제1 영역(Ⅰ)의 반도체 기판(100)과의 거리는 제2 영역(Ⅱ)의 반도체 기판(100)과의 거리보다 크거나 같을 수 있다. 즉, 제1 영역(Ⅰ)의 가장자리 부분의 높이는 제1 영역(Ⅰ)에서 반도체 기판(100)과의 거리가 가장 낮을 수 있고, 상기 가장자리 부분의 반도체 기판(100)과의 거리는 제2 영역(Ⅱ)의 반도체 기판(100)과의 거리와 같을 수 있다.
제2 영역(Ⅱ)은 평평한 부분이므로 모두 동일한 평면 상에 위치할 수 있다. 즉, 제2 영역(Ⅱ)의 반도체 기판(100)과의 거리는 모두 동일할 수 있다. 단, 이에 제한되는 것은 아니다. 상기 "동일"의 의미는 미세한 단차를 포함하는 개념이다.
따라서, 제2 영역(Ⅱ)의 도핑 농도는 제1 영역(Ⅰ)의 도핑 농도보다 작거나 같을 수 있다. 구체적으로, 제1 영역(Ⅰ)의 측면의 도핑 농도가 제1 영역(Ⅰ) 내에서는 가장 낮을 수 있고, 제2 영역(Ⅱ)의 도핑 농도와 같을 수 있다.
셀렉티브 에미터 소자는 고도핑 영역과 저도핑 영역을 포함한다. 저도핑된 에미터는 광전 소자에서 빛에 의해 발생하는 캐리어(Photo-generated carrier)의 재결합을 감소시키는데 효과적일 수 있다. 그러나, 저도핑된 에미터는 전면 전극(400)의 금속과의 저항이 높아서 광전 소자의 성능을 저하시킬 수 있다.
고도핑된 에미터는 광전소자에서 저항을 감소시킬 수 있다. 그러나 고도핑된 에미터는 빛에 의해 발생하는 캐리어의 재결합을 높여서, 광전 소자의 효율을 감소시킬 수 있다.
즉, 고도핑된 에미터는 낮은 저항으로 전기적인 측면에서 좋은 성능을 가질 수 있고, 저도핑된 에미터는 캐리어의 재결합 문제 완화할 수 있다. 본 실시예의 셀렉티브 에미터는 상기의 장단점을 가지고 있는 저도핑된 에미터와 고도핑된 에미터를 모두 포함하는 에미터이다. 따라서, 캐리어의 재결합을 감소시킬 수 있고, 저항도 감소시킬 수 있어 광전소자의 효율을 높일 수 있다.
본 실시예의 셀렉티브 에미터 소자(1)는 제1 영역(Ⅰ)이 고도핑 영역이고, 제2 영역(Ⅱ)이 저도핑 영역이되어 셀렉티브 에미터 소자를 형성할 수 있다. 따라서, 본 실시예의 셀렉티브 에미터 소자(1)는 캐리어의 재결합을 감소시킬 수 있고, 저항도 감소시킬 수 있어 높은 효율을 제공할 수 있다.
도 3을 참조하여, 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명한다.
도 3은 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 도핑 농도를 설명하기 위한 개념적인 단면도이다. 본 실시예의 셀렉티브 에미터 소자는 제1 실시예의 셀렉티브 에미터 소자와 에미터 층(200)의 도핑 농도 분포를 제외하고는 동일하다. 따라서, 중복되는 설명은 생략하거나 간략히 한다.
도 3을 참조하면, 본 발명의 제2 실시예의 셀렉티브 에미터 소자(2)는 에미터 층(200)의 도핑 농도가 에미터 층(200)의 상면의 높이에 따라 달라질 수 있다. 구체적으로, 에미터 층(200)의 상면에서 가까울수록 도핑 농도는 높아지고, 에미터 층(200)의 상면에서 멀어질수록 도핑 농도는 감소할 수 있다.
도 3에서는 불연속적으로 해칭이 되어 있고, 해칭이 옅어지면서 도핑 농도가 낮아짐을 표현하고 있지만 실제로는 아래 방향으로 갈수록 연속적으로 도핑 농도가 낮아질 수 있다. 즉, 동일한 해칭 영역이라도 아래로 갈수록 더 도핑 농도가 낮아질 수 있고, 서로 다른 해칭 영역의 경계에서도 도핑 농도가 불연속적이지 않고 점차적으로 낮아질 수 있다.
본 발명의 제2 실시예의 셀렉티브 에미터 소자(2)의 에미터 층(200)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함하고, 제1 영역(Ⅰ)에는 볼록한 형상의 패턴이 형성될 수 있다. 제1 영역(Ⅰ)은 에미터 층(200)의 상면과의 거리가 상대적으로 먼 영역이 크게 존재할 수 있다. 이에 반해 제2 영역(Ⅱ)은 대부분의 영역이 에미터 층(200)의 상면과 상대적으로 가까울 수 있다.
따라서, 도핑 농도가 높은 부분의 비율이 제1 영역(Ⅰ)보다 상대적으로 제2 영역(Ⅱ)이 많을 수 있다. 이에 따라, 도핑 밀도에 따라서 본 실시예의 셀렉티브 에미터 소자(2)는 제1 영역(Ⅰ)이 저도핑 영역이고, 제2 영역(Ⅱ)이 고도핑 영역이되어 셀렉티브 에미터 소자를 형성할 수 있다. 따라서, 본 실시예의 셀렉티브 에미터 소자(2)는 캐리어의 재결합을 감소시킬 수 있고, 저항도 감소시킬 수 있어 높을 효율을 제공할 수 있다.
도 4를 참조하여 본 발명의 제3 실시예에 따른 셀렉티브 에미터 소자를 설명한다. 상술한 제1 및 제2 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 4는 본 발명의 제3 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념적인 단면도이다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 셀렉티브 에미터 소자는 제1 반사 방지층(250)을 더 포함한다.
제1 반사 방지층(250)은 에미터 층(200) 상에 형성될 수 있다. 제1 반사 방지층(250)은 투명 전도층(300)의 아래에 형성될 수 있다. 제1 반사 방지층(250)은 즉, 에미터 층(200) 및 투명 전도층(300)의 사이에 위치할 수 있다. 제1 반사 방지층(250)은 빛의 반사를 줄여 더 많은 광이 에미터 층(200)에 도달할 수 있게 할 수 있다. 제1 반사 방지층(250)은 SiNx, TiOx를 포함할 수 있다. 여기서, x는 자연수를 의미한다.
본 실시예에 따른 셀렉티브 에미터 소자는 제1 반사 방지층(250)이 더 포함되어 입사광의 반사도를 더 줄일 수 있고, 이에 따라, 변환 효율을 더 높일 수 있다.
도 5를 참조하여 본 발명의 제4 실시예에 따른 셀렉티브 에미터 소자를 설명한다. 상술한 제1 내지 제3 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 5는 본 발명의 제4 실시예에 따른 셀렉티브 에미터 소자의 구조를 설명하기 위한 개념적인 단면도이다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 셀렉티브 에미터 소자는 제2 반사 방지층(350)을 더 포함한다.
제2 반사 방지층(350)은 투명 전도층(300) 상에 형성될 수 있다. 제2 반사 방지층(350)은 빛의 반사를 줄여 더 많은 광이 에미터 층(200)에 도달할 수 있게 할 수 있다. 제2 반사 방지층(350)은 SiNy, TiOy를 포함할 수 있다. 여기서, y는 자연수를 의미한다.
본 실시예에 따른 셀렉티브 에미터 소자는 제2 반사 방지층(350)이 더 포함되어 입사광의 반사도를 더 줄일 수 있고, 이에 따라, 변환 효율을 더 높일 수 있다.이하, 도 2, 도 4 내지 9를 참조하여 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명한다.
도 4 내지 도 9는 본 발명의 제1 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 4를 참조하면, 반도체 기판(100)에 도펀트를 확산시켜 에미터 층(200)을 형성한다.
반도체 기판(100)은 n형 또는 p형일 수 있고, 에미터 층(200)은 이와 반대로 p형 또는 n형일 수 있다. 즉, 에미터 층(200)은 반도체 기판(100)과 서로 다른 도전형을 가질 수 있다. 예를 들어, 반도체 기판(100)은 p타입 반도체 웨이퍼 기판이고, 에미터 층(200)은 인(phosphorus)을 반도체 기판(100)에 확산시킴으로써 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
에미터 층(200)은 상면에 도펀트가 도핑 되므로, 상면에 도핑 농도가 높을 수 있다. 에미터 층(200)의 상면의 도핑 농도는 에미터 층(200)의 깊이 방향으로 갈수록 점차로 낮아질 수 있다.
도 4에서는 불연속적으로 해칭이 되어 있고, 해칭이 옅어지면서 도핑 농도가 낮아짐을 표현하고 있지만 실제로는 아래 방향으로 갈수록 연속적으로 도핑 농도가 낮아질 수 있다. 즉, 동일한 해칭 영역이라도 아래로 갈수록 더 도핑 농도가 낮아질 수 있고, 서로 다른 해칭 영역의 경계에서도 도핑 농도가 불연속적이지 않고 점차적으로 낮아질 수 있다.
이어서, 도 5를 참조하면, 에미터 층(200)의 상면에 더미 패턴(150)을 형성한다.
더미 패턴(150)은 PMMA(poly methyl methacrylate)를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 더미 패턴(150)은 일정한 주기를 가지는 홀을 형성하기 위한 패턴일 수 있다. 즉, 더미 패턴(150)은 추후에 제1 마스크(160a)가 형성되는 홀을 포함할 수 있다. 더미 패턴(150)이 형성되는 부분은 추후에 제2 영역(Ⅱ)이 되는 부분을 포함될 수 있다.
이어서, 도 6을 참조하면, 더미 패턴(150) 및 에미터 층(200) 상에 제1 마스크(160a) 및 제2 마스크(160b)를 형성한다.
마스크(160a, 160b)는 제1 마스크(160a)와 제2 마스크(160b)를 포함한다. 제1 마스크(160a)는 반도체 기판(100)의 상면에 형성될 수 있다. 제2 마스크(160b)는 더미 패턴(150)의 상면에 형성될 수 있다. 제1 마스크(160a)와 제2 마스크(160b)는 서로 다른 레벨에 형성되어 불연속적일 수 있다. 즉, 도시되었듯이, 제2 마스크(160b)는 더미 패턴(150)의 상면에, 제1 마스크(160a)는 더미 패턴(150)이 형성되지 않아 노출된 에미터 층(200) 즉, 더미 패턴(150)의 사이의 위치에 형성될 수 있다.
제1 마스크(160a) 및 제2 마스크(160b)는 특별히 제한되는 것은 아니지만, 옥사이드 계열의 물질을 포함할 수 있다. 예를 들어, 제1 마스크(160a) 및 제2 마스크(160b)는 SiO2를 포함할 수 있다.
제1 마스크(160a) 및 제2 마스크(160b)는 상대적으로 얇게 형성될 수 있다. 상기 제1 및 제2 마스크(160b)는 예를 들어 약 20nm로 형성될 수 있다.
이어서, 도 7을 참조하면, 더미 패턴(150)과 제2 마스크(160b)를 제거한다.
더미 패턴(150) 및 더미 패턴(150) 상의 제2 마스크(160b)를 제거하면 더미 패턴(150)의 측면에 형성된 제1 마스크(160a)가 남을 수 있다. 제1 마스크(160a)는 더미 패턴(150)이 제거된 에미터 층(200)의 상면에 위치할 수 있다. 제1 마스크(160a)는 추후에 하부에 제1 영역(Ⅰ)의 패턴이 형성될 수 있다. 따라서, 제1 영역(Ⅰ)의 패턴의 주기와 같은 주기로 서로 분리되어 위치할 수 있다.
이어서, 도 8을 참조하면, 제1 마스크(160a)를 마스크로 에미터 층(200)을 식각한다.
에미터 층(200)을 식각하는 것은 습식 식각을 이용할 수 있다. 만일 반도체 기판(100) 및 에미터 층(200)이 실리콘을 포함하는 경우에는 실리콘의 결정방향에 따라 식각이 진행될 수 있다.
예를 들어, 에미터 층(200)의 평면이 (100)의 실리콘 결정방향인 경우에 식각에 의해 형성된 패턴의 경사부는 (111)평면의 표면을 가질 수 있다. 구체적으로, 습식 식각을 이용하여 실리콘 반도체 웨이퍼를 식각하면 실리콘의 본딩 에너지 때문에 각각의 결정 평면에 따라 식각률이 달라지게 된다. (100) 평면의 반도체 웨이퍼를 식각하면, (100) 평면이 쉽게 식각되는 반면에 (111)평면은 식각 방지막으로 작용할 수 있다.
상기의 식각에 의해 볼록한 형상의 패턴이 형성되는 제1 영역(Ⅰ)과 평평한 영역인 제2 영역(Ⅱ)이 정의될 수 있다. 도시된 바와 같이 볼록한 형상의 패턴 간의 평평한 부분이 제2 영역(Ⅱ)으로 정의될 수 있다. 이에 따라 추후에 제1 영역(Ⅰ)은 고도핑 영역으로, 제2 영역(Ⅱ)은 저도핑 영역으로 기능할 수 있다.
이어서, 도 9를 참조하면, 제1 마스크(160a)를 제거한다.
제1 마스크를 제거하면 제1 영역(Ⅰ)에는 에미터 층(200)의 식각된 형태의 패턴만이 남게되고 제2 영역(Ⅱ)에는 상기 패턴 간의 평평한 부분 즉, 완전히 식각된 부분이 남게된다.
이어서, 다시, 도 2를 참조하면, 에미터 층(200) 상에 투명 전도층(300)을 형성한다.
투명 전도층(300)은 원자층 증착(atomic layer deposition, ALD) 또는 물리 기상 증착(Physical vapor Deposition, PVD) 방식으로 형성할 수 있다. 상기 물리 기상 증착 방식은 예를 들어, 스퍼터링(sputtering)일 수 있다. 단, 이에 제한되는 것은 아니다.
투명 전도층(300)은 투명한 전도체로 이루어질 수 있다. 예를 들어 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au, IZO(Indium-zinc-oxide), AZO(Aluminum-zinc-oxide) 또는 ITO(Indium-tin-oxide)으로 이루어질 수 있다. 단, 이에 제한되는 것은 아니다.
투명 전도층()을 형성하기 전 또는 후에 반사 방지층을 형성할 수 있다. 이러한 반사 방지층은 투명 전도층의 하부 또는 상부에 형성될 수 있다. SiNx, TiOx를 포함할 수 있다. 여기서, x는 자연수를 의미한다.
이하, 도 3, 도 10을 참조하여 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명한다. 본 실시예는 상술한 실시예와 도핑을 하는 시점을 제외하고는 동일하다. 따라서, 중복된 설명은 생략하거나 간략히 한다.
도 10은 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자의 제조 방법을 설명하기 위한 중간단계 도면이다.
본 실시예는, 반도체 기판(100)을 먼저 도핑하지 않고, 즉, 에미터 층(200)을 형성하지 않고, 볼록한 패턴을 형성할 수 있다. 즉, 더미 패턴(150)을 형성하고, 제1 마스크(160a) 및 제2 마스크(160b)를 형성하고, 더미 패턴(150) 및 제2 마스크(160b)를 제거하고, 제1 마스크(160a)를 이용하여 반도체 기판(100)을 식각하여 볼록한 패턴을 형성한다.
먼저, 도 10을 참조하면, 도핑을 하여 에미터 층(200)을 형성한다.
반도체 기판(100)은 n형 또는 p형일 수 있고, 에미터 층(200)은 이와 반대로 p형 또는 n형일 수 있다. 즉, 에미터 층(200)은 반도체 기판(100)과 서로 다른 도전형을 가질 수 있다. 예를 들어, 반도체 기판(100)은 p타입 반도체 웨이퍼 기판이고, 에미터 층(200)은 인(phosphorus)을 반도체 기판(100)에 확산시킴으로써 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
에미터 층(200)은 상면에 도펀트가 도핑 되므로, 상면에 도핑 농도가 높을 수 있다. 에미터 층(200)의 상면의 도핑 농도는 에미터 층(200)의 깊이 방향으로 갈수록 점차로 낮아질 수 있다.
도 10에서는 불연속적으로 해칭이 되어 있고, 해칭이 옅어지면서 도핑 농도가 낮아짐을 표현하고 있지만 실제로는 아래 방향으로 갈수록 연속적으로 도핑 농도가 낮아질 수 있다. 즉, 동일한 해칭 영역이라도 아래로 갈수록 더 도핑 농도가 낮아질 수 있고, 서로 다른 해칭 영역의 경계에서도 도핑 농도가 불연속적이지 않고 점차적으로 낮아질 수 있다.
본 실시예가 상술한 실시예와 다른 점은, 이미 볼록한 패턴을 가진 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)이 형성되어 있으므로, 반도체 기판(100)과의 거리가 도핑 농도를 결정하는 것이 아닌, 에미터 층(200)의 상면과의 거리가 중요하게 작용할 수 있다.
따라서, 제2 영역(Ⅱ)은 에미터 층(200)의 상면과 상대적으로 모두 가까우므로 모두 높은 도핑 농도를 가지게 되고, 제1 영역(Ⅰ)은 에미터 층(200)의 상면과 상대적으로 멀리있는 부분 예를 들어, 볼록한 패턴의 중심부분이 있으므로 상대적으로 높은 도핑 농도를 가진 부분이 적으므로 상대적으로 낮은 도핑 농도를 가지게 된다.
따라서, 본 발명의 제2 실시예에 따른 셀렉티브 에미터 소자(2)의 고도핑 영역은 제2 영역(Ⅱ)이 되고, 저도핑 영역은 제1 영역(Ⅰ)이 될 수 있다.
이어서, 다시, 도 3을 참조하면, 에미터 층(200) 상에 투명 전도층(300)을 형성한다.
투명 전도층(300)은 원자층 증착(atomic layer deposition, ALD) 또는 물리 기상 증착(Physical vapor Deposition, PVD) 방식으로 형성할 수 있다. 상기 물리 기상 증착 방식은 예를 들어, 스퍼터링(sputtering)일 수 있다. 단, 이에 제한되는 것은 아니다.
투명 전도층(300)은 투명한 전도체로 이루어질 수 있다. 예를 들어 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au, IZO(Indium-zinc-oxide), AZO(Aluminum-zinc-oxide) 또는 ITO(Indium-tin-oxide)으로 이루어질 수 있다. 단, 이에 제한되는 것은 아니다.
투명 전도층()을 형성하기 전 또는 후에 반사 방지층을 형성할 수 있다. 이러한 반사 방지층은 투명 전도층의 하부 또는 상부에 형성될 수 있다. SiNx, TiOx를 포함할 수 있다. 여기서, x는 자연수를 의미한다.
본 발명의 제1 및 제2 실시예에 따른 셀렉티브 에미터 소자(1, 2)는 나노 단위의 셀렉티브 에미터 소자를 식각 방식에 의해 구현하여 자연스럽게 고도핑 영역과 저도핑 영역을 가지는 구조로 구현할 수 있다.
또한 상기의 나노 구조는 입사광을 효과적으로 포집하여 광전 소자의 광학 성능을 향상시킬 수 있다. 이하, 실험예를 통해 이를 자세히 설명한다.
실시예 1
(100) 평면 방향의 p형 실리콘 웨이퍼를 반도체 기판으로 사용하였다. 반도체 기판 상에 도핑 공정을 거치고, 나노임프린트 방법(nanoimprint method)(상술한 본 발명의 제1 및 제2 실시예의 셀렉티브 에미터 소자의 제조 방법) 및 습식 식각으로 동일한 높이의 볼록한 패턴을 포함하는 에미터 층을 형성하였다. 상기 식각의 식각액은 NaOH (2.5 wt%), 이소프로필알코올(isopropyl alcohol) (5 wt%) 및 초순수(de-ionized water, 初純水) (92.5 wt%)를 혼합하여 제조한다. 상기 식각액을 이용하여 8분간 식각을 하였다. 상기 볼록한 패턴의 높이는 약 240nm이고, 폭은 약 400nm이다. 상기 볼록한 패턴의 주기는 500nm이다. 상기 에미터 층 상에 ITO(Indium-tin-oxide)재질의 투명 전도층을 80nm로 형성한다.
비교예 1
p형 실리콘 웨이퍼에 패턴을 형성하지 않는 플래너(planar) 구조인 것을 제외하고는 상기 실시예 1과 동일하게 하였다.
비교예 2
도 11은 비교예 1의 텍스쳐드(textured) 구조를 가지는 광전 소자를 설명하기 위한 사시도이다.
도 11을 참조하면, 상기 식각 과정에서 동일한 식각액을 사용하여도 (100)평면의 식각율이 모두 달라서 볼록한 패턴의 크기는 서로 다를 수 있다. 단, 이 경우에도 하나의 볼록한 패턴의 경사면은 (111) 평면이 된다. 즉, 볼록한 패턴의 크기는 다르지만 형상은 같을 수 있다. 이러한 텍스쳐드 샘플을 비교예 2로 하였다.
비교예 2의 텍스쳐드 샘플은 실시예 1의 나노 임프린트 공정없이 바로 식각을 한 것을 제외하고는 실시예 1과 동일하게 하였다.
실험예 1
상기 실시예 1 및 비교예 1 내지 2의 반사도를 ITO(Indium-tin-oxide)재질의 투명 전도층을 형성하기 전과 후로 나누어 측정하였다.
도 12는 본 발명의 일 실시예와 비교예 1 및 비교예 2가 투명 전도층이 없는 경우에 파장에 따른 반사도를 측정한 그래프이다.
도 12의 반사도는 파장이 300nm에서 1100nm의 범위에서 측정되었다. 비교예 1의 경우 평균 34.42%의 높은 반사도를 가졌고, 비교예 2의 경우 감소된 평균 20.68%의 반사도를 가졌다. 실시예 1의 경우 훨씬 낮은 평균 8.55%의 반사도가 측정되었다.
도 13은 본 발명의 일 실시예와 비교예 1 및 비교예 2의 파장에 따른 반사도를 측정한 그래프이다.
도 13을 참고하면 상기 실시예 1 및 비교예 1 내지 2가 투명 전도층이 없었을 때에 비해 많이 감소되었다는 것을 알 수 있다. 비교예 1의 경우 반사도는 평균 16.99%이고, 비교예 2의 경우 반사도가 평균 12.5%이다. 나아가 실시예 1의 경우 반사도는 평균 2.68%으로 가장 낮은 수치를 기록하였다. 또한, 실시예 1의 경우 대부분의 파장에서 거의 0에 가까운 반사도가 측정되었다. 실시예 1의 1% 미만의 반사도를 가지는 구간이 472nm 내지 826nm이다. 따라서, 투명 전도층이 반사도에 영향을 미치는 것을 확인할 수 있다. 투명 전도층은 이와 같이 광학적 측면에도 영향을 미치지만 전기적인 측면에서도 영향을 미칠 수 있다. 투명 전도층은 실리콘과 에어(air) 사이의 굴절률을 가지고 있으므로 반사도를 감소시킬 수 있다. d=λ/4n(여기서, n은 ITO의 굴절률)의 식에 따르면 투명 전도층의 두께는 80nm가 가장 적합할 수 있다.
실험예 2
상기 실시예 1 및 비교예 1 내지 2의 암조건(dark condition)에서의 I-V특성을 측정하였다.
도 14는 본 발명의 일 실시예와 비교예 1 및 비교예 2의 전압에 따른 전류 특성을 설명하기 위한 그래프이다.
도 14를 참조하면, 상기 실시예 1 및 비교예 1은 모두 좋은 정류 특성을 가지고 있다. 비교예 1의 경우 가장 낮은 역포화 전류(reverse saturation current)값을 가지고 있다. 역포화 전류는 식각 공정에서 생기는 실리콘의 표면의 결함과 직접적으로 연관되어 있다. 실리콘의 표면의 결함은 누설 전류를 증가시킨다. 실시예 1은 비교예 2의 경우보다 낮은 역포화 전류를 가진다. 이를 통해, 비교예 2의 텍스쳐드 구조의 경우에 결함 문제를 야기할 수도 있다는 것을 확인할 수 있다. 전압이 0.8V일 때, 실시예 1에서 가장 큰 4.12A의 포워드 전류가 측정되었다. 반면에 비교예 2는 가장 낮은 포워드 전류로서 비교예 1의 경우보다 낮은 전류가 측정되었다. 이러한 암조건 경향성을 측정하여 -0.8V에서 +0.8V 사이의 정류율의 데이터를 얻을 수 있다(하기의 표 1).
표 1
비교예 1 비교예 2 실시예 1
이상 계수(Ideality factor) 1.52 1.61 1.57
정류율(Rectifying ratio) 15152.5 1499.5 4367.3
표면적 증대(Surface enhancement) 100% N/A 133.9%
Voc [mV] 584 586 583
Jsc [mA/cm2] 32.05 32.86 36.25
전지 효율(Cell efficiency) [%] 14.5 15.0 16.3
도 15는 본 발명의 일 실시예와 비교예 1 및 비교예 2의 전압에 따른 전류 밀도를 측정한 그래프이다.
도 15 및 표 1을 참조하면, 비교예 1은 가장 높은 정류율인 15152.5를 가지고, 이는 가장 낮은 역포화 전류에 기인한다. 실시예 1은 비교예 2보다 높은 정류율을 가진다. PN접합의 퀄리티를 측정하기 위해 다이오드 이상계수(n)을 측정하였다. 비교예 1은 1.52의 좋은 PN접합 퀄리티를 보여준다. 식각 과정을 거친 실시예 1 및 비교예 2도 각각 1.57 및 1.61의 좋은 PN접합 퀄리티를 보여준다. 이는 재결합 문제와 연관된다. 왜냐하면 표면 결함이 표면적 증대에 의해 완화될 수 있기 때문이다. 이상 계수 n은 하기의 수학식에 의해 계산된다.
수학식 1
Figure PCTKR2015003840-appb-M000001
여기서, kT 및 q는 각각 열 에너지와 전하이다. 실시예 1의 표면적 증대는 전류를 향상시키는 데 효과적이고 이는 상기 준수한 n값과 관계된다.
태양 전지로서의 효율을 알기 위해 상기 실시예 1 및 비교예 1 내지 2의 변환 효율을 측정하였다. 실시예 1의 경우 비교예 1의 14.5%와 비교예 2의 15.0%와 비교하여 가장 높은 16.3%의 변환효율이 측정되었다. Voc(open circuit voltage)는 나노 스케일의 태양전지의 효율에 매우 중요한 요소이다. 일반적으로, 나노 스케일의 태양전지에서는 공핍층(depletion region)의 포획 밀도(trap density)에 의해 Voc값이 감소하는 추세이다. 상기 결과에 따르면, 상기 실시예 1 및 비교예 1 내지 2은 유사한 값의 Voc를 가지고, 심각한 Voc 감소 문제를 가지고 있지는 않다.
상기 강화된 효율은 향샹된 전류에 기여할 수 있다. 전류 밀도(Jsc)는 실시예 1의 경우 36.25 mA/cm2 이다. 이는 비교예 1의 32.05 mA/cm2에 비해 매우 높은 값이다. 전류 비율(current ratio, 빛에 의해 생성된 전류/역포화 전류)도 하기의 수학식 2를 통해 직접적으로 Voc를 제어할 수 있다.
수학식 2
Figure PCTKR2015003840-appb-M000002
여기서, Ilight는 빛에 의해 생성된 전류이다. 실시예 1에서 결함에 의한 효과는 Ilight의 충분한 증가에 의해 상당히 감소된다. 이에 반해, 비교예 2(32.86 mA/cm2)는 실시예 1에 비해 작은 표면을 가지고 있으므로 상기와 같은 향상이 달성되지 못한다.
전류 특성을 확인하기 위해서, 실시예 1의 표면적 증대를 계산하였다. 실시예 1의 패턴의 주기는 대략 500nm이고, 각각의 볼록한 패턴의 폭은 400nm이고, 높이는 240nm이다. 비교예 1을 기준으로 100%라고 하면, 실시예 1은 133,9%의 표면적을 가지고 있다. 이는 또한 실리콘과 ITO의 계면도 확장시켜 준다. 확장된 ITO 표면적에 의해 실시예 1은 가장 낮은 1.546 Ωcm2의 직렬 저항을 제공한다. 이는 나노와이어의 값인 5 Ωcm2보다 훨씬 작고, 이론적 값인 1.5Ωcm2과 유사한 값이다.
전기적인 측면에서 투명 전도층은 실리콘에서 금속 전극으로의 캐리어의 이동을 지지할 수 있다. 결과적으로 실시예 1의 강화된 표면은 빛에 의해 생성된 전류(Ilight) 및 포워드 전류 등의 전류 특성에 영향을 준다.
실험예 3
상기 실시예 1의 깊이에 따른 도핑 밀도, 전계의 크기 및 외부 양자 효율을 측정하였다.
도 16은 본 발명의 일 실시예의 깊이에 따른 도핑 농도를 측정한 그래프이다.
도 16을 참조하면, 제2 영역(Ⅱ)인 인터커넥트(interconnect) 영역에서의 도너의 농도는 약 1018/cm3 이다. p형 실리콘 기판의 어셉터의 농도인 1016/cm3를 고려해 보았을 때, PN접합부에는 공핍층(space charge region, SCR)이 형성될 수 있다. 이는 다수 캐리어의 확산 메커니즘이 된다. 전자는 N형 실리콘에서 P형 실리콘으로 이동하고, 정공(hole)은 반대 방향으로 이동한다. 공핍층에서의 전자와 홀은 전계에 의해 고정된다. 전계(E)는 광 생성 캐리를 수집하는 원동력이된다.
도 17은 본 발명의 실시예 1의 셀렉티브 에미터 소자의 공핍층의 형성을 설명하기 위한 개념도이다.
도 17을 참조하면, 도시되었듯이 점차적인 도핑 프로필이 형성될 수 있다. 가장 높은 도핑 농도(1021/cm3)는 실시예 1의 에미터 층의 상면에 위치할 수 있다. 실시예 1의 상면으로부터 멀어질수록 점차적으로 도핑 농도는 줄어들 수 있다. 이러한 점차적인 도핑 농도는 추가적인 전계를 형성할 수 있고 이에 따라 공핍층도 넓어질 수 있다(h1, h2, h3).
도 18은 본 발명의 일 실시예의 셀렉티브 에미터 소자의 깊이에 따른 전계를 측정한 그래프이다.
도 17 및 18을 참조하면, 제2 영역인 인터커넥트 영역(interconnect)에서 전계는 공핍층을 따라 형성되고, 공핍층의 중심에서 피크 값인 37 kV/cm를 보여준다. 이는 제1 영역과 제2 영역에 모두 존재하는 1018/cm3의 도핑 농도를 가지는 공통 영역에 따른 전계에 의한 값이다. 이러한 공통 영역(h3, SCR com)의 공핍층은 이러한 공통 영역의 전계에 의해 형성되고, 이에 반해 제1 영역의 경우에는 공통 영역보다 넓은 공핍층(SCR cone)이 형성된다. 이는 점진적인 도핑에 의해 추가적인 전계에 의해 형성될 수 있다. 이에 따라 고도핑 영역 및 저도핑 영역이 각각 형성되어(제1 영역, 제2 영역) 셀렉티브 에미터를 구현할 수 있다.
도 19는 본 발명의 실시예 1과 비교예 1 및 비교예 2의 파장에 따른 외부 양자 효율을 측정한 그래프이다.
도 19를 참고하면, 캐리어 수집 성능을 비교하기 위해 외부 양자 효율(external quantum efficiencies, EQE)를 측정하였다. 실시예 1은 훨씬 강화된 캐리어 수집 효율을 넓은 파장대에서 보여준다. 이에 반해 비교예 1 및 2는 이에 훨씬 미치지 못한다. 긴 파장 대역에서의 양자 효율의 개선은 중요할 수 있다. 1100nm의 파장에서 실시예 1은 비교예 1에 비해 약 50.6%의 양자 효율의 향상을 보인다. 실시예 1은 또한 짧은 파장 대역에서도 효율적이다. 440nm의 파장에서도 실시예 1은 비교예 1에 비해 약 29.3% 향상된 양자 효율을 가진다.
이상 실험예 및 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (17)

  1. 반도체 기판;
    상기 기판 상에 일정한 주기를 가지는 제1 영역과 상기 제1 영역 사이에 위치하는 제2 영역을 포함하되, 상기 제1 영역의 상면의 높이는 상기 제2 영역의 상면의 높이보다 크거나 같은 에미터 층; 및
    상기 에미터 층 상에 형성되는 투명 전도층을 포함하는 셀렉티브 에미터(selective emitter) 소자.
  2. 제 1항에 있어서,
    상기 제1 영역의 도핑 밀도는 상기 제2 영역의 도핑 밀도보다 크거나 같은 셀렉티브 에미터 소자.
  3. 제 1항에 있어서,
    상기 에미터 층의 도핑 밀도는 상기 에미터 층의 표면에서 깊이 방향으로 점차 줄어드는 셀렉티브 에미터 소자.
  4. 제 3항에 있어서,
    상기 제1 영역의 상면의 도핑 밀도와 상기 제2 영역의 표면의 도핑 밀도는 동일한 셀렉티브 에미터 소자.
  5. 제 1항에 있어서,
    상기 제1 영역은 위로 볼록한 형상(convex-shape)인 셀렉티브 에미터 소자.
  6. 제 5항에 있어서,
    상기 제1 영역은 상기 반도체 기판의 상면과 예각을 이루는 경사부를 포함하는 셀렉티브 에미터 소자.
  7. 제 1항에 있어서,
    상기 투명 전도체 패턴은 ITO(Indium-tin-oxide), AZO(Aluminum-zinc-oxide), 산화주석(tin-oxide), 산화 인듐(In2O3), Pt, Au 또는 IZO(Indium-zinc-oxide) 중에서 적어도 하나를 포함하는 셀렉티브 에미터 소자.
  8. 제 1항에 있어서,
    상기 투명 전극층 상에 제1 도전체를 포함하는 전면 전극과,
    상기 반도체 기판의 아래에 제2 도전체를 포함하는 후면 전극을 더 포함하는 셀렉티브 에미터 소자.
  9. 제 8항에 있어서,
    상기 전면 전극은 Al, W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함하는 셀렉티브 에미터 소자.
  10. 제 1항에 있어서,
    상기 반도체 기판은 Si, Ge 또는 GaAs 중에서 적어도 하나를 포함하는 셀렉티브 에미터 소자.
  11. 제 1항에 있어서,
    상기 에미터 층과 상기 투명 전도층 사이에 위치하고, 입사광의 반사를 감소시키는 제1 반사 방지층을 더 포함하는 셀렉티브 에미터 소자.
  12. 제 1항에 있어서,
    상기 투명 전도층 상에 위치하고, 입사광의 반사를 감소시키는 제2 반사 방지층을 더 포함하는 셀렉티브 에미터 소자.
  13. 제 11항 또는 제 12항에 있어서,
    상기 제1 또는 제2 반사 방지층은 SiNx 또는 TiOx(여기서, x는 자연수) 중 적어도 하나를 포함하는 셀렉티브 에미터 소자.
  14. 반도체 기판 상에 특정 주기로 반복되는 더미 패턴을 형성하는 단계;
    상기 반도체 기판 및 상기 더미 패턴 상에 마스크를 형성하는 단계;
    상기 더미 패턴 및 상기 더미 패턴 상의 마스크를 제거하여 상기 반도체 기판의 일부를 노출시키는 단계; 및
    상기 노출된 반도체 기판을 식각하는 단계; 및
    상기 식각된 반도체 기판 상에 투명 전도층을 형성하는 단계를 포함하는 셀렉티브 에미터 소자의 제조 방법.
  15. 제 14항에 있어서,
    상기 식각은 습식 식각(wet etching)을 포함하는 셀렉티브 에미터 소자의 제조 방법.
  16. 제 14항에 있어서,
    상기 더미 패턴을 형성하는 단계 전에, 상기 반도체 기판을 도핑하는 단계를 더 포함하는 셀렉티브 에미터 소자의 제조 방법.
  17. 제 14항에 있어서,
    상기 반도체 기판을 식각하는 단계 후에, 상기 반도체 기판을 도핑하는 단계를 더 포함하는 셀렉티브 에미터 소자의 제조 방법.
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