WO2016005098A1 - Procédé de gestion du fonctionnement d'un mode test d'un composant logique avec restauration de l'état précédant le test - Google Patents

Procédé de gestion du fonctionnement d'un mode test d'un composant logique avec restauration de l'état précédant le test Download PDF

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WO2016005098A1
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test
flip
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flops
output
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PCT/EP2015/061839
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Jean-Marc Daveau
Philippe Roche
Didier Fuin
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Stmicroelectronics (Grenoble 2) Sas
Stmicroelectronics (Crolles 2) Sas
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    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318555—Control logic

Definitions

  • Embodiments and embodiments of the invention relate to the operation of electronic components, and more particularly to the operation of a test mode of a logic component of an integrated circuit for performing a fault detection. .
  • the impact of a particle on a transistor or close to a transistor can generate a parasitic current in an integrated circuit, according to the ionizing power of this particle (for example characterized by its linear transfer of energy (LET: Linear Energy Transfer )).
  • LET Linear Energy Transfer
  • the amount of charge generated by a particle corresponds to that implemented during the change of state of a logic node controlled by a transistor.
  • the consequence of this impact can be the change of state, or levels, of the logic signals, and consequently lead to errors at the output of the circuit.
  • ATPG Automatic Test Pattern Generation or Automatic Test Pattern Generator
  • LBIST on-board self-test
  • An ATPG is a computer-assisted test method used to find an input test sequence which, when applied to an integrated circuit, allows a test equipment external to the integrated circuit to distinguish between normal behavior and behavior. defective electronic circuit tested.
  • the sequences Generated test probes are used to test semiconductor devices at the end of production, before any use.
  • An embedded autonomous test method often referred to as BIST (Built-In Self-Test) is a mechanism that allows a hardware or software system, or both, to perform its own diagnostics autonomously.
  • the diagnosis can be triggered automatically, for example at regular intervals or at each start of the integrated circuit, by triggering a self-monitoring circuit, or continuously.
  • This mechanism is often found in integrated circuits because it allows automation of circuit verification. This check is done before the functional check.
  • the LBIST type test is a form of BIST test in which the integrated circuits are configured to be able to perform their own test of operation, without computer assistance or other external equipment.
  • the LBIST type test has the advantage of making it possible to test internal electronic circuits having no external connection terminals allowing a direct connection of the circuit to an external automated system such as an ATPG. It also has the advantage of being able to trigger a test phase at any time during the life of the integrated circuit.
  • the principle of an LBIST test is also based on the generation of at least one test sequence to be injected into the electronic components to be tested and the analysis of the signal obtained at the output of the components in response to the injected test sequence.
  • the major disadvantage is that when an LBIST test phase is triggered during operation, the information contained in each of the electronic components is lost. Therefore, the integrated circuit can not resume operation following the test exactly in the state in which it was before the test.
  • a method and an architecture for managing the operation of a logical component aiming to achieve a test phase during operation of the integrated circuit and to return the logical component at the end of the test phase to the state in which it was before this test phase.
  • a method of managing the operation of a set of N flip-flops of an integrated circuit chained through their test output and their test input comprises, after a normal mode of operation of the N flip-flops, a placement of the N flip-flops in a test mode.
  • the test mode includes:
  • the injection of a sequence of N test bits into the test input of the first flip-flop of a test string formed of N flip-flops has the consequence of placing each of the N flip-flops in a determined state, each flip-flop having copied a bit test on its output at the end of the inj ection.
  • the first test bit of the sequence is copied at the output of the last flip-flop of the chain and the last test bit of the sequence is copied at the output of the first flip-flop of the test string.
  • the inj ection of a sequence of bits in the test chain has the effect of pushing, ie shifting, the state of the flip-flop flip-flops from the input to the output of the string. test.
  • the values in the flip-flops of the test string are thus one by one delivered at the output of the test string as the test bits of the test sequence are injected.
  • the memorization of the N values delivered by the test output of the last flip-flop of the test string during the initiation of the test phase by the injection of the first sequence of N test bits makes it possible to memorize the state of all N flip-flops during the operation of the test phase of the logic component without loss of time.
  • the storage means may be coupled to a test output terminal coupled to the test output of the last flip-flop of the test string.
  • the test output terminal may also be coupled to the means for analyzing the results of the test phase. Since the first N values delivered on the test output terminal at the initiation of the test phase do not result from an operation of the flip-flops with input test bits, these values are not analyzed by the analysis means. and can therefore be sent directly to the storage means.
  • test output and the data output of a flip-flop having the same output value at each instant the N stored values are fed back into the test string via the test input of the first flip-flop of the test string. before the normal operation of the set of N flip - flops resumes. Once all the sequence has been injected, each of the N flip-flops of the set again has on its data output the value it had before the initiation of the test phase.
  • test mode further comprises an injection of at least a second sequence of N test bits following the injection of the first sequence of N test bits.
  • the injection of a plurality of test bit sequences makes it possible to multiplex the fault detection sequences and thus to promote fault detection and localization in the circuit.
  • the inj ection of the sequence of N stored values can be performed following the injection of the last sequence of N test bits.
  • the inj ection of the sequence of N stored values is performed following the injection of the single test sequence.
  • the inj ection of the sequence of the N stored values makes it possible to extract the last sequence of values resulting from the test phase.
  • the use of the sequence of the N stored values to extract the last result sequence makes it possible to optimize the test phase temporally, and to avoid wasting time in restoring the state of the flip-flops preceding the test phase.
  • a device comprising an integrated circuit comprising a set of N flip-flops, each flip-flop comprising a data input, a test input, a test output and a data output, and the N flip-flops of the flip-flop.
  • the set is coupled in series via their test input and their respective test output so as to form a chain of N flip-flops comprising a test string input and a test string output.
  • the device comprises a control circuit configured to place, after a normal operating mode of the flip-flops, the set of N flip-flops in a test mode in which the test input of the first flip-flop of the test string is intended to receive at least a first sequence of N test bits.
  • the device also comprises storage means configured to record the sequence of N values delivered by the test output of the last flip-flop of the test string.
  • the control circuit is further configured to output the sequence of N stored values to the test input of the first flip-flop of the test string so as to restore the state of the N flip-flops before they are placed in the test mode. that is, the state that each of the N flip-flops had before starting the test phase.
  • the test input of the first flip-flop of the test string may be for receiving at least a second sequence of N test bits following the first sequence of N test bits.
  • the test input of the first flip-flop of the test string may also be intended to receive the sequence of N stored values following the injection of the last sequence of test bits.
  • the storage means may comprise a random access memory external to the integrated circuit comprising the set of flip-flops.
  • the random access memory is mounted on the same support as the integrated circuit to which it is coupled.
  • FIG. 1 represents an integrated circuit according to one embodiment
  • FIG. 2 presents a flowchart of a method of managing the operation of a set of N flip-flops of an integrated circuit according to an implementation mode of the invention.
  • Figure 1 schematically shows an integrated circuit according to one embodiment of the invention.
  • the integrated circuit comprises a set of four flip-flops 1 to 4.
  • Each flip-flop 1 to 4 comprises a data input able to receive a data signal D and a data output that can be used. to output an output signal Q and a clock input.
  • the clock input of each of the four flip-flops 1 to 4 of the integrated circuit receives the same clock signal CLK.
  • the flip-flops 1 to 4 are thus synchronized.
  • the flip-flops of the integrated circuit can receive different clock signals.
  • flip-flops 1 to 4 operate by copying the input data signal D to their data output q at each rising clock edge.
  • the output signal Q normally corresponds to the data signal D at the end of the rising clock edge.
  • the data signal D delivered to each flip-flop 1 to 4 may be the same or different and independent of the data signal D delivered to the other three flip-flops.
  • Each flip-flop 1 to 4 further comprises a test input ti adapted to receive a test signal TI, TQ1, TQ2 or TQ3 depending on the flip-flop, a test output tq capable of delivering a resultant test signal TQ1 to TQ4. and a test mode control input for receiving a TE test command signal for operating the flip-flop test mode.
  • each flip-flop 1 to 4 operates by copying the test signal TI, TQ1, TQ2 or TQ3 to the test input t1 on the test output tq at each rising edge of its clock.
  • the test output tq then outputs a signal resulting from the TQ test whose value corresponds to the test signal TI, TQ 1, TQ2 or TQ3 at the end of the rising clock edge.
  • Flip-flops 1 to 4 are coupled in series via their respective test input and output t1 and tq to form a test string with a test string input and a test string output.
  • the test output tq of the first flip-flop 1 is coupled to the test input ti of the second flip-flop 2
  • the test output tq of the second flip-flop 2 is coupled to the test input ti of the third flip-flop 3
  • the test output tq of the third flip-flop 3 is coupled to the test input ti of the fourth flip-flop 4
  • the test input ti of the first flip-flop 1 forming the input of the test string and the output of tq test of the fourth flip-flop 4 forming the test output of the test string.
  • the integrated circuit comprises a device 5 for managing the operation of the set of four flip-flops.
  • the management device 5 comprises a random access memory 6 mounted on the same support as the flip-flops 1 to 4 of the integrated circuit.
  • the RAM 6 is coupled to the output of the test string, ie to the test output tq of the fourth flip-flop 4.
  • the management device 5 further comprises a control circuit 7 configured to place, after a period of normal operation of the flip-flops 1 to 4, the set of four flip-flops 1 to 4 in a test mode.
  • FIG. 2 presents a flowchart of a method for managing the operation of a set of four flip-flops of an integrated circuit implemented by the management device 5 of FIG. 1.
  • the control circuit 7 of the management device 5 controls, in a first step 1 1 0, the placement of the four flip-flops 1 to 4 in a test mode. .
  • the placement in the test mode is performed by the management device 5 by means of a control circuit 8 capable of delivering to the test control input te of each flip-flop 1 to 4 a control signal TE of flip-flop mode able to toggle flip-flops 1 to 4 in the test mode.
  • the management device 5 further comprises an injection circuit 9 for a test signal TI able to define a sequence of four test bits to be injected into the four flip-flops 1 to 4 of the integrated circuit.
  • the test bit sequence comprises a number of test bits corresponding to the number of flip-flops linked in series by their test input and output t1 and tq.
  • the management device 5 controls, in a second step 120, the injection of the test signal TI into the test string.
  • test sequence thus propagates in the test chain.
  • the first test bit of the test sequence is on the test output tq of the fourth flip-flop 4
  • the second bit of test sequence test is found on the test input ti of the fourth flip-flop 4 as well as on the test output tq of the third flip-flop 3
  • the third test bit of the test sequence is on the input test ti of the third flip-flop 3 and the test output tq of the second flip-flop 2
  • the fourth test bit of the test sequence is on the test input ti of the second flip-flop 1 and on the output tq of the first flip-flop 1.
  • control circuit 7 of the management device 5 controls the memory 6, in a step 130, to record the four values of the signal delivered at the output of the test chain, that is to say on the test output tq of the fourth flip-flop 4, during the first four clock fronts.
  • the four values stored at the four clock fronts of the loading of the first test sequence correspond to the four values present on the four flip-flops 1 to 4 at the end of the normal operating mode before the test mode is engaged.
  • the four stored values therefore represent the state of flip-flops 1 to 4 when the normal operating mode has been interrupted.
  • the first value delivered by the output of the test string corresponds to the state of the fourth flip-flop 4
  • the second value delivered by the output of the test string corresponds to the state of the third flip-flop 3
  • the third value delivered by the output of the test string corresponds to the state of the second flip-flop 2
  • the fourth value delivered by the output of the test string corresponds to the state of the first flip-flop 1.
  • test string comprises a large number of flip-flops
  • n-bit block storage for example in blocks of eight bits.
  • control circuit 7 of the management device 5 controls, in a following step 140, the injection of a plurality of additional test sequences.
  • the result of each test sequence is extracted from the test string via the test output tq of the fourth flip-flop which is further coupled to processing means 10 able to receive, record and process the test result signals.
  • the control circuit 7 controls, in a step 150 , the inj ection of the sequence formed by the four values stored by the injection circuit 9.
  • the injection circuit 9 is coupled to the random access memory 6 so as to recover the stored values before injecting them.
  • the four stored values are injected at the input of the test string in the order in which they were initially delivered by the output of the test string.
  • the state of each of the four flip-flops 1 to 4 is thus restored at the same time as the results of the last test sequence are delivered by the output of the test chain.
  • the management device 5 controls, in a step 160, the output of the test mode of the flip-flops 1 to 4 by again placing the flip-flops in a normal operating mode using a control signal TE of the mode of operation. corresponding flip-flops issued by the control circuit 8.
  • the method and the architecture for managing the operation of a logic component thus make it possible to perform a test phase during the operation of the integrated circuit and to restore the state of the logical component at the end of the test phase to resume exactly in the state in which he was before this test phase.

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Abstract

Dispositif (5) comprenant un circuit intégré comportant un ensemble de N bascules (1 à 4) couplées en série via leur entrée de test (ti) et leur sortie de test (tq) respective de manière à former une chaîne de N bascules (1 à 4). Le dispositif (5) comprend un circuit de contrôle (7) configuré pour placer, après un mode de fonctionnement normal des bascules (1 à 4), les N bascules (1 à 4) dans un mode de test dans lequel l'entrée de test (ti) de la première bascule (1) de la chaîne est destinée à recevoir une première séquence de bits tests, une mémoire (6) configurée pour enregistrer la séquence de N valeurs délivrées par la sortie de test (tq) de la dernière bascule (4) de la chaîne, le circuit de contrôlé étant configuré pour délivrer à l'entrée de test (ti) de la première bascule (1) de la chaîne est destinée à recevoir la séquence de N valeurs mémorisées de façon à restaurer l'état des N bascules avant leur placement dans le mode de test.

Description

Procédé de gestion du fonctionnement d' un mode test d' un composant logique avec restauration de l'état précédant le test
Des modes de mise en œuvre et de réalisation de l 'invention concernent le fonctionnement de composants électroniques, et plus particulièrement le fonctionnement d'un mode de test d'un composant logique d'un circuit intégré pour la réalisation d'une détection de défaut.
L 'impact d'une particule sur un transistor ou proche d 'un transistor peut engendrer un courant parasite dans un circuit intégré, suivant le pouvoir ionisant de cette particule (par exemple caractérisé par son transfert linéaire d' énergie (LET : Linear Energy Transfer)) . En effet, la quantité de charge engendrée par une particule correspond à celle mise en œuvre pendant le changement d ' état d 'un nœud logique commandé par un transistor. La conséquence de cet impact peut être le changement d' état, ou de niveaux, des signaux logiques, et par conséquent entraîner des erreurs en sortie du circuit.
Certains secteurs d' activités, comme l ' aérospatial ou le secteur médical, ont besoin d'une robustesse de composant permettant une fiabilité de réponse proche de 100%, cette caractéristique primant sur les autres facteurs .
Pour contrôler, l ' état des composants électroniques d 'un circuit intégré notamment, il est connu de réaliser un test à l' aide d 'un générateur automatique de motifs de test, généralement désigné par l ' acronyme anglo saxon ATPG (Automatic Test Pattern Génération ou Automatic Test Pattern Generator), en sortie de chaîne de fabrication d'un circuit intégré, et/ou, dans certains cas des tests autonome embarqués désignés par l ' acronyme anglais LBIST (Logic Built-In Self-Test) en cours de fonctionnement du circuit.
Un ATPG est un procédé de test assisté par ordinateur utilisé pour trouver une séquence de test en entrée qui, lorsqu' elle est appliquée à un circuit intégré, permet à un équipement de test externe au circuit intégré de distinguer entre un comportement normal et un comportement défectueux du circuit électronique testé. Les séquences de test générées sont utilisées pour tester des dispositifs semiconducteurs en sortie de fabrication, avant toute utilisation.
Un procédé de test autonome embarqué, souvent appelé par l'acronyme anglo saxon BIST (Built-In Self-Test), est un mécanisme permettant à un système matériel ou logiciel, ou comprenant les deux, de réaliser son propre diagnostic de manière autonome. Le diagnostic peut être déclenché automatiquement, par exemple à intervalle régulier ou à chaque démarrage du circuit intégré, par déclenchement d'un circuit d'auto-surveillance, ou encore en continu.
On trouve souvent ce mécanisme dans les circuits intégrés, car il permet une automatisation de la vérification du circuit. Cette vérification se fait avant la vérification fonctionnelle.
Le test du type LBIST est une forme de test BIST dans lesquels les circuits intégrés sont configurés pour être capables de réaliser leur propre test de fonctionnement, sans assistance par ordinateur ou un autre équipement externe.
Le test de type LBIST présente l ' avantage de permettre de tester des circuits électroniques internes ne présentant pas de bornes de connexion externes permettant un raccordement direct du circuit à un système automatisé externe tel qu'un ATPG. Il présente également l ' avantage de pouvoir déclencher une phase de test à n' importe quel moment au cours de la vie du circuit intégré.
Le principe d'un test LBIST repose également sur la génération d' au moins une séquence de test à inj ecter dans les composants électroniques à tester et l ' analyse du signal obtenu en sortie des composants en réponse à la séquence de test inj ectée.
L 'inconvénient maj eur est que lorsqu'une phase de test LBIST est déclenchée au cours du fonctionnement, l' information contenue dans chacun des composants électroniques est perdue. Par conséquent, le circuit intégré ne peut pas reprendre son fonctionnement à la suite du test exactement dans l ' état dans lequel il était avant le test.
Selon un mode de réalisation et un mode de mise en œuvre, il est proposé un procédé et une architecture de gestion du fonctionnement d'un composant logique visant permettant de réaliser une phase de test en cours de fonctionnement du circuit intégré et de remettre le composant logique à l' issue de la phase de test dans l ' état dans lequel il se trouvait avant cette phase de test.
Selon un aspect, il est proposé un procédé de gestion du fonctionnement d 'un ensemble de N bascules d'un circuit intégré chaînées par l' intermédiaire de leur sortie de test et de leur entrée de test. Le procédé selon cet aspect comprend, après un mode de fonctionnement normal des N bascules, un placement des N bascules dans un mode de test.
Le mode de test comprend :
- une inj ection d'une première séquence de N bits tests dans l ' entrée de test de la première bascule de la chaîne de test,
- une mémorisation de la séquence de N valeurs délivrées par la sortie de test de la dernière bascule de la chaîne de test résultant de ladite inj ection de ladite première séquence de
N bits test, et ultérieurement
- une inj ection de la séquence de N valeurs mémorisées dans l ' entrée de test de la première bascule de la chaîne de test de façon à restaurer l ' état des N bascules avant leur placement dans le mode de test.
L ' inj ection d'une séquence de N bits tests dans l ' entré de test de la première bascule d'une chaîne de test formée de N bascules a pour conséquence de placer chacune des N bascules dans un état déterminé, chaque bascule ayant copié un bit test sur sa sortie à l ' issue de l 'inj ection. A l 'issue de l' inj ection, le premier bit test de la séquence est copié en sortie de la dernière bascule de la chaîne et le dernier bit test de la séquence est copié en sortie de la première bascule de la chaîne de test.
L ' inj ection d'une séquence de bits dans la chaîne de test a pour conséquence de pousser, c ' est-à-dire de décaler, l ' état des bascules de bascule en bascule de l ' entrée vers la sortie de la chaîne de test. Les valeurs dans les bascules de la chaîne de test sont ainsi une à une délivrées en sortie de la chaîne de test au fur et à mesure que les bits tests de la séquence de test sont inj ectés . La mémorisation des N valeurs délivrées par la sortie de test de la dernière bascule de la chaîne de test lors de l' initiation de la phase de test par l ' inj ection de la première séquence de N bits de test permet de mémoriser l ' état de l' ensemble des N bascules pendant le fonctionnement de la phase de test du composant logique sans perte de temps.
Les moyens de mémorisation peuvent être couplés à une borne de sortie de test couplée à la sortie de test de la dernière bascule de la chaîne de test. La borne de sortie de test peut également être couplée aux moyens d' analyse des résultats de la phase de test. Les N premières valeurs délivrées sur la borne de sortie de test à l' initiation de la phase de test ne résultant pas d'un fonctionnement des bascules avec des bits de test en entrée, ces valeurs ne sont pas analysées par les moyens d' analyse et peuvent donc être directement envoyées vers les moyens de mémorisation.
La sortie de test et la sortie de données d'une bascule ayant la même valeur en sortie à chaque instant, les N valeurs mémorisées sont réinj ectées dans la chaîne de test via l ' entrée de test de la première bascule de la chaîne de test avant que le fonctionnement normal de l ' ensemble des N bascules ne reprenne. Une fois toute la séquence inj ectée, chacune des N bascules de l ' ensemble possède à nouveau sur sa sortie de données la valeur qu' il avait avant l 'initiation de la phase de test.
Avantageusement, le mode de test comprend en outre une inj ection d' au moins une deuxième séquence de N bits tests à la suite de l ' injection de la première séquence de N bits tests .
L ' inj ection d'une pluralité de séquence de bits de test permet de multip lier les séquences de détection de défaut et ainsi de favoriser la détection et la localisation de défaut dans le circuit.
L ' inj ection de la séquence de N valeurs mémorisées peut être effectuée à la suite de l' inj ection de la dernière séquence de N bits tests. Dans le cas où le procédé comprend l' inj ection d'une unique séquence de test, l' inj ection de la séquence de N valeurs mémorisées est réalisée à la suite de l 'inj ection de l 'unique séquence de test. De cette manière l' inj ection de la séquence des N valeurs mémorisées permet d' extraire la dernière séquence de valeurs résultant de la phase de test. L 'utilisation de la séquence des N valeurs mémorisées pour extraire la dernière séquence de résultat permet d' optimiser temporellement la phase de test, et de ne pas perdre de temps pour la restauration de l ' état des bascules précédant la phase de test.
Selon un autre aspect, il est proposé un dispositif comprenant un circuit intégré comportant un ensemble de N bascules, chaque bascule comportant une entrée de données, une entrée de test, une sortie de test et une sortie de données, et les N bascules de l ' ensemb le étant couplées en série via leur entrée de test et leur sortie de test respective de manière à former une chaîne de N bascules comprenant une entrée de chaîne de test et une sortie de chaîne de test.
Selon une caractéristique générale de cet aspect, le dispositif comprend un circuit de contrôle configuré pour placer, après un mode de fonctionnement normal des bascules, l ' ensemble de N bascules dans un mode de test dans lequel l ' entrée de test de la première bascule de la chaîne de test est destinée à recevoir au moins une première séquence de N bits tests. Le dispositif comprend également des moyens de mémorisation configurés pour enregistrer la séquence de N valeurs délivrées par la sortie de test de la dernière bascule de la chaîne de test. Le circuit de contrôle est en outre configuré pour délivrer à l ' entrée de test de la première bascule de la chaîne de test la séquence de N valeurs mémorisées de façon à restaurer l ' état des N bascules avant leur placement dans le mo de de test, c ' est-à-dire, l ' état que chacune des N bascules avait avant d' entamer la phase de test.
L ' entrée de test de la première bascule de la chaîne de test peut être destinée à recevoir au moins une deuxième séquence de N bits test à la suite de la première séquence de N bits test.
L ' entrée de test de la première bascule de la chaîne de test peut également être destinée à recevoir la séquence des N valeurs mémorisées à la suite de l' inj ection de la dernière séquence de bits tests . Avantageusement, les moyens de mémorisation peuvent comprendre une mémoire vive externe au circuit intégré comprenant l ' ensemble de bascules .
De préférence, la mémoire vive est montée sur le même support que le circuit intégré auquel elle est couplée.
D ' autres avantages et caractéristiques de l' invention apparaîtront à l ' examen de la description détaillée d'un mode de réalisation et d 'un mode de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
la figure 1 représente un circuit intégré selon un mode de réalisation ;
la figure 2 présente un organigramme d'un procédé de gestion du fonctionnement d 'un ensemble de N bascules d 'un circuit intégré selon un mode de mise en œuvre de l' invention.
La figure 1 représente de manière schématique un circuit intégré selon un mode de réalisation de l ' invention.
Dans l ' exemp le illustré sur la figure 1 , le circuit intégré comprend un ensemble de quatre bascules 1 à 4. Chaque bascule 1 à 4 comporte une entrée de données d apte à recevoir un signal de données D et une sortie de données q apte à délivrer un signal de sortie Q et une entrée d' horloge. L ' entrée d ' horloge de chacune des quatre bascules 1 à 4 du circuit intégré reçoit le même signal d' horloge CLK. Les bascules 1 à 4 sont ainsi synchronisées .
Dans un autre mode de réalisation, les bascules du circuit intégré peuvent recevoir des signaux d 'horloge différents .
En mo de de fonctionnement normal, les bascules 1 à 4 opèrent en recopiant le signal de données D en entrée sur leur sortie de données q à chaque front d' horloge montant. Le signal de sortie Q correspond normalement au signal de données D à l ' issue du front d' horloge montant. Le signal de données D délivré à chaque bascule 1 à 4 peut être le même ou bien différent et indépendant du signal de données D délivré aux trois autres bascules . Chaque bascule 1 à 4 comprend en outre une entrée de test ti apte à recevoir un signal de test TI, TQ l , TQ2 ou TQ3 selon la bascule, une sortie de test tq apte à délivrer un signal résultant de test TQ l à TQ4, et une entrée de commande de mode test te destinée à recevoir un signal de commande de test TE pour actionner le mode de test de la bascule.
En mo de de fonctionnement test, chaque bascule 1 à 4 opère en recopiant le signal de test TI, TQ l , TQ2 ou TQ3 à l ' entrée de test ti sur la sortie de test tq à chaque front montant de son horloge. La sortie de test tq délivre alors en sortie un signal résultant du test TQ dont la valeur correspond au signal de test TI, TQ l , TQ2 ou TQ3 à l' issue du front d ' horloge montant.
Les bascules 1 à 4 sont couplées en série via leur entrée et sortie de test ti et tq respectives pour former une chaîne de test avec une entrée de chaîne de test et une sortie de chaîne de test. Ainsi la sortie de test tq de la première bascule 1 est couplée à l ' entrée de test ti de la deuxième bascule 2, la sortie de test tq de la deuxième bascule 2 est couplée à l ' entrée de test ti de la troisième bascule 3 , et la sortie de test tq de la troisième bascule 3 est couplée à l ' entrée de test ti de la quatrième bascule 4, l ' entrée test ti de la première bascule 1 formant l ' entrée de la chaîne de test et la sortie de test tq de la quatrième bascule 4 formant la sortie de test de la chaîne de test.
Le circuit intégré comprend un dispositif 5 de gestion du fonctionnement de l ' ensemble de quatre bascules. Le dispositif 5 de gestion comprend une mémoire vive 6 montée sur le même support que les bascules 1 à 4 du circuit intégré. La mémoire vive 6 est couplée à la sortie de la chaîne de test, c ' est-à-dire à la sortie de test tq de la quatrième bascule 4.
Le dispositif 5 de gestion comprend en outre un circuit de contrôle 7 configuré pour placer, après un mo de de fonctionnement normal des bascules 1 à 4, l ' ensemble de quatre bascules 1 à 4 dans un mode de test.
Le circuit de contrôle 7 peut être réalisé à l ' aide d'un circuit ou de composants logiques . La figure 2 présente un organigramme d'un procédé de gestion du fonctionnement d'un ensemble de quatre bascules d'un circuit intégré mis en œuvre par le dispositif 5 de gestion de la figure 1 .
Après une étape initiale 1 00 de fonctionnement en mode normal des bascules 1 à 4, le circuit de contrôle 7 du dispositif 5 de gestion commande, dans une première étape 1 1 0, le placement les quatre bascules 1 à 4 dans un mode de test. Le placement dans le mode de test est réalisé par le dispositif 5 de gestion à l ' aide d'un circuit de commande 8 apte à délivrer à l ' entrée de commande de test te de chaque bascule 1 à 4 un signal de commande TE du mode des bascules apte à basculer les bascules 1 à 4 dans le mode de test.
Le dispositif 5 de gestion comprend en outre un circuit d' inj ection 9 d'un signal de test TI apte à définir une séquence de quatre bits test à inj ecter dans les quatre bascule 1 à 4 du circuit intégré.
La séquence de bits test comprend un nombre de bits test correspondant au nombre de bascules chaînées en série par leur entrée et sortie de test ti et tq.
Une fois, les quatre bascules 1 à 4 placées dans le mode de test, le dispositif 5 de gestion commande, dans une deuxième étape 120, l 'inj ection du signal de test TI dans la chaîne de test.
L ' inj ection des quatre bits tests dans la chaîne de test est réalisée sur quatre fronts d ' horloge étant donné le chaînage des quatre bascules 1 à 4. A Chaque front d' horloge une bascule copie sur sa sortie de test tq la valeur du signal qu' elle a sur son entrée de test ti. La séquence de test se propage ainsi dans la chaîne de test.
Dans le cas où les bascules ne sont pas défectueuses, à l' issue des quatre fronts d' horloge, le premier bit de test de la séquence de test se trouve sur la sortie de test tq de la quatrième bascule 4, le deuxième bit de test de la séquence de test se trouve sur l ' entrée de test ti de la quatrième bascule 4 ainsi que sur la sortie de test tq de la troisième bascule 3 , le troisième bit de test de la séquence de test se trouve sur l ' entrée de test ti de la troisième bascule 3 ainsi que sur la sortie de test tq de la deuxième bascule 2, et le quatrième bit de test de la séquence de test se trouve sur l ' entrée de test ti de la deuxième bascule 1 et sur la sortie tq de la première bascule 1 .
Simultanément à la commande d' inj ection de la première séquence quatre bits de test, le circuit de contrôle 7 du dispositif 5 de gestion commande à la mémoire 6, dans une étape 130, d' enregistrer les quatre valeurs du signal délivré en sortie de la chaîne de test, c ' est-à-dire sur la sortie de test tq de la quatrième bascule 4, lors des quatre premiers fronts d' horloge.
Les quatre valeurs mémorisées lors des quatre fronts d ' horloge du chargement de la première séquence de test correspondent aux quatre valeurs présentent sur les quatre bascules 1 à 4 à l' issue du mode de fonctionnement normal avant que le mode de test ne soit engagé. Les quatre valeurs mémorisées représentent donc l ' état des bascules 1 à 4 lorsque le mode de fonctionnement normal a été interrompu.
Plus précisément, la première valeur délivrée par la sortie de la chaîne de test correspond à l ' état de la quatrième bascule 4, la deuxième valeur délivrée par la sortie de la chaîne de test correspond à l ' état de la troisième bascule 3 , la troisième valeur délivrée par la sortie de la chaîne de test correspond à l ' état de la deuxième bascule 2, la quatrième valeur délivrée par la sortie de la chaîne de test correspond à l ' état de la première bascule 1 .
Lorsque la chaîne de test comprend un grand nombre de bascules, il est possible de réaliser une mémorisation par blocs de n bits, par exemple par blocs de huit bits.
Dans le mo de de test du dispositif illustré sur la figure 1 , le circuit de contrôle 7 du dispositif 5 de gestion commande, dans une étape suivante 140, l 'inj ection d'une pluralité de séquence de tests supplémentaires .
Le résultat de chaque séquence de test est extraite de la chaîne de test via la sortie de test tq de la quatrième bascule qui est couplée en outre à des moyens de traitement 10 aptes à recevoir, enregistrer et traiter les signaux de résultats de test. Une fois la dernière séquence de test inj ectée, pour extraire les résultats de la dernière séquence, et restaurer l ' état des bascules 1 à 4 précédant le mode de test sans perdre de temps, le circuit de contrôle 7 commande, dans une étape 150, l' inj ection de la séquence formée des quatre valeurs mémorisées par le circuit d' inj ection 9. Le circuit d' inj ection 9 est couplé à la mémoire vive 6 de manière à récupérer les valeurs mémorisées avant de les inj ecter.
Les quatre valeurs mémorisées sont inj ectées en entrée de la chaîne de test dans l ' ordre où elles ont été initialement délivrées par la sortie de la chaîne de test. L ' état de chacune des quatre bascules 1 à 4 est ainsi restauré en même temps que les résultats de la dernière séquence de test sont délivrés par la sortie de la chaîne de test.
Le dispositif 5 de gestion commande ensuite, dans une étape 160, la sortie du mode de test des bascules 1 à 4 en plaçant à nouveau les bascules dans un mode de fonctionnement normal à l ' aide d'un signal de commande TE du mode des bascules correspondant délivré par le circuit de commande 8.
Le procédé et l ' architecture de gestion du fonctionnement d 'un composant logique permettent ainsi de réaliser une phase de test en cours de fonctionnement du circuit intégré et de restaurer l ' état du composant logique à l 'issue de la phase de test pour reprendre exactement dans l ' état dans lequel il se trouvait avant cette phase de test.

Claims

REVENDICATIONS
1 . Procédé de gestion du fonctionnement d'un ensemble de N bascules ( 1 à 4) d'un circuit intégré chaînées par l' intermédiaire de leur sortie de test (tq) et de leur entrée de test (ti), comprenant, après un mode de fonctionnement normal des N bascules ( 1 à 4), un placement des N bascules ( 1 à 4) dans un mode de test comportant :
- une inj ection d'une première séquence de N bits tests dans l ' entrée de test (ti) de la première bascule ( 1 ) de la chaîne de test,
- une mémorisation de la séquence de N valeurs délivrées par la sortie de test (tq) de la dernière bascule (4) de la chaîne de test résultant de ladite inj ection de ladite première séquence de N bits test, et ultérieurement
- une inj ection de la séquence des N valeurs mémorisées dans l ' entrée de test (ti) de la première bascule ( 1 ) de la chaîne de test de façon à restaurer l ' état des N bascules ( 1 à 4) avant leur placement dans le mode de test.
2. Procédé selon la revendication 1 , dans lequel le mode de test comprend en outre une inj ection d' au moins une deuxième séquence de N bits tests à la suite de l' inj ection de la première séquence de N bits tests .
3. Procédé selon l'une des revendications 1 ou 2, dans lequel l' inj ection de la séquence de N valeurs mémorisées est effectuée à la suite de l ' inj ection de la dernière séquence de N bits tests .
4. Dispositif (5) comprenant un circuit intégré comportant un ensemble de N bascules ( 1 à 4), chaque bascule ( 1 à 4) comportant une entrée de données (d), une entrée de test (ti), une sortie de test (tq) et une sortie de données (q), et les N bascules de l ' ensemble étant couplées en série via leur entrée de test (ti) et leur sortie de test (tq) respective de manière à former une chaîne de N bascules ( 1 à 4) comprenant une entrée de chaîne de test et une sortie de chaîne de test, caractérisé en ce que le dispositif (5 ) comprend un circuit de contrôle (7) configuré pour placer, après un mode de fonctionnement normal des bascules ( 1 à 4), l ' ensemble de N bascules ( 1 à 4) dans un mode de test dans lequel l ' entrée de test (ti) de la première bascule ( 1 ) de la chaîne de test est destinée à recevoir au moins une première séquence de bits tests, des moyens de mémorisation (6) configurés pour enregistrer la séquence de N valeurs délivrées par la sortie de test (tq) de la dernière bascule (4) de la chaîne de test, le circuit de contrôle (7) étant en outre configuré pour délivrer à l ' entrée de test (ti) de la première bascule ( 1 ) de la chaîne de test la séquence de N valeurs mémorisées de façon à restaurer l' état des N bascules avant leur placement dans le mode de test.
5. Dispositif (5) selon la revendication 4 , dans lequel les moyens de mémorisation (6) comprennent une mémoire vive externe au circuit intégré comprenant l ' ensemble de bascules ( 1 à 4) .
6. Dispositif (5 ) selon la revendication 5 , dans lequel la mémoire vive est montée sur le même support que le circuit intégré auquel elle est couplée.
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