WO2015176313A1 - 一种时延校正方法及装置 - Google Patents

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WO2015176313A1
WO2015176313A1 PCT/CN2014/078302 CN2014078302W WO2015176313A1 WO 2015176313 A1 WO2015176313 A1 WO 2015176313A1 CN 2014078302 W CN2014078302 W CN 2014078302W WO 2015176313 A1 WO2015176313 A1 WO 2015176313A1
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WO
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delay
delay correction
module
data
extraction
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PCT/CN2014/078302
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English (en)
French (fr)
Inventor
时子恒
张雪坤
黄宝平
朱尔霓
Original Assignee
华为技术有限公司
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Publication date
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B7/00Radio transmission systems, i.e. using radiation field
    • H04B7/02Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
    • H04B7/04Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas

Definitions

  • the present invention relates to the field of signal processing, and in particular, to a delay correction method and apparatus.
  • a wireless base station system in order to obtain a better transmitted signal, it is usually necessary to sample, model, and perform digital pre-correction of the analog signal fed back by the antenna, but with the development of wireless communication technology, the wireless base station system is for hardware devices.
  • the versatility and flexibility requirements make the wireless base station system more sensitive to the loop fractional delay between the transmit channel and the feedback channel in the system, thus affecting digital pre-distortion (Digital Pre-Distortion, The limit correction capability of the abbreviation (DPD), in turn, makes it impossible for the wireless base station system to obtain a higher quality transmission signal.
  • the feedback signal of the transmitting signal is sampled in the feedback channel, but since the wireless base station system has limited precision for delay adjustment, it cannot be less than Correction is performed by a minimum step delay, so that the radio base station system cannot compensate for the fractional delay after the compensated integer delay is compensated for the sampled signal and the original transmitted signal.
  • This fractional delay It is the loop fractional delay.
  • the delay of the wireless base station system is less than one minimum step, the signal alignment cannot be completed, resulting in inaccurate mathematical modeling and inaccurate calibration results, which affects the limit correction capability of the DPD.
  • some schemes can theoretically compensate the fractional delay as much as possible, the accuracy compensated in practical applications is not high, which not only realizes too much cost, but also reduces the performance of the wireless base station system.
  • Embodiments of the present invention provide a delay correction method and apparatus capable of realizing a high-precision delay adjustment function of an analog signal from an input to an output of a delay correction apparatus.
  • a delay correction apparatus for a wireless base station system, the apparatus comprising: a data acquisition module, a data processing module, an X delay module, a selection module, and N serial extraction modules, the N The extraction level of each of the extraction modules is set to N levels, and each of the extraction modules corresponds to one level, and the selection module is connected to the N series of extraction modules:
  • the data acquisition module is configured to acquire a fractional delay and delay correction parameter between the feedback channel and the transmission channel of the wireless base station system, where the delay correction parameter includes an oversampling multiple of the delay correction device
  • the selecting module according to the Y, connecting Y serial delay modules to the selection module in the X delay modules;
  • the Y series delay modules are configured to adjust Y Ts in the F data domain; each delay module adjusts one T; X is greater than or equal to Y;
  • the N series of extraction modules are configured to reduce the F to the N value by N-stage sampling.
  • the r-th stage extraction module is any one of the N extraction modules.
  • a delay correction apparatus for use in a wireless base station system
  • the device includes: a data acquisition module, a data processing module, and N delay correction modules; each delay correction module of the N delay correction modules corresponds to a sampling level, wherein:
  • the data acquisition module is configured to acquire a fractional delay and delay correction parameter between the feedback channel and the transmission channel of the wireless base station system, where the delay correction parameter includes a multiple of the value of the delay correction device And an oversampling multiple L; the data interface period ⁇ ', 0 ⁇ a ⁇ l of the delay correction device with a fractional delay of a times;
  • the r -th delay correction module corresponds to a delay of ⁇ ⁇ '; re ( l, 2 , ..., N) .
  • the data processing module is further configured to determine, according to the sampling multiple M of the delay correction module, that each time delay correction module needs to delay the delay when the time delay requirement of " ⁇ times ⁇ " is met.
  • the N delay correction modules are configured to sequentially adjust the ⁇ ' of the to-be-corrected delay ⁇ ⁇ corresponding to the r-th delay correction module.
  • each of the delay correction modules includes a decimation unit, a delay unit, and a selection unit, where the delay unit includes X delay subunits, and X is greater than 1. Natural number and X is greater than Yr, and the selection module is connected to the extraction unit;
  • a selection unit in the r-th delay correction module of the N delay correction modules configured to connect the delay sub-units connected in series in the r-th delay correction module
  • the r-th delay correction module is any one of the N delay correction modules.
  • the data processing module determines the requirement according to the equations (1) and (2) The number of clock cycles adjusted in the data rate data field of each delay correction module;
  • a delay correction method is provided, which is applied to a delay correction apparatus, where the delay correction apparatus is applied to a wireless base station system, including:
  • the delay correction parameter includes a sampling multiple ⁇ and an oversampling multiple L of the delay correction device;
  • Y Ts are adjusted in the F data field, and the F is lowered to the F' by N-level decimation.
  • a fourth aspect provides a delay correction method, which is applied to a delay correction apparatus, where the delay correction apparatus is applied to a wireless base station system, including: Obtaining a fractional delay and a delay correction parameter between the feedback channel and the transmission channel of the radio base station system, where the delay correction parameter includes a sampling multiple M of the delay correction device; the fractional delay is a The data interface period of the delay correction device is ⁇ ', 0 ⁇ a ⁇ l;
  • each delay correction module corresponds to one extraction level, and each delay correction module corresponds to a delay to be corrected; the N times to be corrected is "1", " 2 , "; the rth delay correction module corresponds to The corrected delay is 6 W ⁇ re(1 , 2 , ..., N) ;
  • the sum is 7 ⁇ respectively, and is the data rate and data period before the decimation of the r-th delay correction module, and satisfies 7 1 / ; the above is obtained by multiplying the multiplier by the multiplier M
  • the determining, by the step of adjusting the delay to be corrected 6 W ⁇ corresponding to the r-th delay correction module includes:
  • r F F ' J_ is reduced to the '; wherein, r M r - 1 , the r M r , l ⁇ r ⁇ N ;
  • the any to-be-corrected delay is one of the ones to be corrected, and the to-be-corrected delay constitutes the fractional delay.
  • the number of clock cycles adjusted in the data rate data field of the delay correction module of the stage includes:
  • the delay correction method and apparatus adjusts the corresponding number of data periods in the high-speed data domain according to the oversampling multiple L of the fractional delay and the delay correction device between the feedback channel and the transmission channel, that is, When the delay correction device reduces the rate of the high-magnification data by multi-stage decimation, the delay requirement of the fractional delay in the low-multiple digital domain is satisfied, thereby realizing the high input-output of the analog signal from the delay correction device.
  • the precision delay adjustment function is implemented at a lower cost, which can reduce the cost and improve the performance of the wireless base station system.
  • FIG. 1 is a schematic structural diagram of a delay correction apparatus according to an embodiment of the present invention
  • FIG. 2 is a schematic structural diagram of another delay correction device according to an embodiment of the present invention.
  • FIG. 3 is a timing diagram of an embodiment of the present invention.
  • FIG. 4 is a schematic structural diagram of still another delay correction apparatus according to an embodiment of the present invention.
  • FIG. 5 is a schematic structural diagram of still another delay correction apparatus according to an embodiment of the present invention
  • FIG. 6 is a schematic block diagram of a r-th delay correction module in a delay correction apparatus according to an embodiment of the present invention
  • FIG. 5 is a schematic structural diagram of still another delay correction apparatus according to an embodiment of the present invention
  • FIG. 6 is a schematic block diagram of a r-th delay correction module in a delay correction apparatus according to an embodiment of the present invention
  • FIG. 7 is a schematic structural diagram of another delay correction apparatus according to an embodiment of the present invention.
  • FIG. 8 is another timing diagram provided by an embodiment of the present invention.
  • FIG. 9 is a schematic flow chart of a delay correction method according to an embodiment of the present invention.
  • FIG. 10 is a schematic flowchart diagram of another delay correction method according to an embodiment of the present invention.
  • the embodiment of the present invention provides a delay correction apparatus, which is applied to a wireless base station system.
  • the delay correction apparatus adjusts the corresponding number of data in the digital domain of the high-speed speed.
  • the cycle then reduces the data rate by multi-stage decimation, thereby compensating for the loop fractional delay between the transmit channel and the feedback channel in the wireless base station system.
  • the delay correction apparatus 1 includes: a data acquisition module 1 1 , a data processing module 12 , X delay modules 13 , a selection module 14 , and N series extraction modules 15 .
  • Each of the N numbering modules 15 corresponds to an extraction level, and the selection module 14 is connected to the N series of extraction modules 15 connected in series, wherein:
  • the data acquisition module 1 1 is configured to obtain a fractional delay and a delay correction parameter between the feedback channel and the transmission channel of the wireless base station system.
  • the fractional delay is equal to a times the data interface period of the delay correction device.
  • the parameter a ranges in the range of less than one, that is, 0 ⁇ a ⁇ 1.
  • the delay correction parameter described above includes an oversampling factor L of the delay correction device.
  • the delay correction device in the embodiment of the present invention reduces the sampling clock frequency F of the high-speed to the data interface rate F of the low-speed by the N sampling modules 15, the delay correction device
  • the sampling multiple of each sampling module 15 is M
  • the sampling clock frequency F and the data interface rate F, and the oversampling multiple is L
  • an Analog-to-Digital Converter (ADC) system is used as an example.
  • the data rate after the ADC sampling is completed (that is, the sampling clock frequency F) is usually very high, generally 3 ⁇ 6GHz (Gigahertz) or higher, such high-speed data is usually not available for Field-Programmable Gate Array (FPGA) or Application Specific Integrated Circuits (ASIC).
  • FPGA Field-Programmable Gate Array
  • ASIC Application Specific Integrated Circuits
  • the post-data interface rate F ' is generally in the range of 100 MHz to 500 MHz (megahertz), which is convenient for the receiving end to receive.
  • the sampling clock frequency F is reduced to the data interface rate F, which is a multiple that is to be reduced, that is, the oversampling multiple L.
  • the data processing module 12 is configured to determine, according to the oversampling multiple L and the fractional delay, that the Y sampling clock period T needs to be adjusted in the sampling clock frequency F data domain of the delay correction device to meet the delay correction of the fractional delay
  • the data interface rate of the device is the latency requirement in the data field.
  • the number Y of the sampling clock period T described above is a natural number greater than 1.
  • the number Y of sampling clock periods T is equal to a and L is multiplied.
  • the Y sampling clock period T in the data domain F
  • the selection module 14 connects the Y delay modules 13 in series to the selection module 14 in the X delay modules 13 according to Y.
  • the selection module 14 when the selection module 14 includes X-1 selection switches K, the selection module may indicate that the selection module 14 is connected to Y series in series by opening the Y+1th selection switch of the selection module 14. Delay module 13.
  • Y series delay modules 13 are used to adjust Y Ts in the F data field; each delay module 13 adjusts one sampling clock period T; X is greater than or equal to ⁇ .
  • N series of extraction modules 15 are used to reduce the sampling clock frequency F to the data interface rate F' by N-stage sampling.
  • the delay correction device can reduce the data interface rate F of L times by the N series of extraction modules 15, which is to be sampled.
  • the clock frequency F drops to the data interface rate F'.
  • each of the N sampling modules 15 in the N sampling modules 15 is described by taking the r-th sampling module of the N sampling modules as an example, wherein the r The level extraction module 15 is one of the N number extraction modules.
  • the r-th stage extraction module 15 is configured to reduce the first data rate before the r-th extraction module 15 is deduced to the second data rate after the r-th extraction module 15 is decimate.
  • the delay correction device can be considered
  • 3 is a time delay diagram corresponding to the delay correction device shown in FIG. 2.
  • the delay correction device shown in FIG. 2 does not perform delay correction, only When the rate of the high-speed original data is reduced by the 2-level sampling, the total over-sampling system has a total delay of 3 T data, and the total delay of the 3 T data is the delay that the over-sampling system itself needs to appear.
  • the total delay of the 3 T data is the delay that the over-sampling system itself needs to appear.
  • the total delay of 6 data The total delay of the data for these six turns includes the delay of 3 turns of the system itself as described above and the delay of 3 turns adjusted by the present invention.
  • the time delay correction device adjusts 3 ⁇ in the F data domain to complete the delay requirement of 0.75 7" in the data domain, and the delay map of the delay correction device compensates the fractional delay process is shown in FIG. .
  • the delay correction device determines the sampling clock frequency F in the data domain of the delay correction device according to the oversampling multiple of the fractional delay and delay correction device between the feedback channel and the transmission channel. If the number of sampling clock cycles ⁇ of the delay correction device that needs to be adjusted is one, the delay requirement in the data domain of the fractional delay can be satisfied, thereby adjusting one ⁇ in the F data domain, and The staged value reduces F to further achieve a high-precision delay adjustment function of the analog signal from the input to the output of the delay correction device, and the implementation is low in cost, which can reduce the cost and improve the performance of the wireless base station system.
  • the unit division of the delay correction apparatus in the embodiment of the present invention is an exemplary description. In practice, there may be a plurality of unit division methods to constitute the delay correction apparatus of the embodiment of the present invention.
  • the delay correction apparatus of the embodiment of the present invention may be integrated into a base station side or a moblity management entity (referred to as a moblity management entity in a wireless base station system). MME) side.
  • MME moblity management entity in a wireless base station system
  • the function of each module unit in the delay correction device of the embodiment of the present invention can be implemented by a base station controller in the base station or a controller in the MME.
  • the embodiment of the present invention further provides a delay correction apparatus, which is applied to a wireless base station system.
  • the delay correction apparatus reduces the number of loops between the transmission channel and the feedback channel in the total wireless base station system.
  • the delay is dispersed into the delay correction modules at all levels to implement, thereby compensating for the loop fractional delay.
  • the delay correction apparatus 2 includes: a data acquisition module 21, a data processing module 22, N delay correction modules 23; and each delay correction module 23 of the N delay correction modules 23 described above.
  • a pumping level where:
  • the data acquisition module 21 is configured to obtain a fractional delay and delay correction parameter between the feedback channel and the transmission channel of the radio base station system.
  • the delay correction parameter includes an oversampling multiple L of the delay correction device; the fractional delay is equal to a times the data interface period of the delay correction device, and specifically, the value range of the parameter a is Is a decimal less than 1, that is, 0 ⁇ a ⁇ l.
  • the delay correction parameter described above includes an oversampling factor L of the delay correction device.
  • the oversampling factor L is a multiple of the difference between the sampling clock frequency F of the delay correction device and the data interface rate F of the delay correction device, that is, F/F'.
  • the data processing module 22 is configured to decompose the fractional delay into N to be corrected delays based on the level of the values of each delay correction module 23.
  • Each stage delay correction module 23 in the N-level delay correction module 23 in the embodiment of the present invention respectively corresponds to a delay to be corrected.
  • the delay time of the delay correcting means fractional delay decomposed into N parts to be corrected, since each The time delay compensated by the stage delay correction module 23 is different, so the delay correction device can extract the value according to the delay
  • the multiples and the oversampling multiples are configured with different delay allocation strategies for the decomposition of the fractional delay.
  • the specific delay allocation strategy may be the delay level of the delay correction module 23 and the delay that can be compensated.
  • the data processing module 22 when the fractional delay is decomposed, the data processing module 22 generally distributes the delay adjustment requirement of the fractional delay to each delay correction module according to the extraction level corresponding to each level delay correction module.
  • the data processing module decomposes the above-mentioned fractional delay into the delay to be corrected, that is, the delay adjustment requirement for each subsequent delay to be corrected.
  • the fractional delay since the delay to be corrected which can be corrected by each stage delay correction module has a certain range, the final decomposed component has a correction delay. There will be multiple sets of situations, and you can choose one of them to handle.
  • the data processing module 22 is further configured to determine, according to the multiple of the value ⁇ of the delay correction module 23, that the delay correction module 23 of each stage needs the delay requirement of the delay correction module 23 Number of clock cycles adjusted in the data rate data field
  • the number of adjustments required by the r-th delay correction module 23 in the data domain is taken as an example.
  • the delay correction module 23 is configured to sequentially adjust the ⁇ ' of the to-be-corrected delay ⁇ ⁇ corresponding to the r-th delay correction module.
  • the foregoing one time delay correction module 23 is formed by serially connecting from the lowest to the highest according to the extraction level of the delay correction module 23, and the delay adjustment is performed when the above-mentioned fractional delay is input to the ones in series. After the module, each stage delay correction module 23 sequentially compensates the fractional delay according to the magnitude of the delay to be corrected that it can compensate.
  • the delay correction device provided by the embodiment of the present invention distributes the fractional delay to each time delay correction module according to the multiple of the fractional delay and the delay correction device between the feedback channel and the transmission channel. Performing compensation correction, and determining the number of adjustments required by each stage delay correction module when the corresponding delay to be corrected in the data field is required, and the number of adjustments in the data domain is required to follow the delay correction module.
  • the level of the extraction adjusts the corresponding delay to be corrected, thereby realizing the high-precision delay adjustment function of the analog signal from the input to the output of the delay correction device, and at the same time, since each stage of the delay correction module is Different data periods are adjusted in different data domains, and the higher the level of the corresponding one is, the longer the data period of the delay is, which greatly reduces the number of delay units, which makes the solution less expensive and can reduce the cost. At the same time, improve the performance of the wireless base station system.
  • each of the foregoing delay correction modules 23 includes a delay unit 23 1 , a selection unit 232 , and a value extraction unit 233 , where a delay is used.
  • the r-th delay correction module 23 in the correction module 23 is taken as an example to describe a specific function implementation process of each delay correction module 23 in the N delay correction modules 23, and the r-th delay correction module 23 For the above N delay correction modes Any one of the delay correction modules 23 in block 23.
  • the delay unit 231 in the r-th delay correction module 23 includes X delay sub-units 231a, X is a natural number greater than 1 and X is greater than Yr, and the selection module 232 and the value are extracted.
  • Unit 233 is connected, wherein:
  • the selection unit 233 in the r-th delay correction module 23 of the N delay correction modules 23 is configured to connect the delay sub-units 231 connected in series with each other in the r-th delay correction module 23.
  • the selection unit 233 may indicate that the selection unit 232 is connected to the delay sub-unit 231a connected to each other in series by opening the first selection switch.
  • r M- 1, r M r , l ⁇ r ⁇ N wherein said r-th stage delay correction module is the N delay correction module 23 in any of a delay correction module 23.
  • the delay correction device can be considered
  • the data processing module 22 determines that each stage delay correction module 23 needs to adjust the clock period 7 ⁇ under the data rate data field of the delay correction module 23 when the time delay requirement of the multiple T' is satisfied. When counting, it can be determined according to the following equations (1) and (2).
  • a*r' (Y 1 *M.+Y 2 *M 1 +... +Y r *M r — ...... + ⁇ ⁇ * ⁇ ⁇ ' ⁇ )* ⁇ Equation (1)
  • ⁇ * ⁇ ⁇ ⁇ * ⁇ Equation (2).
  • the r-level delay correction module 23 is only one of the delay correction modules 23 in the delay correction device provided in this embodiment.
  • FIG. 8 is a time delay diagram corresponding to the delay correction device shown in FIG. 7.
  • the delay correction device when the delay correction device does not perform delay correction as shown in FIG. 7, only the level 2 extraction value will be used.
  • the entire oversampling system When the rate of high-speed raw data decreases, the entire oversampling system will have a total delay of 3 T data.
  • the total delay of the 3 T data is the delay that the oversampling system itself needs to occur, and cannot compensate.
  • the delay correction device determines the delay multiple of the fractional delay and the delay correction device between the feedback channel and the transmission channel.
  • the delay correction module of each stage satisfies the delay requirement of the corresponding delay to be corrected in the data domain
  • the number of 7 ⁇ s to be adjusted in the data domain needs to be adjusted according to the value of the N delay correction module.
  • the corresponding delay to be corrected is adjusted in order from low to high, thereby realizing a high-precision delay adjustment function of the analog signal from the input to the output of the delay correction device, and the implementation cost is low, and the cost can be reduced.
  • the unit division of the delay correction apparatus in the embodiment of the present invention is an exemplary description. In practice, there may be a plurality of unit division methods to constitute the delay correction apparatus of the embodiment of the present invention.
  • the delay correction apparatus of the embodiment of the present invention may be integrated on the base station side or the mobility management entity side in the radio base station system.
  • the function of each modular unit in the delay correction apparatus of the embodiment of the present invention can be implemented by a base station controller in the base station or a controller in the MME.
  • the embodiment of the present invention further provides a delay correction method, which is applied to the delay correction apparatus 1 described in the corresponding embodiments of FIG. 1 and 2.
  • the delay correction apparatus 1 is specifically applied to a wireless base station system.
  • the time delay correction method specifically includes the following steps:
  • the delay correction device acquires a fractional delay and a delay correction parameter between the feedback channel and the transmission channel of the wireless base station system.
  • the delay correction parameter includes an oversampling multiple L of the delay correction device; the decimal delay is equal to a times the data interface period of the delay correction device, and specifically, the value range of the parameter a is Is a decimal less than 1, that is, 0 ⁇ a ⁇ l.
  • the delay correction parameter described above includes an oversampling factor L of the delay correction device.
  • the oversampling factor L is a multiple of the difference between the sampling clock frequency F of the delay correction device and the data interface rate F of the delay correction device, that is, F / F'.
  • each of the delay correction devices reduces the sampling clock frequency F of the high-speed to the data interface rate F of the low-speed by the N sampling modules, each of the delay correction devices
  • the sampling multiple of the sampling module is M
  • the oversampling multiple is L
  • the delay correction device determines, according to the oversampling multiple L and the fractional delay, that the Y delay correction devices need to be adjusted in the sampling clock frequency F data domain of the delay correction device.
  • the sampling clock period ⁇ can satisfy the delay requirement of the fractional delay in the data interface rate data field of the delay correction device.
  • the number Y of the sampling clock period T described above is a natural number greater than 1.
  • the number Y of sampling clock periods T is equal to a and L is multiplied.
  • the delay correction device adjusts Y Ts in the F data domain and reduces F to F' by multi-stage extraction.
  • step 303 the F is reduced by multi-level extraction to include the following content:
  • the delay correction device lowers F to F' by the N-stage extraction value according to the extraction multiple M of the delay correction device.
  • the delay correction device can be considered
  • a delay correction method provided by an embodiment of the present invention according to a feedback channel and a transmission pass
  • the number of sampling clock periods T of the delay correction device that needs to be adjusted in the sampling clock frequency F data field of the delay correction device is determined to be Y
  • the number of sampling clock periods T of the delay correction device that needs to be adjusted in the sampling clock frequency F data field of the delay correction device is Y, which satisfies
  • the delay of the fractional delay in the data domain is required, so that Y Ts are adjusted in the F data domain, and F is lowered by multi-stage decimation to further realize the high input-output of the analog signal from the delay correction device.
  • the precision delay adjustment function is implemented at a lower cost, which can reduce the cost and improve the performance of the wireless base station system.
  • the embodiment of the present invention further provides a delay correction method, which is applied to the delay correction apparatus 2 described in the corresponding embodiments of FIGS. 4 to 7.
  • the delay correction apparatus 2 is specifically applied to a wireless base station system.
  • the time delay correction method specifically includes the following steps:
  • the delay correction device acquires a fractional delay and a delay correction parameter between the feedback channel and the transmission channel of the wireless base station system.
  • the delay correction parameter includes an oversampling multiple L of the delay correction device; the decimal delay is equal to a times the data interface period of the delay correction device, and specifically, the value range of the parameter a is Is a decimal less than 1, that is, 0 ⁇ a ⁇ l.
  • the delay correction parameter described above includes an oversampling factor L of the delay correction device.
  • the oversampling factor L is a multiple of the difference between the sampling clock frequency F of the delay correction device and the data interface rate F of the delay correction device, that is, F / F'.
  • the delay correction device in the embodiment of the present invention reduces the sampling clock frequency F of the high-speed to the data interface rate F of the low-speed by the N-stage sampling, the delay correction device extracts the value of each stage.
  • the multiplier is M
  • the delay correction device decomposes the fractional delay into N to be corrected delays based on the delay allocation strategy and the extraction level of each delay correction module.
  • the delay correction device divides the fractional time The solution is N times to be corrected. Since the delays that can be compensated by the delay correction module 23 are different, the delay correction device can configure different times according to the difference of the multiple and the multiple sampling multiples.
  • the delay allocation strategy is used to perform the decomposition of the fractional delay.
  • the delay correction device when the delay correction device decomposes the fractional delay, the delay adjustment requirement corresponding to each time delay correction module is generally dispersed to the delay of each delay correction module.
  • the implementation is performed. Therefore, the delay correction device decomposes the above-mentioned fractional delay into the delay to be corrected, that is, the delay adjustment requirement for each subsequent delay to be corrected.
  • the delay band finally decomposed by the delay correction device is Correction delay, there will be multiple sets of situations, you can choose one of them to deal with.
  • the delay correction device determines, according to the multiple of the delay correction module of the delay correction module, that the data rate data field of the delay correction module of the stage is required when the delay requirement of the delay time correction module is satisfied. The number of clock cycles to adjust.
  • step 403 specifically includes the following content:
  • the delay correction device determines, according to the multiple of the value M of the delay correction module and the equations (1) and (2), that each time delay correction module meets the delay requirement of A times, The number of clock cycles adjusted in the data rate data field of the level delay correction module.
  • the above sum is the data rate and the data period before the decimation of the r-th delay correction module 23, and the above 7 1 / F is obtained by multiplying the multiplier M by the multiplication;
  • the delay correction device sequentially adjusts the T of the delay to be corrected corresponding to the r-th delay correction module.
  • step 404 specifically includes the following process:
  • the delay correction device selects any delay to be corrected, and determines the number of adjustments in the data domain when the extraction level of the delay correction module corresponding to any correction delay is the rth level.
  • the delay correction device adjusts 7 ⁇ in the data field
  • the delay correction device will be lowered to '.
  • any one of the foregoing to-be-corrected delays is one of the N to-be-corrected delays, and the N-th to-be-corrected delays constitute the fractional delay mentioned in the embodiment of the present invention.
  • a delay correction method provided by an embodiment of the present invention according to a feedback channel and a transmission pass
  • the fractional delay between the tracks is delayed by the multiplier of the correction device, and the fractional delay is dispersed to the delay correction module at each stage for compensation correction.
  • each delay correction module satisfies the corresponding delay to be corrected.
  • the delay in the data field is required, the number of adjustments in the data field is required, so that the corresponding delay to be corrected is adjusted in order from the lowest to the highest according to the level of the N delay correction module.
  • the high-precision delay adjustment function of the analog signal from the input to the output of the delay correction device and because each stage of the delay correction module adjusts different data periods in different data fields, and the higher the level of the corresponding value corresponds to the delay 1
  • the longer the data period the much smaller the number of delay units, which makes the solution less expensive, can reduce the cost, and improve the performance of the wireless base station system.
  • the disclosed systems, devices, and methods may be implemented in other ways.
  • the device embodiments described above are merely illustrative.
  • the division of the modules or units is only a logical function division.
  • there may be another division manner for example, multiple units or components may be used. Combined or can be integrated into another system, or some features can be ignored, or not executed.
  • the coupling or direct coupling or communication connection shown or discussed may be an indirect coupling or communication connection through some interface, device or unit, and may be in electrical, mechanical or other form.
  • each functional unit in each embodiment of the present application may be integrated into one processing unit, or each unit may exist physically separately, or two or more units may be integrated into one unit.
  • the above integrated unit can be implemented in the form of hardware or in the form of a software functional unit.
  • the integrated unit if implemented in the form of a software functional unit and sold or used as a standalone product, may be stored in a computer readable storage medium.
  • the instructions include a plurality of instructions for causing a computer device (which may be a personal computer, a server, or a network device, etc.) or a processor to perform all or part of the steps of the methods described in various embodiments of the present application.
  • the foregoing storage medium includes: a U disk, a removable hard disk, a read-only memory (ROM), a random access memory (RAM), a magnetic disk or an optical disk, and the like, which can store program codes. .

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Abstract

本发明公开了一种时延校正方法及装置,涉及信号处理领域,能够实现模拟信号从时延校正装置的输入到输出的高精度时延调整功能。具体的实现方法包括:时延校正装置获取无线基站系统的反馈通道与发射通道间的小数时延及时延校正参数;其中,时延校正参数包括过采样倍数L;小数时延为a倍的数据接口周期T',0<a<1;根据过采样倍数L与小数时延,确定在时延校正装置的采样时钟频率F 数据域中需要调整Y个时延校正装置的采样时钟周期T,便可满足小数时延的在时延校正装置的数据接口速率F'数据域中的时延要求;其中,Y为大于1的自然数,所述Y是通过a与L相乘取整获得,T'=L*T;在F数据域中调整Y个T,并通过多级抽值将F降到F'。本发明应用于时延校正。

Description

一种时延校正方法及装置 技术领域
本发明涉及信号处理领域, 尤其涉及一种时延校正方法及装 置。
背景技术
在无线基站系统中, 为了获取较好的发射信号, 通常需要对天 线反馈输出的模拟信号进行采样、 建模并进行数字预校正, 但随着 无线通信技术的日趋发展, 无线基站系统对于硬件设备的通用性、 灵活度要求越来越高, 使得无线基站系统对于系统中的发射通道和 反馈通道之间的环路小数时延也越加敏感, 从而影响到了数字预失 真(Digital Pre-Distortion , 简称 DPD)的极限校正能力, 进而也使得 无线基站系统无法获取到质量较高的发射信号。
具体的, 理想状态下, 某发射信号在发射通道上经过 A t 时间 后, 该发射信号的反馈信号在反馈通道被采样到, 但由于无线基站 系统对于时延调整精度的有限, 即无法对小于 1 个最小步进时延进 行校正, 这样使得无线基站系统对采样到的信号与原始发射的信号 在补偿了整数时延后往往还存在一个小数的时延无法进行补偿, 这 个一个小数的时延即为环路小数时延。 而无线基站系统在时延小于 1 个最小步进的时候, 就无法完成信号对齐, 导致数学建模的不准 确,得到的校正结果也不准确,从而影响到了 DPD的极限校正能力。 现今, 虽然有部分方案在理论上可以将小数时延尽量补偿, 但在实 际应用中所补偿的精度均不高, 不仅实现代价太大, 也会降低无线 基站系统的性能。
发明内容
本发明的实施例提供一种时延校正方法及装置, 能够实现模拟 信号从时延校正装置的输入到输出的高精度时延调整功能。
为达到上述目 的, 本发明的实施例采用如下技术方案: 第一方面, 提供一种时延校正装置, 应用于无线基站系统, 该 装置包括: 数据获取模块、 数据处理模块、 X 个时延模块、 选择模 块和 N个串联的抽值模块, 所述 N个抽值模块的抽值级别被设定为 N级, 每个抽值模块对应一级, 所述选择模块与所述 N个串联的抽 值模块相连其中:
所述数据获取模块, 用于获取所述无线基站系统的反馈通道与 发射通道间的小数时延及时延校正参数; 其中, 所述时延校正参数 包括所述时延校正装置的过采样倍数 L; 所述小数时延为 a倍的所 述时延校正装置的数据接口周期 Γ', 0<a<l;
所述数据处理模块,用于根据所述过采样倍数 L与所述小数时 延, 确定在所述时延校正装置的采样时钟频率 F数据域中需要调整 Y 个所述时延校正装置的采样时钟周期 T, 以满足所述小数时延的 在所述时延校正装置的数据接口速率 数据域中的时延要求; 其中, 所述 Y为大于 1 的自然数, 所述 Y是通过 a与 L相乘取整获得, Τ' = Σ*Τ , F = l/T , ' = l/7';
所述选择模块, 根据所述 Y在所述 X个时延模块中连接 Y个 串联的时延模块至所述选择模块;
所述 Y个串联的时延模块,用于在所述 F数据域中调整 Y个 T; 每个时延模块调整一个 T; X大于等于 Y;
所述 N个串联的抽值模块, 用于通过 N级抽值将所述 F 降到 所述 。
在第一方面的第一种可能的实现方式中, 所述抽值模块的抽值 倍数为 M, L = MN
所述 N个抽值模块中的第 r级抽值模块, 用于将所述第 r级抽 值模块抽值前的第一数据速率 降到所述第 r 抽值模块抽值后的第 二数据速率 所述 =~^, 所述 '=_^, \<r<N\
r r Mr- 1 r Mr
其中 , 上述的第 r级抽值模块为所述 N个抽值模块中的任一级 抽值模块。
第二方面, 提供一种时延校正装置, 应用于无线基站系统, 所 述装置包括: 数据获取模块, 数据处理模块, N 个时延校正模块; 所述 N个时延校正模块中的每个时延校正模块对应一个抽值级别, 其中:
所述数据获取模块, 用于获取所述无线基站系统的反馈通道与 发射通道间的小数时延及时延校正参数; 其中, 所述时延校正参数 包括所述时延校正装置的抽值倍数 M及过采样倍数 L ; 所述小数时 延为 a倍的所述时延校正装置的数据接口周期 Γ' , 0<a< l ;
所述数据处理模块, 用于基于各时延校正模块的抽值级别, 将 所述小数时延分解为 N份待校正时延; 其中, 每级时延校正模块对 应一份待校正时延; 所述 N份待校正时延为 αι' …… ' αr级时 延校正模块对应的待校正时延为 α 咅的 Τ' ; re (l,2,……, N) .
所述数据处理模块, 还用于根据所述时延校正模块的抽值倍数 M , 确定每级时延校正模块在满足" ^倍的 Γ'的时延要求时, 需要在该 级时延校正模块的数据速率 数据域下调整的时钟周期 的个数^ 其中, 所述 和 分别为第 r级时延校正模块的抽值前的数据速率和 数据周期, 且满足 = 1 / F 所述 是通过 与抽值倍数 M相乘取整得 到的; 经过第 r级时延校正模块抽值后的数据周期为
所述 N个时延校正模块, 用于根据 , 依次调整第 r级时延校 正模块对应的待校正时延 α 咅的 Τ'。
在第二方面的第一种可能的实现方式中, 所述每个时延校正模 块包括抽值单元、 时延单元和选择单元, 所述时延单元包括 X个时 延子单元, X为大于 1 的自然数且 X大于 Yr , 所述选择模块与所述 抽值单元相连;
所述 N 个时延校正模块中的第 r 级时延校正模块中的选择单 元, 用于根据所述 在所述第 r级时延校正模块中连接 个相互串联 的时延子单元;
所述 个串联的时延子单元, 用于在 数据域中调整 个7^ 每 个时延子单元调整 1个7^
所述第 r级时延校正模块中的抽值单元, 用于将所述 降到所 述 F '; 其中, 所述 F =~^~, 所述 F'= , l≤r≤N;
r r Mr-1 r Mr
其中, 上述的第 r级时延校正模块为所述 N个时延校正模块中 的任一级时延校正模块。
结合第二方面或第二方面的第一种可能的实现方式, 在第二方 面的第二种可能的实现方式中, 所述数据处理模块根据等式 ( 1 ) 和 等式 ( 2 ) 确定需要在各级时延校正模块的数据速率 数据域下调整 的时钟周期 的个数 ;
a*r'=(Y1*M°+Y2*M1 + +Yr*Mr^+ +ΎΝΝ'ι)*Τ (1) α*Τ'^ΜΝ*Τ (2)。 第三方面, 提供一种时延校正方法, 应用于时延校正装置, 所 述时延校正装置应用于无线基站系统, 包括:
获取所述无线基站系统的反馈通道与发射通道间的小数时延 及时延校正参数; 其中, 所述时延校正参数包括所述时延校正装置 的抽值倍数 Μ及过采样倍数 L; 所述小数时延为 a倍的数据接口周 期 , 0<a<l;
根据所述过采样倍数 L与所述小数时延,确定在所述时延校正 装置的采样时钟频率 F数据域中需要调整 Y个所述时延校正装置的 采样时钟周期 T, 便可满足所述小数时延的在所述时延校正装置的 数据接口速率 数据域中的时延要求; 其中, 所述 Y为大于 1 的自 然数, 所述 Y是通过 a与 L相乘取整获得, T' = L*T
在所述 F数据域中调整 Y个 T, 并通过 N级抽值将所述 F 降 到所述 F'。
在第三方面的第一种可能的实现方式中, 所述通过多级抽值将 所述 F降到所述 具体包括:根据所述时延校正装置的抽值倍数 M, 通过 N级抽值将所述 F 降到所述 其中, L = MN 所述 N级抽值 中的第 r级抽值是将第 r级抽值前的第一数据速率 降到所述第 r级 抽值后的第二数据速率 所述 =~^, 所述 F ' = ~^, \≤r≤N。
Mr Mr
第四方面, 提供一种时延校正方法, 应用于时延校正装置, 所 述时延校正装置应用于无线基站系统, 包括: 获取所述无线基站系统的反馈通道与发射通道间的小数时延 及时延校正参数; 其中, 所述时延校正参数包括所述时延校正装置 的抽值倍数 M; 所述小数时延为 a倍的所述时延校正装置的数据接 口周期 Γ', 0<a<l;
基于各时延校正模块的抽值级别,将所述小数时延分解为 N份 待校正时延; 其中, 所述 N个时延校正模块的抽值级别被设定为 N 级, 每个时延校正模块对应一个抽值级别, 每级时延校正模块对应 一份待校正时延; 所述 N份待校正时延为 " 1, "2, …… ' ; 第 r级时延 校正模块对应的待校正时延为 6 W咅的 re(12,……, N);
根据所述时延校正模块的抽值倍数 M,确定每级时延校正模块 在满足 咅的 的时延要求时,需要在该级时延校正模块的数据速率 数据域下调整的时钟周期 的个数 ; 其中, 所述 和7 ^分别为第 r 级时延校正模块的抽值前的数据速率和数据周期, 且满足7 1 / ; 所述 是通过 与抽值倍数 M相乘取整得到的;经过第 r级时延校正 模块抽值后的数据周期为 ^, Tr' = M*Tr.
根据 , 依次调整第 r 级时延校正模块对应的待校正时延6 W咅 的 T'。
在第四方面的第一种可能的实现方式中, 所述根据 依次调 整第 r级时延校正模块对应的待校正时延6 W咅的 具体包括:
选择任一待校正时延, 确定所述任一校正时延对应的时延校正 模块的抽值级别为第 r级时, 在 数据域中需要调整的 的个数 ; 在 数据域中调整 个
r F F' = J_ 将所述 降到所述 '; 其中 , 所述 r Mr-1 , 所述 r Mr , l≤r≤N;
其中,所述任一待校正时延为所述 Ν份待校正时延中的其中一 份, 所述 Ν份待校正时延组成所述小数时延。
结合第四方面或第四方面的第一种可能的实现方式, 在第四方 面的第二种可能的实现方式中, 所述根据所述时延校正模块的抽值 倍数 Μ, 确定每级时延校正模块在满足" ^倍的 Γ'的时延要求时, 需要 在该级时延校正模块的数据速率 数据域下调整的时钟周期 的个 数 具体包括:
根据所述时延校正模块的抽值倍数 M及等式 ( 1 ) 和等式 ( 2 ) 确定每级时延校正模块在满足 A倍的 的时延要求时,需要在该级时 延校正模块的数据速率 数据域下调整的时钟周期 7;的个数 1 ;
a* T ' =( *Μ。 +Υ2 +…… +Yr *Mr- 1 +…… +ΥΝΝ'ι) * Τ ( 1 ) α * Τ' = ΜΝ * Τ (2)。 本发明的实施例提供的时延校正方法及装置, 根据反馈通道与 发射通道间的小数时延及时延校正装置的过采样倍数 L , 在高倍速 数据域中调整相应个数个数据周期, 即可在时延校正装置通过多级 抽值将高倍数据的速率降低时, 满足小数时延在低倍数的数字域中 的时延要求, 从而实现模拟信号从时延校正装置的输入到输出的高 精度时延调整功能, 且实现代价较低, 能够降低成本, 同时提高无 线基站系统的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案, 下 面将对实施例或现有技术描述中所需要使用的附图作简单地介绍, 显而易见地, 下面描述中的附图仅仅是本发明的一些实施例, 对于 本领域普通技术人员来讲, 在不付出创造性劳动的前提下, 还可以 根据这些附图获得其他的附图。
图 1 为本发明的实施例提供的一种时延校正装置的结构示意 图;
图 2为本发明的实施例提供的另一种时延校正装置的结构示意 图;
图 3为本发明的实施例提供的一种时序图;
图 4为本发明的实施例提供的又一种时延校正装置的结构示意 图;
图 5为本发明的实施例提供的再一种时延校正装置的结构示意 图; 图 6为本发明的实施例提供的一种时延校正装置中的第 r级时 延校正模块的模块示意图;
图 7为本发明的实施例提供的另一种时延校正装置的结构示意 图;
图 8为本发明的实施例提供的另一种时序图;
图 9 为本发明的实施例提供的一种时延校正方法的流程示意 图;
图 10 为本发明的实施例提供的另一种时延校正方法的流程示 意图。
具体实施方式
下面将结合本发明实施例中的附图, 对本发明实施例中的技术 方案进行清楚、 完整地描述, 显然, 所描述的实施例仅仅是本发明 一部分实施例, 而不是全部的实施例。 基于本发明中的实施例, 本 领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例, 都属于本发明保护的范围。
本发明的实施例提供一种时延校正装置, 应用于无线基站系 统, 在本实施例中, 时延校正装置在完成高速数据采样后, 通过在 高倍速的数字域中调整相应个数个数据周期, 然后通过多级抽值降 低数据速率, 从而补偿了无线基站系统中发射通道与反馈通道间的 环路小数时延。 具体的, 如图 1 所示, 该时延校正装置 1 包括: 数 据获取模块 1 1、 数据处理模块 12、 X个时延模块 13、 选择模块 14 及 N个串联的抽值模块 15 , 上述的 N个抽值模块 15 中的每个抽值 模块 15对应一个抽值级别, 而该选择模块 14与上述的 N个相互串 联的抽值模块 15相连, 其中:
数据获取模块 1 1 ,用于获取无线基站系统的反馈通道与发射通 道间的小数时延及时延校正参数。
其中, 上述的小数时延等于该时延校正装置的数据接口周期 的 a倍, 具体的, 上述的参数 a的取值范围为小于 1 的小数, 即, 0<a< l。 上述的时延校正参数包括该时延校正装置的过采样倍数 L。 过采样倍数 L是时延校正装置的采样时钟频率 F与时延校正装置的 数据接口速率 F,之间相差的倍数, 即 = F / F '。 此外, 由于本发明实 施例中的时延校正装置是通过 N个抽值模块 15来将高倍速的采样时 钟频率 F降到低倍速的数据接口速率 F,的, 而该时延校正装置中的 每个抽值模块 15的抽值倍数为 M ,采样时钟频率 F与数据接口速率 F,间的过采样倍数为 L , 因此, 可以得出 = M
示例性的, 以过采样模数转换器( Analog-to-Digital Converter , 简称 ADC ) 系统为例, 通常情况下 ADC采样完成后的数据速率( 即 采样时钟频率 F ) 通常很高, 一般在 3〜6GHz (千兆赫兹) 以上, 这 种高速数据对于现场可编程门阵歹' J ( Field - Programmable Gate Array , 简称 FPGA ) 或者专用 集成电路 (Application Specific Integrated Circuits, 简称 ASIC)来说通常是无法正确接收的, 同时对 于过采样系统应用而言这些数据不一定全部都要使用, 只要能覆盖 有用信号的带宽即可, 因此, 现今通常是将高速数据通过多级抽值 来降低速率,使得降低后的数据接口速率 F '—般在 100MHz〜500MHz (兆赫兹), 便于接收端接收, 这个过程中采样时钟频率 F降低到数 据接口速率 F,所要降低的倍数, 即过采样倍数 L。
数据处理模块 12 , 用于根据过采样倍数 L 与小数时延, 确定 在时延校正装置的采样时钟频率 F数据域中需要调整 Y个采样时钟 周期 T , 以满足小数时延的在时延校正装置的数据接口速率 数据 域中的时延要求。
其中, 上述的采样时钟周期 T 的个数 Y为大于 1 的自然数。 在一个实施例中, 采样时钟周期 T的个数 Y等于 a与 L相乘取整, 具体的, 公式 = "* 的推导过程如下所示。
首先, 通过上述过程可知, 时延校正装置在采样时钟频率 F数 据域下调整 Y个采样时钟周期 T , 便可补偿小数时延 a倍的数据接 口周期 T,, 即 "V = " (公式 1 ) ; 其次, 由于过采样倍数 L是时延 校正装置的采样时钟频率 F与时延校正装置的数据接口速率 F,之间 相差的倍数, 即 = F / F ', 因此, 采样时钟频率 F与数据接口速率 F, 对应的采样时钟周期 T和数据接口周期 T'与过采样倍数 L间的关系 可以为 Γ' = £*Γ (公式 2 ); 最后, 根据 F = l/T, F' = \IT,, 以及公式 1 与公式 2, 计算出 = "* 进而基于上述公式 = "* 直接推出时延 校正装置可以通过 a与 L相乘取整, 从而获得 Y值, 进而使得时延 校正装置在采样时钟频率 F数据域中调整 Y个采样时钟周期 T后, 便可在 数据域中补偿该小数时延 a* 。
选择模块 14, 根据 Y在 X个时延模块 13 中将 Y个时延模块 13 串联连接至选择模块 14。
具体的, 当上述的选择模块 14 包含 X-1个选择开关 K时, 该 选择模块可以通过打开该选择模块 14 的第 Y+1 个选择开关, 来表 明选择模块 14前连接有 Y个串联的时延模块 13。
Y个串联的时延模块 13, 用于在 F数据域中调整 Y个 T; 每 个时延模块 13调整一个采样时钟周期 T; X大于等于 ¥。
N个串联的抽值模块 15,用于通过 N级抽值将采样时钟频率 F 降到数据接口速率 F'。
具体的, 由于每级抽值模块可以降低 M倍的数据接口速率 F,, 因此, 时延校正装置便可以通过 N 个串联的抽值模块 15 来降低 L 倍的数据接口速率 F,, 即将采样时钟频率 F降到数据接口速率 F'。
具体的, 以上述的 N个抽值模块中的第 r级抽值模块为例, 来 说明上述的 N个抽值模块 15 中的各个抽值模块 15的具体功能实现 过程, 其中, 该第 r级抽值模块 15为所述 N个抽值模块中的任一级 抽值模块。
具体的, 第 r级抽值模块 15用于将第 r级抽值模块 15抽值前 的第一数据速率 降到第 r抽值模块 15抽值后的第二数据速率^。
r F F, = _
上述的 r Mr-1 , 上述的 r Mr , l≤r≤N。
示例性的, 当 r=l 时, 可以认为时延校正装置对 F进行第一次 抽值, 因此, F =F。 相应的, 当 r=N时, 可以认为时延校正装置在
F , = H F, 进行最后一级抽值得到 , 因此, 根据 =^^, 则 N MN L 。
具体的, 这里以过采样倍数 L为 4的时延校正装置为例, 如图 2所示, 该时延校正装置中包含 2个 2倍抽值的抽值模块 1 1、 3个时 延单元 12及一个选择模块 13组成, 即 L=4 , M=2 , N=2 , X=3。
图 3为图 2所示时延校正装置对应的时延图, 参照图 3所示的 实验图, 在过采样系统中, 当如图 2 所示的时延校正装置不进行时 延校正, 只通过 2 级抽值将高倍速的原始数据的速率降低时, 整个 过采样系统存在 3个 T的数据总延时, 这 3个 T的数据总延时是该 过采样系统本身就需出现的延时, 不能够补偿系统中所出现的反馈 通道与发射通道间的小数延时。
此时, 若采样到的原始数据需要补偿的小数时延为 0.75 71'时, 首先,该时延校正装置根据公式 r' = 4*7\将 0.75 分解为 3*0.25Γ' = 3*Γ , 从而得到 Υ=3 ; 其次, 该时延校正装置根据 Υ=3 , 将该时延校正装 置中的选择模块 13 的开关选择在开关 Κ3 的位置, 此时, 整个过采 样系统存在 6个 Τ的数据总延时。 这 6个 Τ的数据总延时包括如上 所述的系统本身的 3个 Τ的延时以及通过本发明调整的 3个 Τ的延 时。 通过该时延校正装置在 F数据域下调整 3个 Τ , 从而完成 0.75 7" 在 数据域中的时延要求, 而该时延校正装置补偿小数时延过程的 延时图如图 3所示。
本发明的实施例提供的时延校正装置, 该时延校正装置根据反 馈通道与发射通道间的小数时延及时延校正装置的过采样倍数, 确 定在时延校正装置采样时钟频率 F数据域中需要调整的时延校正装 置的采样时钟周期 Τ的个数为 Υ个, 便可满足该小数时延的在 数 据域中的时延要求, 从而在 F数据域中调整 Υ个 Τ , 并通过多级抽 值将 F 降到 进而实现模拟信号从时延校正装置的输入到输出的 高精度时延调整功能, 且实现代价较低, 能够降低成本, 同时提高 无线基站系统的性能。
本发明实施例对时延校正装置的单元划分, 是一种示例性的说 明, 在实际中可以有多种单元的划分方法来构成本发明实施例的时 延校正装置。 本发明实施例的时延校正装置可集成在无线基站系统 中的基站侧或移动管理实体 ( moblity management entity, 简称 MME ) 侧。 可通过基站中的基站控制器或 MME 中的控制器, 实现 本发明实施例的时延校正装置中各模块单元的功能。
本发明的实施例还提供了一种时延校正装置, 应用于无线基站 系统, 在本实施例中, 时延校正装置通过将总的无线基站系统中发 射通道与反馈通道间的环路小数时延分散到各级时延校正模块中进 行实现, 从而补偿了该环路小数时延。 如图 4 所示, 该时延校正装 置 2 包括: 数据获取模块 21, 数据处理模块 22, N个时延校正模块 23; 上述的 N个时延校正模块 23 中的每个时延校正模块 23对应一 个抽值级别, 其中:
数据获取模块 21,用于获取无线基站系统的反馈通道与发射通 道间的小数时延及时延校正参数。
其中, 上述的时延校正参数包括该时延校正装置的过采样倍数 L; 上述的小数时延等于该时延校正装置的数据接口周期 的 a倍, 具体的, 上述的参数 a的取值范围为小于 1 的小数, 即, 0<a<l。 上 述的时延校正参数包括该时延校正装置的过采样倍数 L。 过采样倍 数 L是时延校正装置的采样时钟频率 F与时延校正装置的数据接口 速率 F,之间相差的倍数, 即 F/F'。 此外, 由于本发明实施例中的 时延校正装置是通过 N级时延校正模块 23中的抽值模块来将高倍速 的采样时钟频率 F降到低倍速的数据接口速率 F,的, 而该时延校正 装置中的每个时延校正模块 23的抽值倍数为 M,采样时钟频率 F与 数据接口速率 F,间的过采样倍数为 L, 因此, 可以得出 = MW。
数据处理模块 22, 用于基于各时延校正模块 23的抽值级别, 将小数时延分解为 N份待校正时延。
其中, 本发明的实施例中的 N级时延校正模块 23 中的每级时 延校正模块 23分别对应一份待校正时延。 具体的, 上述的 N份待校 正时延分别为 αιΓ', Τ、, ……, αΝΤ' , α = (αι + α2 +→α +→αΝ . 第 r级时延 校正模块对应的待校正时延为 α 咅的 Τ'; re(12'…… ' N)。 此外, 时延 校正装置在将小数时延分解为 N份待校正时延时, 由于每级时延校 正模块 23所能补偿的时延不同, 因此时延校正装置可以根据其抽值 倍数、 过采样倍数的不同, 为其配置不同的时延分配策略来进行小 数时延的分解, 具体的该时延分配策略可以为时延校正模块 23 的抽 值级别与所能补偿的时延的映射关系, 也可以是时延分配公式, 如, a* T ' =( *Μ。 +Υ2 +…… +Yr *Mr- 1 +…… *MW- 1 ) * Γ。
示例性的, 数据处理模块 22 在对小数时延进行分解时, 通常 是根据各级时延校正模块对应的抽值级别, 将该小数时延的时延调 整要求分散到各个时延校正模块分散进行实现, 因此, 数据处理模 块将上述的小数时延分解为 Ν份待校正时延, 即为了后续获取每份 待校正时延个的时延调整需求。 但是, 需要说明的是, 在对小数时 延进行分解时, 由于每级时延校正模块所能校正的待校正时延有一 定的范围, 因此, 使得最终所分解的 Ν份带校正时延, 会出现多组 情况, 可以任选其一进行处理。
数据处理模块 22 ,还用于根据时延校正模块 23的抽值倍数 Μ , 确定每级时延校正模块 23在满足 倍的 Γ '的时延要求时, 需要在该 级时延校正模块 23 的数据速率 数据域下调整的时钟周期 的个数
Yr 其中, 上述的 和 分别为第 r级时延校正模块 23的抽值前的 数据速率和数据周期, 且满足7 1/ F 上述的 是通过 与抽值倍数 M相乘取整得到的; 而经过第 r级时延校正模块 23抽值后的数据周 期为 ^, = Μ 需要说明的是, 上述的 、 Τ 是随着时延校 正模块的抽值级别的不同其对应的这三个值也不同, 具体的, 每个 时延校正模块 23都有与其相对应的 、 、
示例性的,以第 r级时延校正模块 23需要在 数据域下调整的 的个数 为例, 具体的, 公式 = α^Μ的推导过程如下所示。
首先, 通过上述过程可知, 第 r级时延校正模块 23 在抽值前 数据速率 数据域下调整 个采样时钟周期 T , 便可补偿待校正时延 倍的抽值后数据速率 '对应的时钟周期 ,即 ' = (公式 3 ); 其次,由于抽值倍数 M是第 r级时延校正模块 23 的抽值前的数据速 率 与第 r级时延校正模块 23的抽值后的数据速率 '之间相差的倍 数, 即^二 / ^ , 因此, 数据速率 与数据速率 对应的时钟周期 和时钟周期 与抽值倍数 M 间的关系可以为 = M^ (公式 4 ); 最 后, 便可根据公式 3与公式 4 , 计算出 = α Μ , 因此, 基于上述公 式 yr = *M , 可以直接推出, 时延校正装置通过 与 M相乘取整, 从 而获得 值, 进而使得第 r级时延校正模块 23 在数据速率 数据域 中调整 个时钟周期 后,便可在 数据域中补偿分配的待校正时延 * Γ '的时延需求。
Ν个时延校正模块 23 , 用于根据 , 依次调整第 r级时延校正 模块对应的待校正时延 α 咅的 Τ'。
具体的, 上述的 Ν个时延校正模块 23是按照时延校正模块 23 的抽值级别, 从低到高依次串联组成的, 当上述的小数时延输入到 该 Ν个相互串联的时延校正模块中后,每级时延校正模块 23按照其 所能补偿的待校正时延的大小对该小数时延依次进行补偿。
本发明的实施例提供的时延校正装置, 该时延校正装置根据反 馈通道与发射通道间的小数时延及时延校正装置的抽值倍数, 将该 小数时延分散到各级时延校正模块进行补偿校正, 校正时确定每级 时延校正模块在满足相应的待校正时延在 '数据域下的时延要求 时, 需要在 数据域下调整的 的个数 从而按照 Ν个时延校正模 块的抽值级别, 从低到高依次将对应的待校正时延进行调整, 从而 实现模拟信号从时延校正装置的输入到输出的高精度时延调整功 能, 同时由于每级时延校正模块是在不同数据域下调整不同的数据 周期, 且抽值级别越高对应延时的 1 个数据周期越长, 从而大大的 减少了时延单元的个数, 使得方案实现代价较低, 能够降低成本, 同时提高无线基站系统的性能。
可选的, 如图 5所示, 上述的 Ν个时延校正模块 23 中的每个 时延校正模块 23 包括时延单元 23 1、 选择单元 232和抽值单元 233 , 这里以 Ν个时延校正模块 23中的第 r级时延校正模块 23为例 , 来说明上述的 N个时延校正模块 23 中的各个时延校正模块 23 的具 体功能实现过程, 该第 r级时延校正模块 23为上述 N个时延校正模 块 23 中的任一级时延校正模块 23。
具体的, 如图 6所示, 第 r级时延校正模块 23 中的时延单元 231 包括 X个时延子单元 231a, X为大于 1 的自然数且 X大于 Yr, 上述的选择模块 232与抽值单元 233相连, 其中:
N个时延校正模块 23 中的第 r级时延校正模块 23 中的选择单 元 233,用于根据 在第 r级时延校正模块 23 中连接 个相互串联的 时延子单元 231。
示例性的, 当该选择单元 233 包含 X-1个选择开关 K时, 上述 的选择单元 233可以通过打开第 个选择开关, 来表明选择单元 232 前连接有 个相互串联的时延子单元 231a。
个串联的时延子单元 231a, 用于在 数据域中调整 个 7;; 每 个时延子单元调整 1个7^
第 r级时延校正模块 23 中的抽值单元 233, 用于将 降到 F r F p , = J_
其中, r M-1 , r Mr , l≤r≤N, 其中, 上述的第 r级时延校正模 块为 N个时延校正模块 23 中的任一级时延校正模块 23。
示例性的, 当 r=l 时, 可以认为时延校正装置对 F进行第一次 抽值, 因此, F =F。 相应的, 当 r=N时, 可以认为时延校正装置在
F , = H F, 进行最后一级抽值得到 , 因此, 根据 = MW, 则 N MN L 。
此外, 数据处理模块 22在确定每级时延校正模块 23在满足 倍的 T'的时延要求时, 需要在该级时延校正模块 23 的数据速率 数 据域下调整的时钟周期7^的个数 时, 可以根据下述的等式 ( 1 ) 和 等式 ( 2 ) 来确定。
a*r'=(Y1*M。+Y2*M1+…… +Yr*Mr— …… +ΥΝΝ'ι)*Τ 等式 (1) α*Τ = ΜΝ*Τ 等式(2)。 需要说明的是, 图 5、 图 6所描述的第 r级时延校正模块 23的 具体模块构架, 在本实施例提供的时延校正装置的其他时延校正模 块 23也同样适用, 这里的第 r级时延校正模块 23 只是本实施例提 供的时延校正装置中的其中一个时延校正模块 23。
示例性的, 若这里以过采样倍数 L为 4的时延校正装置为例, 如图 7所示, 该时延校正装置中包含 2级时延校正模块 21, 每级时 延校正模块 21 包括 1个 2倍抽值的抽值模块 213、 1个时延单元 211 及 1个选择单元 212组成, 即 L=4, M=2, N=2, X=2。
图 8为图 7所示时延校正装置对应的时延图, 参照图 8, 在过 采样系统中, 当如图 7 所示时延校正装置不进行时延校正, 只通过 2级抽值将高倍速的原始数据的速率降低时, 整个过采样系统会有 3 个 T的数据总延时, 这 3个 T的数据总延时是该过采样系统本身就 需出现的延时, 不能够补偿系统中所出现的反馈通道与发射通道间 的小数延时。
当采样到的原始数据需要补偿的小数时延为 时, 首先该 时延校正装置根据公式0 ·75*Γ'=(Υι2°+Υ22ΐ)*Γ , 及公式 0.75*Γ' = 3*Γ , 计算 出 Yi = l, Y2 = l; 其次, 该时延校正装置根据 γι = 1, Y2 = l, 将第一级 时延校正模块 23的选择单元 233的开选择在开关 W1上, 使得该时 延校正模块 23在 Fl( F1=F )数据域下调整 1个时间周期 Tl( Τ1=Τ ), 参照图 8 所示的时延图可知, 此时原始数据延时 1 个 Τ。 又延时 1 个 T1后, 数据被第 1级时延校正模块中抽值单元的抽值。 经过第 1 级时延校正模块中抽值单元的 2 倍抽值后, 数据的周期变为 ΤΓ
( ΤΓ=Τ2=2Τ)。 然后将第二级时延校正模块 23 的选择单元 232 的 开 关选择在开 关 W1 上 , 使得该 时延校正模块 21 在 F2
( F2=l/T2=l/2T=^/2 ) 数据域下调整 1 个时间周期 T2 ( T2=2T ), 参照图 8所示的时延图可知, 此时原始数据相当于在 F数据域下延 时 2个 Τ。 又延时 1个 Τ2后, 数据被第 2级时延校正模块中抽值单 元的抽值。 经过第 2级时延校正模块 23 中抽值单元 233 的 2倍抽值 后, 数据的周期变为 Τ2, ( Τ2,=Τ,=2Τ*2=4Τ)。 这样, 整个过采样系 统存在 6个 Τ的数据总延时。 这 6个 Τ的数据总延时包括如上所述 的系统本身的 3个 Τ的延时以及通过本发明调整的 3个 Τ的延时。 通过时延校正装置通过延时 3个 Τ, 实现了 0.757"的时延要求。
本发明的实施例提供的时延校正装置, 该时延校正装置根据反 馈通道与发射通道间的小数时延及时延校正装置的抽值倍数, 确定 每级时延校正模块在满足相应的待校正时延在 数据域下的时延要 求时, 需要在 数据域下调整的 7^的个数 , 从而按照 N个时延校正 模块的抽值级别, 从低到高依次将对应的待校正时延进行调整, 从 而实现模拟信号从时延校正装置的输入到输出的高精度时延调整功 能, 且实现代价较低, 能够降低成本。
本发明实施例对时延校正装置的单元划分, 是一种示例性的说 明, 在实际中可以有多种单元的划分方法来构成本发明实施例的时 延校正装置。 本发明实施例的时延校正装置可集成在无线基站系统 中的基站侧或移动管理实体侧。 可通过基站中的基站控制器或 MME 中的控制器, 实现本发明实施例的时延校正装置中各模块单元的功 能。
本发明的实施例还提供了一种时延校正方法, 应用如图 1、 2 对应实施例中所述的时延校正装置 1 , 具体的, 该时延校正装置 1 具体应用于无线基站系统, 其中, 如图 9 所示, 该时延校正方法具 体包括如下步骤:
301、 时延校正装置获取无线基站系统的反馈通道与发射通道 间的小数时延及时延校正参数。
其中, 上述的时延校正参数包括该时延校正装置的过采样倍数 L ; 上述的小数时延等于该时延校正装置的数据接口周期 的 a倍, 具体的, 上述的参数 a的取值范围为小于 1 的小数, 即, 0<a< l。 上 述的时延校正参数包括该时延校正装置的过采样倍数 L。 过采样倍 数 L是时延校正装置的采样时钟频率 F与时延校正装置的数据接口 速率 F,之间相差的倍数, 即 F / F'。 此外, 由于本发明实施例中的 时延校正装置是通过 N个抽值模块来将高倍速的采样时钟频率 F降 到低倍速的数据接口速率 F,的, 而该时延校正装置中的每个抽值模 块的抽值倍数为 M , 采样时钟频率 F与数据接口速率 F,间的过采样 倍数为 L , 因此, 可以得出
302、 时延校正装置根据过采样倍数 L与小数时延, 确定在时 延校正装置的采样时钟频率 F数据域中需要调整 Y个时延校正装置 的采样时钟周期 τ, 便可满足小数时延的在时延校正装置的数据接 口速率 数据域中的时延要求。
其中, 上述的采样时钟周期 T 的个数 Y为大于 1 的自然数。 在一个实施例中, 采样时钟周期 T的个数 Y等于 a与 L相乘取整, 具体的, 公式 = "* 的推导过程如下所示。
首先, 通过上述过程可知, 时延校正装置在采样时钟频率 F数 据域下调整 Y个采样时钟周期 T, 便可补偿小数时延 a倍的数据接 口周期 T,, 即 "V = " (公式 1 ); 其次, 由于过采样倍数 L是时延 校正装置的采样时钟频率 F与时延校正装置的数据接口速率 F,之间 相差的倍数, 即 = F/F', 因此, 采样时钟频率 F与数据接口速率 F, 对应的采样时钟周期 T和数据接口周期 T'与过采样倍数 L间的关系 可以为 Γ' = £*Γ (公式 2 ); 最后, 便可根据公式 1 与公式 2, 计算出 Y = *L, 进而基于上述公式; T = "* , 直接推出时延校正装置可以通过 a与 L相乘取整, 从而获得 Y值, 进而使得时延校正装置在采样时 钟频率 F数据域中调整 Y个采样时钟周期 T后, 便可在 数据域中 补偿该小数时延 a* 7"。
303、 时延校正装置在 F数据域中调整 Y个 T, 并通过多级抽 值将 F降到 F'。
可选的, 步骤 303 中的通过多级抽值将 F降到 具体包括如下 内容:
303a, 时延校正装置根据时延校正装置的抽值倍数 M, 通过 N 级抽值将 F降到 F'。
其中, L = MN', 上述的 N级抽值中的第 r级抽值是将第 r级抽 值前的第一数据速率 降到第 r 级抽值后的第二数据速率 '; 上述 r F F' = J_
r Mr-1, 上述的 r Mr , ≤r≤N。
示例性的, 当 r=l 时, 可以认为时延校正装置对 F进行第一次 抽值, 因此, F =F。 相应的, 当 r=N时, 可以认为时延校正装置在
F , = _ = = F' 进行最后一级抽值得到 , 因此, 根据 =^^, 则 N MN L 。
本发明的实施例提供的时延校正方法, 根据反馈通道与发射通 道间的小数时延及时延校正装置的过采样倍数, 确定在时延校正装 置采样时钟频率 F数据域中需要调整的时延校正装置的采样时钟周 期 T的个数为 Y个, 便可满足该小数时延的在 数据域中的时延要 求, 从而在 F数据域中调整 Y个 T , 并通过多级抽值将 F降到 进而实现模拟信号从时延校正装置的输入到输出的高精度时延调整 功能, 且实现代价较低, 能够降低成本, 同时提高无线基站系统的 性能。
本发明的实施例还提供了一种时延校正方法, 应用如图 4至 7 对应实施例中所述的时延校正装置 2 , 具体的, 该时延校正装置 2 具体应用于无线基站系统, 其中, 如图 10所示, 该时延校正方法具 体包括如下步骤:
401、 时延校正装置获取所述无线基站系统的反馈通道与发射 通道间的小数时延及时延校正参数。
其中, 上述的时延校正参数包括该时延校正装置的过采样倍数 L ; 上述的小数时延等于该时延校正装置的数据接口周期 的 a倍, 具体的, 上述的参数 a的取值范围为小于 1 的小数, 即, 0<a< l。 上 述的时延校正参数包括该时延校正装置的过采样倍数 L。 过采样倍 数 L是时延校正装置的采样时钟频率 F与时延校正装置的数据接口 速率 F,之间相差的倍数, 即 F / F'。 此外, 由于本发明实施例中的 时延校正装置是通过 N级抽值来将高倍速的采样时钟频率 F降到低 倍速的数据接口速率 F,的, 而该时延校正装置每级抽值的抽值倍数 为 M , 采样时钟频率 F与数据接口速率 F,间的过采样倍数为 L , 因 此, 可以得出 = 。
402、 时延校正装置基于时延分配策略及各时延校正模块的抽 值级别, 将小数时延分解为 N份待校正时延。
其中, 本发明的实施例中的每级时延校正模块分别对应一份待 校正时延; 而上述的 N 份待校正时延分别为 αιΤ '' 7"' ……, αΝΓ , =∑ + +—+^+'"+ ) , 例如, 第 r 级时延校正模块对应的待校正时 延为 倍的 r e (12'…… ' N)。 此外, 时延校正装置在将小数时延分 解为 N份待校正时延时,由于每级时延校正模块 23所能补偿的时延 不同, 因此时延校正装置可以根据其抽值倍数、 过采样倍数的不同, 为其配置不同的时延分配策略来进行小数时延的分解, 具体的该时 延分配策略可以为时延校正模块的抽值级别与所能补偿的时延的映 射 关 系 , 也 可 以 是 时 延 分 配 公 式 , 如 , a* T ' =( *Μ。 +Υ2 +…… +Yr *Mr- 1 +…… *MW- 1 ) * Γ。
示例性的, 时延校正装置在对小数时延进行分解时, 通常是根 据各级时延校正模块对应的抽值级别, 将该小数时延的时延调整要 求分散到各个时延校正模块分散进行实现, 因此, 时延校正装置将 上述的小数时延分解为 Ν份待校正时延, 即为了后续获取每份待校 正时延个的时延调整需求。 但是, 需要说明的是, 在对小数时延进 行分解时, 由于每级时延校正模块所能校正的待校正时延有一定的 范围, 因此, 使得时延校正装置最终所分解的 Ν份带校正时延, 会 出现多组情况, 可以任选其一进行处理。
403、 时延校正装置根据时延校正模块的抽值倍数 Μ , 确定每 级时延校正模块在满足 Α倍的 T,的时延要求时,需要在该级时延校正 模块的数据速率 数据域下调整的时钟周期 的个数 。
可选的, 步骤 403具体包括如下内容:
403 a , 时延校正装置根据时延校正模块的抽值倍数 M 及等式 ( 1 ) 和等式( 2 )确定每级时延校正模块在满足 A倍的 的时延要求 时, 需要在该级时延校正模块的数据速率 数据域下调整的时钟周 期 的 个 数 。 其 中 , 上 述 的 等 式 ( 1 ) 为 : a*r'=(Y1*M。+Y2*M1 +…… +Yr*Mr— …… +YN*MN-1) * T; 等式( 2 )为: a * T、 = MN * T 。
其中, 上述的 和 分别为第 r级时延校正模块 23的抽值前的 数据速率和数据周期, 且满足7 1 / F 上述的 是通过 与抽值倍数 M相乘取整得到的; 而经过第 r级时延校正模块 23抽值后的数据周 期为 , = M*T 需要说明的是, 上述的 、 、 是随着时延校 正模块的抽值级别的不同其对应的这三个值也不同, 具体的, 每个 时延校正模块 23都有与其相对应的 、 示例性的,以第 r级时延校正模块 23需要在 ^ ^数据域下调整的 的个数 为例, 具体的, 公式 = α^Μ的推导过程如下所示。
首先, 通过上述过程可知, 第 r级时延校正模块 23 在抽值前 数据速率 数据域下调整 个采样时钟周期 T, 便可补偿待校正时延 倍的抽值后数据速率 '对应的时钟周期 ,即 ' = (公式 3 ); 其次,由于抽值倍数 M是第 r级时延校正模块 23 的抽值前的数据速 率 与第 r级时延校正模块 23的抽值后的数据速率 '之间相差的倍 数, 即 = /F , 因此, 数据速率 与数据速率 对应的时钟周期 和时钟周期 与抽值倍数 M 间的关系可以为 = M^ (公式 4 ); 最 后, 便可根据公式 3与公式 4, 计算出 =α Μ, 因此, 基于上述公 式
Figure imgf000022_0001
可以直接推出, 时延校正装置通过 与 M相乘取整, 从 而获得 值,进而使得第 r级时延校正模块 23在抽值前数据速率 数 据域中调整 个抽值后数据速率 C对应的时钟周期 后,便可在 C数 据域中补偿分配的待校正时延 * ^的时延需求。
404、 时延校正装置根据 , 依次调整第 r级时延校正模块对应 的待校正时延 倍的 T、。
可选的, 步骤 404具体包括如下过程:
404a, 时延校正装置选择任一待校正时延, 确定任一校正时延 对应的时延校正模块的抽值级别为第 r级时,在 数据域中需要调整 的 的个数
404b, 时延校正装置在 数据域中调整 个7^
404c, 时延校正装置将 降到 '。
r F F, = J_
其中, 上述的 r 、, 上述的 r Mr o 示例性的, 当 r=l 时, 可以认为时延校正装置对 F进行第一次抽值, 因此, Fi = F。 相应的, 当 r=N 时, 可以认为时延校正装置在进行最后一级抽值得到 因
F F _ ,
此, 根据 = MW , 则 ^ =^ = = ?。 需要说明的是, 上述的任一待校 正时延为该 N份待校正时延中的其中一份, 上述的 N份待校正时延 组成本发明实施例中所提到的小数时延。
本发明的实施例提供的时延校正方法, 根据反馈通道与发射通 道间的小数时延及时延校正装置的抽值倍数, 将该小数时延分散到 各级时延校正模块进行补偿校正, 校正时确定每级时延校正模块在 满足相应的待校正时延在 数据域下的时延要求时, 需要在 数据 域下调整的 的个数 , 从而按照 N个时延校正模块的抽值级别, 从 低到高依次将对应的待校正时延进行调整, 从而实现模拟信号从时 延校正装置的输入到输出的高精度时延调整功能, 同时由于每级时 延校正模块是在不同数据域下调整不同的数据周期, 且抽值级别越 高对应延时的 1 个数据周期越长, 从而大大的减少了时延单元的个 数, 使得方案实现代价较低, 能够降低成本, 同时提高无线基站系 统的性能。
所属领域的技术人员可以清楚地了解到, 为描述的方便和简 洁, 仅以上述各功能模块的划分进行举例说明, 实际应用中, 可以 根据需要而将上述功能分配由不同的功能模块完成, 即将装置的内 部结构划分成不同的功能模块, 以完成以上描述的全部或者部分功 能。 上述描述的系统, 装置和单元的具体工作过程, 可以参考前述 方法实施例中的对应过程, 在此不再赘述。
在本申请所提供的几个实施例中,应该理解到, 所揭露的系统, 装置和方法, 可以通过其它的方式实现。 例如, 以上所描述的装置 实施例仅仅是示意性的, 例如, 所述模块或单元的划分, 仅仅为一 种逻辑功能划分, 实际实现时可以有另外的划分方式, 例如多个单 元或组件可以结合或者可以集成到另一个系统, 或一些特征可以忽 略, 或不执行。 另一点, 所显示或讨论的相互之间的耦合或直接耦 合或通信连接可以是通过一些接口 , 装置或单元的间接耦合或通信 连接, 可以是电性, 机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上 分开的, 作为单元显示的部件可以是或者也可以不是物理单元, 即 可以位于一个地方, 或者也可以分布到多个网络单元上。 可以根据 实际的需要选择其中的部分或者全部单元来实现本实施例方案的目 的。 另外, 在本申请各个实施例中的各功能单元可以集成在一个处 理单元中, 也可以是各个单元单独物理存在, 也可以两个或两个以 上单元集成在一个单元中。 上述集成的单元既可以采用硬件的形式 实现, 也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立 的产品销售或使用时, 可以存储在一个计算机可读取存储介质中。 基于这样的理解, 本申请的技术方案本质上或者说对现有技术做出 贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体 现出来, 该计算机软件产品存储在一个存储介质中, 包括若干指令 用以使得一台计算机设备 (可以是个人计算机, 服务器, 或者网络 设备等) 或处理器 ( processor ) 执行本申请各个实施例所述方法的 全部或部分步骤。 而前述的存储介质包括: U 盘、 移动硬盘、 只读 存储器( ROM , Read-Only Memory )、随机存取存储器( RAM , Random Access Memory )、 磁碟或者光盘等各种可以存储程序代码的介质。
以上所述, 以上实施例仅用以说明本申请的技术方案, 而非对 其限制; 尽管参照前述实施例对本申请进行了详细的说明, 本领域 的普通技术人员应当理解: 其依然可以对前述各实施例所记载的技 术方案进行修改, 或者对其中部分技术特征进行等同替换; 而这些 修改或者替换, 并不使相应技术方案的本质脱离本申请各实施例技 术方案的精神和范围。

Claims

权 利 要 求 书
1、 一种时延校正装置, 应用于无线基站系统, 其特征在于, 该 装置包括: 数据获取模块、 数据处理模块、 X个时延模块、 选择模块 和 N个串联的抽值模块, 所述 N个抽值模块中的每个抽值模块对应 一个抽值级别, 所述选择模块与所述 N个串联的抽值模块相连, X为 大于 1 的自然数, N为自然数, 其中:
所述数据获取模块, 用于获取所述无线基站系统的反馈通道与 发射通道间的小数时延及时延校正参数; 其中, 所述时延校正参数包 括所述时延校正装置的过采样倍数 L; 所述小数时延为 a倍的所述时 延校正装置的数据接口周期 , 0<a<l;
所述数据处理模块, 用于根据所述过采样倍数 L与所述小数时 延, 确定在所述时延校正装置的采样时钟频率 F数据域中需要调整 Y 个所述时延校正装置的采样时钟周期 T, 以满足所述小数时延的在所 述时延校正装置的数据接口速率 F'数据域中的时延要求; 其中, 所述 Y为大于 1 的自然数, 所述 Y小于等于所述 X, 所述 Y是通过所述 a 与所述 L相乘取整获得, T' = l*T , F = l/T, F = \IT
所述选择模块,根据所述 Y在所述 X个时延模块中将 Y个时延 模块串联连接至所述选择模块;
所述 Y个串联的时延模块,用于在所述 F数据域中调整 Y个 T; 每个时延模块调整一个 T;
所述 N个串联的抽值模块, 用于通过 N级抽值将所述 F降到所 述 。
2、 根据权利要求 1所述的装置, 其特征在于, 所述抽值模块的 抽值倍数为 M, L = MN
所述 N个抽值模块中的第 r级抽值模块, 用于将所述第 r级抽 值模块抽值前的第一数据速率 降到所述第 r抽值模块抽值后的第二 数据速率 所述 =~^, 所述 '=_^, \<r<N\
r r Mr- 1 r Mr
其中, 上述的第 r级抽值模块为所述 N个抽值模块中的任一级 抽值模块。
3、 一种时延校正装置, 应用于无线基站系统, 其特征在于, 所 述装置包括: 数据获取模块, 数据处理模块, N个时延校正模块; 所 述 N个时延校正模块中的每个时延校正模块对应一个抽值级别, N为 大于 1 的自然数, 其中:
所述数据获取模块, 用于获取所述无线基站系统的反馈通道与 发射通道间的小数时延及时延校正参数; 其中, 所述时延校正参数包 括所述时延校正装置的抽值倍数 M及过采样倍数 L ;所述小数时延为 a倍的所述时延校正装置的数据接口周期 Γ' , 0<a< l ;
所述数据处理模块, 用于基于各时延校正模块的抽值级别, 将 所述小数时延分解为 N份待校正时延; 其中, 每级时延校正模块对应 一份待校正时延; 所述 N份待校正时延为 α2' ……, aN 第 r级时延 校正模块对应的待校正时延为 倍的 Γ' ; re (l,2, ......, N) ;
所述数据处理模块, 还用于根据所述时延校正模块的抽值倍数 M , 确定每级时延校正模块在满足 a倍的 Γ'的时延要求时, 需要在该 级时延校正模块的数据速率 F-数据域下调整的时钟周期 Tr的个数 1; 其中, 所述 和 7;分别为第 r 级时延校正模块的抽值前的数据速率和 数据周期, 且满足 7;= 1 / ; 所述 是通过 与抽值倍数 M相乘取整得 到的; 经过第 r级时延校正模块抽值后的数据周期为 Γ , = M , 所述 N个时延校正模块, 用于根据 , 依次调整第 r级时延校 正模块对应的待校正时延 倍的 T'。
4、 根据权利要求 3所述的装置, 其特征在于, 所述每个时延校 正模块包括抽值单元、 时延单元和选择单元, 所述时延单元包括 X个 时延子单元, X为大于 1 的自然数且 X 大于 所述选择模块与所 述抽值单元相连;
所述 Ν个时延校正模块中的第 r级时延校正模块中的选择单元, 用于根据所述 在所述第 r 级时延校正模块中将 个的时延子单元串 联连接至所述第 r级时延校正模块中的选择单元;
所述 个串联的时延子单元, 用于在 数据域中调整 个 7;; 每 个时延子单元调整 1个 7;;
所述第 r级时延校正模块中的抽值单元,用于将所述 降到所述 F'; 其中, 所述 所述 7 '= , l≤r<N;
r r Mr- 1 r Mr
其中, 上述的第 r级时延校正模块为所述 N个时延校正模块中 的任一级时延校正模块。
5、 根据权利要求 3或 4所述的装置, 其特征在于, 所述数据处 理模块根据等式 ( 1 ) 和等式 ( 2 ) 确定需要在各级时延校正模块的数 据速率 数据域下调整的时钟周期 Tr的个数 1;
a*r'=(Y1*M。+Y2*M1+…… +Yr*Mr— …… +ΥΝΝ'ι)*Τ (1) α*Τ'^ΜΝ*Τ (2)。
6、 一种时延校正方法, 应用于时延校正装置, 所述时延校正装 置应用于无线基站系统, 其特征在于, 包括:
获取所述无线基站系统的反馈通道与发射通道间的小数时延及 时延校正参数; 其中, 所述时延校正参数包括所述时延校正装置的抽 值倍数 Μ及过采样倍数 L;所述小数时延为 a倍的所述时延校正装置 的数据接口周期 Γ', 0<a<l;
根据所述过采样倍数 L与所述小数时延, 确定在所述时延校正 装置的采样时钟频率 F数据域中需要调整 Y 个所述时延校正装置的 采样时钟周期 T, 便可满足所述小数时延的在所述时延校正装置的数 据接口速率 F'数据域中的时延要求;其中,所述 Y为大于 1 的自然数, 所述 Y是通过 a与 L相乘取整获得, T' = L*T;
在所述 F数据域中调整 Y个 T, 并通过多级抽值将所述 F降到 所述 。
7、 根据权利要求 6所述的方法, 其特征在于, 所述通过多级抽 值将所述 F降到所述 F'具体包括: 根据所述时延校正装置的抽值倍数 M, 通过 N级抽值将所述 F降到所述 ; 其中, L = MN', 所述 N级抽 值中的第 r级抽值是将第 r级抽值前的第一数据速率 降到所述第 r 级抽值后的第二数据速率 所述 =_^, 所述 '= , \≤r≤N。
Mr Mr
8、 一种时延校正方法, 应用于时延校正装置, 所述时延校正装 置应用于无线基站系统, 其特征在于, 包括:
获取所述无线基站系统的反馈通道与发射通道间的小数时延及 时延校正参数; 其中, 所述时延校正参数包括所述时延校正装置的抽 值倍数 M ; 所述小数时延为 a倍的所述时延校正装置的数据接口周期 Γ , 0<a< l;
基于各时延校正模块的抽值级别, 将所述小数时延分解为 N份 待校正时延; 其中, 所述 N 个时延校正模块的抽值级别被设定为 N 级, 每个时延校正模块对应一个抽值级别, 每级时延校正模块对应一 份待校正时延; 所述 N份待校正时延为 ^ …… ' α 第 r级时延校 正模块对应的待校正时延为 倍的 Γ' ; r e (1,2, ......, N);
根据所述时延校正模块的抽值倍数 M , 确定每级时延校正模块 在满足 A倍的 Γ'的时延要求时, 需要在该级时延校正模块的数据速率 数据域下调整的时钟周期 7;的个数 } ; 其中, 所述 和 7;分别为第 r 级时延校正模块的抽值前的数据速率和数据周期, 且满足 7;= 1/ ; 所 述 是通过 与抽值倍数 M相乘取整得到的; 经过第 r级时延校正模 块抽值后的数据周期为 = M *Tr .
根据 , 依次调整第 r级时延校正模块对应的待校正时延 ^倍的
Γ。
9、 根据权利要求 8所述的方法, 其特征在于, 所述根据 1 , 依 次调整第 r级时延校正模块对应的待校正时延 ^倍的 具体包括: 选择任一待校正时延, 确定所述任一校正时延对应的时延校正 模块的抽值级别为第 r级时, 在 数据域中需要调整的 的个数
在 数据域中调整 个
将所述 降到所述 ';其中,所述 =一^ y,所述 ' ="^ , l≤r≤N ;
r r r Mr r Mr
其中, 所述任一待校正时延为所述 Ν份待校正时延中的其中一 份, 所述 Ν份待校正时延组成所述小数时延。
10、 根据权利要求 8或 9所述的方法, 其特征在于, 所述根据 所述时延校正模块的抽值倍数 Μ , 确定每级时延校正模块在满足 A倍 的 Γ '的时延要求时, 需要在该级时延校正模块的数据速率 数据域下 调整的时钟周期 7;的个数 };具体包括:
根据所述时延校正模块的抽值倍数 M及等式 ( 1 ) 和等式 ( 2 ) 确定每级时延校正模块在满足 a倍的 Γ的时延要求时, 需要在该级时 延校正模块的数据速率 数据域下调整的时钟周期 Tr的个数 1;
Figure imgf000029_0001
α*Τ' = ΜΝ
-21 -
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