WO2015152655A1 - 픽셀을 지시하는 방법 및 장치, 픽셀 지시를 처리하는 방법 및 장치 - Google Patents

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WO2015152655A1
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천지에
이선일
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삼성전자 주식회사
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    • H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding

Definitions

  • the present invention relates to the field of video encoding and decoding techniques, and more particularly, to a method and apparatus for indicating a pixel, and a method and apparatus for processing a pixel indication.
  • the International Video Coding Standard-High Efficiency Video Coding (HEVC) and the Chinese Video Coding Standard-Audio Video coding Standard 2 (AVS2) are under development and reconstructed pixels.
  • a sample adaptive offset technology is applied to reduce distortion between the pixel and the original pixels.
  • pixels of a specific area are classified by category, and according to the category of each pixel, a specific offset value is added to the pixels on the category to be processed.
  • the encoder sends the applied classification method and offset values added to the pixels on the bit-stream.
  • the decoder classifies the pixels in the specific area with the same method used by the encoder to obtain the same classification result as obtained by the encoder.
  • the encoder offsets the pixels to be processed according to the offset values transmitted on the bitstream.
  • the edge mode method includes comparing a value of a current pixel with a value of pixels around the current pixel, and determining a category of the current pixel according to the comparison result.
  • the edge mode method in HEVC and AVS2, pixels are classified into five categories.
  • the standard specifies a category of pixels to be offset, so that information about the pixels on which offset processing is performed is not transmitted on the bitstream.
  • the band mode method is different from the edge mode method.
  • pixels are sorted according to the values of the pixels.
  • the range of pixel values is divided into several subsections.
  • the index of the lower section to which the pixel belongs is the index of the category of the pixel.
  • the range of pixel values is divided evenly into 32 subsections. As shown in Fig. 1, for an 8-bit video sequence, the length of each subsection is equal to eight.
  • the index of the category with respect to the current pixel is obtained according to a lower section to which the current pixel belongs.
  • the category of the pixel on which the offset processing is performed is not fixed.
  • the encoder selects four subsections from a total of 32 subsections, and an offset process is performed for pixels on the four subsections. Therefore, the subsection in which the offset processing is performed, named offset subsection, must be indicated on the bitstream.
  • the index of the first offset subsection i.e., the start offset subsection
  • the index range of the lower section is from 0 to 31
  • the index range of the starting offset lower section is from 0 to 28.
  • the index of the start offset subsection is indicated by a binary symbol string consisting of five binary symbols.
  • the four offset subsections are only partially contiguous. Specifically, in AVS2, the first offset subsection and the second offset subsection are continuous, and the third offset subsection and the fourth offset subsection are continuous. There may be one or more non-offset subsections between the second offset subsection and the third offset subsection. Since some of the four subsections may be discontinuous, the indices of the two starting offset subsections are sent in the early stage of AVS2. In this case, the index range of each start offset subsection is 0 to 30. The index of each start offset subsection is indicated by a binary symbol string consisting of five binary symbols. Therefore, in the initial stage of AVS2, 10 binary symbols are dedicated to the information about the offset subsections.
  • Table 1 Category index Range of pixel values
  • Category index Range of pixel values 0 0-7 16 128-135 One 8 to 15 17 136 ⁇ 143 2 16 ⁇ 23 18 144 ⁇ 151 3 24 ⁇ 31 19 152 ⁇ 159 4 32-39 20 160 ⁇ 167 5 40 ⁇ 47 21 168 ⁇ 175 6 48 ⁇ 55 22 176 ⁇ 183 7 56 ⁇ 63 23 184 ⁇ 191 8 64-71 24 192 ⁇ 199 9 72-79 25 200-207 10 80 ⁇ 87 26 208-215 11 88-95 27 216 ⁇ 223 12 96 ⁇ 103 28 224 ⁇ 231 13 104 ⁇ 111 29 232 ⁇ 239 14 112 ⁇ 119 30 240 ⁇ 247 15 120-127 31 248 ⁇ 255
  • Table 1 shows an 8-bit sequence classification method on the band mode of HEVC and AVS2.
  • the distribution of the offset subsections is limited, i.e. four offsets. Subsections shall be contiguous. Therefore, the selection of the offset subsections for the encoder is not so flexible. Usually, four optimal offset subsections are discontinuous. In this case, the encoder must choose a suboptimal solution, ie four consecutive offset subsections. Therefore, encoding performance is affected. In AVS2, the four offset subsections are partially continuous. Therefore, the selection of the four offset subsections is more flexible. However, in the initial stage of AVS2, the indices of two start offset subsections are transmitted on the bitstream. Therefore, a total of 10 binary symbols were used for the indication. Therefore, the amount of data to be transmitted has increased.
  • a method and apparatus for indicating a pixel and a method and apparatus for processing a pixel indication, provided that at least one of the at least one processing subsection guarantees flexible selection. Reduce the information that needs to be sent for processing subsections. In addition, video compression performance is improved.
  • a method for indicating a pixel includes determining at least one processing subsection that includes all or part of a pixel subsection, and at least one processing subsection that includes all or part of the at least one processing subsection. And determining the at least one processing subsection to be indicated by processing subsection indication information including processing subsection derivation information or processing subsection derivation information and processing subsection information. And transmitting the lower section indication information on the bitstream.
  • said number of said at least one processing subdivision is determined by an encoder and transmitted on a bitstream.
  • the number of said at least one processing subdivision to be indicated is determined by an encoder and transmitted on the bitstream.
  • the index of the at least one processing subsection to be indicated is derived only in accordance with the processing subsection information.
  • the index of the at least one processing subsection to be indicated is derived according to the processing subsection derivation information.
  • the index of the at least one processing subsection to be indicated is derived by combining the processing subsection information and the processing subsection derivation information.
  • said processing subdivision information includes said index of said at least one processing subdivision.
  • the processing subsection derivation information includes a difference between an index of the current processing subsection to be indicated and an index of another processing subsection.
  • the difference is a difference between two neighboring processing subsections to be indicated after the at least one processing subsection to be indicated is ranked according to the index of the at least one processing subsection to be indicated. It includes.
  • said two indicated neighboring processing subsections comprise a processing subsection to be indicated first and a processing subsection to be indicated last, wherein said at least one said processing subsection to be indicated is in accordance with said index of said at least one processing subsection to be indicated.
  • the first processing subsection to be indicated is after the last processing subsection to be indicated.
  • the number of all the pixel subsections is added to the difference less than zero, and the difference greater than zero remains unchanged.
  • the number of all the pixel subsections is subtracted from the difference greater than zero, and the difference less than zero remains unchanged.
  • said processing subsection derivation information includes all differences except for a difference having a maximum absolute value among all said differences.
  • the processing subsection information includes an index of a processing subsection to be indicated which is a minuend corresponding to the difference having the maximum absolute value.
  • said processing subsection derivation information comprises a difference between said index of said at least one processing subsection to be indicated and a predicted value of said at least one processing subsection to be indicated.
  • said predicted value of said at least one processing subdivision comprises an index of the pixel subdivision containing the most pixels on the current processing region.
  • An apparatus for indicating a pixel includes a processing subsection determination module for determining at least one processing subsection including all or part of a pixel subsection, and at least one processing subsection to include the at least one processing subsection.
  • a processing subsection determination module to be instructed to determine and to indicate the at least one processing subsection to be processed with processing subsection indication information including processing subsection derivation information or including processing subsection derivation information and processing subsection information.
  • the method for processing a pixel indication includes: obtaining processing subsection indication information including processing subsection derivation information or processing subsection derivation information and processing subsection information from a bitstream, all of at least one processing subsection, or Determining at least one indicated processing subsection comprising a portion, determining all of the at least one processing subsection including all or part of at least one pixel subsection according to the at least one indicated processing subsection. It includes a step.
  • said number of said at least one processing subdivision is obtained from said bitstream.
  • said number of said at least one indicated processing subdivision is obtained from said bitstream.
  • the index of said at least one indicated processing subsection is derived only in accordance with said processing subsection information.
  • said at least one indicated processing subsection index is derived according to said processing subsection derivation information.
  • said at least one indicated processing subsection index is derived by combining said processing subsection information and said processing subsection derivation information.
  • said processing subsection information comprises said index of said at least one indicated processing subsection.
  • said processing subsection information is added to said processing subsection derivation information to derive an index of said at least one indicated processing subsection.
  • an index of another indicated processing subdivision is added to the processing subdivision derivation information corresponding to the currently indicated processing subdivision.
  • the index of the processing subsection currently indicated is obtained by performing one of the following modes.
  • the sum of the processing subsection information and the processing subsection derivation information corresponding to the currently indicated processing subsection is divided by the number of the at least one pixel subsection to obtain a remainder, and the remainder is divided into the currently indicated processing subsection.
  • a sum of an index of another indicated processing subsection and the processing subsection derivation information corresponding to the currently indicated processing subsection is divided by the number of the at least one pixel subsection to obtain a remainder, and the remainder is divided into the current indication. Mode determined by the index of the processed processing subsection.
  • the index of the currently indicated processing subsection is obtained by adding a predicted value of the at least one indicated processing subsection to the processing subsection derivation information corresponding to the currently indicated processing subsection.
  • the index of the currently indicated processing subdivision may be obtained by adding a predicted value of the at least one indicated processing subdivision and the processing subdivision derivation information corresponding to the currently indicated processing subdivision to obtain a remainder. Obtained by dividing by the number of at least one pixel subdivision, and determining the remainder as an index of the currently indicated processing subdivision.
  • said predicted value of said at least one indicated processing subsection comprises an index of a pixel subsection containing the largest number of pixels in the current processing area.
  • An apparatus for processing a pixel indication includes an instruction information obtaining module that includes processing subsection derivation information or obtains processing subsection indication information including the processing subsection derivation information and processing subsection information from a bitstream; A directed processing subsection derivation module for determining at least one indicated processing subsection including all or part of the processing subsection, and all or part of at least one pixel subsection according to the at least one indicated processing subsection. And a processing subsection derivation module that determines all of the at least one processing subsection that includes.
  • At least one pixel is indicated in an encoding stage, and the indication information is indicated. Is transmitted on the bitstream to the decoding stage, at least one pixel of the indication information is processed, and at least one processing subsection is obtained. Therefore, under the premise of ensuring flexible selection of the at least one processing subdivision, information to be transmitted for the at least one processing subdivision is reduced. In addition, video compression performance is improved.
  • FIG. 1 is a flowchart illustrating a method of indicating a pixel according to embodiments of the present invention.
  • FIG. 2 is a flowchart illustrating a method of processing pixel indication according to embodiments of the present invention.
  • FIG. 3 is a configuration diagram illustrating a structure of an apparatus for indicating a pixel according to embodiments of the present invention.
  • FIG. 4 is a block diagram showing the structure of an apparatus for processing a pixel according to embodiments of the present invention.
  • the numbers of the two starting offset subsections are not independent. For example, when an offset subsection is set to a certain subsection, another offset subsection cannot be set to the same subsection or a neighboring subsection.
  • the joint distribution of the indices of the two starting offset subsections has regularity.
  • the indices of the two start offset subsections are both transmitted directly, there is a duplication.
  • it is required to process the indices of the two starting subsections and then send them. Therefore, under the premise of ensuring flexible selection of the at least one processing subdivision, information to be transmitted for the at least one processing subdivision is reduced.
  • video compression performance is improved.
  • a method for indicating an offset subsection and a method for processing an offset subsection indication are provided.
  • the pieces of offset subsection information are compressed by removing redundancy among the offset subsection information in order to reduce the bit rate and improve the performance of video encoding.
  • the " offset " operation on pixel subsections in the prior art includes substantially the same as pixel subsection processing.
  • what is provided in the present invention according to embodiments of the present invention is a technical solution for indicating a pixel subdivision to be processed and a method for processing an indication of a pixel subdivision to be processed.
  • the method of actually indicating the processing subsection is the method for indicating the pixel. Therefore, the subject of the present invention is a technical solution for indicating a pixel and a technical solution for processing a pixel indication.
  • processing the pixel subsection includes processing all of at least one pixel within the pixel subsection, and the pixel subsection being processed may be referred to as a "processing subsection.”
  • a method of indicating a pixel applied to an encoder is provided according to embodiments of the present invention. As shown in FIG. 1, the method includes the following procedure.
  • At block 101 at least one processing subsection is determined.
  • At block 102 at least one processing subsection to be indicated is determined.
  • the encoder determines at least one processing subsection to be indicated, in all at least one processing subsection.
  • the at least one processing subsection to be indicated may comprise all or part of the at least one processing subsection.
  • the encoder indicates the at least one processing subsection to be determined, determined at block 102.
  • the indication information includes processing subsection derivation information.
  • the indication information includes processing subsection derivation information and processing subsection information.
  • the processing subsection information includes information for deriving an index of the processing subsection to be indicated.
  • the processing subsection derivation information may include information combined with other information to derive an index of the processing subsection to be indicated.
  • the indication information is transmitted to the decoder on the bitstream.
  • a method for processing pixel indications applied to a decoder is provided in accordance with embodiments of the present invention. As shown in FIG. 2, the method includes the following procedure.
  • processing subsection indication information is obtained.
  • the processing subsection indication information includes processing subsection derivation information.
  • the processing subsection indication information includes processing subsection derivation information and processing subsection information.
  • the processing subsection indication information is obtained by parsing the bitstream or from the bitstream parsing module.
  • At block 202 at least one indicated processing subsection is determined.
  • the at least one indicated processing subsection is determined.
  • the at least one indicated processing subsection may be directly determined.
  • the at least one indicated processing subsection may be determined according to the processing subsection derivation information and the processing subsection information or other information.
  • all at least one processing subsection is determined.
  • the preset condition may be defined in a standard.
  • the apparatus includes a processing subsection determining module 301, a processing subsection determining module 302 to be instructed, and a processing subsection indicating module 303.
  • the processing subsection determination module is for determining at least one processing subsection according to the original and reconstructed values of the pixel, and / or other information.
  • the processing subsection determination module to be instructed for processing is for determining at least one processing subsection to be indicated within all the at least one processing subsection.
  • the processing subsection indicating module is for indicating the at least one processing subsection to be indicated, and encodes the indication information on a bitstream and transmits the indication information to another processing module.
  • the apparatus includes an indication information acquisition module 401, an indicated processing subsection derivation module 402, and a processing subsection derivation module 403.
  • the instruction information obtaining module is for parsing processing subsection indication information from a bitstream or to obtain the processing subsection indication information from a bitstream parsing module, wherein the processing subsection indication information includes processing subsection derivation information. Or the processing subsection derivation information and the processing subsection information.
  • the indicated processing subsection derivation module is for deriving at least one indicated processing subsection according to the processing subsection indication information.
  • the processing subsection derivation module is for deriving all at least one processing subsection according to the at least one indicated processing subsection.
  • a method of indicating a pixel applied to an encoder is provided according to an embodiment of the present invention. As shown in Fig. 1, the method includes the following procedure.
  • At block 101 at least one processing subsection is determined.
  • the pixel value range is divided into 16 subsections from 0 to 15 in the standard or coding system.
  • the number of the at least one processing subdivision is equal to two.
  • the two processing subsections are arbitrarily selected by the encoder.
  • a possible selection method includes selecting processing subsections a and b within the 16 subsections.
  • At block 102 at least one processing subsection to be indicated is determined.
  • the encoder can arbitrarily select the at least one processing subsection, all at least one processing subsection can be indicated on the bitstream. Therefore, the at least one processing subsection to be indicated is determined by the processing subsections a and b.
  • possible indication methods include the following procedure.
  • d 1 When d 1 is not more than 3 d, according to the relation of the above-described d 1 and d 3, d 1 it is the range of values of from 1 to 8.
  • the value range of a is from 0 to 15, which may be indicated by 4-bit fixed length encoding, or may be indicated by variable length encoding according to a probability distribution.
  • the value range of (ba) is from 1 to 8, which may be indicated by 3-bit fixed length encoding, or may be indicated by variable length encoding according to a probability distribution.
  • the value range of d 3 is from 1 to 8.
  • the value range of b is from 0 to 15, which may be indicated by 4-bit fixed length encoding or may be indicated by variable length encoding according to probability distribution.
  • the value range of d 3 i.e., (16 + ab) is from 1 to 8, which may be indicated by 3-bit fixed length encoding, or may be indicated by variable length encoding according to probability distribution.
  • the processing subsection information and the processing subsection derivation information transmitted on the bitstream may be a and d 1 , respectively.
  • the processing subsection information and the processing subsection derivation information transmitted on the bitstream may be b and d 3 , respectively.
  • the decoder can correctly obtain the indicated processing subsections a and b.
  • d 1 -1 or d 3 -1 may be transmitted as the processing subsection derivation information on the bitstream. Therefore, in order to facilitate entropy encoding that follows, the value range of the processing sub-section derivation information is from zero.
  • a method of indicating a pixel applied to an encoder is provided according to an embodiment of the present invention. As shown in Fig. 1, the method includes the following procedure.
  • At block 101 at least one processing subsection is determined.
  • the pixel value range is divided into 16 subsections from 0 to 15 in the standard or coding system.
  • the number of the at least one processing subdivision is equal to two.
  • the two processing subsections are arbitrarily selected by the encoder.
  • a possible selection method includes selecting processing subsections a and b within the 16 subsections.
  • At block 102 at least one processing subsection to be indicated is determined.
  • the encoder can arbitrarily select the at least one processing subsection, all at least one processing subsection can be indicated on the bitstream. Therefore, the at least one processing subsection to be indicated is determined by the processing subsections a and b.
  • the at least one processing subsection to be indicated is predicted.
  • the at least one processing subsection to be indicated is indicated by transmitting processing subsection derivation information.
  • Possible instructions include the following procedure.
  • a predicted value p of at least one processing subsection to be indicated is generated. Possible prediction methods include determining an index of a subdivision containing the most pixels of the current processing region as the predicted value of the at least one processing subdivision to be indicated.
  • the calculation implementation method includes the following procedure.
  • d 1 The difference d 1 between p and a is calculated.
  • d 1 When a is not less than p, d 1 is equal to (ap).
  • d 1 When a is less than p, d 1 is equal to (a-p + 16).
  • d 2 The difference d 2 between p and b is calculated.
  • d 2 When b is not less than p, d 2 is equal to (bp).
  • d 2 When b is less than p, d 2 is equal to (b-p + 16).
  • the difference information is determined as the processing subsection derivation information to be transmitted, that is, d 1 and d 2 are transmitted.
  • a method of indicating a pixel applied to an encoder is provided according to an embodiment of the present invention. As shown in Fig. 1, the method includes the following procedure.
  • At block 101 at least one processing subsection is determined.
  • the pixel value range in the standard or coding system is divided into 32 subsections from 0 to 31.
  • the number of the at least one processing subdivision is equal to four.
  • the four processing subsections are arbitrarily selected by the encoder.
  • a possible selection method includes selecting processing subsections a, b, c and d within 32 subsections.
  • At block 102 at least one processing subsection to be indicated is determined.
  • the encoder can arbitrarily select the at least one processing subsection, all at least one processing subsection can be indicated on the bitstream. Therefore, the at least one processing subsection to be indicated is determined by the processing subsections a, b, c and d.
  • Possible instructions include the following procedure.
  • Ranking is performed on a, b, c and d.
  • the order a ⁇ b ⁇ c ⁇ d is obtained after a, b, c and d are graded.
  • the largest one of d 1 , d 2 , d 3 and d 4 is obtained.
  • the subtracted part in the calculation of the largest difference is taken as the processing subsection information described in the bitstream, and the rest are determined in turn with the processing subsection derivation information described in the bitstream.
  • d 3 as the largest difference (when there is more than one largest difference, the to-be-decreased corresponding to any one of the two or more largest differences can be selected as the processing subsection information. According to this, it is guaranteed that the decoder correctly derives the at least one indicated processing subsection, regardless of which one is selected).
  • the value range of the processing subsection information is from 0 to 31, which may be indicated by 5-bit fixed length encoding, or may be indicated by variable length encoding according to probability distribution.
  • the value range of the processing subsection derivation information is from 1 to 15, which may be indicated by 4-bit fixed length encoding, or may be indicated by variable length encoding according to probability distribution.
  • d 4-1 , d 1-1 , and d 2-1 may be transmitted in sequence on the bitstream as the processing subsection derivation information. Therefore, in order to facilitate entropy encoding that follows, the value range of the processing subsection derivation information is from zero.
  • a method of indicating a pixel applied to an encoder is provided according to an embodiment of the present invention. As shown in Fig. 1, the method includes the following procedure.
  • At block 101 at least one processing subsection is determined.
  • the pixel value range in the standard or coding system is divided into 32 subsections from 0 to 31.
  • the number of the at least one processing subsection is arbitrarily determined by the encoder.
  • the at least one processing subsection is also arbitrarily selected by the encoder.
  • a possible selection method includes selecting k processing subsections a 1 , a 2 ,..., A k within 32 subsections.
  • At block 102 at least one processing subsection to be indicated is determined.
  • the at least one processing subsection denoted by k because the number of the at least one processing subsection may be arbitrarily determined by the encoder, and the at least one processing subsection may be arbitrarily selected by the encoder.
  • the number of and all the at least one processing subsection may be indicated on the bitstream.
  • the at least one processing subsection to be indicated is determined as a 1 , a 2 ,..., A k .
  • Possible instructions include the following procedure.
  • a ranking is performed on a 1 , a 2 ,..., a k .
  • a 1, a 2, ..., a k is the order after the graded a 1 ⁇ a 2 ⁇ a ⁇ a k is obtained.
  • the largest one of d k is obtained.
  • the subtracted part in the calculation of the largest difference is determined by the processing subsection information described in the bitstream, and the rest are determined in turn by the processing subsection derivation information described in the bitstream.
  • d 3 as the largest difference (when there is more than one largest difference, the to-be-decreased corresponding to any one of the two or more largest differences can be selected as the processing subsection information. According to this, regardless of which one is selected, it is guaranteed that the decoder correctly derives the at least one indicated processing subsection).
  • the transmitted processing subsection information is a 4
  • the value range of the processing subsection information is from 0 to 31, which may be indicated by 5-bit fixed length encoding, or may be indicated by variable length encoding according to probability distribution.
  • the value range of the processing subsection derivation information is from 1 to (34-k) / 2, which may be indicated by corresponding bit fixed length coding, or may be indicated by variable length coding according to probability distribution.
  • said processing subsection derivation information each subtracted by one, may be transmitted on said bitstream. Therefore, in order to facilitate subsequent entropy coding, the value range of the processing subsection derivation information is from zero.
  • a method of indicating a pixel applied to an encoder is provided according to an embodiment of the present invention. As shown in Fig. 1, the method includes the following procedure.
  • At block 101 at least one processing subsection is determined.
  • the pixel value range in the standard or coding system is divided into 32 subsections from 0 to 31.
  • the number of the at least one processing subdivision is equal to four.
  • the four processing subsections are divided into two groups. Each group contains two consecutive subsections.
  • a possible selection method includes the encoder selecting processing subsections a, a + 1, b and b + 1 as the processing subsections within 32 subsections. It should be satisfied that a, a + 1, b and b + 1 are not identical to each other.
  • the last subsection and the first subsection may be defined as two consecutive subsections, ie subsection 0 and subsection 31 are treated as two consecutive subsections, said subsection 0 followss the subsection 31 above.
  • Possible selection methods include selecting subsections a, (a + 1) mod32, b and (b + 1) mod32 as the processing subsections. "mod32" indicates dividing by 32 to get the remainder. It should be satisfied that a, (a + 1) mod32, b and (b + 1) mod32 are not identical to each other.
  • At block 102 at least one processing subsection to be indicated is determined.
  • the at least one processing subsection to be indicated is subsections a and b.
  • Possible instructions include the following procedure.
  • d 1 is equal to (ba) and d 2 is equal to (ab).
  • d 1 is equal to (ba) and d 2 is equal to (ab).
  • b is greater than a, and therefore d1 is greater than zero and d2 is assumed to be less than zero.
  • the value range of the processing subsection information is from 0 to 30 (when the last subsection and the first subsection are treated as successive subsections, the value range is from 0 to 31), which is 5 bit fixed length encoding. It may be indicated, or may be directed to variable length coding according to the probability distribution.
  • the value range of the processing subsection derivation information is from 2 to 16, which may be indicated by 4-bit fixed length encoding, or may be indicated by variable length encoding according to probability distribution.
  • the value range of the processing subsection information is from 0 to 30 (when the last subsection and the first subsection are treated as successive subsections, the value range is from 0 to 31), which is a 4-bit fixed length encoding. It may be indicated, or may be directed to variable length coding according to the probability distribution.
  • the value range of the processing subsection derivation information is from 2 to 16, which may be indicated by 4-bit fixed length encoding, or may be indicated by variable length encoding according to probability distribution.
  • the processing subsection information and the processing subsection derivation information transmitted on the bitstream may be a and d 1 , respectively.
  • the processing subsection information and the processing subsection derivation information transmitted on the bitstream may be b and d 3 , respectively.
  • the decoder can correctly obtain the indicated processing subsections a and b.
  • d 1 -2 or d 3 -2 may be transmitted as the processing subsection derivation information on the bitstream. Therefore, in order to facilitate entropy encoding that follows, the value range of the processing sub-section derivation information is from zero.
  • the processing subsection information and the processing subsection derivation information transmitted on the bitstream may be determined to indicate the at least one processing subsection to be indicated.
  • the value range of the processing subsection information and the value range of the processing subsection derivation information may depend on the t value.
  • a method of indicating a pixel applied to an encoder is provided according to an embodiment of the present invention. As shown in Fig. 1, the method includes the following procedure.
  • At block 101 at least one processing subsection is determined.
  • the pixel value range in the standard or coding system is divided into 32 subsections from 0 to 31.
  • the number of the at least one processing subdivision is equal to four.
  • the four processing subsections are divided into two groups. Each group contains two consecutive subsections.
  • a possible selection method includes the encoder selecting processing subsections a, a + 1, b and b + 1 as the processing subsections within 32 subsections. It should be satisfied that a, a + 1, b and b + 1 are not identical to each other.
  • the last subsection and the first subsection may be defined as two consecutive subsections, ie subsection 0 and subsection 31 are treated as two consecutive subsections, said subsection 0 followss the subsection 31 above.
  • Possible selection methods include selecting subsections a, (a + 1) mod32, b and (b + 1) mod32 as the processing subsections. "mod32" indicates dividing by 32 to get the remainder. It should be satisfied that a, (a + 1) mod32, b and (b + 1) mod32 are not identical to each other.
  • At block 102 at least one processing subsection to be indicated is determined.
  • the at least one processing subsection to be indicated is subsections a and b.
  • the at least one processing subsection to be indicated is predicted.
  • the at least one processing subsection to be indicated is indicated by transmitting processing subsection derivation information.
  • Possible instructions include the following procedure.
  • a predicted value p of at least one processing subsection to be indicated is generated. Possible prediction methods include determining an index of a subdivision containing the most pixels of the current processing region as the predicted value of the at least one processing subdivision to be indicated.
  • Information about the difference between the predicted value of at least one index of at least one processing subdivision and at least one processing subdivision to be indicated is calculated. Possible calculation methods include the following procedure.
  • One of a and b is obtained that is closer to p, assuming that a is closer to p than b, that is,
  • d 2 The difference d 2 between a and b is calculated.
  • d 2 When b is greater than a, d 2 is equal to (ba).
  • d 2 When b is less than a, d 2 is equal to (b-a + 32).
  • the difference information is determined as the processing subsection derivation information to be transmitted, that is, d 1 and d 2 are transmitted.
  • the decoder can correctly derive the at least one indicated processing subsection.
  • the processing subsection information and the processing subsection derivation information transmitted on the bitstream may be determined to indicate the at least one processing subsection to be indicated.
  • the value range of the processing subsection information and the value range of the processing subsection derivation information may depend on the t value.
  • a method of indicating a pixel applied to an encoder is provided according to an embodiment of the present invention. As shown in Fig. 1, the method includes the following procedure.
  • At block 101 at least one processing subsection is determined.
  • the pixel value range in the standard or coding system is divided into 32 subsections from 0 to 31.
  • the number of the at least one processing subdivision is equal to eight.
  • the eight processing subsections are divided into four groups. Each group contains two consecutive subsections.
  • the possible selection method is that the encoder replaces the processing subsections a, a + 1, b, b + 1, c, c + 1, d and d + 1 within 32 subsections with the processing subsections. It involves choosing. It should be satisfied that a, a + 1, b, b + 1, c, c + 1, d and d + 1 are not identical to each other.
  • the last subsection and the first subsection may be defined as two consecutive subsections, ie subsection 0 and subsection 31 are treated as two consecutive subsections, said subsection 0 followss the subsection 31 above.
  • Possible selection methods select subsections a, (a + 1) mod32, b, (b + 1) mod32, c, (c + 1) mod32, d and (d + 1) mod32 as the processing subsections. It involves doing. "mod32" indicates dividing by 32 to get the remainder. It should be satisfied that a, (a + 1) mod32, b, (b + 1) mod32, c, (c + 1) mod32, d and (d + 1) mod32 are not identical to each other.
  • At block 102 at least one processing subsection to be indicated is determined.
  • the at least one processing subsection to be indicated is subsections a, b, c and d.
  • possible indication methods include the following procedure.
  • Ranking is performed on a, b, c and d.
  • the order a ⁇ b ⁇ c ⁇ d is obtained after a, b, c and d are graded.
  • the largest one of d 1 , d 2 , d 3 and d 4 is obtained.
  • the subtracted part in the calculation of the largest difference is determined by the processing subsection information described in the bitstream, and the rest are determined in turn by the processing subsection derivation information described in the bitstream.
  • D 2 is assumed to be the largest difference (when there is more than one largest difference, the to-be-decreased corresponding to any one of the two or more largest differences can be selected as the processing subsection information. In the method of the present invention, According to this, it is guaranteed that the decoder correctly derives the at least one indicated processing subsection, regardless of which one is selected).
  • the value range of the processing subsection information is from 0 to 30 (when the last subsection and the first subsection are treated as successive subsections, the value range is from 0 to 31), which is 5 bit fixed length encoding. It may be indicated, or may be directed to variable length coding according to the probability distribution.
  • the value range of the processing subsection derivation information is from 2 to 14, which may be indicated by 4-bit fixed length encoding, or may be indicated by variable length encoding according to probability distribution.
  • d 3 -2, d 4 -2 , -2, and there is a d 1 may be transmitted in sequence on a bit stream as the processing subsection derived information. Therefore, in order to facilitate entropy encoding that follows, the value range of the processing subsection derivation information is from zero.
  • the processing subsection information and the processing subsection derivation information transmitted on the bitstream may be determined to indicate the at least one processing subsection to be indicated.
  • the value range of the processing subsection information and the value range of the processing subsection derivation information may depend on the t value.
  • a method of indicating a pixel applied to an encoder is provided according to an embodiment of the present invention. As shown in Fig. 1, the method includes the following procedure.
  • At block 101 at least one processing subsection is determined.
  • the pixel value range in the standard or coding system is divided into 32 subsections from 0 to 31.
  • the number of the at least one processing subdivision is equal to 2k.
  • the 2k processing subsections are selected by the encoder and divided into k groups. Each group contains two consecutive subsections.
  • the k value is also determined by the encoder.
  • the possible selection method is that the encoder has 2k processing subsections a 1 , a 1 +1, a 2 , a 2 +1, ..., a k and a k +1 within 32 subsections. It includes selecting. It should be satisfied that a 1 , a 1 +1, a 2 , a 2 +1, ..., a k and a k +1 are not the same as each other.
  • the last subsection and the first subsection may be defined as two consecutive subsections, ie subsection 0 and subsection 31 are treated as two consecutive subsections, said subsection 0 followss the subsection 31 above.
  • Possible selection methods include subsections a 1 , (a 1 +1) mod 32, a 2 , (a 2 + 1) mod 32, ..., a k , (a k + 1) mod 32 as the processing subsections. It includes choosing. "mod32" indicates dividing by 32 to get the remainder. Where a 1 , (a 1 +1) mod32, a 2 , (a 2 +1) mod32, ..., a k , and (a k +1) mod32 are not equal to each other.
  • At block 102 at least one processing subsection to be indicated is determined.
  • the at least one processing subsection to be indicated is subsections a 1 , a 2 ,..., A k .
  • possible indication methods include the following procedure.
  • a ranking is performed on a 1 , a 2 ,..., a k .
  • a 1, a 2, ..., a k is the order after the graded a 1 ⁇ a 2 ⁇ a ⁇ a k is obtained.
  • D 2 is assumed to be the largest difference (if there is more than one largest difference, the to-be-decreased corresponding to any one of the two or more largest differences can be selected as the processing subsection information. According to this, regardless of which one is selected, it is guaranteed that the decoder correctly derives the at least one indicated processing subsection).
  • the transmitted processing subsection information is a 3
  • the value range of the processing subsection information is from 0 to 30 (when the last subsection and the first subsection are treated as successive subsections, the value range is from 0 to 31), which is 5 bit fixed length encoding.
  • the value range of the processing subsection derivation information is from 2 to 18-k, which may be indicated by corresponding bit fixed length encoding or may be indicated by variable length encoding according to probability distribution.
  • said processing subsection derivation information each subtracted by two, can be transmitted on said bitstream. Therefore, in order to facilitate subsequent entropy coding, the value range of the processing subsection derivation information is from zero.
  • the processing subsection information and the processing subsection derivation information transmitted on the bitstream may be determined to indicate the at least one processing subsection to be indicated.
  • the value range of the processing subsection information and the value range of the processing subsection derivation information may depend on the t value.
  • a method of processing pixel indications applied to a decoder is provided according to an embodiment of the present invention. As shown in Fig. 2, the method includes a decoding process corresponding to Embodiment 1, which includes the following procedure.
  • processing subsection indication information is obtained.
  • Processing subsection information x and processing subsection derivation information y are parsed from the bitstream. Or the processing subsection information x and the processing subsection derivation information y are obtained from a bitstream parsing module.
  • the value of the processing subsection derivation information parsed from the bitstream is increased by 1 (ie, the value of y is (y The following procedures may be performed after) is set to +1).
  • At block 202 at least one indicated processing subsection is determined.
  • a possible decision method is that the index of the first indicated processing subsection represented by a is equal to x, and the index of the second indicated processing subsection represented by b includes something like (a + y) mod16, where "mod16" Divides by 16 to get the remainder.
  • Possible determination methods include the at least one processing subsection comprising the indicated processing subsection a and the indicated processing subsection b.
  • the pixel value range is designated to be divided into 16 subsections from 0 to 15. Two subsections are determined by the processing subsections.
  • a method of processing pixel indications applied to a decoder is provided according to an embodiment of the present invention. As shown in Fig. 2, the method includes a decoding process corresponding to Embodiment 2, which includes the following procedure.
  • processing subsection indication information is obtained.
  • Processing subsection derivation information x and y are parsed from the bitstream. Or the processing subsection derivation information x and y are obtained from a bitstream parsing module.
  • At block 202 at least one indicated processing subsection is determined.
  • the at least one indicated processing subsection is predicted.
  • the at least one indicated processing subsection is then derived according to the predicted value and the processing subsection derivation information transmitted on the bitstream.
  • Possible implementation methods include the following procedure.
  • a predicted value p of the at least one indicated processing subsection is generated.
  • a possible generation method includes determining an index of a subdivision containing the most pixels of the current processing region as the predicted value p of the at least one indicated processing subdivision.
  • the at least one indicated processing subsection is derived.
  • a possible derivation method is that the index of the first indicated processing subdivision represented by a is equal to (p + x) mod16, and the index of the second indicated processing subdivision represented by b includes (p + y) mod16 , "mod16" indicates dividing by 16 to get the remainder.
  • Possible determination methods include the at least one processing subsection comprising the indicated processing subsection a and the indicated processing subsection b.
  • the pixel value range is designated to be divided into 16 subsections from 0 to 15. Two subsections are determined by the processing subsections.
  • a method of processing pixel indications applied to a decoder is provided according to an embodiment of the present invention. As shown in Fig. 2, the method includes a decoding process corresponding to Embodiment 3, which includes the following procedure.
  • processing subsection indication information is obtained.
  • Processing subsection information x and processing subsection derivation information y, z and w are parsed from the bitstream. Or the processing subsection information x and the processing subsection derivation information y, z and w are obtained from a bitstream parsing module.
  • the value of the processing subsection derivation information parsed from the bitstream is increased by 1 (ie, y, z and w).
  • the following procedures can be performed after the value is set to (y + 1), (z + 1) and (w + 1) respectively.
  • At block 202 at least one indicated processing subsection is determined.
  • a possible decision method is that the index of the first indicated processing subdivision represented by a is equal to x, the index of the second indicated processing subdivision represented by b is equal to (a + y) mod 32 and the third indicated by c.
  • the index of the processing subsection is equal to (b + z) mod32, the index of the fourth indicated processing subexpression represented by d includes something like (c + w) mod32, and "mod32" is divided by 32 to get the remainder. Instruct the operation.
  • Possible determination methods include the at least one processing subsection comprising the indicated processing subsections a, b, c and d.
  • the pixel value range is designated to be divided into 32 subsections from 0 to 31. Four subsections are determined by the processing subsections.
  • a method of processing pixel indications applied to a decoder is provided according to an embodiment of the present invention. As shown in Fig. 2, the method includes a decoding process corresponding to Embodiment 4, which includes the following procedure.
  • processing subsection indication information is obtained.
  • Processing subsection information x and processing subsection derivation information y 1 , y 2 ,..., Y k-1 are parsed from the bitstream. Or the processing subsection information x and the processing subsection derivation information y 1 , y 2 ,..., Y k-1 are obtained from a bitstream parsing module.
  • the number of the at least one processing subsection may be determined by the encoder. Therefore, before the processing subsection information and the subsection derivation information are parsed or obtained, the number of the at least one processing subsection designated by k is parsed or obtained.
  • the value of the processing subsection derivation information parsed from the bitstream is increased by 1 (ie, y 1 , y 2 .
  • the following procedures may be performed after the values of ..., y k-1 are set to (y 1 +1), (y 2 +1), ..., (y k-1 +1), respectively.
  • At block 202 at least one indicated processing subsection is determined.
  • a possible decision method is that the index of the first indicated processing subsection represented by a 1 is equal to x, the index of the second indicated processing subsection represented by a 2 is equal to (a 1 + y 1 ) mod 32, and a 3 the third index of the instruction processing sub-section representation (a 2 + y 2) equal to the mod32, ..., a k-th index of the instruction processing sub-section is represented as a k (a k-1 + y k- 1 ) including mod32, where "mod32" divides by 32 to get the remainder.
  • Possible determination methods include the at least one processing subsection comprising the indicated processing subsections a 1 , a 2 ,..., A k .
  • the pixel value range is designated to be divided into 32 subsections from 0 to 31. k subsections are determined by the processing subsections.
  • a method of processing pixel indications applied to a decoder is provided according to an embodiment of the present invention. As shown in Fig. 2, the method includes a decoding process corresponding to Embodiment 5, which includes the following procedure.
  • processing subsection indication information is obtained.
  • Processing subsection information x and processing subsection derivation information y are parsed from the bitstream. Or the processing subsection information x and the processing subsection derivation information y are obtained from a bitstream parsing module.
  • the value of the processing subsection derivation information parsed from the bitstream is increased by two (ie, the value of y is (y The following procedures may be performed after) being set to +2).
  • At block 202 at least one indicated processing subsection is determined.
  • Possible determination methods include that the index of the first indicated processing subdivision represented by a is equal to x, the index of the second indicated processing subdivision represented by b is (a + y) mod32, and "mod32" is 32 Divide by to get the remainder.
  • All the at least one processing subsection is derived according to the at least one indicated processing subsection. Possible derivation methods include the at least one processing subsection comprising processing subsections a, a + 1, b and b + 1.
  • the last subdivision and the first subdivision are defined as two consecutive subdivisions, and the first subdivision is after the last subdivision.
  • Possible determination methods include the at least one processing subsection comprising subsections a, (a + 1) mod32, b and (b + 1) mod32, wherein “mod32” is divided by 32 to obtain the remainder. To indicate.
  • the pixel value range is designated to be divided into 32 subsections from 0 to 31.
  • Four subsections are determined by the processing subsections.
  • the four processing subsections are divided into two groups, each group comprising two consecutive subsections.
  • the 2t processing subsections are divided into two groups, and each group is designated to include t consecutive processing subsections
  • the method according to the same can be applied.
  • the at least one processing subsection is determined to include subsections a, a + 1, ..., a + t-1, b, b + 1, ..., b + t-1.
  • the at least one processing subsection is defined as subsections a, (a + 1) mod32, ..., (a + t-1) mod32, b, (b + 1) mod32, ..., (b + t-1) mod32, including "mod32" divided by 32 Instructs the operation to obtain.
  • a method of processing pixel indications applied to a decoder is provided according to an embodiment of the present invention. As shown in Fig. 2, the method includes a decoding process corresponding to Embodiment 6, which includes the following procedure.
  • processing subsection indication information is obtained.
  • Processing subsection derivation information x and y are parsed from the bitstream. Or the processing subsection derivation information x and y are obtained from a bitstream parsing module.
  • At block 202 at least one indicated processing subsection is determined.
  • the at least one indicated processing subsection is predicted.
  • the at least one indicated processing subsection is then derived according to the predicted value and the processing subsection derivation information transmitted on the bitstream.
  • Possible implementation methods include the following procedure.
  • a predicted value p of the at least one indicated processing subsection is generated.
  • a possible generation method includes determining an index of a subdivision containing the most pixels of the current processing region as the predicted value p of the at least one indicated processing subdivision.
  • the at least one indicated processing subsection is derived.
  • a possible derivation method is that the index of the first indicated processing subsection represented by a is equal to (p + x) mod32, and the index of the second indicated processing subsection represented by b includes something like (a + y) mod32. , "mod32" divides by 32 to get the remainder.
  • Possible determination methods include the at least one processing subsection comprising subsections a, (a + 1), b, (b + 1).
  • the last subdivision and the first subdivision are defined as two consecutive subdivisions, the first subdivision being after the last subdivision.
  • Possible determination methods include the at least one processing subsection comprising subsections a, (a + 1) mod32, b and (b + 1) mod32, where "mod32" is divided by 32 to obtain the remainder. Instruct the operation.
  • the pixel value range is designated to be divided into 32 subsections from 0 to 31.
  • Four subsections are determined by the at least one processing subsection.
  • the four processing subsections are divided into two groups, each group comprising two consecutive subsections.
  • the 2t processing subsections are divided into two groups, and each group is designated to include t consecutive processing subsections
  • the method according to the same can be applied.
  • the at least one processing subsection is determined to include subsections a, a + 1, ..., a + t-1, b, b + 1, ..., b + t-1.
  • the last subdivision and the first subdivision are defined as two consecutive subdivisions and when the first subdivision is after the last subdivision, the at least one processing subdivision is subdivisions a, (a + 1) mod32, ..., (a + t-1) mod32, b, (b + 1) mod32, ..., (b + t-1) mod32, and "mod32" is divided by 32 Instructs the operation to obtain.
  • a method of processing pixel indications applied to a decoder is provided according to an embodiment of the present invention. As shown in Fig. 2, the method includes a decoding process corresponding to Embodiment 7, which includes the following procedure.
  • processing subsection indication information is obtained.
  • Processing subsection information x and processing subsection derivation information y, z and w are parsed from the bitstream. Or the processing subsection information x and the processing subsection derivation information y, z and w are obtained from a bitstream parsing module.
  • the value of the processing subsection derivation information parsed from the bitstream is increased by two (ie, y, z and w). After the value is set to (y + 2), (z + 2), and (w + 2) respectively, the following procedures can be performed.
  • At block 202 at least one indicated processing subsection is determined.
  • a possible decision method is that the index of the first indicated processing subdivision represented by a is equal to x, the index of the second indicated processing subdivision represented by b includes something like (a + y) mod32, and "mod32" Divide by 32 to get the remainder.
  • Subsections are derived for all of the at least one processing in accordance with the at least one indicated processing subsection. Possible derivation methods include the at least one processing subsection comprising processing subsections a, a + 1, b, b + 1, c, c + 1, d and d + 1.
  • the last subdivision and the first subdivision are defined as two consecutive subdivisions, and the first subdivision is after the last subdivision.
  • a possible determination method is that the at least one processing subsection comprises subsections a, (a + 1) mod32, b, (b + 1) mod32, c, (c + 1) mod32, d and (d + 1) mod32. It includes including, "mod32" is divided by 32 to direct the operation to obtain the remainder.
  • the pixel value range is designated to be divided into 32 subsections from 0 to 31. Eight subsections are determined by the processing subsections. The eight processing subsections are divided into four groups, each group comprising two consecutive subsections.
  • the 2t processing subdivisions are divided into four groups, and each group is designated as including t consecutive processing subdivisions.
  • the method according to the same can be applied.
  • the at least one processing subsection may comprise subsections a, a + 1, ..., a + t-1, b, b + 1, ..., b + t-1, c, c + 1,. .., c + t-1, d, d + 1, ..., d + t-1.
  • the at least one processing subsection is defined as subsections a, (a + 1) mod32, ..., (a + t-1) mod32, b, (b + 1) mod32, ..., (b + t-1) mod32, c, (c + 1) mod32, .. ., (a + t-1) mod32, d, (d + 1) mod32, ..., (d + t-1) mod32, where "mod32" indicates the operation of dividing by 32 to get the remainder .
  • a method of processing pixel indications applied to a decoder is provided according to an embodiment of the present invention. As shown in Fig. 2, the method includes a decoding process corresponding to Embodiment 8, which includes the following procedure.
  • processing subsection indication information is obtained.
  • Processing subsection information x and processing subsection derivation information y 1 , y 2 ,..., Y k-1 are parsed from the bitstream. Or the processing subsection information x and the processing subsection derivation information y 1 , y 2 ,..., Y k-1 are obtained from a bitstream parsing module.
  • the at least one processing subsection since the number of the at least one processing subsection may be determined by an encoder, before the processing subsection information and the subsection derivation information are parsed or obtained, the at least one processing subsection designated by k. The number is parsed or obtained.
  • the value of the processing subsection derivation information parsed from the bitstream is increased by two (ie, y 1 , y 2 .
  • the following procedures can be performed after the values of ..., y k-1 are set to (y 1 +2), (y 2 +2), ..., (y k-1 +2), respectively.
  • At block 202 at least one indicated processing subsection is determined.
  • a possible decision method is that the index of the first indicated processing subsection represented by a 1 is equal to x, the index of the second indicated processing subsection represented by a 2 is equal to (a 1 + y 1 ) mod 32, and a 3 the third index of the instruction processing sub-section representation (a 2 + y 2) equal to the mod32, ..., a k-th index of the instruction processing sub-section is represented as a k (a k-1 + y k- 1 ) including mod32, where "mod32" divides by 32 to get the remainder.
  • all the at least one processing subsection is derived.
  • Possible derivation methods include the at least one processing subsection comprising subsections a 1, a 1 +1, a 2 , a 2 +1,..., A k and a k +1.
  • the last subdivision and the first subdivision are defined as two consecutive subdivisions, and the first subdivision is after the last subdivision.
  • a possible determination method is that the at least one processing subsection comprises subsections a 1 , (a 1 +1) mod 32, a 2 , (a 2 + 1) mod 32,..., A k and (a k + 1). includes mod32, and "mod32" tells it to divide by 32 to get the remainder.
  • the pixel value range is designated to be divided into 32 subsections from 0 to 31. 2k subsections are determined by the encoder into the processing subsections. The four processing subsections are divided into k groups, each group comprising two consecutive subsections. The value of k can be determined by the encoder.
  • the k * t processing subsections are divided into k groups, and each group is designated to include t consecutive processing subsections.
  • the method according to the present embodiment may be equally applied.
  • the at least one treatment sub-zone of the sub-sections a 1, a 1 +1, ... , a 1 + t-1, a 2, a 2 +1, ..., a 2 + t-1 ,. ..., a k , a k +1, ..., a k + t ⁇ 1.
  • the at least one processing subsection is subdivisions a 1 , (a 1 +1) mod32, ..., (a 1 + t-1) mod32, a 2 , (a 2 +1) mod32, ..., (a 2 + t-1) mod32, ..., a k , a k +1 (mod32), ..., (a k + t-1) mod32, and “mod32” indicates the operation of dividing by 32 to obtain the remainder.
  • the apparatus includes a processing subsection determining module 301, a processing subsection determining module 302 to be instructed, and a processing subsection indicating module 303.
  • the processing subsection determination module 301 determines at least one processing subsection according to the original value and the reconstructed value and / or other information of the pixel on the current processing region.
  • the processing subsection determination module 302 to be indicated determines at least one processing subsection to be indicated according to the processing subsection determination module 301 and the at least one processing subsection determined in actual conditions or specifications.
  • the processing subsection indicating module 303 indicates the at least one processing subsection to be indicated, and encodes the indication information in a bitstream or transmits the indication information to another processing module.
  • the procedures performed include, but are not limited to, procedures indicative of the at least one processing subsection of each of Examples 1 to 8 of the present invention.
  • an apparatus for processing a pixel indication in a decoder includes an indication information acquisition module 401, an indicated processing subsection derivation module 402, and a processing subsection derivation module 403.
  • the instruction information obtaining module 401 parses the processing subsection indication information from the bitstream, or obtains the processing subsection indication information from the bitstream parsing module, wherein the processing subsection indication information includes processing subsection derivation information; And the processing subdivision information and the processing subdivision information.
  • the indicated processing subsection derivation module 402 determines at least one indicated processing subsection according to the processing subsection indication information obtained from the indication information obtaining module 401.
  • the procedures performed include, but are not limited to, the procedures for determining the at least one indicated processing subsection of each of embodiments 9-16 of the present invention.
  • the processing subsection derivation module 403 determines all at least one processing subsection according to the indicated processing subsection derivation module 402 and the at least one indicated processing subsection determined in actual conditions or specifications.
  • the indication information of the at least one processing subsection to be transmitted is reduced.
  • the value range of the processing subsection information is smaller than the value range of the processing subsection information. Therefore, the small number of bits can be used to signal the processing subsection derivation information.
  • all or part of the processing subsection information transmitted on the bitstream may be replaced with the processing subsection derivation information, i.e., the number of bits dedicated to the indication information transmitted is determined.
  • the processing subsection derivation information or a combination of the processing subsection derivation information and the processing subsection information may be introduced to indicate the at least one processing subsection. .

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

본 발명은 비디오 인코딩 및 디코딩에 있어서, 픽셀을 지시하는 방법 및 장치, 그리고 픽셀 지시를 처리하는 방법 및 장치를 개시한다. 인코더가 픽셀을 지시하는 과정은 적어도 하나의 처리 하위구간을 결정하는 단계, 적어도 하나의 지시될 처리 하위구간을 결정하는 단계, 상기 적어도 하나의 지시될 처리 하위구간을 지시하는 단계를 포함한다. 디코더가 픽셀 지시를 처리하는 과정은 처리 하위구간 지시 정보를 획득하는 단계, 적어도 하나의 지시된 처리 하위구간을 결정하는 단계, 상기 적어도 하나의 처리 하위구간 전부를 결정하는 단계를 포함한다. 본 발명의 실시예들에 따라 상기 기술적 해결수단을 적용함으로써 적어도 하나의 처리 하위구간의 유연한 선택 보장 전제 하에, 전송되는 상기 적어도 하나의 지시될 처리 하위구간의 지시 정보가 감소된다. 그렇게 함으로써 비디오 압축 성능이 향상된다.

Description

픽셀을 지시하는 방법 및 장치, 픽셀 지시를 처리하는 방법 및 장치
본 발명은 비디오 인코딩 및 디코딩 기술 분야에 관한 것으로, 보다 상세하게는 픽셀을 지시하는 방법 및 장치, 픽셀 지시를 처리하는 방법 및 장치에 관한 것이다.
국제적 비디오 부호화 표준-고효율 비디오 부호화(High Efficiency Video Coding, 이하 HEVC) 그리고 중국 비디오 코딩 표준-오디오 비디오 코딩 표준 2(Audio Video coding Standard, 이하 AVS2)는 개발중(under development)이며, 복원된 픽셀들과 원래의 픽셀들 간의 왜곡을 줄이기 위한 샘플 적응적 오프셋 기술(a sample adaptive offset technology)이 적용된다(adopt). 상기 기술에서, 특정 영역의 픽셀들은 카테고리 별로 분류되고, 각 픽셀의 카테고리에 따라, 특정 오프셋 값이 처리되어야 하는 카테고리 상의 픽셀에 부가된다. 인코더는 적용된 분류 방법 및 비트스트림(bit-stream) 상에서의 픽셀들에 부가되는 오프셋 값들을 전송한다. 디코더는 분류 방법을 획득한 후, 인코더에 의해 획득되는 것과 동일한 분류 결과를 얻기 위해, 인코더에 의해 사용되는 것과 동일 방법을 가지고 특정 영역에서의 픽셀들을 분류한다. 인코더는 비트스트림 상에서 전송되는 상기 오프셋 값들에 따라, 처리되어야 하는 픽셀들을 오프셋한다. 픽셀 분류 방법에는 엣지(edge) 모드 및 밴드(band) 모드의 두가지 모드가 있다.
상기 엣지 모드 방법은 현재 픽셀의 값과 현재 픽셀 주변 픽셀의 값을 비교하는 것, 비교 결과에 따라 현재 픽셀의 카테고리를 결정하는 것을 포함한다. 상기 엣지 모드 방법에 따르면, HEVC 및 AVS2에서, 픽셀들은 다섯가지 카테고리로 분류된다. 상기 표준에서는 오프셋되어야 하는 픽셀들의 카테고리를 지정하고 있고, 따라서 오프셋 처리가 수행되는 픽셀들에 대한 정보가 비트스트림 상에서 전송되지 않는다.
상기 밴드 모드 방법은 상기 엣지 모드 방법과 다르다. 상기 밴드 모드에서, 픽셀들은 상기 픽셀들의 값에 따라 분류된다. 픽셀 값의 범위는 여러 하위구간들로 나눠진다. 픽셀이 속하는 하위구간의 인덱스(index)는 상기 픽셀의 카테고리의 인덱스이다. HEVC 및 AVS2에서, 픽셀 값의 범위는 32개의 하위구간들로 균일하게 나눠진다. 도 1에서 보듯이, 8비트 비디오 시퀀스에 대하여, 각 하위구간의 길이는 8과 같다. 그리고, 현재 픽셀에 대한 카테고리의 인덱스는 상기 현재 픽셀이 속하는 하위구간에 따라 획득된다. 상기 방법에서, 상기 오프셋 처리가 수행되는 픽셀의 카테고리는 고정되지 않는다. 상기 인코더는 총 32개의 하위구간들에서 4개의 하위구간들을 선택하고, 오프셋 처리는 상기 4개의 하위구간들 상의 픽셀들을 위하여 수행된다. 그러므로, 오프셋 하위구간으로 명명되는, 오프셋 처리가 수행되는 하위구간은 비트스트림 상에서 지시되어야 한다.
HEVC에서, 4개의 오프셋 하위구간들은 연속적인(consecutive) 것으로 지정되었다. 그러므로, 상기 디코더가 상기 4개의 오프셋 하위구간을 획득할 수 있게 하기 위하여 오직(only) 첫번째 오프셋 하위구간의 인덱스, 즉, 시작 오프셋 하위구간이 비트스트림 상에서 지시된다. 하위구간의 인덱스 범위가 0부터 31까지이므로, 시작 오프셋 하위구간의 인덱스 범위는 0부터 28까지이다. 엔트로피 코딩 처리에서, 시작 오프셋 하위구간의 인덱스는 5개의 2진 심볼들로 구성된 2진 심볼 스트링(binary symbol string)으로 지시된다.
AVS2에서, 상기 4개의 오프셋 하위구간들은 오직 부분적으로(partially) 연속적이다. 상세하게는, AVS2에서, 첫번째 오프셋 하위구간 및 두번째 오프셋 하위구간은 연속적이고, 세번째 오프셋 하위구간 및 네번째 오프셋 하위구간은 연속적이다. 그리고 상기 두번째 오프셋 하위구간 및 상기 세번째 오프셋 하위구간 사이에 하나 또는 그 이상의 비 오프셋(non-offset) 하위구간들이 있을 수 있다. 4개의 하위구간들의 일부가 비연속적일 수 있기 때문에, 두개의 시작 오프셋 하위구간들의 인덱스들이 AVS2의 초기 단계(early stage)에서 전송된다. 이러한 경우, 각 시작 오프셋 하위구간의 인덱스의 범위는 0부터 30이다. 각 시작 오프셋 하위구간의 인덱스는 5개의 이진 심볼들로 구성된 이진 심볼 스트링으로 지시된다. 그러므로, AVS2의 초기 단계에서, 10개의 이진 심볼들은 오프셋 하위구간들에 대한 정보에 전용된다.
표 1
Category index Range of pixel values Category index Range of pixel values
0 0～7 16 128～135
1 8～15 17 136～143
2 16～23 18 144～151
3 24～31 19 152～159
4 32～39 20 160～167
5 40～47 21 168～175
6 48～55 22 176～183
7 56～63 23 184～191
8 64～71 24 192～199
9 72～79 25 200～207
10 80～87 26 208～215
11 88～95 27 216～223
12 96～103 28 224～231
13 104～111 29 232～239
14 112～119 30 240～247
15 120～127 31 248～255
표 1은 HEVC 및 AVS2의 밴드 모드 상에서 8비트 시퀀스 분류 방법을 나타낸다.
비록 HEVC에서 오직 시작 오프셋 하위구간의 하나의 인덱스가 전송되고, 상기 오프셋 하위구간들을 지시하기 위하여 오직 5개의 이진 심볼들이 사용되지만, 오프셋 하위구간들의 분배가 제한(limit)된다, 즉, 4개의 오프셋 하위구간들은 연속적이어야 한다. 그러므로, 인코더에 대해 상기 오프셋 하위구간들의 선택이 그렇게 유연하지(flexible) 않다. 보통, 4개의 최적의 오프셋 하위구간들은 비연속적이다. 이러한 경우, 상기 인코더는 차선의 해결책을 선택, 즉, 4개의 연속적인 오프셋 하위구간들을 선택해야 한다. 그러므로, 부호화 성능이 영향을 받는다. AVS2에서는, 상기 4개의 오프셋 하위구간들이 부분적으로 연속적이다. 그러므로, 상기 4개의 오프셋 하위구간들의 선택이 보다 유연하다. 그러나, AVS2의 초기 단계에서, 두개의 시작 오프셋 하위구간들의 인덱스들은 상기 비트스트림 상에서 전송된다. 그러므로, 총 10개의 이진 심볼들이 지시를 위하여 사용되었다. 그러므로, 전송되어야 하는 데이터 양이 증가하였다.
본 발명의 실시예들(embodiments)에 따르면, 픽셀을 지시하는 방법 및 장치, 그리고 픽셀 지시를 처리하는 방법 및 장치가 제공되어, 적어도 하나의 처리 하위구간의 유연한 선택 보장 전제 하에, 상기 적어도 하나의 처리 하위구간에 대한 전송되어야 하는 정보를 줄인다. 게다가, 비디오 압축 성능이 향상된다.
픽셀을 지시하는 방법은, 픽셀 하위구간들의 전부 또는 일부를 포함하는 적어도 하나의 처리 하위구간을 결정하는 단계, 상기 적어도 하나의 처리 하위구간의 전부 또는 일부를 포함하는 적어도 하나의 지시될 처리 하위구간을 결정하는 단계, 처리 하위구간 도출(derivation) 정보를 포함하거나 처리 하위구간 도출 정보 및 처리 하위구간 정보를 포함하는 처리 하위구간 지시 정보로 상기 적어도 하나의 지시될 처리 하위구간을 지시하고, 상기 처리 하위구간 지시 정보를 비트스트림 상에서 전송하는 단계를 포함한다.
바람직하게는, 상기 적어도 하나의 처리 하위구간의 개수는 인코더에 의하여 결정되고, 비트스트림 상에서 전송된다.
바람직하게는, 지시될 상기 적어도 하나의 처리 하위구간의 개수는 인코더에 의하여 결정되고, 비트스트림 상에서 전송된다.
바람직하게는, 지시될 상기 적어도 하나의 처리 하위구간의 인덱스는 단지 상기 처리 하위구간 정보에 따라 도출된다.
바람직하게는, 지시될 상기 적어도 하나의 처리 하위구간의 인덱스는 처리 하위구간 도출 정보에 따라 도출된다.
바람직하게는, 지시될 상기 적어도 하나의 처리 하위구간의 인덱스는 상기 처리 하위구간 정보와 상기 처리 하위구간 도출 정보를 조합함으로써 도출된다.
바람직하게는, 상기 처리 하위구간 정보는 지시될 상기 적어도 하나의 처리 하위구간의 상기 인덱스를 포함한다.
바람직하게는, 상기 처리 하위구간 도출 정보는 지시될 현재 처리 하위구간의 인덱스와 다른 처리 하위구간의 인덱스 간 차분(difference)을 포함한다.
바람직하게는, 상기 차분은, 상기 적어도 하나의 지시될 처리 하위구간의 상기 인덱스에 따라 상기 지시될 상기 적어도 하나의 처리 하위구간이 등급화된 이후에, 두개의 지시될 이웃 처리 하위구간들 간 차분을 포함한다.
바람직하게는, 상기 두개의 지시될 이웃 처리 하위구간들은 첫번째 지시될 처리 하위구간 및 마지막 지시될 처리 하위구간을 포함하되, 상기 적어도 하나의 지시될 처리 하위구간의 상기 인덱스에 따라 상기 지시될 상기 적어도 하나의 처리 하위구간이 최소(smallest)에서 최대(largest)까지 등급화된 때, 상기 첫번째 지시될 처리 하위구간은 상기 마지막 지시될 처리 하위구간의 이후이다.
바람직하게는, 모든 상기 픽셀 하위구간들의 수가 0보다 작은 상기 차분에 가산(add)되고, 0보다 큰 상기 차분은 변화없이 유지된다. 또는 모든 상기 픽셀 하위구간들의 수는 0보다 큰 상기 차분으로부터 차감(substract)되고, 0보다 작은 상기 차분은 변화없이 유지된다.
바람직하게는, 상기 처리 하위구간 도출 정보는 모든 상기 차분들 중 최대절대값(maximum absolute value)를 갖는 차분을 제외한 모든 차분들을 포함한다.
바람직하게는, 상기 처리 하위구간 정보는 최대절대값을 갖는 상기 차분에 상응하는 피감수(minuend)인 지시될 처리 하위구간의 인덱스를 포함한다.
바람직하게는, 상기 처리 하위구간 도출 정보는 상기 적어도 하나의 지시될 처리 하위구간의 상기 인덱스 및 상기 적어도 하나의 지시될 처리 하위구간의 예측된 값 간의 차분을 포함한다.
바람직하게는, 상기 적어도 하나의 지시될 처리 하위구간의 예측된 값은 현재 처리 영역(region) 상의 가장 많은 픽셀들이 들어있는 픽셀 하위구간의 인덱스를 포함한다.
픽셀을 지시하는 장치는 픽셀 하위구간들의 전부 또는 일부를 포함하는 적어도 하나의 처리 하위구간을 결정하는 처리 하위구간 결정 모듈, 상기 적어도 하나의 처리 하위구간을 포함하는 적어도 하나의 지시될 처리 하위구간을 결정하는 지시될 처리 하위구간 결정 모듈, 그리고 처리 하위구간 도출 정보를 포함하거나 처리 하위구간 도출 정보 및 처리 하위구간 정보를 포함하는 처리 하위구간 지시 정보로 상기 적어도 하나의 지시될 처리 하위구간을 지시하는 처리 하위구간 지시 모듈을 포함한다.
픽셀 지시를 처리하는 방법은, 처리 하위구간 도출 정보를 포함하거나 처리 하위구간 도출 정보 및 처리 하위구간 정보를 포함하는 처리 하위구간 지시 정보를 비트스트림으로부터 획득하는 단계, 적어도 하나의 처리 하위구간 전부 또는 일부를 포함하는 적어도 하나의 지시된 처리 하위구간을 결정하는 단계, 상기 적어도 하나의 지시된 처리 하위구간에 따라 적어도 하나의 픽셀 하위구간 전부 또는 일부를 포함하는 상기 적어도 하나의 처리 하위구간 전부를 결정하는 단계를 포함한다.
바람직하게는, 상기 적어도 하나의 처리 하위구간의 개수는 상기 비트스트림으로부터 획득된다.
바람직하게는, 상기 적어도 하나의 지시된 처리 하위구간의 개수는 상기 비트스트림으로부터 획득된다.
바람직하게는, 상기 적어도 하나의 지시된 처리 하위구간의 인덱스는 단지 상기 처리 하위구간 정보에 따라 도출된다.
바람직하게는, 상기 적어도 하나의 지시된 처리 하위구간의 인덱스는 상기 처리 하위구간 도출 정보에 따라 도출된다.
바람직하게는, 상기 적어도 하나의 지시된 처리 하위구간의 인덱스는 상기 처리 하위구간 정보와 상기 처리 하위구간 도출 정보를 조합함으로써 도출된다.
바람직하게는, 상기 처리 하위구간 정보는 상기 적어도 하나의 지시된 처리 하위구간의 상기 인덱스를 포함한다.
바람직하게는 상기 처리 하위구간 정보는 상기 적어도 하나의 지시된 처리 하위구간의 인덱스를 도출하기 위하여 상기 처리 하위기간 도출 정보에 가산된다. 또는 상기 현재 지시된 처리 하위구간의 인덱스를 도출하기 위하여 다른 지시된 처리 하위구간의 인덱스가 현재 지시된 처리 하위구간에 상응하는 상기 처리 하위구간 도출 정보에 가산된다.
바람직하게는 현재 지시된 처리 하위구간의 인덱스는 다음 모드들 중 하나를 수행함으로써 획득된다.
상기 처리 하위구간 정보와 상기 현재 지시된 처리 하위구간에 상응하는 상기 처리 하위구간 도출 정보의 합을 나머지를 얻기 위하여 상기 적어도 하나의 픽셀 하위구간의 개수로 나누고, 상기 나머지를 상기 현재 지시된 처리 하위구간의 인덱스로 결정하는 모드;
다른 지시된 처리 하위구간의 인덱스와 상기 현재 지시된 처리 하위구간에 상응하는 상기 처리 하위구간 도출 정보의 합을 나머지를 얻기 위하여 상기 적어도 하나의 픽셀 하위구간의 개수로 나누고, 상기 나머지를 상기 현재 지시된 처리 하위구간의 인덱스로 결정하는 모드.
바람직하게는 현재 지시된 처리 하위구간의 인덱스는 상기 적어도 하나의 지시된 처리 하위구간의 예측된 값을 상기 현재 지시된 처리 하위구간에 상응하는 상기 처리 하위구간 도출 정보에 가산함으로써 획득된다.
바람직하게는 현재 지시된 처리 하위구간의 인덱스는 상기 적어도 하나의 지시된 처리 하위구간의 예측된 값과 상기 현재 지시된 처리 하위구간에 상응하는 상기 처리 하위구간 도출 정보의 합을 나머지를 얻기 위하여 상기 적어도 하나의 픽셀 하위구간의 개수로 나누고, 상기 나머지를 상기 현재 지시된 처리 하위구간의 인덱스로 결정함으로써 획득된다.
바람직하게는 상기 적어도 하나의 지시된 처리 하위구간의 상기 예측된 값은 현재 처리 영역에서 가장 많은 픽셀들이 들어있는 픽셀 하위구간의 인덱스를 포함한다.
픽셀 지시를 처리하는 장치는, 처리 하위구간 도출 정보를 포함하거나, 상기 처리 하위구간 도출 정보 및 처리 하위구간 정보를 포함하는 처리 하위구간 지시 정보를 비트스트림으로부터 획득하는 지시 정보 획득 모듈, 적어도 하나의 처리 하위구간 전부 또는 일부를 포함하는 적어도 하나의 지시된 처리 하위구간을 결정하는 지시된 처리 하위구간 도출 모듈, 그리고 상기 적어도 하나의 지시된 처리 하위구간에 따라 적어도 하나의 픽셀 하위구간 전부 또는 일부를 포함하는 상기 적어도 하나의 처리 하위구간 전부를 결정하는 처리 하위구간 도출 모듈을 포함한다.
상기에서 보듯이, 본 발명의 실시예들에 따라 제공되는 픽셀을 지시하는 상기 방법 및 장치, 그리고 픽셀 지시를 처리하는 상기 방법 및 장치에 따르면, 인코딩 단에서 적어도 하나의 픽셀이 지시되고, 지시 정보가 비트스트림 상에서 디코딩 단으로 전송되며, 디코딩 단에서는 지시 정보의 적어도 하나의 픽셀이 처리되고, 그리고 적어도 하나의 처리 하위구간이 획득된다. 그러므로, 상기 적어도 하나의 처리 하위구간의 유연한 선택 보장 전제 하에, 상기 적어도 하나의 처리 하위구간에 대한 전송되어야 하는 정보를 줄인다. 게다가, 비디오 압축 성능이 향상된다.
도 1은 본 발명의 실시예들에 따른 픽셀을 지시하는 방법을 도시하는 흐름도이다.
도 2는 본 발명의 실시예들에 따른 픽셀 지시 처리하는 방법을 도시하는 흐름도이다.
도 3은 본 발명의 실시예들에 따른 픽셀을 지시하는 장치의 구조를 도시하는 구성도이다.
도 4는 본 발명의 실시예들에 따른 픽셀을 처리하는 장치의 구조를 도시하는 구성도이다.
이하, 본 발명의 목적, 기술적 해결수단 그리고 효과들을 더 명확하게 하기 위하여, 본 발명은 수반하는 도면들과 구체적인 실시예들을 참조하여 상세하게 설명된다.
본 발명의 출원인은 기술적 연구에 따라 AVS2의 초기 단계에서, 두개의 시작 오프셋 하위구간들의 번호들은 독립적이지 않음을 찾아내었다. 예를 들어, 오프셋 하위구간이 어떤 하위구간으로 설정된 때, 다른 오프셋 하위구간은 동일한 하위구간이나 이웃한 하위구간으로 설정될 수 없다. 실제로, 상기 두개의 시작 오프셋 하위구간들의 인덱스들의 공동 분배는 규칙성(regularity)를 가진다. 상기 두개의 시작 오프셋 하위구간들의 인덱스들이 둘 다 곧장(directly) 전송되는 때, 중복이 있게 된다. 따라서, 상기 두개의 시작 하위구간들의 인덱스들을 처리하고, 그후 그것들을 전송하는 것이 요구된다. 그러므로 상기 적어도 하나의 처리 하위구간의 유연한 선택 보장 전제 하에, 상기 적어도 하나의 처리 하위구간에 대한 전송되어야 하는 정보를 줄인다. 게다가, 비디오 압축 성능이 향상된다.
상기 선행기술의 기술적 문제들의 분석으로부터, 오프셋 하위구간이 보다 유연하게 선택되거나, 오프셋 하위구간이 랜덤하게 선택되는 때, 오프셋 하위구간에 대한 많은 정보의 양이 비트스트림 상에서 전송되어야 하는 것으로 보일 수 있다. 그러므로, 본 발명의 실시예들에 따라 오프셋 하위구간을 지시하는 방법 및 오프셋 하위구간 지시를 처리하는 방법이 제공된다. 비트율을 줄이고 비디오 부호화의 성능을 향상시키기 위하여 오프셋 하위구간 정보 중에서 중복(redundancy)을 제거함으로써 상기 오프셋 하위구간 정보의 조각이 압축된다. 선행기술에서 픽셀 하위구간에 대한 상기 "오프셋" 동작은 실질적으로 픽셀 하위구간 처리와 같은 것을 포함한다. 그러므로, 본 발명의 실시예들에 따라 본 발명에서 제공되는 것은 처리될 픽셀 하위구간을 지시하기 위한 기술적 해결수단 및 처리될 픽셀 하위구간의 지시를 처리하기 위한 방법이다. 상기 배경기술에서 설명된 적어도 하나의 픽셀 및 하위구간의 관계에 따라서, 하위구간이 결정되거나 지시된 때, 상기 하위구간에 속하는 상기 적어도 하나의 픽셀이 또한 결정되거나 지시된다. 그래서, 실제로 처리 하위구간을 지시하는 방법은 픽셀을 지시하기 위한 방법이다. 그러므로, 본 발명의 주제는 픽셀을 지시하는 기술적 해결수단 및 픽셀 지시를 처리하는 기술적 해결수단이다.
본 발명에서, 픽셀 하위구간을 처리하는 것은 픽셀 하위구간 내의 적어도 하나의 픽셀 모두를 처리하는 것을 포함하며, 그리고 처리되는 픽셀 하위구간은 "처리 하위구간"으로 불릴 수 있다.
인코더에 적용되는 픽셀을 지시하는 방법은 본 발명의 실시예들에 따라 제공된다. 도 1에서 보듯이, 상기 방법은 다음 절차를 포함한다.
블록 101에서, 적어도 하나의 처리 하위구간이 결정된다.
픽셀의 원래 값, 복원된 값, 및/또는 다른 정보에 따르면, 율(rate) 왜곡(distortion) 비용(cost) 또는 실제 조건(condition)에 따라 모든 적어도 하나의 픽셀 하위구간에서 상기 적어도 하나의 처리 하위구간이 결정된다.
블록 102에서, 적어도 하나의 지시될 처리 하위구간이 결정된다.
실제 조건에 따라, 인코더는 모든 적어도 하나의 처리 하위구간에서, 적어도 하나의 지시될 처리 하위구간을 결정한다. 상기 적어도 하나의 지시될 처리 하위구간은 상기 적어도 하나의 처리 하위구간 전부 또는 일부를 포함할 수 있다.
블록 103에서, 상기 적어도 하나의 지시될 처리 하위구간이 지시된다.
상기 인코더는 블록 102에서 결정된, 상기 적어도 하나의 지시될 처리 하위구간을 지시한다. 지시 정보는 처리 하위구간 도출 정보를 포함한다. 또는 상기 지시 정보는 처리 하위구간 도출 정보 및 처리 하위구간 정보를 포함한다. 상기 처리 하위구간 정보는 지시될 처리 하위구간의 인덱스를 도출하기 위한 정보를 포함한다. 상기 처리 하위구간 도출 정보는 지시될 처리 하위구간의 인덱스를 도출하기 위하여 다른 정보에 조합되는 정보를 포함할 수 있다. 상기 지시 정보는 비트스트림 상에서 디코더로 전송된다.
디코더에 적용되는 픽셀 지시를 처리하기 위한 방법은 본 발명의 실시예들에 따라 제공된다. 도 2에서 보듯이, 상기 방법은 다음 절차를 포함한다.
블록 201에서, 처리 하위구간 지시 정보가 획득된다.
상기 처리 하위구간 지시 정보는 처리 하위구간 도출 정보를 포함한다. 또는 상기 처리 하위구간 지시 정보는 처리 하위구간 도출 정보 및 처리 하위구간 정보를 포함한다.
상기 처리 하위구간 지시 정보는 비트스트림을 파싱함으로써 획득되거나, 또는 비트스트림 파싱 모듈로부터 획득된다.
블록 202에서, 적어도 하나의 지시된 처리 하위구간이 결정된다.
블록 201에서 획득된 상기 처리 하위구간 지시 정보에 따라, 상기 적어도 하나의 지시된 처리 하위구간이 결정된다. 상기 처리 하위구간 정보에 따라, 상기 적어도 하나의 지시된 처리 하위구간이 직접적으로 결정될 수 있다. 상기 처리 하위구간 도출 정보, 및 상기 처리 하위구간 정보 또는 다른 정보에 따라, 상기 적어도 하나의 지시된 처리 하위구간이 결정될 수 있다.
블록 203에서, 모든 적어도 하나의 처리 하위구간이 결정된다.
실제 조건 또는 미리 설정된(pre-configured) 조건, 그리고 블록 202에서 결정된 상기 적어도 하나의 지시된 처리 하위구간에 따라, 모든 적어도 하나의 처리 하위구간이 결정된다. 예를 들어, 상기 미리 설정된 조건은 규격에 정의될 수 있다.
인코터에서 픽셀을 지시하는 장치는 본 발명의 실시예들에 따라 제공된다. 도 3에서 보듯이, 상기 장치는 처리 하위구간 결정 모듈 301, 지시될 처리 하위구간 결정 모듈 302, 및 처리 하위구간 지시 모듈 303을 포함한다.
상기 처리 하위구간 결정 모듈은 픽셀의 원래 값 및 복원된 값, 및/또는 다른 정보에 따라서 적어도 하나의 처리 하위구간을 결정하기 위한 것이다.
상기 처리 지시될 처리 하위구간 결정 모듈은 모든 상기 적어도 하나의 처리 하위구간 내에서, 적어도 하나의 지시될 처리 하위구간을 결정하기 위한 것이다.
상기 처리 하위구간 지시 모듈은 상기 적어도 하나의 지시될 처리 하위구간을 지시하고, 그리고 지시 정보를 비트스트림 상으로 부호화하고 상기 지시 정보를 다른 처리 모듈로 전송하기 위한 것이다.
디코더에서 픽셀 지시를 처리하기 위한 장치가 본 발명의 실시예들에 따라 제공된다. 도 4에서 보듯이, 상기 장치는 지시 정보 획득 모듈 401, 지시된 처리 하위구간 도출 모듈 402, 그리고 처리 하위구간 도출 모듈 403을 포함한다.
상기 지시 정보 획득 모듈은 비트스트림으로부터 처리 하위구간 지시 정보를 파싱하거나, 또는 비트스트림 파싱 모듈로부터 상기 처리 하위구간 지시 정보를 획득하기 위한 것이며, 상기 처리 하위구간 지시 정보는 처리 하위구간 도출 정보를 포함하거나, 또는 상기 처리 하위구간 도출 정보 및 처리 하위구간 정보를 포함한다.
상기 지시된 처리 하위구간 도출 모듈은 상기 처리 하위구간 지시 정보에 따라 적어도 하나의 지시된 처리 하위구간을 도출하기 위한 것이다.
상기 처리 하위구간 도출 모듈은 상기 적어도 하나의 지시된 처리 하위구간들에 따라 모든 적어도 하나의 처리 하위구간을 도출하기 위한 것이다.
상술한 본 발명의 목적, 기술적 해결수단 그리고 효과들을 더 명확하게 하기 위하여, 본 발명은 수반하는 구체적인 실시예들을 참조하여 상세하게 설명된다.
실시예 1
인코더에 적용되는 픽셀을 지시하는 방법은 본 발명의 실시예에 따라 제공된다. 도 1에서 보듯이 상기 방법은 다음의 절차를 포함한다.
블록 101에서, 적어도 하나의 처리 하위구간이 결정된다.
본 실시예에서, 규격 또는 코딩 시스템에서 픽셀 값 범위는 0번부터 15번까지의 16개의 하위구간들로 나누어지는 것을 가정한다. 상기 적어도 하나의 처리 하위구간의 개수는 2와 같다. 상기 두개의 처리 하위구간들은 인코더에 의하여 임의적으로 선택된다. 상세하게는 가능한 선택 방법은 16개의 하위구간들 내에서 처리 하위구간들 a 및 b를 선택하는 것을 포함한다.
블록 102에서, 적어도 하나의 지시될 처리 하위구간이 결정된다.
상기 인코더는 상기 적어도 하나의 처리 하위구간을 임의적으로 선택할 수 있기 때문에, 모든 적어도 하나의 처리 하위구간은 비트스트림 상에서 지시될 수 있다. 그러므로, 상기 적어도 하나의 지시될 처리 하위구간은 상기 처리 하위구간들 a 및 b로 결정된다.
블록 103에서, 상기 적어도 하나의 지시될 처리 하위구간이 지시된다.
예를 들어, 가능한 지시 방법은 다음 절차를 포함한다.
a 및 b의 차이, 즉, d1=b-a, d2=a-b가 계산되고, b는 a보다 큰 것으로, 따라서 d1은 0보다 크고, d2는 0보다 작은 것으로 가정된다.
0보다 작은 차이 합(sum of the difference) 및 모든 상기 픽셀 하위구간들의 개수가 계산되고, 즉, d3=d2+16=16+a-b이고, 16은 모든 상기 하위구간들의 개수이다. 따라서 d1 및 d3간 관계는 d1+d3=16이다.
d1 및 d3 간 비교가 수행된다.
d1이 d3보다 크지 않을 때, 상술한 d1 및 d3의 관계에 따라, d1의 값 범위는 1부터 8까지이다. 비트스트림 상에서 전송되는 처리 하위구간 정보는 a이고, 상기 비트스트림 상에서 전송되는 처리 하위구간 도출 정보는 d1(=b-a)이다. a의 값 범위는 0부터 15까지이고, 이는 4비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다. (b-a)의 값 범위는 1부터 8까지이고, 이는 3비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다.
d3가 d1보다 크지 않을 때, d3의 값 범위는 1부터 8까지이다. 비트스트림 상에서 전송되는 처리 하위구간 정보는 b이고, 상기 비트스트림 상에서 전송되는 처리 하위구간 도출 정보는 d3(=16+a-b)이다. b의 값 범위는 0부터 15까지이고, 이는 4비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다. d3, 즉 (16+a-b)의 값 범위는 1부터 8까지이고, 이는 3비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다.
만약 d1이 d3와 같으면, 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 정보 및 상기 처리 하위구간 도출 정보는 각각 a 및 d1일 수 있다. 또는, 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 정보 및 상기 처리 하위구간 도출 정보는 각각 b 및 d3일 수 있다. 상술한 방법중 어떤 것이 사용되는지에 상관없이, 디코더는 지시된 처리 하위구간들 a 및 b를 올바르게 획득할 수 있다.
바람직하게는, d1-1 또는 d3-1이 상기 비트스트림 상에서 상기 처리 하위구간 도출 정보로 전송될 수 있다. 따라서, 뒤따르는 엔트로피 부호화를 편리하게 하기 위하여 상기 처리 하위구간 도출 정보의 값 범위는 0부터이다.
실시예 2
인코더에 적용되는 픽셀을 지시하는 방법은 본 발명의 실시예에 따라 제공된다. 도 1에서 보듯이 상기 방법은 다음의 절차를 포함한다.
블록 101에서, 적어도 하나의 처리 하위구간이 결정된다.
본 실시예에서, 규격 또는 코딩 시스템에서 픽셀 값 범위는 0번부터 15번까지의 16개의 하위구간들로 나누어지는 것을 가정한다. 상기 적어도 하나의 처리 하위구간의 개수는 2와 같다. 상기 두개의 처리 하위구간들은 인코더에 의하여 임의적으로 선택된다. 상세하게는 가능한 선택 방법은 16개의 하위구간들 내에서 처리 하위구간들 a 및 b를 선택하는 것을 포함한다.
블록 102에서, 적어도 하나의 지시될 처리 하위구간이 결정된다.
상기 인코더는 상기 적어도 하나의 처리 하위구간을 임의적으로 선택할 수 있기 때문에, 모든 적어도 하나의 처리 하위구간은 비트스트림 상에서 지시될 수 있다. 그러므로, 상기 적어도 하나의 지시될 처리 하위구간은 상기 처리 하위구간들 a 및 b로 결정된다.
블록 103에서, 상기 적어도 하나의 지시될 처리 하위구간이 지시된다.
상기 적어도 하나의 지시될 처리 하위구간이 예측된다. 상기 적어도 하나의 지시될 처리 하위구간은 처리 하위구간 도출 정보를 전송함으로써 지시된다. 가능한 지시 방법은 다음 절차를 포함한다.
적어도 하나의 지시될 처리 하위구간의 예측된 값 p가 생성된다. 가능한 예측 방법은 현재 처리 영역의 가장 많은 픽셀을 포함하는 하위구간의 인덱스를 상기 적어도 하나의 지시될 처리 하위구간의 상기 예측된 값으로 결정하는 것을 포함한다.
적어도 하나의 지시될 처리 하위구간의 적어도 하나의 인덱스와 적어도 하나의 지시될 처리 하위구간의 예측된 값의 차이에 대한 정보가 계산된다. 계산 구현 방법은 다음 절차를 포함한다.
p와 a간 차이 d1이 계산된다. a가 p보다 작지 않을 때, d1은 (a-p)와 같다. a가 p보다 작을 때, d1은 (a-p+16)과 같다.
p와 b간 차이 d2가 계산된다. b가 p보다 작지 않을 때, d2는 (b-p)와 같다. b가 p보다 작을 때, d2는 (b-p+16)과 같다.
상기 차이 정보는 전송될 상기 처리 하위구간 도출 정보로 결정된다, 즉 d1 및 d2가 전송된다.
실시예 3
인코더에 적용되는 픽셀을 지시하는 방법은 본 발명의 실시예에 따라 제공된다. 도 1에서 보듯이 상기 방법은 다음의 절차를 포함한다.
블록 101에서, 적어도 하나의 처리 하위구간이 결정된다.
본 실시예에서, 규격 또는 코딩 시스템에서 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간들로 나누어지는 것을 가정한다. 상기 적어도 하나의 처리 하위구간의 개수는 4와 같다. 상기 네개의 처리 하위구간들은 인코더에 의하여 임의적으로 선택된다. 상세하게는 가능한 선택 방법은 32개의 하위구간들 내에서 처리 하위구간들 a, b, c 및 d를 선택하는 것을 포함한다.
블록 102에서, 적어도 하나의 지시될 처리 하위구간이 결정된다.
상기 인코더는 상기 적어도 하나의 처리 하위구간을 임의적으로 선택할 수 있기 때문에, 모든 적어도 하나의 처리 하위구간은 비트스트림 상에서 지시될 수 있다. 그러므로, 상기 적어도 하나의 지시될 처리 하위구간은 상기 처리 하위구간들 a, b, c 및 d로 결정된다.
블록 103에서, 상기 적어도 하나의 지시될 처리 하위구간이 지시된다.
가능한 지시 방법은 다음 절차를 포함한다.
a, b, c 및 d에 등급화(ranking)가 수행된다. a, b, c 및 d가 등급화된 이후에 순서 a<b<c<d가 획득된다.
그 뒤에, 두 인접 번호들의 차이들이 차례로 계산되고, 0보다 작은 상기 차이에는 모든 상기 하위구간들의 개수가 더해진다. 그러므로, d1(=b-a), d2(=c-b), d3(=d-c), d4(=a-d+32)가 획득된다.
d1, d2, d3 및 d4 중 가장 큰 하나가 획득된다. 가장 큰 차이의 계산에서의 피감수가 상기 비트스트림에 기재되는 처리 하위구간 정보로 취해지고, 나머지들은 차례대로 상기 비트스트림에 기재되는 처리 하위구간 도출 정보로 결정된다. d3을 가장 큰 차이로 가정한다(둘 이상의 가장 큰 차이가 있는 경우, 상기 둘 이상의 가장 큰 차이 중 어느 하나에 대응하는 피감수가 상기 처리 하위구간 정보로 선택될 수 있다. 본 발명의 상기 방법에 따르면, 어떤 하나가 선택되는지에 무관하게, 디코더가 올바르게 상기 적어도 하나의 지시된 처리 하위구간을 도출하는 것이 보장된다). 그러므로 상기 전송된 처리 하위구간 정보가 d, 상기 차례대로 전송되는 처리 하위구간 도출 정보가 d4(=a-d+32), d1(=b-a), d2(=c-b)이다. 상기 처리 하위구간 정보의 값 범위가 0부터 31까지이고, 이는 5비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다. 상기 처리 하위구간 도출 정보의 값 범위는 1부터 15까지이고, 이는 4비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다.
바람직하게는, d4-1, d1-1, 그리고 d2-1이 상기 처리 하위구간 도출 정보로서 비트스트림 상에서 차례대로 전송될 수 있다. 그러므로, 뒤따르는 엔트로피 부호화를 편리하게 하기 위하여 상기 처리 하위구간 도출 정보의 값 범위는 0부터이다.
실시예 4
인코더에 적용되는 픽셀을 지시하는 방법은 본 발명의 실시예에 따라 제공된다. 도 1에서 보듯이 상기 방법은 다음의 절차를 포함한다.
블록 101에서, 적어도 하나의 처리 하위구간이 결정된다.
본 실시예에서, 규격 또는 코딩 시스템에서 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간들로 나누어지는 것을 가정한다. 상기 적어도 하나의 처리 하위구간의 개수는 인코더에 의해서 임의로 결정된다. 상기 적어도 하나의 처리 하위구간들 또한 인코더에 의하여 임의적으로 선택된다. 상세하게는 가능한 선택 방법은 32개의 하위구간들 내에서 k개의 처리 하위구간들 a1, a2,..., ak를 선택하는 것을 포함한다.
블록 102에서, 적어도 하나의 지시될 처리 하위구간이 결정된다.
상기 적어도 하나의 처리 하위구간의 개수가 상기 인코더에 의하여 임의적으로 결정될 수 있고, 상기 적어도 하나의 처리 하위구간은 상기 인코더에 의하여 임의적으로 선택될 수 있기 때문에, k로 표시된 상기 적어도 하나의 처리 하위구간의 개수 및 모든 상기 적어도 하나의 처리 하위구간은 상기 비트스트림 상에서 지시될 수 있다. 상기 적어도 하나의 지시될 처리 하위구간은 a1, a2,..., ak로 결정된다.
블록 103에서, 상기 적어도 하나의 지시될 처리 하위구간이 지시된다.
가능한 지시 방법은 다음 절차를 포함한다.
a1, a2,..., ak에 등급화(ranking)가 수행된다. a1, a2,..., ak가 등급화된 이후에 순서 a1<a2< <ak가 획득된다.
그 뒤에, 두 인접 인덱스들의 차이들이 차례로 계산되고, 0보다 작은 상기 차이에는 모든 상기 하위구간들의 개수가 더해진다. 그러므로, d1(=a2-a1), d2(=a3-a2),..., dk-1(=ak-ak-1), 그리고 dk(=a1-ak+32)가 획득된다.
d1, d2, d3,..., dk 중 가장 큰 하나가 획득된다. 가장 큰 차이의 계산에서의 피감수가 상기 비트스트림에 기재되는 처리 하위구간 정보로 결정되고, 나머지들은 차례대로 상기 비트스트림에 기재되는 처리 하위구간 도출 정보로 결정된다. d3을 가장 큰 차이로 가정한다(둘 이상의 가장 큰 차이가 있는 경우, 상기 둘 이상의 가장 큰 차이 중 어느 하나에 대응하는 피감수가 상기 처리 하위구간 정보로 선택될 수 있다. 본 발명의 상기 방법에 따르면, 어느 하나가 선택되든지 무관하게, 디코더가 올바르게 상기 적어도 하나의 지시된 처리 하위구간을 도출하는 것이 보장된다). 그러므로 상기 전송된 처리 하위구간 정보가 a4, 상기 차례대로 전송되는 처리 하위구간 도출 정보가 d4(=a5-a4), d5(=a6-a5),..., dk-1(=ak-ak-1), dk(=a1-ak+32), d1(=a2-a1), d2(=a3-a2)이다. 상기 처리 하위구간 정보의 값 범위는 0부터 31까지이고, 이는 5비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다. 상기 처리 하위구간 도출 정보의 값 범위는 1부터 (34-k)/2까지이고, 이는 사응하는 비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다.
바람직하게는, 각각 1이 차감된 상기 처리 하위구간 도출 정보가 상기 비트스트림 상에서 전송될 수 있다. 그러므로, 그러므로, 뒤따르는 엔트로피 부호화를 편리하게 하기 위하여 상기 처리 하위구간 도출 정보의 값 범위는 0부터이다.
실시예 5
인코더에 적용되는 픽셀을 지시하는 방법은 본 발명의 실시예에 따라 제공된다. 도 1에서 보듯이 상기 방법은 다음의 절차를 포함한다.
블록 101에서, 적어도 하나의 처리 하위구간이 결정된다.
본 실시예에서, 규격 또는 코딩 시스템에서 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간들로 나누어지는 것을 가정한다. 상기 적어도 하나의 처리 하위구간의 개수는 4와 같다. 상기 네개의 처리 하위구간들은 두개의 그룹으로 나누어진다. 각 그룹은 두개의 연속된 하위구간을 포함한다. 상세하게는 가능한 선택 방법은 상기 인코더가 32개의 하위구간들 내에서 처리 하위구간들 a, a+1, b 그리고 b+1을 상기 처리 하위구간들로 선택하는 것을 포함한다. 여기서 a, a+1, b 그리고 b+1은 각각 서로 동일하지 않는 것이 만족되어야 한다.
바람직하게는, 마지막 하위구간 및 첫번째 하위구간이 두개의 연속한 하위구간들로 정의될 수 있다, 즉, 하위구간 0 및 하위구간 31은 두개의 연속한 하위구간들로 취급되고, 상기 하위구간 0은 상기 하위구간 31 뒤에 온다. 가능한 선택 방법은 하위구간들 a, (a+1)mod32, b 그리고 (b+1)mod32를 상기 처리 하위구간들로 선택하는 것을 포함한다. "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다. 여기서 a, (a+1)mod32, b 그리고 (b+1)mod32은 각각 서로 동일하지 않는 것이 만족되어야 한다.
블록 102에서, 적어도 하나의 지시될 처리 하위구간이 결정된다.
각 그룹의 상기 두개의 처리 하위구간들이 연속적이므로, 각 그룹 내에서 오직 시작 처리 하위구간만 지시되고, 나머지 처리 하위구간은 상기 지시된 시작 처리 하위구간으로부터 도출될 수 있다. 그러므로, 상기 적어도 하나의 지시될 처리 하위구간은 하위구간 a 및 b이다.
블록 103에서, 상기 적어도 하나의 지시될 처리 하위구간이 지시된다.
가능한 지시 방법은 다음 절차를 포함한다.
a와 b 간 차이가 계산된다, 즉, d1은 (b-a)와 같고, d2는 (a-b)와 같다. b가 a보다 크고, 따라서 d1은 0보다 크고, d2는 0보다 작은 것으로 가정된다.
0보다 작은 차이 합(sum of the difference) 및 모든 상기 픽셀 하위구간들의 개수가 계산된다, 즉, d3=d2+32=32+a-b이다.
d1 및 d3 간 비교가 수행된다.
d1이 d3보다 크지 않을 때, 상기 비트스트림 상에서 전송되는 처리 하위구간 정보는 a이고, 상기 비트스트림 상에서 전송되는 처리 하위구간 도출 정보는 d1(=b-a)이다. 상기 처리 하위구간 정보의 값 범위는 0부터 30까지이고(마지막 하위구간 및 첫번째 하위구간이 연속적인 하위구간들로 취급될 때, 상기 값 범위는 0부터 31까지), 이는 5비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다. 처리 하위구간 도출 정보의 값 범위는 2부터 16까지이고, 이는 4비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다.
d3이 d1보다 크지 않을 때, 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 정보는 b이고, 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 도출 정보는 d3(=16+a-b)이다. 상기 처리 하위구간 정보의 값 범위는 0부터 30까지이고(마지막 하위구간 및 첫번째 하위구간이 연속적인 하위구간들로 취급될 때, 상기 값 범위는 0부터 31까지), 이는 4비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다. 처리 하위구간 도출 정보의 값 범위는 2부터 16까지이고, 이는 4비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다.
만약 d1이 d3와 같으면, 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 정보 및 상기 처리 하위구간 도출 정보는 각각 a 및 d1일 수 있다. 또는, 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 정보 및 상기 처리 하위구간 도출 정보는 각각 b 및 d3일 수 있다. 상술한 방법중 어떤 것이 사용되는지에 상관없이, 디코더는 지시된 처리 하위구간들 a 및 b를 올바르게 획득할 수 있다.
바람직하게는, d1-2 또는 d3-2가 상기 비트스트림 상에서 상기 처리 하위구간 도출 정보로 전송될 수 있다. 따라서, 뒤따르는 엔트로피 부호화를 편리하게 하기 위하여 상기 처리 하위구간 도출 정보의 값 범위는 0부터이다.
일반적으로, 상기 적어도 하나의 처리 하위구간의 개수는 2t이고, 상기 2t개의 처리 하위구간들이 두개의 그룹으로 나누어지고 각 그룹이 t개의 연속적인 처리 하위구간들을 포함하는 것으로 지정된 때, 상기 실시예에 따른 상기 방법이 동일하게 적용될 수 있다. 본 발명의 상기 실시예에 따르면, 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 정보 및 상기 처리 하위구간 도출 정보는 상기 적어도 하나의 지시될 처리 하위구간을 지시하기 위하여 결정될 수 있다. 상기 처리 하위구간 정보의 값 범위 및 상기 처리 하위구간 도출 정보의 값 범위는 상기 t 값에 의존할 수 있다.
실시예 6
인코더에 적용되는 픽셀을 지시하는 방법은 본 발명의 실시예에 따라 제공된다. 도 1에서 보듯이 상기 방법은 다음의 절차를 포함한다.
블록 101에서, 적어도 하나의 처리 하위구간이 결정된다.
본 실시예에서, 규격 또는 코딩 시스템에서 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간들로 나누어지는 것을 가정한다. 상기 적어도 하나의 처리 하위구간의 개수는 4와 같다. 상기 네개의 처리 하위구간들은 두개의 그룹으로 나누어진다. 각 그룹은 두개의 연속적인 하위구간을 포함한다. 상세하게는 가능한 선택 방법은 상기 인코더가 32개의 하위구간들 내에서 처리 하위구간들 a, a+1, b 그리고 b+1을 상기 처리 하위구간들로 선택하는 것을 포함한다. 여기서 a, a+1, b 그리고 b+1은 각각 서로 동일하지 않는 것이 만족되어야 한다.
바람직하게는, 마지막 하위구간 및 첫번째 하위구간이 두개의 연속한 하위구간들로 정의될 수 있다, 즉, 하위구간 0 및 하위구간 31은 두개의 연속한 하위구간들로 취급되고, 상기 하위구간 0은 상기 하위구간 31 뒤에 온다. 가능한 선택 방법은 하위구간들 a, (a+1)mod32, b 그리고 (b+1)mod32를 상기 처리 하위구간들로 선택하는 것을 포함한다. "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다. 여기서 a, (a+1)mod32, b 그리고 (b+1)mod32은 각각 서로 동일하지 않는 것이 만족되어야 한다.
블록 102에서, 적어도 하나의 지시될 처리 하위구간이 결정된다.
각 그룹의 상기 두개의 처리 하위구간들이 연속적이므로, 각 그룹 내에서 오직 시작 처리 하위구간만 지시되고, 나머지 처리 하위구간은 상기 지시된 시작 처리 하위구간으로부터 도출될 수 있다. 그러므로, 상기 적어도 하나의 지시될 처리 하위구간은 하위구간 a 및 b이다.
블록 103에서, 상기 적어도 하나의 지시될 처리 하위구간이 지시된다.
상기 적어도 하나의 지시될 처리 하위구간은 예측된다. 상기 적어도 하나의 지시될 처리 하위구간은 처리 하위구간 도출 정보를 전송함으로써 지시된다. 가능한 지시 방법은 다음 절차를 포함한다.
적어도 하나의 지시될 처리 하위구간의 예측된 값 p가 생성된다. 가능한 예측 방법은 현재 처리 영역의 가장 많은 픽셀을 포함하는 하위구간의 인덱스를 상기 적어도 하나의 지시될 처리 하위구간의 상기 예측된 값으로 결정하는 것을 포함한다.
적어도 하나의 지시될 처리 하위구간의 적어도 하나의 인덱스와 적어도 하나의 지시될 처리 하위구간의 예측된 값의 차이에 대한 정보가 계산된다. 가능한 계산 방법은 다음 절차를 포함한다.
a와 b 중 p와 가까운 하나가 획득된다, a가 b보다 p에 가깝다고 가정한다, 즉, |p-a|=|p-b|.
p와 a간 차이 d1(=a-p)가 계산된다.
a와 b간 차이 d2가 계산된다. b가 a보다 클 때, d2는 (b-a)와 같다. b가 a보다 작을 때, d2는 (b-a+32)와 같다.
상기 차이 정보는 전송될 상기 처리 하위구간 도출 정보로 결정된다, 즉 d1 및 d2가 전송된다.
상기 실시예에서, |p-a|가 |p-b|와 같을 때, a 및 b 중 어느 하나가 상술한 절차를 수행하기 위하여 p에 더 가까운 어느 하나로 결정된다. 본 발명의 상기 방법에 다르면, 어떤 하나가 선택되는지에 무관하게, 디코더는 상기 적어도 하나의 지시된 처리 하위구간을 올바르게 도출할 수 있다.
일반적으로, 상기 적어도 하나의 처리 하위구간의 개수는 2t이고, 상기 2t개의 처리 하위구간들이 두개의 그룹으로 나누어지고 각 그룹이 t개의 연속적인 처리 하위구간들을 포함하는 것으로 지정된 때, 상기 실시예에 따른 상기 방법이 동일하게 적용될 수 있다. 본 발명의 상기 실시예에 따르면, 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 정보 및 상기 처리 하위구간 도출 정보는 상기 적어도 하나의 지시될 처리 하위구간을 지시하기 위하여 결정될 수 있다. 상기 처리 하위구간 정보의 값 범위 및 상기 처리 하위구간 도출 정보의 값 범위는 상기 t 값에 의존할 수 있다.
실시예 7
인코더에 적용되는 픽셀을 지시하는 방법은 본 발명의 실시예에 따라 제공된다. 도 1에서 보듯이 상기 방법은 다음의 절차를 포함한다.
블록 101에서, 적어도 하나의 처리 하위구간이 결정된다.
본 실시예에서, 규격 또는 코딩 시스템에서 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간들로 나누어지는 것을 가정한다. 상기 적어도 하나의 처리 하위구간의 개수는 8과 같다. 상기 여덟개의 처리 하위구간들은 네개의 그룹으로 나누어진다. 각 그룹은 두개의 연속적인 하위구간을 포함한다. 상세하게는 가능한 선택 방법은 상기 인코더가 32개의 하위구간들 내에서 처리 하위구간들 a, a+1, b, b+1, c, c+1, d 그리고 d+1을 상기 처리 하위구간들로 선택하는 것을 포함한다. 여기서 a, a+1, b, b+1, c, c+1, d 그리고 d+1은 각각 서로 동일하지 않는 것이 만족되어야 한다.
바람직하게는, 마지막 하위구간 및 첫번째 하위구간이 두개의 연속한 하위구간들로 정의될 수 있다, 즉, 하위구간 0 및 하위구간 31은 두개의 연속한 하위구간들로 취급되고, 상기 하위구간 0은 상기 하위구간 31 뒤에 온다. 가능한 선택 방법은 하위구간들 a, (a+1)mod32, b, (b+1)mod32, c, (c+1)mod32, d 그리고 (d+1)mod32를 상기 처리 하위구간들로 선택하는 것을 포함한다. "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다. 여기서 a, (a+1)mod32, b, (b+1)mod32, c, (c+1)mod32, d 그리고 (d+1)mod32는 각각 서로 동일하지 않는 것이 만족되어야 한다.
블록 102에서, 적어도 하나의 지시될 처리 하위구간이 결정된다.
각 그룹의 상기 두개의 처리 하위구간들이 연속적이므로, 각 그룹 내에서 오직 시작 처리 하위구간만 지시되고, 나머지 처리 하위구간은 상기 지시된 시작 처리 하위구간으로부터 도출될 수 있다. 그러므로, 상기 적어도 하나의 지시될 처리 하위구간은 하위구간 a, b, c 및 d이다.
블록 103에서, 상기 적어도 하나의 지시될 처리 하위구간이 지시된다.
예를 들어, 가능한 지시 방법은 다음 절차를 포함한다.
a, b, c 및 d에 등급화(ranking)가 수행된다. a, b, c 및 d가 등급화된 이후에 순서 a<b<c<d가 획득된다.
그 뒤에, 두 인접 번호들의 차이들이 차례로 계산되고, 0보다 작은 상기 차이에는 모든 상기 하위구간들의 개수가 더해진다. 그러므로, d1(=b-a), d2(=c-b), d3(=d-c), d4(=a-d+32)가 획득된다.
d1, d2, d3 및 d4 중 가장 큰 하나가 획득된다. 가장 큰 차이의 계산에서의 피감수가 상기 비트스트림에 기재되는 처리 하위구간 정보로 결정되고, 나머지들은 차례대로 상기 비트스트림에 기재되는 처리 하위구간 도출 정보로 결정된다. d2을 가장 큰 차이로 가정한다(둘 이상의 가장 큰 차이가 있는 경우, 상기 둘 이상의 가장 큰 차이 중 어느 하나에 대응하는 피감수가 상기 처리 하위구간 정보로 선택될 수 있다. 본 발명의 상기 방법에 따르면, 어떤 하나가 선택되는지에 무관하게, 디코더가 올바르게 상기 적어도 하나의 지시된 처리 하위구간을 도출하는 것이 보장된다). 그러므로 상기 전송된 처리 하위구간 정보가 c, 상기 차례대로 전송되는 처리 하위구간 도출 정보가 d3(d-c), d4(=a-d+32), d1(=b-a)이다. 상기 처리 하위구간 정보의 값 범위가 0부터 30까지이고(마지막 하위구간 및 첫번째 하위구간이 연속적인 하위구간들로 취급될 때, 상기 값 범위는 0부터 31까지), 이는 5비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다. 상기 처리 하위구간 도출 정보의 값 범위는 2부터 14까지이고, 이는 4비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다.
바람직하게는, d3-2, d4-2, 그리고 d1-2가 상기 처리 하위구간 도출 정보로서 비트스트림 상에서 차례대로 전송될 수 있다. 그러므로, 뒤따르는 엔트로피 부호화를 편리하게 하기 위하여 상기 처리 하위구간 도출 정보의 값 범위는 0부터이다.
일반적으로, 상기 적어도 하나의 처리 하위구간의 개수는 4t이고, 상기 4t개의 처리 하위구간들이 두개의 그룹으로 나누어지고 각 그룹이 t개의 연속적인 처리 하위구간들을 포함하는 것으로 지정된 때, 상기 실시예에 따른 상기 방법이 동일하게 적용될 수 있다. 본 발명의 상기 실시예에 따르면, 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 정보 및 상기 처리 하위구간 도출 정보는 상기 적어도 하나의 지시될 처리 하위구간을 지시하기 위하여 결정될 수 있다. 상기 처리 하위구간 정보의 값 범위 및 상기 처리 하위구간 도출 정보의 값 범위는 상기 t 값에 의존할 수 있다.
실시예8
인코더에 적용되는 픽셀을 지시하는 방법은 본 발명의 실시예에 따라 제공된다. 도 1에서 보듯이 상기 방법은 다음의 절차를 포함한다.
블록 101에서, 적어도 하나의 처리 하위구간이 결정된다.
본 실시예에서, 규격 또는 코딩 시스템에서 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간들로 나누어지는 것을 가정한다. 상기 적어도 하나의 처리 하위구간의 개수는 2k와 같다. 상기 2k개의 처리 하위구간들은 상기 인코더에 의해서 선택되고, k개의 그룹들로 나누어진다. 각 그룹은 두개의 연속적인 하위구간을 포함한다. k 값은 또한 상기 인코더에 의해서 결정된다. 상세하게는 가능한 선택 방법은 상기 인코더가 32개의 하위구간들 내에서 2k개의 처리 하위구간들 a1, a1+1, a2, a2+1,..., ak 및 ak+1을 선택하는 것을 포함한다. a1, a1+1, a2, a2+1,...,ak 및 ak+1은 각각 서로 동일하지 않는 것이 만족되어야 한다.
바람직하게는, 마지막 하위구간 및 첫번째 하위구간이 두개의 연속한 하위구간들로 정의될 수 있다, 즉, 하위구간 0 및 하위구간 31은 두개의 연속한 하위구간들로 취급되고, 상기 하위구간 0은 상기 하위구간 31 뒤에 온다. 가능한 선택 방법은 하위구간들 a1, (a1+1)mod32, a2, (a2+1)mod32,..., ak, (ak+1)mod32를 상기 처리 하위구간들로 선택하는 것을 포함한다. "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다. 여기서 a1, (a1+1)mod32, a2, (a2+1)mod32,..., ak, (ak+1)mod32는 각각 서로 동일하지 않는 것이 만족되어야 한다.
블록 102에서, 적어도 하나의 지시될 처리 하위구간이 결정된다.
각 그룹의 상기 두개의 처리 하위구간들이 연속적이므로, 각 그룹 내에서 오직 시작 처리 하위구간만 지시되고, 나머지 처리 하위구간은 상기 지시된 시작 처리 하위구간으로부터 도출될 수 있다. 그러므로, 상기 적어도 하나의 지시될 처리 하위구간은 하위구간들 a1, a2,..., ak이다.
블록 103에서, 상기 적어도 하나의 지시될 처리 하위구간이 지시된다.
예를 들어, 가능한 지시 방법은 다음 절차를 포함한다.
a1, a2,..., ak에 등급화(ranking)가 수행된다. a1, a2,..., ak가 등급화된 이후에 순서 a1<a2< <ak가 획득된다.
그 뒤에, 두 인접 인덱스들의 차이들이 차례로 계산되고, 0보다 작은 상기 차이에는 모든 상기 하위구간들의 개수가 더해진다. 그러므로, d1(=a2-a1), d2(=a3-a2),..., dk-1(=ak-ak-1), 그리고 dk(=a1-ak+32)가 획득된다.
d1, d2, d3,..., dk 중 가장 큰 하나가 획득된다. 가장 큰 차이의 계산에서의 피감수가 상기 비트스트림에 기재되는 처리 하위구간 정보로 결정되고, 나머지들은 차례대로 상기 비트스트림에 기재되는 처리 하위구간 도출 정보로 결정된다. d2를 가장 큰 차이로 가정한다(둘 이상의 가장 큰 차이가 있는 경우, 상기 둘 이상의 가장 큰 차이 중 어느 하나에 대응하는 피감수가 상기 처리 하위구간 정보로 선택될 수 있다. 본 발명의 상기 방법에 따르면, 어느 하나가 선택되든지 무관하게, 디코더가 올바르게 상기 적어도 하나의 지시된 처리 하위구간을 도출하는 것이 보장된다). 그러므로 상기 전송된 처리 하위구간 정보가 a3, 상기 차례대로 전송되는 처리 하위구간 도출 정보가 d3(=a4-a3), d4(=a5-a4), d5(=a6-a5),..., dk-1(=ak-ak-1), dk(=a1-ak+32), 그리고 d1(=a2-a1)이다. 상기 처리 하위구간 정보의 값 범위는 0부터 30까지이고(마지막 하위구간 및 첫번째 하위구간이 연속적인 하위구간들로 취급될 때, 상기 값 범위는 0부터 31까지), 이는 5비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다. 상기 처리 하위구간 도출 정보의 값 범위는 2부터 18-k까지이고, 이는 상응하는 비트 고정길이 부호화로 지시될 수 있고, 또는 확률 분포에 따른 가변 길이 부호화로 지시될 수 있다.
바람직하게는, 각각 2가 차감된 상기 처리 하위구간 도출 정보가 상기 비트스트림 상에서 전송될 수 있다. 그러므로, 그러므로, 뒤따르는 엔트로피 부호화를 편리하게 하기 위하여 상기 처리 하위구간 도출 정보의 값 범위는 0부터이다.
일반적으로, 상기 적어도 하나의 처리 하위구간의 개수는 t*k 이고, 상기 t*k 개의 처리 하위구간들이 k개의 그룹으로 나누어지고 각 그룹이 t개의 연속적인 처리 하위구간들을 포함하는 것으로 지정된 때, 상기 실시예에 따른 상기 방법이 동일하게 적용될 수 있다. 본 발명의 상기 실시예에 따르면, 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 정보 및 상기 처리 하위구간 도출 정보는 상기 적어도 하나의 지시될 처리 하위구간을 지시하기 위하여 결정될 수 있다. 상기 처리 하위구간 정보의 값 범위 및 상기 처리 하위구간 도출 정보의 값 범위는 상기 t 값에 의존할 수 있다.
실시예9
디코더에 적용되는 픽셀 지시를 처리하는 방법은 본 발명의 실시예에 따라 제공된다. 도 2에서 보듯이 상기 방법은 실시예 1에 대응하는 디코딩 처리를 포함하며, 이는 다음 절차를 포함한다.
블록 201에서, 처리 하위구간 지시 정보가 획득된다.
처리 하위구간 정보 x 및 처리 하위구간 도출 정보 y가 비트스트림으로부터 파싱된다. 또는 상기 처리 하위구간 정보 x 및 상기 처리 하위구간 도출정보 y는 비트스트림 파싱 모듈로부터 획득된다.
바람직하게는, 만약 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 도출 정보로부터 1이 차감되면, 상기 비트스트림으로부터 파싱되는 상기 처리 하위구간 도출 정보의 값이 1만큼 증가한(즉, y의 값이 (y+1)로 설정된) 후에 다음 절차들이 수행될 수 있다.
블록 202에서, 적어도 하나의 지시된 처리 하위구간이 결정된다.
가능한 결정 방법은 a로 표현된 첫번째 지시된 처리 하위구간의 인덱스는 x와 같고, b로 표현된 두번째 지시된 처리 하위구간의 인덱스는 (a+y)mod16와 같은 것을 포함하며, 여기서 "mod16"은 16으로 나누어 나머지를 얻는 동작을 지시한다.
블록 203에서, 모든 적어도 하나의 처리 하위구간이 결정된다.
가능한 결정 방법은 상기 적어도 하나의 처리 하위구간이 상기 지시된 처리 하위구간 a 및 상기 지시된 처리 하위구간 b를 포함하는 것을 포함한다.
본 실시예에서, 규격 또는 코딩 시스템에서, 픽셀 값 범위는 0번부터 15번까지의 16개의 하위구간으로 나누어지는 것으로 지정된다. 두개의 하위구간들은 상기 처리 하위구간들로 결정된다.
실시예 10
디코더에 적용되는 픽셀 지시를 처리하는 방법은 본 발명의 실시예에 따라 제공된다. 도 2에서 보듯이 상기 방법은 실시예 2에 대응하는 디코딩 처리를 포함하며, 이는 다음 절차를 포함한다.
블록 201에서, 처리 하위구간 지시 정보가 획득된다.
처리 하위구간 도출 정보 x 및 y가 비트스트림으로부터 파싱된다. 또는 상기 처리 하위구간 도출 정보 x 및 y는 비트스트림 파싱 모듈로부터 획득된다.
블록 202에서, 적어도 하나의 지시된 처리 하위구간이 결정된다.
상기 적어도 하나의 지시된 처리 하위구간이 예측된다. 그리고 나서 상기 적어도 하나의 지시된 처리 하위구간이 상기 예측된 값 및 상기 비트스트림 상에서 전송된 상기 처리 하위구간 도출 정보에 따라서 도출된다. 가능한 구현 방법은 다음 절차를 포함한다.
상기 적어도 하나의 지시된 처리 하위구간의 예측된 값 p가 생성된다. 가능한 생성 방법은 현재 처리 영역의 가장 많은 픽셀을 포함하는 하위구간의 인덱스를 상기 적어도 하나의 지시된 처리 하위구간의 예측된 값 p로 결정하는 것을 포함한다.
상기 적어도 하나의 지시된 처리 하위구간이 도출된다. 가능한 도출 방법은 a로 표현된 첫번째 지시된 처리 하위구간의 인덱스는 (p+x)mod16와 같고, b로 표현된 두번째 지시된 처리 하위구간의 인덱스는 (p+y)mod16와 같은 것을 포함하며, "mod16"은 16으로 나누어 나머지를 얻는 동작을 지시한다.
블록 203에서, 모든 적어도 하나의 처리 하위구간이 결정된다.
가능한 결정 방법은 상기 적어도 하나의 처리 하위구간이 상기 지시된 처리 하위구간 a 및 상기 지시된 처리 하위구간 b를 포함하는 것을 포함한다.
본 실시예에서, 규격 또는 코딩 시스템에서, 픽셀 값 범위는 0번부터 15번까지의 16개의 하위구간으로 나누어지는 것으로 지정된다. 두개의 하위구간들은 상기 처리 하위구간들로 결정된다.
실시예 11
디코더에 적용되는 픽셀 지시를 처리하는 방법은 본 발명의 실시예에 따라 제공된다. 도 2에서 보듯이 상기 방법은 실시예 3에 대응하는 디코딩 처리를 포함하며, 이는 다음 절차를 포함한다.
블록 201에서, 처리 하위구간 지시 정보가 획득된다.
처리 하위구간 정보 x와 처리 하위구간 도출 정보y, z 및 w가 비트스트림으로부터 파싱된다. 또는 상기 처리 하위구간 정보 x와 상기 처리 하위구간 도출 정보 y, z 및 w는 비트스트림 파싱 모듈로부터 획득된다.
바람직하게는, 만약 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 도출 정보로부터 1이 차감되면, 상기 비트스트림으로부터 파싱되는 상기 처리 하위구간 도출 정보의 값이 1만큼 증가한(즉, y, z 및 w의 값이 (y+1), (z+1), (w+1)로 각각 설정된) 후에 다음 절차들이 수행될 수 있다.
블록 202에서, 적어도 하나의 지시된 처리 하위구간이 결정된다.
가능한 결정 방법은 a로 표현된 첫번째 지시된 처리 하위구간의 인덱스는 x와 같고, b로 표현된 두번째 지시된 처리 하위구간의 인덱스는 (a+y)mod32와 같고, c로 표현된 세번째 지시된 처리 하위구간의 인덱스는 (b+z)mod32와 같고, d로 표현된 네번째 지시된 처리 하위구간의 인덱스는 (c+w)mod32와 같은 것을 포함하며, "mod32"는 32으로 나누어 나머지를 얻는 동작을 지시한다.
블록 203에서, 모든 적어도 하나의 처리 하위구간이 결정된다.
가능한 결정 방법은 상기 적어도 하나의 처리 하위구간이 상기 지시된 처리 하위구간 a, b, c 및 d를 포함하는 것을 포함한다.
본 실시예에서, 규격 또는 코딩 시스템에서, 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간으로 나누어지는 것으로 지정된다. 네개의 하위구간들은 상기 처리 하위구간들로 결정된다.
실시예 12
디코더에 적용되는 픽셀 지시를 처리하는 방법은 본 발명의 실시예에 따라 제공된다. 도 2에서 보듯이 상기 방법은 실시예 4에 대응하는 디코딩 처리를 포함하며, 이는 다음 절차를 포함한다.
블록 201에서, 처리 하위구간 지시 정보가 획득된다.
처리 하위구간 정보 x와 처리 하위구간 도출 정보y1, y2,...,yk-1이 비트스트림으로부터 파싱된다. 또는 상기 처리 하위구간 정보 x와 상기 처리 하위구간 도출 정보 y1, y2,...,yk-1는 비트스트림 파싱 모듈로부터 획득된다.
본 실시예에서, 상기 적어도 하나의 처리 하위구간의 개수는 인코더에 의하여 결정될 수 있다. 그러므로, 상기 처리 하위구간 정보 및 상기 하위구간 도출 정보가 파싱되거나 획득되기 전에, k로 지정된 상기 적어도 하나의 처리 하위구간의 개수가 파싱되거나 획득된다.
바람직하게는, 만약 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 도출 정보로부터 1이 차감되면, 상기 비트스트림으로부터 파싱되는 상기 처리 하위구간 도출 정보의 값이 1만큼 증가한(즉, y1, y2,...,yk-1의 값이 (y1+1), (y2+1),...,(yk-1+1)로 각각 설정된) 후에 다음 절차들이 수행될 수 있다.
블록 202에서, 적어도 하나의 지시된 처리 하위구간이 결정된다.
가능한 결정 방법은 a1으로 표현된 첫번째 지시된 처리 하위구간의 인덱스는 x와 같고, a2로 표현된 두번째 지시된 처리 하위구간의 인덱스는 (a1+y1)mod32와 같고, a3로 표현된 세번째 지시된 처리 하위구간의 인덱스는 (a2+y2)mod32와 같고,..., ak로 표현된 k번째 지시된 처리 하위구간의 인덱스는 (ak-1+yk-1)mod32인 것을 포함하며, "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
블록 203에서, 모든 적어도 하나의 처리 하위구간이 결정된다.
가능한 결정 방법은 상기 적어도 하나의 처리 하위구간이 상기 지시된 처리 하위구간 a1, a2,..., ak를 포함하는 것을 포함한다.
본 실시예에서, 규격 또는 코딩 시스템에서, 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간으로 나누어지는 것으로 지정된다. k개의 하위구간들은 상기 처리 하위구간들로 결정된다.
실시예 13
디코더에 적용되는 픽셀 지시를 처리하는 방법은 본 발명의 실시예에 따라 제공된다. 도 2에서 보듯이 상기 방법은 실시예 5에 대응하는 디코딩 처리를 포함하며, 이는 다음 절차를 포함한다.
블록 201에서, 처리 하위구간 지시 정보가 획득된다.
처리 하위구간 정보 x와 처리 하위구간 도출 정보y가 비트스트림으로부터 파싱된다. 또는 상기 처리 하위구간 정보 x와 상기 처리 하위구간 도출 정보 y는 비트스트림 파싱 모듈로부터 획득된다.
바람직하게는, 만약 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 도출 정보로부터 2가 차감되면, 상기 비트스트림으로부터 파싱되는 상기 처리 하위구간 도출 정보의 값이 2만큼 증가한(즉, y의 값이 (y+2)로 설정된) 후에 다음 절차들이 수행될 수 있다.
블록 202에서, 적어도 하나의 지시된 처리 하위구간이 결정된다.
가능한 결정 방법은 a로 표현된 첫번째 지시된 처리 하위구간의 인덱스는 x와 같고, b로 표현된 두번째 지시된 처리 하위구간의 인덱스는 (a+y)mod32인 것을 포함하며, "mod32"는 32으로 나누어 나머지를 얻는 동작을 지시한다.
블록 203에서, 모든 적어도 하나의 처리 하위구간이 결정된다.
모든 상기 적어도 하나의 처리 하위구간은 상기 적어도 하나의 지시된 처리 하위구간에 따라서 도출된다. 가능한 도출 방법은 상기 적어도 하나의 처리 하위구간은 처리 하위구간들 a, a+1, b 및 b+1을 포함하는 것을 포함한다.
바람직하게는, 마지막 하위구간 및 첫번째 하위구간은 두개의 연속한 하위구간들이고, 그리고 상기 첫번째 하위구간이 마지막 하위구간 뒤에 오는 것으로 정의될 수 있다. 가능한 결정 방법은 상기 적어도 하나의 처리 하위구간은 하위구간들 a, (a+1)mod32, b 및 (b+1)mod32를 포함하는 것을 포함하고, "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
본 실시예에서, 규격 또는 코딩 시스템에서, 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간으로 나누어지는 것으로 지정된다. 네개의 하위구간들은 상기 처리 하위구간들로 결정된다. 상기 네개의 처리 하위구간들은 두개의 그룹으로 나누어지고, 각 그룹은 두개의 연속적인 하위구간들을 포함한다.
일반적으로, 상기 적어도 하나의 처리 하위구간의 개수가 2t이고, 상기 2t개의 처리 하위구간들이 두개의 그룹으로 나누어지고, 각 그룹이 t개의 연속적인 처리 하위구간들을 포함하는 것으로 지정된 때, 본 실시예에 따른 상기 방법이 동일하게 적용될 수 있다. 상기 적어도 하나의 처리 하위구간은 하위구간들 a, a+1,..., a+t-1, b, b+1,...,b+t-1을 포함하는 것으로 결정된다. 상기 마지막 하위구간 및 상기 첫번째 하위구간은 두개의 연속적인 하위구간들이고 상기 첫번재 하위구간이 상기 마지막 하위구간 뒤에 오는 것으로 정의되는 때, 상기 적어도 하나의 처리 하위구간은 하위구간들 a, (a+1)mod32,...,(a+t-1)mod32, b, (b+1)mod32,...,(b+t-1)mod32를 포함하고, "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
실시예 14
디코더에 적용되는 픽셀 지시를 처리하는 방법은 본 발명의 실시예에 따라 제공된다. 도 2에서 보듯이 상기 방법은 실시예 6에 대응하는 디코딩 처리를 포함하며, 이는 다음 절차를 포함한다.
블록 201에서, 처리 하위구간 지시 정보가 획득된다.
처리 하위구간 도출 정보 x 및 y가 비트스트림으로부터 파싱된다. 또는 상기 처리 하위구간 도출 정보 x 및 y는 비트스트림 파싱 모듈로부터 획득된다.
블록 202에서, 적어도 하나의 지시된 처리 하위구간이 결정된다.
상기 적어도 하나의 지시된 처리 하위구간이 예측된다. 그리고 나서 상기 적어도 하나의 지시된 처리 하위구간이 상기 예측된 값 및 상기 비트스트림 상에서 전송된 상기 처리 하위구간 도출 정보에 따라서 도출된다. 가능한 구현 방법은 다음 절차를 포함한다.
상기 적어도 하나의 지시된 처리 하위구간의 예측된 값 p가 생성된다. 가능한 생성 방법은 현재 처리 영역의 가장 많은 픽셀을 포함하는 하위구간의 인덱스를 상기 적어도 하나의 지시된 처리 하위구간의 예측된 값 p로 결정하는 것을 포함한다.
상기 적어도 하나의 지시된 처리 하위구간이 도출된다. 가능한 도출 방법은 a 로 표현된 첫번째 지시된 처리 하위구간의 인덱스는 (p+x)mod32와 같고, b로 표현된 두번째 지시된 처리 하위구간의 인덱스는 (a+y)mod32와 같은 것을 포함하며, "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
블록 203에서, 모든 적어도 하나의 처리 하위구간이 결정된다.
가능한 결정 방법은 상기 적어도 하나의 처리 하위구간이 하위구간들 a, (a+1), b, (b+1)을 포함하는 것을 포함한다.
바람직하게는, 마지막 하위구간 및 첫번째 하위구간은 두개의 연속한 하위구간들이고, 상기 첫번째 하위구간이 마지막 하위구간 뒤에 오는 것으로 정의될 수 있다. 가능한 결정 방법은 상기 적어도 하나의 처리 하위구간은 하위구간들 a, (a+1)mod32, b 및 (b+1)mod32를 포함하는 것을 포함하고, 여기서 "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
본 실시예에서, 규격 또는 코딩 시스템에서, 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간으로 나누어지는 것으로 지정된다. 네개의 하위구간들은 상기 적어도 하나의 처리 하위구간들로 결정된다. 상기 네개의 처리 하위구간들은 두개의 그룹으로 나누어지고, 각 그룹은 두개의 연속적인 하위구간들을 포함한다.
일반적으로, 상기 적어도 하나의 처리 하위구간의 개수가 2t이고, 상기 2t개의 처리 하위구간들이 두개의 그룹으로 나누어지고, 각 그룹이 t개의 연속적인 처리 하위구간들을 포함하는 것으로 지정된 때, 본 실시예에 따른 상기 방법이 동일하게 적용될 수 있다. 상기 적어도 하나의 처리 하위구간은 하위구간들 a, a+1,..., a+t-1, b, b+1,...,b+t-1을 포함하는 것으로 결정된다. 상기 마지막 하위구간 및 상기 첫번째 하위구간은 두개의 연속적인 하위구간들로 정의되고 상기 첫번재 하위구간이 상기 마지막 하위구간 뒤에 오는 때, 상기 적어도 하나의 처리 하위구간은 하위구간들 a, (a+1)mod32,..., (a+t-1)mod32, b, (b+1)mod32,..., (b+t-1)mod32를 포함하고, "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
실시예 15
디코더에 적용되는 픽셀 지시를 처리하는 방법은 본 발명의 실시예에 따라 제공된다. 도 2에서 보듯이 상기 방법은 실시예 7에 대응하는 디코딩 처리를 포함하며, 이는 다음 절차를 포함한다.
블록 201에서, 처리 하위구간 지시 정보가 획득된다.
처리 하위구간 정보 x와 처리 하위구간 도출 정보y, z 및 w가 비트스트림으로부터 파싱된다. 또는 상기 처리 하위구간 정보 x와 상기 처리 하위구간 도출 정보 y, z 및 w는 비트스트림 파싱 모듈로부터 획득된다.
바람직하게는, 만약 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 도출 정보로부터 2이 차감되면, 상기 비트스트림으로부터 파싱되는 상기 처리 하위구간 도출 정보의 값이 2만큼 증가한(즉, y, z 및 w의 값이 (y+2), (z+2), (w+2)로 각각 설정된) 후에 다음 절차들이 수행될 수 있다.
블록 202에서, 적어도 하나의 지시된 처리 하위구간이 결정된다.
가능한 결정 방법은 a로 표현된 첫번째 지시된 처리 하위구간의 인덱스는 x와 같고, b로 표현된 두번째 지시된 처리 하위구간의 인덱스는 (a+y)mod32와 같은 것을 포함하며, "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
블록 203에서, 모든 적어도 하나의 처리 하위구간이 결정된다.
하위구간은 상기 적어도 하나의 지시된 처리 하위구간에 따라서 모든 상기 적어도 하나의 처리 도출된다. 가능한 도출 방법은 상기 적어도 하나의 처리 하위구간은 처리 하위구간들 a, a+1, b, b+1, c, c+1, d 및 d+1을 포함하는 것을 포함한다.
바람직하게는, 마지막 하위구간 및 첫번째 하위구간은 두개의 연속한 하위구간들이고, 그리고 상기 첫번째 하위구간이 마지막 하위구간 뒤에 오는 것으로 정의될 수 있다. 가능한 결정 방법은 상기 적어도 하나의 처리 하위구간은 하위구간들 a, (a+1)mod32, b, (b+1)mod32, c, (c+1)mod32, d 및 (d+1)mod32를 포함하는 것을 포함하고, "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
본 실시예에서, 규격 또는 코딩 시스템에서, 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간으로 나누어지는 것으로 지정된다. 여덟개의 하위구간들은 상기 처리 하위구간들로 결정된다. 상기 여덟개의 처리 하위구간들은 네개의 그룹으로 나누어지고, 각 그룹은 두개의 연속적인 하위구간들을 포함한다.
일반적으로, 상기 적어도 하나의 처리 하위구간의 개수가 4t이고, 상기 2t개의 처리 하위구간들이 네개의 그룹으로 나누어지고, 각 그룹이 t개의 연속적인 처리 하위구간들을 포함하는 것으로 지정된 때, 본 실시예에 따른 상기 방법이 동일하게 적용될 수 있다. 상기 적어도 하나의 처리 하위구간은 하위구간들 a, a+1,..., a+t-1, b, b+1,...,b+t-1, c, c+1,...,c+t-1, d, d+1,...,d+t-1을 포함하는 것으로 결정된다. 상기 마지막 하위구간 및 상기 첫번째 하위구간은 두개의 연속적인 하위구간들이고 상기 첫번재 하위구간이 상기 마지막 하위구간 뒤에 오는 것으로 정의되는 때, 상기 적어도 하나의 처리 하위구간은 하위구간들 a, (a+1)mod32,...,(a+t-1)mod32, b, (b+1)mod32,...,(b+t-1)mod32, c, (c+1)mod32,...,(a+t-1)mod32, d, (d+1)mod32,...,(d+t-1)mod32를 포함하고, "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
실시예 16
디코더에 적용되는 픽셀 지시를 처리하는 방법은 본 발명의 실시예에 따라 제공된다. 도 2에서 보듯이 상기 방법은 실시예 8에 대응하는 디코딩 처리를 포함하며, 이는 다음 절차를 포함한다.
블록 201에서, 처리 하위구간 지시 정보가 획득된다.
처리 하위구간 정보 x와 처리 하위구간 도출 정보y1, y2,...,yk-1이 비트스트림으로부터 파싱된다. 또는 상기 처리 하위구간 정보 x와 상기 처리 하위구간 도출 정보 y1, y2,...,yk-1는 비트스트림 파싱 모듈로부터 획득된다.
본 실시예에서 상기 적어도 하나의 처리 하위구간의 개수는 인코더에 의하여 결정될 수 있으므로, 상기 처리 하위구간 정보 및 상기 하위구간 도출 정보가 파싱되거나 획득되기 전에, k로 지정된 상기 적어도 하나의 처리 하위구간의 개수가 파싱되거나 획득된다.
바람직하게는, 만약 상기 비트스트림 상에서 전송되는 상기 처리 하위구간 도출 정보로부터 2가 차감되면, 상기 비트스트림으로부터 파싱되는 상기 처리 하위구간 도출 정보의 값이 2만큼 증가한(즉, y1, y2,...,yk-1의 값이 (y1+2), (y2+2),...,(yk-1+2)로 각각 설정된) 후에 다음 절차들이 수행될 수 있다.
블록 202에서, 적어도 하나의 지시된 처리 하위구간이 결정된다.
가능한 결정 방법은 a1으로 표현된 첫번째 지시된 처리 하위구간의 인덱스는 x와 같고, a2로 표현된 두번째 지시된 처리 하위구간의 인덱스는 (a1+y1)mod32와 같고, a3로 표현된 세번째 지시된 처리 하위구간의 인덱스는 (a2+y2)mod32와 같고,..., ak로 표현된 k번째 지시된 처리 하위구간의 인덱스는 (ak-1+yk-1)mod32인 것을 포함하며, "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
블록 203에서, 모든 적어도 하나의 처리 하위구간이 결정된다.
상기 적어도 하나의 지시된 처리 하위구간에 따라, 모든 상기 적어도 하나의 처리 하위구간이 도출된다. 가능한 도출 방법은 상기 적어도 하나의 처리 하위구간이 하위구간들 a1, a1+1, a2, a2+1,..., ak 및 ak+1을 포함하는 것을 포함한다.
바람직하게는, 마지막 하위구간 및 첫번째 하위구간은 두개의 연속한 하위구간들이고, 그리고 상기 첫번째 하위구간이 마지막 하위구간 뒤에 오는 것으로 정의될 수 있다. 가능한 결정 방법은 상기 적어도 하나의 처리 하위구간은 하위구간들 a1, (a1+1)mod32, a2, (a2+1)mod32,..., ak 및 (ak+1)mod32를 포함하는 것을 포함하고, "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
본 실시예에서, 규격 또는 코딩 시스템에서, 픽셀 값 범위는 0번부터 31번까지의 32개의 하위구간으로 나누어지는 것으로 지정된다. 2k개의 하위구간들은 상기 인코더에 의하여 상기 처리 하위구간들로 결정된다. 상기 네개의 처리 하위구간들은 k개의 그룹으로 나누어지고, 각 그룹은 두개의 연속적인 하위구간들을 포함한다. k의 값은 상기 인코더에 의하여 결정될 수 있다.
일반적으로, 상기 적어도 하나의 처리 하위구간의 개수가 k*t이고, 상기 k*t개의 처리 하위구간들이 k개의 그룹으로 나누어지고, 각 그룹이 t개의 연속적인 처리 하위구간들을 포함하는 것으로 지정된 때, 본 실시예에 따른 상기 방법이 동일하게 적용될 수 있다. 상기 적어도 하나의 처리 하위구간은 하위구간들 a1, a1+1,..., a1+t-1, a2, a2+1,..., a2+t-1,..., ak, ak+1,..., ak+t-1을 포함하는 것으로 결정된다. 상기 마지막 하위구간 및 상기 첫번째 하위구간은 두개의 연속적인 하위구간들이고 상기 첫번재 하위구간이 상기 마지막 하위구간 뒤에 오는 것으로 정의되는 때, 상기 적어도 하나의 처리 하위구간은 하위구간들 a1, (a1+1)mod32,..., (a1+t-1)mod32, a2, (a2+1)mod32,..., (a2+t-1)mod32,..., ak, ak+1(mod32),..., (ak+t-1)mod32를 포함하고, "mod32"는 32로 나누어 나머지를 얻는 동작을 지시한다.
실시예 17
픽셀을 지시하는 장치가 본 발명의 실시예에 따라 제공된다. 도 3에서 보듯이 상기 장치는 처리 하위구간 결정 모듈 301, 지시될 처리 하위구간 결정 모듈 302, 처리 하위구간 지시 모듈 303을 포함한다.
상기 처리 하위구간 결정 모듈 301은 현재 처리 영역 상의 픽셀의 원래 값 및 복원된 값 및/또는 다른 정보에 따라 적어도 하나의 처리 하위구간을 결정한다.
상기 지시될 처리 하위구간 결정 모듈 302는 상기 처리 하위구간 결정 모듈 301 및 실제 조건 또는 규격에서 결정된 상기 적어도 하나의 처리 하위구간에 따라 적어도 하나의 지시될 처리 하위구간을 결정한다.
상기 처리 하위구간 지시 모듈 303은 상기 적어도 하나의 지시될 처리 하위구간을 지시하고, 그리고 지시 정보를 비트스트림으로 부호화 또는 상기 지시 정보를 다른 처리 모듈로 전송한다. 상세하게는, 수행되는 절차들은 본 발명의 실시예 1 내지 8 각각의 상기 적어도 하나의 처리 하위구간을 지시하는 절차들을 포함하며 그에 제한되지 않는다.
실시예 18
본 발명의 실시예에 따르면 디코더에서 픽셀 지시를 처리하는 장치가 제공된다. 도 4에서 보듯이, 상기 장치는 지시 정보 획득 모듈 401, 지시된 처리 하위구간 도출 모듈 402, 그리고 처리 하위구간 도출 모듈 403을 포함한다.
상기 지시 정보 획득 모듈 401은 처리 하위구간 지시 정보를 비트스트림으로부터 파싱하거나, 또는 상기 처리 하위구간 지시 정보를 비트스트림 파싱 모듈로부터 획득하며, 상기 처리 하위구간 지시 정보는 처리 하위구간 도출 정보를 포함하거나, 상기 처리 하위구간 도출 정보 및 상기 처리 하위구간 정보를 포함한다.
상기 지시된 처리 하위구간 도출 모듈 402는 상기 지시 정보 획득 모듈 401로부터 획득된 상기 처리 하위구간 지시 정보에 따라서 적어도 하나의 지시된 처리 하위구간을 결정한다. 상세하게는, 수행되는 절차들은 본 발명의 실시예 9 내지 16 각각의 상기 적어도 하나의 지시된 처리 하위구간을 결정하는 절차들을 포함하며 그에 제한되지 않는다.
상기 처리 하위구간 도출 모듈 403은 상기 지시된 처리 하위구간 도출 모듈 402 및 실제 조건 또는 규격에서 결정된 상기 적어도 하나의 지시된 처리 하위구간에 따라 모든 적어도 하나의 처리 하위구간을 결정한다.
본 발명의 실시예들에 따라 상기 기술적 해결수단을 적용함으로써 적어도 하나의 처리 하위구간의 유연한 선택 보장 전제 하에, 전송되는 상기 적어도 하나의 지시될 처리 하위구간의 지시 정보가 감소된다. 본 발명의 실시예들에 따르면, 처리 하위구간 도출 정보의 값 범위가 처리 하위구간 정보의 값 범위보다 작다. 그러므로, 상기 적은 숫자의 비트들이 상기 처리 하위구간 도출 정보를 시그널링하기 위하여 사용될 수 있다. 본 발명의 실시예들에서, 비트스트림상에서 전송되는 상기 처리 하위구간 정보의 전부 또는 일부가 상기 처리 하위구간 도출 정보로 대체될 수 있다, 즉, 상기 전송되는 상기 지시 정보에 전용된 비트들의 수를 줄이고, 그렇게 함으로써 비디오 코딩 성능을 향상시키기 위하여, 상기 처리 하위구간 도출 정보, 또는 상기 처리 하위구간 도출 정보 및 상기 처리 하위구간 정보의 조합은 상기 적어도 하나의 처리 하위구간을 지시하기 위하여 도입될 수 있다.
상술한 것들은 오로지 본 발명의 바람직한 실시예들로, 본 발명의 보호범위를 제한하지 않는다. 본 발명의 사상 및 원리 내에서 이루어진 임의의 수정, 균등물 치환, 개량 등이 본 발명의 보호범위 내에 포함된다.

Claims (15)

  1. 픽셀을 지시하는 방법으로서,
    픽셀 하위구간의 전부 또는 일부를 포함하는 적어도 하나의 처리 하위구간을 결정하는 단계;
    상기 적어도 하나의 처리 하위구간의 전부 또는 일부를 포함하는 적어도 하나의 지시될 처리 하위구간을 결정하는 단계; 및
    처리 하위구간 도출 정보, 또는 처리 하위구간 도출 정보 및 처리 하위구간 정보를 포함하는 처리 하위구간 지시 정보로 상기 적어도 하나의 지시될 처리 하위구간을 지시하고, 상기 처리 하위구간 지시 정보를 전송하는 단계를 포함하는, 픽셀 지시 방법.
  2. 제 1항에 있어서,
    상기 적어도 하나의 처리 하위구간의 개수는 인코더에 의하여 결정되고, 비트스트림상에서 전송되는 것을 특징으로 하는, 픽셀 지시 방법.
  3. 제 1항에 있어서,
    상기 적어도 하나의 지시될 처리 하위구간의 개수는 인코더에 의하여 결정되고, 비트스트림상에서 전송되는 것을 특징으로 하는, 픽셀 지시 방법.
  4. 제 1항에 있어서,
    상기 적어도 하나의 지시될 처리 하위구간의 인덱스는 단지 상기 처리 하위구간 정보에 따라서 도출되는 것을 특징으로 하는, 픽셀 지시 방법.
  5. 제 1항에 있어서,
    상기 적어도 하나의 지시될 처리 하위구간의 인덱스는 상기 처리 하위구간 도출 정보에 따라서 도출됨을 특징으로 하는, 픽셀 지시 방법.
  6. 제 5항에 있어서,
    상기 적어도 하나의 지시될 처리 하위구간의 상기 인덱스는 상기 처리 하위구간 정보 및 상기 처리 하위구간 도출 정보의 조합에 따라서 도출됨을 특징으로 하는, 픽셀 지시 방법.
  7. 제 6항에 있어서,
    상기 처리 하위구간 정보는 상기 적어도 하나의 지시될 처리 하위구간의 인덱스를 포함함을 특징으로 하는, 픽셀 지시 방법.
  8. 제 6항에 있어서,
    상기 처리 하위구간 도출 정보는 지시될 현재 처리 하위구간의 인덱스와 다른 처리 하위구간의 인덱스 간 차분을 포함함을 특징으로 하는, 픽셀 지시 방법.
  9. 제 8항에 있어서,
    상기 차분은 상기 적어도 하나의 지시될 처리 하위구간의 상기 인덱스에 따라 상기 지시될 상기 적어도 하나의 처리 하위구간이 등급화된 이후에, 두개의 지시될 이웃 처리 하위구간들 간 차분을 포함함을 특징으로 하는, 픽셀 지시 방법.
  10. 제 9항에 있어서,
    상기 두개의 지시될 이웃 처리 하위구간들은 첫번째 지시될 처리 하위구간 및 마지막 지시될 처리 하위구간을 포함하되, 상기 적어도 하나의 지시될 처리 하위구간의 상기 인덱스에 따라 상기 지시될 상기 적어도 하나의 처리 하위구간이 최소(smallest)에서 최대(largest)까지 등급화된 때, 상기 첫번째 지시될 처리 하위구간은 상기 마지막 지시될 처리 하위구간의 이후인 것을 특징으로 하는, 픽셀 지시 방법.
  11. 제 10항에 있어서,
    모든 상기 픽셀 하위구간들의 수는 0보다 작은 상기 차분에 가산되고, 0보다 큰 상기 차분은 변화없이 유지되거나, 또는
    모든 상기 픽셀 하위구간들의 수는 0보다 큰 상기 차분으로부터 차감되고, 0보다 작은 상기 차분은 변화없이 유지되는 것을 특징으로 하는, 픽셀 지시 방법.
  12. 제 11항에 있어서,
    상기 처리 하위구간 도출 정보는 모든 상기 차분들 중 최대절대값(maximum absolute value)을 갖는 차분을 제외한 모든 차분들을 포함함을 특징으로 하는, 픽셀 지시 방법.
  13. 제 12항에 있어서,
    상기 처리 하위구간 정보는 최대절대값을 갖는 상기 차분에 상응하는 피감수(minuend)인 지시될 처리 하위구간의 인덱스를 포함함을 특징으로 하는, 픽셀 지시 방법.
  14. 제 13항에 있어서,
    상기 처리 하위구간 도출 정보는 상기 적어도 하나의 지시될 처리 하위구간의 상기 인덱스 및 상기 적어도 하나의 지시될 처리 하위구간의 예측된 값 간의 차분을 포함하고,
    상기 적어도 하나의 지시될 처리 하위구간의 예측된 값은 현재 처리 영역(region) 상의 가장 많은 픽셀들이 들어있는 픽셀 하위구간의 인덱스를 포함함을 특징으로 하는, 픽셀 지시 방법.
  15. 픽셀을 지시하는 장치로서,
    픽셀 하위구간들의 전부 또는 일부를 포함하는 적어도 하나의 처리 하위구간을 결정하는 처리 하위구간 결정 모듈;
    상기 적어도 하나의 처리 하위구간을 포함하는 적어도 하나의 지시될 처리 하위구간을 결정하는 지시될 처리 하위구간 결정 모듈; 및
    처리 하위구간 도출 정보를 포함하거나, 처리 하위구간 도출 정보 및 처리 하위구간 정보를 포함하는 처리 하위구간 지시 정보로 상기 적어도 하나의 지시될 처리 하위구간을 지시하는 처리 하위구간 지시 모듈을 포함하는, 픽셀 지시 장치.
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