WO2015152578A1 - 전자 장치의 저전력 시스템을 위한 전력 제어 방법 및 장치 - Google Patents

전자 장치의 저전력 시스템을 위한 전력 제어 방법 및 장치 Download PDF

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Abstract

본 발명의 일 실시 예에 따르면 적어도 하나의 IP(Intellectual Property) 및 버스(BUS)를 포함하는 시스템 온 칩(System on Chip, SoC)에 있어서, 상기 각 IP의 동작 정보에 기반하여 활성도를 측정하고, 기 설정된 활성 임계 값과 비교하며, 상기 비교 결과에 기반하여 각 IP에 대한 제1 전압 제어 신호를 생성하는 IP-BUS 활성 모니터(IP-BUS activity monitor) 및 상기 생성된 제1 전압 제어 신호에 기반하여, 상기 각 IP에 전압을 공급하는 것을 특징으로 하는 전압 조정기(voltage regulator)를 포함하는 것을 특징으로 하는 시스템 온 칩 및 이를 이용한 전력 제어 방법을 제공한다.

Description

전자 장치의 저전력 시스템을 위한 전력 제어 방법 및 장치
본 발명은 전자 장치의 저전력 칩을 위한 전력 제어 방법 및 장치에 관한 것이다. 본 발명은 모바일(mobile) 시스템 온 칩(system on chip)을 위한 효율적인 전력 제어 방법 및 그 장치에 관한 것이다.
본 발명은 전자 장치의 효율적인 전력 제어를 위한 장치 및 그 방법을 제공하는 것에 관한 것이다.
최근 전자 제품 시장은 넓어지는 추세에 있고, 기술적 범위 또한 광범위해지고 있다. 특히, 휴대용 또는 모바일 전자 제품의 경우 기술적 범위를 넓혀 가는 과정에서 제품의 전력 소모를 효율적으로 관리하는 것이 제품의 경쟁력을 결정하는 중요한 요인이 되고 있다.
전자 장치의 전력 소모를 줄이기 위한 방법으로 회로 설계나 공정 프로세서 등 많은 방법들이 개발되고 있으며, 반도체 칩의 설계 시에도 이러한 전력 소모를 줄이기 위한 여러 가지 방법들이 고려되고 있다. 특히, 최근 모바일 장치 시장에서는 소비전력이 적고, 생산단가가 저렴하며, 신뢰성이 높은 시스템 온 칩(System on Chip, 이하 SoC)를 이용하는 추세이다.
시스템 온 칩(SoC)은 칩 하나로 모든 기능을 처리하는 반도체로서 마이크로프로세서, 메모리반도체, 디지털신호처리칩(DSP), 마이크로컨트롤러(MCU) 등 개별 반도체를 하나의 칩에 통합하는 것을 의미한다. 즉 회로판(PCB : printed circuit board) 위에서 여러 개의 반도체 칩으로 구현되던 시스템이 한 개의 칩으로 집적돼, 연산 기능과 데이터의 저장 및 기억, 아날로그와 디지털 신호의 변화 등을 하나의 칩으로 해결하는 것이다.
시스템 온 칩은 프로세서, 멀티미디어, 그래픽, 인터페이스, 보안 등 다양한 기능을 모두 흡수하며 더욱 복잡한 시스템으로 발전하고 있다. SoC 기술이 발달하면 회로판에서 많은 칩들이 차지하던 공간을 줄여 제품의 크기를 대폭 줄일 수 있고 별도로 장착될 때 발생하는 노이즈(칩 간 충돌 현상) 문제도 해결할 수 있다. 또한 회로판 위에서 서로 떨어져 있는 칩들 간의 정보 교환을 위해 소요되는 전기 사용량을 줄일 수 있다.
종래에는 시스템 온 칩에서 전력 관리를 하기 위하여 주파수를 조정하는 방법을 주로 이용하였다. 도 1은 종래 모바일 기기에 이용되는 시스템 온 칩의 구성을 설명하는 도면이다. 도 1을 참조하면, 시스템 온 칩은 버스시스템(BUS System)을 중심으로 적어도 하나 이상의 마스터 IP(Master IP)와 적어도 하나 이상의 슬레이브 IP(Slave IP)를 포함한다. 종래 시스템 온 칩에서는, 마스터 IP와 슬레이브 IP가 서로 데이터를 주고 받으며, 마스터(Master) IP가 슬레이브(Slave) IP에서 데이터(data)를 읽기(read), 쓰기(write)를 할 때 버스 시스템(bus system)에게 버스를 사용하겠다는 요청(req) 신호를 보내게 된다. 이러한 요청(req) 신호를 보고, IP/BUS Activity Monitor에서 측정한 값을 이용해 DFS(Dynamic Frequency Scaling) 컨트롤러(Controller)를 통해 버스(BUS) 및 IP 클럭(IP clock)에 동적 주파수 스케일링(DFS)을 적용하여 전력을 줄였다. 즉, 동일한 전압과 가변적인 주파수를 이용하여 전력을 조정하는 구조이다. 하지만, 이러한 경우 전력감소 효과가 적었다.
본 발명이 이루고자 하는 기술적 과제는 전자 장치의 저전력 칩을 위한 전력 제어 방법 및 장치를 제공하는 것이다. 또한, 본 발명이 이루고자 하는 기술적 과제는 모바일(mobile) 시스템 온 칩(system on chip)을 위한 효율적인 전력 제어 방법 및 그 장치를 제공하는 것이다. 또한, 본 발명이 이루고자 하는 기술적 과제는 전자 장치의 SoC에서 프로세스, 전압, 온도(PVT, Process, Voltage, Temperature) 변화를 측정 및 각 IP(intellectual property, 예를 들어 CPU, modem, DSP)들의 사용 빈도를 측정하여, 각 IP들의 전압 조절(DVS, Dynamic voltage Scailing)을 적용해 전력을 감소시키는 방법 및 장치를 제공하는 것이다.
본 발명의 일 실시 예에 따르면, 적어도 하나의 IP(Intellectual Property) 및 버스(BUS)를 포함하는 시스템 온 칩(System on Chip, SoC)에 있어서, 상기 각 IP의 동작 정보에 기반하여 활성도를 측정하고, 기 설정된 활성 임계 값과 비교하며, 상기 비교 결과에 기반하여 각 IP에 대한 제1 전압 제어 신호를 생성하는 IP-BUS 활성 모니터(IP-BUS activity monitor) 및 상기 생성된 제1 전압 제어 신호에 기반하여, 상기 각 IP에 전압을 공급하는 것을 특징으로 하는 전압 조정기(voltage regulator)를 포함하는 것을 특징으로 하는 시스템 온 칩을 제공할 수 있다.
또한, 본 발명의 일 실시 예에 따르면, 적어도 하나의 IP(Intellectual Property) 및 버스(BUS)를 포함하는 시스템 온 칩(System on Chip, SoC)에 있어서, 상기 각 IP의 동작 정보에 기반하여 활성도를 측정하고, 기 설정된 활성 임계 값과 비교하며, 상기 비교 결과에 기반하여 각 IP에 대한 제1 전압 제어 신호를 생성하는 IP-BUS 활성 모니터(IP-BUS activity monitor), 상기 생성된 제1 전압 제어 신호에 기반하여, 상기 각 IP에 전압을 공급하는 것을 특징으로 하는 전압 조정기(voltage regulator) 및 상기 각 IP의 PVT 변화(Process, Voltage, Temperature variation) 특성에 기반하여, 상기 각 IP에 대한 제2 전압 제어 신호를 생성하고, 상기 생성된 제2 전압 신호를 상기 전압 조정기로 전송하는 PVT 변화 모니터(PVT variation monitor)를 포함하는 것을 특징으로 하는 시스템 온 칩을 제공한다.
또한, 본 발명의 일 실시 예에 따르면, 적어도 하나의 IP(Intellectual Property) 및 버스(BUS)를 포함하는 시스템 온 칩(System on Chip, SoC)의 전력 제어 방법에 있어서, 상기 각 IP의 동작 정보에 기반하여 활성도를 측정하는 단계, 상기 측정된 활성도와 기 설정된 활성 임계 값의 비교 결과에 기반하여 각 IP에 대한 제1 전압 제어 신호를 생성하는 단계 및 상기 생성된 제1 전압 제어 신호에 기반하여, 상기 각 IP에 전압을 공급하는 단계를 더 포함하는 것을 특징으로 하는 전력 제어 방법을 제공한다.
또한, 본 발명의 일 실시 예에 따르면, 적어도 하나의 IP(Intellectual Property) 및 버스(BUS)를 포함하는 시스템 온 칩(System on Chip, SoC)의 전력 제어 방법에 있어서, 상기 각 IP의 동작 정보에 기반하여 활성도를 측정하는 단계, 상기 측정된 활성도와 기 설정된 활성 임계 값의 비교 결과에 기반하여 각 IP에 대한 제1 전압 제어 신호를 생성하는 단계, 상기 각 IP의 PVT 변화(Process, Voltage, Temperature variation) 특성에 기반하여, 상기 각 IP에 대한 제2 전압 제어 신호를 생성하는 단계 및 상기 생성된 제1 전압 제어 신호 및 상기 제2 전압 제어 신호에 기반하여 상기 각 IP에 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 전력 제어 방법을 제공한다.
본 발명의 일 실시 예에 따르면, 전자 장치의 저전력 칩을 위한 전력 제어 방법 및 장치를 제공할 수 있다. 또한, 본 발명의 일 실시 예에 따르면, 모바일(mobile) 시스템 온 칩(system on chip)을 위한 효율적인 전력 제어 방법 및 그 장치를 제공할 수 있다.
또한, 본 발명의 일 실시 예에 따르면 동적 주파수 조절(DFS)뿐만 아니라 동적 전압 조절(DVS)을 이용한 전력 제어 방법 및 장치를 제공할 수 있다.
또한, 본 발명의 일 실시 예에 따르면 칩의 각 IP에 동적 전압 조절(DVS) 기술을 적용할 수 있다. 또한, 본 발명의 실시 예에 따르면 PVT(Process, Voltage, Temperature) 변화(variation)를 모니터하여 최적의 전압을 적용하는 방법을 제공한다.
또한, 본 발명의 일 실시 예에 따르면, 외부 PMIC(Power Management IC) 내에 있던 전압 조정기(voltage regulator)를 시스템 온 칩(SoC) 내에 내장하여 각 IP의 전압을 제어하는 방법을 제공한다.
도 1은 종래 기술에 기반한 시스템 온 칩 및 전압 조정기를 설명하는 도면이다.
도 2는 시스템 온 칩(System on Chip, 이하 SoC) 내의 CMOS 회로의 전력 소비를 설명하는 도면이다.
도 3은 종래 동적 주파수 조절(DFS)를 이용하는 시스템의 전력 소모를 설명하는 도면이다.
도 4는 전압 조정기의 위치에 따른 전압 변화를 설명하는 도면이다.
도 5는 본 발명의 일 실시 예에 따른 시스템 온 칩의 구성을 설명하는 도면이다.
도 6은 본 발명의 일 실시 예에 따른 IP-버스 활성 모니터의 구성을 설명하는 도면이다.
도 7은 도 5의 실시 예에 기반한 전압 조절 동작을 설명하는 흐름도이다.
도 8은 본 발명의 일 실시 예에 따른 시스템 온 칩의 구성을 설명하는 도면이다.
도 9는 본 발명의 일 실시 예에 따른 PVT 변화 모니터의 구성을 설명하는 도면이다.
도 10은 PVT 코너(corner)에 따른 딜레이(delay) 값 변화를 설명하는 도면이다.
도 11은 PVT 코너(corner)에 따른 전압과 주파수 관계를 설명하는 도면이다.
도 12는 도 8의 실시 예에 기반한 전압 조절 동작을 설명하는 흐름도이다
도 13은 본 발명의 일 실시 예에 따른 시스템 온 칩의 구성을 설명하는 도면이다.
도 14는 도 13의 실시 예에 기반한 전압 조절 동작을 설명하는 흐름도이다.
이하, 첨부된 도면들을 참조하여 다양한 실시 예들을 상세히 설명한다. 이때, 첨부된 도면들에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다. 하기의 설명에서는 본 발명의 다양한 실시 예들에 따른 동작을 이해하는데 필요한 부분만이 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
본 발명의 실시 예는 전자 장치에 이용되는 디지털 시스템에 대한 것이다. 상기 디지털 시스템은 시스템 온 칩(System on Chip, 이하 SoC) 일 수 있다.
먼저, 도 1 내지 도 4를 참조하여 종래 동적 주파수 조절(이하 DFS, Dynamic Frequency Scailing)을 이용하는 시스템의 문제점 및 본 발명의 효과에 대하여 설명한다. 주파수 조정 방법을 이용하는 경우 전압 조정을 이용하는 경우 보다 전력 절약 효율이 떨어진다. 소모 전력은 주파수에 비례하고, 전압 제곱에 비례한다. 따라서 동적 주파수 조정(DFS) 보다 동적 전압 조정(이하 DVS, Dynamic Voltage Scailing)이 효율적이다.
도 2는 시스템 온 칩(System on Chip, 이하 SoC) 내의 CMOS 회로의 전력 소비를 설명하는 도면이다. 도 2 및 하기 수학식 1 내지 3을 참조하여 설명한다.
[수학식 1]
Figure PCTKR2015003089-appb-I000001
[수학식 2]
Figure PCTKR2015003089-appb-I000002
[수학식 3]
Figure PCTKR2015003089-appb-I000003
SoC 내의 CMOS의 전체 전력 소비량(Ptotal)은 다이나믹 전력(Dynamic or Switch Power)과 누출 전력(Static Power)의 합이다. 여기서 C는 정전 용량(loac capacitance)이고, Vnn는 공급 전압, fc는 스위칭 클럭 주파수, Ileak는 누설 전류를 나타낸다. 에너지는 시간에 따른 전력의 적분 형태로 계산된다. 수학식 1 및 수학식 2를 참고하면, 수학식 2의 다이나믹 전력에서 공급 전압(Vnn)은 제곱의 형태로 전력에 많은 영향을 미치며, 수학식 1의 누출 전력에서도 영향을 미친다. 하지만 클럭 주파수(fc)는 누출 전력에는 영향을 미치지 않으며, 다이나믹 전력에서도 공급 전압 보다 미치는 영향이 적다. 따라서 SoC에서 전력을 줄이기 위해서는 종래 클럭 주파수(fc)의 조절뿐만 아니라 공급 전압(Vnn)을 적절하게 조절해서 공급해주어야 효율적임을 알 수 있다.
종래 도 1과 같은 SoC 구조에서는 시스템 버스의 활성도(activity)를 측정하고, 이를 바탕으로 전체 버스 시스템의 클럭을 제어함으로써, 버스 시스템뿐만 아니라 버스 클럭을 사용하는 대부분의 IP(intellectual property)의 전력도 감소시키는 방식을 이용하였다. 즉, 전력 감소의 범위가 버스 클럭의 주파수에 의한 전력 감소로 한정되어 있었다. 또한, PVT(Process, Voltage, Temperature)에 따른 전압 조절(voltage scailing)을 할 수 없는 구조이다.
또한, 도 1을 참고하면, 버스 시스템(BUS System)에 연결되어 있는 마스터 IP(master IP)와 슬레이브 IP(slave IP)의 전원이 하나의 전압 조정기(voltage regulator)로 연결되어 있기 때문에, 각각의 IP에 대하여 동적 전압 조절(DVS)을 적용할 수 없는 구조이다.
도 3은 종래 동적 주파수 조절(DFS)를 이용하는 시스템의 전력 소모를 설명하는 도면이다. 도 3을 참조하면, 마스터 IP와 슬레이브 IP의 전원이 하나의 전압 조정기(voltage regulator)에 연결되어 있기 때문에 동일한 전압이 공급되고 있음을 알 수 있다. 모든 IP에 동일한 전압이 공급되고 있고, IP 별로 전압을 조절할 수 없기 때문에, 각 IP가 요구하는 전압의 크기에 비하여, 공급되는 전압의 크기가 크다. 따라서 낭비되는 전력의 양도 높음을 알 수 있다.
또한, 도 1의 종래 SoC 구조를 참고하면, SoC 외부에 있는 PMIC(Power Management IC)에 전압 조정기(voltage regulator)가 위치하는 구조이다. 이 경우 외부 PMIC에 있는 전압 조정기를 I2C를 이용해 소프트웨어적으로 설정해서 원하는 출력 전압을 발생시킨다. 따라서, 전자 장치에서 원하는 시점에 원하는 출력 전압을 발생시키지 못하기 때문에(지연시간으로 인하여) 동적 전압 조절(DVS)를 적용하기 힘든 구조이며, 적용하더라도 전력 감소가 비율이 적게 된다.
도 4는 전압 조정기의 위치에 따른 전압 변화를 설명하는 도면이다. 도 4의 (a) 도면은 도 1과 같이 전압 조정기가 SoC 외부에 위치하는 경우 전압 변화를 설명하는 도면이다. 전압 조정기가 SoC 외부에 위치하는 경우 원하는 시점에 원하는 출력의 전압을 발생시킬 수 없기 때문에 상대적으로 각 IP가 요구하는 전압에 비하여 큰 전압이 입력됨을 알 수 있다. 반면, 도 4의 (b)는 본원 발명의 실시 예에 기반한 전압 조정기가 SoC 내부에 포함되는 경우, 또는 SoC에 실장되는 경우의 전압 변화를 설명하는 도면이다. 도 4(b)의 경우, 각 IP의 요구 전압에 맞추어 원하는 시점에 전압을 변화 시킬 수 있기 때문에(전압 조정기가 외부에 위치하는 경우와 비교하여, 상대적으로 공급 전압을 변화시키는데 걸리는 시간이 짧음), 각 IP의 요구 전압의 크기와 공급 전압의 크기가 유사하다. 따라서 전원 소모의 양도 적기 때문에, 전압 조정기가 외부에 위치하는 경우보다 에너지 효율이 뛰어나다.
도 5 내지 도 14는 본 발명의 일 실시 예에 따른 시스템 온 칩(SoC)의 구성 및 동작을 설명하는 도면이다. 본 발명의 실시 예에 따른 SoC는 기존의 모바일 SoC에서 버스 시스템(BUS system), IP 중심의 동적 주파수 조정 (DFS) 기술에서 해결하지 못한 문제점을 극복할 수 있다. 본 발명의 실시 예에 따르면, 저 전력 SoC를 위한 PVT 변경 모니터(PVT Variation Monitor)와 IP 활성도 모니터(IP Activity Monitor)를 새롭게 적용하여 각 IP의 활성도(activity)를 측정할 수 있다. 또한, 내장된 전압 조정기(Voltage regulator)를 이용하여 각 IP의 활성도(activity) 유무에 따라 최적의 전압을 원하는 시점에 공급할 수 있다. 동작하지 않는 IP에 대해서는 공급 전력을 중단해서 전력 소모를 최소화할 수 있다.
하기에서 설명하는 각 실시 예는 독립적으로 동작할 수 있으며, 각 실시 예의 조합으로도 동작할 수 있을 것이다.
본 발명의 제1 실시 예에 따르면, IP 및 버스 시스템의 활성도에 기반하여 전압 크기를 조절하는 방법을 설명한다. 본 발명의 제 1 실시 예에 대하여 설명하면, 적어도 하나의 마스터 IP(master IP)가 다른 슬레이브 IP(slave IP)로 데이터를 전송할 필요가 있을 때, 상기 마스터 IP(master IP)는 버스 시스템에 사용 요청 메시지인 버스 요청(Bus Request, Req)를 전송할 수 있다. 상기 마스터 IP 및 슬레이브 IP는 기능 블록으로 명명될 수 있다. IP(intellectual property)는 시스템 온 칩(SoC)에 실장되어, 특정 기능을 수행하는 기능 블록일 수 있다. 예를 들어, 상기 IP는 CPU, DSP, MODEM과 같은 특정 기능을 수행하는 기능 블록 일 수 있다. 상기 버스 시스템은 버스의 상태를 고려하여 버스 사용 허가(Bus Acknowledge, Ack)를 전송할 수 있다. 상기 마스터 IP가 버스 사용 허가(Bus Acknowledge) 신호를 수신하면, 마스터 IP와 슬레이브 IP 간에 데이터 송수신이 수행될 수 있다. 이때, 버스 활성 모니터(Bus Activity Monitor)에서는 IP 및 버스 시스템의 활성도(activity)를 측정할 수 있다. 이때, 상기 버스 활성 모니터(Bus Activity Monitor)는 각 IP 및 버스 시스템의 활성도를 측정할 수 있다. 상기 버스 활성 모니터는 측정된 활성 정보에 기반하여 각 IP의 전압 크기를 조절할 수 있다.
본 발명의 제2 실시 예에 따르면 PVT(Process, )에 기반한 전압 조절 방법을 설명한다. 본 발명의 제2 실시 예에서는 PVT 변화 모니터(PVT variation monitor)를 통해 각 기능 블록에 최적의 전압을 제공할 수 있다. 각 IP의 모스(MOS) 공정 특성에 따라 모스 유형이 결정될 수 있고, 각 모스 유형에 대응하는 모스 코너(MOS corner)를 결정할 수 있다. PVT 변화 모니터는 PVT 변화량(PVT variation conut)에 기반하여, 각 IP의 전압 크기를 조절할 수 있다.
본 발명의 제3 실시 예는 전압 조정기의 위치에 기반하여 전압을 조절하는 방법이다. 기존에 SoC 외부의 PMIC(Power Management IC) 내에 있던 전압 조정기(voltage regulator)를 SoC 내에 내장하여 전압을 조절할 수 있다. 내장된 전압 조정기를 이용하여 원하는 시점에 대한 가변적인 동적 전압(DVS, Dynamic Voltage Scailing)으로 각 IP를 제어할 수 있다.
상기에서 설명한 바와 같이 각 실시 예는 독립적으로 동작할 수 있으며, 각 실시 예의 조합으로 동작하는 것도 가능하다.
도 5는 본 발명의 일 실시 예에 따른 시스템 온 칩(SoC)의 구성을 설명하는 도면이다. 도 5는 상기 제1 실시 예 및 제3 실시 예의 조합에 기반한 실시 예이다. 도 5를 참조하여, 본 발명의 일 실시 예에 따른 시스템 온 칩에 대하여 더욱 자세히 설명한다. 시스템 온 칩(500)은 전압 조정기(510), 제어부(540), 버스 시스템(550), 복수의 기능 블록(560 : 561 ~ 566)을 포함할 수 있다.
전압 조정기(510)는 외부 전원으로부터 입력되는 전원을 조절하여 SoC(500)에 포함된 각 구성에 전원을 공급할 수 있다. 상기 전압 조정기(510)는 각 기능 블록(560)으로 각 기능 블록에 적합한 크기의 전압을 공급할 수 있다. 한편, 도 5에서 전압 조정기(510)가 SoC(500)에 내장될 수 있다. 상기 전압 조정기(510)는 상기 SoC(500)에 물리적으로 포함될 수 있다. 이하의 각 실시 예에서도 전압 조정기(510)를 포함하는 SoC에 대해서 설명할 것이나, 본 발명의 실시 예가 반드시 이에 한정되는 것은 아니다. 즉, 전압 조정기(510)가 SoC(500)에 물리적으로 포함되는 경우의 효과를 설명하기 위한 것이지 반드시 전압 조정기(510)가 SoC(500)에 포함되어야만 하는 것은 아니다.
제어부(540)는 SoC(500)의 전반적인 동작을 제어할 수 있다. 본 발명의 실시 예에 따르면, 상기 제어부(540)는 동적 전압 조절 컨트롤러(Dynamic Voltage Scailing Controller, DVS, controller, 530) 및 IP-버스 모니터(IP-BUS Activity Monitor, 535)를 포함할 수 있다. 상기 제어부(540)는 버스 시스템(550), 기능 블록(560) 등으로부터 동작 정보를 제공받고, 제공 받는 동작 정보에 기반하여 동작 주파수 및 공급 전압을 제어할 수 있다.
상기 DVS 컨트롤러(530)는 전압 조정기(510)와 IP-버스 모니터(535) 사이에 연결될 수 있다. 상기 DVS 컨트롤러(531)는 상기 IP-버스 모니터(535)로부터 수신하는 정보에 기반하여 동적으로 전압을 제어하기 위한 신호를 전압 조정기로 전송할 수 있다. 동적 전압 제어 신호는 전압 증가 요청 신호, 전압 유지 요청 신호, 전압 감소 요청 신호를 포함할 수 있다.
상기 IP-버스 모니터(535)는 버스 시스템(550) 및 각 기능 블록(560) 및 버스 시스템(550)이 데이터를 송수신하거나 동작하는 경우 활성도를 측정할 수 있다. 상기 IP-버스 모니터(535)는 상기 측정된 활성도에 관한 정보에 기반하여 각 기능 블록(560) 또는 버스 시스템(560)에 공급되는 전압의 크기를 조절할 수 있다. 상기 IP-버스 모니터는 전압 크기를 조절하기 위한 메시지를 상기 전송할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 IP-버스 활성 모니터(535)의 구성을 설명하는 도면이다. 활성 카운터(Activity Counter, 610)은 버스 시스템(640)으로부터 각 기능 블록의 버스 요청(Req)에 기반한 활성 정보를 수신할 수 있다. 또한, 버스 클락(Bus Clk) 정보를 수신할 수 있다. 상기 버스 카운터는 비교기(comparator, 620)로 카운팅된 정보를 전송할 수 있다. 상기 비교기(620)는 활성 카운터(610)로부터 수신한 정보와 활성 카운터 임계 값(630)을 비교하여, 각 기능 블록에 대한 전압 크기를 제어할 수 있다.
다시 도 5로 돌아가면, 상기 기능 블록(560)은 마스터 IP(561, 562, 563) 및 슬레이브 IP(564, 565, 566)을 포함할 수 있다. 상기 기능 블록(560)은 상기 SoC의 동작을 위한 각 기능들을 수행하는 블록들로서, 별도의 클럭 또는 상기 버스 클럭을 이용하여 동작한다. 예를 들어, 상기 기능블럭은 모뎀, 메모리 컨트롤러, DSP(Digital Signal Processor), USB(Universal Serial Bus) 컨트롤러, PCI(Peripheral Component Interconnect) 인터페이스 등을 포함할 수 있다. 예를 들어, 상기 버스 클럭을 이용한 동작은 상기 버스 시스템(550)을 통해 송신할 데이터의 가공, 상기 버스 시스템(550)을 통해 송수신되는 데이터의 버퍼링(buffering) 등을 포함할 수 있다.
도 7은 도 5의 실시 예에 기반한 전압 조절 동작을 설명하는 흐름도이다. 도 7을 참조하면, SoC에서 각 기능 블록이 동작을 수행하고자 하는 경우 버스 요청(Bus Req)를 전송할 수 있다. 예를 들어 한 마스터(master) IP가 다른 슬레이브(slave) IP로 데이터를 전송하고자 하면, 마스터 IP는 버스 시스템으로 버스 사용 요청(Bus Req)를 전송할 수 있다. 버스 시스템은 버스의 상태에 기반하여 버스 사용 허가(Bus Acknowledge)를 마스터 IP로 전송할 수 있다. 마스터 IP가 버스 시스템으로부터 버스 사용 허가(Bus Acknowledge) 신호를 수신하면, 마스터 IP와 슬레이브 IP 간에 데이터 송수신이 이루어 질 수 있다.
S710 단계에서, 상기 마스터 IP와 슬레이브 IP 간에 데이터 송수신이 이루어 지면, IP-버스 활성 모니터(IP-BUS activity monitor)의 활성 카운터(Activity Counter)는 0으로 리셋(reset)이 된다. 각 Master IP는 버스 시스템을 이용하면서 버스 요청(Bus Req) 신호들을 이용하게 된다.
S730 단계에서, IP-버스 활성 모니터(IP-Bus activity monitor)는 상기 버스 요청 값을 카운팅(counting)할 수 있다. 즉, IP-버스 활성 모니터는 상기 각 IP의 활성도(activity)를 측정할 수 있다. 또한, 카운팅된 활성도 관련 정보를 일정 주기 간격으로 가중 합(weighted sum)을 계산할 수 있다. 상기 가중 합 계산 정보를 결합 활성도(combined activity)정보로 명명할 수 있다.
S750 단계에서 IP-버스 활성 모니터(IP-Bus activity monitor)는 활성도(activity) 측정 값과 임계 값을 비교할 수 있다. 예를 들어, IP-버스 활성 모니터는 상기 결합 활성도(combined activity) 값을 미리 설정된 임계 값과 비교할 수 있다. 상기 임계 값은 하한 임계값(lower threshold) 및 상한 임계값(high threshold)을 포함할 수 있다.
S770 단계에서 IP-버스 활성 모니터(IP-Bus activity monitor)는 상기 비교 결과에 기반하여, 활성도 측정 값이 하한 임계값 보다 낮으면 전압을 낮추고, 상한 임계값 보다 높으면 전압을 높이며, 하한 임계값과 상한 임계값 사이 값 이면 현재 전압 크기를 유지할 수 있다. IP-버스 활성 모니터는 상기 전압 변화를 위한 제어 메시지를 DVS 컨트롤러 또는 전압 조정기로 전송할 수 있다.
도 8 내지 도 12는 본 발명의 일 실시 예에 따른 시스템 온 칩(SoC)의 구성 및 동작을 설명하는 도면이다. 일 실시 예에 따르면, PVT 변화 모니터를 통해 최적의 전압을 제공하는 방법을 제공할 수 있다. 도 8은 본 발명의 일 실시 예에 따른 시스템 온 칩의 구성을 설명하는 도면이고, 도 9는 본 발명의 일 실시 예에 따른 PVT 변화 모니터의 구성을 설명하는 도면이며, 도 10은,
도 8을 참조하면, 시스템 온 칩(800)은 전압 조정기(810), 제어부(830), 버스 시스템(850), 복수의 기능 블록(860 : 561 ~ 566) 및 PVT 변화 카운터(870 : 871~876, PVT variation counter)를 포함할 수 있다. 상기 PVT 변화 카운터(870)는 상기 제어부(800)의 내부에 포함될 수 있고, 상기 제어부(800)의 외부에서 구성될 수도 있다. 도 5와 중복되는 구성에 대한 설명은 생략한다.
제어부(830)는 SoC(800)의 전반적인 동작을 제어할 수 있다. 본 발명의 실시 예에 따르면, 상기 제어부(830)는 Dynamic Voltage Scailing(DVS) 컨트롤러(831)를 PVT 활성 모니터(PVT Variation Monitor, 833)를 포함할 수 있다. 상기 제어부(830)는 버스 시스템(850), 기능 블록(860) 등으로부터 동작 정보를 제공받고, 제공 받는 동작 정보에 기반하여 동작 주파수 및 공급 전압을 제어할 수 있다.
상기 DVS 컨트롤러(831)는 전압 조정기(810)와 PVT 활성 모니터(835) 사이에 연결될 수 있다. 상기 DVS 컨트롤러(831)는 상기 IP-버스 모니터(835)로부터 수신하는 정보에 기반하여 동적으로 전압을 제어하기 위한 신호를 전압 조정기로 전송할 수 있다. 동적 전압 제어 신호는 전압 증가 요청 신호, 전압 유지 요청 신호, 전압 감소 요청 신호를 포함할 수 있다.
상기 PVT 활성 모니터(PVT variation monitor, 835)는 PVT 변화(PVT variation)를 측정할 수 있다. 상기 PVT 활성 모니터(835)는 PVT 변화 카운터(870)을 이용하여 PVT 변화를 측정할 수 있다. 상기 PVT 활성 모니터(835)는 PVT 변화 카운터(870)를 이용하여 각 기능 블록(860)의 PVT 변화를 측정할 수 있다. 상기 PVT 변화는 PVT 변화 카운터 일 수 있다. PVT 활성 모니터(835)는 PVT 변화 또는 PVT 변화 카운터에 기반하여 공급 전압을 조절할 수 있다. PVT 활성 모니터(835)는 전압 크기를 조절하기 위한 메시지를 동적 전압 조절 컨트롤러(831) 또는 전압 조정기(810)로 전송할 수 있다.
도 10은 PVT 코너(corner)에 따른 딜레이(delay) 값 변화를 설명하는 도면이다. PVT 변화(PVT variation)에 따라 도 10과 같이 딜레이(delay) 값이 변하게 된다. 따라서 각 기능 블록(각 IP)에 공급되는 전압을 PVT 변화량(PVT variation count) 값에 기반하여 상승, 유지, 하강시킬 수 있다. 도 10의 FF, TT, SS는 제조 공정 특성에 따른 MOS 특징이다. FF는 Fast NMOS 또는 Fast PMOS이고, TT는 Typical NMOS 또는 Typical PMOS이며, SS는 Slow NMOS 또는 Slow PMOS 이다. 각 MOS 유형에 따른 delay 특징은 도 10에 기반한다.
도 11은 PVT 코너(corner)에 따른 전압과 주파수 관계를 설명하는 도면이다. 도 11을 참조하면, 예를 들어 기능 블록(예를 들어 IP)가 150MHz의 주파수에서 동작하는 경우를 가정한다. PVT 변화량(PVT variation count) 값이 100 일 때, 공급 전압(Vdd)이 1.0V인 경우를 가정한다. 만약 어떤 기능 블록에 대해서, 공급 전압이 1.0V 이고, PVT 변화(PVT variation)에 의해 측정된 PVT 변화량(PVT variation count) 값이 150이라면, 도 10을 참조할 때, 상기 기능 블록의 공정 특성이 FF 코너(corner)임을 알 수 있다. 도 10의 그래프를 참조할 때, FF 코너 특성이 FF인 경우, 전압이 0.925V까지 낮추어져도, 150MHz의 주파수로 동작할 수 있다. 이와 같은 방법으로, PVT 변화량에 기반하여 MOS 공정 특성을 판단하고, MOS 공정 특성에 기반하여 전압을 조절할 수 있다. 이 때, 동작 주파수를 고려하여 전압을 조절할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 PVT 변화 모니터의 구성을 설명하는 도면이다. 도 9를 참조하면, PVT 변화 모니터(900, PVT variation monitor)는 FSM(910), PVT 변화 클락 발생기(920, PVT variation clock generator), PVT 변화 카운터(930, PVT variation counter), PVT 임계 값 등록기(940, PVT TH-value Register) 및 비교기(950, comparator)를 포함할 수 있다. 레지스터 셋팅에 의해 인에이블(enable) 신호가 PVT 변화 모니터(900)으로 입력될 수 있다. 상기 인에이블 신호가 입력되면, FSM 블록에서는 온도 변화에 안정된 TCXO CLK(26MHz)으로 만든 한 주기(38,461ns) 신호를 생성할 수 있다. 이 신호는 인버터(inverter), AND GATE로 이루어진 PVT 변화 클락 발생기(920)로 입력될 수 있다. PVT 변화 클락 발생기(920)에서 각각의 인버터 회로를 통과하면서 클락(clock)이 생성된다. 생성된 클락(clock)을 이용해서 PVT 변화 카운터(930)를 동작시킬 수 있다. PVT 변화에 따라 인버터 체인(inverter chain)의 딜레이(delay) 값이 변화되기 때문에 클락(clock) 주파수가 변하게 된다. 클락의 주파수의 변화에 따라 PVT 변화량이 달라지며, PVT 임계 값 등록기(940, PVT Threshold value register)에 미리 설정된 값에 따라, 비교기(950, comparator)의 비교 결과에 기반하여 전압 조절 값이 결정되게 된다.
도 12는 도 8의 실시 예에 기반한 전압 조절 동작을 설명하는 흐름도이다. 도 12를 참조하면, S1210 단계에서, 기준 클락(reference clock)이 생성될 수 있다. 기준 클락 생성 과정에 대해서 다시 설명하면, 레지스터 셋팅에 의해 인에이블(enable) 신호가 PVT 변화 모니터로 입력될 수 있다. 상기 인에이블 신호가 입력되면, FSM 블록에서는 온도 변화에 안정된 TCXO CLK(26MHz)으로 만든 한 주기(38,461ns) 신호를 생성할 수 있다. 이 신호는 인버터(inverter), AND GATE로 이루어진 PVT 변화 클락 발생기로 입력될 수 있다. PVT 변화 클락 발생기에서 각각의 인버터 회로를 통과하면서 기준 클락(reference clock)이 생성된다.
1220 단계에서 PVT 변화 카운터를 동작 시킬 수 있다. 상기 PVT 변화 카운터는 상기에서 생성된 기준 클락(reference clock)을 이용해서 동작 될 수 있다. PVT 변화에 따라 인버터 체인(inverter chain)의 딜레이(delay) 값이 변화되기 때문에 기준 클락(reference clock)의 주파수가 변하게 된다.
1230 단계에서 기준 클락에 기반한 PVT 변화량과 기 설정된 임계 값 정보를 비교할 수 있다. 기준 클락의 주파수의 변화에 따라 PVT 변화량이 달라지며, PVT 변화량을 PVT 임계 값 등록기(PVT Threshold value register)에 미리 설정된 값과 비교할 수 있다. 상기 비교는 비교기(comparator)에서 수행될 수 있다.
1240 단계에서, 상기 PVT 변화량과 PVT 임계 값 등록기에 미리 설정된 값의 비교 결과에 기반하여 전압 조절 값을 결정할 수 있다. 이와 같은 방법으로 각 기능 블록의 전압 크기를 조절할 수 있다.
도 13 및 도 14는 본 발명의 일 실시 예에 따른 SoC의 구성 및 동작을 설명하는 도면이다. 도 13은 본 발명의 일 실시 예에 따른 시스템 온 칩의 구성을 설명하는 도면이고, 도 14는 도 13의 실시 예에 기반한 전압 조절 동작을 설명하는 흐름도이다.
도 13을 참조하면, 도 5와 도 8의 각 실시 예의 조합에 기반한 시스템 온 칩(1300)을 구성할 수 있다. 도 13의 실시 예에 따르면, PVT 변화 모니터(1333, PVT variation monitor) 및 IP-버스 활성 모니터(1335, IP-Bus activity monitor)를 동시에 포함할 수 있다. 따라서 각 기능 블록(1360)의 활성 여부에 따라 전압을 조절할 수 있을 뿐만 아니라, 각 기능 블록(1360)의 PVT 변화량에 기반하여 전압을 조절할 수 있다. 상기 도 5 및 도 8과 중복되는 구성에 대한 설명은 도 5 및 도 8의 설명으로 대체한다.
도 14를 참조하면, S1410 단계에서, 각 IP 간에 데이터 송수신이 이루어 지면, IP-버스 활성 모니터(IP-BUS activity monitor)의 활성 카운터(Activity Counter)는 0으로 리셋(reset)이 된다. 각 IP는 버스 시스템을 이용하면서 버스 요청(Bus Req) 신호들을 이용하게 된다.
S1420 단계에서, IP-버스 활성 모니터(IP-Bus activity monitor)는 상기 버스 요청 값을 카운팅(counting)할 수 있다. 즉, IP-버스 활성 모니터는 상기 각 IP의 활성도(activity)를 측정할 수 있다.
S1430 단계에서 카운팅된 활성도 관련 정보를 일정 주기 간격으로 가중 합(weighted sum)을 계산할 수 있다. 상기 가중 합 계산 정보를 결합 활성도(combined activity)정보로 명명할 수 있다. S1431 단계에서 가중 합 값이 0인지 판단할 수 있다. 가중 합이 0이면 IP가 동작하지 않는 것이므로, 공급되는 주파수 또는 전압 중 적어도 하나를 오프(OFF) 할 수 있다.
S1430 단계에서 가중 합이 0이 아니면, S1440 단계로 진행할 수 있다. S1440 단계 및 S1450 단계에서 기 설정된 임계 값과 활성도 측정 값을 비교할 수 있다. IP-버스 활성 모니터(IP-Bus activity monitor)는 활성도(activity) 측정 값과 임계 값을 비교할 수 있다. 예를 들어, IP-버스 활성 모니터는 상기 결합 활성도(combined activity) 값을 미리 설정된 임계 값과 비교할 수 있다. 상기 임계 값은 하한 임계값(lower threshold) 및 상한 임계값(high threshold)을 포함할 수 있다. 도 14에서는 S1440 단계에서 하한 임계 값과 먼저 비교하는 실시 예에서 대하여 예를 들어 설명하고 있으나, 상한 임계 값과 먼저 비교하여 동작하는 것도 가능할 것이다. S1440 단계에서 활성도 값과 기 설정된 하한 임계 값을 비교한다.
S1445 단계 및 S1555 단계에서 기 설정된 임계 값과 측정된 PVT 변화량을 비교할 수 있다. 즉, 기준 클락에 기반한 PVT 변화량과 기 설정된 임계 값 정보를 비교할 수 있다. 기준 클락의 주파수의 변화에 따라 PVT 변화량이 달라지며, PVT 변화량을 PVT 임계 값 등록기(PVT Threshold value register)에 미리 설정된 값과 비교할 수 있다. 상기 비교는 비교기(comparator)에서 수행될 수 있다. 또한, 상기 PVT 변화량과 PVT 임계 값 등록기에 미리 설정된 값의 비교 결과에 기반하여 전압 조절 값을 결정할 수 있다.
S1440 단계에서 활성도 측정 값이 하한 임계 값 보다 크고, S1450 단계에서 활성도 측정 값이 상한 임계 값 보다 작으면 현재 주파수와 현재 전압을 유지하도록 제어할 수 있다. S1450 단계에서 활성도 측정 값이 상한 임계 값 보다 크면, S1455 단계로 진행하여, S1455 단계에서 기 설정된 상한 임계 값과 비교하여, PVT 변화 측정 값이 기 설정된 상한 임계 값 이상이면, 현재 주파수 및 현재 전압에서 적어도 하나의 값을 증가시키도록 제어한다. S1455 단계에서 기 설정된 상한 임계 값 보다 PVT 변화 측정 값이 더 작은 것으로 판단하면, 현재 주파수 및 전압을 유지하도록 제어한다.
S1440 단계에서 활성도 측정 값이 하한 임계 값 이하이고, S1445 단계에서 PVT 변화 측정 값이 기 설정된 하한 임계 값 이하이면, 현재 주파수와 전압에서 적어도 하나를 낮추도록 제어할 수 있다. S1445 단계에서 PVT 변화 측정 값이 기 설정된 하한 임계 값 이상이면, S1455 단계로 진행하고, S1455 단계에서 기 설정된 상한 임계 값과 비교하여, PVT 변화 측정 값이 기 설정된 상한 임계 값 이상이면, 현재 주파수 및 현재 전압에서 적어도 하나의 값을 증가시키도록 제어한다. S1455 단계에서 기 설정된 상한 임계 값 보다 PVT 변화 측정 값이 더 작은 것으로 판단하면, 현재 주파수 및 전압을 유지하도록 제어한다.
상기와 같은 방법으로 각 기능 블록 또는 각 IP의 전압을 조절할 수 있다. 도 14에서는 활성도에 대한 판단 이후 PVT 변화량을 판단하는 순서로 설명하였으나, 본 발명의 실시 예가 이에 한정되는 것은 아니며, PVT 변화량과 기 설정된 임계 값을 판단한 이후 기능 블록의 활성도를 기 설정된 임계 값과 비교하여 전압 또는 주파수를 조절하는 실시 예 또한 가능할 것이다.
상기 실시 예에서는 주로 전압을 조절하는 방법에 대하여 설명하였다. 이는 본 발명의 실시 예에서 제안하는 동적 전압 조절(DVS, Dynamic Voltage Scaling)에 대하여 설명하기 위함이지, 주파수 조절을 배제하는 것은 아니다.
하기 표는 본 발명의 일 실시 예에 따른 전력 소모 효과를 설명하는 표이다.
Figure PCTKR2015003089-appb-I000004
상기 표를 참조하면 1.0V의 정전압을 입력하는 경우와, 1.0V의 정전압을 입력하면서 동적 주파수 조절(DFS)하는 경우 및 동적 전압 조절(DVS)을 통해 0.9V를 입력하는 경우의 전력 소모 효율을 비교한다. 각 IP 블록으로, CPU, DSP 및 모뎀(modem)을 예를 들었다. 1.0V의 정전압이 입력되는 경우를 기준으로 할 때, 동적 주파수 조절 방법을 이용하는 경우 7.9%의 전력 효율이 있고, 동적 전압 조절 방법을 이용하는 경우 18.49%의 전력 효율이 있다. 따라서 동적 전압 조절 방법을 이용하는 경우, 전력 소모 효율이 가장 뛰어남을 알 수 있다.
상기에서 살펴 본 바와 같이 본 발명의 실시 예에 따르면, 저 전력 SoC를 위한 PVT 변경 모니터(PVT Variation Monitor)와 IP 활성도 모니터(IP Activity Monitor)를 새롭게 적용하여 각 IP의 활성도(activity)를 측정할 수 있다. 또한, 내장된 전압 조정기(Voltage regulator)를 이용하여 각 IP의 활성도(activity) 유무에 따라 최적의 전압을 원하는 시점에 공급할 수 있다. 동작하지 않는 IP에 대해서는 공급 전력을 중단해서 전력 소모를 최소화할 수 있다. 따라서 본 발명과 같은 시스템 전체의 동작 정보 및 PVT Variation 기반의 전압 제어 기술이 Mobile SoC의 전력 효율화에 큰 기여를 할 수 있다.
그리고 본 명세서와 도면에 개시된 실시 예들은 본 발명의 내용을 쉽게 설명하고, 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 따라서 본 발명의 범위는 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상을 바탕으로 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 적어도 하나의 IP(Intellectual Property) 및 버스(BUS)를 포함하는 시스템 온 칩(System on Chip, SoC)에 있어서,
    상기 각 IP의 동작 정보에 기반하여 활성도를 측정하고, 기 설정된 활성 임계 값과 비교하며, 상기 비교 결과에 기반하여 각 IP에 대한 제1 전압 제어 신호를 생성하는 IP-BUS 활성 모니터(IP-BUS activity monitor); 및
    상기 생성된 제1 전압 제어 신호에 기반하여, 상기 각 IP에 전압을 공급하는 것을 특징으로 하는 전압 조정기(voltage regulator)를 포함하는 것을 특징으로 하는 시스템 온 칩.
  2. 제1항에 있어서, 상기 전압 조정기(voltage regulator)는 상기 시스템 온 칩에 내장되는 것을 특징으로 하는 시스템 온 칩.
  3. 제1항에 있어서, 상기 IP-BUS 활성 모니터 및 상기 전압 조정기 사이에 연결되고, 상기 IP-BUS 활성 모니터에서 생성된 전압 제어 신호를 상기 전압 조정기로 전달하는 동적 전압 제어기(Dynamic Voltage Controller, DVC)를 더 포함하는 것을 특징으로 하는 시스템 온 칩.
  4. 제1항에 있어서, 상기 활성도는 상기 각 IP과 상기 버스의 버스 요청 신호(BUS Request Signal)에 기반하여 측정되는 것을 특징으로 하는 시스템 온 칩.
  5. 제4항에 있어서, 상기 IP-BUS 활성 모니터는 기 설정된 기간 동안 상기 활성도의 가중 합을 측정하고, 상기 가중 합이 기 설정된 하한 활성 임계 값 보다 작으면 공급 전압을 낮추는 전압 제어 신호를 생성하고, 상기 가중 합이 기 설정된 상한 활성 임계 값 보다 크면 공급 전압을 상승 시키는 전압 제어 신호를 생성하는 것을 특징으로 하는 시스템 온 칩.
  6. 제1항에 있어서, 상기 각 IP의 PVT 변화(Process, Voltage, Temperature variation) 특성에 기반하여, 상기 각 IP에 대한 제2 전압 제어 신호를 생성하고, 상기 생성된 제2 전압 신호를 상기 전압 조정기로 전송하는 PVT 변화 모니터(PVT variation monitor)를 더 포함하는 것을 특징으로 하는 시스템 온 칩.
  7. 제6항에 있어서, 상기 PVT 변화에 기반하여 상기 각 IP의 PVT 변화 카운트를 측정하는 PVT 변화 카운터(PVT variation counter)를 더 포함하는 것을 특징으로 하는 시스템 온 칩.
  8. 제7항에 있어서, 상기 PVT 변화 모니터는,
    온도 변화에 안정화된 신호에 기반하여 입력 신호를 생성하고, 상기 입력 신호에 기반하여 생성된 기준 클락으로 상기 PVT 변화 카운터를 동작시키고, 상기 각 IP의 PVT 변화에 기반하여 상기 기준 클락의 주파수 변화에 기반한 상기 PVT 변화 카운트를 측정하는 것을 특징으로 하는 시스템 온 칩.
  9. 제8항에 있어서, 상기 PVT 변화 모니터는, 상기 PVT 변화 카운트가 기 설정된 하한 PVT 임계 값 보다 작으면 공급 전압을 낮추는 전압 제어 신호를 생성하고, 상기 PVT 변화 카운트가 기 설정된 상한 활성 임계 값 보다 크면 공급 전압을 상승 시키는 전압 제어 신호를 생성하는 것을 특징으로 하는 시스템 온 칩.
  10. 제6항에 있어서, 상기 PVT 변화 특성은 상기 각 IP의 제조 공정 특성에 따른 각 IP의 물리적 특성인 것을 특징으로 하는 시스템 온 칩.
  11. 적어도 하나의 IP(Intellectual Property) 및 버스(BUS)를 포함하는 시스템 온 칩(System on Chip, SoC)의 전력 제어 방법에 있어서,
    상기 각 IP의 동작 정보에 기반하여
    상기 각 IP의 동작 정보에 기반하여 활성도를 측정하는 단계;
    상기 측정된 활성도와 기 설정된 활성 임계 값의 비교 결과에 기반하여 각 IP에 대한 제1 전압 제어 신호를 생성하는 단계; 및
    상기 생성된 제1 전압 제어 신호에 기반하여, 상기 각 IP에 전압을 공급하는 단계를 더 포함하는 것을 특징으로 하는 전력 제어 방법.
  12. 제11항에 있어서, 상기 각 IP에 전압을 공급하는 상기 전압 조정기(voltage regulator)는 상기 시스템 온 칩에 내장되는 것을 특징으로 하는 전력 제어 방법.
  13. 제11항에 있어서, 상기 시스템 온 칩은 상기 제1 전압 제어 신호를 생성하는 IP-BUS 활성 모니터 및 상기 각 IP에 전압을 공급하는 상기 전압 조정기 사이에 연결되고, 상기 IP-BUS 활성 모니터에서 생성된 전압 제어 신호를 상기 전압 조정기로 전달하는 동적 전압 제어기(Dynamic Voltage Controller, DVC)를 더 포함하는 것을 특징으로 하는 전력 제어 방법.
  14. 제11항에 있어서, 상기 활성도는 상기 각 IP과 상기 버스의 버스 요청 신호(BUS Request Signal)에 기반하여 측정되는 것을 특징으로 하는 전력 제어 방법.
  15. 제14항에 있어서, 상기 제1 전압 제어 신호를 생성하는 단계는,
    기 설정된 기간 동안 상기 활성도의 가중 합을 측정하는 단계,
    상기 가중 합이 기 설정된 하한 활성 임계 값 보다 작으면 공급 전압을 낮추는 전압 제어 신호를 생성하는 단계, 그리고
    상기 가중 합이 기 설정된 상한 활성 임계 값 보다 크면 공급 전압을 상승 시키는 전압 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 전력 제어 방법.
  16. 제11항에 있어서, 상기 각 IP의 PVT 변화(Process, Voltage, Temperature variation) 특성에 기반하여, 상기 각 IP에 대한 제2 전압 제어 신호를 생성하는 단계; 및
    상기 생성된 제2 전압 제어 신호에 기반하여, 상기 각 IP에 전압을 공급하는 단계를 더 포함하는 것을 특징으로 하는 전력 제어 방법.
  17. 제16항에 있어서, 상기 제2 전압 제어 신호를 생성하는 단계는,
    상기 PVT 변화에 기반하여 상기 각 IP의 PVT 변화 카운트를 측정하는 단계를 더 포함하는 것을 특징으로 하는 전력 제어 방법.
  18. 제17항에 있어서, 상기 제2 전압 제어 신호를 생성하는 단계는
    온도 변화에 안정화된 신호에 기반하여 입력 신호를 생성하는 단계,
    상기 입력 신호에 기반하여 생성된 기준 클락으로 상기 PVT 변화 카운터를 동작시키는 단계, 그리고
    상기 각 IP의 PVT 변화에 기반하여 상기 기준 클락의 주파수 변화에 기반한 상기 PVT 변화 카운트를 측정하는 단계를 포함하는 것을 특징으로 하는 전력 제어 방법.
  19. 제18항에 있어서, 상기 제2 전압 제어 신호를 생성하는 단계는,
    상기 PVT 변화 카운트가 기 설정된 하한 PVT 임계 값 보다 작으면 공급 전압을 낮추는 전압 제어 신호를 생성하는 단계, 그리고
    상기 PVT 변화 카운터가 기 설정된 상한 활성 임계 값 보다 크면 공급 전압을 상승 시키는 전압 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 전력 제어 방법.
  20. 제16항에 있어서, 상기 PVT 변화 특성은 상기 각 IP의 제조 공정 특성에 따른 각 IP의 물리적 특성인 것을 특징으로 하는 전력 제어 방법.
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