WO2015137256A1 - ピエゾ抵抗体をチャネルに用いたトランジスタおよび電子回路 - Google Patents

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WO2015137256A1
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piezoresistor
piezoelectric body
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drain
circuit
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PCT/JP2015/056694
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悠介 周藤
黒澤　実
舟窪　浩
山本　修一郎
菅原　聡
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独立行政法人科学技術振興機構
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Definitions

  • the present invention relates to a transistor and an electronic circuit, for example, a transistor and an electronic circuit using a piezoresistor as a channel.
  • Patent Document 1 discloses a transistor in which a piezoresistor is used as a channel and a piezoelectric body that applies pressure to the piezoresistor is provided at the gate.
  • the piezoelectric gate is applied from a piezoelectric gate to a piezoresistor channel using a support structure made of a high yield strength material (hereinafter, the piezoelectric body and the gate are collectively referred to as a piezoelectric gate). Called). For this reason, the pressure application efficiency is not sufficient, and becomes an obstacle to integration. Furthermore, if the source and drain are interchanged, the characteristics will change. For this reason, it is difficult to use the transistor of Patent Document 1 in a circuit that makes the source and drain equivalent.
  • the present invention has been made in view of the above problems, and can effectively apply pressure from a piezoelectric gate to a piezoresistor channel without using a device (transistor) support structure made of a high yield strength material.
  • An object is to provide a transistor and an electronic circuit in which a source and a drain can be interchanged. Alternatively, it is an object to provide a transistor and an electronic circuit in which a source and a drain can be interchanged.
  • the present invention is provided so as to surround the piezoresistor, a piezoresistor through which carriers are conducted, a source that injects the carrier into the piezoresistor, a drain that receives the carrier from the piezoresistor,
  • a transistor comprising: a piezoelectric body that applies pressure to a piezoresistor; and a gate that applies a voltage to the piezoelectric body so that the piezoelectric body applies pressure to the piezoresistor.
  • the gate is provided so as to surround the piezoelectric body, and the piezoelectric body is dielectrically polarized in a direction from the piezoresistor to the gate or in a direction from the gate to the piezoresistor. can do.
  • a plurality of the gates may be provided in a direction parallel to a conduction direction of the carrier that conducts the channel in the piezoresistive body, and the piezoelectric body may be configured to be dielectrically polarized in the parallel direction.
  • the piezoelectric body may be provided so as to surround the piezoresistor from all directions orthogonal to the conduction direction of the carrier.
  • the piezoelectric body may be provided so as to surround the piezoresistor from a part of the direction orthogonal to the conduction direction of the carrier.
  • the substrate includes a support body that is formed on a substrate and supports the piezoresistor, the top surface of the piezoresistor is a curved surface, and the piezoelectric body includes the top surface of the piezoresistor and the support body. It can be set as the structure which surrounds a side surface.
  • the height of the support may be larger than the width of the piezoresistor.
  • the material of the support can be the same as the material of the piezoresistor.
  • the material of the support may be different from the material of the piezoresistor.
  • the source and the drain are symmetrical with respect to an intermediate plane between the source and the drain in the piezoresistor, and the piezoresistor, the piezoelectric body, and the gate are respectively It can be set as the structure which is symmetrical with respect to the said intermediate
  • the present invention provides a circuit connected between a first power supply and a second power supply, and the transistor, wherein either one of the source and the drain is connected to the first power supply, and the source and the drain
  • the other of the transistors is connected to a power supply terminal of the circuit, and the transistor for inputting a signal for cutting off power supplied to the circuit to the gate is provided.
  • a bistable circuit that stores data, and a nonvolatile element that stores data stored in the bistable circuit in a nonvolatile manner and restores the data stored in the nonvolatile manner in the bistable circuit
  • the circuit may be the bistable circuit.
  • the nonvolatile element can be connected between a node in the bistable circuit and a control line.
  • the present invention is an electronic circuit comprising a nonvolatile memory cell comprising a nonvolatile element and the transistor, the transistor having the source or the drain connected in series with the nonvolatile element. It is.
  • the present invention is the above-described transistor, comprising first and second transistors that are complementary to each other, wherein the dielectric polarization directions of the piezoelectric bodies of the first and second transistors are opposite to each other, and the source is
  • the electronic circuit is characterized in that, as a reference, the piezoelectric body has a direction in which pressure can be applied to the piezoresistor when a positive voltage or a negative voltage is applied to the gate.
  • the present invention includes a piezoresistor in which carriers are conducted in a first direction, a source for injecting the carrier into the piezoresistor, a drain for receiving the carrier from the piezoresistor, and a first crossing the first direction.
  • a transistor comprising: a piezoelectric body that applies pressure to the piezoresistor from two directions; and a gate that applies a voltage to the piezoelectric body so that the piezoelectric body applies pressure to the piezoresistor. is there.
  • a transistor capable of effectively applying pressure from a piezoelectric gate to a piezoresistor channel without using a device (transistor) support structure made of a high yield strength material, and further capable of switching the source and drain.
  • an electronic circuit can be provided.
  • a transistor and an electronic circuit whose source and drain can be interchanged can be provided.
  • FIG. 1 is a cross-sectional view of a transistor according to Comparative Example 1.
  • FIG. 2 is a perspective view of the transistor according to the first embodiment.
  • 3A is a perspective sectional view of the first type transistor according to the first embodiment,
  • FIG. 3B is a sectional view, and
  • FIG. 3C is a circuit symbol.
  • 4A is a perspective sectional view of the second type transistor according to the first embodiment,
  • FIG. 4B is a sectional view, and
  • FIG. 4C is a circuit symbol.
  • FIG. 5A to FIG. 5F are schematic views of a transistor according to a modification of the first embodiment.
  • FIG. 6A and FIG. 6B are diagrams showing the sizes used in the simulations of Example 1 and Comparative Example 1, respectively.
  • FIG. 7A and FIG. 7B are diagrams showing ⁇ with respect to LPE in Example 1 and Comparative Example 1, respectively.
  • Figures 8 (a) and 8 (b) is a diagram showing an ⁇ for l PR in each Example 1 and Comparative Example 1.
  • FIG. 9A and FIG. 9B are diagrams showing the drain current ID with respect to the drain voltage V D in Example 1 and Comparative Example 1, respectively.
  • FIG. 10A and FIG. 10B are diagrams showing S for LPE in Example 1 and Comparative Example 1, respectively.
  • FIG. 11A and FIG. 11B are diagrams showing S for lPR in Example 1 and Comparative Example 1, respectively.
  • FIG. 12A to 12C are diagrams showing the output voltage with respect to the time of the ring oscillator.
  • FIG. 13A and FIG. 13B are block diagrams of electronic circuits according to the second embodiment.
  • FIG. 14 is a circuit diagram of an electronic circuit according to the third embodiment.
  • FIG. 15 is a circuit diagram of an electronic circuit according to a modification of the third embodiment.
  • FIG. 16A is a circuit diagram of a nonvolatile memory cell according to Example 4, and FIG. 16B is a cross-sectional perspective view.
  • FIG. 17A to FIG. 17F are circuit diagrams (part 1) illustrating the electronic circuit according to the fifth embodiment.
  • FIG. 18A to FIG. 18F are circuit diagrams (part 2) illustrating the electronic circuit according to the fifth embodiment.
  • FIG. 19C are cross-sectional views of transistors according to the sixth embodiment and its modifications.
  • FIG. 20A is a perspective sectional view of a transistor according to Example 7, and FIG. 20B and FIG. 20C are sectional views.
  • FIG. 21A is a perspective cross-sectional view of a transistor according to Modification 1 of Example 7, and FIG. 21B is a cross-sectional view.
  • FIG. 22A is a perspective cross-sectional view of a transistor according to Modification 2 of Example 7, and FIGS. 22B and 22C are cross-sectional views.
  • FIG. 23 is a cross-sectional view of a transistor according to the third modification of the seventh embodiment.
  • FIG. 24A is a diagram showing drain characteristics using the simulation 2, and FIG.
  • FIG. 24B is a diagram showing drain characteristics comparing the simulations 1 and 2.
  • FIG. 25 is a diagram illustrating transfer characteristics of the inverter circuit.
  • FIGS. 26A and 26B are diagrams showing butterfly curves of the bistable circuit in simulations 1 and 2, respectively.
  • FIG. 27 is a block diagram of an electronic circuit according to the eighth embodiment.
  • CMOS Complementary Metal Oxide Semiconductor
  • SoCs System-on-a-Chip
  • CMOS Complementary Metal Oxide Semiconductor
  • Such coexistence largely depends on improvement of current driving capability and high density integration based on transistor miniaturization.
  • power consumption is increasing with transistor miniaturization (technology node update). This increase in power consumption becomes a serious problem that limits the performance of a logic system and the integration density of transistors.
  • the power consumption of the logic system is one of the factors that determine the battery usage time.
  • Lowering the power supply voltage in a CMOS logic system is one of extremely effective means for reducing power consumption in a CMOS logic system.
  • lowering the voltage causes the operating frequency (speed) of the logic system to deteriorate drastically.
  • lowering the voltage significantly deteriorates resistance to device variations.
  • the main factor causing such a problem due to the lowering of the power supply voltage is deterioration of the current drive capability of the transistor. Therefore, development of “high sensitivity” transistors that can drive a larger current with a smaller input voltage has been actively conducted.
  • the ratio of dynamic power and static power to the total power consumption in low voltage operation increases the static power as the drive voltage decreases.
  • a metal-insulator transition material that can form two states, a metal low resistance state and an insulator high resistance state, for the channel of the transistor.
  • Such a transistor is considered to be a device suitable for ultra-low voltage driving.
  • PET piezoelectronic Transistor
  • PET piezoelectronic Transistor
  • FIG. 1 is a cross-sectional view of a transistor (PET) according to Comparative Example 1.
  • Comparative Example 1 is an example in which the structure of Patent Document 1 is applied.
  • a piezoresistor 10 is provided between the source 14 and the drain 16.
  • a piezoelectric body 12 is provided under the source 14 (on the side opposite to the piezoresistor 10).
  • a gate 18 is provided under the piezoelectric body 12.
  • the stacked body from the gate 18 to the drain 16 is supported by a support structure 20 made of a high yield strength material.
  • a voltage is applied between the source 14 and the gate 18, the piezoelectric body 12 is displaced. As a result, pressure is applied from the piezoelectric body 12 to the piezoresistor 10.
  • a piezoresistor 10 that undergoes a metal-insulator transition by pressure is used for the channel.
  • the piezoresistor 10 has a very low resistance in the metal phase when turned on, and a large current driving capability can be expected.
  • the rate of change of resistance of the piezoresistor with respect to pressure is enormous, and the channel resistance at the time of off can be extremely high. For this reason, a sufficient on / off current ratio can be expected.
  • PET by reversing the direction of dielectric polarization of the piezoelectric body 12, it is possible to realize operations similar to the p-channel operation and the n-channel operation in the MOSFET. For this reason, a circuit using complementary transistors such as a CMOS circuit can also be configured.
  • a piezoelectric body 12 having a large piezoelectric effect In order to realize high current drive capability and steep subthreshold characteristics in PET, it is required to use a piezoelectric body 12 having a large piezoelectric effect. Not only the characteristics of the piezoelectric body 12 but also a device structure capable of efficiently applying pressure to the piezoresistor from the piezoelectric body 12 is extremely important.
  • a device support structure such as the support structure 20 made of a high yield strength material is used to apply pressure to the piezoresistor.
  • Such a support structure is not suitable for high-density integration of integrated circuits. Furthermore, there is a possibility that performance deterioration due to various parasitic elements caused by the presence of the support structure 20 may occur.
  • Such a support structure is not a structure suitable for applying pressure from the piezoelectric body 12 to the channel made of the piezoresistor with high efficiency. Therefore, in PET, it is important to realize a device structure that can efficiently apply pressure to the channel without using such a device support structure.
  • a PET having a device structure suitable for an integrated circuit can be realized without using a device support structure. Furthermore, it is possible to realize a PET having a structure capable of applying pressure with high efficiency from the piezoelectric gate to the piezoresistor channel. With this device structure PET, high current driving capability and steep subthreshold characteristics can be realized. Furthermore, a power gating circuit using the low impedance property of PET, a memory circuit and a logic circuit with low power consumption using high-speed operability under low voltage of PET can be realized.
  • Example 1 is an example of PET.
  • FIG. 2 is a perspective view of the transistor according to the first embodiment.
  • 3A is a perspective sectional view of the first type transistor according to the first embodiment,
  • FIG. 3B is a sectional view, and
  • FIG. 3C is a circuit symbol.
  • 4A is a perspective sectional view of the second type transistor according to the first embodiment,
  • FIG. 4B is a sectional view,
  • FIG. 4C is a circuit symbol.
  • the central axis in the piezoresistor 10 is the z-axis, and the radial direction is the r-direction.
  • the piezoresistor 10 has a cylindrical shape.
  • a source 14 and a drain 16 are provided at both ends of the piezoresistor 10.
  • the source 14 injects carriers (for example, electrons) into the piezoresistor 10.
  • the drain 16 receives carriers from the piezoresistor 10. Carriers are conducted in the piezoresistor 10 from the source 14 to the drain 16.
  • the conduction direction of carriers is the z direction.
  • a metal contact layer 15 is provided between the source 14 and the piezoresistor 10, and a metal contact layer 17 is provided between the drain 16 and the piezoresistor 10.
  • the metal contact layers 15 and 17 are in contact with the piezoelectric body 12 and are used to effectively apply a gate voltage to the piezoelectric body 12 when the piezoresistor 10 is in an insulating phase.
  • the metal contact layers 15 and 17 preferably have a small Young's modulus so that pressure is effectively applied to the piezoresistor 10.
  • a piezoelectric body 12 is provided so as to surround the piezoresistor 10.
  • the piezoelectric body 12 has a donut shape.
  • a gate 18 is provided around the piezoelectric body 12.
  • the dielectric polarization direction 22 of the piezoelectric body 12 is the ⁇ r direction.
  • the piezoelectric body 12 applies pressure to the piezoresistor 10.
  • the piezoresistor 10 becomes a metal phase. Therefore, carriers are conducted from the source 14 to the drain 16. If no voltage is applied between the gate 18 and the source 14, no pressure is applied to the piezoresistor 10, and the piezoresistor 10 becomes an insulating phase. Thereby, conduction of carriers from the source 14 to the drain 16 is blocked.
  • the first type transistor 11a when a positive voltage is applied to the gate 18 with respect to the source 14, the piezoresistor 10 is turned on (becomes a metal phase). Such an operation can be regarded as equivalent to the operation of the n-channel FET in the MOSFET. Therefore, the first-type transistor 11a is referred to as an n-channel for convenience and is represented by a circuit symbol as shown in FIG. In FIG. 3C, the source S corresponds to the source 14, the drain D corresponds to the drain 16, and the gate G corresponds to the gate 18.
  • the dielectric polarization direction 22 of the piezoelectric body 12 is the + r direction.
  • a negative voltage is applied between the gate 18 and the source 14 with the source 14 as a reference, pressure is applied to the piezoresistor 10.
  • the piezoresistor 10 becomes a metal phase.
  • no voltage is applied between the gate 18 and the source 14
  • no pressure is applied to the piezoresistor 10
  • the piezoresistor 10 becomes an insulating phase. Thereby, conduction of carriers from the source 14 to the drain 16 is blocked.
  • the second-type transistor 11b when a negative voltage is applied to the gate 18 with respect to the source 14, the piezoresistor 10 is turned on (becomes a metal phase). Such an operation can be regarded as equivalent to the operation of the p-channel FET in the MOSFET. Therefore, the second-type transistor 11b is referred to as a p-channel for convenience, and is represented by a circuit symbol as shown in FIG.
  • the n channel and p channel of PET in the following description are the same as the operation of the n channel FET of the MOSFET, not whether the carrier conducting the channel made of the piezoresistor 10 is an electron or a hole. It is defined by whether it is the same as the operation.
  • FIG. 5A to FIG. 5F are schematic views of a transistor according to a modification of the first embodiment.
  • 5 (a) and 5 (c) are perspective sectional views
  • FIG. 5 (b) and FIG. 5 (d) are sectional views
  • FIG. 5 (e) and FIG. 5 (f) are circuit symbols.
  • the dielectric polarization direction of the piezoelectric body 12 is the ⁇ z direction.
  • Gates 18 a and 18 b are provided so as to oppose the piezoelectric body 12 in the z direction.
  • the piezoelectric body 12 can apply pressure to the piezoresistor 10 by applying a positive voltage between the gates 18a and 18b with respect to the gate 18b.
  • the dielectric polarization direction of the piezoelectric body 12 is the z direction.
  • the piezoelectric body 12 can apply pressure to the piezoresistor 10 by applying a negative voltage between the gates 18a and 18b with respect to the gate 18b. Therefore, the transistors 11c and 11d are complementary transistors.
  • G1 corresponds to the gate 18a
  • G2 corresponds to the gate 18b.
  • G2 when G2 is connected to a reference voltage (or source or the like) such as ground, G2 may not be described, and may be represented by a circuit symbol as shown in FIGS. 3 (c) and 4 (c).
  • G2 is assumed to be the same potential as the source, and the description is omitted.
  • the gate 18 is provided so as to surround the piezoelectric body 12.
  • the piezoelectric body 12 is dielectrically polarized in an outward direction or an inward direction (for example, radial to the inside of the piezoresistor 10).
  • a plurality of gates 18a and 18b are provided in parallel to the z direction on the surface of the piezoelectric body 12 facing in the z direction (that is, a surface perpendicular to the z direction).
  • the piezoelectric body 12 is dielectrically polarized in the z direction.
  • the dielectric polarization direction of the piezoelectric body 12 is set as appropriate. By setting the dielectric polarization direction in the piezoelectric body 12 to the opposite direction, a complementary transistor can be easily formed.
  • the piezoelectric body 12 surrounds the piezoresistor 10 and applies pressure to the piezoresistor 10 from the surroundings. For this reason, it is not necessary to use the support structure of a device like the comparative example 1.
  • the piezoresistive body 10 has been described as an example of a cylindrical shape and the piezoelectric body 12 as an example of a donut shape, the shapes of the piezoresistive body 10 and the piezoelectric body 12 are not limited thereto.
  • the piezoresistor 10 may be a polygonal column such as a square column. The corners of the polygonal column may be rounded.
  • the direction of dielectric polarization in the piezoelectric body 12 is a direction from the piezoresistor 10 toward the gate 18 or a direction from the gate 18 toward the piezoresistor 10.
  • the dielectric polarization direction is the z direction.
  • the piezoresistor and the piezoelectric body 12 are preferably rotationally symmetric with respect to the z axis.
  • the metal contacts 15 and 17 may be formed while being in contact with the piezoelectric body 12 to serve as the source 14 and the drain 16. .
  • the source 14 and the drain 16 may be in contact with the piezoelectric body 12.
  • a material having a low Young's modulus for example, a material having a Young's modulus similar to or smaller than that of the piezoresistor 10
  • the source 14 and drain 16 and the piezoelectric body 12 are used. May be in contact with each other.
  • the Young's modulus of the source 14 and the drain 16 is large, as shown in FIGS.
  • 3A, 3B, 4A, 4B, 5A to 5D It is preferable to form a gap between the source 14 and drain 16 and the piezoelectric body 12. 5A to 5D, voids are formed between the source 14 and drain 16 and the piezoelectric body 12, but the Young's modulus of the source 14 and drain 16 is the same as that of the piezoresistor 10. If it is the same level or smaller than the piezoresistor 10, it may be in contact with the piezoelectric body 12.
  • the piezoresistor 10 is made of a material having a piezoresistive effect in which the electrical resistance is changed by an applied mechanical pressure.
  • the resistivity of the piezoresistor 10 is preferably changed by 2 digits or more, more preferably 4 digits or more, and further preferably 5 digits or more.
  • Examples of such a material include SmSe, TmSe, SmS, Ca 2 RuO 4 , (Ca, Ba, SrRu) O 3 , Ni (S x Se 1-x ) 2 C, or (V 1-x Cr x ) 2.
  • O 3 can be used for the piezoresistor 10.
  • the piezoelectric body 12 is made of a material having an inverse piezoelectric effect that is mechanically deformed by an applied voltage.
  • a material of the piezoelectric body 12 for example, the following ABC 3 type perovskite structure substance can be used.
  • M1 is Li, Ca, Ba, Sr, Bi, Pb or a lanthanoid having a valence of 1-3.
  • M2 is 2-6 valence Zr, Hf, Mg / Nb, Mg / Ta, In / Sc, or the like.
  • the following can be used.
  • M3 is Sr, Si, Ba, Ca, Mg, Zr, Ce, Ti, Ge, Sn, Nb, Ta, or a lanthanoid.
  • the material of the piezoelectric body 12 is typically PZT (lead zirconate titanate), PSZT (strontium-doped lead zirconate titanate), PMT-PT (magnesium niobate-lead titanate), or PZN-PT (zinc). Niobic acid-lead titanate) can be used.
  • the source 14, the drain 16, and the gate 18 are conductors such as metal.
  • the metal contact layers 15 and 17 preferably have a small Young's modulus and resistivity.
  • a material Al (68), Mg (65), Ag (76), Au (80), Pb (14), Ca (23), Sn (41), Bi (31), or In ( 10) can be used.
  • the values in parentheses indicate Young's modulus (GPa).
  • the Young's modulus of the metal contact layers 15 and 17 is preferably equal to or smaller than that of the piezoresistor 10.
  • the piezoresistor 10, the piezoelectric body 12, the metal contact layers 15 and 17, the source 14, the drain 16, and the gate 18 can be formed by using, for example, a sputtering method or a CVD (Chemical Vapor Deposition) method.
  • Example 1 The transistor characteristics of Example 1 and Comparative Example 1 were simulated.
  • the piezoresistor 10 is SmSe and the piezoelectric body 12 is PMT-PT.
  • FIG. 6A and FIG. 6B are diagrams showing the sizes used in the simulations of Example 1 and Comparative Example 1, respectively. For simplicity, the source, drain, gate and metal contacts are not shown.
  • the piezoelectric body 12 applies pressure to the piezoresistor 10.
  • the thickness l PR (corresponding to the radius) of the piezoresistor 10 in the r direction to which pressure is applied and the thickness L PE of the piezoelectric body 12 in the r direction are set.
  • the thickness h PR in the z direction of the piezoresistive body 10 and the thickness H PE in the z direction of the piezoelectric body 12 are defined.
  • a distance R PE from the z-axis to the center of the piezoelectric body 12 in the r direction is set.
  • the area of the surface (that is, the surface where the piezoelectric element 12 and the piezoresistor 10 is opposed) to the piezoelectric element 12 applies pressure to the piezoresistor 10 for the piezoresistors 10 area a PR, the piezoelectric element 12 and A PE.
  • the direction in which the piezoelectric body 12 applies pressure to the piezoresistor 10 is the x direction.
  • a thickness l PR in the x direction of the piezoresistor 10 and a thickness L PE in the x direction of the piezoelectric body 12 are assumed.
  • the piezoelectric body 12 and the piezoresistor 10 is facing (the plane perpendicular to the x direction) area of the piezo resistor 10 a PR, and the area A PE of the piezoelectric body 12.
  • FIG. 7A and FIG. 7B are diagrams showing ⁇ with respect to LPE in Example 1 and Comparative Example 1, respectively.
  • l PR was fixed at 3 nm.
  • a PR / A PE is changed by 0.2 steps from 0.2 to 1.0 in the arrow direction.
  • ⁇ does not depend much on LPE .
  • FIG. 7B ⁇ is larger when a PR / A PE is smaller. ⁇ decreases with L PE increases.
  • Figures 8 (a) and 8 (b) is a diagram showing an ⁇ for l PR in each Example 1 and Comparative Example 1.
  • L PE was fixed at 40 nm.
  • ⁇ is larger when a PR / A PE is smaller.
  • l is smaller when PR is smaller.
  • FIG. 8B ⁇ is larger when a PR / A PE is smaller.
  • l is smaller when PR is smaller.
  • Example 1 compared with Comparative Example 1, pressure can be applied to the piezoresistor 10 more efficiently. Thereby, the current drive capability can be increased.
  • FIG. 9A and FIG. 9B are diagrams showing the drain current ID with respect to the drain voltage V D in Example 1 and Comparative Example 1, respectively.
  • Plurality of solid line is obtained by applying at 0.01V step the gate voltage V G from 0V to 0.2V.
  • Example 1 As shown in FIGS. 9A and 9B, the drain current ID of Example 1 is three times larger than that of Comparative Example 1. As described above, Example 1 has a current driving capability three times or more larger than that of Comparative Example 1.
  • the subthreshold slope S was calculated.
  • the leakage current when the piezoresistor 10 is turned off by the gate 18 is small.
  • FIG. 10A and FIG. 10B are diagrams showing S for LPE in Example 1 and Comparative Example 1, respectively.
  • l PR was fixed at 3 nm.
  • S is reduced by decreasing L PE.
  • FIG. 11A and FIG. 11B are diagrams showing S for lPR in Example 1 and Comparative Example 1, respectively.
  • L PE was fixed at 40 nm.
  • FIG. 11B the smaller a PR / A PE is, the smaller S is. l The smaller the PR , the smaller the S.
  • a PR / A PE is preferably small.
  • a PR / A PE is preferably smaller than 1, more preferably about 0.6 or less.
  • FIGS. 12A to 12C are diagrams showing the output voltage with respect to the time of the ring oscillator.
  • FIG. 12A shows the calculation result of PET in Example 1.
  • the power supply voltage V DD 0.2V.
  • V DD 0.5 V and the oscillation frequency is about 25 GHz.
  • the oscillation frequency is high even if V DD is reduced.
  • the piezoelectric body 12 is provided so as to surround the piezoresistor 10.
  • the piezoelectric body 12 applies pressure to the piezoresistor 10 by applying a voltage to the gate 18.
  • FIG. 7A to FIG. 8B it is possible to apply pressure to the piezoresistor 10 with higher efficiency than in the first comparative example. Therefore, the current driving capability can be increased.
  • FIG. 10A to FIG. 11B the subthreshold characteristic can be improved as compared with the first comparative example. Since the piezoresistor 10 becomes a metal phase by pressure, the on-resistance is very low. For this reason, as shown in FIG. 12A, high-speed operation is possible even at a low power supply voltage (for example, 0.2 V or less).
  • Comparative Example 1 As shown in FIG. 1, since the gate 18, the source 14, and the drain 16 are stacked in this order, carriers flow in the direction from the source 14 to the drain 16, and in the direction from the drain 16 to the source 14. Is not equivalent to the case where carriers are caused to flow through (current is different). Thus, the source 14 and the drain 16 are not symmetrical with respect to the gate 18. For this reason, if the source 14 and the drain 16 are interchanged to obtain the same characteristics, the voltage applied to the gate 18 is changed. For this reason, when the source 14 and the drain 16 are interchanged, the characteristics are greatly changed.
  • the device structure can be configured such that the source 14 and drain 16 directions with respect to the channel center wait for symmetry. Further, since the source 14 and the drain 16 are equivalent to the gate 18, even if the source 14 and the drain 16 are interchanged, the same characteristics can be obtained if the same voltage is applied to the gate 18. Thus, even if the source 14 and the drain 16 are interchanged, the characteristics hardly change.
  • the second embodiment is an example of a power gating circuit using the PET of the first embodiment as a power switch.
  • FIG. 13A and FIG. 13B are block diagrams of electronic circuits according to the second embodiment.
  • the power gating circuit 100a includes a p-channel PET 30b and a power domain circuit 32 as power switches.
  • the power domain circuit 32 is provided between two power supplies, the ground GND and the power supply V DD .
  • the power domain circuit 32 is supplied with power from the ground GND and the power supply V DD .
  • a p-channel PET 30b is provided between the circuit 32 and the power supply V DD .
  • the source of the PET 30 b is connected to the power supply V DD and the drain is connected to the circuit 32.
  • a signal for controlling power supplied to the circuit 32 is input to the gate.
  • a node between the PET 30b and the circuit 32 becomes a virtual V DD .
  • a voltage of a potential difference between the virtual V DD and the ground GND is applied to the
  • the power gating circuit 100b includes an n-channel PET 30a and a power domain circuit 32 as power switches.
  • An n-channel PET 30 a is provided between the ground GND and the circuit 32.
  • the source of the PET 30 a is connected to the ground GND, and the drain is connected to the circuit 32.
  • a signal for controlling power supplied to the circuit 32 is input to the gate.
  • a node between the PET 30a and the circuit 32 becomes a virtual GND.
  • a voltage of a potential difference between the power supply V DD and the virtual GND is applied to the circuit 32.
  • PET30a and 30b are transistors according to the first embodiment.
  • the circuit 32 is connected between the power source V DD (first power source) and the ground GND (second power source).
  • the source of the power switch PET 30 a or 30 b is connected to the power supply V DD or the ground GND, and the drain is connected to the circuit 32.
  • a signal for cutting off the power supplied to the circuit 32 is input to the gate. This signal is a signal for turning on or off the PET 30a or 30b.
  • the PET 30a or 30b is used as the power switch of the power domain circuit.
  • the on-resistance of PET 30a or 30b is metallicly low. Thereby, the voltage drop in a power switch can be suppressed very low. Therefore, the voltage that can be applied to the power domain circuit 32 (the potential difference between the virtual power supply V DD and the ground GND in FIG. 13A and the potential difference between the power supply V DD and the virtual ground GND in FIG. 13B) is easily increased. it can. Therefore, the circuit performance of the power domain circuit 32 can be maintained high. Therefore, a high circuit performance can be obtained as compared with a case where a normal MOSFET is used as a power switch.
  • the voltage drop can be concentrated on the power switch when the power is shut off due to the shut-off characteristic due to the steep sub-threshold characteristic of the PET 30a or 30b and the large on / off ratio. For this reason, the leakage of the power domain circuit 32 at the time of power-off can be suppressed small. Furthermore, if the PET 30a or 30b is formed in the multilayer wiring layer, the area overhead due to the power switch can be almost eliminated.
  • the power domain circuit 32 can be configured by normal CMOS or PET (including complementary PET).
  • Example 3 is an example in which the PET according to Example 1 is used for a power switch of a nonvolatile bistable circuit.
  • FIG. 14 is a circuit diagram of an electronic circuit according to the third embodiment.
  • the memory cell 101 includes a bistable circuit 40 and nonvolatile elements MTJ1 and MTJ2 (nonvolatile memory elements).
  • the bistable circuit 40 stores data in a volatile manner.
  • the nonvolatile elements MTJ1 and MTJ2 store the data stored in the bistable circuit 40 in a nonvolatile manner, and restore the data stored in the nonvolatile manner in the bistable circuit 40.
  • the nonvolatile elements MTJ1 and MTJ2 are, for example, ferromagnetic tunnel junction elements.
  • the bistable circuit 40 includes inverters 42 and 44.
  • the inverter 42 has a p-channel FET m1 and an n-channel FET m2.
  • the inverter 44 has a p-channel FET m3 and an n-channel FET m4.
  • the inverters 42 and 44 are connected in a ring shape.
  • the bistable circuit 40 is connected between the power supply V DD and the ground.
  • the power source V DD is connected to the sources of the FETs m1 and m3, and the ground is connected to the sources of the FETs m2 and m4.
  • the power switch (p-channel) PET 30 is connected in series between the sources of the FETs m1 and m3 and the power source V DD . The power supplied to the bistable circuit 40 can be cut off by turning off the PET 30.
  • the nodes to which inverters 42 and 44 are connected are nodes Q and QB, respectively.
  • Node Q and node QB are complementary to each other.
  • Nodes Q and QB are connected to input / output lines D and DB via FETs m5 and m6, respectively.
  • the gates of the FETs m5 and m6 are connected to the word line WL. Data is written to and read from the bistable circuit 40 in the same manner as a conventional SRAM.
  • the (n-channel) FET m7 and the nonvolatile element MTJ1 are connected in series, and in the path 66 between the node QB and the control line CTRL (in the n-channel) ) FETm8 and nonvolatile element MTJ2 are connected in series.
  • One of the sources and drains of the FETs m7 and m8 is connected to the nodes Q and QB, and the other of the sources and drains is connected to the nonvolatile elements MTJ1 and MTJ2.
  • the gates of the FETs m7 and m8 are connected to the switch line SR.
  • the FETs m7 and m8 may be connected between the nonvolatile elements MTJ1 and MTJ2 and the control line CTRL, respectively.
  • the data storing operation from the bistable circuit 40 to the nonvolatile elements MTJ1 and MTJ2 is performed by setting the control line CTRL to the high level and the low level with the FETs m7 and m8 turned on. After data is stored in the nonvolatile elements MTJ1 and MTJ2, the PET 30 is turned off. Thereby, power is not supplied to the bistable circuit 40, and power consumption can be reduced.
  • the data restore operation from the nonvolatile elements MTJ1 and MTJ2 to the bistable circuit 40 is performed by turning on the PET 30 and supplying power to the bistable circuit 40 with the control line CTRL being at a low level.
  • the nonvolatile elements MTJ1 and MTJ2 are not only ferromagnetic tunnel junction elements but also giant magnetoresistive (GMR) elements, variable resistance elements such as those used in ReRAM (Resistance Random Access Memory), or PRAM (Phase phase change element used in change (RAM) can be used.
  • the PET 30 that is a power switch may be provided between the ground and the bistable circuit 40 as shown in FIG. In this case, PET is n-channel PET, and FETs m7 and m8 are p-channels. Furthermore, there is one non-volatile element, and the non-volatile element may be connected between one node of the bistable circuit 40 and the control line.
  • FIG. 15 is a circuit diagram of an electronic circuit according to a modification of the third embodiment.
  • the memory circuit 102 includes a D latch circuit 102a and a D latch circuit 102b.
  • the D latch circuit 102a includes a bistable circuit 40, pass gates 72 and 73, nonvolatile elements MTJ1 and MTJ2, and FETs m7 to m9. In the ring of the bistable circuit 40, the pass gate 73 and the FET m9 are connected in parallel.
  • the (m-channel) FET m7 and the nonvolatile element MTJ1 are connected in series.
  • the (m-channel) FET m8 and the nonvolatile element MTJ2 are connected in series.
  • the node Q becomes a QB signal via the inverter 61.
  • the node QB becomes a Q signal via the inverter 62.
  • Node Q is connected to D latch circuit 102b through pass gate 72.
  • the D latch circuit 102 b includes a bistable circuit 50 and pass gates 70 and 71.
  • inverters 52 and 54 are connected in a ring shape.
  • the inverter 52 has a p-channel FET m11 and an n-channel FET m12.
  • the inverter 54 has a p-channel FET m13 and an n-channel FET m14.
  • a pass gate 71 is connected in the ring of the bistable circuit 50.
  • Data D is input to the bistable circuit 50 via the inverter 60 and the pass gate 70.
  • the clock signal CLK becomes the clock CB via the inverter 63 and further becomes the clock C via the inverter 64.
  • Clocks CB and C are input to pass gates 70 to 73, respectively.
  • a PET 30 (p-channel) is connected as a power switch between the bistable circuits 40 and 50 and the power supply V DD .
  • the nonvolatile elements MTJ1 and MTJ2 may be GMR elements, variable resistance elements used for ReRAM, or phase change elements used for PRAM, in addition to the ferromagnetic tunnel junction elements. it can.
  • the power switch PET 30 may be provided between the ground and the bistable circuit 40.
  • PET is n-channel PET
  • FETs m7 and m8 are p-channels.
  • there is one non-volatile element, and the non-volatile element may be connected between one node of the bistable circuit 40 and the control line.
  • PET 30 according to Example 1 is used for the power switch.
  • the current driving capability of the PET 30 is much larger than that of a MOSFET (including a high-performance transistor such as a FinFET), and it is easy to suppress a voltage drop due to a power switch even when a sufficiently small PET is used. . Therefore, even if a power switch is introduced, stable operation of the memory cell can be easily realized. Therefore, if PET30 is used for the power switch, the cell area, the layout becomes complicated, and the performance is not deteriorated (PET can be formed in a multilayer wiring layer). Can be realized.
  • MOSFET including a high-performance transistor such as a FinFET
  • the power switch for supplying power to the bistable circuit 40 is a PET 30.
  • the power gating of the nonvolatile bistable circuit can be realized without increasing the cell area, complicating the layout, and degrading the performance.
  • the leakage current when the PET 30 is turned off is small, standby power consumption when the bistable circuit 40 is cut off can be suppressed.
  • the FETs m1 to m14 may be MOSFETs or PETs.
  • a large current is used for the path 66 during the store operation. Therefore, a store operation can be performed at a low voltage by using PET as the FETs m7 and m8.
  • the FETs m7 and m8 are made of PET, the structure shown in FIG. 16B of Example 4 described later can be employed.
  • the power switch of several non-volatile memory can be comprised by one or several PET.
  • a power switch can be configured using a smaller number of PET than the number of nonvolatile memory cells.
  • Example 4 is an example in which PET is used for a nonvolatile memory cell.
  • FIG. 16A is a circuit diagram of a nonvolatile memory cell according to Example 4, and FIG. 16B is a cross-sectional perspective view.
  • the nonvolatile memory cell 104 includes a nonvolatile element 80 and PET90.
  • the source and drain of the nonvolatile element 80 and the PET 90 are connected in series between the source line SL and the bit line BL.
  • the gate of the PET 90 is connected to the word line WL.
  • a nonmagnetic layer 84 is provided between a free layer 82 and a pinned layer 86 made of a ferromagnetic metal.
  • the nonmagnetic layer 84 is a tunnel insulating film, and in the giant magnetoresistive (GMR) element, the nonmagnetic layer 84 is a metal layer.
  • the free layer 82 and the pinned layer 86 may be reversed.
  • a metal layer 81, a free layer 82, a nonmagnetic layer 84, a pinned layer 86, and a metal layer 87 are laminated on the drain 16 of the PET 90 in this order.
  • the nonvolatile element 80 can be laminated on the PET 90.
  • the nonvolatile memory cell 104 is configured by the PET 90 and the nonvolatile element 80. Thereby, it is possible to realize a nonvolatile memory cell that can operate even at a low voltage such as 0.5 V or less. This is because the on-resistance of the PET 90 is low, and a sufficient current necessary for data rewriting can be driven even with low voltage driving.
  • the nonvolatile element 80 can be a variable resistance element used for ReRAM or a phase change element used for PRAM, in addition to a ferromagnetic tunnel junction element and a giant magnetoresistive (GMR) element.
  • GMR giant magnetoresistive
  • Example 5 is an example in which PET is used for a logic circuit.
  • FIG. 17A to FIG. 18F are circuit diagrams illustrating electronic circuits according to the fifth embodiment.
  • the inverter circuit 91 that outputs an inverted (NOT) signal Y of the signal A can be composed of one n-channel PET 97a and one p-channel PET 97b.
  • NAND circuit 92 that outputs a negative signal (NAND) signal Y of products of signals A and B includes two n-channel PET 97a and two p-channel PET 97b.
  • the NOR circuit 93 that outputs a signal Y and a negation (NOR) signal Y of the signals A and B includes two n-channel PET 97a and two p-channel PET 97b. Can be configured.
  • an XOR circuit 94 that outputs an exclusive OR (XOR) signal Y of signals A and B includes one n-channel PET 97a, one p-channel PET 97b, An inverter circuit 91 and a pass gate 98 can be used.
  • the pass gate 98 can be composed of n-channel PET 97a and p-channel PET 97b.
  • the circuit 95 that outputs the signal A as the signal Y in synchronization with the signal B can be composed of an inverter circuit 91 and a pass gate 98.
  • the circuit 96 that sequentially outputs the signals A and B as the signal Y in synchronization with the signal S can be composed of two inverter circuits 91 and two pass gates 98. .
  • the dielectric polarization directions 22 of the piezoelectric bodies 12 in the PET 97a (first transistor) and 97b (second transistor) that are complementary to each other are opposite to each other, and the source 14 is used as a reference.
  • the direction in which the piezoelectric body 12 applies stress to the piezoresistor 10 when a positive voltage is applied to the gate 18 in the PET 97a and a negative voltage in the PET 97b is applied.
  • a NOT circuit for example, a NOT circuit, an AND circuit, a NAND circuit, an OR circuit, a NOR circuit, an XOR circuit, an XNOR circuit, a multi-input circuit (for example, a 3-input NAND or a 3-input NOR), and a composite circuit (for example, an AND-OR) -INV (AOI) or OR-AND-INV (OAI)), various latch circuits, various flip-flop circuits (for example, DFF, RSFF, JKFF or TFF), or multiplexer (MUX) it can.
  • AOI AND-OR
  • OAI OR-AND-INV
  • the PET 97a and 97b have the same size and can be configured to ensure the same current. Therefore, it is not necessary to change the size between the n-channel FET and the p-channel FET as in the CMOS logic circuit. Therefore, wiring and layout in the case of assembling a logic circuit and the like are facilitated, and a favorable effect such as a reduction in the area occupied by the circuit and a reduction in signal propagation delay can be expected.
  • Comparative Example 1 as shown in FIG. 1, the case where carriers flow from the source 14 to the drain 16 is not equivalent to the case where carriers flow from the drain 16 to the source 14 (currents are different).
  • the direction from the source 14 to the drain 16 and the direction from the drain 16 to the source 14 are equivalent.
  • the pass gate 98 can be configured using the PET 97a and 97b.
  • Example 6 is another example of PET.
  • FIG. 19A to FIG. 19C are cross-sectional views of transistors according to the sixth embodiment and its modifications.
  • the source 14 is provided on the surface in the ⁇ y direction of the piezoresistor 10 and the drain 16 is provided on the surface in the + y direction.
  • the piezoelectric body 12 is provided on the surface of the piezoresistor 10 in the ⁇ x direction.
  • a gate 18 is provided on the surface of the piezoelectric body 12 in the ⁇ x direction.
  • the support structure 20 supports the piezoelectric body 12 and the piezoresistor 10.
  • the metal contact layer having a small Young's modulus shown in the first embodiment may be provided between the source 14 and the piezoresistor 10 and between the drain 16 and the piezoresistor 10. Further, the surfaces of the source 14 and the drain 16 opposite to the piezoelectric body 12 (the surface in the + x direction) may be in contact with the support structure 20.
  • the carrier conducts in the piezoresistor 10 in the y direction.
  • the piezoelectric body 12 applies pressure to the piezoresistor 10 from the x direction.
  • the relationship between the voltage between the source 14 and the gate 18 and the voltage between the drain 16 and the gate 18 is kept the same even if the source 14 and the drain 16 are interchanged. For this reason, the current can be made substantially equal when carriers flow from the source 14 to the drain 16 and when carriers flow from the drain 16 to the source 14.
  • the characteristics of the PET can be equivalent. Therefore, for example, the PET according to the sixth embodiment can be used for a pass gate or the like.
  • a support 21 is provided between the source 14 and the drain 16 and the support structure 20.
  • the support 21 is a resin such as polyimide, and has a Young's modulus smaller than that of the piezoelectric body 12 and the piezoresistor 10.
  • Example 6 of FIG. 19A a gap is formed between the source 14 and the drain 16 and the support structure 20. This makes it difficult to form the source 14 and the drain 16. Further, the source 14 and the drain 16 are structurally unstable.
  • the support 21 since the support 21 supports the source 14 and the drain 16, the source 14 and the drain 16 become stable. If the Young's modulus of the support 21 is sufficiently small, almost the pressure of the piezoelectric body 12 is applied to the piezoresistor 10.
  • the support 21 may be formed of a porous material such as porous silica, and after the source 14 and the drain 16 are formed, the support 21 may be crushed to form a void.
  • the source 14 and the drain 16 extend from the surface in the y direction and the ⁇ y direction of the piezoresistor 10 to the support structure 20. is doing. Further, the source 14 and the drain 16 are pulled out so as to be supported by the support structure 20. Thereby, the source 14 and the drain 16 become stable.
  • the sixth embodiment and its modifications can also be used in the electronic circuits of the second to fifth embodiments. Even if a metal contact layer is provided between the source 14 and the piezoresistor 10 and between the drain 16 and the piezoresistor 10, if the Young's modulus of the metal contact layer is small, the piezoresistor 12 is changed from the piezoelectric body 12. 10 does not interfere with the pressure application.
  • the voltages between the source 14 and the gate 18 and between the drain 16 and the gate 18 are the same even when the source 14 and the drain 16 are interchanged.
  • the shapes of the source 14 and the drain 16 can be made substantially equivalent. For this reason, even if the source 14 and the drain 16 are interchanged, the characteristics do not change. For this reason, it is preferable that the source 14 and the drain 16 have a substantially symmetric structure with respect to the intermediate surface between the source 14 and the drain 16 in the piezoresistor 10, and the piezoresistor 10 and the piezoelectric body 12.
  • the gate 18 and the gate 18 have a substantially symmetrical structure with respect to the intermediate plane between the source 14 and the drain 16 in the piezoresistor 10. Further, because of such an area a PR for improving the ⁇ and S smaller than A PE, even if different from the area a PR and A PE, more features are maintained. Therefore, even if the source 14 and the drain 16 are interchanged, the characteristics of the PET hardly change.
  • Example 7 is another example of PET.
  • FIG. 20A is a perspective sectional view of a transistor according to Example 7, and FIG. 20B and FIG. 20C are sectional views. Dashed lines in the piezoresistors 10, 14, and 16 are lines that virtually divide the upper portions 10a, 14a, and 16a and the support portions 10b, 14b, and 16b. 20A to 20C, the direction from the source 14 to the drain 16 is the Y direction, the surface direction of the substrate 25 is orthogonal to the Y direction, the X direction, and the normal direction of the substrate 25 is Z. The direction.
  • the piezoresistor 10, the source 14 and the drain 16 are formed on the substrate 25.
  • the piezoresistor 10 includes an upper part 10a and a support part 10b.
  • the upper part 10a is semicylindrical.
  • a source 14 and a drain 16 are provided at both ends in the Y direction of the piezoresistor 10.
  • the source 14 includes an upper portion 14 a corresponding to the upper portion 10 a of the piezoresistor 10 and a support portion 16 a corresponding to the support portion 10 b of the piezoresistor 10.
  • the drain 16 includes an upper portion 16 a corresponding to the upper portion 10 a of the piezoresistor 10 and a support portion 16 b corresponding to the support portion 10 b of the piezoresistor 10.
  • the support portions 10b, 14b and 16b support the upper portions 10a, 14a and 16a, respectively.
  • the carriers are conducted in the Y direction in the piezoresistor 10.
  • a metal contact layer 15 is provided between the source 14 and the piezoresistor 10, and a metal contact layer 17 is provided between the drain 16 and the piezoresistor 10.
  • a piezoelectric body 12 is provided so as to surround the piezoresistor 10.
  • a gate 18 is provided around the piezoelectric body 12.
  • the polarization direction 22 of the piezoelectric body 12 in the first type transistor of Example 7 is the direction from the gate 18 to the piezoresistor 10.
  • the polarization direction 22 of the piezoelectric body 12 in the second type transistor is opposite to the arrow 22 in FIGS. 20A to 20C, and is from the piezoresistor 10 to the gate 18.
  • the polarization direction of the piezoelectric body 12 covering the support portion 10b is not shown. Other configurations are the same as those of the first embodiment, and the description thereof is omitted.
  • FIG. 21A is a perspective cross-sectional view of a transistor according to Modification 1 of Example 7, and FIG. 21B is a cross-sectional view.
  • the metal contact layers 15 and 17 are not provided, and the source 14 and the drain 16 are in direct contact with the piezoresistor 10.
  • the source 14 and the drain 16 are in contact with the piezoelectric body 12.
  • Other configurations are the same as those of the seventh embodiment, and a description thereof will be omitted.
  • FIG. 22A is a perspective sectional view of a transistor according to Modification 2 of Example 7, and FIG. 22B and FIG. 22C are sectional views.
  • the gates 18a and 18b are provided on both sides of the piezoelectric body 12 in the Y direction.
  • the polarization direction 22 of the piezoelectric body 12 is the ⁇ Y direction or the Y direction.
  • Other configurations are the same as those of the first modification of the seventh embodiment, and a description thereof will be omitted.
  • the metal contact layers 15 and 17 may be provided as in the seventh embodiment.
  • the source 14 and the drain 16 may be in contact with the piezoelectric body 12. At this time, the source 14 and the drain 16 are not in contact with the gates 18a and 18b.
  • FIG. 23 is a cross-sectional view of a transistor according to Modification 3 of Example 7. As shown in FIG. 23, the cross-sectional shape of the support portion 10b is trapezoidal. Other configurations are the same as those of the seventh embodiment and the first and second modifications thereof, and the description thereof is omitted.
  • the piezoelectric body 12 may be provided so as to surround the piezoresistor 10 from a part of the direction orthogonal to the carrier conduction direction (Y direction). Compared to the case where the piezoelectric body 12 is provided so as to surround the piezoresistor 10 from all directions orthogonal to the carrier conduction direction as in the first embodiment, the piezoresistor 10 and the piezoelectric body 12 Formation becomes easy.
  • a support portion 10b (support) that supports the upper portion 10a is provided.
  • the upper surface of the piezoresistor 10 is a curved surface, and the piezoelectric body 12 is formed so as to surround the upper surface of the upper portion 10a of the piezoresistor 10 and the side surface of the support portion 10b. Thereby, pressure is efficiently applied to the upper part 10a.
  • the XZ cross-sectional shape of the upper part 10a may be a semi-elliptical shape, a part of a circle, a part of an ellipse, a mushroom shape, or the like.
  • the support portion 10 b may not be the piezoresistor 10.
  • the Young's modulus and Poisson's ratio of the support portion 10 b are approximately the same as those of the piezoresistor 10.
  • the material of the support portion 10b is preferably the same as the material of the piezoresistor 10. Further, the material of the support portion 10b may be different from the material of the piezoresistor 10.
  • the support portions 14b and 16b may not be the source 14 and the drain 16, respectively.
  • the support portions 14b and 16b are preferably made of a material having a low Young's modulus. From the viewpoint of the efficiency of the manufacturing process, the support portions 14 b and 16 b are preferably made of the same material as the source 14 and the drain 16.
  • the metal contact layers 15 and 17 are provided, the metal contact layers 15 and 17 may be formed between the upper portions 10a and 14a and between the upper portions 10a and 16a.
  • the gate electrode 18 or the piezoelectric body 12 and the gate electrode 18 are preferably provided apart from the substrate 25 so as not to cause electrical conduction to the substrate 25.
  • the support portions 10b, 14b, and 16b are made of different materials from the upper portions 10a, 14a, and 16a, for example, the upper surface of the substrate 25 may be processed into the support portions 10b, 14b, and 16b. That is, the material of the support portions 10b, 14b, and 16b may be the same as the material of the substrate 25.
  • the height of the support portion 10b is preferably equal to or greater than the width of the upper portion 10a of the piezoresistor.
  • the polarization direction 22 of the piezoelectric body 12 is the direction in which the piezoelectric body 12 surrounds the piezoresistor 10 or the opposite direction (for example, the interface between the piezoelectric body 12 and the piezoresistor 10). Normal direction and the opposite direction).
  • the operation is the same as in FIG. 3A to FIG. 4B of the first embodiment.
  • the polarization direction 22 of the piezoelectric body 12 may be the carrier propagation direction or the opposite direction. In this case, the operation is the same as that of FIG. 5A to FIG. 5F of the modification of the first embodiment.
  • the metal contact layers 15 and 17 may or may not be provided.
  • the substrate 25 can be a silicon substrate, for example.
  • the transistors of Example 7 and its modification can be used in the electronic circuits of Examples 2 to 5 and its modification.
  • Example 7A to 11B it is considered that the pressure distribution in the piezoresistor 10 is substantially uniform. This is true when the channel length of the piezoresistor 10 is short, or in the modification of the first embodiment and the modification 2 of the seventh embodiment.
  • This simulation is called simulation 1.
  • Example 1 and Example 7 and Modification 1 thereof for example, when the channel length is increased to a certain extent or more, pressure is applied to the piezoresistor 10 in a gradation. Therefore, a simulation was performed using the structure of FIG. 6A and assuming that the pressure applied to the piezoresistor 10 is a gradient. This simulation is called simulation 2.
  • Each simulation can be applied to the seventh embodiment by using the effective cross-sectional area of the upper portion 10a of the piezoresistor 10.
  • FIG. 24A is a diagram showing drain characteristics using the simulation 2
  • FIG. 24B is a diagram showing drain characteristics comparing the simulations 1 and 2.
  • l PR 3 nm
  • L PE 40 nm
  • h PR 12 nm
  • H PE 30 nm
  • a PR / A PE 0.4.
  • Gate voltage V G is 0.02V step to 0.2V from 0V in the direction of the arrow. As shown in FIG. 24A, when the drain voltage V D is increased, the drain current ID is saturated.
  • the drain current ID does not saturate.
  • the drain current ID is saturated.
  • the drain current ID may be saturated.
  • the drain current ID is not saturated in the structures such as the modification of the first embodiment, the modification 2 of the seventh embodiment, and the comparative example 1.
  • the drain current ID may be saturated also in the sixth embodiment and its modification.
  • FIG. 25 is a diagram illustrating transfer characteristics of the inverter circuit. As shown in FIG. 25, in the simulation 2, the output voltage Vout changes sharply with respect to the change in the input voltage Vin compared to the simulation 1.
  • FIG. 26A and FIG. 26B are diagrams illustrating butterfly curves of the bistable circuit in simulations 1 and 2, respectively, and are diagrams illustrating the voltage V QB of the node QB with respect to the voltage V Q of the node Q.
  • the dashed line indicates the largest square that enters the opening of the butterfly curve. The length of one side of this square is a noise margin.
  • FIG. 26A when the drain current is not saturated as in simulation 1, the noise margin is about 55 mV.
  • FIG. 26B when the drain current is saturated as in simulation 2, the noise margin is about 77 mV. In this simulation example, the noise margin when the drain current is saturated is 1.4 times that when the drain current is not saturated.
  • the polarization direction of the piezoelectric body 12 is the direction from the piezoresistor 10 toward the gate 18 or the direction from the gate 18 toward the piezoresistor 10.
  • the drain current can be saturated as in simulation 2. Therefore, the noise margin can be increased as shown in FIG.
  • FIG. 27 is a block diagram of an electronic circuit according to the eighth embodiment.
  • the microprocessor 110 has a power management unit 112, a nonvolatile SRAM array 114, and a power domain 116.
  • the nonvolatile SRAM array 114 has a power switch 120.
  • the power domain 116 includes a power switch 120 and a nonvolatile flip-flop 118.
  • the power management unit 112 can cut off or reduce power supplied to the nonvolatile SRAM array 114 and the power domain 116 using the power switch 120 of the nonvolatile SRAM array 114 and the power domain 116.
  • the memory cell described in Embodiment 3 or 4 can be used for the nonvolatile SRAM array 114.
  • the nonvolatile SRAM array 114 can be driven with a low voltage.
  • the flip-flop circuit described in the modification of the third embodiment can be used as the nonvolatile flip-flop 118 in the power domain 116.
  • the nonvolatile flip-flop 118 can be driven with a low voltage.
  • the logic circuit in the power domain 116 the logic circuit described in the fifth embodiment can be used.
  • the power switch described in the second embodiment can be used as the power switch 120. Thereby, the voltage drop by the power switch 120 can be suppressed low. As described above, the non-volatile power gating of the low voltage drive logic system which is closer to the ideal is possible.

Landscapes

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Abstract

　キャリアが伝導するピエゾ抵抗体（１０）と，前記ピエゾ抵抗体に前記キャリアを注入するソース（１４）と，前記ピエゾ抵抗体から前記キャリアを受けるドレイン（１６）と，前記ピエゾ抵抗体を囲むように設けられ，前記ピエゾ抵抗体に圧力を加える圧電体（１２）と，前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲート（１８）を具備するトランジスタを提供する。

Description

ピエゾ抵抗体をチャネルに用いたトランジスタおよび電子回路
　本発明は、トランジスタおよび電子回路に関し、例えばピエゾ抵抗体をチャネルに用いたトランジスタおよび電子回路に関する。
　特許文献１には、ピエゾ抵抗体をチャネルとして用い、ピエゾ抵抗体に圧力を印加する圧電体をゲートに設けたトランジスタが開示されている。
米国特許８１５９８５４号明細書
　しかしながら、特許文献１のトランジスタにおいては、高降伏強度材料からなる支持構造を用いて、ピエゾ抵抗体チャネルに圧電体ゲートから圧力を加える（なお、以下、圧電体とゲートとをまとめて圧電体ゲートと呼ぶ）。このため、圧力の印加効率は十分ではなく、また、集積化の障害となる。さらに、ソースとドレインを入れ替えると特性が変わってしまう。このため、ソースとドレインを等価にする回路に特許文献１のトランジスタを用いることが難しい。
　本発明は、上記課題に鑑みなされたものであり、高降伏強度材料によるデバイス（トランジスタ）の支持構造を用いず、圧電体ゲートからピエゾ抵抗体チャネルへ効果的に圧力を印加可能で、さらに、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することを目的とする。または、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することを目的とする。
　本発明は、キャリアが伝導するピエゾ抵抗体と、前記ピエゾ抵抗体に前記キャリアを注入するソースと、前記ピエゾ抵抗体から前記キャリアを受けるドレインと、前記ピエゾ抵抗体を囲むように設けられ、前記ピエゾ抵抗体に圧力を加える圧電体と、前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、を具備することを特徴とするトランジスタである。
　上記構成において、前記ゲートは、前記圧電体を囲むように設けられ、前記圧電体は、前記ピエゾ抵抗体から前記ゲートに向かう方向または前記ゲートから前記ピエゾ抵抗体に向かう方向に誘電分極する構成とすることができる。
　上記構成において、前記ゲートは、前記ピエゾ抵抗体内のチャネルを伝導する前記キャリアの伝導方向に平行な方向に複数設けられ、前記圧電体は、前記平行な方向に誘電分極する構成とすることができる。
　上記構成において、前記圧電体は、前記キャリアの伝導方向に直交する全ての方向から前記ピエゾ抵抗体を囲むように設けられている構成とすることができる。
　上記構成において、前記圧電体は、前記キャリアの伝導方向に直交する一部の方向から前記ピエゾ抵抗体を囲むように設けられている構成とすることができる。
　上記構成において、基板上に形成され、前記ピエゾ抵抗体を支持する支持体を具備し、前記ピエゾ抵抗体の上面は曲面であり、前記圧電体は、前記ピエゾ抵抗体の上面および前記支持体の側面を囲む構成とすることができる。
　上記構成において、前記支持体の高さは、前記ピエゾ抵抗体の幅より大きい構成とすることができる。
　上記構成において、前記支持体の材料は、前記ピエゾ抵抗体の材料と同じ構成とすることができる。
　上記構成において、前記支持体の材料は、前記ピエゾ抵抗体の材料と異なる構成とすることができる。
　上記構成において、前記ソースと前記ドレインとは、前記ピエゾ抵抗体における前記ソースと前記ドレインとの中間の面に対して対称な構造であり、前記ピエゾ抵抗体、前記圧電体および前記ゲートは、それぞれ前記中間の面に対して対称な構造である構成とすることができる。
　本発明は、第１電源と第２電源との間に接続された回路と、上記トランジスタであって、前記ソースおよび前記ドレインのいずれか一方が前記第１電源に接続され、前記ソースおよび前記ドレインの他方が前記回路の電源端子に接続され、前記回路に供給される電力を遮断する信号が前記ゲートに入力する前記トランジスタと、を具備することを特徴とする電子回路である。
　上記構成において、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を具備し、前記回路は前記双安定回路である構成とすることができる。
　上記構成において、前記不揮発性素子は、前記双安定回路内のノードと制御線との間に接続されている構成とすることができる。
　本発明は、不揮発性素子と、上記トランジスタであって、前記不揮発性素子と直列に前記ソースまたは前記ドレインが接続されたトランジスタと、を備える不揮発性メモリセルを具備することを特徴とする電子回路である。
　本発明は、上記トランジスタであり、互いに相補型である第１および第２トランジスタを具備し、前記第１および第２トランジスタの前記圧電体の誘電分極方向は、互いに逆向きであり、前記ソースを基準として、前記ゲートに正の電圧または負の電圧を加えた場合に、前記圧電体が前記ピエゾ抵抗体に圧力を印加できるような方向であることを特徴とする電子回路である。
　本発明は、第１方向にキャリアが伝導するピエゾ抵抗体と、前記ピエゾ抵抗体に前記キャリアを注入するソースと、前記ピエゾ抵抗体から前記キャリアを受けるドレインと、前記第１方向と交差する第２方向から前記ピエゾ抵抗体に圧力を加える圧電体と、前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、を具備することを特徴とするトランジスタである。
　本発明によれば、高降伏強度材料によるデバイス（トランジスタ）の支持構造を用いず、圧電体ゲートからピエゾ抵抗体チャネルへ効果的に圧力を印加可能で、さらに、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することができる。または、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することができる。
図１は、比較例１に係るトランジスタの断面図である。 図２は、実施例１に係るトランジスタの斜視図である。 図３（ａ）は、実施例１に係る第１型トランジスタの斜視断面図、図３（ｂ）は、断面図、図３（ｃ）は、回路記号である。 図４（ａ）は、実施例１に係る第２型トランジスタの斜視断面図、図４（ｂ）は、断面図、図４（ｃ）は、回路記号である。 図５（ａ）から図５（ｆ）は、実施例１の変形例に係るトランジスタの模式図である。 図６（ａ）および図６（ｂ）は、それぞれ実施例１および比較例１のシミュレーションに用いたサイズを示す図である。簡略化のため、ソース、ドレイン、ゲートおよび金属コンタクトは示していない。 図７（ａ）および図７（ｂ）は、それぞれ実施例１および比較例１におけるＬＰＥに対するαを示す図である。 図８（ａ）および図８（ｂ）は、それぞれ実施例１および比較例１におけるｌＰＲに対するαを示す図である。 図９（ａ）および図９（ｂ）は、それぞれ実施例１および比較例１におけるドレイン電圧ＶＤに対するドレイン電流ＩＤを示す図である。 図１０（ａ）および図１０（ｂ）は、それぞれ実施例１および比較例１におけるＬＰＥに対するＳを示す図である。 図１１（ａ）および図１１（ｂ）は、それぞれ実施例１および比較例１におけるｌＰＲに対するＳを示す図である。 図１２（ａ）から図１２（ｃ）は、リングオシレータの時間に対する出力電圧を示す図である。 図１３（ａ）および図１３（ｂ）は、実施例２に係る電子回路のブロック図である。 図１４は、実施例３に係る電子回路の回路図である。 図１５は、実施例３の変形例に係る電子回路の回路図である。 図１６（ａ）は、実施例４に係る不揮発性メモリセルの回路図、図１６（ｂ）は、断面斜視図である。 図１７（ａ）から図１７（ｆ）は、実施例５に係る電子回路を示す回路図（その１）である。 図１８（ａ）から図１８（ｆ）は、実施例５に係る電子回路を示す回路図（その２）である。 図１９（ａ）から図１９（ｃ）は、実施例６およびその変形例に係るトランジスタの断面図である。 図２０（ａ）は、実施例７に係るトランジスタの斜視断面図、図２０（ｂ）および図２０（ｃ）は、断面図である。 図２１（ａ）は、実施例７の変形例１に係るトランジスタの斜視断面図、図２１（ｂ）は、断面図である。 図２２（ａ）は、実施例７の変形例２に係るトランジスタの斜視断面図、図２２（ｂ）および図２２（ｃ）は、断面図である。 図２３は、実施例７の変形例３に係るトランジスタの断面図である。 図２４（ａ）は、シミュレーション２を用いたドレイン特性を示す図であり、図２４（ｂ）は、シミュレーション１と２を比較したドレイン特性を示す図である。 図２５は、インバータ回路の伝達特性を示す図である。 図２６（ａ）および図２６（ｂ）は、それぞれシミュレーション１および２における双安定回路のバタフライカーブを示す図である。 図２７は、実施例８に係る電子回路のブロック図である。
　近年のマイクロプロセッサやＳｏＣ（System on a Chip）などのＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジックシステムは、トランジスタの微細化と高性能化を両立させることで発展してきた。このような両立は、トランジスタの微細化に基づく電流駆動能力の向上と高密度集積化に負うところが大きい。しかし、トランジスタの微細化（テクノロジーノードの更新）とともに、消費電力が増大している。この消費電力の増大は、ロジックシステムの性能やトランジスタの集積密度を制限する重大な問題になる。さらに、近年のＣＭＯＳロジックシステムにおける重要な応用の１つであるスマートフォンなどのモバイル機器においては、ロジックシステムの消費電力は、バッテリーの利用時間を決める要因の一つにもなっている。
　ＣＭＯＳロジックシステムにおける電源電圧の低電圧化は、ＣＭＯＳロジックシステムの低消費電力化に極めて有効な手段の１つである。しかし、低電圧化は、ロジックシステムの動作周波数（速度）を激しく劣化させてしまう。また、低電圧化は、デバイスのばらつきに対する耐性を著しく劣化させてしまう。このような電源電圧の低電圧化による問題が生じる主要因は、トランジスタの電流駆動能力の劣化である。そこで、より小さな入力電圧で、より大きな電流を駆動できるような、“高感度”なトランジスタの開発が盛んに行われている。さらに、低電圧動作における全消費電力に対する動的電力と静的電力の割合は、駆動電圧の低減とともに静的電力が大きくなる。このことから、低電圧動作においても、リーク（サブスレッショルドリーク）が十分に低いトランジスタが求められる。以上のような観点から、いくつかの新規なデバイスが研究および開発されている。しかしながら、電流駆動能力が高くてもリークが大きいデバイスや、リークは少なくても電流駆動能力が低いデバイスが多い。
　電源電圧が０．２Ｖ程度の超低電圧の領域では、大幅な消費電力の低減が見込める。しかし、従来のＣＭＯＳ技術ではこのような超低電圧動作させると電流駆動能力の低下にともなう回路性能の劣化が激しく、活用は困難である。このような回路性能の劣化は、半導体をチャネルに用いる限り，どのような半導体材料を用いても根本的に解決することは難しい。金属チャネルは、抵抗が低く、低電圧でも高い電流駆動能力を実現できる可能性がある。しかし、金属チャネルを用いると、リークを十分に下げることは原理的に難しい。したがって，金属的に抵抗が低い状態と、絶縁体的に抵抗が高い状態と、の２つの状態を形成可能な金属－絶縁体転移する材料をトランジスタのチャネルに用いることが考えられる。このようなトランジスタは、超低電圧駆動に適したデバイスであると考えられる。最近、大きなピエゾ効果をもつ圧電体をゲートに利用し、圧力によって金属－絶縁体転移を引き起こすピエゾ抵抗効果を有するピエゾ抵抗体をチャネルに利用するＰＥＴ（Piezoelectronic Transistor）と呼ばれる新しいトランジスタが提案されている（特許文献１）。
　図１は、比較例１に係るトランジスタ（ＰＥＴ）の断面図である。比較例１は、特許文献１の構造を応用した例である。図１に示すように、ソース１４とドレイン１６との間にピエゾ抵抗体１０が設けられている。ソース１４下（ピエゾ抵抗体１０と反対側）に圧電体１２が設けられている。圧電体１２の下にゲート１８が設けられている。ゲート１８からドレイン１６までの積層体は高降伏強度材料からなる支持構造体２０により支持されている。ソース１４とゲート１８との間に電圧を印加すると、圧電体１２が変位する。これにより、圧電体１２からピエゾ抵抗体１０に圧力が加わる。
　ＰＥＴでは、圧力によって金属－絶縁体転移するピエゾ抵抗体１０をチャネルに用いる。ピエゾ抵抗体１０は、オン時の金属相における抵抗は極めて低く、大きな電流駆動能力が期待できる。このピエゾ抵抗体の圧力に対する抵抗変化率は巨大で、オフ時のチャネル抵抗を極めて高くできる。このため、十分なオン／オフ電流比が期待できる。さらに、ＰＥＴでは圧電体１２の誘電分極の向きを反対にすることで、ＭＯＳＦＥＴにおけるｐチャネル動作とｎチャネル動作と同様の動作を実現できる。このため、ＣＭＯＳ回路のように相補型のトランジスタを用いた回路も構成可能である。
　ＰＥＴにおいて高い電流駆動能力と急峻なサブスレッショルド特性を実現するためには、大きな圧電効果を有する圧電体１２を用いることが求められる。このような圧電体１２の特性のみならず、圧電体１２から、効率よくピエゾ抵抗体に圧力を加えることができるデバイス構造も極めて重要になる。これまでに提案されたＰＥＴでは、ピエゾ抵抗体に圧力を加えるため、高降伏強度材料などからなる支持構造体２０などのデバイスの支持構造が用いられる。このような支持構造は、集積回路の高密度集積化に適さない。さらに、支持構造体２０の存在によって生じる各種寄生素子による性能劣化を生じる可能性がある。また、このような支持構造は、圧電体１２から高効率にピエゾ抵抗体からなるチャネルに圧力を加えるのに適した構造にもなっていない。したがって、ＰＥＴではこのようなデバイスの支持構造を用いず、チャネルに効率よく圧力を加えることのできるデバイス構造の実現が重要となる。
　以下に説明する実施例では、デバイスの支持構造を用いず、集積回路に適したデバイス構造を有するＰＥＴが実現できる。さらに、圧電体ゲートからピエゾ抵抗体チャネルに高効率に圧力を印加できる構造を有するＰＥＴを実現できる。このデバイス構造のＰＥＴによって、高い電流駆動能力と急峻なサブスレッショルド特性を実現できる。さらに、ＰＥＴの低インピーダンス性を利用したパワーゲーティング回路、ＰＥＴの低電圧下における高速動作性を利用した低消費電力の記憶回路および論理回路が実現できる。
　実施例１は、ＰＥＴの例である。図２は、実施例１に係るトランジスタの斜視図である。図３（ａ）は、実施例１に係る第１型トランジスタの斜視断面図、図３（ｂ）は、断面図、図３（ｃ）は、回路記号である。図４（ａ）は、実施例１に係る第２型トランジスタの斜視断面図、図４（ｂ）は、断面図、図４（ｃ）は、回路記号である。
　図２から図４（ｃ）に示すように、ピエゾ抵抗体１０内の中心軸をｚ軸とし、径方向をｒ方向とする。ピエゾ抵抗体１０は円筒形状である。ピエゾ抵抗体１０の両端にはソース１４とドレイン１６とが設けられている。ソース１４はピエゾ抵抗体１０にキャリア（例えば電子）を注入する。ドレイン１６はピエゾ抵抗体１０からキャリアを受け取る。ピエゾ抵抗体１０内をソース１４からドレイン１６方向にキャリアが伝導する。キャリアの伝導方向はｚ方向である。ソース１４とピエゾ抵抗体１０との間には金属コンタクト層１５が設けられ、ドレイン１６とピエゾ抵抗体１０との間には金属コンタクト層１７が設けられている。金属コンタクト層１５および１７は、圧電体１２に接触しており、ピエゾ抵抗体１０が絶縁相の場合に圧電体１２に有効にゲート電圧を加えるために用いられる。金属コンタクト層１５および１７は、ピエゾ抵抗体１０に効果的に圧力が加えられるように、ヤング率が小さいことが好ましい。圧電体１２がピエゾ抵抗体１０を囲むように設けられている。圧電体１２はドーナツ形状である。圧電体１２の周りにゲート１８が設けられている。
　図３（ａ）および図３（ｂ）に示すように、第１型トランジスタ１１ａにおいて、圧電体１２の誘電分極方向２２は－ｒ方向である。例えば、ソース１４を基準としてゲート１８とソース１４との間に正の電圧が印加されると、圧電体１２はピエゾ抵抗体１０に圧力を加える。これにより、ピエゾ抵抗体１０は金属相となる。よって、ソース１４からドレイン１６にキャリアが伝導する。ゲート１８とソース１４との間に電圧が印加されないと、ピエゾ抵抗体１０には圧力が加わらず、ピエゾ抵抗体１０が絶縁相となる。これにより、ソース１４からドレイン１６へのキャリアの伝導が遮断される。このように、第１型トランジスタ１１ａは、ソース１４を基準にゲート１８に正側の電圧が加わるとピエゾ抵抗体１０はオンする（金属相になる）。このような動作はＭＯＳＦＥＴにおけるｎチャネルＦＥＴの動作と同等とみなせる。そこで、第１型トランジスタ１１ａを便宜的にｎチャネルと称し、図３（ｃ）のような回路記号で表す。図３（ｃ）において、ソースＳはソース１４、ドレインＤはドレイン１６およびゲートＧはゲート１８にそれぞれ対応する。
　図４（ａ）および図４（ｂ）に示すように、第２型トランジスタ１１ｂにおいて、圧電体１２の誘電分極方向２２は＋ｒ方向である。例えば、ソース１４を基準としてゲート１８とソース１４との間に負の電圧を印加すると、ピエゾ抵抗体１０に圧力が加わる。これにより、ピエゾ抵抗体１０は金属相となる。ゲート１８とソース１４との間に電圧が印加されないと、ピエゾ抵抗体１０には圧力が加わらず、ピエゾ抵抗体１０が絶縁相となる。これにより、ソース１４からドレイン１６へのキャリアの伝導が遮断される。このように、第２型トランジスタ１１ｂは、ソース１４を基準にゲート１８に負側の電圧が加わるとピエゾ抵抗体１０がオンする（金属相になる）。このような動作は、ＭＯＳＦＥＴにおけるｐチャネルＦＥＴの動作と同等とみなせる。そこで、第２型トランジスタ１１ｂを便宜的にｐチャネルと称し、図４（ｃ）のような回路記号で表す。
　このように、以下の説明におけるＰＥＴのｎチャネルおよびｐチャネルは、ピエゾ抵抗体１０からなるチャネルを伝導するキャリアが電子かホールかではなく、ＭＯＳＦＥＴのｎチャネルＦＥＴの動作と同じかｐチャネルＦＥＴの動作と同じかにより規定している。
　図５（ａ）から図５（ｆ）は、実施例１の変形例に係るトランジスタの模式図である。図５（ａ）および図５（ｃ）は、斜視断面図、図５（ｂ）および図５（ｄ）は、断面図、図５（ｅ）および図５（ｆ）は、回路記号である。図５（ａ）および図５（ｂ）に示すように、トランジスタ１１ｃでは、圧電体１２の誘電分極方向は－ｚ方向である。圧電体１２のｚ方向に対向するようにゲート１８ａおよび１８ｂが設けられている。ゲート１８ｂを基準としてゲート１８ａと１８ｂ間に正の電圧を印加することにより、圧電体１２はピエゾ抵抗体１０に圧力を加えることができる。
　図５（ｃ）および図５（ｄ）に示すように、トランジスタ１１ｄでは、圧電体１２の誘電分極方向はｚ方向である。ゲート１８ｂを基準としてゲート１８ａと１８ｂ間に負の電圧を印加することにより、圧電体１２はピエゾ抵抗体１０に圧力を加えることができる。よって、トランジスタ１１ｃと１１ｄとは互いに相補型のトランジスタとなる。
　図５（ｅ）および図５（ｆ）において、Ｇ１がゲート１８ａに対応し、Ｇ２がゲート１８ｂに対応する。例えば、Ｇ２をグランドのような参照電圧（またはソースなど）に接続した場合、Ｇ２を記載せず、図３（ｃ）および図４（ｃ）のような回路記号で表すこともできる。以下、Ｇ２をソースと同電位として、表記を省略する。
　実施例１では、ゲート１８は、圧電体１２を囲むように設けられている。圧電体１２は、外方向または内方向（例えばピエゾ抵抗体１０内に対し放射状）に誘電分極する。実施例１の変形例では、ゲート１８ａおよび１８ｂは、ｚ方向に対向する圧電体１２の面（すなわちｚ方向に垂直な面）にｚ方向に平行に複数設けられている。圧電体１２は、ｚ方向に誘電分極する。このように、圧電体１２の誘電分極方向は適宜設定する。圧電体１２内の誘電分極方向を反対の方向とすることにより、簡単に相補的なトランジスタを形成できる。
　実施例１およびその変形例では、圧電体１２がピエゾ抵抗体１０を囲みピエゾ抵抗体１０に周囲から圧力を加える。このため、比較例１のようなデバイスの支持構造を用いなくともよい。ピエゾ抵抗体１０を円筒形状、圧電体１２をドーナツ形状を例に説明したが、ピエゾ抵抗体１０および圧電体１２の形状はこれらには限られない。例えば、ピエゾ抵抗体１０は四角柱等の多角柱でもよい。また、多角柱の角は丸く縁取りされていてもよい。この場合、実施例１では圧電体１２内の誘電分極の方向は、ピエゾ抵抗体１０からゲート１８に向かう方向またはゲート１８からピエゾ抵抗体１０に向かう方向となる。実施例１の変形例では、誘電分極方向はｚ方向となる。ピエゾ抵抗体１０に均一に圧力を加えるため、ピエゾ抵抗体および圧電体１２は、ｚ軸に対し回転対称であることが好ましい。
　実施例１およびその変形例（変形例においては金属コンタクト１５および１７が形成されている場合）において、金属コンタクト１５および１７を圧電体１２に接触したまま形成し、ソース１４およびドレイン１６としてもよい。この場合、ソース１４およびドレイン１６と圧電体１２との間が接触してもよい。このように、ソース１４およびドレイン１６にヤング率が小さい材料（例えば、ヤング率がピエゾ抵抗体１０と同程度またはピエゾ抵抗体１０より小さい材料）を用いれば、ソース１４およびドレイン１６と圧電体１２とが接触していてもよい。ソース１４およびドレイン１６のヤング率が大きい場合、図３（ａ）、図３（ｂ）、図４（ａ）、図４（ｂ）、図５（ａ）から図５（ｄ）のように、ソース１４およびドレイン１６と圧電体１２との間に空隙を形成することが好ましい。なお、図５（ａ）から図５（ｄ）において、ソース１４およびドレイン１６と圧電体１２との間に空隙が形成されているが、ソース１４およびドレイン１６のヤング率がピエゾ抵抗体１０と同程度またはピエゾ抵抗体１０より小さい場合は、圧電体１２とは接触していてもよい。
　ピエゾ抵抗体１０は、加えられる機械的な圧力により電気抵抗が変化するピエゾ抵抗効果を有する材料からなる。ピエゾ抵抗体１０に圧力が加わることにより、ピエゾ抵抗体１０の抵抗率が２桁以上変化することが好ましく、４桁以上変化することがより好ましく、５桁以上変化することがさらに好ましい。このような材料として、例えばＳｍＳｅ、ＴｍＳｅ、ＳｍＳ、Ｃａ２ＲｕＯ４、（Ｃａ，Ｂａ，ＳｒＲｕ）Ｏ３、Ｎｉ（ＳｘＳｅ１－ｘ）２Ｃ、または（Ｖ１－ｘＣｒｘ）２Ｏ３をピエゾ抵抗体１０に用いることができる。
　圧電体１２は、印加される電圧により機械的に変形する逆圧電効果を有する材料からなる。圧電体１２の材料としては、例えば以下のＡＢＣ３型のぺロブスカイト構造物質を用いることができる。
（Ｐｂ，Ｍ１）（Ｔｉ，Ｍ２)Ｏ３、
（Ｂｉ，Ｍ１）（Ｚｎ，Ｔｉ，Ｍ２）Ｏ３、
（Ｂｉ，Ｍ１）（Ｎａ，Ｔｉ，Ｍ２）Ｏ３、
（Ｋ，Ｍ１）（Ｎｂ，Ｍ２）Ｏ３、
（Ｌｉ，Ｍ１）（Ｎｂ，Ｍ２）Ｏ３、
（Ｌｉ，Ｍ１）（Ｔａ，Ｍ２）Ｏ３、
または
（Ｎａ，Ｍ１）（Ｎｂ，Ｍ２）Ｏ３
　ここで、Ｍ１は価数が１－３価のＬｉ、Ｃａ、Ｂａ、Ｓｒ、Ｂｉ、Ｐｂまたはランタノイド等である。Ｍ２は価数が２－６価のＺｒ、Ｈｆ、Ｍｇ／Ｎｂ、Ｍｇ／Ｔａ、Ｉｎ／Ｓｃ等である。
　ぺロブスカイト構造物質以外の材料として、以下を用いることができる。
（Ｈｆ，Ｍ３）Ｏ２
　ここで、Ｍ３はＳｒ、Ｓｉ、Ｂａ、Ｃａ、Ｍｇ、Ｚｒ、Ｃｅ、Ｔｉ、Ｇｅ、Ｓｎ、Ｎｂ、Ｔａまたはランタノイドである。
　圧電体１２の材料として、典型的にはＰＺＴ（チタン酸ジルコン酸鉛）、ＰＳＺＴ（ストロンチウム添加チタン酸ジルコン酸鉛）、ＰＭＴ－ＰＴ（マグネシウムニオブ酸－チタン酸鉛）、またはＰＺＮ－ＰＴ（亜鉛ニオブ酸－チタン酸鉛）を用いることができる。ソース１４、ドレイン１６およびゲート１８は、金属等の導電体である。
　金属コンタクト層１５および１７は、ヤング率および抵抗率が小さいことが好ましい。このような、材料として、Ａｌ（６８）、Ｍｇ（６５）、Ａｇ（７６）、Ａｕ（８０）、Ｐｂ（１４）、Ｃａ（２３）、Ｓｎ（４１）、Ｂｉ（３１）、またはＩｎ（１０）を用いることができる。カッコ内はヤング率（ＧＰａ）を示す。例えば、金属コンタクト層１５および１７のヤング率は、ピエゾ抵抗体１０と同程度またはピエゾ抵抗体１０より小さいことが好ましい。
　ピエゾ抵抗体１０、圧電体１２、金属コンタクト層１５および１７、並びにソース１４、ドレイン１６およびゲート１８は、例えばスパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成できる。
　実施例１と比較例１のトランジスタ特性をシミュレーションした。ピエゾ抵抗体１０をＳｍＳｅ、圧電体１２をＰＭＴ－ＰＴとした。
　図６（ａ）および図６（ｂ）は、それぞれ実施例１および比較例１のシミュレーションに用いたサイズを示す図である。簡略化のため、ソース、ドレイン、ゲートおよび金属コンタクトは示していない。図６（ａ）に示すように、実施例１において、圧電体１２がピエゾ抵抗体１０に圧力を加える。圧力が加わるｒ方向のピエゾ抵抗体１０の厚さｌＰＲ（半径に相当する）、ｒ方向の圧電体１２の厚さＬＰＥとする。ピエゾ抵抗体１０のｚ方向の厚さｈＰＲ、圧電体１２のｚ方向の厚さＨＰＥとする。ｚ軸から圧電体１２のｒ方向の中心までの距離ＲＰＥとする。圧電体１２がピエゾ抵抗体１０に圧力を加える面（すなわち圧電体１２とピエゾ抵抗体１０とが向き合う面）の面積をピエゾ抵抗体１０について面積ａＰＲ、圧電体１２についてＡＰＥとする。ａＰＲ＝２πｌＰＲｈＰＲであり、ＡＰＥ＝２πｌＰＲＨＰＥである。よって、面積比ａＰＲ／ＡＰＥ＝ｈＰＲ／ＨＰＥとなる。
　図６（ｂ）に示すように、比較例１において、圧電体１２がピエゾ抵抗体１０に圧力を加える方向をｘ方向とする。ピエゾ抵抗体１０のｘ方向の厚さｌＰＲ、圧電体１２のｘ方向の厚さＬＰＥとする。圧電体１２とピエゾ抵抗体１０とが向き合う（ｘ方向に直交する面となる）ピエゾ抵抗体１０の面積ａＰＲ、圧電体１２の面積ＡＰＥとする。
　以上のように大きさのパラメータを規定することで、実施例１と比較例１の比較が可能となる。
　まず、実施例１および比較例１のゲート１８に印加されるゲート電圧ＶＧに対してピエゾ抵抗体１０に加わる圧力Ｐの比を示す係数αについて計算した。Ｐ＝αＶＧである。係数αが大きい方がピエゾ抵抗体１０に効率的に圧力が加わることを示している。
　図７（ａ）および図７（ｂ）は、それぞれ実施例１および比較例１におけるＬＰＥに対するαを示す図である。ｌＰＲは３ｎｍに固定した。複数の実線は、矢印方向にａＰＲ／ＡＰＥを０．２から１．０まで０．２ステップで変えている。以下の実施例１および比較例１についての図も同じである。図７（ａ）に示すように、ａＰＲ／ＡＰＥが小さい方がαは大きい。αはＬＰＥには余り依存しない。図７（ｂ）に示すように、ａＰＲ／ＡＰＥが小さい方がαは大きい。αはＬＰＥが大きくなると小さくなる。
　図８（ａ）および図８（ｂ）は、それぞれ実施例１および比較例１におけるｌＰＲに対するαを示す図である。ＬＰＥは４０ｎｍに固定した。図８（ａ）に示すように、ａＰＲ／ＡＰＥが小さい方がαは大きい。ｌＰＲが小さい方がαは大きい。図８（ｂ）に示すように、ａＰＲ／ＡＰＥが小さい方がαは大きい。ｌＰＲが小さい方がαは大きい。
　図７（ａ）および図８（ａ）と、図７（ｂ）および図８（ｂ）と、を比較すると、例えば，ＬＰＥ＝４０ｎｍ、ｌＰＲ＝３ｎｍおよびａＰＲ／ＡＰＥ＝０．４では、実施例１では比較例１に比べ、αが２倍程度大きい。このように、実施例１では、比較例１に比べ、ピエゾ抵抗体１０に効率的に圧力を印加できる。これにより、電流駆動能力を高くできる。
　図９（ａ）および図９（ｂ）は、それぞれ実施例１および比較例１におけるドレイン電圧ＶＤに対するドレイン電流ＩＤを示す図である。実施例１では、ｌＰＲ＝３ｎｍ、ＬＰＥ＝４０ｎｍ、ｈＰＲ＝１２ｎｍ、ＨＰＥ＝３０ｎｍおよびａＰＲ／ＡＰＥ＝０．４である。比較例１では、ｌＰＲ＝３ｎｍ、ＬＰＥ＝４０ｎｍ、ａＰＲ＝１００ｎｍ２、ＡＰＥ＝２５０ｎｍ２およびａＰＲ／ＡＰＥ＝０．４である。複数ある実線は、ゲート電圧ＶＧを０Ｖから０．２Ｖまで０．０１Ｖステップで印加したものである。
　図９（ａ）および図９（ｂ）に示すように、実施例１のドレイン電流ＩＤは比較例１より３倍大きい。このように、実施例１は比較例１に比べ電流駆動能力が３倍以上大きい。
　次に、サブスレッショルドスロープＳを計算した。サブスレッショルドスロープＳが小さいと、ゲート１８によりピエゾ抵抗体１０をオフしたときのリーク電流が小さくなる。
　図１０（ａ）および図１０（ｂ）は、それぞれ実施例１および比較例１におけるＬＰＥに対するＳを示す図である。ｌＰＲは３ｎｍに固定した。図１０（ａ）に示すように、ａＰＲ／ＡＰＥが小さい方がＳは小さい。ＳはＬＰＥを小さくすると減少する。図１０（ｂ）に示すように、ａＰＲ／ＡＰＥが小さい方がＳは小さい。ＬＰＥが小さい方がＳは小さい。
　図１１（ａ）および図１１（ｂ）は、それぞれ実施例１および比較例１におけるｌＰＲに対するＳを示す図である。ＬＰＥは４０ｎｍに固定した。図１１（ａ）に示すように、ａＰＲ／ＡＰＥが小さい方がＳは小さい。ｌＰＲが小さい方がＳは小さい。図１１（ｂ）に示すように、ａＰＲ／ＡＰＥが小さい方がＳは小さい。ｌＰＲが小さい方がＳは小さい。
　図１０（ａ）および図１１（ａ）と、図１０（ｂ）および図１１（ｂ）と、を比較すると、例えば、ＬＰＥ＝４０ｎｍ、ｌＰＲ＝３ｎｍ，ａＰＲ／ＡＰＥ＝０．４では、実施例１では比較例１に比べ、Ｓは５０程度とＭＯＳＦＥＴの室温における限界値（６０ｍＶ／ｄｅｃaｄｅ）を下回る。一方、比較例１のＳは１００程度と、実施例１の２倍程度大きい。このように、実施例１では比較例１に比べ、サブスレッショルド特性を急峻にできる。よって、オフ時のリーク電流を抑制できる。
　αおよびＳの観点からａＰＲ／ＡＰＥは小さいことが好ましい。例えばａＰＲ／ＡＰＥは１より小さいことが好ましく、０．６程度以下がより好ましい。
　次に、５段のインバータで構成したリングオシレータの発振周波数を計算した。インバータは、ｐチャネルＰＥＴとｎチャネルＰＥＴを用いた相補型インバータとした。図１２（ａ）から図１２（ｃ）は、リングオシレータの時間に対する出力電圧を示す図である。図１２（ａ）は、実施例１のＰＥＴの計算結果を示す。計算したＰＥＴでは、ｌＰＲ＝３ｎｍ、ＬＰＥ＝１０ｎｍ、ｈＰＲ＝６ｎｍ、ＨＰＥ＝３０ｎｍおよびａＰＲ／ＡＰＥ＝０．２である。電源電圧ＶＤＤ＝０．２Ｖである。圧電体１２の電圧印加に応答するメカニカルな共振現象は、リングオシレータの発振周波数に影響するため、この効果を取り込んで計算を行った。図１２（ｂ）および図１２（ｃ）は、１６ｎｍノードのＦｉｎＦＥＴを用いた場合の計算結果であり、それぞれ電源電圧ＶＤＤ＝０．５Ｖおよび０．２Ｖである。
　図１２（ａ）に示すように、実施例１では、ＶＤＤ＝０．２Ｖであっても発振周波数は約６０ＧＨｚである。図１２（ｂ）に示すように、ＦｉｎＦＥＴでは、ＶＤＤ＝０．５Ｖで発振周波数は約２５ＧＨｚである。図１２（ｃ）に示すように、ＶＤＤ＝０．２Ｖでは発振周波数は約１．３ＧＨｚである。このように、現在最も動作速度の速いトランジスタのひとつであるＦｉｎＦＥＴを用いても、ＶＤＤを小さくすると動作速度が急激に劣化する。一方、実施例１では、駆動電流能力が大きいため、ＶＤＤを小さくしても発振周波数は高い。構造の最適化を行うことで、ＶＤＤ＝０．２Ｖで１００ＧＨｚ程度の発振周波数を実現できる可能性がある。
　実施例１によれば、圧電体１２がピエゾ抵抗体１０を囲むように設けられている。ゲート１８に電圧を印加することにより、圧電体１２がピエゾ抵抗体１０に圧力を加える。これにより、比較例１と比べ、支持構造体を用いなくともよい。また、図７（ａ）から図８（ｂ）のように、比較例１に比べ、高効率にピエゾ抵抗体１０に圧力を加えることができる。よって、電流駆動能力を高くすることができる。さらに、図１０（ａ）から図１１（ｂ）のように、比較例１に比べ、サブスレッショルド特性を向上できる。ピエゾ抵抗体１０は圧力により金属相となるため、オン抵抗が非常に低い。このため、図１２（ａ）のように、低い電源電圧（例えば０．２Ｖ以下）においても高速動作が可能となる。
　また、比較例１では、図１のように、ゲート１８、ソース１４およびドレイン１６がこの順番で積層されているため、ソース１４からドレイン１６方向にキャリアを流す場合と、ドレイン１６からソース１４方向にキャリアを流す場合と、が等価でなくなる（電流が異なる）。このように、ソース１４とドレイン１６とがゲート１８に対し対称な構造となっていない。このため、ソース１４とドレイン１６とを入れ替えて同じ特性を得ようとすると、ゲート１８に印加する電圧を変えることになる。このため、ソース１４とドレイン１６を入れ替えると、特性が大きく変わってしまう。
　一方、実施例１では、チャネル中心に対するソース１４とドレイン１６方向が対称性待つようにデバイス構造を構成できる。また、ゲート１８に対し、ソース１４とドレイン１６とが等価な構造のため、ソース１４とドレイン１６とを入れ替えても、ゲート１８に同じ電圧を印加すれば、同じ特性が得られる。このように、ソース１４とドレイン１６を入れ替えても、特性はほとんど変化しない。
　実施例２は、実施例１のＰＥＴをパワースイッチとしたパワーゲーティング回路の例である。図１３（ａ）および図１３（ｂ）は、実施例２に係る電子回路のブロック図である。図１３（ａ）に示すように、パワーゲーティング回路１００ａは、パワースイッチとしてｐチャネルＰＥＴ３０ｂおよびパワードメイン回路３２を有している。パワードメイン回路３２は、２つの電源であるグランドＧＮＤと電源ＶＤＤとの間に設けられている。パワードメイン回路３２には、グランドＧＮＤおよび電源ＶＤＤから電力が供給される。回路３２と電源ＶＤＤとの間にｐチャネルＰＥＴ３０ｂが設けられている。ＰＥＴ３０ｂのソースが電源ＶＤＤに、ドレインが回路３２に接続されている。ゲートには、回路３２に供給する電力を制御する信号が入力する。ＰＥＴ３０ｂと回路３２の間のノードが仮想ＶＤＤとなる。回路３２には、仮想ＶＤＤとグランドＧＮＤとの電位差の電圧が印加される。
　図１３（ｂ）に示すように、パワーゲーティング回路１００ｂは、パワースイッチとしてｎチャネルＰＥＴ３０ａおよびパワードメイン回路３２を有している。グランドＧＮＤと回路３２との間にｎチャネルＰＥＴ３０ａが設けられている。ＰＥＴ３０ａのソースがグランドＧＮＤに、ドレインが回路３２に接続されている。ゲートには、回路３２に供給する電力を制御する信号が入力する。ＰＥＴ３０ａと回路３２の間のノードが仮想ＧＮＤとなる。回路３２には、電源ＶＤＤと仮想ＧＮＤとの電位差の電圧が印加される。ＰＥＴ３０ａおよび３０ｂは、実施例１に係るトランジスタである。
　実施例２によれば、回路３２が電源ＶＤＤ（第１電源）とグランドＧＮＤ（第２電源）との間に接続されている。パワースイッチであるＰＥＴ３０ａまたは３０ｂのソースは、電源ＶＤＤまたはグランドＧＮＤに接続され、ドレインが回路３２に接続される。ゲートに回路３２に供給される電力を遮断する信号が入力する。この信号は、ＰＥＴ３０ａまたは３０ｂをオンまたはオフさせる信号である。
　このように、実施例２のパワーゲーティング回路では、ＰＥＴ３０ａまたは３０ｂをパワードメイン回路のパワースイッチに用いる。ＰＥＴ３０ａまたは３０ｂのオン抵抗は金属的に低い。これにより、パワースイッチにおける電圧降下を極めて低く抑えることができる。よって，パワードメンイン回路３２に印加できる電圧（図１３（ａ）では、仮想電源ＶＤＤとグランドＧＮＤの電位差、図１３（ｂ）では、電源ＶＤＤと仮想グランドＧＮＤの電位差）を容易に高くできる。よって、パワードメイン回路３２の回路性能を高く維持できる。したがって，通常のＭＯＳＦＥＴをパワースイッチに用いたものと比べて高い回路性能が得られる。また、ＰＥＴ３０ａまたは３０ｂの急峻なサブスレッショルド特性による遮断特性と大きなオン/オフ比によって、電源遮断時には電圧降下をパワースイッチに集中させることができる。このため，電源遮断時におけるパワードメイン回路３２のリークを小さく抑えることができる。さらに、ＰＥＴ３０ａまたは３０ｂを多層配線層の中に作り込めば、パワースイッチによる面積オーバーヘッドをほとんどなくすことができる。パワードメイン回路３２は通常のＣＭＯＳまたはＰＥＴ（相補型のＰＥＴを含む）で構成することができる。
　実施例３は、不揮発性双安定回路のパワースイッチに実施例１に係るＰＥＴを用いる例である。図１４は、実施例３に係る電子回路の回路図である。図１４に示すように、メモリセル１０１は、双安定回路４０および不揮発性素子ＭＴＪ１およびＭＴＪ２（不揮発性メモリ素子）を有している。双安定回路４０は、データを揮発的に記憶する。不揮発性素子ＭＴＪ１およびＭＴＪ２は、双安定回路４０に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを双安定回路４０にリストアする。不揮発性素子ＭＴＪ１およびＭＴＪ２は、例えば強磁性トンネル接合素子である。
　双安定回路４０はインバータ４２および４４を有している。インバータ４２はｐチャネルＦＥＴｍ１およびｎチャネルＦＥＴｍ２を有している。インバータ４４はｐチャネルＦＥＴｍ３およびｎチャネルＦＥＴｍ４を有している。インバータ４２と４４はリング状に接続されている。双安定回路４０は、電源ＶＤＤとグランドとの間に接続されている。ＦＥＴｍ１およびｍ３のソースに電源ＶＤＤが、ＦＥＴｍ２およびｍ４のソースにグランドが接続されている。パワースイッチである（ｐチャネルの）ＰＥＴ３０は、ＦＥＴｍ１およびｍ３のソースと電源ＶＤＤとの間に直列に接続されている。ＰＥＴ３０をオフすることにより、双安定回路４０に供給される電力を遮断できる。
　インバータ４２と４４とが接続されたノードがそれぞれノードＱおよびＱＢである。ノードＱとノードＱＢとは互いに相補ノードである。ノードＱおよびＱＢは、それぞれＦＥＴｍ５およびｍ６を介し入出力線ＤおよびＤＢに接続されている。ＦＥＴｍ５およびｍ６のゲートはワード線ＷＬに接続されている。双安定回路４０へのデータの書き込みおよび読み出しは、従来のＳＲＡＭと同じように行われる。
　ノードＱと制御線ＣＴＲＬとの間の経路６６において、（ｎチャネルの）ＦＥＴｍ７と不揮発性素子ＭＴＪ１とが直列に接続され、ノードＱＢと制御線ＣＴＲＬとの間の経路６６において、（ｎチャネルの）ＦＥＴｍ８と不揮発性素子ＭＴＪ２とが直列に接続されている。ＦＥＴｍ７およびｍ８のソースおよびドレインの一方は、ノードＱおよびＱＢに、ソースおよびドレインの他方は不揮発性素子ＭＴＪ１およびＭＴＪ２にそれぞれ接続されている。ＦＥＴｍ７およびｍ８のゲートはスイッチ線ＳＲに接続されている。なお、ＦＥＴｍ７およびｍ８は、それぞれ、不揮発性素子ＭＴＪ１およびＭＴＪ２と制御線ＣＴＲＬとの間に接続されていてもよい。
　双安定回路４０から不揮発性素子ＭＴＪ１およびＭＴＪ２へのデータのストア動作は、ＦＥＴｍ７およびｍ８をオンした状態で、制御線ＣＴＲＬをハイレベルとローレベルとにすることにより行なわれる。不揮発性素子ＭＴＪ１およびＭＴＪ２にデータがストアされた後、ＰＥＴ３０をオフする。これにより、双安定回路４０に電力が供給されず、消費電力が削減できる。
　不揮発性素子ＭＴＪ１およびＭＴＪ２から双安定回路４０へのデータのリストア動作は、制御線ＣＴＲＬをローレベルとした状態でＰＥＴ３０をオンし、双安定回路４０に電力が供給することにより行なわれる。
　実施例３において、不揮発性素子ＭＴＪ１およびＭＴＪ２は、強磁性トンネル接合素子以外にも巨大磁気抵抗（ＧＭＲ）素子、ＲｅＲＡＭ（Resistance Random Access Memory）に用いられるような可変抵抗素子、または、ＰＲＡＭ（Phase change RAM）に用いられる相変化素子を用いることができる。また、パワースイッチであるＰＥＴ３０は、実施例２の図１３（ｂ）のように、グランドと双安定回路４０との間に設けられていてもよい。この場合、ＰＥＴはｎチャネルＰＥＴであり、ＦＥＴｍ７およびｍ８はｐチャネルである。さらに、不揮発性素子は、１つであり、双安定回路４０の１つのノードと制御線との間に不揮発性素子が接続されていてもよい。
　実施例３の変形例としてマスタスレーブ型フリップフロップ回路の例を説明する。図１５は、実施例３の変形例に係る電子回路の回路図である。図１５に示すように、記憶回路１０２は、Ｄラッチ回路１０２ａとＤラッチ回路１０２ｂとを備えている。Ｄラッチ回路１０２ａは、双安定回路４０、パスゲート７２、７３、不揮発性素子ＭＴＪ１、ＭＴＪ２、ＦＥＴｍ７からｍ９を備えている。双安定回路４０のリング内にパスゲート７３とＦＥＴｍ９が並列に接続されている。双安定回路４０内のノードＱと制御線ＣＴＲＬとの間に（ｎチャネルの）ＦＥＴｍ７と不揮発性素子ＭＴＪ１が直列に接続されている。双安定回路４０内のノードＱＢと制御線ＣＴＲＬとの間に（ｎチャネルの）ＦＥＴｍ８と不揮発性素子ＭＴＪ２が直列に接続されている。ノードＱはインバータ６１を介しＱＢ信号となる。ノードＱＢはインバータ６２を介しＱ信号となる。ノードＱは、パスゲート７２を介しＤラッチ回路１０２ｂに接続される。
　Ｄラッチ回路１０２ｂは、双安定回路５０、パスゲート７０および７１を備えている。双安定回路５０は、インバータ５２および５４がリング状に接続されている。インバータ５２はｐチャネルＦＥＴｍ１１およびｎチャネルＦＥＴｍ１２を有している。インバータ５４はｐチャネルＦＥＴｍ１３およびｎチャネルＦＥＴｍ１４を有している。双安定回路５０のリング内にパスゲート７１が接続されている。双安定回路５０には、インバータ６０およびパスゲート７０を介しデータＤが入力する。クロック信号ＣＬＫは、インバータ６３を介しクロックＣＢとなり、さらにインバータ６４を介しクロックＣとなる。クロックＣＢおよびＣは、各パスゲート７０から７３に入力する。双安定回路４０および５０と電源ＶＤＤとの間に、パワースイッチとして（ｐチャネルの）ＰＥＴ３０が接続される。
　実施例３の変形例において、不揮発性素子ＭＴＪ１およびＭＴＪ２は、強磁性トンネル接合素子以外にもＧＭＲ素子、ＲｅＲＡＭに用いられるような可変抵抗素子、または、ＰＲＡＭに用いられる相変化素子を用いることができる。また、パワースイッチであるＰＥＴ３０は、グランドと双安定回路４０との間に設けられていてもよい。この場合、ＰＥＴはｎチャネルＰＥＴであり、ＦＥＴｍ７およびｍ８はｐチャネルである。さらに、不揮発性素子は、１つであり、双安定回路４０の１つのノードと制御線との間に不揮発性素子が接続されていてもよい。
　図１４または図１５のＰＥＴ３０に相当するパワースイッチとしてＭＯＳＦＥＴを用いた場合の問題について説明する。ストア動作の際は、不揮発性素子ＭＴＪ１またはＭＴＪ２に電流が流れるため、電源ＶＤＤとグランドとに間のインピーダンスが大きく低下する。このため、パワースイッチとしてＭＯＳＦＥＴを用いると、ＭＯＳＦＥＴでの電圧降下が大きくなる。これにより、双安定回路４０、不揮発性素子ＭＴＪ１およびＭＴＪ２に十分な電圧が印加されなくなる。よって、安定動作が難しくなる。したがって、通常のＭＯＳＦＥＴをパワースイッチに用いる場合では、メモリセルに十分に電圧を印加するために、チャネル幅の非常に大きな（または複数の）ＭＯＳＦＥＴを用いることになる。よって、セル面積の増大、レイアウトの複雑化、および性能劣化（実際には，セル面積の制約から十分な大きさのパワースイッチを使用できないため）等の問題を生じる。
　一方、実施例３およびその変形例では、実施例１に係るＰＥＴ３０をパワースイッチに用いている。これにより、ＰＥＴ３０の電流駆動能力はＭＯＳＦＥＴ（ＦｉｎＦＥＴなどの高性能トランジスタを含む）と比べて非常に大きく、十分に小さなＰＥＴを使用しても、パワースイッチによる電圧降下を小さく抑えることが容易となる。よって、パワースイッチを導入しても、簡単にメモリセルの安定動作を実現することができる。したがって、ＰＥＴ３０をパワースイッチに用いれば、セル面積の増大、レイアウトの複雑化および性能劣化を生じることなく（ＰＥＴは多層配線層中に形成することも可能である）、不揮発性双安定回路のパワーゲーティングを実現できる。
　実施例３およびその変形例のように、双安定回路４０のデータを不揮発的にストアする不揮発性素子を有する不揮発性双安定回路において、双安定回路４０に電力を供給するパワースイッチをＰＥＴ３０とする。これにより、セル面積の増大、レイアウトの複雑化および性能劣化を生じることなく、不揮発性双安定回路のパワーゲーティングを実現できる。また、ＰＥＴ３０がオフしたときのリーク電流が小さいため、双安定回路４０を遮断したときの待機消費電力を抑制できる。
　実施例３およびその変形例において、ＦＥＴｍ１からｍ１４は、ＭＯＳＦＥＴでもよいし、ＰＥＴでもよい。経路６６には、ストア動作のときに大きな電流が用いられる。よって、ＦＥＴｍ７およびｍ８としてＰＥＴを用いることにより、低電圧でストア動作が可能となる。ＦＥＴｍ７およびｍ８をＰＥＴとする場合、後述する実施例４の図１６（ｂ）構造を採用することができる。また、１つまたは複数のＰＥＴで複数の不揮発性メモリのパワースッチを構成できる。例えば、不揮発性メモリセルの数より少ない数のＰＥＴを用いてパワースイッチを構成できる。
　実施例４は、不揮発性メモリセルにＰＥＴを用いる例である。図１６（ａ）は、実施例４に係る不揮発性メモリセルの回路図、図１６（ｂ）は、断面斜視図である。図１６（ａ）に示すように、不揮発性メモリセル１０４は、不揮発性素子８０とＰＥＴ９０を備えている。ソース線ＳＬとビット線ＢＬとの間に不揮発性素子８０とＰＥＴ９０のソースおよびドレインが直列に接続されている。ＰＥＴ９０のゲートはワード線ＷＬに接続されている。不揮発性素子８０は、強磁性金属からなるフリー層８２とピン層８６との間に非磁性層８４が設けられている。強磁性トンネル接合素子では、非磁性層８４はトンネル絶縁膜であり、巨大磁気抵抗（ＧＭＲ）素子では、非磁性層８４は金属層である。フリー層８２とピン層８６とは逆でもよい。
　図１６（ｂ）に示すように、ＰＥＴ９０のドレイン１６に金属層８１、フリー層８２、非磁性層８４、ピン層８６および金属層８７が順に積層されている。このように、ＰＥＴ９０に不揮発性素子８０を積層することができる。
　スピントランスファートルク磁化反転型の強磁性トンネル接合素子のように電流駆動型の不揮発性素子８０は、データ書き換えの際に電流が流れる。そこで、実施例４のように、ＰＥＴ９０と不揮発性素子８０とで不揮発性メモリセル１０４を構成する。これにより、例えば０．５V以下のような低電圧でも動作可能な不揮発性メモリセルを実現できる。これは、ＰＥＴ９０のオン抵抗が低く、低電圧駆動でもデータ書き換えに必要な十分な電流を駆動できるためである。より抵抗の低い強磁性金属/非磁性金属/強磁性金属構造を有するＧＭＲ素子を用いれば、より低い電圧での駆動可能な不揮発性メモリセルを実現できる。不揮発性素子８０は、強磁性トンネル接合素子および巨大磁気抵抗（ＧＭＲ）素子以外にも、ＲｅＲＡＭに用いられるような可変抵抗素子、または、ＰＲＡＭに用いられる相変化素子を用いることができる。
　実施例５は、論理回路にＰＥＴを用いる例である。図１７（ａ）から図１８（ｆ）は、実施例５に係る電子回路を示す回路図である。図１７（ａ）および図１７（ｂ）に示すように、信号Ａの反転（ＮＯＴ）信号Ｙを出力するインバータ回路９１は、１つのｎチャネルＰＥＴ９７ａと１つのｐチャネルＰＥＴ９７ｂとで構成できる。図１７（ｃ）および図１７（ｄ）に示すように、信号ＡとＢの積の否定（ＮＡＮＤ）信号Ｙを出力するＮＡＮＤ回路９２は、２つのｎチャネルＰＥＴ９７ａと２つのｐチャネルＰＥＴ９７ｂとで構成できる。図１７（ｅ）および図１７（ｆ）に示すように、信号ＡとＢの和の否定（ＮＯＲ）信号Ｙを出力するＮＯＲ回路９３は、２つのｎチャネルＰＥＴ９７ａと２つのｐチャネルＰＥＴ９７ｂとで構成できる。
　図１８（ａ）および図１８（ｂ）に示すように、信号ＡとＢの排他的論理和（ＸＯＲ）信号Ｙを出力するＸＯＲ回路９４は、１つのｎチャネルＰＥＴ９７ａ、１つのｐチャネルＰＥＴ９７ｂ、インバータ回路９１およびパスゲート９８で構成できる。パスゲート９８はｎチャネルＰＥＴ９７ａとｐチャネルＰＥＴ９７ｂとで構成できる。図１８（ｃ）および図１８（ｄ）に示すように、信号Ａを信号Ｂに同期して信号Ｙとして出力する回路９５は、インバータ回路９１とパスゲート９８で構成できる。図１８（ｅ）および図１８（ｆ）に示すように、信号ＡとＢを信号Ｓに同期して順に信号Ｙとして出力する回路９６は、２つのインバータ回路９１と２つのパスゲート９８で構成できる。
　実施例５に係る論理回路では、互いに相補型であるＰＥＴ９７ａ（第１トランジスタ）および９７ｂ（第２トランジスタ）における、圧電体１２の誘電分極方向２２は、お互いに逆向きで、ソース１４を基準として、ゲート１８にＰＥＴ９７ａでは正の電圧、ＰＥＴ９７ｂでは負の電圧を加えた場合に、圧電体１２がピエゾ抵抗体１０に応力を印加するような方向である。このようなＰＥＴ９７ａおよび９７ｂを用いることにより、ＣＭＯＳ論理回路と同じ論理が同じ回路構成で実現できる。例えば、ＮＯＴ回路、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＸＯＲ回路、ＸＮＯＲ回路、多入力のこれらの回路（例えば３入力ＮＡＮＤまたは３入力ＮＯＲなど）、これらの複合回路（例えばＡＮＤ－ＯＲ－ＩＮＶ（ＡＯＩ）またはＯＲ－ＡＮＤ－ＩＮＶ（ＯＡＩ）など）、各種ラッチ回路、各種フリップフロップ回路（例えばＤＦＦ、ＲＳＦＦ、ＪＫＦＦまたはＴＦＦなど）、またはマルチプレクサ（ＭＵＸ）などの回路を構成することができる。
　また、ＰＥＴ９７ａと９７ｂのサイズが同じで同じ電流を確保できるように構成できる。よって、ＣＭＯＳ論理回路のように、ｎチャネルＦＥＴとｐチャネルＦＥＴでサイズを変えなくてもよい。そのため、論理回路等を組む場合の配線やレイアウトが容易になり、回路の占有面積を減少させたり、信号伝播遅延を減少させたりといった好ましい効果を期待できる。
　また、比較例１では、図１のように、ソース１４からドレイン１６へキャリアを流した場合とドレイン１６からソース１４へキャリアを流した場合とは等価にはならない（電流が異なる）。一方、実施例１では、ソース１４からドレイン１６への方向とドレイン１６からソース１４への方向が等価である。これにより、ＰＥＴ９７ａおよび９７ｂを用いパスゲート９８を構成できる。
　実施例６は、ＰＥＴの別の例である。図１９（ａ）から図１９（ｃ）は、実施例６およびその変形例に係るトランジスタの断面図である。図１９（ａ）に示すように、実施例６に係るＰＥＴにおいて、ピエゾ抵抗体１０の－ｙ方向の面にソース１４が、＋ｙ方向の面にドレイン１６が設けられている。圧電体１２は、ピエゾ抵抗体１０の－ｘ方向の面に設けられている。圧電体１２の－ｘ方向の面にゲート１８が設けられている。支持構造体２０が圧電体１２およびピエゾ抵抗体１０を支持する。なお、ソース１４とピエゾ抵抗体１０との間、およびドレイン１６とピエゾ抵抗体１０との間に、実施例１で示したヤング率の小さな金属コンタクト層が設けられていてもよい。また、ソース１４およびドレイン１６の圧電体１２と反対の面（＋ｘ方向の面）が支持構造体２０に接していてもよい。
　キャリアは、ピエゾ抵抗体１０内をｙ方向に伝導する。圧電体１２はピエゾ抵抗体１０にｘ方向から圧力を加える。ソース１４とゲート１８間の電圧、ドレイン１６とゲート１８間の電圧の関係は、ソース１４とドレイン１６を入れ替えても同じに保たれる。このため、ソース１４からドレイン１６へキャリアを流した場合とドレイン１６からソース１４へキャリアを流した場合と、では、電流をほぼ等しくできる。これにより、ソース１４とドレイン１６を入れ替えた場合にＰＥＴの特性を等価にできる。よって、例えばパスゲート等に実施例６に係るＰＥＴを用いることができる。
　図１９（ｂ）に示すように、実施例６の変形例１に係るＰＥＴでは、ソース１４およびドレイン１６と支持構造体２０との間に、支持体２１が設けられている。支持体２１は、例えばポリイミドのような樹脂であり、ヤング率が圧電体１２およびピエゾ抵抗体１０より小さい。
　図１９（ａ）の実施例６では、ソース１４およびドレイン１６と、支持構造体２０と、の間に空隙が形成される。これにより、ソース１４とドレイン１６の形成が難しい。また、ソース１４およびドレイン１６が構造的に不安定となる。
　図１９（ｂ）の実施例６の変形例１のＰＥＴによれば、支持体２１がソース１４およびドレイン１６を支持するため、ソース１４およびドレイン１６が安定となる。支持体２１のヤング率が十分小さければ、圧電体１２の圧力はほとんどピエゾ抵抗体１０に加わる。また、支持体２１をポーラスシリカ等の多孔質材料で形成し、ソース１４およびドレイン１６を形成した後に、支持体２１を潰して空隙としてもよい。
　図１９（ｃ）に示すように、実施例６の変形例２に係るＰＥＴでは、ソース１４およびドレイン１６は、ピエゾ抵抗体１０のｙ方向および－ｙ方向の面から支持構造体２０にかけて延在している。さらに、ソース１４およびドレイン１６は支持構造体２０に支持されるように引き出される。これにより、ソース１４およびドレイン１６が安定となる。実施例６およびその変形例を、実施例２から実施例５の電子回路に用いることもできる。ソース１４とピエゾ抵抗体１０との間、およびドレイン１６とピエゾ抵抗体１０との間に金属コンタクト層が設けられていても、金属コンタクト層のヤング率が小さければ、圧電体１２からピエゾ抵抗体１０への圧力印加の妨げにはならない。
　比較例１では、ソース１４およびドレイン１６がこの順番で積層されているため、ソース１４をドレイン１６とするとゲートバイアスが変わる。このため、ソース１４とドレイン１６とを入れ替えると、ＰＥＴの特性が変わってしまう。
　実施例１および６およびその変形例によれば、ソース１４とゲート１８との間、およびドレイン１６とゲート１８との間の電圧は、ソース１４とドレイン１６を入れ替えても同じである。また、ソース１４とドレイン１６の形状をほぼ等価にできる。このため、ソース１４とドレイン１６を入れ替えても、特性は変化しない。このために、ソース１４とドレイン１６とを、ピエゾ抵抗体１０におけるソース１４とドレイン１６との中間の面に対してほぼ対称な構造にすることが好ましく、また、ピエゾ抵抗体１０、圧電体１２およびゲート１８を、それぞれピエゾ抵抗体１０におけるソース１４とドレイン１６との中間の面に対してほぼ対称な構造とすることが好ましい。また、αおよびＳを向上させるため面積ａＰＲをＡＰＥより小さくする等の理由により、面積ａＰＲとＡＰＥとを異ならせても、以上の特徴は保たれる。よって、ソース１４とドレイン１６とを入れ替えても、ＰＥＴの特性はほとんど変化しない。
　実施例７は、ＰＥＴの別の例である。図２０（ａ）は、実施例７に係るトランジスタの斜視断面図、図２０（ｂ）および図２０（ｃ）は、断面図である。ピエゾ抵抗体１０、１４および１６内の破線は、上部１０ａ、１４ａおよび１６ａと、支持部１０ｂ、１４ｂ、および１６ｂと、を仮想的に分ける線である。図２０（ａ）から図２０（ｃ）に示すように、ソース１４からドレイン１６方向をＹ方向、基板２５の面方向でＹ方向に直交する方向をＸ方向、基板２５の法線方向をＺ方向とする。
　ピエゾ抵抗体１０、ソース１４およびドレイン１６は基板２５上に形成されている。ピエゾ抵抗体１０は、上部１０ａと支持部１０ｂを備える。上部１０ａは半円筒状である。ピエゾ抵抗体１０のＹ方向の両端にはソース１４とドレイン１６とが設けられている。ソース１４は、ピエゾ抵抗体１０の上部１０ａに相当する上部１４ａと、ピエゾ抵抗体１０の支持部１０ｂの相当する支持部１６ａを備える。ドレイン１６は、ピエゾ抵抗体１０の上部１０ａに相当する上部１６ａと、ピエゾ抵抗体１０の支持部１０ｂの相当する支持部１６ｂを備える。支持部１０ｂ、１４ｂおよび１６ｂは、それぞれ上部１０ａ、１４ａおよび１６ａを支持する。キャリアはピエゾ抵抗体１０内をＹ方向に伝導する。ソース１４とピエゾ抵抗体１０との間には金属コンタクト層１５が設けられ、ドレイン１６とピエゾ抵抗体１０との間には金属コンタクト層１７が設けられている。圧電体１２がピエゾ抵抗体１０を囲むように設けられている。圧電体１２の周りにゲート１８が設けられている。
　実施例７の第１型トランジスタにおける圧電体１２の分極方向２２は、ゲート１８からピエゾ抵抗体１０の方向である。第２型トランジスタにおける圧電体１２の分極方向２２は、図２０（ａ）から図２０（ｃ）の矢印２２と逆方向であり、ピエゾ抵抗体１０からゲート１８の方向である。支持部１０ｂを覆う圧電体１２の分極方向は図示を省略している。その他の構成は実施例１と同じであり、説明を省略する。
　図２１（ａ）は、実施例７の変形例１に係るトランジスタの斜視断面図、図２１（ｂ）は、断面図である。図２１（ａ）および図２１（ｂ）に示すように、金属コンタクト層１５および１７は設けられておらず、ソース１４およびドレイン１６が直接ピエゾ抵抗体１０に接触する。ソース１４およびドレイン１６が圧電体１２に接触している。その他の構成は実施例７と同じであり説明を省略する。
　図２２（ａ）は、実施例７の変形例２に係るトランジスタの斜視断面図、図２２（ｂ）および図２２（ｃ）は、断面図である。図２２（ａ）から図２２（ｃ）に示すように、ゲート１８ａおよび１８ｂは圧電体１２のＹ方向の両側に設けられている。圧電体１２の分極方向２２は、－Ｙ方向またはＹ方向である。その他の構成は、実施例７の変形例１と同じであり説明を省略する。なお、実施例７と同様に金属コンタクト層１５および１７を設けてもよい。また、ソース１４およびドレイン１６は圧電体１２に接触していてもよい。このとき、ソース１４およびドレイン１６とゲート１８ａおよび１８ｂとは接触しないようにする。
　図２３は、実施例７の変形例３に係るトランジスタの断面図である。図２３に示すように、支持部１０ｂの断面形状が台形状となっている。その他の構成は実施例７およびその変形例１および２と同じであり説明を省略する。
　実施例７およびその変形例のように、圧電体１２は、キャリアの伝導方向（Ｙ方向）に直交する方向の一部の方向からピエゾ抵抗体１０を囲むように設けられていてもよい。実施例１のように、圧電体１２は、キャリアの伝導方向に直交する方向の全ての方向からピエゾ抵抗体１０を囲むように設けられている場合に比べ、ピエゾ抵抗体１０および圧電体１２の形成が容易となる。
　基板２５上にピエゾ抵抗体１０の上部１０ａのみ形成したのでは、圧電体１２の圧力がピエゾ抵抗体１０に効率的に加わらない。そこで、上部１０ａを支持する支持部１０ｂ（支持体）を設ける。ピエゾ抵抗体１０の上面は曲面であり、圧電体１２を、ピエゾ抵抗体１０の上部１０ａの上面および支持部１０ｂの側面を囲むように形成する。これにより、上部１０ａに効率的に圧力が加わる。上部１０ａのＸＺ断面形状が半円の場合を例に説明したが、上部１０ａのＸＺ断面形状は、半楕円形状、円の一部、または楕円の一部、マッシュルーム形状等でもよい。支持部１０ｂは、ピエゾ抵抗体１０でなくともよい。ピエゾ抵抗体１０に圧力を効率的に加えるため、支持部１０ｂのヤング率およびポアソン比はピエゾ抵抗体１０と同じ程度であることが好ましい。このため、支持部１０ｂの材料はピエゾ抵抗体１０の材料と同じことが好ましい。また、支持部１０ｂの材料はピエゾ抵抗体１０の材料と異なってもよい。
　また、支持部１４ｂおよび１６ｂは、それぞれソース１４およびドレイン１６でなくともよい。支持部１４ｂおよび１６ｂが圧電体１２と接触している場合、支持部１４ｂおよび１６ｂは、ヤング率の小さい材料が好ましい。製造工程の効率性の観点から支持部１４ｂおよび１６ｂは、ソース１４およびドレイン１６と同じ材料であることが好ましい。金属コンタクト層１５および１７を設ける場合には、金属コンタクト層１５および１７は、上部１０ａと１４ａとの間、および上部１０ａと１６ａとの間に形成されていればよい。ゲート電極１８または、圧電体１２およびゲート電極１８は、基板２５への電気伝導を生じないように、基板２５から離して設けることが好ましい。支持部１０ｂ、１４ｂおよび１６ｂを、上部１０ａ、１４ａおよび１６ａのそれぞれと異なる材料とする場合、例えば、基板２５の上面を加工して支持部１０ｂ、１４ｂおよび１６ｂとしてもよい。すなわち、支持部１０ｂ、１４ｂおよび１６ｂの材料は基板２５の材料と同じでもよい。
　支持部１０ｂの高さがゼロまたは低いと、上部１０ａに効率的に圧力が加わらない。支持部１０ｂの高さは、ピエゾ抵抗体の上部１０ａ幅と同じかそれより大きいことが好ましい。
　実施例７および実施例７の変形例１のように、圧電体１２の分極方向２２を圧電体１２がピエゾ抵抗体１０を囲む方向またはその反対方向（例えば圧電体１２とピエゾ抵抗体１０の界面の法線方向およびその反対方向）としてもよい。この場合、実施例１の図３（ａ）から図４（ｂ）と同様に動作する。実施例７の変形例２のように、圧電体１２の分極方向２２をキャリアの伝搬方向またはその反対方向としてもよい。この場合、実施例１の変形例の図５（ａ）から図５（ｆ）と同様に動作する。また、金属コンタクト層１５および１７は設けてもよいし設けなくともよい。さらに、実施例７およびその変形例におけるトランジスタの各材料は実施例１と同じものを用いることができる。基板２５は、例えばシリコン基板とすることができる。実施例２から５およびその変形例の電子回路に、実施例７およびその変形例のトランジスタを用いることができる。
　図７（ａ）から図１１（ｂ）におけるシミュレーションでは、ピエゾ抵抗体１０内の圧力分布が概ね一様とみなしている。これは、ピエゾ抵抗体１０のチャネル長が短い場合、または、実施例１の変形例および実施例７の変形例２において成立する。このシミュレーションをシミュレーション１とする。しかしながら、実施例１および実施例７およびその変形例１において、例えばチャネル長をある程度以上に長くすると、ピエゾ抵抗体１０に圧力がグラジュアルに加わる。そこで、図６（ａ）の構造を用い、ピエゾ抵抗体１０に加わる圧力がグラジュアルとしてシミュレーションを行なった。このシミュレーションをシミュレーション２とする。各シミュレーションは、ピエゾ抵抗体１０のうち上部１０ａの実効的断面積を用いることにより、実施例７に適用できる。
　図２４（ａ）は、シミュレーション２を用いたドレイン特性を示す図であり、図２４（ｂ）は、シミュレーション１と２を比較したドレイン特性を示す図である。ｌＰＲ＝３ｎｍ、ＬＰＥ＝４０ｎｍ、ｈＰＲ＝１２ｎｍ、ＨＰＥ＝３０ｎｍおよびａＰＲ／ＡＰＥ＝０．４とした。ゲート電圧ＶＧは矢印方向に０Ｖから０．２Ｖまで０．０２Ｖステップである。図２４（ａ）に示すように、ドレイン電圧ＶＤが高くなると、ドレイン電流ＩＤは飽和する。
　図２４（ｂ）に示すように、低ドレイン電圧ＶＤにおいては、シミュレーション１と２はほぼ一致している。しかし、ドレイン電圧ＶＤが高くなると、シミュレーション１では、ドレイン電流ＩＤは飽和しない。シミュレーション２では、ドレイン電流ＩＤは飽和する。このように、実施例１および７では、ドレイン電流ＩＤが飽和する可能性がある。実施例１の変形例、実施例７の変形例２および比較例１のような構造ではドレイン電流ＩＤは飽和しない。また、実施例６およびその変形例においてもドレイン電流ＩＤが飽和する可能性がある。
　次に、実施例５の図１７（ａ）および図１７（ｂ）のようなインバータ回路９１のＰＥＴ９７ａおよび９７ｂとして、実施例７のトランジスタを用いた場合について、伝達特性をシミュレーションした。図２５は、インバータ回路の伝達特性を示す図である。図２５に示すように、シミュレーション２ではシミュレーション１に比べ入力電圧Ｖｉｎの変化に対し、出力電圧Ｖｏｕｔが急峻に変化する。
　図２５を用い、インバータ回路９１をループ状に接続した双安定回路におけるバタフライカーブをシミュレーションした。図２６（ａ）および図２６（ｂ）は、それぞれシミュレーション１および２における双安定回路のバタフライカーブを示す図であり、ノードＱの電圧ＶＱに対するノードＱＢの電圧ＶＱＢを示す図である。破線は、バタフライカーブの開口に入る最大の正方形を示す。この正方形の一辺の長さがノイズマージンとなる。図２６（ａ）に示すように、シミュレーション１のようにドレイン電流が飽和しない場合、ノイズマージンは約５５ｍＶである。図２６（ｂ）に示すように、シミュレーション２のようにドレイン電流が飽和する場合、ノイズマージンは約７７ｍＶである。このシミュレーションの例では、ドレイン電流が飽和する場合のノイズマージンは、ドレイン電流が飽和しない場合の１．４倍となる。
　実施例１および７のように、圧電体１２の分極方向を、ピエゾ抵抗体１０からゲート１８に向かう方向またはゲート１８からピエゾ抵抗体１０に向かう方向とする。これにより、シミュレーション２のように、ドレイン電流を飽和させることができる。よって、図２６（ｂ）のように、ノイズマージンを大きくすることができる。
　図２７は、実施例８に係る電子回路のブロック図である。電子回路は、マイクロプロセッサ１１０は、パワーマネージメントユニット１１２、不揮発性ＳＲＡＭアレイ１１４およびパワードメイン１１６を有している。不揮発性ＳＲＡＭアレイ１１４は、パワースイッチ１２０を有している。パワードメイン１１６は、パワースイッチ１２０および不揮発性フリップフロップ１１８を有している。パワーマネージメントユニット１１２は、不揮発性ＳＲＡＭアレイ１１４およびパワードメイン１１６のパワースイッチ１２０を用い、不揮発性ＳＲＡＭアレイ１１４およびパワードメイン１１６に供給される電源を遮断または低減することができる。
　不揮発性ＳＲＡＭアレイ１１４に、実施例３または４において説明したメモリセルを用いことができる。これにより、不揮発性ＳＲＡＭアレイ１１４を低電圧で駆動可能となる。さらに、例えば電源遮断を行なうときには、不揮発記憶も可能となる。実施例３の変形例において説明したフリップフロップ回路をパワードメイン１１６内の不揮発性フリップフロップ１１８として用いることができる。これにより、不揮発性フリップフロップ１１８を低い電圧で駆動可能となる。さらに、例えば電源遮断を行なうときには、不揮発記憶も可能となる。パワードメイン１１６内の論理回路として、実施例５において説明した論理回路を用いることができる。これにより、低電圧駆動が可能で、さらに、一般のＣＭＯＳ回路に比べて高速に動作が可能となる。実施例２において説明したパワースイッチをパワースイッチ１２０として用いることができる。これにより、パワースイッチ１２０による電圧降下を低く抑えることができる。以上により、より理想に近い低電圧駆動ロジックシステムの不揮発性パワーゲーティングが可能となる。
　以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　　１０　　　　　ピエゾ抵抗体
　　１０ａ　　　　上部
　　１０ｂ　　　　支持部
　　１２　　　　　圧電体
　　１４　　　　　ソース
　　１６　　　　　ドレイン
　　１８　　　　　ゲート
　　２２　　　　　誘電分極方向
　　３０、９０　　ＰＥＴ
　　３２　　　　　回路
　　８０　　　　　不揮発性素子

Claims (16)

  1. 　キャリアが伝導するピエゾ抵抗体と、
    　前記ピエゾ抵抗体に前記キャリアを注入するソースと、
    　前記ピエゾ抵抗体から前記キャリアを受けるドレインと、
    　前記ピエゾ抵抗体を囲むように設けられ、前記ピエゾ抵抗体に圧力を加える圧電体と、
    　前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、
    を具備することを特徴とするトランジスタ。
  2. 　前記ゲートは、前記圧電体を囲むように設けられ、
    　前記圧電体は、前記ピエゾ抵抗体から前記ゲートに向かう方向または前記ゲートから前記ピエゾ抵抗体に向かう方向に誘電分極することを特徴とする請求項１記載のトランジスタ。
  3. 　前記ゲートは、前記ピエゾ抵抗体内のチャネルを伝導する前記キャリアの伝導方向に平行な方向に複数設けられ、
    　前記圧電体は、前記平行な方向に誘電分極することを特徴とする請求項１記載のトランジスタ。
  4. 　前記圧電体は、前記キャリアの伝導方向に直交する全ての方向から前記ピエゾ抵抗体を囲むように設けられていることを特徴とする請求項１から３のいずれか一項記載のトランジスタ。
  5. 　前記圧電体は、前記キャリアの伝導方向に直交する一部の方向から前記ピエゾ抵抗体を囲むように設けられていることを特徴とする請求項１から３のいずれか一項記載のトランジスタ。
  6. 　基板上に形成され、前記ピエゾ抵抗体を支持する支持体を具備し、
    　前記ピエゾ抵抗体の上面は曲面であり、
    　前記圧電体は、前記ピエゾ抵抗体の上面および前記支持体の側面を囲むことを特徴とする請求項１から３のいずれか一項記載のトランジスタ。
  7. 　前記支持体の高さは、前記ピエゾ抵抗体の幅より大きいことを特徴とする請求項６記載のトランジスタ。
  8. 　前記支持体の材料は、前記ピエゾ抵抗体の材料と同じことを特徴とする請求項６または７記載のトランジスタ。
  9. 　前記支持体の材料は、前記ピエゾ抵抗体の材料と異なることを特徴とする請求項６または７記載のトランジスタ。
  10. 　第１方向にキャリアが伝導するピエゾ抵抗体と、
    　前記ピエゾ抵抗体に前記キャリアを注入するソースと、
    　前記ピエゾ抵抗体から前記キャリアを受けるドレインと、
    　前記第１方向と交差する第２方向から前記ピエゾ抵抗体に圧力を加える圧電体と、
    　前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、
    を具備することを特徴とするトランジスタ。
  11. 　前記ソースと前記ドレインとは、前記ピエゾ抵抗体における前記ソースと前記ドレインとの中間の面に対して対称な構造であり、
    　前記ピエゾ抵抗体、前記圧電体および前記ゲートは、それぞれ前記中間の面に対して対称な構造であることを特徴とする請求項１から１０のいずれか一項記載のトランジスタ。
  12. 　第１電源と第２電源との間に接続された回路と、
    　請求項１から１１のいずれか一項記載のトランジスタであって、前記ソースおよび前記ドレインのいずれか一方が前記第１電源に接続され、前記ソースおよび前記ドレインの他方が前記回路の電源端子に接続され、前記回路に供給される電力を遮断する信号が前記ゲートに入力するトランジスタと、
    を具備することを特徴とする電子回路。
  13. 　データを記憶する双安定回路と、
    　前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
    　を具備し、前記回路は前記双安定回路であることを特徴とする請求項１２記載の電子回路。
  14. 　前記不揮発性素子は、前記双安定回路内のノードと制御線との間に接続されていることを特徴とする請求項１３記載の電子回路。
  15. 　不揮発性素子と、
    　請求項１から１１のいずれか一項記載のトランジスタであって、前記不揮発性素子と直列に前記ソースまたは前記ドレインが接続された前記トランジスタと、
    を備える不揮発性メモリセルを具備することを特徴とする電子回路。
  16. 　請求項１から１１のいずれか一項記載のトランジスタであって、互いに相補型である第１および第２トランジスタを具備し、
    　前記第１および第２トランジスタの前記圧電体の誘電分極方向は、互いに逆向きであり、前記ソースを基準として、前記ゲートに正の電圧または負の電圧を加えた場合に、前記圧電体が前記ピエゾ抵抗体に圧力を印加できるような方向であることを特徴とする電子回路。
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