JPWO2015137256A1 - ピエゾ抵抗体をチャネルに用いたトランジスタおよび電子回路 - Google Patents

Abstract

キャリアが伝導するピエゾ抵抗体（１０）と，前記ピエゾ抵抗体に前記キャリアを注入するソース（１４）と，前記ピエゾ抵抗体から前記キャリアを受けるドレイン（１６）と，前記ピエゾ抵抗体を囲むように設けられ，前記ピエゾ抵抗体に圧力を加える圧電体（１２）と，前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲート（１８）を具備するトランジスタを提供する。

Description

本発明は、トランジスタおよび電子回路に関し、例えばピエゾ抵抗体をチャネルに用いたトランジスタおよび電子回路に関する。

特許文献１には、ピエゾ抵抗体をチャネルとして用い、ピエゾ抵抗体に圧力を印加する圧電体をゲートに設けたトランジスタが開示されている。

米国特許８１５９８５４号明細書

しかしながら、特許文献１のトランジスタにおいては、高降伏強度材料からなる支持構造を用いて、ピエゾ抵抗体チャネルに圧電体ゲートから圧力を加える（なお、以下、圧電体とゲートとをまとめて圧電体ゲートと呼ぶ）。このため、圧力の印加効率は十分ではなく、また、集積化の障害となる。さらに、ソースとドレインを入れ替えると特性が変わってしまう。このため、ソースとドレインを等価にする回路に特許文献１のトランジスタを用いることが難しい。

本発明は、上記課題に鑑みなされたものであり、高降伏強度材料によるデバイス（トランジスタ）の支持構造を用いず、圧電体ゲートからピエゾ抵抗体チャネルへ効果的に圧力を印加可能で、さらに、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することを目的とする。または、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することを目的とする。

本発明は、キャリアが伝導するピエゾ抵抗体と、前記ピエゾ抵抗体に前記キャリアを注入するソースと、前記ピエゾ抵抗体から前記キャリアを受けるドレインと、前記ピエゾ抵抗体を囲むように設けられ、前記ピエゾ抵抗体に圧力を加える圧電体と、前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、を具備することを特徴とするトランジスタである。

上記構成において、前記ゲートは、前記圧電体を囲むように設けられ、前記圧電体は、前記ピエゾ抵抗体から前記ゲートに向かう方向または前記ゲートから前記ピエゾ抵抗体に向かう方向に誘電分極する構成とすることができる。

上記構成において、前記ゲートは、前記ピエゾ抵抗体内のチャネルを伝導する前記キャリアの伝導方向に平行な方向に複数設けられ、前記圧電体は、前記平行な方向に誘電分極する構成とすることができる。

上記構成において、前記圧電体は、前記キャリアの伝導方向に直交する全ての方向から前記ピエゾ抵抗体を囲むように設けられている構成とすることができる。

上記構成において、前記圧電体は、前記キャリアの伝導方向に直交する一部の方向から前記ピエゾ抵抗体を囲むように設けられている構成とすることができる。

上記構成において、基板上に形成され、前記ピエゾ抵抗体を支持する支持体を具備し、前記ピエゾ抵抗体の上面は曲面であり、前記圧電体は、前記ピエゾ抵抗体の上面および前記支持体の側面を囲む構成とすることができる。

上記構成において、前記支持体の高さは、前記ピエゾ抵抗体の幅より大きい構成とすることができる。

上記構成において、前記支持体の材料は、前記ピエゾ抵抗体の材料と同じ構成とすることができる。

上記構成において、前記支持体の材料は、前記ピエゾ抵抗体の材料と異なる構成とすることができる。

上記構成において、前記ソースと前記ドレインとは、前記ピエゾ抵抗体における前記ソースと前記ドレインとの中間の面に対して対称な構造であり、前記ピエゾ抵抗体、前記圧電体および前記ゲートは、それぞれ前記中間の面に対して対称な構造である構成とすることができる。

本発明は、第１電源と第２電源との間に接続された回路と、上記トランジスタであって、前記ソースおよび前記ドレインのいずれか一方が前記第１電源に接続され、前記ソースおよび前記ドレインの他方が前記回路の電源端子に接続され、前記回路に供給される電力を遮断する信号が前記ゲートに入力する前記トランジスタと、を具備することを特徴とする電子回路である。

上記構成において、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を具備し、前記回路は前記双安定回路である構成とすることができる。

上記構成において、前記不揮発性素子は、前記双安定回路内のノードと制御線との間に接続されている構成とすることができる。

本発明は、不揮発性素子と、上記トランジスタであって、前記不揮発性素子と直列に前記ソースまたは前記ドレインが接続されたトランジスタと、を備える不揮発性メモリセルを具備することを特徴とする電子回路である。

本発明は、上記トランジスタであり、互いに相補型である第１および第２トランジスタを具備し、前記第１および第２トランジスタの前記圧電体の誘電分極方向は、互いに逆向きであり、前記ソースを基準として、前記ゲートに正の電圧または負の電圧を加えた場合に、前記圧電体が前記ピエゾ抵抗体に圧力を印加できるような方向であることを特徴とする電子回路である。

本発明は、第１方向にキャリアが伝導するピエゾ抵抗体と、前記ピエゾ抵抗体に前記キャリアを注入するソースと、前記ピエゾ抵抗体から前記キャリアを受けるドレインと、前記第１方向と交差する第２方向から前記ピエゾ抵抗体に圧力を加える圧電体と、前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、を具備することを特徴とするトランジスタである。

本発明によれば、高降伏強度材料によるデバイス（トランジスタ）の支持構造を用いず、圧電体ゲートからピエゾ抵抗体チャネルへ効果的に圧力を印加可能で、さらに、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することができる。または、ソースとドレインを入れ替え可能なトランジスタおよび電子回路を提供することができる。

図１は、比較例１に係るトランジスタの断面図である。 図２は、実施例１に係るトランジスタの斜視図である。 図３（ａ）は、実施例１に係る第１型トランジスタの斜視断面図、図３（ｂ）は、断面図、図３（ｃ）は、回路記号である。 図４（ａ）は、実施例１に係る第２型トランジスタの斜視断面図、図４（ｂ）は、断面図、図４（ｃ）は、回路記号である。 図５（ａ）から図５（ｆ）は、実施例１の変形例に係るトランジスタの模式図である。 図６（ａ）および図６（ｂ）は、それぞれ実施例１および比較例１のシミュレーションに用いたサイズを示す図である。簡略化のため、ソース、ドレイン、ゲートおよび金属コンタクトは示していない。 図７（ａ）および図７（ｂ）は、それぞれ実施例１および比較例１におけるＬ_ＰＥに対するαを示す図である。 図８（ａ）および図８（ｂ）は、それぞれ実施例１および比較例１におけるｌ_ＰＲに対するαを示す図である。 図９（ａ）および図９（ｂ）は、それぞれ実施例１および比較例１におけるドレイン電圧Ｖ_Ｄに対するドレイン電流Ｉ_Ｄを示す図である。 図１０（ａ）および図１０（ｂ）は、それぞれ実施例１および比較例１におけるＬ_ＰＥに対するＳを示す図である。 図１１（ａ）および図１１（ｂ）は、それぞれ実施例１および比較例１におけるｌ_ＰＲに対するＳを示す図である。 図１２（ａ）から図１２（ｃ）は、リングオシレータの時間に対する出力電圧を示す図である。 図１３（ａ）および図１３（ｂ）は、実施例２に係る電子回路のブロック図である。 図１４は、実施例３に係る電子回路の回路図である。 図１５は、実施例３の変形例に係る電子回路の回路図である。 図１６（ａ）は、実施例４に係る不揮発性メモリセルの回路図、図１６（ｂ）は、断面斜視図である。 図１７（ａ）から図１７（ｆ）は、実施例５に係る電子回路を示す回路図（その１）である。 図１８（ａ）から図１８（ｆ）は、実施例５に係る電子回路を示す回路図（その２）である。 図１９（ａ）から図１９（ｃ）は、実施例６およびその変形例に係るトランジスタの断面図である。 図２０（ａ）は、実施例７に係るトランジスタの斜視断面図、図２０（ｂ）および図２０（ｃ）は、断面図である。 図２１（ａ）は、実施例７の変形例１に係るトランジスタの斜視断面図、図２１（ｂ）は、断面図である。 図２２（ａ）は、実施例７の変形例２に係るトランジスタの斜視断面図、図２２（ｂ）および図２２（ｃ）は、断面図である。 図２３は、実施例７の変形例３に係るトランジスタの断面図である。 図２４（ａ）は、シミュレーション２を用いたドレイン特性を示す図であり、図２４（ｂ）は、シミュレーション１と２を比較したドレイン特性を示す図である。 図２５は、インバータ回路の伝達特性を示す図である。 図２６（ａ）および図２６（ｂ）は、それぞれシミュレーション１および２における双安定回路のバタフライカーブを示す図である。 図２７は、実施例８に係る電子回路のブロック図である。

近年のマイクロプロセッサやＳｏＣ（System on a Chip）などのＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジックシステムは、トランジスタの微細化と高性能化を両立させることで発展してきた。このような両立は、トランジスタの微細化に基づく電流駆動能力の向上と高密度集積化に負うところが大きい。しかし、トランジスタの微細化（テクノロジーノードの更新）とともに、消費電力が増大している。この消費電力の増大は、ロジックシステムの性能やトランジスタの集積密度を制限する重大な問題になる。さらに、近年のＣＭＯＳロジックシステムにおける重要な応用の１つであるスマートフォンなどのモバイル機器においては、ロジックシステムの消費電力は、バッテリーの利用時間を決める要因の一つにもなっている。

ＣＭＯＳロジックシステムにおける電源電圧の低電圧化は、ＣＭＯＳロジックシステムの低消費電力化に極めて有効な手段の１つである。しかし、低電圧化は、ロジックシステムの動作周波数（速度）を激しく劣化させてしまう。また、低電圧化は、デバイスのばらつきに対する耐性を著しく劣化させてしまう。このような電源電圧の低電圧化による問題が生じる主要因は、トランジスタの電流駆動能力の劣化である。そこで、より小さな入力電圧で、より大きな電流を駆動できるような、“高感度”なトランジスタの開発が盛んに行われている。さらに、低電圧動作における全消費電力に対する動的電力と静的電力の割合は、駆動電圧の低減とともに静的電力が大きくなる。このことから、低電圧動作においても、リーク（サブスレッショルドリーク）が十分に低いトランジスタが求められる。以上のような観点から、いくつかの新規なデバイスが研究および開発されている。しかしながら、電流駆動能力が高くてもリークが大きいデバイスや、リークは少なくても電流駆動能力が低いデバイスが多い。

電源電圧が０．２Ｖ程度の超低電圧の領域では、大幅な消費電力の低減が見込める。しかし、従来のＣＭＯＳ技術ではこのような超低電圧動作させると電流駆動能力の低下にともなう回路性能の劣化が激しく、活用は困難である。このような回路性能の劣化は、半導体をチャネルに用いる限り，どのような半導体材料を用いても根本的に解決することは難しい。金属チャネルは、抵抗が低く、低電圧でも高い電流駆動能力を実現できる可能性がある。しかし、金属チャネルを用いると、リークを十分に下げることは原理的に難しい。したがって，金属的に抵抗が低い状態と、絶縁体的に抵抗が高い状態と、の２つの状態を形成可能な金属−絶縁体転移する材料をトランジスタのチャネルに用いることが考えられる。このようなトランジスタは、超低電圧駆動に適したデバイスであると考えられる。最近、大きなピエゾ効果をもつ圧電体をゲートに利用し、圧力によって金属−絶縁体転移を引き起こすピエゾ抵抗効果を有するピエゾ抵抗体をチャネルに利用するＰＥＴ（Piezoelectronic Transistor）と呼ばれる新しいトランジスタが提案されている（特許文献１）。

図１は、比較例１に係るトランジスタ（ＰＥＴ）の断面図である。比較例１は、特許文献１の構造を応用した例である。図１に示すように、ソース１４とドレイン１６との間にピエゾ抵抗体１０が設けられている。ソース１４下（ピエゾ抵抗体１０と反対側）に圧電体１２が設けられている。圧電体１２の下にゲート１８が設けられている。ゲート１８からドレイン１６までの積層体は高降伏強度材料からなる支持構造体２０により支持されている。ソース１４とゲート１８との間に電圧を印加すると、圧電体１２が変位する。これにより、圧電体１２からピエゾ抵抗体１０に圧力が加わる。

ＰＥＴでは、圧力によって金属−絶縁体転移するピエゾ抵抗体１０をチャネルに用いる。ピエゾ抵抗体１０は、オン時の金属相における抵抗は極めて低く、大きな電流駆動能力が期待できる。このピエゾ抵抗体の圧力に対する抵抗変化率は巨大で、オフ時のチャネル抵抗を極めて高くできる。このため、十分なオン／オフ電流比が期待できる。さらに、ＰＥＴでは圧電体１２の誘電分極の向きを反対にすることで、ＭＯＳＦＥＴにおけるｐチャネル動作とｎチャネル動作と同様の動作を実現できる。このため、ＣＭＯＳ回路のように相補型のトランジスタを用いた回路も構成可能である。

ＰＥＴにおいて高い電流駆動能力と急峻なサブスレッショルド特性を実現するためには、大きな圧電効果を有する圧電体１２を用いることが求められる。このような圧電体１２の特性のみならず、圧電体１２から、効率よくピエゾ抵抗体に圧力を加えることができるデバイス構造も極めて重要になる。これまでに提案されたＰＥＴでは、ピエゾ抵抗体に圧力を加えるため、高降伏強度材料などからなる支持構造体２０などのデバイスの支持構造が用いられる。このような支持構造は、集積回路の高密度集積化に適さない。さらに、支持構造体２０の存在によって生じる各種寄生素子による性能劣化を生じる可能性がある。また、このような支持構造は、圧電体１２から高効率にピエゾ抵抗体からなるチャネルに圧力を加えるのに適した構造にもなっていない。したがって、ＰＥＴではこのようなデバイスの支持構造を用いず、チャネルに効率よく圧力を加えることのできるデバイス構造の実現が重要となる。

以下に説明する実施例では、デバイスの支持構造を用いず、集積回路に適したデバイス構造を有するＰＥＴが実現できる。さらに、圧電体ゲートからピエゾ抵抗体チャネルに高効率に圧力を印加できる構造を有するＰＥＴを実現できる。このデバイス構造のＰＥＴによって、高い電流駆動能力と急峻なサブスレッショルド特性を実現できる。さらに、ＰＥＴの低インピーダンス性を利用したパワーゲーティング回路、ＰＥＴの低電圧下における高速動作性を利用した低消費電力の記憶回路および論理回路が実現できる。

実施例１は、ＰＥＴの例である。図２は、実施例１に係るトランジスタの斜視図である。図３（ａ）は、実施例１に係る第１型トランジスタの斜視断面図、図３（ｂ）は、断面図、図３（ｃ）は、回路記号である。図４（ａ）は、実施例１に係る第２型トランジスタの斜視断面図、図４（ｂ）は、断面図、図４（ｃ）は、回路記号である。

図２から図４（ｃ）に示すように、ピエゾ抵抗体１０内の中心軸をｚ軸とし、径方向をｒ方向とする。ピエゾ抵抗体１０は円筒形状である。ピエゾ抵抗体１０の両端にはソース１４とドレイン１６とが設けられている。ソース１４はピエゾ抵抗体１０にキャリア（例えば電子）を注入する。ドレイン１６はピエゾ抵抗体１０からキャリアを受け取る。ピエゾ抵抗体１０内をソース１４からドレイン１６方向にキャリアが伝導する。キャリアの伝導方向はｚ方向である。ソース１４とピエゾ抵抗体１０との間には金属コンタクト層１５が設けられ、ドレイン１６とピエゾ抵抗体１０との間には金属コンタクト層１７が設けられている。金属コンタクト層１５および１７は、圧電体１２に接触しており、ピエゾ抵抗体１０が絶縁相の場合に圧電体１２に有効にゲート電圧を加えるために用いられる。金属コンタクト層１５および１７は、ピエゾ抵抗体１０に効果的に圧力が加えられるように、ヤング率が小さいことが好ましい。圧電体１２がピエゾ抵抗体１０を囲むように設けられている。圧電体１２はドーナツ形状である。圧電体１２の周りにゲート１８が設けられている。

図３（ａ）および図３（ｂ）に示すように、第１型トランジスタ１１ａにおいて、圧電体１２の誘電分極方向２２は−ｒ方向である。例えば、ソース１４を基準としてゲート１８とソース１４との間に正の電圧が印加されると、圧電体１２はピエゾ抵抗体１０に圧力を加える。これにより、ピエゾ抵抗体１０は金属相となる。よって、ソース１４からドレイン１６にキャリアが伝導する。ゲート１８とソース１４との間に電圧が印加されないと、ピエゾ抵抗体１０には圧力が加わらず、ピエゾ抵抗体１０が絶縁相となる。これにより、ソース１４からドレイン１６へのキャリアの伝導が遮断される。このように、第１型トランジスタ１１ａは、ソース１４を基準にゲート１８に正側の電圧が加わるとピエゾ抵抗体１０はオンする（金属相になる）。このような動作はＭＯＳＦＥＴにおけるｎチャネルＦＥＴの動作と同等とみなせる。そこで、第１型トランジスタ１１ａを便宜的にｎチャネルと称し、図３（ｃ）のような回路記号で表す。図３（ｃ）において、ソースＳはソース１４、ドレインＤはドレイン１６およびゲートＧはゲート１８にそれぞれ対応する。

図４（ａ）および図４（ｂ）に示すように、第２型トランジスタ１１ｂにおいて、圧電体１２の誘電分極方向２２は＋ｒ方向である。例えば、ソース１４を基準としてゲート１８とソース１４との間に負の電圧を印加すると、ピエゾ抵抗体１０に圧力が加わる。これにより、ピエゾ抵抗体１０は金属相となる。ゲート１８とソース１４との間に電圧が印加されないと、ピエゾ抵抗体１０には圧力が加わらず、ピエゾ抵抗体１０が絶縁相となる。これにより、ソース１４からドレイン１６へのキャリアの伝導が遮断される。このように、第２型トランジスタ１１ｂは、ソース１４を基準にゲート１８に負側の電圧が加わるとピエゾ抵抗体１０がオンする（金属相になる）。このような動作は、ＭＯＳＦＥＴにおけるｐチャネルＦＥＴの動作と同等とみなせる。そこで、第２型トランジスタ１１ｂを便宜的にｐチャネルと称し、図４（ｃ）のような回路記号で表す。

このように、以下の説明におけるＰＥＴのｎチャネルおよびｐチャネルは、ピエゾ抵抗体１０からなるチャネルを伝導するキャリアが電子かホールかではなく、ＭＯＳＦＥＴのｎチャネルＦＥＴの動作と同じかｐチャネルＦＥＴの動作と同じかにより規定している。

図５（ａ）から図５（ｆ）は、実施例１の変形例に係るトランジスタの模式図である。図５（ａ）および図５（ｃ）は、斜視断面図、図５（ｂ）および図５（ｄ）は、断面図、図５（ｅ）および図５（ｆ）は、回路記号である。図５（ａ）および図５（ｂ）に示すように、トランジスタ１１ｃでは、圧電体１２の誘電分極方向は−ｚ方向である。圧電体１２のｚ方向に対向するようにゲート１８ａおよび１８ｂが設けられている。ゲート１８ｂを基準としてゲート１８ａと１８ｂ間に正の電圧を印加することにより、圧電体１２はピエゾ抵抗体１０に圧力を加えることができる。

図５（ｃ）および図５（ｄ）に示すように、トランジスタ１１ｄでは、圧電体１２の誘電分極方向はｚ方向である。ゲート１８ｂを基準としてゲート１８ａと１８ｂ間に負の電圧を印加することにより、圧電体１２はピエゾ抵抗体１０に圧力を加えることができる。よって、トランジスタ１１ｃと１１ｄとは互いに相補型のトランジスタとなる。

図５（ｅ）および図５（ｆ）において、Ｇ１がゲート１８ａに対応し、Ｇ２がゲート１８ｂに対応する。例えば、Ｇ２をグランドのような参照電圧（またはソースなど）に接続した場合、Ｇ２を記載せず、図３（ｃ）および図４（ｃ）のような回路記号で表すこともできる。以下、Ｇ２をソースと同電位として、表記を省略する。

実施例１では、ゲート１８は、圧電体１２を囲むように設けられている。圧電体１２は、外方向または内方向（例えばピエゾ抵抗体１０内に対し放射状）に誘電分極する。実施例１の変形例では、ゲート１８ａおよび１８ｂは、ｚ方向に対向する圧電体１２の面（すなわちｚ方向に垂直な面）にｚ方向に平行に複数設けられている。圧電体１２は、ｚ方向に誘電分極する。このように、圧電体１２の誘電分極方向は適宜設定する。圧電体１２内の誘電分極方向を反対の方向とすることにより、簡単に相補的なトランジスタを形成できる。

実施例１およびその変形例では、圧電体１２がピエゾ抵抗体１０を囲みピエゾ抵抗体１０に周囲から圧力を加える。このため、比較例１のようなデバイスの支持構造を用いなくともよい。ピエゾ抵抗体１０を円筒形状、圧電体１２をドーナツ形状を例に説明したが、ピエゾ抵抗体１０および圧電体１２の形状はこれらには限られない。例えば、ピエゾ抵抗体１０は四角柱等の多角柱でもよい。また、多角柱の角は丸く縁取りされていてもよい。この場合、実施例１では圧電体１２内の誘電分極の方向は、ピエゾ抵抗体１０からゲート１８に向かう方向またはゲート１８からピエゾ抵抗体１０に向かう方向となる。実施例１の変形例では、誘電分極方向はｚ方向となる。ピエゾ抵抗体１０に均一に圧力を加えるため、ピエゾ抵抗体および圧電体１２は、ｚ軸に対し回転対称であることが好ましい。

実施例１およびその変形例（変形例においては金属コンタクト１５および１７が形成されている場合）において、金属コンタクト１５および１７を圧電体１２に接触したまま形成し、ソース１４およびドレイン１６としてもよい。この場合、ソース１４およびドレイン１６と圧電体１２との間が接触してもよい。このように、ソース１４およびドレイン１６にヤング率が小さい材料（例えば、ヤング率がピエゾ抵抗体１０と同程度またはピエゾ抵抗体１０より小さい材料）を用いれば、ソース１４およびドレイン１６と圧電体１２とが接触していてもよい。ソース１４およびドレイン１６のヤング率が大きい場合、図３（ａ）、図３（ｂ）、図４（ａ）、図４（ｂ）、図５（ａ）から図５（ｄ）のように、ソース１４およびドレイン１６と圧電体１２との間に空隙を形成することが好ましい。なお、図５（ａ）から図５（ｄ）において、ソース１４およびドレイン１６と圧電体１２との間に空隙が形成されているが、ソース１４およびドレイン１６のヤング率がピエゾ抵抗体１０と同程度またはピエゾ抵抗体１０より小さい場合は、圧電体１２とは接触していてもよい。

ピエゾ抵抗体１０は、加えられる機械的な圧力により電気抵抗が変化するピエゾ抵抗効果を有する材料からなる。ピエゾ抵抗体１０に圧力が加わることにより、ピエゾ抵抗体１０の抵抗率が２桁以上変化することが好ましく、４桁以上変化することがより好ましく、５桁以上変化することがさらに好ましい。このような材料として、例えばＳｍＳｅ、ＴｍＳｅ、ＳｍＳ、Ｃａ_２ＲｕＯ_４、（Ｃａ，Ｂａ，ＳｒＲｕ）Ｏ_３、Ｎｉ（Ｓ_ｘＳｅ_１−ｘ）_２Ｃ、または（Ｖ_１−ｘＣｒ_ｘ）_２Ｏ_３をピエゾ抵抗体１０に用いることができる。

圧電体１２は、印加される電圧により機械的に変形する逆圧電効果を有する材料からなる。圧電体１２の材料としては、例えば以下のＡＢＣ_３型のぺロブスカイト構造物質を用いることができる。
（Ｐｂ，Ｍ１）（Ｔｉ，Ｍ２)Ｏ_３、
（Ｂｉ，Ｍ１）（Ｚｎ，Ｔｉ，Ｍ２）Ｏ_３、
（Ｂｉ，Ｍ１）（Ｎａ，Ｔｉ，Ｍ２）Ｏ_３、
（Ｋ，Ｍ１）（Ｎｂ，Ｍ２）Ｏ_３、
（Ｌｉ，Ｍ１）（Ｎｂ，Ｍ２）Ｏ_３、
（Ｌｉ，Ｍ１）（Ｔａ，Ｍ２）Ｏ_３、
または
（Ｎａ，Ｍ１）（Ｎｂ，Ｍ２）Ｏ_３
ここで、Ｍ１は価数が１−３価のＬｉ、Ｃａ、Ｂａ、Ｓｒ、Ｂｉ、Ｐｂまたはランタノイド等である。Ｍ２は価数が２−６価のＺｒ、Ｈｆ、Ｍｇ／Ｎｂ、Ｍｇ／Ｔａ、Ｉｎ／Ｓｃ等である。
ぺロブスカイト構造物質以外の材料として、以下を用いることができる。
（Ｈｆ，Ｍ３）Ｏ_２
ここで、Ｍ３はＳｒ、Ｓｉ、Ｂａ、Ｃａ、Ｍｇ、Ｚｒ、Ｃｅ、Ｔｉ、Ｇｅ、Ｓｎ、Ｎｂ、Ｔａまたはランタノイドである。
圧電体１２の材料として、典型的にはＰＺＴ（チタン酸ジルコン酸鉛）、ＰＳＺＴ（ストロンチウム添加チタン酸ジルコン酸鉛）、ＰＭＴ−ＰＴ（マグネシウムニオブ酸−チタン酸鉛）、またはＰＺＮ−ＰＴ（亜鉛ニオブ酸−チタン酸鉛）を用いることができる。ソース１４、ドレイン１６およびゲート１８は、金属等の導電体である。

金属コンタクト層１５および１７は、ヤング率および抵抗率が小さいことが好ましい。このような、材料として、Ａｌ（６８）、Ｍｇ（６５）、Ａｇ（７６）、Ａｕ（８０）、Ｐｂ（１４）、Ｃａ（２３）、Ｓｎ（４１）、Ｂｉ（３１）、またはＩｎ（１０）を用いることができる。カッコ内はヤング率（ＧＰａ）を示す。例えば、金属コンタクト層１５および１７のヤング率は、ピエゾ抵抗体１０と同程度またはピエゾ抵抗体１０より小さいことが好ましい。

ピエゾ抵抗体１０、圧電体１２、金属コンタクト層１５および１７、並びにソース１４、ドレイン１６およびゲート１８は、例えばスパッタリング法、ＣＶＤ（Chemical Vapor
Deposition）法を用いて形成できる。

実施例１と比較例１のトランジスタ特性をシミュレーションした。ピエゾ抵抗体１０をＳｍＳｅ、圧電体１２をＰＭＴ−ＰＴとした。

図６（ａ）および図６（ｂ）は、それぞれ実施例１および比較例１のシミュレーションに用いたサイズを示す図である。簡略化のため、ソース、ドレイン、ゲートおよび金属コンタクトは示していない。図６（ａ）に示すように、実施例１において、圧電体１２がピエゾ抵抗体１０に圧力を加える。圧力が加わるｒ方向のピエゾ抵抗体１０の厚さｌ_ＰＲ（半径に相当する）、ｒ方向の圧電体１２の厚さＬ_ＰＥとする。ピエゾ抵抗体１０のｚ方向の厚さｈ_ＰＲ、圧電体１２のｚ方向の厚さＨ_ＰＥとする。ｚ軸から圧電体１２のｒ方向の中心までの距離Ｒ_ＰＥとする。圧電体１２がピエゾ抵抗体１０に圧力を加える面（すなわち圧電体１２とピエゾ抵抗体１０とが向き合う面）の面積をピエゾ抵抗体１０について面積ａ_ＰＲ、圧電体１２についてＡ_ＰＥとする。ａ_ＰＲ＝２πｌ_ＰＲｈ_ＰＲであり、Ａ_ＰＥ＝２πｌ_ＰＲＨ_ＰＥである。よって、面積比ａ_ＰＲ／Ａ_ＰＥ＝ｈ_ＰＲ／Ｈ_ＰＥとなる。

図６（ｂ）に示すように、比較例１において、圧電体１２がピエゾ抵抗体１０に圧力を加える方向をｘ方向とする。ピエゾ抵抗体１０のｘ方向の厚さｌ_ＰＲ、圧電体１２のｘ方向の厚さＬ_ＰＥとする。圧電体１２とピエゾ抵抗体１０とが向き合う（ｘ方向に直交する面となる）ピエゾ抵抗体１０の面積ａ_ＰＲ、圧電体１２の面積Ａ_ＰＥとする。

以上のように大きさのパラメータを規定することで、実施例１と比較例１の比較が可能となる。

まず、実施例１および比較例１のゲート１８に印加されるゲート電圧Ｖ_Ｇに対してピエゾ抵抗体１０に加わる圧力Ｐの比を示す係数αについて計算した。Ｐ＝αＶ_Ｇである。係数αが大きい方がピエゾ抵抗体１０に効率的に圧力が加わることを示している。

図７（ａ）および図７（ｂ）は、それぞれ実施例１および比較例１におけるＬ_ＰＥに対するαを示す図である。ｌ_ＰＲは３ｎｍに固定した。複数の実線は、矢印方向にａ_ＰＲ／Ａ_ＰＥを０．２から１．０まで０．２ステップで変えている。以下の実施例１および比較例１についての図も同じである。図７（ａ）に示すように、ａ_ＰＲ／Ａ_ＰＥが小さい方がαは大きい。αはＬ_ＰＥには余り依存しない。図７（ｂ）に示すように、ａ_ＰＲ／Ａ_ＰＥが小さい方がαは大きい。αはＬ_ＰＥが大きくなると小さくなる。

図８（ａ）および図８（ｂ）は、それぞれ実施例１および比較例１におけるｌ_ＰＲに対するαを示す図である。Ｌ_ＰＥは４０ｎｍに固定した。図８（ａ）に示すように、ａ_ＰＲ／Ａ_ＰＥが小さい方がαは大きい。ｌ_ＰＲが小さい方がαは大きい。図８（ｂ）に示すように、ａ_ＰＲ／Ａ_ＰＥが小さい方がαは大きい。ｌ_ＰＲが小さい方がαは大きい。

図７（ａ）および図８（ａ）と、図７（ｂ）および図８（ｂ）と、を比較すると、例えば，Ｌ_ＰＥ＝４０ｎｍ、ｌ_ＰＲ＝３ｎｍおよびａ_ＰＲ／Ａ_ＰＥ＝０．４では、実施例１では比較例１に比べ、αが２倍程度大きい。このように、実施例１では、比較例１に比べ、ピエゾ抵抗体１０に効率的に圧力を印加できる。これにより、電流駆動能力を高くできる。

図９（ａ）および図９（ｂ）は、それぞれ実施例１および比較例１におけるドレイン電圧Ｖ_Ｄに対するドレイン電流Ｉ_Ｄを示す図である。実施例１では、ｌ_ＰＲ＝３ｎｍ、Ｌ_{Ｐ Ｅ}＝４０ｎｍ、ｈ_ＰＲ＝１２ｎｍ、Ｈ_ＰＥ＝３０ｎｍおよびａ_ＰＲ／Ａ_ＰＥ＝０．４である。比較例１では、ｌ_ＰＲ＝３ｎｍ、Ｌ_ＰＥ＝４０ｎｍ、ａ_ＰＲ＝１００ｎｍ^２、Ａ_ＰＥ＝２５０ｎｍ^２およびａ_ＰＲ／Ａ_ＰＥ＝０．４である。複数ある実線は、ゲート電圧Ｖ_Ｇを０Ｖから０．２Ｖまで０．０１Ｖステップで印加したものである。

図９（ａ）および図９（ｂ）に示すように、実施例１のドレイン電流Ｉ_Ｄは比較例１より３倍大きい。このように、実施例１は比較例１に比べ電流駆動能力が３倍以上大きい。

次に、サブスレッショルドスロープＳを計算した。サブスレッショルドスロープＳが小さいと、ゲート１８によりピエゾ抵抗体１０をオフしたときのリーク電流が小さくなる。

図１０（ａ）および図１０（ｂ）は、それぞれ実施例１および比較例１におけるＬ_ＰＥに対するＳを示す図である。ｌ_ＰＲは３ｎｍに固定した。図１０（ａ）に示すように、ａ _ＰＲ／Ａ_ＰＥが小さい方がＳは小さい。ＳはＬ_ＰＥを小さくすると減少する。図１０（ｂ）に示すように、ａ_ＰＲ／Ａ_ＰＥが小さい方がＳは小さい。Ｌ_ＰＥが小さい方がＳは小さい。

図１１（ａ）および図１１（ｂ）は、それぞれ実施例１および比較例１におけるｌ_ＰＲに対するＳを示す図である。Ｌ_ＰＥは４０ｎｍに固定した。図１１（ａ）に示すように、ａ_ＰＲ／Ａ_ＰＥが小さい方がＳは小さい。ｌ_ＰＲが小さい方がＳは小さい。図１１（ｂ）に示すように、ａ_ＰＲ／Ａ_ＰＥが小さい方がＳは小さい。ｌ_ＰＲが小さい方がＳは小さい。

図１０（ａ）および図１１（ａ）と、図１０（ｂ）および図１１（ｂ）と、を比較すると、例えば、Ｌ_ＰＥ＝４０ｎｍ、ｌ_ＰＲ＝３ｎｍ，ａ_ＰＲ／Ａ_ＰＥ＝０．４では、実施例１では比較例１に比べ、Ｓは５０程度とＭＯＳＦＥＴの室温における限界値（６０ｍＶ／ｄｅｃaｄｅ）を下回る。一方、比較例１のＳは１００程度と、実施例１の２倍程度大きい。このように、実施例１では比較例１に比べ、サブスレッショルド特性を急峻にできる。よって、オフ時のリーク電流を抑制できる。

αおよびＳの観点からａ_ＰＲ／Ａ_ＰＥは小さいことが好ましい。例えばａ_ＰＲ／Ａ_ＰＥは１より小さいことが好ましく、０．６程度以下がより好ましい。

次に、５段のインバータで構成したリングオシレータの発振周波数を計算した。インバータは、ｐチャネルＰＥＴとｎチャネルＰＥＴを用いた相補型インバータとした。図１２（ａ）から図１２（ｃ）は、リングオシレータの時間に対する出力電圧を示す図である。図１２（ａ）は、実施例１のＰＥＴの計算結果を示す。計算したＰＥＴでは、ｌ_ＰＲ＝３ｎｍ、Ｌ_ＰＥ＝１０ｎｍ、ｈ_ＰＲ＝６ｎｍ、Ｈ_ＰＥ＝３０ｎｍおよびａ_ＰＲ／Ａ_ＰＥ＝０．２である。電源電圧Ｖ_ＤＤ＝０．２Ｖである。圧電体１２の電圧印加に応答するメカニカルな共振現象は、リングオシレータの発振周波数に影響するため、この効果を取り込んで計算を行った。図１２（ｂ）および図１２（ｃ）は、１６ｎｍノードのＦｉｎＦＥＴを用いた場合の計算結果であり、それぞれ電源電圧Ｖ_ＤＤ＝０．５Ｖおよび０．２Ｖである。

図１２（ａ）に示すように、実施例１では、Ｖ_ＤＤ＝０．２Ｖであっても発振周波数は約６０ＧＨｚである。図１２（ｂ）に示すように、ＦｉｎＦＥＴでは、Ｖ_ＤＤ＝０．５Ｖで発振周波数は約２５ＧＨｚである。図１２（ｃ）に示すように、Ｖ_ＤＤ＝０．２Ｖでは発振周波数は約１．３ＧＨｚである。このように、現在最も動作速度の速いトランジスタのひとつであるＦｉｎＦＥＴを用いても、Ｖ_ＤＤを小さくすると動作速度が急激に劣化する。一方、実施例１では、駆動電流能力が大きいため、Ｖ_ＤＤを小さくしても発振周波数は高い。構造の最適化を行うことで、Ｖ_ＤＤ＝０．２Ｖで１００ＧＨｚ程度の発振周波数を実現できる可能性がある。

実施例１によれば、圧電体１２がピエゾ抵抗体１０を囲むように設けられている。ゲート１８に電圧を印加することにより、圧電体１２がピエゾ抵抗体１０に圧力を加える。これにより、比較例１と比べ、支持構造体を用いなくともよい。また、図７（ａ）から図８（ｂ）のように、比較例１に比べ、高効率にピエゾ抵抗体１０に圧力を加えることができる。よって、電流駆動能力を高くすることができる。さらに、図１０（ａ）から図１１（ｂ）のように、比較例１に比べ、サブスレッショルド特性を向上できる。ピエゾ抵抗体１０は圧力により金属相となるため、オン抵抗が非常に低い。このため、図１２（ａ）のように、低い電源電圧（例えば０．２Ｖ以下）においても高速動作が可能となる。

また、比較例１では、図１のように、ゲート１８、ソース１４およびドレイン１６がこの順番で積層されているため、ソース１４からドレイン１６方向にキャリアを流す場合と、ドレイン１６からソース１４方向にキャリアを流す場合と、が等価でなくなる（電流が異なる）。このように、ソース１４とドレイン１６とがゲート１８に対し対称な構造となっていない。このため、ソース１４とドレイン１６とを入れ替えて同じ特性を得ようとすると、ゲート１８に印加する電圧を変えることになる。このため、ソース１４とドレイン１６を入れ替えると、特性が大きく変わってしまう。

一方、実施例１では、チャネル中心に対するソース１４とドレイン１６方向が対称性待つようにデバイス構造を構成できる。また、ゲート１８に対し、ソース１４とドレイン１６とが等価な構造のため、ソース１４とドレイン１６とを入れ替えても、ゲート１８に同じ電圧を印加すれば、同じ特性が得られる。このように、ソース１４とドレイン１６を入れ替えても、特性はほとんど変化しない。

実施例２は、実施例１のＰＥＴをパワースイッチとしたパワーゲーティング回路の例である。図１３（ａ）および図１３（ｂ）は、実施例２に係る電子回路のブロック図である。図１３（ａ）に示すように、パワーゲーティング回路１００ａは、パワースイッチとしてｐチャネルＰＥＴ３０ｂおよびパワードメイン回路３２を有している。パワードメイン回路３２は、２つの電源であるグランドＧＮＤと電源Ｖ_ＤＤとの間に設けられている。パワードメイン回路３２には、グランドＧＮＤおよび電源Ｖ_ＤＤから電力が供給される。回路３２と電源Ｖ_ＤＤとの間にｐチャネルＰＥＴ３０ｂが設けられている。ＰＥＴ３０ｂのソースが電源Ｖ_ＤＤに、ドレインが回路３２に接続されている。ゲートには、回路３２に供給する電力を制御する信号が入力する。ＰＥＴ３０ｂと回路３２の間のノードが仮想Ｖ _ＤＤとなる。回路３２には、仮想Ｖ_ＤＤとグランドＧＮＤとの電位差の電圧が印加される。

図１３（ｂ）に示すように、パワーゲーティング回路１００ｂは、パワースイッチとしてｎチャネルＰＥＴ３０ａおよびパワードメイン回路３２を有している。グランドＧＮＤと回路３２との間にｎチャネルＰＥＴ３０ａが設けられている。ＰＥＴ３０ａのソースがグランドＧＮＤに、ドレインが回路３２に接続されている。ゲートには、回路３２に供給する電力を制御する信号が入力する。ＰＥＴ３０ａと回路３２の間のノードが仮想ＧＮＤとなる。回路３２には、電源Ｖ_ＤＤと仮想ＧＮＤとの電位差の電圧が印加される。ＰＥＴ３０ａおよび３０ｂは、実施例１に係るトランジスタである。

実施例２によれば、回路３２が電源Ｖ_ＤＤ（第１電源）とグランドＧＮＤ（第２電源）との間に接続されている。パワースイッチであるＰＥＴ３０ａまたは３０ｂのソースは、電源Ｖ_ＤＤまたはグランドＧＮＤに接続され、ドレインが回路３２に接続される。ゲートに回路３２に供給される電力を遮断する信号が入力する。この信号は、ＰＥＴ３０ａまたは３０ｂをオンまたはオフさせる信号である。

このように、実施例２のパワーゲーティング回路では、ＰＥＴ３０ａまたは３０ｂをパワードメイン回路のパワースイッチに用いる。ＰＥＴ３０ａまたは３０ｂのオン抵抗は金属的に低い。これにより、パワースイッチにおける電圧降下を極めて低く抑えることができる。よって，パワードメンイン回路３２に印加できる電圧（図１３（ａ）では、仮想電源Ｖ_ＤＤとグランドＧＮＤの電位差、図１３（ｂ）では、電源Ｖ_ＤＤと仮想グランドＧＮＤの電位差）を容易に高くできる。よって、パワードメイン回路３２の回路性能を高く維持できる。したがって，通常のＭＯＳＦＥＴをパワースイッチに用いたものと比べて高い回路性能が得られる。また、ＰＥＴ３０ａまたは３０ｂの急峻なサブスレッショルド特性による遮断特性と大きなオン/オフ比によって、電源遮断時には電圧降下をパワースイッチに集中させることができる。このため，電源遮断時におけるパワードメイン回路３２のリークを小さく抑えることができる。さらに、ＰＥＴ３０ａまたは３０ｂを多層配線層の中に作り込めば、パワースイッチによる面積オーバーヘッドをほとんどなくすことができる。パワードメイン回路３２は通常のＣＭＯＳまたはＰＥＴ（相補型のＰＥＴを含む）で構成することができる。

実施例３は、不揮発性双安定回路のパワースイッチに実施例１に係るＰＥＴを用いる例である。図１４は、実施例３に係る電子回路の回路図である。図１４に示すように、メモリセル１０１は、双安定回路４０および不揮発性素子ＭＴＪ１およびＭＴＪ２（不揮発性メモリ素子）を有している。双安定回路４０は、データを揮発的に記憶する。不揮発性素子ＭＴＪ１およびＭＴＪ２は、双安定回路４０に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを双安定回路４０にリストアする。不揮発性素子ＭＴＪ１およびＭＴＪ２は、例えば強磁性トンネル接合素子である。

双安定回路４０はインバータ４２および４４を有している。インバータ４２はｐチャネルＦＥＴｍ１およびｎチャネルＦＥＴｍ２を有している。インバータ４４はｐチャネルＦＥＴｍ３およびｎチャネルＦＥＴｍ４を有している。インバータ４２と４４はリング状に接続されている。双安定回路４０は、電源Ｖ_ＤＤとグランドとの間に接続されている。ＦＥＴｍ１およびｍ３のソースに電源Ｖ_ＤＤが、ＦＥＴｍ２およびｍ４のソースにグランドが接続されている。パワースイッチである（ｐチャネルの）ＰＥＴ３０は、ＦＥＴｍ１およびｍ３のソースと電源Ｖ_ＤＤとの間に直列に接続されている。ＰＥＴ３０をオフすることにより、双安定回路４０に供給される電力を遮断できる。

インバータ４２と４４とが接続されたノードがそれぞれノードＱおよびＱＢである。ノードＱとノードＱＢとは互いに相補ノードである。ノードＱおよびＱＢは、それぞれＦＥＴｍ５およびｍ６を介し入出力線ＤおよびＤＢに接続されている。ＦＥＴｍ５およびｍ６のゲートはワード線ＷＬに接続されている。双安定回路４０へのデータの書き込みおよび読み出しは、従来のＳＲＡＭと同じように行われる。

ノードＱと制御線ＣＴＲＬとの間の経路６６において、（ｎチャネルの）ＦＥＴｍ７と不揮発性素子ＭＴＪ１とが直列に接続され、ノードＱＢと制御線ＣＴＲＬとの間の経路６６において、（ｎチャネルの）ＦＥＴｍ８と不揮発性素子ＭＴＪ２とが直列に接続されている。ＦＥＴｍ７およびｍ８のソースおよびドレインの一方は、ノードＱおよびＱＢに、ソースおよびドレインの他方は不揮発性素子ＭＴＪ１およびＭＴＪ２にそれぞれ接続されている。ＦＥＴｍ７およびｍ８のゲートはスイッチ線ＳＲに接続されている。なお、ＦＥＴｍ７およびｍ８は、それぞれ、不揮発性素子ＭＴＪ１およびＭＴＪ２と制御線ＣＴＲＬとの間に接続されていてもよい。

双安定回路４０から不揮発性素子ＭＴＪ１およびＭＴＪ２へのデータのストア動作は、ＦＥＴｍ７およびｍ８をオンした状態で、制御線ＣＴＲＬをハイレベルとローレベルとにすることにより行なわれる。不揮発性素子ＭＴＪ１およびＭＴＪ２にデータがストアされた後、ＰＥＴ３０をオフする。これにより、双安定回路４０に電力が供給されず、消費電力が削減できる。

不揮発性素子ＭＴＪ１およびＭＴＪ２から双安定回路４０へのデータのリストア動作は、制御線ＣＴＲＬをローレベルとした状態でＰＥＴ３０をオンし、双安定回路４０に電力が供給することにより行なわれる。

実施例３において、不揮発性素子ＭＴＪ１およびＭＴＪ２は、強磁性トンネル接合素子以外にも巨大磁気抵抗（ＧＭＲ）素子、ＲｅＲＡＭ（Resistance Random Access Memory）に用いられるような可変抵抗素子、または、ＰＲＡＭ（Phase change RAM）に用いられる相変化素子を用いることができる。また、パワースイッチであるＰＥＴ３０は、実施例２の図１３（ｂ）のように、グランドと双安定回路４０との間に設けられていてもよい。この場合、ＰＥＴはｎチャネルＰＥＴであり、ＦＥＴｍ７およびｍ８はｐチャネルである。さらに、不揮発性素子は、１つであり、双安定回路４０の１つのノードと制御線との間に不揮発性素子が接続されていてもよい。

実施例３の変形例としてマスタスレーブ型フリップフロップ回路の例を説明する。図１５は、実施例３の変形例に係る電子回路の回路図である。図１５に示すように、記憶回路１０２は、Ｄラッチ回路１０２ａとＤラッチ回路１０２ｂとを備えている。Ｄラッチ回路１０２ａは、双安定回路４０、パスゲート７２、７３、不揮発性素子ＭＴＪ１、ＭＴＪ２、ＦＥＴｍ７からｍ９を備えている。双安定回路４０のリング内にパスゲート７３とＦＥＴｍ９が並列に接続されている。双安定回路４０内のノードＱと制御線ＣＴＲＬとの間に（ｎチャネルの）ＦＥＴｍ７と不揮発性素子ＭＴＪ１が直列に接続されている。双安定回路４０内のノードＱＢと制御線ＣＴＲＬとの間に（ｎチャネルの）ＦＥＴｍ８と不揮発性素子ＭＴＪ２が直列に接続されている。ノードＱはインバータ６１を介しＱＢ信号となる。ノードＱＢはインバータ６２を介しＱ信号となる。ノードＱは、パスゲート７２を介しＤラッチ回路１０２ｂに接続される。

Ｄラッチ回路１０２ｂは、双安定回路５０、パスゲート７０および７１を備えている。双安定回路５０は、インバータ５２および５４がリング状に接続されている。インバータ５２はｐチャネルＦＥＴｍ１１およびｎチャネルＦＥＴｍ１２を有している。インバータ５４はｐチャネルＦＥＴｍ１３およびｎチャネルＦＥＴｍ１４を有している。双安定回路５０のリング内にパスゲート７１が接続されている。双安定回路５０には、インバータ６０およびパスゲート７０を介しデータＤが入力する。クロック信号ＣＬＫは、インバータ６３を介しクロックＣＢとなり、さらにインバータ６４を介しクロックＣとなる。クロックＣＢおよびＣは、各パスゲート７０から７３に入力する。双安定回路４０および５０と電源Ｖ_ＤＤとの間に、パワースイッチとして（ｐチャネルの）ＰＥＴ３０が接続される。

実施例３の変形例において、不揮発性素子ＭＴＪ１およびＭＴＪ２は、強磁性トンネル接合素子以外にもＧＭＲ素子、ＲｅＲＡＭに用いられるような可変抵抗素子、または、ＰＲＡＭに用いられる相変化素子を用いることができる。また、パワースイッチであるＰＥＴ３０は、グランドと双安定回路４０との間に設けられていてもよい。この場合、ＰＥＴはｎチャネルＰＥＴであり、ＦＥＴｍ７およびｍ８はｐチャネルである。さらに、不揮発性素子は、１つであり、双安定回路４０の１つのノードと制御線との間に不揮発性素子が接続されていてもよい。

図１４または図１５のＰＥＴ３０に相当するパワースイッチとしてＭＯＳＦＥＴを用いた場合の問題について説明する。ストア動作の際は、不揮発性素子ＭＴＪ１またはＭＴＪ２に電流が流れるため、電源Ｖ_ＤＤとグランドとに間のインピーダンスが大きく低下する。このため、パワースイッチとしてＭＯＳＦＥＴを用いると、ＭＯＳＦＥＴでの電圧降下が大きくなる。これにより、双安定回路４０、不揮発性素子ＭＴＪ１およびＭＴＪ２に十分な電圧が印加されなくなる。よって、安定動作が難しくなる。したがって、通常のＭＯＳＦＥＴをパワースイッチに用いる場合では、メモリセルに十分に電圧を印加するために、チャネル幅の非常に大きな（または複数の）ＭＯＳＦＥＴを用いることになる。よって、セル面積の増大、レイアウトの複雑化、および性能劣化（実際には，セル面積の制約から十分な大きさのパワースイッチを使用できないため）等の問題を生じる。

一方、実施例３およびその変形例では、実施例１に係るＰＥＴ３０をパワースイッチに用いている。これにより、ＰＥＴ３０の電流駆動能力はＭＯＳＦＥＴ（ＦｉｎＦＥＴなどの高性能トランジスタを含む）と比べて非常に大きく、十分に小さなＰＥＴを使用しても、パワースイッチによる電圧降下を小さく抑えることが容易となる。よって、パワースイッチを導入しても、簡単にメモリセルの安定動作を実現することができる。したがって、ＰＥＴ３０をパワースイッチに用いれば、セル面積の増大、レイアウトの複雑化および性能劣化を生じることなく（ＰＥＴは多層配線層中に形成することも可能である）、不揮発性双安定回路のパワーゲーティングを実現できる。

実施例３およびその変形例のように、双安定回路４０のデータを不揮発的にストアする不揮発性素子を有する不揮発性双安定回路において、双安定回路４０に電力を供給するパワースイッチをＰＥＴ３０とする。これにより、セル面積の増大、レイアウトの複雑化および性能劣化を生じることなく、不揮発性双安定回路のパワーゲーティングを実現できる。また、ＰＥＴ３０がオフしたときのリーク電流が小さいため、双安定回路４０を遮断したときの待機消費電力を抑制できる。

実施例３およびその変形例において、ＦＥＴｍ１からｍ１４は、ＭＯＳＦＥＴでもよいし、ＰＥＴでもよい。経路６６には、ストア動作のときに大きな電流が用いられる。よって、ＦＥＴｍ７およびｍ８としてＰＥＴを用いることにより、低電圧でストア動作が可能となる。ＦＥＴｍ７およびｍ８をＰＥＴとする場合、後述する実施例４の図１６（ｂ）構造を採用することができる。また、１つまたは複数のＰＥＴで複数の不揮発性メモリのパワースッチを構成できる。例えば、不揮発性メモリセルの数より少ない数のＰＥＴを用いてパワースイッチを構成できる。

実施例４は、不揮発性メモリセルにＰＥＴを用いる例である。図１６（ａ）は、実施例４に係る不揮発性メモリセルの回路図、図１６（ｂ）は、断面斜視図である。図１６（ａ）に示すように、不揮発性メモリセル１０４は、不揮発性素子８０とＰＥＴ９０を備えている。ソース線ＳＬとビット線ＢＬとの間に不揮発性素子８０とＰＥＴ９０のソースおよびドレインが直列に接続されている。ＰＥＴ９０のゲートはワード線ＷＬに接続されている。不揮発性素子８０は、強磁性金属からなるフリー層８２とピン層８６との間に非磁性層８４が設けられている。強磁性トンネル接合素子では、非磁性層８４はトンネル絶縁膜であり、巨大磁気抵抗（ＧＭＲ）素子では、非磁性層８４は金属層である。フリー層８２とピン層８６とは逆でもよい。

図１６（ｂ）に示すように、ＰＥＴ９０のドレイン１６に金属層８１、フリー層８２、非磁性層８４、ピン層８６および金属層８７が順に積層されている。このように、ＰＥＴ９０に不揮発性素子８０を積層することができる。

スピントランスファートルク磁化反転型の強磁性トンネル接合素子のように電流駆動型の不揮発性素子８０は、データ書き換えの際に電流が流れる。そこで、実施例４のように、ＰＥＴ９０と不揮発性素子８０とで不揮発性メモリセル１０４を構成する。これにより、例えば０．５V以下のような低電圧でも動作可能な不揮発性メモリセルを実現できる。これは、ＰＥＴ９０のオン抵抗が低く、低電圧駆動でもデータ書き換えに必要な十分な電流を駆動できるためである。より抵抗の低い強磁性金属/非磁性金属/強磁性金属構造を有するＧＭＲ素子を用いれば、より低い電圧での駆動可能な不揮発性メモリセルを実現できる。不揮発性素子８０は、強磁性トンネル接合素子および巨大磁気抵抗（ＧＭＲ）素子以外にも、ＲｅＲＡＭに用いられるような可変抵抗素子、または、ＰＲＡＭに用いられる相変化素子を用いることができる。

実施例５は、論理回路にＰＥＴを用いる例である。図１７（ａ）から図１８（ｆ）は、実施例５に係る電子回路を示す回路図である。図１７（ａ）および図１７（ｂ）に示すように、信号Ａの反転（ＮＯＴ）信号Ｙを出力するインバータ回路９１は、１つのｎチャネルＰＥＴ９７ａと１つのｐチャネルＰＥＴ９７ｂとで構成できる。図１７（ｃ）および図１７（ｄ）に示すように、信号ＡとＢの積の否定（ＮＡＮＤ）信号Ｙを出力するＮＡＮＤ回路９２は、２つのｎチャネルＰＥＴ９７ａと２つのｐチャネルＰＥＴ９７ｂとで構成できる。図１７（ｅ）および図１７（ｆ）に示すように、信号ＡとＢの和の否定（ＮＯＲ）信号Ｙを出力するＮＯＲ回路９３は、２つのｎチャネルＰＥＴ９７ａと２つのｐチャネルＰＥＴ９７ｂとで構成できる。

図１８（ａ）および図１８（ｂ）に示すように、信号ＡとＢの排他的論理和（ＸＯＲ）信号Ｙを出力するＸＯＲ回路９４は、１つのｎチャネルＰＥＴ９７ａ、１つのｐチャネルＰＥＴ９７ｂ、インバータ回路９１およびパスゲート９８で構成できる。パスゲート９８はｎチャネルＰＥＴ９７ａとｐチャネルＰＥＴ９７ｂとで構成できる。図１８（ｃ）および図１８（ｄ）に示すように、信号Ａを信号Ｂに同期して信号Ｙとして出力する回路９５は、インバータ回路９１とパスゲート９８で構成できる。図１８（ｅ）および図１８（ｆ）に示すように、信号ＡとＢを信号Ｓに同期して順に信号Ｙとして出力する回路９６は、２つのインバータ回路９１と２つのパスゲート９８で構成できる。

実施例５に係る論理回路では、互いに相補型であるＰＥＴ９７ａ（第１トランジスタ）および９７ｂ（第２トランジスタ）における、圧電体１２の誘電分極方向２２は、お互いに逆向きで、ソース１４を基準として、ゲート１８にＰＥＴ９７ａでは正の電圧、ＰＥＴ９７ｂでは負の電圧を加えた場合に、圧電体１２がピエゾ抵抗体１０に応力を印加するような方向である。このようなＰＥＴ９７ａおよび９７ｂを用いることにより、ＣＭＯＳ論理回路と同じ論理が同じ回路構成で実現できる。例えば、ＮＯＴ回路、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＸＯＲ回路、ＸＮＯＲ回路、多入力のこれらの回路（例えば３入力ＮＡＮＤまたは３入力ＮＯＲなど）、これらの複合回路（例えばＡＮＤ−ＯＲ−ＩＮＶ（ＡＯＩ）またはＯＲ−ＡＮＤ−ＩＮＶ（ＯＡＩ）など）、各種ラッチ回路、各種フリップフロップ回路（例えばＤＦＦ、ＲＳＦＦ、ＪＫＦＦまたはＴＦＦなど）、またはマルチプレクサ（ＭＵＸ）などの回路を構成することができる。

また、ＰＥＴ９７ａと９７ｂのサイズが同じで同じ電流を確保できるように構成できる。よって、ＣＭＯＳ論理回路のように、ｎチャネルＦＥＴとｐチャネルＦＥＴでサイズを変えなくてもよい。そのため、論理回路等を組む場合の配線やレイアウトが容易になり、回路の占有面積を減少させたり、信号伝播遅延を減少させたりといった好ましい効果を期待できる。

また、比較例１では、図１のように、ソース１４からドレイン１６へキャリアを流した場合とドレイン１６からソース１４へキャリアを流した場合とは等価にはならない（電流が異なる）。一方、実施例１では、ソース１４からドレイン１６への方向とドレイン１６からソース１４への方向が等価である。これにより、ＰＥＴ９７ａおよび９７ｂを用いパスゲート９８を構成できる。

実施例６は、ＰＥＴの別の例である。図１９（ａ）から図１９（ｃ）は、実施例６およびその変形例に係るトランジスタの断面図である。図１９（ａ）に示すように、実施例６に係るＰＥＴにおいて、ピエゾ抵抗体１０の−ｙ方向の面にソース１４が、＋ｙ方向の面にドレイン１６が設けられている。圧電体１２は、ピエゾ抵抗体１０の−ｘ方向の面に設けられている。圧電体１２の−ｘ方向の面にゲート１８が設けられている。支持構造体２０が圧電体１２およびピエゾ抵抗体１０を支持する。なお、ソース１４とピエゾ抵抗体１０との間、およびドレイン１６とピエゾ抵抗体１０との間に、実施例１で示したヤング率の小さな金属コンタクト層が設けられていてもよい。また、ソース１４およびドレイン１６の圧電体１２と反対の面（＋ｘ方向の面）が支持構造体２０に接していてもよい。

キャリアは、ピエゾ抵抗体１０内をｙ方向に伝導する。圧電体１２はピエゾ抵抗体１０にｘ方向から圧力を加える。ソース１４とゲート１８間の電圧、ドレイン１６とゲート１８間の電圧の関係は、ソース１４とドレイン１６を入れ替えても同じに保たれる。このため、ソース１４からドレイン１６へキャリアを流した場合とドレイン１６からソース１４へキャリアを流した場合と、では、電流をほぼ等しくできる。これにより、ソース１４とドレイン１６を入れ替えた場合にＰＥＴの特性を等価にできる。よって、例えばパスゲート等に実施例６に係るＰＥＴを用いることができる。

図１９（ｂ）に示すように、実施例６の変形例１に係るＰＥＴでは、ソース１４およびドレイン１６と支持構造体２０との間に、支持体２１が設けられている。支持体２１は、例えばポリイミドのような樹脂であり、ヤング率が圧電体１２およびピエゾ抵抗体１０より小さい。

図１９（ａ）の実施例６では、ソース１４およびドレイン１６と、支持構造体２０と、の間に空隙が形成される。これにより、ソース１４とドレイン１６の形成が難しい。また、ソース１４およびドレイン１６が構造的に不安定となる。

図１９（ｂ）の実施例６の変形例１のＰＥＴによれば、支持体２１がソース１４およびドレイン１６を支持するため、ソース１４およびドレイン１６が安定となる。支持体２１のヤング率が十分小さければ、圧電体１２の圧力はほとんどピエゾ抵抗体１０に加わる。また、支持体２１をポーラスシリカ等の多孔質材料で形成し、ソース１４およびドレイン１６を形成した後に、支持体２１を潰して空隙としてもよい。

図１９（ｃ）に示すように、実施例６の変形例２に係るＰＥＴでは、ソース１４およびドレイン１６は、ピエゾ抵抗体１０のｙ方向および−ｙ方向の面から支持構造体２０にかけて延在している。さらに、ソース１４およびドレイン１６は支持構造体２０に支持されるように引き出される。これにより、ソース１４およびドレイン１６が安定となる。実施例６およびその変形例を、実施例２から実施例５の電子回路に用いることもできる。ソース１４とピエゾ抵抗体１０との間、およびドレイン１６とピエゾ抵抗体１０との間に金属コンタクト層が設けられていても、金属コンタクト層のヤング率が小さければ、圧電体１２からピエゾ抵抗体１０への圧力印加の妨げにはならない。

比較例１では、ソース１４およびドレイン１６がこの順番で積層されているため、ソース１４をドレイン１６とするとゲートバイアスが変わる。このため、ソース１４とドレイン１６とを入れ替えると、ＰＥＴの特性が変わってしまう。

実施例１および６およびその変形例によれば、ソース１４とゲート１８との間、およびドレイン１６とゲート１８との間の電圧は、ソース１４とドレイン１６を入れ替えても同じである。また、ソース１４とドレイン１６の形状をほぼ等価にできる。このため、ソース１４とドレイン１６を入れ替えても、特性は変化しない。このために、ソース１４とドレイン１６とを、ピエゾ抵抗体１０におけるソース１４とドレイン１６との中間の面に対してほぼ対称な構造にすることが好ましく、また、ピエゾ抵抗体１０、圧電体１２およびゲート１８を、それぞれピエゾ抵抗体１０におけるソース１４とドレイン１６との中間の面に対してほぼ対称な構造とすることが好ましい。また、αおよびＳを向上させるため面積ａ_ＰＲをＡ_ＰＥより小さくする等の理由により、面積ａ_ＰＲとＡ_ＰＥとを異ならせても、以上の特徴は保たれる。よって、ソース１４とドレイン１６とを入れ替えても、ＰＥＴの特性はほとんど変化しない。

実施例７は、ＰＥＴの別の例である。図２０（ａ）は、実施例７に係るトランジスタの斜視断面図、図２０（ｂ）および図２０（ｃ）は、断面図である。ピエゾ抵抗体１０、１４および１６内の破線は、上部１０ａ、１４ａおよび１６ａと、支持部１０ｂ、１４ｂ、および１６ｂと、を仮想的に分ける線である。図２０（ａ）から図２０（ｃ）に示すように、ソース１４からドレイン１６方向をＹ方向、基板２５の面方向でＹ方向に直交する方向をＸ方向、基板２５の法線方向をＺ方向とする。

ピエゾ抵抗体１０、ソース１４およびドレイン１６は基板２５上に形成されている。ピエゾ抵抗体１０は、上部１０ａと支持部１０ｂを備える。上部１０ａは半円筒状である。ピエゾ抵抗体１０のＹ方向の両端にはソース１４とドレイン１６とが設けられている。ソース１４は、ピエゾ抵抗体１０の上部１０ａに相当する上部１４ａと、ピエゾ抵抗体１０の支持部１０ｂの相当する支持部１６ａを備える。ドレイン１６は、ピエゾ抵抗体１０の上部１０ａに相当する上部１６ａと、ピエゾ抵抗体１０の支持部１０ｂの相当する支持部１６ｂを備える。支持部１０ｂ、１４ｂおよび１６ｂは、それぞれ上部１０ａ、１４ａおよび１６ａを支持する。キャリアはピエゾ抵抗体１０内をＹ方向に伝導する。ソース１４とピエゾ抵抗体１０との間には金属コンタクト層１５が設けられ、ドレイン１６とピエゾ抵抗体１０との間には金属コンタクト層１７が設けられている。圧電体１２がピエゾ抵抗体１０を囲むように設けられている。圧電体１２の周りにゲート１８が設けられている。

実施例７の第１型トランジスタにおける圧電体１２の分極方向２２は、ゲート１８からピエゾ抵抗体１０の方向である。第２型トランジスタにおける圧電体１２の分極方向２２は、図２０（ａ）から図２０（ｃ）の矢印２２と逆方向であり、ピエゾ抵抗体１０からゲート１８の方向である。支持部１０ｂを覆う圧電体１２の分極方向は図示を省略している。その他の構成は実施例１と同じであり、説明を省略する。

図２１（ａ）は、実施例７の変形例１に係るトランジスタの斜視断面図、図２１（ｂ）は、断面図である。図２１（ａ）および図２１（ｂ）に示すように、金属コンタクト層１５および１７は設けられておらず、ソース１４およびドレイン１６が直接ピエゾ抵抗体１０に接触する。ソース１４およびドレイン１６が圧電体１２に接触している。その他の構成は実施例７と同じであり説明を省略する。

図２２（ａ）は、実施例７の変形例２に係るトランジスタの斜視断面図、図２２（ｂ）および図２２（ｃ）は、断面図である。図２２（ａ）から図２２（ｃ）に示すように、ゲート１８ａおよび１８ｂは圧電体１２のＹ方向の両側に設けられている。圧電体１２の分極方向２２は、−Ｙ方向またはＹ方向である。その他の構成は、実施例７の変形例１と同じであり説明を省略する。なお、実施例７と同様に金属コンタクト層１５および１７を設けてもよい。また、ソース１４およびドレイン１６は圧電体１２に接触していてもよい。このとき、ソース１４およびドレイン１６とゲート１８ａおよび１８ｂとは接触しないようにする。

図２３は、実施例７の変形例３に係るトランジスタの断面図である。図２３に示すように、支持部１０ｂの断面形状が台形状となっている。その他の構成は実施例７およびその変形例１および２と同じであり説明を省略する。

実施例７およびその変形例のように、圧電体１２は、キャリアの伝導方向（Ｙ方向）に直交する方向の一部の方向からピエゾ抵抗体１０を囲むように設けられていてもよい。実施例１のように、圧電体１２は、キャリアの伝導方向に直交する方向の全ての方向からピエゾ抵抗体１０を囲むように設けられている場合に比べ、ピエゾ抵抗体１０および圧電体１２の形成が容易となる。

基板２５上にピエゾ抵抗体１０の上部１０ａのみ形成したのでは、圧電体１２の圧力がピエゾ抵抗体１０に効率的に加わらない。そこで、上部１０ａを支持する支持部１０ｂ（支持体）を設ける。ピエゾ抵抗体１０の上面は曲面であり、圧電体１２を、ピエゾ抵抗体１０の上部１０ａの上面および支持部１０ｂの側面を囲むように形成する。これにより、上部１０ａに効率的に圧力が加わる。上部１０ａのＸＺ断面形状が半円の場合を例に説明したが、上部１０ａのＸＺ断面形状は、半楕円形状、円の一部、または楕円の一部、マッシュルーム形状等でもよい。支持部１０ｂは、ピエゾ抵抗体１０でなくともよい。ピエゾ抵抗体１０に圧力を効率的に加えるため、支持部１０ｂのヤング率およびポアソン比はピエゾ抵抗体１０と同じ程度であることが好ましい。このため、支持部１０ｂの材料はピエゾ抵抗体１０の材料と同じことが好ましい。また、支持部１０ｂの材料はピエゾ抵抗体１０の材料と異なってもよい。

また、支持部１４ｂおよび１６ｂは、それぞれソース１４およびドレイン１６でなくともよい。支持部１４ｂおよび１６ｂが圧電体１２と接触している場合、支持部１４ｂおよび１６ｂは、ヤング率の小さい材料が好ましい。製造工程の効率性の観点から支持部１４ｂおよび１６ｂは、ソース１４およびドレイン１６と同じ材料であることが好ましい。金属コンタクト層１５および１７を設ける場合には、金属コンタクト層１５および１７は、上部１０ａと１４ａとの間、および上部１０ａと１６ａとの間に形成されていればよい。ゲート電極１８または、圧電体１２およびゲート電極１８は、基板２５への電気伝導を生じないように、基板２５から離して設けることが好ましい。支持部１０ｂ、１４ｂおよび１６ｂを、上部１０ａ、１４ａおよび１６ａのそれぞれと異なる材料とする場合、例えば、基板２５の上面を加工して支持部１０ｂ、１４ｂおよび１６ｂとしてもよい。すなわち、支持部１０ｂ、１４ｂおよび１６ｂの材料は基板２５の材料と同じでもよい。

支持部１０ｂの高さがゼロまたは低いと、上部１０ａに効率的に圧力が加わらない。支持部１０ｂの高さは、ピエゾ抵抗体の上部１０ａ幅と同じかそれより大きいことが好ましい。

実施例７および実施例７の変形例１のように、圧電体１２の分極方向２２を圧電体１２がピエゾ抵抗体１０を囲む方向またはその反対方向（例えば圧電体１２とピエゾ抵抗体１０の界面の法線方向およびその反対方向）としてもよい。この場合、実施例１の図３（ａ）から図４（ｂ）と同様に動作する。実施例７の変形例２のように、圧電体１２の分極方向２２をキャリアの伝搬方向またはその反対方向としてもよい。この場合、実施例１の変形例の図５（ａ）から図５（ｆ）と同様に動作する。また、金属コンタクト層１５および１７は設けてもよいし設けなくともよい。さらに、実施例７およびその変形例におけるトランジスタの各材料は実施例１と同じものを用いることができる。基板２５は、例えばシリコン基板とすることができる。実施例２から５およびその変形例の電子回路に、実施例７およびその変形例のトランジスタを用いることができる。

図７（ａ）から図１１（ｂ）におけるシミュレーションでは、ピエゾ抵抗体１０内の圧力分布が概ね一様とみなしている。これは、ピエゾ抵抗体１０のチャネル長が短い場合、または、実施例１の変形例および実施例７の変形例２において成立する。このシミュレーションをシミュレーション１とする。しかしながら、実施例１および実施例７およびその変形例１において、例えばチャネル長をある程度以上に長くすると、ピエゾ抵抗体１０に圧力がグラジュアルに加わる。そこで、図６（ａ）の構造を用い、ピエゾ抵抗体１０に加わる圧力がグラジュアルとしてシミュレーションを行なった。このシミュレーションをシミュレーション２とする。各シミュレーションは、ピエゾ抵抗体１０のうち上部１０ａの実効的断面積を用いることにより、実施例７に適用できる。

図２４（ａ）は、シミュレーション２を用いたドレイン特性を示す図であり、図２４（ｂ）は、シミュレーション１と２を比較したドレイン特性を示す図である。ｌ_ＰＲ＝３ｎｍ、Ｌ_ＰＥ＝４０ｎｍ、ｈ_ＰＲ＝１２ｎｍ、Ｈ_ＰＥ＝３０ｎｍおよびａ_ＰＲ／Ａ_ＰＥ＝０．４とした。ゲート電圧Ｖ_Ｇは矢印方向に０Ｖから０．２Ｖまで０．０２Ｖステップである。図２４（ａ）に示すように、ドレイン電圧Ｖ_Ｄが高くなると、ドレイン電流Ｉ_Ｄは飽和する。

図２４（ｂ）に示すように、低ドレイン電圧Ｖ_Ｄにおいては、シミュレーション１と２はほぼ一致している。しかし、ドレイン電圧Ｖ_Ｄが高くなると、シミュレーション１では、ドレイン電流Ｉ_Ｄは飽和しない。シミュレーション２では、ドレイン電流Ｉ_Ｄは飽和する。このように、実施例１および７では、ドレイン電流Ｉ_Ｄが飽和する可能性がある。実施例１の変形例、実施例７の変形例２および比較例１のような構造ではドレイン電流Ｉ_Ｄは飽和しない。また、実施例６およびその変形例においてもドレイン電流Ｉ_Ｄが飽和する可能性がある。

次に、実施例５の図１７（ａ）および図１７（ｂ）のようなインバータ回路９１のＰＥＴ９７ａおよび９７ｂとして、実施例７のトランジスタを用いた場合について、伝達特性をシミュレーションした。図２５は、インバータ回路の伝達特性を示す図である。図２５に示すように、シミュレーション２ではシミュレーション１に比べ入力電圧Ｖｉｎの変化に対し、出力電圧Ｖｏｕｔが急峻に変化する。

図２５を用い、インバータ回路９１をループ状に接続した双安定回路におけるバタフライカーブをシミュレーションした。図２６（ａ）および図２６（ｂ）は、それぞれシミュレーション１および２における双安定回路のバタフライカーブを示す図であり、ノードＱの電圧Ｖ_Ｑに対するノードＱＢの電圧Ｖ_ＱＢを示す図である。破線は、バタフライカーブの開口に入る最大の正方形を示す。この正方形の一辺の長さがノイズマージンとなる。図２６（ａ）に示すように、シミュレーション１のようにドレイン電流が飽和しない場合、ノイズマージンは約５５ｍＶである。図２６（ｂ）に示すように、シミュレーション２のようにドレイン電流が飽和する場合、ノイズマージンは約７７ｍＶである。このシミュレーションの例では、ドレイン電流が飽和する場合のノイズマージンは、ドレイン電流が飽和しない場合の１．４倍となる。

実施例１および７のように、圧電体１２の分極方向を、ピエゾ抵抗体１０からゲート１８に向かう方向またはゲート１８からピエゾ抵抗体１０に向かう方向とする。これにより、シミュレーション２のように、ドレイン電流を飽和させることができる。よって、図２６（ｂ）のように、ノイズマージンを大きくすることができる。

図２７は、実施例８に係る電子回路のブロック図である。電子回路は、マイクロプロセッサ１１０は、パワーマネージメントユニット１１２、不揮発性ＳＲＡＭアレイ１１４およびパワードメイン１１６を有している。不揮発性ＳＲＡＭアレイ１１４は、パワースイッチ１２０を有している。パワードメイン１１６は、パワースイッチ１２０および不揮発性フリップフロップ１１８を有している。パワーマネージメントユニット１１２は、不揮発性ＳＲＡＭアレイ１１４およびパワードメイン１１６のパワースイッチ１２０を用い、不揮発性ＳＲＡＭアレイ１１４およびパワードメイン１１６に供給される電源を遮断または低減することができる。

不揮発性ＳＲＡＭアレイ１１４に、実施例３または４において説明したメモリセルを用いことができる。これにより、不揮発性ＳＲＡＭアレイ１１４を低電圧で駆動可能となる。さらに、例えば電源遮断を行なうときには、不揮発記憶も可能となる。実施例３の変形例において説明したフリップフロップ回路をパワードメイン１１６内の不揮発性フリップフロップ１１８として用いることができる。これにより、不揮発性フリップフロップ１１８を低い電圧で駆動可能となる。さらに、例えば電源遮断を行なうときには、不揮発記憶も可能となる。パワードメイン１１６内の論理回路として、実施例５において説明した論理回路を用いることができる。これにより、低電圧駆動が可能で、さらに、一般のＣＭＯＳ回路に比べて高速に動作が可能となる。実施例２において説明したパワースイッチをパワースイッチ１２０として用いることができる。これにより、パワースイッチ１２０による電圧降下を低く抑えることができる。以上により、より理想に近い低電圧駆動ロジックシステムの不揮発性パワーゲーティングが可能となる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ ピエゾ抵抗体
１０ａ 上部
１０ｂ 支持部
１２ 圧電体
１４ ソース
１６ ドレイン
１８ ゲート
２２ 誘電分極方向
３０、９０ ＰＥＴ
３２ 回路
８０ 不揮発性素子

Claims (16)

1. キャリアが伝導するピエゾ抵抗体と、
   前記ピエゾ抵抗体に前記キャリアを注入するソースと、
   前記ピエゾ抵抗体から前記キャリアを受けるドレインと、
   前記ピエゾ抵抗体を囲むように設けられ、前記ピエゾ抵抗体に圧力を加える圧電体と、
   前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、
   を具備することを特徴とするトランジスタ。
2. 前記ゲートは、前記圧電体を囲むように設けられ、
   前記圧電体は、前記ピエゾ抵抗体から前記ゲートに向かう方向または前記ゲートから前記ピエゾ抵抗体に向かう方向に誘電分極することを特徴とする請求項１記載のトランジスタ。
3. 前記ゲートは、前記ピエゾ抵抗体内のチャネルを伝導する前記キャリアの伝導方向に平行な方向に複数設けられ、
   前記圧電体は、前記平行な方向に誘電分極することを特徴とする請求項１記載のトランジスタ。
4. 前記圧電体は、前記キャリアの伝導方向に直交する全ての方向から前記ピエゾ抵抗体を囲むように設けられていることを特徴とする請求項１から３のいずれか一項記載のトランジスタ。
5. 前記圧電体は、前記キャリアの伝導方向に直交する一部の方向から前記ピエゾ抵抗体を囲むように設けられていることを特徴とする請求項１から３のいずれか一項記載のトランジスタ。
6. 基板上に形成され、前記ピエゾ抵抗体を支持する支持体を具備し、
   前記ピエゾ抵抗体の上面は曲面であり、
   前記圧電体は、前記ピエゾ抵抗体の上面および前記支持体の側面を囲むことを特徴とする請求項１から３のいずれか一項記載のトランジスタ。
7. 前記支持体の高さは、前記ピエゾ抵抗体の幅より大きいことを特徴とする請求項６記載のトランジスタ。
8. 前記支持体の材料は、前記ピエゾ抵抗体の材料と同じことを特徴とする請求項６または７記載のトランジスタ。
9. 前記支持体の材料は、前記ピエゾ抵抗体の材料と異なることを特徴とする請求項６または７記載のトランジスタ。
10. 第１方向にキャリアが伝導するピエゾ抵抗体と、
    前記ピエゾ抵抗体に前記キャリアを注入するソースと、
    前記ピエゾ抵抗体から前記キャリアを受けるドレインと、
    前記第１方向と交差する第２方向から前記ピエゾ抵抗体に圧力を加える圧電体と、
    前記圧電体が前記ピエゾ抵抗体に圧力を加えるように前記圧電体に電圧を印加するゲートと、
    を具備することを特徴とするトランジスタ。
11. 前記ソースと前記ドレインとは、前記ピエゾ抵抗体における前記ソースと前記ドレインとの中間の面に対して対称な構造であり、
    前記ピエゾ抵抗体、前記圧電体および前記ゲートは、それぞれ前記中間の面に対して対称な構造であることを特徴とする請求項１から１０のいずれか一項記載のトランジスタ。
12. 第１電源と第２電源との間に接続された回路と、
    請求項１から１１のいずれか一項記載のトランジスタであって、前記ソースおよび前記ドレインのいずれか一方が前記第１電源に接続され、前記ソースおよび前記ドレインの他方が前記回路の電源端子に接続され、前記回路に供給される電力を遮断する信号が前記ゲートに入力するトランジスタと、
    を具備することを特徴とする電子回路。
13. データを記憶する双安定回路と、
    前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
    を具備し、前記回路は前記双安定回路であることを特徴とする請求項１２記載の電子回路。
14. 前記不揮発性素子は、前記双安定回路内のノードと制御線との間に接続されていることを特徴とする請求項１３記載の電子回路。
15. 不揮発性素子と、
    請求項１から１１のいずれか一項記載のトランジスタであって、前記不揮発性素子と直列に前記ソースまたは前記ドレインが接続された前記トランジスタと、
    を備える不揮発性メモリセルを具備することを特徴とする電子回路。
16. 請求項１から１１のいずれか一項記載のトランジスタであって、互いに相補型である第１および第２トランジスタを具備し、
    前記第１および第２トランジスタの前記圧電体の誘電分極方向は、互いに逆向きであり、前記ソースを基準として、前記ゲートに正の電圧または負の電圧を加えた場合に、前記圧電体が前記ピエゾ抵抗体に圧力を印加できるような方向であることを特徴とする電子回路。

Images