WO2015100778A1 - 一种液晶显示器阵列基板及相应的液晶显示器 - Google Patents

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Definitions

  • the present invention relates to the field of thin film transistor liquid crystal display (TFT-LCD), and more particularly to a liquid crystal display array substrate and a corresponding liquid crystal display.
  • TFT-LCD thin film transistor liquid crystal display
  • a schematic structural view of a pixel on a liquid crystal display array substrate in the prior art is shown.
  • the pixel structure is formed by using a five-pass lithography process on the array substrate, wherein the pixel 1 is formed on the substrate, wherein the size of the pixel structure 16 of the pixel 1 is indicated by a square.
  • the pixel structure 16 includes:
  • two data lines 12 are formed, and the two data lines 12 are located above the gate line 10 and the common electrode line 11 and intersect with the two;
  • the thin film transistor component 13 is electrically connected to the data line 12 and the gate line 11;
  • the pixel electrode 15 is electrically connected to the thin film transistor component 13 and disposed between the gate line 10 and the data line 12, and the indium tin oxide (ITO) electrode can be used;
  • the thin film transistor component 13 includes an active layer formed by an amorphous silicon layer, and a source and a drain formed by the second metal layer, and the first metal layer and the second metal layer are passed through one via 14 connect them.
  • FIG. 2 a schematic structural view of an array substrate of a conventional liquid crystal display is shown.
  • the plurality of pixel structures 16 are arranged in a plurality of rows along the direction in which the data lines 12 extend, and are arranged in a plurality of columns along the vertical direction of the data lines 12.
  • the pixel structures of two adjacent rows are sequentially arranged in the same direction.
  • an aspect of an embodiment of the present invention provides a liquid crystal display array substrate, including:
  • each pixel structure includes:
  • the first pixel electrode is a transparent electrode.
  • liquid crystal display array substrate including:
  • each of the pixel structures includes: a gate line formed by the same layer of metal disposed on the substrate, and a common electrode line;
  • a thin film transistor component electrically connected to the data line and the gate line;
  • a pixel electrode electrically connected to the thin film transistor component and disposed between the gate line and the common electrode line; wherein, the pixel structure is arranged in a plurality of rows along a direction in which the data line extends, and adjacent pixel structures of the two rows are sequentially arranged in opposite directions
  • the gate line and the common electrode line are respectively located at both ends in the pixel structure, and the adjacent two rows of pixel structures in which the gate lines are distant from each other share the common electrode line.
  • the pixel structures are arranged in a plurality of columns along a direction perpendicular to the data lines, and the pixel structures of the adjacent two columns are sequentially arranged in the same direction.
  • the width of the common electrode line is between 2-20 um.
  • the first pixel electrode is a transparent electrode.
  • a further aspect of the embodiments of the present invention provides a liquid crystal display, including: an array substrate;
  • liquid crystal layer disposed between the array substrate and the color filter substrate
  • the array substrate includes:
  • each of the pixel structures includes: a gate line formed on the substrate by the same layer of metal, a common electrode line; a thin film transistor component electrically connected to the data line and the gate line;
  • a pixel electrode electrically connected to the thin film transistor component and disposed between the gate line and the common electrode line;
  • the pixel structures are arranged in a plurality of rows along the direction in which the data lines extend, and the pixel structures of the adjacent two rows are sequentially arranged in opposite directions, and at least two adjacent rows of pixel structures share the common electrode lines.
  • the first pixel electrode is a transparent electrode.
  • FIG. 4 is a schematic structural view of an embodiment of an array substrate of a liquid crystal display according to the present invention.
  • Figure 5 is a comparison of electrical characteristics of the present invention with prior art.
  • FIG. 3 a schematic structural view of a pixel structure on a liquid crystal display array substrate provided by the present invention is shown.
  • the pixel structure 460 is formed on a substrate, wherein the pixel structure 460 is an area formed by interlacing two adjacent data lines 42, a gate line 40, and a common electrode line 41, wherein the data line 42 is used to transmit corresponding pixels.
  • the signal, the gate line 40 is used to transmit the scan signal, and the common electric level line 41 is used to provide the common voltage for the pixel.
  • a gate line 40 and a common electrode line 41 formed on the array substrate by the same layer of metal (the first metal layer), wherein the 40 gate lines and the common electrode line 41 are respectively located at both ends of the pixel structure 46;
  • two data lines 42 are formed, and the two data lines 42 are located above the gate line 40 and the common electrode line 41 and intersect with the two;
  • the thin film transistor component 43 is electrically connected to the data line 42 and the gate line 41;
  • the pixel electrode 45 is electrically connected to the thin film transistor component 43 and disposed between the gate line 40 and the data line 42.
  • the transparent electrode is a transparent electrode.
  • the material is preferably Indium Tin Oxide ( ⁇ ).
  • the active layer made of an amorphous silicon layer and the source and drain formed by the second metal layer are connected to the first metal layer and the second metal layer through a via 41.
  • a schematic structural view of an embodiment of an array substrate of a liquid crystal display of the present invention is shown.
  • the pixel structures disposed on the array substrate 50 are arranged in a plurality of rows along the direction in which the data lines 42 extend, and the pixel structures of the adjacent two rows are sequentially arranged in opposite directions, that is, in the array substrate 500.
  • the upper pixel structures 460, 461, 462, and 463 are arranged in a sequential order.
  • at least one of the adjacent two rows of pixel structures share the common electrode line 11.
  • the plurality of pixel structures are arranged in a plurality of columns in a direction perpendicular to the data lines 42, and the pixel structures of the adjacent two columns are sequentially arranged in the same direction.
  • adjacent two rows of pixel structures in which the gate lines 40 are distant from each other share their common electrode lines 41.
  • adjacent pixel structures 460 and 461, and pixels The structure 462 and the pixel structure 463 share the common electrode line 11 of both; and the pixel structure 461 and the common electrode line 11 of the pixel structure 462 are distant. That is, in the present embodiment, the two pixel structures 461 and 462 (or 462 and 463) that make the gate lines 11 apart from each other are selected to share the same common electrode line 41, wherein the width of the common electrode line 41 is between 2 um and 20 um. between.
  • the square pulse waveform is a signal waveform of a theoretically ideal data line
  • the solid line is a signal waveform of a data line measured by the array substrate in one embodiment of the present invention
  • the broken line is one of the existing designs.
  • the signal waveform of the data line measured by the array substrate It can be seen that the signal waveform measured by the array substrate provided by the embodiment of the present invention is closer to the ideal waveform, and the resistance-capacitance delay (RC Delay) is smaller, the pixel charging rate is higher, and the error charging is reduced.
  • RC Delay resistance-capacitance delay

Abstract

一种液晶显示器阵列基板以及相应的液晶显示器。该液晶显示器阵列基板包括：基板和在基板上形成的多个像素结构（460）。其中每一像素结构（460）包括有：配置于基板上的栅线（40）和共用电极线（41）、位于栅线（40）以及共用电极线（41）之上并与两者相交的两条数据线（42）、薄膜晶体管组件（43）、以及像素电极（45）。薄膜晶体管组件（43）电连接于数据线（42）和栅线（40）。像素电极（45）电连接于薄膜晶体管组件（43），配置于栅线（40）与共用电极线（41）之间。像素结构（460）沿数据线（42）延伸的方向成多行排列，相邻两行的像素结构（460）以相反的方向依序排列，至少有相邻两行的像素结构（460）共用共用电极线（41）。该液晶显示器可以降低数据线（42）的电阻电容延迟，增加像素的供电率。

Description

一种液晶显示器阵列基板及相应的液晶显示器 本申请要求于 2013 年 12 月 31 日提交中国专利局、 申请号为 201310753035.8、 发明名称为 "一种液晶显示器阵列基板及相应的液晶显示 器" 的中国专利申请的优先权， 上述专利的全部内容通过引用结合在本申请 中。 技术领域
本发明涉及薄膜晶体管液晶显示器 （Thin Film Transistor liquid crystal display, TFT-LCD )领域， 特别涉及一种液晶显示器阵列基板及相应的液晶 显示器。
背景技术
对于 TFT-LCD, 其驱动电路一般都含有栅线（Gate )、 数据线（Data )、 薄膜晶体管 （TFT ) 以及共用电极线 （Com )等必需元件。 在现有的一种光 刻工艺中， 栅线和共用电极线经常使用同层金属来制备。
如图 1所示， 示出了现有的一种液晶显示器阵列基板上的像素的结构示 意图。 该像素结构是在阵列基板上采用五道光刻 （5Mask )制程的过程中形 成的， 其中， 该像素 1在基板上形成， 其中， 该像素 1的像素结构 16的大 小以一方框标出， 该像素结构 16包括：
在基板上面的第一层金属层上， 形成有栅线 10和共用电极线 11 ;
在第二层金属层上， 形成有两条数据线 12, 该两条数据线 12位于栅线 10以及共用电极线 11之上并与两者相交；
薄膜晶体管组件 13 , 电连接于数据线 12以及栅线 11 ；
像素电极 15, 电连接于薄膜晶体管组件 13, 配置于栅线 10与数据线 12 之间， 其可以采用氧化铟锡（ITO ) 电极；
其中， 薄膜晶体管组件 13 包括通过非晶硅层制作的有源层， 以及由第 二层金属层形成的源极和漏极， 通过一个过孔 14将第一层金属层与第二层 金属层连接起来。 如图 2所示， 示出了现有的一种液晶显示器的阵列基板的结构示意图。 在现有的这种阵列基板中， 多个像素结构 16沿数据线 12延伸的方向成多行 排列， 以及沿数据线 12的垂直方向成多列排列。 相邻两行的像素结构以相 同的方向依序排列。
由于在这种阵列基板上，栅线 10和共用电极线 11由同层金属形成，故， 栅线 10和共用电极线 11只能平行走线。假设该液晶显示器有 N行像素 (图 中仅示出了 4行）， 则必有 N行栅线 10和 N行共用电极线 11。 对于每根数 据线 12而言， 它均会跨过这 N行栅线 10和 N行共用电极线 11。 分别形成 N个数据线 /栅线寄生电容（图中以虚线圓圈 A示出）和 N个数据线 /共用电 极线寄生电容（图中以虚线圓圈 B示出）。
上述的缺陷在于， 寄生电容会引起电阻电容延迟（RC Delay ), 会造成 数据线上的信号波形出现失真， 从而导致像素充电异常（如， 充电不足或错 充）。
发明内容
本发明所要解决的技术问题在于，提供一种液晶显示器阵列基板及相应 的液晶显示器， 可以降低数据线的电阻电容延迟， 增加像素的供电率。
为了解决上述技术问题， 本发明的实施例的一方面提供了一种液晶显示 器阵列基板， 包括：
基板；
在基板上形成的多个像素结构， 其中， 每一像素结构包括有：
配置于基板上由同层金属形成的栅线、 共用电极线；
位于栅线以及共用电极线之上并与两者相交的数据线；
薄膜晶体管组件， 电连接于数据线以及栅线；
像素电极， 电连接于薄膜晶体管组件， 配置于栅线与共用电极线之间； 其中， 像素结构沿数据线延伸的方向成多行排列， 相邻两行的像素结构 以相反的方向依序排列， 至少有相邻两行的像素结构共用共用电极线。
其中， 像素结构沿与数据线垂直的方向成多列排列， 相邻两列的像素结 构以相同的方向依序排列。
其中， 像素结构中栅线与共用电极线分别位于两端部， 且其中栅线相互 远离的相邻两行像素结构共用共用电极线。
其中， 共用电极线的宽度处于 2-30um之间。
其中， 第一像素电极为一透明电极。
相应地， 本发明的实施例的另一方面提供了一种液晶显示器阵列基板， 其中， 包括：
基板；
在基板上形成的多个像素结构， 其中， 每一像素结构包括有： 配置于基板上由同层金属形成的栅线、 共用电极线；
位于栅线以及共用电极线之上并与两者相交的数据线；
薄膜晶体管组件， 电连接于数据线以及栅线；
像素电极， 电连接于薄膜晶体管组件， 配置于栅线与共用电极线之间； 其中， 像素结构沿数据线延伸的方向成多行排列， 相邻两行的像素结构 以相反的方向依序排列， 像素结构中栅线与共用电极线分别位于两端部， 且 其中栅线相互远离的相邻两行像素结构共用共用电极线。
其中， 像素结构沿与数据线垂直的方向成多列排列， 相邻两列的像素结 构以相同的方向依序排列。
其中， 共用电极线的宽度处于 2-20um之间。
其中， 第一像素电极为一透明电极。
相应地， 本发明的实施例的再一方面提供了一种液晶显示器， 包括： 阵列基板；
彩色滤光片基板， 与阵列基板相对； 以及
液晶层， 配置于阵列基板与彩色滤光片基板之间；
其中， 阵列基板， 包括：
基板；
在基板上形成的多个像素结构， 其中， 每一像素结构包括有： 配置于基板上由同层金属形成的栅线、 共用电极线； 薄膜晶体管组件， 电连接于数据线以及栅线；
像素电极， 电连接于薄膜晶体管组件， 配置于栅线与共用电极线之间； 其中， 像素结构沿数据线延伸的方向成多行排列， 相邻两行的像素结构 以相反的方向依序排列， 至少有相邻两行的像素结构共用共用电极线。
其中， 像素结构沿与数据线垂直的方向成多列排列， 相邻两列的像素结 构以相同的方向依序排列。
其中， 像素结构中栅线与共用电极线分别位于两端部， 且其中栅线相互 远离的相邻两行像素结构共用的共用电极线。
其中， 共用电极线的宽度处于 2-20um之间。
其中， 第一像素电极为一透明电极。
实施本发明的实施例， 具有如下的有益效果：
本发明的实施例中，通过将配置于阵列基板上的像素结构沿数据线延伸 的方向成多行排列， 相邻两行的像素结构以相反的方向依序排列， 使其中栅 线相互远离的相邻两行像素结构会共用其共用电极线。从而减少了整个阵列 基板上的数据线相交共用电极线的次数，从而降低了数据线 /共用电极线寄生 电容的数量； 可以降低数据线的电阻电容延迟（RC Delay ), 增加像素的供 电率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面 描述中的附图仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以根据这些附图获得其它的附图。
图 1为现有的一种液晶显示器阵列基板上的像素结构的结构示意图； 图 2为现有的一种液晶显示器的阵列基板的结构示意图；
图 3为本发明提供的一种液晶显示器阵列基板上的像素结构的一个实施 例的结构示意图；
图 4 为本发明的一种液晶显示器的阵列基板的一个实施例的结构示意 图；
图 5为本发明与现有技术的电性比较图。
具体实施方式
以下各实施例的说明是参考附图， 用以式例本发明可以用以实施的特定 实施例。 本发明所提到的方向用语， 例如「上」、 「下」、 「前」、 「后」、 「左」、 Γ右」、 「内」、 「外」、 「侧面」等， 仅是参考附加图式的方向。 因此， 使用的 方向用语是用以说明及理解本发明， 而非用以限制本发明。
如图 3所示， 示出了本发明提供的一种液晶显示器阵列基板上的像素结 构的结构示意图。 该像素结构 460在基板上形成， 其中， 该像素结构 460是 由相邻两条数据线 42、栅线 40以及共用电极线 41互相交错形成的区域，其 中， 数据线 42用以传送对应像素的信号， 栅线 40用以传送扫描信号， 共用 电级线 41则用于为像素提供的共用电压。
具体地， 该像素结构 46包括：
配置于阵列基板上由同层金属（第一层金属层）形成的栅线 40和共用 电极线 41 , 其中， 40栅线与共用电极线 41分别位于该像素结构 46的两端 部；
在第二层金属层上， 形成有两条数据线 42, 该两条数据线 42位于栅线 40以及共用电极线 41之上并与两者相交；
薄膜晶体管组件 43 , 电连接于数据线 42以及栅线 41上；
像素电极 45 , 电连接于薄膜晶体管组件 43 , 配置于栅线 40与数据线 42之间 , 其为一透明电极，材料优选为氧化铟锡 ( Indium Tin Oxide , ΙΤΟ ); 其中， 薄膜晶体管组件 43 包括通过非晶硅层制作的有源层， 以及由第 二层金属层形成的源极和漏极， 通过一个过孔 41将第一层金属层与第二层 金属层连接起来。
如图 4所示， 示出了本发明的一种液晶显示器的阵列基板的一个实施例 的结构示意图。 在该实施例中， 配置于阵列基板 50上的像素结构沿数据线 42延伸的方向成多行排列，相邻两行的像素结构以相反的方向依序排列，也 就是说， 在阵列基板 500上的像素结构 460、 461、 462、 463呈现一上一下 的依序排列。 在此种排列方式下， 其中会有至少一部的相邻两行的像素结构 的共用该共用电极线 11。 而多个像素结构沿与数据线 42垂直的方向成多列 排列， 相邻两列的像素结构以相同的方向依序排列。
在此种排列方式下， 其中栅线 40相互远离的相邻两行像素结构会共用 其共用电极线 41。 从图中可以看出， 相邻的像素结构 460和 461 , 以及像素 结构 462和像素结构 463会共用两者的共用电极线 11 ;而像素结构 461和像 素结构 462的共用电极线 11会远离。 即在本实施例中， 选择使栅线 11相互 远离的两个像素结构 461和 462 (或 462和 463 )共用同一条共用电极线 41 , 其中， 该共用电极线 41的宽度处于 2um〜20um之间。
由于这样的设计， 与前述现有技术图 2中示出的阵列基板相比， 虽然数 据线 /栅线寄生电容的数量不变， 仍为 N个（见图中虚线圓圈 A所示， 图中 每列为 4个）； 但可以使整个阵列基板 50上的数据线 42相交共用电极线 41 的次数减半，意即数据线 42与共用电极线 41形成的数据线 /共用电极线寄生 电容大小减半， 大约为 N/2个（见图中虚线圈 B, 图中每列减为两个）， 其 中，Ν为像素结构的数量。因为，减少了数据线 /共用电极线寄生电容的数量， 从而可以减小数据线的电阻电容延迟（RC Delay ), 故可以提高像素的充电 率， 以及减轻错充的机会。
如图 5所示， 示出了本发明与现有技术中的电性比较图。 其中， 方形脉 冲波形为理论上理想的数据线的信号波形， 实线为对本发明的一个实施例中 的阵列基板所量测到的数据线的信号波形，虚线为对现有设计中的一种阵列 基板所量测到的数据线的信号波形。 从中可以看出， 本发明实施例所提供的 阵列基板所测到的的信号波形更接近理想波形，其电阻电容延迟（ RC Delay ) 更小， 而像素充电率更高， 错充减轻。
本发明还涉及一种液晶显示器包括： 如本发明的图 3和图 4所描述的阵 列基板； 彩色滤光片基板， 其与阵列基板相对； 以及液晶层， 垂直配向于阵 列基板与彩色滤光片基板之间。
实施本发明， 具有如下的有益效果：
本发明的实施例中，通过将配置于阵列基板上的像素结构沿数据线延伸 的方向成多行排列， 相邻两行的像素结构以相反的方向依序排列， 使其中栅 线相互远离的相邻两行像素结构会共用其共用电极线。从而减少了整个阵列 基板上的数据线相交共用电极线的次数，从而降低了数据线 /共用电极线寄生 电容的数量； 减小了数据线的电阻电容延迟（RC Delay ), 故可以提高像素 的充电率， 以及减轻了错充。
本发明的液晶显示器相较于现有技术的液晶显示器具有更低的数据线 的电阻电容延迟， 因此， 不但可得到更高的像素的充电率， 也可减少额外拉 线的成本。
以上所揭露的仅为本发明较佳实施例而已， 当然不能以此来限定本发明 之权利范围， 因此等同变化， 仍属本发明所涵盖的范围。

Claims

权 利 要 求
1、 一种液晶显示器阵列基板， 其中， 包括：
基板；
在基板上形成的多个像素结构， 其中， 每一像素结构包括有： 配置于所述基板上由同层金属形成的栅线、 共用电极线； 薄膜晶体管组件， 电连接于所述数据线以及所述栅线；
像素电极， 电连接于所述薄膜晶体管组件， 配置于所述栅线与所述共用 电极线之间；
其中， 所述像素结构沿所述数据线延伸的方向成多行排列， 相邻两行的 所述像素结构以相反的方向依序排列， 至少有相邻两行的所述像素结构共用 所述共用电极线。
2、 根据权利要求 1 所述的液晶显示器阵列基板， 其中， 所述像素结构 沿与所述数据线垂直的方向成多列排列，相邻两列的所述像素结构以相同的 方向依序排列。
3、 根据权利要求 2所述的液晶显示器阵列基板， 其中， 所述像素结构 中所述栅线与所述共用电极线分别位于两端部，且其中栅线相互远离的相邻 两行像素结构共用所述共用电极线。
4、 根据权利要求 3所述的液晶显示器阵列基板， 其特征在， 所述共用 电极线的宽度处于 2-20um之间。
5、 根据权利要求 3所述的液晶显示器阵列基板， 其中， 所述第一像素 电极为一透明电极。
6、 一种液晶显示器阵列基板， 其中， 包括： 基板；
在基板上形成的多个像素结构， 其中， 每一像素结构包括有： 配置于所述基板上由同层金属形成的栅线、 共用电极线； 薄膜晶体管组件， 电连接于所述数据线以及所述栅线；
像素电极， 电连接于所述薄膜晶体管组件， 配置于所述栅线与所述共用 电极线之间；
其中， 所述像素结构沿所述数据线延伸的方向成多行排列， 相邻两行的 所述像素结构以相反的方向依序排列， 所述像素结构中所述栅线与所述共用 电极线分别位于两端部，且其中栅线相互远离的相邻两行像素结构共用所述 共用电极线。
7、 根据权利要求 6所述的液晶显示器阵列基板， 其中， 所述像素结构 沿与所述数据线垂直的方向成多列排列，相邻两列的所述像素结构以相同的 方向依序排列。
8、 根据权利要求 Ί所述的液晶显示器阵列基板， 其特征在， 所述共用 电极线的宽度处于 2-20um之间。
9、 根据权利要求 8所述的液晶显示器阵列基板， 其中， 所述第一像素 电极为一透明电极。
10、 一种液晶显示器， 包括：
阵列基板；
彩色滤光片基板， 与所述阵列基板相对； 以及
液晶层， 配置于所述阵列基板与所述彩色滤光片基板之间；
其中， 所述阵列基板， 包括：
基板；
在基板上形成的多个像素结构， 其中， 每一像素结构包括有： 配置于所述基板上由同层金属形成的栅线、 共用电极线； 薄膜晶体管组件， 电连接于所述数据线以及所述栅线；
像素电极， 电连接于所述薄膜晶体管组件， 配置于所述栅线与所述共用 电极线之间；
其中， 所述像素结构沿所述数据线延伸的方向成多行排列， 相邻两行的 所述像素结构以相反的方向依序排列， 至少有相邻两行的所述像素结构共用 所述共用电极线。
11、 根据权利要求 10所述的液晶显示器， 其中， 所述像素结构沿与所 述数据线垂直的方向成多列排列，相邻两列的所述像素结构以相同的方向依 序排列。
12、 根据权利要求 11 所述的液晶显示器， 其中， 所述像素结构中所述 栅线与所述共用电极线分别位于两端部，且其中栅线相互远离的相邻两行像 素结构共用所述的共用电极线。
13、 根据权利要求 12所述的液晶显示器， 其中， 所述共用电极线的宽 度处于 2-20um之间。
14、 根据权利要求 13所述的液晶显示器， 其中， 所述第一像素电极为 一透明电极。
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