WO2015085733A1 - 阵列基板及其制造方法、显示装置 - Google Patents

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WO2015085733A1
WO2015085733A1 PCT/CN2014/079568 CN2014079568W WO2015085733A1 WO 2015085733 A1 WO2015085733 A1 WO 2015085733A1 CN 2014079568 W CN2014079568 W CN 2014079568W WO 2015085733 A1 WO2015085733 A1 WO 2015085733A1
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metal layer
gate line
region
layer
array substrate
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PCT/CN2014/079568
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田明
刘家荣
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京东方科技集团股份有限公司
北京京东方显示技术有限公司
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals

Definitions

  • the present invention relates to the field of liquid crystal display technologies, and in particular, to an array substrate and a method of fabricating the same, and a display device including the array substrate.
  • the array substrate has a very important influence on the performance of the liquid crystal display.
  • the existing array substrate generally includes a plurality of gate lines extending to an edge of the array substrate and connected to each other through a gate line lead, and the gate line lead can be used for performing a break/short test on the gate line, and the test is completed.
  • Cutting. 1 is a schematic view of a conventional array substrate in a dicing line region, including a substrate 1 , a gate line metal layer 2 , an insulating layer 4 , and a passivation layer 5 disposed from bottom to top, and the gate line metal layer 2 is generally three
  • the layer metal layer structure is, from bottom to top, a first Mo metal layer 201, an A1 metal layer 202, and a second Mo metal layer 203.
  • the manufacturing method of the existing array substrate comprises the steps of: forming a gate line metal layer on the substrate and forming a photoresist layer; exposing the photoresist layer by using a mask to form a photoresist retention corresponding to the gate line pattern; a region and a photoresist removal region corresponding to a region other than the gate line pattern; removing the photoresist in the photoresist removal region by development, etching the gate line metal layer outside the photoresist retention region by an etching process, the photoresist The gate line metal layer of the remaining region is not etched, a gate line metal layer pattern including the gate lines is formed, the photoresist is stripped, and the gate insulating layer 4 and the passivation layer 5 are formed.
  • the cutting section after the cutting process has three layers of metal simultaneously contacting with the air, and the three layers of metal are not the same material, because the chemical properties of different metals are different, and in the air There are water vapor and oxygen, and the adjacent two layers of the material with different cutting materials are prone to the reaction of the primary battery.
  • the metal A1 and Mo used in the existing grid are two kinds of metals with different vigor, which are easy to occur in the air. Battery reaction:
  • the invention provides an array substrate, a manufacturing method thereof and a display device, which can prevent electrochemical corrosion of the gate lines of the array substrate after dicing, and improve the reliability of the array substrate and the display device including the array substrate in use.
  • the present invention provides an array substrate including a plurality of gate lines, wherein a portion of the plurality of gate lines in the dicing line region is a dicing line region gate line, and the plurality of gate lines are in a non-cutting line region.
  • the portion is a non-cut line area gate line, and the cut line area gate line is a single layer structure.
  • non-cut line region gate line is a multi-layer structure.
  • the dicing line region gate line includes only a first metal layer
  • the non-cutting line region gate line includes a first metal layer, a second metal layer, and a third metal layer.
  • the material of the first metal layer is any one of elemental metals Mo, Ta, Cr, Al, and Cu
  • the material of the second metal layer and the material of the third metal layer are elemental metals. Any one of Mo, Ta, Cr, Al, Cu or any one of alloy materials Mo-Ta, Al-Ta, Al-Ni, a material of the first metal layer and a second metal layer Different materials.
  • the first metal layer is a Mo metal layer
  • the second metal layer is an A1 metal layer
  • the third metal layer is a Mo metal layer.
  • the array substrate further includes a gate insulating layer and a passivation layer, the gate insulating layer and the passivation layer covering the dicing line region gate line and the non-cutting line region gate line,
  • the plurality of gate lines extend to the edge regions of the array substrate and are connected by gate lines.
  • the array substrate further includes an active layer formed on the gate insulating layer, a source and drain layer formed on the active layer, and a pixel electrode layer formed on the passivation layer
  • the passivation layer is formed on the source and drain layers.
  • the present invention also provides a method for manufacturing an array substrate, including:
  • a gate line metal layer pattern including a cut line region gate line and a non-cut line region gate line is formed, the cut line region gate line being a single layer structure.
  • the gate line metal layer pattern includes:
  • the gate line metal layer being a multilayer structure including a first metal layer and a metal layer other than the first metal layer;
  • the glue completely removes the area
  • the photoresist of the remaining portion of the photoresist is removed by an ashing process, and the photoresist in the completely remaining region of the photoresist is thinned;
  • the photoresist is stripped to obtain a gate line metal layer pattern including the non-cut line region gate lines.
  • the etching the metal layer of the gate line metal layer of the photoresist remaining portion except the first metal layer comprises: etching the gate line metal layer with an etchant, and adjusting the engraving The etching concentration and the etching time are controlled such that the gate line region of the dicing line region retains only the first metal layer.
  • the method for fabricating the array substrate further includes:
  • a pixel electrode layer pattern is formed.
  • the present invention also provides a display device comprising the array substrate of any one of the above aspects.
  • the genus is used as the positive and negative electrodes and is in contact with the electrolyte at the same time.
  • the gate line of the dicing line region in the array substrate provided by the present invention has only one layer of metal in contact with air, and cannot be used as both positive and negative electrodes at the same time, so that the galvanic cells are not satisfied.
  • the reaction conditions prevent the occurrence of the galvanic cell reaction, prevent the electrochemical corrosion of the gate lines of the array substrate after dicing, and improve the reliability of the array substrate and the display device including the array substrate in use.
  • FIG. 1 is a schematic view of a conventional array substrate in a cutting line region
  • FIG. 2 is a schematic view of an array substrate in a cutting line region according to an embodiment of the present invention
  • FIG. 3 is a flowchart of a method of manufacturing an array substrate according to an embodiment of the present invention.
  • step S2 in FIG. 3 is performed
  • Figure 5 is a plan view of Figure 4.
  • FIG. 6 is a schematic structural view after step S4 in FIG. 3 is performed;
  • Figure 7 is a plan view of Figure 6;
  • step S5 in FIG. 3 is performed
  • Figure 9 is a plan view of Figure 8.
  • FIG. 10 is a schematic structural view after step S6 in FIG. 3 is performed.
  • Figure 1 is a plan view of Figure 10
  • Figure 12 is a schematic view showing the structure after step S 12 in Figure 3 is performed;
  • Figure 13 is a schematic view of the array substrate in the area of the dicing line after being cut in accordance with an embodiment of the present invention.
  • first and second are used for descriptive purposes only and are not to be construed as indicating or implying a relative importance or implicitly indicating the number of technical features indicated. Thus, features defining “first” and “second” may include one or more explicitly or implicitly. This feature. In the description of the present invention, “multiple” means two or more unless otherwise stated.
  • FIG. 2 is a specific embodiment of an array substrate according to an embodiment of the present invention.
  • the array substrate of the embodiment includes a plurality of gate lines, and a portion of the plurality of gate lines in the cutting line region 6 is a cutting line region.
  • the gate line, the portion of the plurality of gate lines in the non-cut line area is a non-cut line area gate line, and the cut line area gate line is a single layer structure.
  • the dicing line region grid line of the array substrate provided by the embodiment of the present invention has a single layer structure, so that after the gate line of the dicing line region 6 is cut, only one layer of metal is formed in the cutting section 7 (as shown in FIG. 13).
  • the gate line of the dicing line in the array substrate provided by the present invention has only one layer of metal in contact with the air.
  • the line may be a two-layer or two-layer multilayer structure, one of which may be used as a main conductive layer, and the other layer as a barrier layer, so that the gate line can be maintained in a normal use state.
  • the dicing line region gate line may include only the first metal layer 201, and the non-cutting line region gate line includes the first metal layer 201, the second metal layer 202, and the third metal layer 203, wherein the first metal layer 201.
  • the second metal layer 202 and the third metal layer 203 may be sequentially arranged from bottom to top, and may be cut from top to bottom during the cutting process, thereby reducing the processing difficulty.
  • the material of the first metal layer 201 may be any one of elemental metals Mo, Ta, Cr, Al, and Cu.
  • the material of the second metal layer 202 and the third metal layer 203 may be elemental metal Mo, Ta, Any one of Cr, Al, and Cu or any of alloy materials Mo-Ta, Al-Ta, and Al-Ni, the material of the first metal layer 201 is different from the material of the second metal layer 202.
  • the first metal layer 201 is a Mo metal layer
  • the second metal layer 202 is an A1 metal layer
  • the third metal layer 203 is a Mo metal layer.
  • the gate line at the dicing line region 6 may only retain the first metal layer 201.
  • the array substrate of this embodiment further includes a gate insulating layer 4 and a passivation layer 5, and the gate is absolutely
  • the edge layer 4 and the passivation layer 5 cover the dicing line region gate line and the non-cutting line region gate line, the plurality of gate lines extending to the edge portion of the array substrate and passing through the gate line lead (not shown Connected to each other, through the gate line lead, the plurality of gate lines can be tested for breaking/shortning at the same time. After the test is completed, the cutting line region gate line is cut, the gate line lead and the plurality of strips The grid lines are separated.
  • the array substrate further includes an active layer (not shown) formed on the gate insulating layer 4, a source and drain layer (not shown) formed on the active layer, and a passivation layer formed on the active layer A pixel electrode layer (not shown) on the fifth, a passivation layer 5 is formed on the source and drain layers.
  • a gate line metal layer pattern including a cut line region gate line and a non-cut line region gate line is formed, the cut line region gate line being a single layer structure.
  • the method for manufacturing the array substrate according to the embodiment because the gate line of the dicing line region has a single layer structure, so that after the gate line of the dicing line region 6 is cut, the cutting section 7 (shown in FIG. 13) is only A layer of metal is in contact with the air. Since the galvanic cell reaction requires two metals having different reactivity as the positive and negative electrodes and simultaneously contacting the electrolyte, the cutting line of the array substrate in the method for manufacturing the array substrate provided in this embodiment.
  • the area grid line has only one layer of metal in contact with the air, and cannot be used as the positive and negative electrodes at the same time.
  • Electrochemical etching improves the reliability of the array substrate and the display device including the array substrate in use.
  • a method for forming a gate line metal layer pattern including a gate line region gate line and a non-cut line region gate line specifically includes the following steps:
  • the gate line metal layer 2 may be formed on the substrate 1 by deposition, coating, sputtering or other methods, and the gate line metal layer 2 is a multi-layer structure including the first metal layer 201 and the first metal layer
  • the metal layer other than 201, the material of the first metal layer 201 may be any one of the elemental metals Mo, Ta, Cr, Al, and Cu having good conductivity.
  • the first metal layer may be sequentially deposited on the substrate 1. 201, a second metal layer 202 and a third metal layer 203.
  • the photoresist completely removed region corresponds to a region other than the region where the gate line is located.
  • a gate line metal layer pattern including gate lines is reserved in the region 302, with reference to FIGS. 6 and 7.
  • the residual photoresist can be processed by using an ashing process, so that the photoresist of the photoresist partially remaining region 302 is completely removed, and the photoresist of the photoresist completely remaining region 301 is thinned.
  • etching the gate line metal layer 2 of the photoresist portion retention region 302 specifically, removing the metal layer of the gate metal layer 2 of the photoresist portion retention region 302 except the first metal layer 201, The second metal layer 202 and the third metal layer 203 can be removed, and the gate line metal layer pattern of the gate line region of the dicing line region is formed in the photoresist portion remaining region 302, thereby making the gate line of the dicing line region 6 a single layer.
  • Structure refer to Fig. 10 and Fig. 11.
  • Depositing each metal layer in turn facilitates control of the thickness of each metal layer. Since the gray scale mask or the half-step mask can simultaneously achieve exposure and half exposure, it is possible to perform light only in one exposure and development process. A photoresist completely reserved region 301, a photoresist portion remaining region 302, and a photoresist completely removed region are formed on the engraved layer 3, thereby avoiding exposure and development of different regions of the photoresist layer 3, thereby enabling the barrel to be formed. During the fabrication process of the array substrate, the ashing process can completely remove the photoresist of the photoresist portion retention region 302, and at the same time, the photoresist of the photoresist completely remaining region 301 is thinned, which is beneficial to realize the light.
  • the gate line metal layer 2 of the engraved portion remaining region 302 is etched without affecting the gate line metal layer 2 of the photoresist completely remaining region 301, and the step S1 to S6 may be formed to include the dicing line
  • the gate line metal layer pattern of the area gate line and the non-cut line area gate line, and the gate line area of the dicing line area is a single layer structure, thereby avoiding the galvanic cell reaction in the gate line of the dicing line area 6, thereby preventing the array substrate from being
  • the gate line undergoes electrochemical etching after dicing, thereby improving the reliability of the array substrate and the display device including the array substrate in use.
  • the gate metal layer 2 of the photoresist partial retention region 302 is etched by wet etching or dry etching, but the dry etching device is complicated and costly. Therefore, it is preferable to etch the gate line metal layer 2 of the photoresist partial retention region 302 by wet etching, which may include: performing etching on the gate line metal layer 2 of the photoresist partial retention region 302 by using an etching solution. Etching, by adjusting the concentration of the etching solution and controlling the etching time, the second metal layer 202 and the third metal layer 203 of the gate line region are removed, leaving only the first metal layer 201, and remaining in the photoresist portion.
  • the region 302 forms a gate line metal layer pattern including the gate line of the dicing line region, and finally the gate line of the dicing line region 6 is a single layer structure, which is easy to realize by adjusting the etching liquid concentration and controlling the etching time, and is wet etched.
  • the device is simple and low in cost, so that the etching process in step S6 can be easily controlled and the cost is low, thereby facilitating the fabrication of the array substrate.
  • the method for fabricating the array substrate can be used to fabricate a bottom gate type thin film transistor array substrate, and the top gate type thin film transistor array substrate is also applicable.
  • the bottom gate type thin film transistor array substrate manufacturing method further includes :
  • an active layer material may be formed on the substrate 1 subjected to the step S8 by deposition, coating, sputtering or other film forming method, and then a layer of photoresist is coated on the active layer material, and the light is applied thereto.
  • the adhesive is exposed, developed, and then formed into an active layer pattern by an etching process. Finally, the remaining photoresist is stripped.
  • a source/drain layer material may be formed by using a deposition, coating, sputtering or other film formation method on the substrate 1 subjected to the step S9, and the source and drain layer materials may be Cr, W, Ti, Ta, Mo, a metal such as Al or Cu or an alloy thereof, and then coating a layer of photoresist on the source/drain layer material, exposing and developing the photoresist, forming a source/drain layer pattern by an etching process, and finally stripping Remaining photoresist.
  • the formation of the active layer pattern and the formation of the source/drain layer pattern in S9 and S10 may also be formed by one patterning process, for example, using a gray scale mask or a half-order mask exposure, development, etching, ashing, second etching Strip the remaining photoresist.
  • a passivation layer material on the substrate 1 through the step S10, and then apply a layer of photolithography on the passivation layer material.
  • the glue is exposed and developed, and the pattern of the passivation layer 5 is formed by an etching process, and finally the remaining photoresist is stripped.
  • a pixel electrode material may be formed by depositing, coating, sputtering or other film forming method on the substrate 1 subjected to step S11, and the pixel electrode material may be indium tin oxide, indium zinc oxide or the like, and then at the pixel electrode.
  • the material is coated with a layer of photoresist, and the photoresist is exposed and developed, and then a pixel electrode pattern (not shown) is formed by an etching process, and finally the remaining photoresist is stripped.
  • the bottom gate type thin film transistor array substrate of the present embodiment can be obtained, and thus can be used for manufacturing a display device including the array substrate, thereby realizing a display function.
  • the embodiment of the present invention further provides a display device, including the array substrate according to any of the above embodiments, wherein the display device may be: a liquid crystal panel, an electronic paper, or an OLED (Organic Light-Emitting Diode) panel.
  • the display device may be: a liquid crystal panel, an electronic paper, or an OLED (Organic Light-Emitting Diode) panel.
  • Any product or component having a display function such as a mobile phone, a tablet, a television, a display, a notebook computer, a digital photo frame, a navigator, etc., the embodiments of the array substrate and the array substrate used in the display device of the present embodiment
  • the array substrates provided are the same, so both can solve the same technical problem and achieve the same expected effect.

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Abstract

一种阵列基板，其制造方法以及包括该阵列基板的显示装置。所述阵列基板包括多条栅线（2），所述多条栅线（2）在切割线区域（6）的部分为切割线区域栅线，所述多条栅线在非切割线区域的部分为非切割线区域栅线，所述切割线区域栅线为单层结构。所述阵列基板可以防止阵列基板的栅线（2）在切割后发生电化学腐蚀，提高阵列基板及包括该阵列基板的显示装置的可靠性。

Description

阵列基板及其制造方法、 显示装置 技术领域
本发明涉及液晶显示技术领域， 尤其涉及一种阵列基板及其制造 方法、 和包括该阵列基板的显示装置。
背景技术
目前， 薄膜晶体管液晶显示器因其体积小， 耗能低等优点已经成 为主要的平板显示装置并得到了广泛的应用。 阵列基板作为液晶显示 器的主要组成部件， 对液晶显示器的性能有着十分重要的影响。
现有的阵列基板通常包括多条栅线， 所述多条栅线延伸至阵列基 板的边缘， 并通过栅线引线互相连接， 栅线引线可用于对栅线进行断 / 短路测试， 测试完毕要切割。 图 1 为现有阵列基板在切割线区域的示 意图， 包括由下到上设置的基板 1、 栅线金属层 2、 绝缘层 4和钝化层 5 , 所述栅线金属层 2整体均为三层金属层结构， 由下到上依次为第一 Mo金属层 201、 A1金属层 202、 第二 Mo金属层 203。 现有的阵列基 板的制造方法， 包括以下步骤： 在基板上形成栅线金属层并形成光刻 胶层； 利用掩模板对光刻胶层进行曝光， 形成与栅线图案对应的光刻 胶保留区域和与栅线图案以外区域对应的光刻胶去除区域； 通过显影 去除光刻胶去除区域的光刻胶， 通过刻蚀工艺刻蚀光刻胶保留区域以 外的栅线金属层， 光刻胶保留区域的栅线金属层未被刻蚀， 形成包括 栅线的栅线金属层图形， 剥离光刻胶； 形成栅绝缘层 4和钝化层 5。
由于现有阵列基板中的栅线为多层结构， 进行切割工艺后的切割 断面有三层金属同时与空气接触， 而三层金属不是同一种材质， 由于 不同金属的化学性质存在差异， 而空气中存在水汽及氧气， 切割断面 的相邻两层材质不同的金属间易发生原电池反应， 现有栅线使用的金 属 A1和 Mo是两种活泼性不同的金属， 其在空气中易发生如下原电池 反应：
在酸性条件下发生析氢腐蚀：
负极： Al-3e- =Al3+; 正极： 2H+ + 2e- =H2 ；
在碱性条件下发生吸氧腐蚀：
负极： Al-3e- =Al3+; 正极： 2H20+02+ 4e- =40H-;
这样就会造成对栅线的电化学腐蚀， 而且这种腐蚀会持续发生并 会逐步向阵列基板的显示区蔓延， 影响显示效果， 从而导致包括所述 阵列基板的显示装置显示异常。
发明内容
本发明提供一种阵列基板及其制造方法、 显示装置， 可防止阵列 基板的栅线在切割后发生电化学腐蚀， 提高阵列基板及包括该阵列基 板的显示装置在使用中的可靠性。
为达到上述目的， 本发明提供了一种阵列基板， 包括多条栅线， 所述多条栅线在切割线区域的部分为切割线区域栅线， 所述多条栅线 在非切割线区域的部分为非切割线区域栅线， 所述切割线区域栅线为 单层结构。
进一步地， 所述非切割线区域栅线为多层结构。
进一步地， 所述切割线区域栅线仅包括第一金属层， 所述非切割 线区域栅线包括第一金属层、 第二金属层和第三金属层。
更进一步的， 所述第一金属层的材质为单质金属 Mo、 Ta、 Cr、 Al、 Cu中的任一种， 所述第二金属层的材质和所述第三金属层的材质为单 质金属 Mo、 Ta、 Cr、 Al、 Cu中的任一种或者合金材料 Mo-Ta、 Al-Ta、 Al-Ni中的任一种， 所述第一金属层的材质与所述第二金属层的材质不 同。
具体地， 所述第一金属层为 Mo金属层， 所述第二金属层为 A1金 属层， 所述第三金属层为 Mo金属层。
更进一步地， 所述阵列基板还包括栅极绝缘层和钝化层， 所述栅 极绝缘层和所述钝化层覆盖所述切割线区域栅线和所述非切割线区域 栅线， 所述多条栅线延伸至所述阵列基板边缘区域并通过栅线引线连 接。
更进一步地、 所述阵列基板还包括形成在所述栅极绝缘层上的有 源层、 形成在所述有源层上的源漏极层以及形成在所述钝化层上的像 素电极层， 所述钝化层形成于所述源漏极层上。
为实现上述目的， 本发明还提供了一种阵列基板的制造方法， 包 括：
形成包括切割线区域栅线和非切割线区域栅线的栅线金属层图 形， 所述切割线区域栅线为单层结构。
进一步地， 所述形成包括切割线区域栅线和非切割线区域栅线的 栅线金属层图形包括：
在基板上形成栅线金属层， 所述栅线金属层为多层结构， 包括第 一金属层和第一金属层以外的金属层；
在所述栅线金属层上形成光刻胶层；
采用灰阶掩模板或半阶掩模板对形成有所述栅线金属层和所述光 刻胶层的基板进行曝光、 显影， 形成光刻胶完全保留区域、 光刻胶部 分保留区域和光刻胶完全去除区域；
刻蚀所述栅线金属层， 光刻胶完全去除区域的栅线金属层被去除， 形成包括栅线的栅线金属层图形；
采用灰化工艺去除所述光刻胶部分保留区域的光刻胶， 所述光刻 胶完全保留区域的光刻胶被减薄；
刻蚀所述光刻胶部分保留区域的栅线金属层除所述第一金属层以 外的金属层， 在所述光刻胶部分保留区域形成所述切割线区域栅线的 栅线金属层图形；
剥离光刻胶， 得到包括所述非切割线区域栅线的栅线金属层图形。 进一步地， 所述刻蚀所述光刻胶部分保留区域的栅线金属层除第 一金属层以外的金属层， 包括， 利用刻蚀液对所述栅线金属层进行刻 蚀， 通过调整刻蚀液浓度并控制刻蚀时间， 使所述切割线区域栅线仅 保留第一金属层。
更进一步地， 所述阵列基板的制作方法还包括：
形成栅极绝缘层， 所述栅极绝缘层覆盖所述切割线区域栅线和所 述非切割线区域栅线；
形成有源层图形；
形成源漏极层图形；
形成钝化层图形， 所述钝化层图形覆盖所述切割线区域栅线和所 述非切割线区域栅线；
形成像素电极层图形。
本发明还提供了一种显示装置， 包括上述任一技术方案所述的阵 列基板。
本发明提供的阵列基板及其制造方法、 显示装置， 所述阵列基板 的切割线区域栅线为单层结构， 使得所述栅线经切割后， 在切割断面 只有一层金属与空气接触， 由于原电池反应需要两种活泼性不同的金 属分别作为正、 负电极且同时与电解质相接触， 而本发明所提供阵列 基板中的切割线区域栅线只有一层金属与空气接触， 无法同时作为正、 负电极， 因此不满足发生原电池反应的条件， 由此避免了原电池反应 的发生， 可防止阵列基板的栅线在切割后发生电化学腐蚀， 提高阵列 基板及包括该阵列基板的显示装置在使用中的可靠性。
附图说明
图 1为现有阵列基板在切割线区域的示意图；
图 2为本发明实施例阵列基板在切割线区域的示意图；
图 3为本发明实施例阵列基板的制造方法的流程图；
图 4为执行完图 3中步骤 S2后的结构示意图；
图 5为图 4的俯视图；
图 6为执行完图 3中步骤 S4后的结构示意图；
图 7为图 6的俯视图；
图 8为执行完图 3中步骤 S5后的结构示意图；
图 9为图 8的俯视图；
图 10为执行完图 3中步骤 S6后的结构示意图；
图 1 1为图 10的俯视图；
图 12为执行完图 3中步骤 S 12后的结构示意图；
图 13为本发明实施例阵列基板在进行切割后在切割线区域的示意 图。
具体实施方式
下面结合附图对本发明实施例阵列基板及其制造方法、 显示装置 进行详细描述。
在本发明的描述中， 需要理解的是， 术语 "中心"、 "上"、 "下"、 "前" 、 "后" 、 "左" 、 "右" 、 "竖直" 、 "水平" 、 "顶" 、 "底" 、 "内" 、 "外" 等指示的方位或位置关系为基于附图所示的 方位或位置关系， 仅是为了便于描述本发明和筒化描述， 而不是指示 或暗示所指的装置或元件必须具有特定的方位、 以特定的方位构造和 操作， 因此不能理解为对本发明的限制。
术语 "第一" 、 "第二" 仅用于描述目的， 而不能理解为指示或暗 示相对重要性或者隐含指明所指示的技术特征的数量。 由此， 限定有 "第一" 、 "第二" 的特征可以明示或者隐含地包括一个或者更多个 该特征。 在本发明的描述中， 除非另有说明， "多个" 的含义是两个 或两个以上。
参照图 2,图 2为本发明实施例提供的阵列基板的一个具体实施例， 本实施例所述的阵列基板包括多条栅线，多条栅线在切割线区域 6 的部分为切割线区域栅线， 多条栅线在非切割线区域的部分为非切割 线区域栅线， 切割线区域栅线为单层结构。
本发明实施例提供的阵列基板的切割线区域栅线为单层结构， 使 得在所述切割线区域 6的栅线经切割后， 在切割断面 7 (如图 13所示） 只有一层金属与空气接触， 由于原电池反应需要两种活泼性不同的金 属分别作为正、 负电极且同时与电解质相接触， 而本发明所提供阵列 基板中的切割线区域栅线只有一层金属与空气接触， 无法同时作为正、 负电极， 因此不满足发生原电池反应的条件， 由此避免了原电池反应 的发生， 可防止阵列基板的栅线在切割后发生电化学腐蚀， 提高了阵 列基板及包括该阵列基板的显示装置在使用中的可靠性。
由于栅线在使用中需要有较好的导电性， 因此常选用低电阻率的 材料， 但单层结构的材料可能会产生电子迁移， 导致栅线损坏， 影响 正常使用， 因此非切割线区域栅线可为两层或两层以上的多层结构， 可将其中一层作为主要的导电层， 其它层作为阻挡层， 使栅线能保持 在正常使用状态。
具体地， 切割线区域栅线可仅包括第一金属层 201 , 所述非切割线 区域栅线包括第一金属层 201、 第二金属层 202和第三金属层 203 , 其 中， 第一金属层 201、 第二金属层 202和第三金属层 203可由下到上依 次分布， 在进行切割工艺时可以从上到下切割， 降低了加工难度。
第一金属层 201 的材质可选用单质金属 Mo、 Ta、 Cr、 Al、 Cu中 的任一种， 第二金属层 202材质和所述第三金属层 203 的材质可为单 质金属 Mo、 Ta、 Cr、 Al、 Cu中的任一种或者合金材料 Mo-Ta、 Al-Ta、 Al-Ni中的任一种， 第一金属层 201的材质与第二金属层 202的材质不 同。
第一金属层 201为 Mo金属层， 第二金属层 202为 A1金属层， 第 三金属层 203为 Mo金属层，位于切割线区域 6的栅线可以仅保留第一 金属层 201。
本实施例所述的阵列基板还包括栅极绝缘层 4和钝化层 5 ,栅极绝 缘层 4和钝化层 5覆盖所述切割线区域栅线和所述非切割线区域栅线， 所述多条栅线延伸至所述阵列基板边缘区域并通过栅线引线 （图中未 示出） 互相连接， 通过所述栅线引线可同时对所述多条栅线进行断 /短 路测试， 在测试完成后， 对切割线区域栅线进行切割， 所述栅线引线 与所述多条栅线分离。
所述阵列基板还包括形成在栅极绝缘层 4 上的有源层 （图中未示 出） 、 形成在有源层上的源漏极层（图中未示出） 以及形成在钝化层 5 上的像素电极层 （图中未示出） ， 钝化层 5形成于源漏极层上。
本发明实施例还提供了一种阵列基板的制造方法， 包括：
形成包括切割线区域栅线和非切割线区域栅线的栅线金属层图 形， 所述切割线区域栅线为单层结构。
本实施例所述的阵列基板的制造方法， 因为切割线区域栅线为单 层结构， 使得在所述切割线区域 6的栅线经切割后， 在切割断面 7 (如 图 13所示） 只有一层金属与空气接触， 由于原电池反应需要两种活泼 性不同的金属分别作为正、 负电极且同时与电解质相接触， 而本实施 例所提供阵列基板的制造方法中的阵列基板的切割线区域栅线只有一 层金属与空气接触， 无法同时作为正、 负电极， 因此不满足发生原电 池反应的条件， 由此避免了原电池反应的发生， 可防止阵列基板的栅 线在切割后发生电化学腐蚀， 提高阵列基板及包括该阵列基板的显示 装置在使用中的可靠性。
参照图 3〜图 12 , 形成包括切割线区域栅线和非切割线区域栅线的 栅线金属层图形的方法具体包括以下步骤：
51、 在基板 1上形成栅线金属层 2;
具体可以采用沉积、 涂敷、 溅射或其它方法在基板 1 上形成栅线 金属层 2, 栅线金属层 2 为多层结构， 所述多层结构包括第一金属层 201和第一金属层 201以外的金属层，第一金属层 201的材质可为导电 性能较好的单质金属 Mo、 Ta、 Cr、 Al、 Cu 中的任一种， 例如： 可在 基板 1上依次沉积第一金属层 201、第二金属层 202和第三金属层 203。
52、在栅线金属层 2上形成光刻胶层 3 , 即可采用涂覆或本领域技 术人员所知的其它方法在栅线金属层 2上形成一层光刻胶， 参照图 4、 图 5;
53、 对形成有栅线金属层 2和光刻胶层 3的基板 1进行曝光、 显 具体可采用灰阶掩模板或半阶掩模板对形成有栅线金属层 2 和光 刻胶层 3的基板 1进行曝光、 显影， 形成光刻胶完全保留区域 301、 光 刻胶部分保留区域 302和光刻胶完全去除区域（图中未示出） ， 其中， 光刻胶完全保留区域 301 与非切割线区域的栅线的对应， 光刻胶部分 保留区域 302与切割线区域 6的栅线对应， 光刻胶完全去除区域与栅 线所在区域以外的区域对应。
54、 对光刻胶完全去除区域的栅线金属层 2 进行刻蚀， 使光刻胶 完全去除区域的栅线金属层 2 被去除， 并在光刻胶完全保留区域 301 和光刻胶部分保留区域 302 中保留包括栅线的栅线金属层图形， 参照 图 6、 图 7。
55、 去除光刻胶部分保留区域 302的光刻胶；
具体可采用灰化工艺对残留的光刻胶进行处理， 使光刻胶部分保 留区域 302的光刻胶完全被去除， 同时使光刻胶完全保留区域 301 的 光刻胶被减薄， 参照图 8、 图 9。
56、 对光刻胶部分保留区域 302的栅线金属层 2进行刻蚀； 具体地， 去除光刻胶部分保留区域 302的栅极金属层 2除所述第 一金属层 201 以外的金属层， 即可去除第二金属层 202和第三金属层 203 , 在光刻胶部分保留区域 302形成切割线区域栅线的栅线金属层图 形， 由此可使切割线区域 6的栅线为单层结构， 参照图 10、 图 11。
57、 剥离光刻胶， 利用剥离液对光刻胶完全保留区域 301 的光刻 胶进行剥离处理， 将光刻胶完全保留区域 301 的光刻胶完全去除， 得 到包括所述非切割线区域栅线的栅线金属层图形。
依次沉积每个金属层有利于对各个金属层的厚度进行控制， 由于 灰阶掩模板或半阶掩模板均可同时实现曝光和半曝光， 因此可使得只 需要一次曝光、 显影过程就能在光刻胶层 3 上形成光刻胶完全保留区 域 301、 光刻胶部分保留区域 302和光刻胶完全去除区域， 避免了对光 刻胶层 3 的不同区域分别进行曝光、 显影， 从而可筒化所述阵列基板 的制作过程， 灰化工艺可使光刻胶部分保留区域 302 的光刻胶完全被 去除， 同时使光刻胶完全保留区域 301 的光刻胶被减薄， 有利于实现 对光刻胶部分保留区域 302的栅线金属层 2进行刻蚀而不影响光刻胶 完全保留区域 301的栅线金属层 2 ,通过步骤 S 1〜S6可形成包括切割线 区域栅线和非切割线区域栅线的栅线金属层图形， 且切割线区域栅线 为单层结构， 由此可避免在切割线区域 6 的栅线发生原电池反应， 从 而防止阵列基板的栅线在切割后发生电化学腐蚀， 进而提高阵列基板 及包括该阵列基板的显示装置在使用中的可靠性。
步骤 S6中对光刻胶部分保留区域 302的栅线金属层 2进行刻蚀的 方法， 可采用湿法刻蚀或干法刻蚀， 但由于干法刻蚀的设备较为复杂， 且成本较高， 因此， 优选利用湿法刻蚀对光刻胶部分保留区域 302 的 栅线金属层 2 进行刻蚀， 具体可包括： 利用刻蚀液对光刻胶部分保留 区域 302的栅线金属层 2进行刻蚀， 通过调整刻蚀液浓度并控制刻蚀 时间， 使切割线区域栅线的第二金属层 202和第三金属层 203被去除， 仅保留第一金属层 201 ,在光刻胶部分保留区域 302形成包括切割线区 域栅线的栅线金属层图形， 最终可使切割线区域 6的栅线为单层结构， 由于调整刻蚀液浓度并控制刻蚀时间易于实现， 且湿法刻蚀的设备筒 单， 成本较低， 因此， 可使步骤 S6中的刻蚀过程容易控制， 且成本较 低， 从而有利于阵列基板的制作。
参照图 12 , 上述实施例提供的阵列基板的制作方法可用于制作底 栅型的薄膜晶体管阵列基板， 顶栅型薄膜晶体管阵列基板同样适用， 所述底栅型的薄膜晶体管阵列基板制作方法还包括：
58、 形成栅极绝缘层 4 , 所述栅极绝缘层 4覆盖切割线区域栅线和 非切割线区域栅线；
具体地， 可以采用等离子体增强化学气相沉积等本领域技术人员 所知的其它工艺方法， 在经过步骤 S7的基板 1上形成栅绝缘层材料， 之后在栅绝缘层材料上涂覆一层光刻胶， 并对光刻胶进行曝光、 显影 处理， 再通过刻蚀工艺形成栅绝缘层 4 的图形， 最后剥离剩余的光刻 胶。 其中， 栅绝缘层材料可以选用氧化物、 氮化物或者氮氧化物， 栅 绝缘层 4 可以为单层或多层结构。 栅绝缘层可以是覆盖基板的完整膜 层， 不需要图案化， 即无需光刻胶涂覆、 曝光、 显影、 刻蚀等工艺步 骤。
59、 形成有源层图形；
具体地， 可在经过步骤 S8的基板 1采用沉积、 涂敷、 溅射或其它 成膜方法形成一层有源层材料， 之后在有源层材料上涂覆一层光刻胶， 并对光刻胶进行曝光、 显影处理， 再通过刻蚀工艺形成有源层图形， 最后剥离剩余的光刻胶。
510、 形成源漏极层图形；
具体地， 可在经过步骤 S9的基板 1采用沉积、 涂敷、 溅射或其它 成膜方法形成一层源漏极层材料， 源漏极层材料可以是 Cr、 W、 Ti、 Ta、 Mo、 Al、 Cu等金属或其合金， 之后在源漏极层材料上涂覆一层光 刻胶， 并对光刻胶进行曝光、 显影处理， 再通过刻蚀工艺形成源漏极 层图形， 最后剥离剩余的光刻胶。
S9和 S10中形成有源层图形和形成源漏极层图形也可以通过一次 构图工艺形成， 例如使用灰阶掩模板或半阶掩模板曝光、 显影、 刻蚀、 灰化、 第二次刻蚀、 剥离剩余的光刻胶。
511、 形成钝化层 5的图形， 钝化层 5的图形覆盖切割线区域栅线 和非切割线区域栅线；
具体地， 可以采用等离子体增强化学气相沉积等本领域技术人员 所知的其它工艺方法， 在经过步骤 S10的基板 1上形成钝化层材料， 之后在钝化层材料上涂覆一层光刻胶， 并对光刻胶进行曝光、 显影处 理， 再通过刻蚀工艺形成钝化层 5的图形， 最后剥离剩余的光刻胶。
512、 形成像素电极层图形。
具体地， 可在经过步骤 S11 的基板 1采用沉积、 涂敷、 溅射或其 它成膜方法形成一层像素电极材料， 像素电极材料可以是氧化铟锡、 氧化铟锌等材料， 之后在像素电极材料上涂覆一层光刻胶， 并对光刻 胶进行曝光、显影处理，再通过刻蚀工艺形成像素电极图形（未图示）， 最后剥离剩余的光刻胶。
由此， 可得到本实施例所述的底栅型的薄膜晶体管阵列基板， 从 而可用于制造包括该阵列基板的显示装置， 实现显示功能。
本发明实施例还提供了一种显示装置， 包括上述任一实施例所述 的阵列基板，所述显示装置可以为： 液晶面板、 电子纸、 OLED ( Organic Light-Emitting Diode, 有机发光二极管） 面板、 手机、 平板电脑、 电视 机、 显示器、 笔记本电脑、 数码相框、 导航仪等任何具有显示功能的 产品或部件， 由于在本实施例的显示装置中使用的阵列基板与上述阵 列基板的各实施例提供的阵列基板相同， 因此二者能够解决相同的技 术问题， 并达到相同的预期效果。
关于本发明实施例的显示装置的其他构成等已为本领域的技术人 员所熟知， 在此不再详细说明。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并 不局限于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范 围内， 可轻易想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护范围应以所述权利要求的保护范围为准。

Claims

权 利 要 求
1. 一种阵列基板， 其特征在于， 所述阵列基板包括多条栅线， 所 述多条栅线在切割线区域的部分为切割线区域栅线， 所述多条栅线在 非切割线区域的部分为非切割线区域栅线， 所述切割线区域栅线为单 层结构。
2. 根据权利要求 1所述的阵列基板， 其特征在于， 所述非切割线 区域栅线为多层结构。
3. 根据权利要求 2所述的阵列基板， 其特征在于， 所述切割线区 域栅线仅包括第一金属层， 所述非切割线区域栅线包括第一金属层、 第二金属层和第三金属层。
4. 根据权利要求 3所述的阵列基板， 其特征在于， 所述第一金属 层的材质为单质金属 Mo、 Ta、 Cr、 Al、 Cu 中的任一种， 所述第二金 属层的材质和所述第三金属层的材质为单质金属 Mo、 Ta、 Cr、 Al、 Cu 中的任一种或者合金材料 Mo-Ta、 Al-Ta、 Al-Ni 中的任一种， 所述第 一金属层的材质与所述第二金属层的材质不同。
5. 根据权利要求 4所述的阵列基板， 其特征在于， 所述第一金属 层为 Mo 金属层， 所述第二金属层为 A1 金属层， 所述第三金属层为 Mo金属层。
6. 根据权利要求 1-5任一项所述的阵列基板， 其特征在于， 所述 阵列基板还包括栅极绝缘层和钝化层， 所述栅极绝缘层和所述钝化层 覆盖所述切割线区域栅线和所述非切割线区域栅线， 所述多条栅线延 伸至所述阵列基板边缘区域并通过栅线 I线连接。
7. 根据权利要求 6所述的阵列基板， 其特征在于， 所述阵列基板 还包括形成在所述栅极绝缘层上的有源层、 形成在所述有源层上的源 漏极层以及形成在所述钝化层上的像素电极层， 所述钝化层形成于所 述源漏极层上。
8. 一种阵列基板的制造方法， 其特征在于， 包括：
形成包括切割线区域栅线和非切割线区域栅线的栅线金属层图 形， 所述切割线区域栅线为单层结构。
9. 根据权利要求 8所述阵列基板的制造方法， 其特征在于， 所述 形成包括切割线区域栅线和非切割线区域栅线的栅线金属层图形包 括：
在基板上形成栅线金属层， 所述栅线金属层为多层结构， 包括第 一金属层和第一金属层以外的金属层；
在所述栅线金属层上形成光刻胶层；
采用灰阶掩模板或半阶掩模板对形成有所述栅线金属层和所述光 刻胶层的基板进行曝光、 显影， 形成光刻胶完全保留区域、 光刻胶部 分保留区域和光刻胶完全去除区域；
刻蚀所述栅线金属层， 光刻胶完全去除区域的栅线金属层被去除， 形成包括栅线的栅线金属层图形；
采用灰化工艺去除所述光刻胶部分保留区域的光刻胶， 所述光刻 胶完全保留区域的光刻胶被减薄；
刻蚀所述光刻胶部分保留区域的栅线金属层除所述第一金属层以 外的金属层， 在所述光刻胶部分保留区域形成所述切割线区域栅线的 栅线金属层图形；
剥离光刻胶， 得到包括所述非切割线区域栅线的栅线金属层图形。
10. 根据权利要求 8所述阵列基板的制造方法， 其特征在于， 所述刻蚀所述光刻胶部分保留区域的栅线金属层除所述第一金属 层以外的金属层， 包括， 利用刻蚀液对所述栅线金属层进行刻蚀， 通 过调整刻蚀液浓度并控制刻蚀时间， 使所述切割线区域栅线仅保留第 一金属层。
11. 根据权利要求 8-10 中任一项所述的阵列基板的制造方法， 其 特征在于， 所述制作方法还包括：
形成栅极绝缘层， 所述栅极绝缘层覆盖所述切割线区域栅线和所 述非切割线区域栅线；
形成有源层图形；
形成源漏极层图形；
形成钝化层图形， 所述钝化层图形覆盖所述切割线区域栅线和所 述非切割线区域栅线；
形成像素电极层图形。
12. 一种显示装置， 其特征在于， 包括如权利要求 1-7中任一项所 述的阵列基板。
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