WO2015054898A1 - 电气空闲状态处理方法及快速外设组件互联pcie设备 - Google Patents

电气空闲状态处理方法及快速外设组件互联pcie设备 Download PDF

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WO2015054898A1
WO2015054898A1 PCT/CN2013/085486 CN2013085486W WO2015054898A1 WO 2015054898 A1 WO2015054898 A1 WO 2015054898A1 CN 2013085486 W CN2013085486 W CN 2013085486W WO 2015054898 A1 WO2015054898 A1 WO 2015054898A1
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WO
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state
link
pcie
pcie device
code pattern
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Application number
PCT/CN2013/085486
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English (en)
French (fr)
Inventor
张忠
李胜
Original Assignee
华为技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 华为技术有限公司 filed Critical 华为技术有限公司
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/07—Arrangements for monitoring or testing transmission systems; Arrangements for fault measurement of transmission systems
    • H04B10/075—Arrangements for monitoring or testing transmission systems; Arrangements for fault measurement of transmission systems using an in-service signal
    • H04B10/077—Arrangements for monitoring or testing transmission systems; Arrangements for fault measurement of transmission systems using an in-service signal using a supervisory or additional signal
    • H04B10/0773—Network aspects, e.g. central monitoring of transmission parameters

Definitions

  • the present invention relates to the field of optical communications, and in particular, to an electrical idle state processing method and a fast peripheral component interconnect PCIE device. Background technique
  • PCIE Peripheral Component Interconnect Express
  • PCIE technology is widely used in PCIE devices such as PCs, servers and data centers. Due to the short electrical distance and large loss, the application of PCIE equipment is greatly limited. Because the cable transmission has the advantages of low loss and long transmission distance, the PCIE standard is being gradually applied to the cable transmission application scenario.
  • an Electrical Idle (EI) state is defined.
  • the EI state refers to the position where the D+ and D- voltages of the transmitter of the PCIE chip are maintained at a constant, constant voltage (common mode voltage). status.
  • the EI state usually occurs on the link when the link is switched or the link is in low power mode.
  • the transmitter of the PCIE chip drives a differential mode voltage with a peak value of less than 20 mV and does not transmit data, thus saving energy.
  • the PCIE standard is not designed for the scenario of cable transmission, and the optical module amplifies the noise, in the scenario where the PCIE standard supports cable transmission, when the link is in the EI state, although the input of the optical module is not valid.
  • the noise causes the PCIE chip at the receiving end to mistakenly receive the data signal, and processes the noise signal according to the processing method of the data signal, so that the PCIE chip at the receiving end is still in working state, resulting in inconsistent communication status at both ends of the link.
  • the embodiment of the present invention provides an electrical idle state processing method and a fast peripheral component interconnection PCIE device, which can maintain the PCIE devices at both ends of the link when the link is in the EI state in the scenario of implementing optical transmission according to the PCIE standard.
  • the communication status is the same.
  • an embodiment of the present invention provides a method for processing an electrical idle EI state, where the transmitting end PCIE device determines that the link needs to enter an electrical idle EI state; The transmitting end PCIE device generates a first pattern according to a preset EI state pattern, where the EI state pattern is used to identify that the link is in an EI state;
  • the transmitting PCIE device continuously transmits the first pattern to the receiving PCIE device through the optical transmission device, where the first pattern is used to notify the receiving end PCIE device to maintain the The EI state of the link.
  • the preset EI status pattern is different from a defined pattern in the PCIE standard.
  • the second possible implementation symbol transmission rate is the same.
  • the method further includes: when determining that the link needs to exit the EI state, The transmitting PCIE device stops transmitting the first pattern.
  • the transmitting PCIE device determines that the link needs to enter the EI state after Includes:
  • the transmitting end PCIE device sends an EI ordered set to the receiving end PCIE device by using an optical transmission device, where the EI ordered set is used to notify the receiving end PCIE device to set the receiving end of the link to an EI state. .
  • the method further comprises: when determining the chain When the path needs to exit the EI state, the transmitting PCIE device sends an FTS ordered set or a TS1/TS2 ordered set to the receiving PCIE device through the optical transmission device, the FTS ordered set or the TS1/ The TS2 ordered set is used to notify the receiving end PCIE device to exit the link from the EI state.
  • the embodiment of the present invention provides a method for processing an electrical idle EI state, where the method is applied to a PCIE system supporting optical cable transmission, and the method includes:
  • the receiving end PCIE device receives the first pattern sent by the transmitting end PCIE device through the optical transmission device; the receiving end PCIE device determines that the first pattern is a preset EI status pattern, and the EI status pattern is used for The identification link is in the EI state;
  • the receiving end PCIE device maintains the EI state of the link according to the EI status pattern.
  • the preset EI status code type The patterns defined in the PCIE standard are different.
  • the receiving PCIE device determines that the first pattern is a preset EI state pattern, Also includes:
  • the receiving end PCIE device does not cache the received first pattern.
  • the receiving end PCIE device receives the first sent by the transmitting end PCIE device by using the optical transmission device Before the pattern, it also includes:
  • the PCIE device receives an EI ordered set sent by the transmitting end PCIE device through the optical transmission device;
  • the receiving end PCIE device sets the receiving end of the link to an EI state according to the EI ordered set.
  • the method further includes:
  • the PCIE device sends the sending end of the PCIE device through the optical transmission device
  • the receiving end PCIE device exits the link from the EI state according to the FTS ordered set or the TS1/TS2 ordered set.
  • an embodiment of the present invention provides a PCIE device, where the PCIE device supports optical cable transmission, including:
  • a link state machine configured to determine that the link needs to enter an EI state
  • a pattern generator configured to generate a first pattern according to a preset EI state pattern, where the EI state pattern is used to identify that the link is in an EI state;
  • a transmitter configured to continuously send the first pattern to a receiving PCIE device by using an optical transmission device during a link in an EI state, where the first pattern is used to notify the receiving end PCIE device to maintain the chain The EI state of the road.
  • the preset EI status pattern is different from a defined pattern in the PCIE standard.
  • the transmitter is specifically configured to: when the link is in an EI state, according to the chain The symbol transmission rate when the data is transmitted before entering the EI state is continuously transmitted to the receiving PCIE device through the optical transmission device.
  • the first or second possible implementation of the third aspect in a third possible implementation of the third aspect:
  • the link state machine is further configured to determine that the link needs to exit the EI state
  • the transmitter is further configured to stop transmitting the first pattern when the link state machine determines that the link needs to exit the EI state.
  • the transmitter is further configured to be used in the chain
  • the path state machine determines that the link needs to enter the EI state
  • the EI ordered set is sent to the receiving end PCIE device by using the optical transmission device, where the EI ordered set is used to notify the receiving end PCIE device to The receiving end of the link is set to the EI state.
  • the transmitter is further used And when the link state machine determines that the link needs to exit the EI state, sending, by the optical transmission device, an FTS ordered set or a TS1/TS2 ordered set to the receiving PCIE device, where the FTS ordered set Or the TS1/TS2 ordered set is used to notify the receiving end PCIE device to exit the link from the EI state.
  • the embodiment of the present invention provides another PCIE device, where the PCIE device supports optical cable transmission, including:
  • the preset EI state code format is different from the code pattern defined in the PCIE standard.
  • the receiver is further configured to receive an EI ordered set sent by the transmitting end PCIE device by using an optical transmission device;
  • the link state machine is further configured to set a receiving end of the link to an EI according to the EI ordered set status.
  • the first or second possible implementation of the fourth aspect in a third possible implementation of the fourth aspect:
  • the receiver is further configured to receive an FTS ordered set or a TS1/TS2 ordered set sent by the transmitting end PCIE device by using an optical transmission device;
  • the link state machine is further configured to exit the link from the EI state according to the FTS ordered set or the TS1/TS2 ordered set.
  • the PCIE device at the transmitting end does not drive a differential mode voltage with a peak value lower than 20 mV according to the provisions of the existing PCIE standard, but The preset EI status pattern generates a first pattern. Moreover, during the EI state, the transmitting PCIE device continuously sends the first pattern to the receiving PCIE device to notify the receiving end that the PCIE device maintains the EI state of the link.
  • the second PCIE chip 24 can be avoided because the noise in the link is in an abnormal state. In turn, the communication states of the PCIE devices at both ends of the link are consistent.
  • FIG. 1 is a schematic diagram of an application scenario of a PCIE device according to an embodiment of the present disclosure
  • FIG. 2 is a schematic structural diagram of a PCIE chip according to an embodiment of the present invention.
  • FIG. 3 is a flowchart of a method for processing an electrical idle state according to an embodiment of the present invention
  • FIG. 3A is a schematic diagram of a first code transmission method in the embodiment shown in FIG. 3;
  • FIG. 4 is a flowchart of still another method for processing an electrical idle state according to an embodiment of the present invention
  • FIG. 5 is a signaling diagram of a method for processing an electrical idle state according to an embodiment of the present invention. detailed description
  • a PCIE device provided by an embodiment of the present invention can be applied to a communication system for implementing optical fiber transmission according to a Peripheral Component Interconnect Express (PCIE) standard.
  • PCIE Peripheral Component Interconnect Express
  • FIG. 1 the first PCIE device 10 , the second PCIE device 20 , the first optical module 12 , and the second optical module 22 are included in the communication system.
  • the first PCIE device 10 includes a first PCIE chip 14
  • the second PCIE device 20 includes a second PCIE chip 24 .
  • the first PCIE device 10 and the first optical module 12 are connected by a cable, and the second optical module 22 and the second PCIE device 20 are connected by a cable.
  • the first optical module 12 and the second optical module 22 are used to perform conversion of electrical signals and optical signals.
  • the first optical module 12 and the second optical module 22 are connected by an optical fiber 30.
  • the first PCIE device 10 transmits data to the second PCIE device 20 as an example. It can be understood that the first PCIE device 10 can also function as a receiving end, and the second PCIE device 20 can also function as a transmitting end.
  • the first optical module 12 connected to the first PCIE device 10 converts the electrical signal sent by the first PCIE chip 14 into an optical signal, and transmits the optical signal to the optical signal through the optical fiber 30.
  • a second optical module 22 connected to the second communication node 20.
  • the first PCIE device 10 and the second PCIE device 20 can be implemented. Communication between. It can be understood that, since the first optical module 12 and the second optical module 22 are connected by the optical fiber 30, even if the distance between the first PCIE device 10 and the second PCIE device 20 is long, the mutual completion can be completed through the optical fiber 30. Communication between.
  • the first PCIE device 10 and the first optical module 12 can be independently configured.
  • the first PCIE device 10 can be a single board, and the first optical module 12 can be connected to the first PCIE device through a corresponding connector.
  • the first PCIE device 10 and the first optical module 12 can also be integrated in the same communication device.
  • the first PCIE device 10 is a single board, the first optical module 12 can also be located in the first PCIE through the corresponding connector.
  • the second PCIE device 20 and the second optical module 22 can be independently configured, and the second PCIE device 20 and the second optical module 22 can also be integrated in the same communication device. There is no limit here.
  • first PCIE device 10 and the second PCIE device 20 may be located in different devices or in the same device.
  • first PCIE device 10 and the second PCIE device 20 may be located in different hosts or may be located in the same host. There is no limit here.
  • the first optical module 12, the optical fiber 30, and the first The two optical modules 22 are collectively referred to as optical transmission devices for implementing signal transmission between the first PCIE device 10 and the second PCIE device 20.
  • the optical transmission device can be used to implement conversion between an electrical signal and an optical signal. How the optical module and the optical fiber realize the signal transmission is similar to the prior art. Therefore, in the embodiment of the present invention, how the optical transmission device converts and transmits the optical signal and the electrical signal is not described in detail.
  • the first PCIE device 10 and the second PCIE device 20 referred to in the embodiments of the present invention do not include optical transmission devices such as optical modules.
  • FIG. 2 is a schematic structural diagram of a PCIE chip according to an embodiment of the present invention.
  • the PCIE chip 20 shown in FIG. 2 may be the first PCIE chip 12 and the second PCIE chip 22 shown in FIG. As shown in FIG. 2, the PCIE chip 20 may include: an interface module 202, a link state machine 204, a first cache 206, a pattern generator 208, a transmitter 210, a receiver 212, a pattern detector 214, and a second cache. 216. among them:
  • the interface module 202 may specifically be an interface between the physical layer and the upper layer of the PCIE chip 20.
  • the upper layer refers to the upper layer of the physical layer of the PCIE chip, and may include a data link layer or a transaction layer.
  • the modules of the physical layer can communicate with the modules of the upper layer through the interface module 202.
  • the PCIE chip sends data
  • the upper layer can transmit the data to be sent to the transmitter 210 of the physical layer through the interface module 202, and send the data through the transmitter 210.
  • the receiver 212 can transmit the received data to the upper layer through the interface module 202 for processing.
  • the first cache 206 is connected to the interface module 202 and the transmitter 210, respectively, for buffering data to be sent. Specifically, the first cache 206 is configured to buffer data to be sent transmitted by the upper layer through the interface module 202. A first input first output (FIFO) queue may be included in the first cache 206. The data buffered in the first cache 206 can be transmitted through the transmitter 210.
  • FIFO first input first output
  • Link state machine 214 is the control module of the PCIE chip. Link state machine 214 can be used to determine the chain The state of the road, and set the state of the link. In a practical application, the link state machine 214 may specifically determine the status of the link by monitoring the transmission status of the data buffered in the first cache 206. For example, when link state machine 214 detects that data to be transmitted is buffered in first cache 206, link state machine 214 determines that the link is active. When the link state machine 214 detects that there is no data to be transmitted in the first cache 206, it indicates that there is no data to be sent in the link, and the link state machine 214 determines that the link needs to enter the EI state.
  • the link state machine 214 can include: a controller 2042 and a status display module 2044, wherein: the controller 2042 is configured to determine the status of the link and set the status of the link. Specifically, the controller 2042 can perform corresponding setting on the link state corresponding to the link according to the determination result of the link state, thereby achieving the purpose of setting the link state. For example, when the controller 2042 determines that the data to be transmitted is also buffered in the first cache 206, the state of the link can be set to the active state. For example, controller 2042 can set the value of the operational status bit in the status register of the link to one, where the operational status bit is used to identify whether the link is active.
  • the value of the link's status register can be set to the value of the EI state.
  • the controller 2042 can set the value of the EI status bit in the status register of the link to 1, where the EI status bit is used to identify whether the link is in the EI state.
  • the status display module 2044 is configured to display the current link status according to the value of the status register set by the controller 2042.
  • a pattern generator 208 is configured to generate a pattern.
  • a pattern refers to an electrical pulse waveform suitable for channel transmission for representing a digital message code in a line transmission such as a cable or an optical fiber.
  • an electric pulse waveform for representing the digital message code 0001 may be referred to as a pattern
  • an electric pulse waveform for indicating a code K28.2 (01011100) defined in the PCIE standard may be referred to as a code.
  • the type of electric pulse waveform used to represent the code combination defined in the PCIE standard (for example, EI ordered set: K28.5+ K28.3+ K28.3+ K28.3) can also be referred to as a pattern.
  • the pattern is corresponding to the digital message code used to represent the pattern
  • the electrical pulse waveform is a physical representation of the pattern
  • the digital message code corresponding to the electrical pulse waveform is the pattern.
  • Logical representation For convenience of description, in the embodiment of the present invention, a digital message code for representing a pattern may also be referred to as a pattern unless otherwise specified. In an embodiment of the invention, the digital message code may also be referred to as an encoding.
  • the pattern generator 208 generates a logical pattern, that is, the pattern generator generates a set of codes for representing a pattern, and the group of codes can pass through the transmitter 210. Converted to a physical electrical pulse waveform.
  • the pattern generator 208 may generate a first pattern according to a preset corresponding EI status pattern under the control of the controller 2042, where the preset EI status pattern is used to identify that the link is in the EI state. .
  • the controller 2042 in the link state machine 214 can trigger the pattern generator 208 to generate the first pattern according to the preset EI state pattern.
  • the controller 2042 can trigger the pattern generator 208 to generate a corresponding pattern according to the preset EI ordered set.
  • controller 2042 can also trigger pattern generator 208 to generate a corresponding pattern based on the preset FTS ordered set or TS1/TS2 ordered set. It can be understood that the pattern is exemplified.
  • the pattern generator 208 may further generate a first pattern according to a code corresponding to the preset EI state pattern under the control of the controller 2042, where the preset EI state pattern is used for the identification chain. The road is in the EI state.
  • the controller 2042 in the link state machine 214 can trigger the pattern generator 208 to generate the first pattern according to the preset EI state pattern.
  • the transmitter 210 is configured to send information.
  • the transmitter 210 of the PCIE chip 20 may specifically be a transmission driving circuit.
  • the information transmitted by the transmitter 210 is transmitted as an electrical signal.
  • the transmitter 210 can convert the data in the first buffer 206 or the pattern generated by the pattern generator 208 into an electrical pulse waveform for transmission.
  • the sender 210 may send the data cached in the first cache 206.
  • the transmitter 210 can transmit the first pattern generated by the pattern generator 208.
  • the transmitter 210 is usually connected to the optical module, and the transmitter 210 can transmit the transmitted data to the optical module by using an electrical signal, and the electrical signal sent by the transmitter 210 can be converted into light by the optical module. The signal is sent to the receiving optical module.
  • the receiver 212 is configured to receive, when the PCIE chip 20 functions as a receiving end PCIE chip, a signal sent by the transmitting end PCIE chip through the optical transmission device. It will be appreciated that the receiver 212 can also typically be a receiving circuit. In one scenario, when the link is in a non-EI state, the receiver 212 can receive the data signal transmitted by the transmitting PCIE chip. In another scenario, when the link is in the EI state, the receiver 212 can receive the first pattern sent by the transmitting PCIE chip through the optical transmission device, where the first pattern is used to identify that the link is in the EI state. It can be understood that both the data signal and the first code stream can be included. Data information.
  • the receiver 212 is usually connected to the receiving optical module, and the receiving optical module can convert the received optical signal into an electrical signal, and then perform corresponding processing and transmit to the optical signal.
  • Receiver 212 For example, in the PCIE system of FIG. 1, when the first PCIE chip 14 transmits data to the second PCIE chip 24, the receiver 212 of the second PCIE chip can receive the data sent by the first PCIE 14 through the optical transmission device, where The optical transmission device includes a first optical module 12, an optical fiber 30, and a second optical module 22.
  • the pattern detector 214 is configured to detect all signals received by the receiver 212 to determine whether the received signal carries data or information indicating that state transition is needed, thereby facilitating the received signal. Corresponding processing.
  • the receiver 212 in the receiving PCIE chip receives the first pattern, and the pattern detector 214 can detect the received first pattern to determine Whether the first pattern is a preset EI status pattern. Specifically, when determining, the pattern detector 214 can determine whether the encoding corresponding to the first pattern is the same as the encoding of the preset EI state pattern.
  • the second cache 216 is configured to buffer data received by the receiver 212. Specifically, the receiver 212 may buffer the received data in the second cache 216, and then transmit it to the upper layer through the interface module 202 for corresponding processing. For example, the upper layer can perform protocol identification, data transmission, and the like on the received data.
  • FIG. 3 is a flowchart of a method for processing an electrical idle state according to an embodiment of the present invention. The method described in this embodiment can be applied to the communication system shown in FIG. 1.
  • the method shown in the embodiment of the present invention is described from the transmitting end PCIE chip.
  • the method described in the embodiment of the present invention can be performed by the PCIE chip 20 shown in FIG. 2.
  • the first PCIE chip 14 when the first PCIE chip 14 is a transmitting PCIE chip, the second PCIE chip 24 is a receiving PCIE chip.
  • the first PCIE chip 14 can serve as either a transmitting PCIE chip or a receiving PCIE chip.
  • the second PCIE chip 24 can be used as a transmitting PCIE chip.
  • the embodiment of the present invention is based on the first PCIE chip 14 as shown in FIG.
  • the sending PCIE chip and the second PCIE chip 24 are described as a receiving PCIE chip.
  • the method shown in Fig. 3 will be described below with reference to Figs. 1 and 2. As shown in FIG. 3, the method includes:
  • the transmitting PCIe device determines that the link needs to enter the EI state.
  • the link state machine 204 in the first PCIE chip 14 can determine whether the link enters the EI state. In the actual application, when the link state machine 204 detects that there is no data to be sent in the first cache 206, it may be determined that the link needs to enter the EI state.
  • the data buffered in the first cache 206 is transmitted by the upper layer through the interface module 202, and the data buffered in the first cache 206 needs to be sent by the transmitter 210.
  • the transmitting end PCIE device In step 305, the transmitting end PCIE device generates a first pattern according to a preset EI status pattern, where the EI status pattern is used to identify that the link is in an EI state.
  • the transmitting PCIE device determines that the link needs to enter the EI state, it sends an EI ordered set, and after transmitting the EI ordered set, it will soon drive a difference of less than 20mV. Mode voltage. Then, the transmitting PCIE device can continue to be in a low impedance state or go to a high impedance state.
  • the optical module amplifies the noise on the link when the generator is in the EI state
  • the first PCIE chip 14 as the transmitting PCIE device sends the EI ordered set and enters the EI state
  • the first PCIE chip 14 does not drive a differential mode voltage having a peak value of less than 20 mV as specified by the existing PCIE standard.
  • the controller 2042 in the first PCIE chip 14 triggers the pattern generator 208 to generate a first pattern according to a preset EI state pattern, wherein The EI status pattern is used to identify that the link is in the EI state.
  • the EI status pattern can be predefined in the first PCIE chip 14 and the second PCIE chip 24.
  • the coding options specified in the standard are determined, but the EI status pattern in the embodiment of the present invention needs to be the same as that specified in the existing PCIE standard (including the coding, EI ordered set, FTS ordered set or TS1 specified in the PCIE standard). /TS2 ordered set and other code types) are different.
  • the code corresponding to the pattern of the EI ordered set defined in the PCIE standard is: K28.5+ K28.3+ K28.3+ K28.3, then the code corresponding to the EI state code pattern in the embodiment of the present invention Cannot be K28.5+ K28.3+ K28.3+ K28.3.
  • the ⁇ state pattern in the embodiment of the present invention is only sent by the transmitting PCIE chip when the link is in the ⁇ state, and does not appear in other situations.
  • the encoding of the EI status pattern can be defined as: K28.5+K28.2+ K28.2+ K28.3, EI
  • the encoding of the status pattern can also be defined as: K28.5+K28.2+ K28.2+ K28.2.
  • the basic coding defined in the PCIE standard can be as shown in the following Table 1.
  • the coding of the EI status pattern in the embodiment of the present invention can be combined by the basic coding selected from the following Table 1. Since there are many combinations obtained according to the basic coding defined in the PCIE standard, the EI status pattern is not in the embodiment of the present invention.
  • the transmitting PCIE device continuously transmits the first pattern to the receiving PCIE device through the optical transmission device, where the first pattern is used to notify the receiving end.
  • the PCIE device maintains the EI state of the link.
  • the transmitter 210 of the first PCIE chip 14 as the transmitting end PCIE device can continuously transmit the first pattern to the second PCIE chip 24 through the optical transmission device. It should be noted that, in the embodiment of the present invention, in order to prevent the second PCIE chip 24 from being abnormal due to the link noise amplified by the optical transmission device when the link is in the EI state, during the EI state of the link, The transmitter 210 of a PCIE chip 14 can continuously transmit the first pattern to the second PCIE chip 24.
  • the code of the first pattern is K28.5+K28.2+ K28.2+ K28.3, then the coding of the first pattern The code can be specifically expressed as: 10111100010111000101110001111100.
  • the transmitter 210 of the first PCIE chip 14 may continuously send the first pattern to the second PCIE chip 24, until the first PCIE chip 14 determines that it needs to exit the EI state, then stops to the second PCIE.
  • Chip 24 transmits the first pattern.
  • the first PCIE chip 14 may continuously transmit n first patterns to the second PCIE chip 24, where n is a natural number not less than one.
  • the number of n depends on the length of the link during the EI state, the number of n is not limited in the embodiment of the present invention, as long as the first PCIE chip 14 determines that it needs to exit the EI state, stop transmitting the The first pattern can be.
  • the first pattern transmitted by the first PCIE chip 14 is transmitted through a differential electrical signal.
  • the first pattern is transmitted to the second PCIE chip 24 via the optical transmission device.
  • the optical transmission device can convert between the electrical signal and the optical signal during transmission of the first pattern.
  • the symbol transmission rate at which the first pattern is transmitted remains the same.
  • the symbol transmission of the first pattern can also be limited.
  • the PCIE device at the transmitting end does not drive a differential mode voltage having a peak value lower than 20 mV according to the provisions of the existing PCIE standard, but The preset EI status pattern generates a first pattern. Moreover, during the EI state, the transmitting PCIE device continuously sends the first pattern to the receiving PCIE device to notify the receiving PCIE device to maintain the EI state of the link.
  • the second PCIE chip 24 can be avoided because the noise in the link is in an abnormal state. In turn, the communication states of the PCIE devices at both ends of the link are consistent.
  • FIG. 4 is a flowchart of still another method for processing an electrical idle state according to an embodiment of the present invention.
  • the method described in this embodiment can be applied to the communication system shown in FIG. 1.
  • the method shown in the embodiment of the present invention is described from the transmitting end PCIE chip.
  • the method described in the embodiment of the present invention can be performed by the PCIE chip 20 shown in FIG. 2.
  • the present invention is described by way of example in which the first PCIE chip 14 shown in FIG. 1 is a transmitting PCIE chip and the second PCIE chip 24 is a receiving PCIE chip.
  • the method shown in Fig. 4 will be described below with reference to Figs. 1 and 2. As shown in FIG.
  • the method includes: In step 400, a receiving end PCIE device receives a transmitting end, and a PCIE device sends an optical transmitting device through an optical transmitting device.
  • the first pattern sent As shown in FIG. 1 or FIG. 2, in the embodiment of the present invention, when the link is in the EI state, when the second PCIE chip 24 is used as the receiving PCIE device, the receiver 212 in the second PCIE chip 24 can receive the transmission.
  • the optical transmission device can convert between the electrical signal and the optical signal during the transmission of the first pattern.
  • the first PCIE chip 14 specifically transmits the first pattern, as described in the related description of the embodiment shown in FIG.
  • the receiving end PCIE device determines that the first pattern is a preset EI status pattern, and the EI status pattern is used to identify that the link is in an EI state.
  • the first pattern can be represented by an electrical signal
  • the receiving PCIE device receives the electrical signal transmitted and converted by the optical transmission device, the electrical signal is detected to determine the electrical signal.
  • the information carried in is information or information that enters a certain state (for example, an EI state), thereby performing a corresponding operation.
  • the pattern detector 214 in the second PCIE chip 24 can The electrical signal is detected to determine whether the first pattern is a preset EI status pattern for identifying that the link is in the EI state.
  • the first pattern may be detected according to the encoding of the first pattern. For example, if the code of the first pattern and the preset EI state pattern are: K28.5+K28.2+ K28.2+ K28.3, the pattern detector 214 can confirm the first pattern. It is used to identify the pattern in which the link is in the EI state.
  • the receiving end PCIE device maintains the EI state of the link according to the EI state pattern.
  • the transmitting PCIE chip determines that the link needs to enter the EI state
  • the transmitting PCIE chip sends an EI ordered set to the receiving PCIE chip to notify the receiving end PCIE chip to set the link state to EI status.
  • the receiving end PCIE chip can set the value of the status register of the link to the value of the EI state according to the received EI ordered set.
  • the PCIE device at the transmitting end and the PCIE device at the receiving end preset the EI state code pattern.
  • the EI status pattern is used to indicate that the link is in the EI state. If the pattern detector 214 in the second PCIE chip 24 detects that the first pattern is a preset EI status pattern for identifying that the link is in the EI state, the link state machine 204 of the second PCIE chip 24 The controller 2042 can maintain the value of the status register of the link according to the detection result of the pattern detector 214, and maintain the link in the EI state.
  • the receiving PCIE device can detect the received first pattern. If it is determined that the first pattern is a EI status pattern preset for indicating that the link is in the EI state, the receiving PCIE device keeps the link in the EI state. Thereby, the second PCIE chip 24 can be prevented from being in an abnormal state due to noise in the link.
  • the communication status of the PCIE devices at both ends of the link can be consistent.
  • FIG. 3 and FIG. 4 respectively illustrate a method for processing an electrical idle state in a PCIE system in which a fast peripheral component supporting optical cable transmission is interconnected from a perspective of a PCIE device at the transmitting end and a PCIE device at the receiving end.
  • FIG. 5 is a signaling diagram of a method for processing an electrical idle state according to an embodiment of the present invention.
  • the embodiment of the present invention is also described by taking the first PCIE chip 14 shown in FIG. 1 as the transmitting end PCIE chip and the second PCIE chip 24 as the receiving end PCIE chip.
  • the method in FIG. 5 will be described below with reference to FIGS. 1 and 2. As shown in FIG. 5, the method includes:
  • step 500 the first PCIE chip 14 determines that the link needs to enter the EI state. This step is similar to step 300 in Figure 3, and reference can be made to the related description of step 300.
  • the first PCIE chip 14 transmits a first electrical signal including the EI ordered set to the first optical module 12.
  • the PCIE chip that wants to place the link in the EI state must first send the EI ordered set.
  • the EI ordered set consists of 4 symbols, starting with the COM symbol followed by 3 IDL symbols.
  • the code corresponding to the COM symbol is K28.5, and the code corresponding to the IDL symbol is K28.3.
  • the transmitter needs to send the ordered set to the receiver before the transmitter places the transmit portion of its link into the electrical idle state.
  • the transmitting PCIE chip needs to enter the EI state within ⁇ -IDLE-SET-TO-IDLE time. Where T TMDI ⁇ SET _ T lDIjE time is less than
  • the first electrical signal is an electrical signal transmitted by the transmitter 210 of the first PCIE chip 14 to the receiver 212 of the second PCIE chip 24 according to the EI ordered set. Therefore, it can be understood that The first electrical signal carries information of the EI ordered set.
  • the first optical module 12 converts the first electrical signal into a first optical signal.
  • the first optical module 12 and the second optical module 22 are specifically configured to implement conversion of electrical signals and optical signals.
  • the laser array in the first optical module 12 can convert the first electrical signal into a first optical signal.
  • the laser array is merely one example of a means for converting an electrical signal into an optical signal in an optical module.
  • step 506 the first optical module 12 transmits the first optical signal to the second optical module 22 through the optical fiber 30. number.
  • the second optical module 22 converts the first optical signal into a second electrical signal.
  • the first optical module 12 and the second optical module 22 are connected by an optical fiber.
  • the second optical module 22 receives the first optical signal sent by the first optical module 12 through the optical fiber 30, the second optical module.
  • the photodiode in the second optical module 22 can convert the received first optical signal into a second electrical signal.
  • a photodiode is merely one example of a means in the optical module that effects the conversion of an optical signal into an electrical signal.
  • the second optical module 22 sends the second electrical signal to the second PCIE chip 24, where the second electrical signal carries the EI ordered set.
  • the second optical module 22 functions as a receiving optical module, and needs to send the converted electrical signal to the receiver of the second PCIE chip 24. Since the first electrical signal sent by the transmitter of the first PCIE chip 14 is sent according to the EI ordered set, the EI is also carried in the second electrical signal received by the receiver of the second PCIE chip 24.
  • the second PCIE chip 24 sets the receiving end of the link to the EI state according to the received EI ordered set.
  • the receiving PCIE chip after receiving the EI ordered set, the receiving PCIE chip will prepare to transfer the link to the EI state and set the receiving end of the link to the EI state.
  • the link state machine 204 is triggered to set the link to the EI state. Specifically, it can be controlled by the link state machine 204.
  • the 2042 may set the value of the EI status bit in the status register of the link to a value that identifies the EI status.
  • the EI status bit in the status register is used to identify whether the link is in the EI state.
  • the state of the link can be obtained from the status register value displayed in the status display module 2044 in the second PCIE chip 24.
  • step 514 the first PCIE chip 14 generates a first pattern based on the EI status pattern. This step is similar to step 305 in FIG. 3 . For details, refer to the related description of step 305 .
  • the first PCIE chip 14 transmits a third electrical signal to the first optical module 12 according to the first pattern.
  • the transmitter 210 of the first PCIE chip 14 may transmit the third electrical signal according to the first pattern generated by the pattern generator 208.
  • the first pattern generated according to the EI state pattern needs to be transmitted to the second PCIE chip 24 through the optical transmission device. Since the optical module can only The differential electrical signal in the electrical signal is converted into an effective optical signal. Therefore, the third electrical signal in the embodiment of the present invention may be a differential electrical signal.
  • the symbol transmission rate of the first pattern may be made to be
  • the transfer rate is different. This is not limited herein.
  • step 518 the first optical module 12 converts the third electrical signal into a second optical signal.
  • step 520 the first optical module 12 transmits the second optical signal to the second optical module 22.
  • step 522 the second optical module 22 converts the second optical signal into a fourth electrical signal.
  • step 524 the second optical module 22 sends the fourth electrical signal to the second PCIE chip 24, where the fourth electrical signal carries the first code stream.
  • step 518-step 524 the first optical module 12 and the second optical module 22 process the third electrical signal and the first optical module 12 and the second optical module 22 in the step 504-step 510 An electrical signal is processed in a similar manner.
  • the first optical module 12 is mainly configured to convert the third electrical signal into a second optical signal and then send the signal to the second optical module.
  • the second optical module 22 is mainly configured to convert the received second optical module into a fourth electrical signal and transmit the second optical module to the second PCIE chip 24.
  • Step 518 - Step 524 can refer to the description of the related steps in the foregoing, and details are not described herein again.
  • the second PCIE chip 24 determines that the first pattern is a preset EI status pattern.
  • the receiving PCIE chip detects the electrical signal to determine whether the information carried in the electrical signal is data or performs state transition (for example, entering an EI state). ) the information to perform the corresponding operations.
  • the pattern detector 214 in the second PCIE chip 24 can The first pattern carried is detected to determine that the preset EI status patterns are: K28.5+K28.2+ K28.2+ K28.3.
  • the pattern detector 214 may then, in step 528, the second PCIE chip 24 maintains the EI state of the link in accordance with the EI status pattern.
  • the pattern detector 214 in the second PCIE chip 24 detects that the first pattern is an EI status pattern for identifying that the link is in the EI state
  • the chain of the second PCIE chip 24 The controller 2042 in the road state machine 204 can maintain the link in the EI state based on the detection result of the pattern detector 214.
  • the second PCIE chip 24 discards the data information carried in the first code stream. In an actual application, after receiving the electrical signal, the receiving PCIE chip caches the data information carried in the electrical signal in the second buffer 216.
  • the data in the second cache 216 can be transmitted to the upper layer of the physical layer of the PCIE chip through the interface module 202.
  • the upper layer of the embodiment of the present invention refers to the upper layer of the physical layer, and may include a data link layer or a processing layer, and the like.
  • the first PCIE chip 14 transmits one.
  • a differential mode voltage lower than 20 mV since the noise on the link is not amplified in the case of electrical connection, the differential mode voltage of the electrical signal received by the second PCIE chip 24 is generally not higher than 175 mV.
  • the receiving end PCIE chip can recognize that the electrical signal does not transmit data, and does not cache the information in the electrical signal in the second buffer 216.
  • the optical module in the link amplifies the noise on the link.
  • the first PCIE chip sends a lower than 20 mV.
  • the differential mode voltage after the optical module amplifies the noise, the differential mode voltage of the electrical signal received by the receiving PCIE chip may be higher than 175mV.
  • the receiving end PCIE chip mistakenly believes that the electrical signal is an electrical signal for transmitting data, and the information carried in the electrical signal is buffered.
  • the buffer of the receiving PCIE chip may not be able to cache normal data, resulting in the receiving PCIE chip being in an abnormal state.
  • the second PCIE chip 24 in order to prevent the second PCIE chip 24 from being in an abnormal state when the link is in the EI state, the second PCIE chip 24 can normally process subsequent normal data.
  • the controller 2042 in the second PCIE chip 24 may determine not to buffer the first pattern. In this manner, the data information carried in the first pattern is not cached in the second cache 216.
  • the pattern detector 214 identifies that the first pattern is the preset EI.
  • the link state machine 204 in the second PCIE chip 24 discards the data information carried in the first pattern buffered in the second buffer 216 according to the detection result of the pattern detector 214. It should be noted that, in the embodiment of the present invention, the execution order of step 530 and step 528 is not limited.
  • the first PCIE chip 14 determines that the link needs to exit the EI state.
  • the link state machine 204 in the first PCIE chip 14 detects that data in the first cache 206 needs to be transmitted through the transmitter 210
  • the link state machine 204 determines that the link needs to exit the EI state. It can be understood that the data buffered in the first cache 206 is transmitted by the upper module through the interface module 202.
  • the first PCIE chip 14 transmits a fifth electrical signal carrying the second ordered set to the first optical module 12.
  • the second ordered set is used to notify the second PCIE chip 24 to exit the EI state.
  • the second ordered set may include an FTS ordered set or a TS 1/TS2 ordered set.
  • the transmitting PCIE chip when the transmission is resumed, if the link needs to be taken out of the EI state and the link is returned to the working L0 state, the transmitting PCIE chip must complete the task within THE JODI ⁇ DATA time, where T TMDL T o D i ⁇ DATA time is less than 20UI.
  • the transmitting PCIE chip can respectively transmit an FTS ordered set or a TS 1/TS2 ordered set to switch the link state from the LOs or L1 state to the L0 working state.
  • the first PCIE chip 14 when the first PCIE chip 14 as the transmitting PCIE chip determines that the link needs to exit the EI state in step 532, the first PCIE chip 14 may be according to the FTS ordered set or TS 1/TS2.
  • the sequence set generates a fifth electrical signal to notify the second PCIE chip 24 to switch the link state.
  • the FTS ordered set consists of 4 symbols, starting with the COM symbol, followed by 3 FTS symbols.
  • the number of FTS ordered sets that the first PCIE chip 14 can send to the second PCIE chip 24 is not less than the first PCIE chip 14 sends during link orientation and initialization. The number of FTS ordered sets for the second PCIE chip 24.
  • step 536 the first optical module 12 converts the fifth electrical signal into a third optical signal.
  • step 538 the first optical module 12 transmits the third optical signal to the second optical module 22 through the optical fiber 30.
  • step 540 the second optical module 22 converts the third optical signal into a sixth electrical signal.
  • step 542 the second optical module 22 sends a sixth electrical signal to the second PCIE chip 24, where the second electrical signal carries the second ordered set.
  • step 536-step 540 the processing of the fifth electrical signal by the optical transmission device is similar to the processing of the first electrical signal by the optical transmission device in steps 504-510. For details, refer to the related description of the previous steps. Let me repeat.
  • the second PCIE chip 24 exits the receiving end of the link from the EI state according to the second ordered set.
  • the second PCIE chip 24 which is the receiving end, activates the EI state to exit the detector while entering the EI state.
  • the second PCIE chip 24 detects the FTS ordered set or the TS 1/TS2 ordered set, the second PCIE chip 24 can implement the bit lock according to the ordered set. And the symbol lock, the receiver of the link is taken out of the EI state.
  • the controller 2042 in the second PCIE chip 24 can set the status register value of the link to the L0 working state, thereby exiting the EI state.
  • the PCIE chip can simultaneously support data transmission of multiple lanes, for example, the PCIE chip can support channel specifications such as XI, X2, X4, X8, and XI 6, and links between communication channels.
  • the states do not affect each other. Therefore, the link described in the embodiment of the present invention may refer to a link of a certain communication channel.
  • the signaling interaction flow between the first PCIE chip 14 and the second PCIE chip 24 on the EI state on the processing link because multiple executions are involved in the signaling interaction process.
  • the subject does not require that all of the actions in the above methods be performed sequentially in the order of the step numbers.
  • the first PCIE chip 14 it is not necessary for the first PCIE chip 14 to perform the method in step 514 after the second PCIE chip 24 performs the method in step 512.
  • the first PCIE chip 14 can be executed after performing the method in step 502. The method in step 514.
  • the first PCIE chip 14 when the EI state occurs in the link, the first PCIE chip 14 does not send a differential mode voltage of less than 20 mV to the second PCIE chip 24 according to the provisions of the existing PCIE standard. Instead, the device is in the EI state of the link, and the first pattern generated according to the predefined EI state pattern is continuously transmitted to the second PCIE chip 24. After receiving the first pattern for identifying that the link is in the EI state, the second PCIE chip 24 can identify that the first pattern is a preset EI status pattern, so that the receiving end of the link can be maintained in the EI. status.
  • the second PCIE chip 24 can delete the information carried in the first pattern for identifying the link in the EI state from the cache, so that the second PCIE chip 24 can subsequently cache the normal data without causing the link to be abnormal.
  • the program includes computer operating instructions, which may be stored in a computer readable storage medium.
  • the storage medium mentioned above may be a random access memory (RAM), a magnetic disk, a hard disk, an optical disk, a solid state hard disk.
  • a non-transitory machine readable medium that can store program code, such as a solid state disk (SSD) or a non-volatile memory, is not limited herein.

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Abstract

本发明实施例提供了一种电气空闲状态处理方法及快速外设组件互联PCIE设备。该方法应用于支持光缆传输的PCIE系统中。该方法包括：发送端PCIE设备确定链路需要进入电气空闲 EI状态；所述发送端PCIE设备按照预设的EI状态码型生成第一码型，所述EI状态码型用于标识链路处于EI状态；在链路处于EI状态期间，所述发送端PCIE设备通过光传输器件向接收端PCIE设备连续发送所述第一码型，所述第一码型用于通知所述接收端PCIE设备保持所述链路的EI状态。在根据PCIE标准实现光传输的场景下，当链路处于EI状态时，使用该方法能够使链路两端的PCIE设备的通信状态保持一致。

Description

电气空闲状态处理方法及快速外设组件互联 PCIE设备 技术领域
本发明涉及光通信领域， 特别涉及一种电气空闲状态处理方法及快速外设 组件互联 PCIE设备。 背景技术
PCIE(Peripheral Component Interconnect Express , 高速夕卜围组件互连)标准是 由英特尔公司提出的新一代总线技术。 PCIE技术广泛应用于个人电脑、 服务器 和数据中心等 PCIE设备中。 由于电性传输距离短， 并且损耗较大， 极大的限制 了 PCIE设备的应用。由于光缆传输具有损耗小且传输距离远的优点，因此， PCIE 标准正在被逐步应用于光缆传输应用场景中。
在 PICE标准中， 定义了一种电气空闲 （ Electrical Idle, EI )状态， EI状态 是指 PCIE芯片的发送器的 D+和 D-电压保持在稳定、 不变的电压 （共模电压） 时所处的状态。 通常在链路切换或链路处于低功耗模式下链路会出现 EI状态。 在链路处于 EI状态时， PCIE芯片的发送端会驱动一个峰值低于 20 mV的差模 电压， 不会发送数据， 从而能够节省能耗。 然而， 由于 PCIE标准并非是针对光 缆传输的场景设计的， 并且光模块会放大噪声， 因此在 PCIE标准支持光缆传输 的场景中， 当链路处于 EI状态时， 虽然光模块的输入端没有有效的差分信号输 入， 但光模块仍然会输出一个幅度较大的噪声。 该噪声会使接收端的 PCIE芯片 误以为接收到的是数据信号， 并按照数据信号的处理方式对噪声信号进行处理， 使得接收端 PCIE芯片仍然处于工作状态， 导致链路两端通信状态不一致。 发明内容
本发明实施例提供了一种电气空闲状态处理方法及快速外设组件互联 PCIE 设备， 能够在根据 PCIE标准实现光传输的场景下， 当链路处于 EI状态时， 保 持链路两端的 PCIE设备的通信状态一致。
第一方面， 本发明实施例提供了一种电气空闲 EI状态的处理方法， 所述方 发送端 PCIE设备确定链路需要进入电气空闲 EI状态； 所述发送端 PCIE设备按照预设的 EI状态码型生成第一码型 , 所述 EI状态 码型用于标识链路处于 EI状态；
在链路处于 EI状态期间， 所述发送端 PCIE设备通过光传输器件向接收端 PCIE设备连续发送所述第一码型， 所述第一码型用于通知所述接收端 PCIE设 备保持所述链路的 EI状态。
在第一方面的第一种可能的实施方式中， 所述预设的 EI状态码型与 PCIE 标准中已定义的码型不同。
结合第一方面或第一方面的第一种可能的实施方式， 在第二种可能的实施 码元传输速率相同。
结合第一方面、 第一方面的第一种或者第二种可能的实施方式， 在第三种 可能的实施方式中， 所述方法还包括： 当确定所述链路需要退出 EI状态时， 所 述发送端 PCIE设备停止发送所述第一码型。结合第一方面、第一方面的第一种、 第二种或第三种可能的实施方式，在第四种可能的实施方式中，所述发送端 PCIE 设备确定链路需要进入 EI状态之后还包括：
所述发送端 PCIE设备通过光传输器件向所述接收端 PCIE设备发送 EI有序 集， 所述 EI有序集用于通知所述接收端 PCIE设备将所述链路的接收端设置为 EI状态。
结合第一方面、 第一方面的第一种、 第二种、 第三种或第四种可能的实施 方式， 在第五种可能的实施方式中， 所述方法还包括： 当确定所述链路需要退 出 EI状态时，所述发送端 PCIE设备通过所述光传输器件向所述接收端 PCIE设 备发送 FTS有序集或 TS1/TS2有序集，所述 FTS有序集或所述 TS1/TS2有序集 用于通知所述接收端 PCIE设备将所述链路退出 EI状态。
第二方面， 本发明实施例提供了又一种电气空闲 EI状态的处理方法， 所述 方法应用于支持光缆传输的 PCIE系统中， 所述方法包括：
接收端 PCIE设备接收发送端 PCIE设备通过光传输器件发送的第一码型； 所述接收端 PCIE设备确定所述第一码型为预设的 EI状态码型， 所述 EI状 态码型用于标识链路处于 EI状态；
所述接收端 PCIE设备根据所述 EI状态码型保持所述链路的 EI状态。
结合第二方面， 在第一种可能的实现方式中， 所述预设的 EI 状态码型与 PCIE标准中已定义的码型不同。
结合第二方面或第二方面的第一种可能的实现方式， 在第二种可能的实现 方式中， 所述接收端 PCIE设备确定所述第一码型为预设的 EI状态码型之后， 还包括：
所述接收端 PCIE设备对接收的所述第一码型不进行緩存。
结合第二方面、 第二方面的第一种或第二种可能的实现方式， 在第三种可 能的实现方式中， 所述接收端 PCIE设备接收发送端 PCIE设备通过光传输器件 发送的第一码型之前， 还包括：
所述接收端 PCIE设备接收所述发送端 PCIE设备通过光传输器件发送的 EI 有序集；
所述接收端 PCIE设备根据所述 EI有序集将所述链路的接收端设置为 EI状 态。
结合第二方面、 第二方面的第一种、 第二种或第三种可能的实现方式， 在 第四种可能的实现方式中， 所述方法还包括：
所述接收端 PCIE设备接收所述发送端 PCIE设备通过光传输器件发送的
FTS有序集或 TS1/TS2有序集；
所述接收端 PCIE设备根据所述 FTS有序集或所述 TS1/TS2有序集将所述 链路退出 EI状态。
第三方面， 本发明实施例提供了一种 PCIE设备， 所述 PCIE设备支持光缆 传输， 包括：
链路状态机， 用于确定链路需要进入 EI状态；
码型生成器，用于按照预设的 EI状态码型生成第一码型，所述 EI状态码型 用于标识链路处于 EI状态；
发送器， 用于在链路处于 EI状态期间， 通过光传输器件向接收端 PCIE设 备连续发送所述第一码型，所述第一码型用于通知所述接收端 PCIE设备保持所 述链路的 EI状态。
在第三方面的第一种可能的实现方式中， 所述预设的 EI状态码型与 PCIE 标准中已定义的码型不同。
结合第三方面或第三方面的第一种可能的实现方式， 在第三方面的第二种 可能的实现方式中， 所述发送器具体用于在链路处于 EI状态期间， 根据所述链 路进入 EI 状态前传输数据时的码元传输速率通过光传输器件向所述接收端 PCIE设备连续发送所述第一码型。
结合第三方面、 第三方面的第一种或第二种可能的实现方式， 在第三方面 的第三种可能的实现方式中：
所述链路状态机， 还用于确定链路需要退出 EI状态；
所述发送器， 还用于当所述链路状态机确定所述链路需要退出 EI状态时， 停止发送所述第一码型。
结合第三方面、 第三方面的第一种、 第二种或第三种可能的实现方式， 在 第三方面的第四种可能的实现方式中， 所述发送器还用于当所述链路状态机确 定所述链路需要进入 EI状态时， 通过所述光传输器件向所述接收端 PCIE设备 发送 EI有序集， 所述 EI有序集用于通知所述接收端 PCIE设备将所述链路的接 收端设置为 EI状态。
结合第三方面、 第三方面的第一种、 第二种、 第三种或第四种可能的实现 方式， 在第三方面的第五种可能的实现方式中， 所述发送器还用于当所述链路 状态机确定所述链路需要退出 EI状态时， 通过所述光传输器件向所述接收端 PCIE设备发送 FTS有序集或 TS1/TS2有序集，所述 FTS有序集或所述 TS1/TS2 有序集用于通知所述接收端 PCIE设备将所述链路退出 EI状态。
第四方面， 本发明实施例提供了又一种 PCIE设备， 所述 PCIE设备支持光 缆传输， 包括：
接收器， 用于接收发送端 PCIE设备通过光传输器件发送的第一码型； 码型检测器，用于确定所述第一码型为预设的 EI状态码型，所述 EI状态码 型用于标识链路处于 EI状态； 在第四方面的第一种可能的实现方式中， 所述预设的 EI状态码型与 PCIE 标准中已定义的码型不同。
结合第四方面或第四方面的第一种可能的实现方式， 在第四方面的第二种 可能的实现方式中：
所述接收器， 还用于接收所述发送端 PCIE设备通过光传输器件发送的 EI 有序集；
所述链路状态机，还用于根据所述 EI有序集将所述链路的接收端设置为 EI 状态。
结合第四方面、 第四方面的第一种或第二种可能的实现方式， 在第四方面 的第三种可能的实现方式中：
所述接收器，还用于接收所述发送端 PCIE设备通过光传输器件发送的 FTS 有序集或 TS1/TS2有序集；
所述链路状态机， 还用于根据所述 FTS有序集或所述 TS1/TS2有序集将所 述链路退出 EI状态。
本发明实施例提供的电气空闲状态处理方法，发送端 PCIE设备在链路进入 EI状态后， 并不会按照现有 PCIE标准的规定去驱动一个峰值低于 20 mV的差 模电压， 而是按照预设的 EI状态码型生成第一码型。 并且， 在链路处于 EI状态 期间， 发送端 PCIE设备向接收端 PCIE设备连续发送所述第一码型， 以通知接 收端 PCIE设备保持所述链路的 EI状态。通过上述方法， 当链路处于 EI状态时， 可以避免第二 PCIE芯片 24因为所述链路中的噪声处于异常状态。 进而使所述 链路两端的 PCIE设备通信状态保持一致。 附图说明
为了更清楚地说明本发明实施例中的技术方案， 下面将对实施例描述中所 需要使用的附图作简单地介绍。
图 1为本发明实施例提供的一种 PCIE设备的应用场景示意图；
图 2为本发明实施例提供的一种 PCIE芯片的结构示意图；
图 3为本发明实施例提供的一种电气空闲状态处理方法的方法流程图； 图 3A为图 3所示实施例中的一种第一码型发送方法的示意图；
图 4为本发明实施例提供的又一种电气空闲状态处理方法的方法流程图； 图 5为本发明实施例提供的一种电气空闲状态处理方法的信令图。 具体实施方式
为了使本技术领域的人员更好地理解本发明方案， 下面将结合本发明实施 例中的附图， 对本发明实施例中的技术方案进行清楚、 完整地描述， 显然， 所 描述的实施例仅仅是本发明一部分的实施例， 而不是全部的实施例。
为了便于理解本方案，首先对本发明实施例提供的一种 PCIE设备的应用场 景做一个简单的介绍。本发明实施例提供的一种 PCIE设备可以应用于根据快速 夕卜设组件互联总线 ( Peripheral Component Interconnect Express, PCIE )标准实现 光纤传输的通信系统中。如图 1所示，在该通信系统中，包括第一 PCIE设备 10、 第二 PCIE设备 20、 第一光模块 (Optical Module)12以及第二光模块 22。 其中， 第一 PCIE设备 10中包含有第一 PCIE芯片 14, 第二 PCIE设备 20中包含有第 二 PCIE芯片 24。 第一 PCIE设备 10与第一光模块 12之间通过电缆连接， 第二 光模块 22和第二 PCIE设备 20之间通过电缆连接。 第一光模块 12和第二光模 块 22用于进行电信号与光信号的转换。 在第一光模块 12和第二光模块 22之间 通过光纤 30连接。
下面以第一 PCIE设备 10向第二 PCIE设备 20发送数据为例进行描述。 当 然可以理解的是， 第一 PCIE设备 10也可以作为接收端， 第二 PCIE设备 20也 可以作为发送端。 当第一 PCIE设备 10向第二 PCIE设备 20发送数据时， 与第 一 PCIE设备 10连接的第一光模块 12将第一 PCIE芯片 14发送的电信号转换为 光信号， 并通过光纤 30传输至于与第二通信节点 20连接的第二光模块 22。 第 二光模块 22将接收的光信号转换为电信号后， 并将电信号传输给第二 PCIE设 备 20中的第二 PCIE芯片 24, 从而能够实现第一 PCIE设备 10以及第二 PCIE 设备 20之间的通信。 可以理解的是， 由于第一光模块 12以及第二光模块 22之 间通过光纤 30连接， 因此， 即使第一 PCIE设备 10与第二 PCIE设备 20的距离 较远， 也能够通过光纤 30完成相互之间的通信。
需要说明的是， 第一 PCIE设备 10和第一光模块 12可以独立设置， 例如， 第一 PCIE设备 10可以是一个单板，第一光模块 12可以通过对应的连接器连接 在第一 PCIE设备 10的边缘。第一 PCIE设备 10和第一光模块 12也可以集成在 同一个通信设备中， 例如， 若第一 PCIE设备 10是一个单板， 第一光模块 12也 可以通过对应的连接器位于第一 PCIE设备 10中。 类似的， 第二 PCIE设备 20 和第二光模块 22可以独立设置， 第二 PCIE设备 20和第二光模块 22也可以集 成在同一个通信设备中。 在此不做限定。 并且， 第一 PCIE设备 10和第二 PCIE 设备 20可以分别位于不同设备中， 也可以位于同一设备中。 例如， 第一 PCIE 设备 10和第二 PCIE设备 20可以位于不同的主机中，也可以位于同一个主机中。 在此也不做限定。
为了描述方便， 在本发明实施例中， 可以将第一光模块 12、 光纤 30以及第 二光模块 22统称为光传输器件， 用于实现第一 PCIE设备 10及第二 PCIE设备 20之间的信号传输。 在光传输器件传输信号的过程中， 光传输器件可以用于实 现电信号和光信号之间的转换。 光模块及光纤如何实现信号传输与现有技术类 似， 因此， 本发明实施例中， 对光传输器件如何实现光信号和电信号的转换和 传输不做详细描述。 需要说明的是， 本发明实施例中所指的第一 PCIE设备 10 和第二 PCIE设备 20均不包括光模块等光传输器件。
在如图 1所示的通信系统中， 在第一 PCIE设备 10与第二 PCIE设备 20之 间的链路处于 EI状态时， 虽然第一 PCIE芯片 14的发送端没有有效的差分电信 号输出， 但由于光模块会放大链路上的噪声， 因此， 第二光模块 12仍然会输出 一个幅度较大的噪声信号。 该噪声信号可能会导致第二 PCIE设备 20接收到的 差模电压大于 175mV,使得第二 PCIE设备 20误认为第一 PCIE设备 10发出了 数据，从而导致第一 PCIE设备 10和第二 PCIE设备 20之间的链路状态不一致。 图 2为本发明实施例提供的一种 PCIE芯片的结构示意图，图 2所示的 PCIE 芯片 20可以为图 1中所示的第一 PCIE芯片 12和第二 PCIE芯片 22。如图 2所 示， PCIE芯片 20可以包括： 接口模块 202、 链路状态机 204、 第一緩存 206、 码型生成器 208、 发送器 210、 接收器 212、 码型检测器 214以及第二緩存 216。 其中：
接口模块 202具体可以为 PCIE芯片 20的物理层与上层的接口。 其中， 上 层指的是 PCIE芯片的物理层的上层， 可以包括数据链路层 (Data Link Layer)或 处理层 (Transaction Layer)等。 物理层的模块可以通过接口模块 202与上层的模 块进行通信。 当 PCIE芯片发送数据时， 上层可以通过接口模块 202将待发送的 数据传输给物理层的发送器 210, 通过发送器 210将数据发送出去。 当 PCIE芯 片接收数据时， 接收器 212可以将接收的数据通过接口模块 202传输给上层进 行处理。
第一緩存 206分别与接口模块 202以及发送器 210连接， 用于緩存待发送 的数据。 具体的， 第一緩存 206用于緩存由上层通过接口模块 202传输的待发 送的数据。 在第一緩存 206中可以包含先入先出（First Input First Output, FIFO) 队列。 第一緩存 206中緩存的数据可以通过发送器 210发送出去。
链路状态机 214为 PCIE芯片的控制模块。链路状态机 214可以用于确定链 路的状态， 并对链路的状态进行设置。 实际应用中， 链路状态机 214具体可以 通过监测第一緩存 206 中緩存的数据的发送情况来确定链路的状态。 例如， 当 链路状态机 214监测到第一緩存 206中緩存有要发送的数据时，链路状态机 214 确定链路处于工作状态。 当链路状态机 214监测到第一緩存 206中没有要发送 的数据时， 说明该链路中已经没有数据需要发送， 链路状态机 214确定链路需 要进入 EI状态。
链路状态机 214可以包括： 控制器 2042及状态显示模块 2044, 其中： 控制器 2042, 用于判断链路的状态， 并对链路的状态进行设置。 具体的， 控制器 2042可以根据链路状态的判断结果， 对该链路对应的状态寄存器进行相 应的设置， 实现对链路状态设置的目的。例如， 当控制器 2042确定第一緩存 206 中还緩存有要发送的数据时， 可以将该链路的状态设置为工作状态。 例如， 控 制器 2042可以将该链路的状态寄存器中的工作状态位的值设置为 1 , 其中， 工 作状态位用于标识链路是否处于工作状态。 当控制器 2042链路需要进入 EI状 态时， 可以将该链路的状态寄存器的值设置为 EI状态的值。 例如， 控制器 2042 可以将该链路的状态寄存器中的 EI状态位的值设置为 1 , 其中， EI状态位用于 标识链路是否处于 EI状态。
状态显示模块 2044,用于根据控制器 2042设置的状态寄存器的值显示当前 的链路状态。
码型生成器 208, 用于生成码型。 通常， 码型是指在电缆、 光纤等线路传输 中， 用于表示数字消息代码的适合于信道传输的电脉冲波形。 例如， 可以将用 于表示数字消息代码 0001的电脉冲波形称为一种码型，也可以将用于表示 PCIE 标准中已定义的编码 K28.2 ( 01011100 )的电脉冲波形称为一种码型， 还可以将 用于表示 PCIE标准中已定义的编码组合（例如 EI有序集： K28.5+ K28.3+ K28.3+ K28.3) 的电脉冲波形称为一种码型。 可以理解的是， 码型与用于表示该码型的 数字消息代码是——对应的， 电脉冲波形是码型的物理表现形式， 而该电脉冲 波形对应的数字消息代码是该码型的逻辑表现形式。 为了描述方便， 在本发明 实施例中， 如无特别说明， 也可以将用于表示码型的数字消息代码称为码型。 在本发明实施例中， 数字消息代码也可以称为编码。 需要说明的是， 码型生成 器 208生成的是逻辑上的码型， 也就是说码型生成器生成的是用于表示一种码 型的一组编码， 该组编码通过发送器 210后能够转换为物理上的电脉冲波形。 实际应用中， 码型生成器 208可以在控制器 2042的控制下根据预设的 EI 状态码型对应的编码生成第一码型， 其中预设的 EI状态码型用于标识链路处于 EI状态。 具体的， 链路状态机 214检测到链路需要处于 EI状态时， 链路状态机 214中的控制器 2042可以触发码型生成器 208根据预设的 EI状态码型生成第一 码型。
实际应用中，当链路状态机 214检测到链路需要进入 EI状态时，控制器 2042 可以触发码型生成器 208根据预设的 EI有序集生成相应的码型。 当链路状态机 214检测到链路需要退出 EI状态时，控制器 2042还可以触发码型生成器 208根 据预设的 FTS有序集或 TS1/TS2有序集生成相应的码型。 可以理解的是， 码型 举例。 在本发明实施例中， 码型生成器 208还可以在控制器 2042的控制下根据 预设的 EI状态码型对应的编码生成第一码型，其中预设的 EI状态码型用于标识 链路处于 EI状态。 具体的， 链路状态机 214检测到链路需要处于 EI状态时， 链 路状态机 214中的控制器 2042可以触发码型生成器 208根据预设的 EI状态码 型生成第一码型。
发送器 210, 用于发送信息。 PCIE芯片 20的发送器 210具体可以为发送驱 动电路。 发送器 210发送的信息以电信号的方式发送的。 根据这种方式， 发送 器 210可以将第一緩存 206中的数据或者将码型生成器 208生成的码型转换为 电脉冲波形发送出去。 实际应用中， 当第一緩存 206 中緩存有数据时， 发送器 210可以发送第一緩存 206中緩存的数据。当第一緩存 206中没有緩存的数据时， 说明链路中没有数据需要发送， 发送器 210可以发送码型生成器 208生成的第 一码型。在根据支持光信号传输的 PCIE系统中 ,发送器 210通常与光模块相连， 发送器 210可以将发送的数据通过电信号发送给光模块， 发送器 210发送的电 信号可以通过光模块转换为光信号后发送到接收端光模块。
接收器 212 ,用于当 PCIE芯片 20作为接收端 PCIE芯片时，接收发送端 PCIE 芯片通过光传输器件发送的信号。 可以理解的是， 接收器 212通常也可以为接 收电路。 在一种情形下， 当链路处于非 EI状态时， 接收器 212可以接收发送端 PCIE芯片发送的数据信号。 在另一种情形下， 当链路处于 EI状态时， 接收器 212可以接收发送端 PCIE芯片通过光传输器件发送的第一码型， 其中第一码型 用于标识链路处于 EI状态。 可以理解的是， 数据信号及第一码流中都可以包含 数据信息。 可以理解的是， 在支持光信号传输的 PCIE系统中， 接收器 212通常 与接收端光模块连接， 接收端光模块可以将接收的光信号转换为电信号， 并进 行相应的处理后， 传输给接收器 212。 例如， 在图 1所述的 PCIE系统中， 当第 一 PCIE芯片 14向第二 PCIE芯片 24发送数据时，第二 PCIE芯片的接收器 212 可以接收第一 PCIE14通过光传输器件发送的数据， 其中， 光传输器件包括第一 光模块 12、 光纤 30以及第二光模块 22。
码型检测器 214, 用于对接收器 212接收的所有信号进行检测， 以判断接收 到的信号中携带的是数据或是用于表示需要进行状态转换的信息， 从而便于对 接收到的信号进行相应的处理。 在本发明实施例中， 当链路处于 EI状态时， 接 收端 PCIE芯片中的接收器 212会接收到第一码型，码型检测器 214可以对接收 的第一码型进行检测， 以确定所述第一码型是否为预设的 EI状态码型。 具体在 判断时， 码型检测器 214可以根据第一码型对应的编码与预设的 EI状态码型的 编码是否相同来进行判断。
第二緩存 216, 用于緩存接收器 212接收的数据。 具体的， 接收器 212可以 将接收的数据緩存在第二緩存 216中， 再通过接口模块 202传输给上层进行相 应的处理。 例如， 上层可以对接收的数据进行协议识别、 数据传输等处理。
需要说明的是，当本发明实施例中图 2所示的 PCIE芯片 20作为发送端 PCIE 芯片时， 可以按照下述图 3 所述的电气空闲状态处理方法对链路中的电气空闲 状态进行处理。当本发明实施例中图 2所示的 PCIE芯片 20作为接收端 PCIE芯 片时， 可以执行下述图 4所述的电气空闲状态处理方法。 下面将对釆用图 2所 示的 PCIE芯片 20如何实现电气空闲状态处理方法进行详细描述。 图 3 为本发明实施例提供的一种电气空闲状态处理方法的方法流程图。 本 实施例所描述的方法可以应用于图 1 所示的通信系统中。 本发明实施例中所示 的方法从发送端 PCIE芯片进行描述。本发明实施例描述的方法可以由图 2所示 的 PCIE芯片 20来执行。 可以理解的是， 如图 1所示， 当第一 PCIE芯片 14为 发送端 PCIE芯片时，第二 PCIE芯片 24即为接收端 PCIE芯片。需要说明的是， 第一 PCIE芯片 14既可以作为发送端 PCIE芯片，也可以作为接收端 PCIE芯片。 当第一 PCIE芯片 14可以作为接收端 PCIE芯片时， 可以将第二 PCIE芯片 24 作为发送端 PCIE芯片。本发明实施例以如图 1中所示的第一 PCIE芯片 14为发 送端 PCIE芯片、 第二 PCIE芯片 24作为接收端 PCIE芯片来举例描述。 下面将 结合图 1和图 2对图 3所示的方法进行描述。 如图 3所示， 该方法包括：
在步骤 300中，发送端 PCIE设备确定链路需要进入 EI状态。如图 1和图 2 所示， 当第一 PCIE芯片 14作为发送端 PCIE芯片时， 第一 PCIE芯片 14中的 链路状态机 204可以确定链路是否进入 EI状态。实际应用中，当链路状态机 204 检测到第一緩存 206中没有待发送的数据时， 可以确定所述链路需要进入 EI状 态。 其中， 第一緩存 206中緩存的数据是上层通过接口模块 202传输的， 第一 緩存 206中緩存的数据需要通过发送器 210发送。
在步骤 305中， 所述发送端 PCIE设备按照预设的 EI状态码型生成第一码 型， 所述 EI状态码型用于标识链路处于 EI状态。 通常， 根据 PCIE标准的相关 规定， 发送端 PCIE设备确定链路需要进入 EI状态后， 会发送 EI有序集， 并在 发送 EI有序集之后， 很快就会驱动一个峰值低于 20mV的差模电压。 然后， 发 送端 PCIE设备可以继续处于低阻抗状态， 也可以转至高阻抗状态。 一旦处于 EI状态，发送端 PCIE设备必须最少保持 50UI。其中， UI为时间间隔， lUI=400ps, 50UI=20ns。
在本发明实施例中， 由于考虑到光模块在发生器处于 EI状态时会放大链路 上的噪声， 因此， 当作为发送端 PCIE设备的第一 PCIE芯片 14发送 EI有序集 并进入 EI状态后， 第一 PCIE芯片 14不会按照现有 PCIE标准的规定去驱动一 个峰值低于 20 mV的差模电压。 在本发明实施例中， 当第一 PCIE芯片 14进入 EI状态后，第一 PCIE芯片 14中的控制器 2042会触发码型生成器 208根据预设 的 EI状态码型生成第一码型， 其中， EI状态码型用于标识链路处于 EI状态。 该 EI状态码型可以在第一 PCIE芯片 14和第二 PCIE芯片 24预先定义。 标准中规定的编码选择确定，但本发明实施例中的 EI状态码型需要与现有 PCIE 标准中规定的码型 （包括 PCIE标准中规定的编码、 EI有序集、 FTS有序集或 TS1/TS2有序集等码型 )相区别。 例如， 在 PCIE标准中定义的 EI有序集的码 型对应的编码为： K28.5+ K28.3+ K28.3+ K28.3 , 则本发明实施例中的 EI状态码 型对应的编码不能为 K28.5+ K28.3+ K28.3+ K28.3。 本发明实施例中的 ΕΙ状态 码型只会在链路处于 ΕΙ状态时由发送端 PCIE芯片发送， 而不会在其他情形下 出现。 例如， EI状态码型的编码可以定义为： K28.5+K28.2+ K28.2+ K28.3 , EI 状态码型的编码还可以定义为： K28.5+K28.2+ K28.2+ K28.2。
PCIE 标准中已定义的基本编码可以如下表一所示， 本发明实施例中的 EI 状态码型的编码可以由从下表一中选择的基本编码组合而成。 由于根据 PCIE标 准中定义的基本编码获得的组合有很多种， 在本发明实施例中不对 EI状态码型
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在步骤 310中 , 在链路处于 EI状态期间 , 所述发送端 PCIE设备通过光传 输器件向接收端 PCIE设备连续发送所述第一码型，所述第一码型用于通知所述 接收端 PCIE设备保持所述链路的 EI状态。在本发明实施例中，作为发送端 PCIE 设备的第一 PCIE芯片 14的发送器 210可以通过光传输器件向第二 PCIE芯片 24连续发送所述第一码型。 需要说明的是， 在本发明实施例中， 为了避免当链 路处于 EI状态时， 由于光传输器件放大的链路噪声而引起第二 PCIE芯片 24状 态异常， 在链路处于 EI状态期间， 第一 PCIE芯片 14的发送器 210可以连续不 断的向第二 PCIE芯片 24发送所述第一码型。
例如， 若第一码型的编码为 K28.5+K28.2+ K28.2+ K28.3 , 则第一码型的编 码可以具体表示为： 10111100010111000101110001111100。 在链路处于 EI状态 期间， 第一 PCIE芯片 14的发送器 210可以连续向第二 PCIE芯片 24发送第一 码型， 直到第一 PCIE芯片 14确定需要退出 EI状态时， 则停止向第二 PCIE芯 片 24发送所述第一码型。 例如， 如图 3A所示， 在链路处于 EI状态期间， 第一 PCIE芯片 14可以连续向第二 PCIE芯片 24发送 n个第一码型，其中， n为不小 于 1的自然数。 由于 n的数量取决于该链路处于 EI状态期间的长短， 因此， 在 本发明实施例中并不对 n的数量进行限制， 只要在第一 PCIE芯片 14确定需要 退出 EI状态时， 停止发送所述第一码型即可。
实际应用中，第一 PCIE芯片 14发送的第一码型是通过差分电信号发送的。 该第一码型经过光传输器件传输到第二 PCIE芯片 24。光传输器件在传输该第一 码型的过程中可以实现电信号与光信号之间的转换。 并且， 在发送第一码型的 的码元传输速率保持一致。 当然， 实际应用中， 也可以使第一码型的码元传输 限定。
图 3所示的电气空闲状态处理方法中， 发送端 PCIE设备在链路进入 EI状 态后，并不会按照现有 PCIE标准的规定去驱动一个峰值低于 20 mV的差模电压， 而是按照预设的 EI状态码型生成第一码型。 并且， 在链路处于 EI状态期间， 发 送端 PCIE设备向接收端 PCIE设备连续发送所述第一码型，以通知接收端 PCIE 设备保持所述链路的 EI状态。 通过上述方法， 当链路处于 EI状态时， 可以避免 第二 PCIE芯片 24因为所述链路中的噪声处于异常状态。 进而使所述链路两端 的 PCIE设备通信状态保持一致。 图 4 为本发明实施例提供的又一种电气空闲状态处理方法的方法流程图。 本实施例所描述的方法可以应用于图 1 所示的通信系统中。 本发明实施例中所 示的方法从发送端 PCIE芯片进行描述。本发明实施例描述的方法可以由图 2所 示的 PCIE芯片 20来执行。 本发明实施例如图 1中所示的第一 PCIE芯片 14为 发送端 PCIE芯片、 第二 PCIE芯片 24作为接收端 PCIE芯片来举例描述。 下面 将结合图 1和图 2对图 4所示的方法进行描述。 如图 4所示， 该方法包括： 在步骤 400中， 接收端 PCIE设备接收发送端 PCIE设备通过光传输器件发 送的第一码型。如图 1或图 2所示， 在本发明实施例中， 当链路处于 EI状态时， 第二 PCIE芯片 24作为接收端 PCIE设备时，第二 PCIE芯片 24中的接收器 212 可以接收作为发送端 PCIE设备的第一 PCIE芯片 14发送的第一码型。实际应用 中， 第一码型可以通过差分电信号发送， 该第一码型经过光传输器件传输到第 二 PCIE芯片 24。光传输器件在传输该第一码型的过程中可以实现电信号与光信 号之间的转换。 第一 PCIE芯片 14具体如何发送所述第一码型， 可以参见图 3 所示的实施例的相关描述。
在步骤 405中， 所述接收端 PCIE设备确定所述第一码型为预设的 EI状态 码型， 所述 EI状态码型用于标识链路处于 EI状态。 实际应用中， 由于第一码型 可以用电信号来表示， 因此， 当接收端 PCIE设备接收到光传输器件传输并转换 后的电信号后， 会对该电信号进行检测， 以判断该电信号中携带的信息是数据 或是进入某种状态 (例如 EI状态)的信息， 从而执行相应的操作。 在本发明实施 例中， 第二 PCIE芯片 24中的接收器 212接收到第一 PCIE芯片 14根据第一码 型发送的电信号后， 第二 PCIE芯片 24中的码型检测器 214可以对该电信号进 行检测，以判断第一码型是否为预设的用于标识链路处于 EI状态的 EI状态码型。 具体的， 可以根据第一码型的编码对第一码型进行检测。 例如， 若第一码型与 预设的 EI状态码型的编码均为： K28.5+K28.2+ K28.2+ K28.3 ,则码型检测器 214 可以确认所述第一码型为用于标识链路处于 EI状态的码型。
在步骤 410中， 所述接收端 PCIE设备根据所述 EI状态码型保持所述链路 的 EI状态。根据 PCIE标准的相关规定， 当发送端 PCIE芯片确定链路需要进入 EI状态时， 发送端 PCIE芯片会向接收端 PCIE芯片发送一个 EI有序集， 以通 知接收端 PCIE芯片将链路状态设置为 EI状态。 具体的，接收端 PCIE芯片可以 根据接收到的 EI有序集将该链路的状态寄存器的值设置为 EI状态的值。在本发 明实施例中， 为了避免当链路处于 EI状态时， 链路上的噪声造成接收端 PCIE 设备状态异常， 因此，发送端 PCIE设备与接收端 PCIE设备预先设定了 EI状态 码型 , EI状态码型用于表示链路处于 EI状态。若第二 PCIE芯片 24中的码型检 测器 214检测到所述第一码型为预设的用于标识链路处于 EI状态的 EI状态码 型，第二 PCIE芯片 24的链路状态机 204中的控制器 2042可以根据码型检测器 214的检测结果保持该链路的状态寄存器的值， 将该链路保持为 EI状态。
图 4所示的实施例中， 接收端 PCIE设备可以对接收的第一码型进行检测， 若确定第一码型为预设用于表示链路处于 EI状态的 EI状态码型，则接收端 PCIE 设备保持链路处于 EI状态。从而可以避免第二 PCIE芯片 24因为链路中的噪声 处于异常状态。 并可以使链路两端的 PCIE设备的通信状态保持一致。 图 3和图 4分别从发送端 PCIE设备以及接收端 PCIE设备的角度对支持光 缆传输的快速外设组件互联 PCIE系统中电气空闲状态的处理方法。为了使本发 明实施例的描述更加清楚， 下面将同时从发送端 PCIE设备和接收端 PCIE设备 对本发明实施例所述的方法进行描述。 图 5 为本发明实施例提供的一种电气空 闲状态处理方法的信令图。本发明实施例也是以图 1中所示的第一 PCIE芯片 14 为发送端 PCIE芯片、 第二 PCIE芯片 24作为接收端 PCIE芯片来举例描述。 下 面将结合图 1、 图 2对图 5中的方法进行描述。 如图 5所示， 该方法包括：
在步骤 500中， 第一 PCIE芯片 14确定链路需要进入 EI状态。 该步骤与图 3中的步骤 300类似， 可以参见步骤 300的相关描述。
在步骤 502中， 第一 PCIE芯片 14向第一光模块 12发送包含 EI有序集的 第一电信号。根据 PCIE标准的相关规定，希望将链路置于 EI状态的发送端 PCIE 芯片必须首先发送 EI有序集， EI有序集由 4个符号组成， 以 COM符号开始， 后面是 3个 IDL符号。 其中， COM符号对应的编码为 K28.5, IDL符号对应的 编码为 K28.3。 在发送器将其链路的发送部分置入电气空闲状态之前， 发送器需 要向接收器发送该 ΕΙ有序集。 发送器发送 ΕΙ有序集之后， 发送端 PCIE芯片需 要在 Ττχ -IDLE-SET-TO-IDLE时间内进入 EI状态。 其中， TTMDI^SET_T lDIjE时间小于
20UI, UI为时间间隔， lUI=400ps, 20UI=8ns。 在本发明实施例中， 第一电信号 是根据第一 PCIE芯片 14的发送器 210根据 EI有序集向第二 PCIE芯片 24的接 收器 212发送的电信号， 因此， 可以理解的是， 在第一电信号中携带有 EI有序 集的信息。
在步骤 504中， 第一光模块 12将所述第一电信号转换为第一光信号。 如前 所述， 第一光模块 12和第二光模块 22具体用于实现电信号和光信号的转换。 例如， 第一光模块 12中的激光器阵列可以将第一电信号转换为第一光信号。 当 然， 可以理解的是， 激光器阵列仅仅是光模块中用于将电信号转换为光信号的 装置的一种示例。
在步骤 506中， 第一光模块 12通过光纤 30向第二光模块 22传输第一光信 号。
在步骤 508中， 第二光模块 22将第一光信号转换为第二电信号。 实际应用 中， 由于第一光模块 12和第二光模块 22之间通过光纤连接， 当第二光模块 22 接收到第一光模块 12通过光纤 30发送的第一光信号后， 第二光模块 22作为接 收端光模块， 第二光模块 22中的光电二极管可以将接收的第一光信号转换为第 二电信号。 当然， 可以理解的是， 光电二极管仅仅是光模块中实现将光信号转 换为电信号的装置的一种示例。
在步骤 510中， 第二光模块 22将第二电信号发送给第二 PCIE芯片 24, 所 述第二电信号中携带有所述 EI有序集。 在本发明实施例中， 第二光模块 22作 为接收端光模块， 需要将转换后的电信号发送给第二 PCIE芯片 24的接收器。 由于第一 PCIE芯片 14的发送器发送的第一电信号是根据 EI有序集发送的， 因 此，在第二 PCIE芯片 24的接收器接收的第二电信号中也会携带有所述 EI有序 在步骤 512中，第二 PCIE芯片 24根据接收的 EI有序集将链路的接收端设 置为 EI状态。 根据 PCIE标准的相关规定， 接收端 PCIE芯片检测到 EI有序集 后， 会准备将链路转入 EI状态， 并将链路的接收端设置为 EI状态。 例如， 第二 PCIE芯片 24中的码型检测器 214检测到 EI有序集后， 会触发链路状态机 204 将链路设置为 EI状态， 具体的， 可以由链路状态机 204中的控制器 2042可以 将该链路的状态寄存器中的 EI状态位的值设置为标识 EI状态的值。其中，状态 寄存器中的 EI状态位用于标识链路是否处于 EI状态。例如， 当状态寄存器中的 EI状态位的值为 0时， 表示链路处于非 EI状态； 当状态寄存器中的 EI状态位 的值为 1时， 表示链路处于 EI状态。 当然， 也可以用 0表示链路处于 EI状态， 用 1表示链路处于非 EI状态， 在此不做限定。 具体的， 链路的状态可以从第二 PCIE芯片 24中的状态显示模块 2044中显示的状态寄存器值获得。
在步骤 514中， 第一 PCIE芯片 14根据 EI状态码型生成第一码型。 本步骤 与图 3中的步骤 305类似， 具体可以参见步骤 305的相关描述。
在步骤 516中，第一 PCIE芯片 14根据所述第一码型向第一光模块 12发送 第三电信号。 实际应用中， 第一 PCIE芯片 14的发送器 210可以根据码型生成 器 208生成的第一码型发送第三电信号。 本发明实施例中， 根据 EI状态码型生 成的第一码型需要经过光传输器件传输到第二 PCIE芯片 24。由于光模块只能将 电信号中的差分电信号转换为有效的光信号， 因此， 本发明实施例中的第三电 信号可以为差分电信号。 具体发送时， 可以使第一码型的码元传输速率与所述
传输速率不同。 在此并不进行限定。
在步骤 518中， 第一光模块 12将所述第三电信号转换为第二光信号。
在步骤 520中， 第一光模块 12向第二光模块 22发送所述第二光信号。 在步骤 522中， 第二光模块 22将所述第二光信号转换为第四电信号。
在步骤 524中， 第二光模块 22向第二 PCIE芯片 24发送所述第四电信号， 所述第四电信号中携带有所述第一码流。
可以理解的是， 在步骤 518-步骤 524中第一光模块 12和第二光模块 22对 第三电信号的处理与步骤 504-步骤 510中第一光模块 12和第二光模块 22对第 一电信号的处理方式类似。 第一光模块 12主要用于实现将第三电信号转换为第 二光信号后发送到第二光模块。 第二光模块 22主要用于将接收的第二光模块转 换为第四电信号后传输给第二 PCIE芯片 24。 步骤 518-步骤 524可以分别参见 前面相关步骤的描述， 在此不再赘述。
在步骤 526中 ,第二 PCIE芯片 24确定所述第一码型为预设的 EI状态码型。 实际应用中， 当接收端 PCIE芯片接收到接收端光模块传输的电信号后， 会对该 电信号进行检测 , 以判断该电信号中携带的信息是数据或是进行状态转换 (例如 进入 EI状态）的信息， 从而执行相应的操作。 在本发明实施例中， 在第二 PCIE 芯片 24中的接收器 212接收到第二光模块 22发送的第四电信号后， 第二 PCIE 芯片 24中的码型检测器 214可以对该电信号携带的第一码型进行检测， 以判断 预设的 EI状态码型均为： K28.5+K28.2+ K28.2+ K28.3。 则码型检测器 214可以 在步骤 528中， 第二 PCIE芯片 24根据所述 EI状态码型保持所述链路的 EI状态。 在本发明实施例中， 若第二 PCIE芯片 24中的码型检测器 214检测到 所述第一码型为用于标识链路处于 EI状态的 EI状态码型， 第二 PCIE芯片 24 的链路状态机 204中的控制器 2042可以根据码型检测器 214的检测结果， 将该 链路保持为 EI状态。 在步骤 530中， 第二 PCIE芯片 24丟弃所述第一码流中携带的数据信息。 实际应用中， 接收端 PCIE芯片接收到电信号后， 会将该电信号中携带的数据信 息緩存在第二緩存 216中。 第二緩存 216中的数据可以通过接口模块 202传输 给 PCIE芯片的物理层的上层。 由于本发明实施例中主要涉及 PCIE芯片的物理 层模块的处理， 因此， 本发明实施例所述的上层指的是物理层的上层， 可以包 括数据链路层或处理层等。
如前所述， 在釆用电缆或印制电路板（Printed Circuit Board, PCB )等无源 连接方式的通信系统中， 当链路根据 PCIE标准处于 EI状态时， 第一 PCIE芯片 14会发送一个低于 20mV的差模电压， 由于在电性连接的场景下， 并不会放大 链路上的噪声， 因此第二 PCIE芯片 24接收到的电信号的差模电压通常不会高 于 175mV。 进而，接收端 PCIE芯片能够识别出该电信号并没有传输数据， 不会 将该电信号里面的信息緩存在第二緩存 216中。而根据 PCIE标准实现光缆传输 时， 由于链路中的光模块会放大链路上的噪声， 因此， 在链路处于 EI状态时， 如果按照现有 PCIE标准， 第一 PCIE芯片发送一个低于 20mV的差模电压， 经 过光模块放大噪声后，接收端 PCIE芯片接收到的电信号的差模电压可能会高于 175mV。 进而， 接收端 PCIE芯片会误以为该电信号是传输数据的电信号， 会緩 存该电信号中携带的信息。 当链路退出 EI状态， 发送端 PCIE芯片发送正常数 据时， 接收端 PCIE芯片的緩存可能无法緩存正常数据， 从而导致接收端 PCIE 芯片处于异常状态。
在本发明实施例中， 为了防止在链路处于 EI状态时第二 PCIE芯片 24处于 异常状态，使第二 PCIE芯片 24能够正常处理后续的正常数据。 当第二 PCIE芯 片 24检测第一码型为用于表示链路处于 EI状态的 EI状态码型时， 第二 PCIE 芯片 24中的控制器 2042可以确定对第一码型不进行緩存。 根据这种方式， 第 一码型中携带的数据信息不会被緩存在第二緩存 216 中。 当然， 实际应用中也 可以在接收到第一码型后将第一码型中携带的信息先緩存在第二緩存 216 中， 当码型检测器 214识别出第一码型为预设的 EI状态码型时， 第二 PCIE芯片 24 中的链路状态机 204再根据码型检测器 214的检测结果将緩存在第二緩存 216 中的第一码型中携带的数据信息丟弃。 需要说明的是， 在本发明实施例中， 不 对步骤 530和步骤 528的执行顺序进行限定。
在步骤 532中， 第一 PCIE芯片 14确定到链路需要退出 EI状态。 在本发明 实施例中， 当第一 PCIE芯片 14中的链路状态机 204检测到第一緩存 206中緩 存有需要通过发送器 210发送的数据时， 链路状态机 204判断该链路需要退出 EI状态。可以理解的是第一緩存 206中緩存的数据是上层模块通过接口模块 202 传输的。
在步骤 534中，第一 PCIE芯片 14向第一光模块 12发送携带有第二有序集 的第五电信号。所述第二有序集用于通知第二 PCIE芯片 24退出 EI状态。其中， 第二有序集可以包括 FTS有序集或 TS 1/TS2有序集。 根据 PCIE标准的规定， 当发送恢复时， 若需要将链路退出 EI状态并将链路返回到工作 L0状态， 发送 端 PCIE 芯片必须在 THE JODI^DATA 时间 内完成该任务， 其中， TTMDL ToDi^DATA时间小于 20UI。 发送端 PCIE芯片可以分别发送 FTS有序集 或 TS 1/TS2有序集来将链路状态从 LOs或 L1状态切换到 L0工作状态。 在本发 明实施例中， 当在步骤 532中，作为发送端 PCIE芯片的第一 PCIE芯片 14确定 链路需要退出 EI状态时， 第一 PCIE芯片 14可以根据 FTS有序集或 TS 1/TS2 有序集生成第五电信号， 以通知第二 PCIE芯片 24进行链路状态的切换。 其中， FTS有序集由 4个符号组成， 以 COM符号开始， 后面是 3个 FTS符号。 当第 一 PCIE芯片 14需要将链路退出 EI状态时，第一 PCIE芯片 14可以向第二 PCIE 芯片 24发送的 FTS有序集数目不少于第一 PCIE芯片 14在链路定向和初始化期 间发送给第二 PCIE芯片 24的 FTS有序集数目。
在步骤 536中， 第一光模块 12将所述第五电信号转换为第三光信号。
在步骤 538中， 第一光模块 12通过光纤 30向所述第二光模块 22发送所述 第三光信号。
在步骤 540中， 第二光模块 22将所述第三光信号转换为第六电信号。
在步骤 542中， 第二光模块 22向第二 PCIE芯片 24发送第六电信号， 所述 第六电信号中携带有所述第二有序集。 在步骤 536-步骤 540中， 光传输器件对 第五电信号的处理与步骤 504-步骤 510中光传输器件对第一电信号的处理方式 类似， 具体可以参见前面步骤的相关描述， 在此不再赘述。
在步骤 544中， 第二 PCIE芯片 24根据所述第二有序集将所述链路的接收 端退出 EI状态。 根据 PCIE标准的规定， 作为接收端的第二 PCIE芯片 24在进 入 EI状态的同时会激活 EI状态退出探测器。 当第二 PCIE芯片 24检测到 FTS 有序集或 TS 1/TS2有序集后， 第二 PCIE芯片 24可以根据该有序集实现比特锁 定和符号锁定， 将所述链路的接收端退出 EI状态。 具体的， 第二 PCIE芯片 24 中的控制器 2042可以将该链路的状态寄存器值置为 L0工作状态， 从而退出 EI 状态。
需要说明的是， 由于 PCIE芯片可以同时支持多个通道（ lane )的数据传输， 例如， PCIE芯片可以支持 XI、 X2、 X4、 X8、 XI 6等通道规格， 并且各个通信 通道之间的链路状态互不影响， 因此， 本发明实施例中所述的链路可以是指某 个通信通道的链路。
需要说明的是， 由于图 5所示的是第一 PCIE芯片 14与第二 PCIE芯片 24 对在处理链路上的 EI状态时的信令交互流程， 由于该信令交互过程中涉及多个 执行主体， 因此， 并不要求上述方法中的所有动作都是按照步骤编号的顺序先 后进行。 例如， 并不需要在第二 PCIE芯片 24执行完步骤 512中的方法后第一 PCIE芯片 14才能执行步骤 514中的方法， 第一 PCIE芯片 14可以在执行完步 骤 502中的方法后即可以执行步骤 514中的方法。
本发明实施例所描述的电气空闲状态的处理方法， 在链路出现 EI状态时， 第一 PCIE芯片 14不会根据现有 PCIE标准的规定向第二 PCIE芯片 24发送一 个小于 20mV的差模电压， 而是会在链路处于 EI状态器件， 向第二 PCIE芯片 24连续发送根据预先定义的 EI状态码型生成的第一码型。 第二 PCIE芯片 24 接收到用于标识链路处于 EI状态的第一码型后， 能够识别出第一码型为预设的 EI状态码型， 从而能够将该链路的接收端保持在 EI状态。 并且， 第二 PCIE芯 片 24可以将用于标识链路处于 EI状态的第一码型中携带的信息从緩存中删除， 从而第二 PCIE芯片 24后续能够緩存正常数据， 不会导致链路异常。 本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过 硬件来完成， 也可以通过程序来指令相关的硬件完成。 所述的程序包括计算机 操作指令， 可以存储于一种计算机可读存储介质中， 上述提到的存储介质可以 为随机存储器 （； Random- Access Memory, RAM), 磁碟、 硬盘、 光盘、 固态硬盘 ( Solid State Disk, SSD )或者非易失性存储器（ non-volatile memory )等各种可 以存储程序代码的非短暂性的 （non-transitory )机器可读介质， 在此不做限定。
需要说明的是， 本申请所提供的实施例仅仅是示意性的。 所属领域的技术 人员可以清楚地了解到， 为了描述的方便和简洁， 在上述实施例中， 对各个实 施例的描述都各有侧重， 某个实施例中没有详述的部分， 可以参见其他实施例 的相关描述。 在本发明实施例、 权利要求以及附图中揭示的特征可以独立存在 也可以组合存在。 在本发明实施例中以硬件形式描述的特征可以通过软件来执 行， 反之亦然。 在此不做限定。

Claims

权 利 要 求
1、 一种电气空闲 EI状态的处理方法， 所述方法应用于支持光缆传输的快 速外设组件互联 PCIE系统中， 其特征在于， 包括：
发送端 PCIE设备确定链路需要进入电气空闲 EI状态；
所述发送端 PCIE设备按照预设的 EI状态码型生成第一码型， 所述 EI状态 码型用于标识链路处于 EI状态；
在链路处于 EI状态期间， 所述发送端 PCIE设备通过光传输器件向接收端 PCIE设备连续发送所述第一码型， 所述第一码型用于通知所述接收端 PCIE设 备保持所述链路的 EI状态。
2、 根据权利要求 1所述的方法， 其特征在于： 所述预设的 EI状态码型与 PCIE标准中已定义的码型不同。
3、 根据权利要求 1或 2所述的方法， 其特征在于： 传输速率相同。
4、 根据权利要求 1-3任意一项所述的方法， 其特征在于， 还包括： 当确定所述链路需要退出 EI状态时， 所述发送端 PCIE设备停止发送所述 第一码型。
5、 根据权利要求 1-4任意一项所述的方法， 其特征在于， 所述发送端 PCIE 设备确定链路需要进入 EI状态之后还包括：
所述发送端 PCIE设备通过光传输器件向所述接收端 PCIE设备发送 EI有序 集， 所述 EI有序集用于通知所述接收端 PCIE设备将所述链路的接收端设置为 EI状态。
6、 根据权利要求 1-5任意一项所述的方法， 其特征在于， 还包括： 当确定所述链路需要退出 EI状态时， 所述发送端 PCIE设备通过所述光传 输器件向所述接收端 PCIE设备发送 FTS有序集或 TS1/TS2有序集， 所述 FTS 有序集或所述 TS1/TS2有序集用于通知所述接收端 PCIE设备将所述链路退出 EI状态。
7、一种电气空闲 EI状态的处理方法，所述方法应用于支持光缆传输的 PCIE 系统中， 其特征在于， 包括： 接收端 PCIE设备接收发送端 PCIE设备通过光传输器件发送的第一码型； 所述接收端 PCIE设备确定所述第一码型为预设的 EI状态码型， 所述 EI状 态码型用于标识链路处于 EI状态；
所述接收端 PCIE设备根据所述 EI状态码型保持所述链路的 EI状态。
8、 根据权利要求 7所述的方法， 其特征在于： 所述预设的 EI状态码型与
PCIE标准中已定义的码型不同。
9、 根据权利要求 7或 8所述的方法， 其特征在于， 所述接收端 PCIE设备 确定所述第一码型为预设的 EI状态码型之后， 还包括：
所述接收端 PCIE设备对接收的所述第一码型不进行緩存。
10、根据权利要求 7-9任意一项所述的方法，其特征在于，所述接收端 PCIE 设备接收发送端 PCIE设备通过光传输器件发送的第一码型之前， 还包括：
所述接收端 PCIE设备接收所述发送端 PCIE设备通过光传输器件发送的 EI 有序集；
所述接收端 PCIE设备根据所述 EI有序集将所述链路的接收端设置为 EI状 态。
11、 根据权利要求 7-10任意一项所述的方法， 其特征在于， 还包括： 所述接收端 PCIE设备接收所述发送端 PCIE设备通过光传输器件发送的
FTS有序集或 TS1/TS2有序集；
所述接收端 PCIE设备根据所述 FTS有序集或所述 TS1/TS2有序集将所述 链路退出 EI状态。
12、 一种 PCIE设备， 所述 PCIE设备支持光缆传输， 其特征在于， 包括： 链路状态机， 用于确定链路需要进入 EI状态；
码型生成器，用于按照预设的 EI状态码型生成第一码型，所述 EI状态码型 用于标识链路处于 EI状态；
发送器， 用于在链路处于 EI状态期间， 通过光传输器件向接收端 PCIE设 备连续发送所述第一码型，所述第一码型用于通知所述接收端 PCIE设备保持所 述链路的 EI状态。
13、 根据权利要求 12所述的 PCIE设备， 其特征在于： 所述预设的 EI状态 码型与 PCIE标准中已定义的码型不同。
14、 根据权利要求 12或 13所述的 PCIE设备， 其特征在于： 所述发送器，具体用于在链路处于 EI状态期间，根据所述链路进入 EI状态 前传输数据时的码元传输速率通过光传输器件向所述接收端 PCIE设备连续发送 所述第一码型。
15、 根据权利要求 12-14任意一项所述的 PCIE设备， 其特征在于： 所述链路状态机， 还用于确定链路需要退出 EI状态；
所述发送器， 还用于当所述链路状态机确定所述链路需要退出 EI状态时， 停止发送所述第一码型。
16、 根据权利要求 12-15任意一项所述的 PCIE设备， 其特征在于： 所述发送器， 还用于当所述链路状态机确定所述链路需要进入 EI状态时， 通过所述光传输器件向所述接收端 PCIE设备发送 EI有序集， 所述 EI有序集用 于通知所述接收端 PCIE设备将所述链路的接收端设置为 EI状态。
17、 根据权利要求 12-16任意一项所述的 PCIE设备， 其特征在于： 所述发送器， 还用于当所述链路状态机确定所述链路需要退出 EI状态时， 通过所述光传输器件向所述接收端 PCIE设备发送 FTS有序集或 TS1/TS2有序 集， 所述 FTS有序集或所述 TS1/TS2有序集用于通知所述接收端 PCIE设备将 所述链路退出 EI状态。
18、 一种 PCIE设备， 所述 PCIE设备支持光缆传输， 其特征在于， 包括： 接收器， 用于接收发送端 PCIE设备通过光传输器件发送的第一码型； 码型检测器，用于确定所述第一码型为预设的 EI状态码型，所述 EI状态码 型用于标识链路处于 EI状态；
19、 根据权利要求 18所述的 PCIE设备， 其特征在于： 所述预设的 EI状态 码型与 PCIE标准中已定义的码型不同。
20、 根据权利要求 18-19所述的 PCIE设备， 其特征在于：
所述接收器， 还用于接收所述发送端 PCIE设备通过光传输器件发送的 EI 有序集；
所述链路状态机，还用于根据所述 EI有序集将所述链路的接收端设置为 EI 状态。
21、 根据权利要求 18-20所述的 PCIE设备， 其特征在于：
所述接收器，还用于接收所述发送端 PCIE设备通过光传输器件发送的 FTS 有序集或 TS1/TS2有序集；
所述链路状态机， 还用于根据所述 FTS有序集或所述 TS1/TS2有序集 述链路退出 EI状态。
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