WO2015029765A1 - 映像処理装置 - Google Patents

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WO2015029765A1
WO2015029765A1 PCT/JP2014/071235 JP2014071235W WO2015029765A1 WO 2015029765 A1 WO2015029765 A1 WO 2015029765A1 JP 2014071235 W JP2014071235 W JP 2014071235W WO 2015029765 A1 WO2015029765 A1 WO 2015029765A1
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WO
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signal
unit
time
video
vertical synchronization
Prior art date
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PCT/JP2014/071235
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English (en)
French (fr)
Inventor
守屋　政明
善光 村橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/06—Generation of synchronising signals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/18—Timing circuits for raster scan displays

Definitions

  • the present invention relates to a technique for estimating a vertical synchronization signal and executing video signal processing using the estimated vertical synchronization signal even when there is no vertical synchronization signal.
  • a display device such as a liquid crystal television
  • when displaying a video signal (1) displaying a video signal in the SYNC mode (synchronous mode), (2) displaying a video signal in the SYNC-DE mode, 3)
  • a video signal is displayed in the DE mode (data enable mode).
  • the display device When displaying a video signal in the SYNC mode (synchronous mode), the display device displays the video signal (video data) using a vertical synchronization signal, a horizontal synchronization signal, and a main clock signal.
  • the display device When a video signal is displayed in the SYNC-DE mode, the display device displays a video signal (video data) using a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a main clock signal.
  • the display device displays the video signal (video data) using the data enable signal and the main clock signal without using the vertical synchronization signal and the horizontal synchronization signal.
  • the precharge STV signal is generated at a predetermined timing based on the blanking period of the data enable signal in the DE mode.
  • the gate of the display panel is turned on before the main STV signal indicating the timing at which actual data (video data) is input is input by the generated precharge STV signal.
  • the driving speed of the gate can be increased. That is, in the technique of Patent Document 1, in the DE mode in which there is no vertical synchronization signal, a signal (precharge STV signal) that is generated based on the data enable signal, which is originally determined based on the vertical synchronization signal. It can be grasped by.
  • Patent Document 1 detects a timing (timing immediately before the end of the blanking period) two clock pulse vertical signals (CPV signals) before the end of the blanking period of the data enable signal. Therefore, it is difficult to generate a signal corresponding to the vertical synchronization signal at a time close to the start time of the blanking period of the data enable signal.
  • the present invention is based on the data enable signal, even when there is no vertical synchronization signal, the start time of the blanking period of data enable signal (a period corresponding to the vertical blanking period)
  • An object of the present invention is to realize a video signal processing apparatus capable of generating an estimated vertical synchronization signal (estimated vertical synchronization signal) at a time close to.
  • a video signal processing device having a first configuration receives at least a clock signal, a data enable signal, and an image signal as input, and receives at least the clock signal, the data enable signal, and the processed image signal.
  • An output video signal processing apparatus includes an interface unit, an estimated vertical synchronization signal generation unit, and a video signal processing unit.
  • the interface unit inputs a clock signal and a data enable signal, and outputs a clock signal and a data enable signal.
  • the estimated vertical synchronization signal generator generates an estimated vertical synchronization signal based on the clock signal and the data enable signal.
  • the video signal processing unit receives the image signal, generates a processed image signal by performing a predetermined process on the image signal using the estimated vertical synchronization signal generated by the estimated vertical synchronization signal generation unit, and generates the processed image signal
  • the processed image signal is output.
  • the estimation is performed at a time close to the start time of the blanking period (a period corresponding to the vertical blanking period) of the data enable signal based on the data enable signal. It is possible to realize a video signal processing apparatus capable of generating the vertical synchronization signal (estimated vertical synchronization signal).
  • FIG. 1 is a schematic configuration diagram of a video signal processing apparatus 1000 according to a first embodiment.
  • FIG. 3 is a schematic configuration diagram of an estimated vertical synchronization signal generation unit 21 of the video signal processing apparatus 1000.
  • 4 is a timing chart when an estimated vertical synchronization signal EVS is generated in the video signal processing apparatus 1000. The figure which showed typically image Img1 formed of a video signal. The timing chart in the case of producing
  • FIG. 1 is a schematic configuration diagram of a video signal processing apparatus 1000 according to the first embodiment.
  • FIG. 1 is a schematic configuration diagram of the video signal processing apparatus 1000 when processing a video signal in the DE mode (data enable mode).
  • the video signal is processed in the SYNC mode (synchronous mode) or the SYNC-DE mode. The connection etc. when doing so are omitted.
  • FIG. 2 is a schematic configuration diagram of the estimated vertical synchronization signal generation unit 21 of the video signal processing apparatus 1000.
  • the video signal processing apparatus 1000 includes a video receiving unit 1, a video processing unit 2, and a display control unit 3.
  • the video receiver 1 includes a broadcast receiver 11 and a received signal processor 12 as shown in FIG.
  • the broadcast receiving unit 11 receives a broadcast wave of a television signal, for example, and outputs the received broadcast wave (signal) to the received signal processing unit 12.
  • the received signal processing unit 12 receives a signal output from the broadcast receiving unit 11, performs a demodulation process on the input signal, and acquires a baseband video signal. The reception signal processing unit 12 then outputs the acquired baseband video signal to the video processing unit 2 as a video signal Din.
  • the reception signal processing unit 12 generates a clock signal (main clock signal) CLK and a data enable signal DE for processing the acquired baseband video signal, and generates the generated clock signal CLK and the data enable signal DE as a video. Output to the processing unit 2.
  • the video processing unit 2 includes an interface unit 20, an estimated vertical synchronization signal generation unit 21, a video signal processing unit 22, and a line memory 23.
  • the interface unit 20 includes an input buffer 201 for the clock signal CLK, an input buffer 202 for the data enable signal DE, an output buffer 203 for the clock signal CLK, and an output for the data enable signal DE.
  • a buffer 204 is shown in FIG. 1, the interface unit 20.
  • the input buffer 201 for the clock signal CLK is, for example, a buffer having a high input impedance and a low output impedance, and receives the clock signal CLK output from the reception signal processing unit 12.
  • the input buffer 201 outputs the input clock signal CLK to the estimated vertical synchronization signal generation unit 21, the video signal processing unit 22, and the output buffer 203.
  • the input buffer 202 for the data enable signal DE is, for example, a buffer having a high input impedance and a low output impedance, and receives the data enable signal DE output from the reception signal processing unit 12.
  • the input buffer 202 outputs the input data enable signal DE to the estimated vertical synchronization signal generation unit 21, the video signal processing unit 22, and the output buffer 204.
  • the clock signal CLK output buffer 203 is, for example, a buffer having a high input impedance and a low output impedance, and receives the clock signal CLK output from the input buffer 201.
  • the output buffer 203 outputs the input clock signal CLK to the timing control unit 31 of the display control unit 3.
  • the output buffer 204 for the data enable signal DE is, for example, a buffer having a high input impedance and a low output impedance, and receives the data enable signal DE output from the input buffer 202.
  • the output buffer 204 outputs the input data enable signal DE to the timing control unit 31 of the display control unit 3.
  • a delay unit for timing adjustment may be provided in the clock signal line and / or the data enable signal line.
  • the estimated vertical synchronization signal generation unit 21 includes an edge detection unit 211, a counting unit 212, a threshold generation unit 213, a comparison unit 214, and an EVS (Estimated Vertical Sync) acquisition unit 215. Prepare.
  • the edge detection unit 211 receives the data enable signal DE output from the interface unit 20.
  • the edge detection unit 211 detects the rising edge (or falling edge) of the input data enable signal DE, and outputs a signal indicating the detection result to the counting unit 212 and the storage unit 2133 as the edge detection signal Edet. To do.
  • the counting unit 212 inputs the clock signal CLK output from the interface unit 20 and the edge detection signal Edet output from the edge detection unit 211.
  • the counting unit 212 performs a counting process using the clock signal CLK. Specifically, the counting unit 212 (1) when the edge detection signal Edet is a signal value indicating that the rising edge (or falling edge) portion of the data enable signal DE has been detected, Reset (reset the count value to “0”), (2) In other cases, count processing by the clock signal CLK is executed. That is, the counting unit 212 counts the number of clocks of the clock signal CLK input to the counting unit 212.
  • the counting unit 212 outputs the counted value as the count value C to the multiplier 2132 and the comparison unit 214.
  • the threshold generation unit 213 includes a register unit 2131, a multiplier 2132, and a storage unit 2133.
  • the register unit 2131 holds information on the coefficient k to be multiplied by the count value C in the multiplier 2132.
  • the coefficient k held in the register unit 2131 may be changeable by an external command.
  • the register unit 2131 outputs the retained coefficient k to the multiplier 2132.
  • the multiplier 2132 receives the count value C output from the counting unit 212 and the coefficient k output from the register unit 2131. Multiplier 2132 multiplies count value C by coefficient k, and outputs the multiplication result (k ⁇ C) to storage unit 2133.
  • the storage unit 2133 receives the multiplication result (k ⁇ C) output from the multiplier 2132 and the edge detection signal Edet output from the edge detection unit 211.
  • the storage unit 2133 stores a multiplication result (k ⁇ C) when the edge detection signal Edet is a signal value indicating that the rising edge (or falling edge) portion of the data enable signal DE is detected.
  • the storage unit 2133 the multiplication result stored in the last time (k ⁇ C), as a threshold S n, and outputs to the comparing unit 214.
  • Comparing unit 214 inputs the count value C output from the counter 212, and a threshold value S n is output from the storage unit 2133 of the threshold generator 213. Comparing unit 214 compares the count value C with the threshold value S n, and outputs a signal indicating the comparison result to the EVS acquisition unit 215.
  • the EVS acquisition unit 215 receives a signal indicating the comparison result from the comparison unit 214.
  • the EVS acquisition unit 215 indicates that the signal indicates C ⁇ S n from the signal value indicating that C ⁇ S n (for example, the signal value “0”).
  • a signal obtained by activating the signal value only for a predetermined period for example, a period of one clock cycle
  • EVS the estimated vertical synchronization signal
  • the video signal processing unit 22 inputs the video signal Din output from the reception signal processing unit 12 of the video reception unit 1 and the estimated vertical synchronization signal EVS output from the estimated vertical synchronization signal generation unit 21. Further, the video signal processing unit 22 receives the clock signal CLK output from the interface unit 20 and the data enable signal DE. The video signal processing unit 22 performs, for example, horizontal video signal processing on the video signal Din using the clock signal CLK, the data enable signal DE, and the estimated vertical synchronization signal EVS. Then, the video signal processing unit 22 outputs the video signal after the video signal processing to the display control unit 3 as a video signal Dout.
  • the video signal processing unit 22 is connected to the line memory 23 as shown in FIG.
  • the video signal processing unit 22 may appropriately store the video signal in the line memory 23 and execute the predetermined video signal processing.
  • the line memory 23 may be provided inside the video signal processing unit 22.
  • the line memory 23 is connected to the video signal processing unit 22, and based on a command from the video signal processing unit 22, a predetermined video signal (for example, N lines (N: natural number)) Video data). Further, the line memory 23 outputs the stored video signal (video data) to the video signal processing unit 22 based on an instruction from the video signal processing unit 22.
  • a predetermined video signal for example, N lines (N: natural number)
  • Video data for example, N lines (N: natural number)
  • the line memory 23 outputs the stored video signal (video data) to the video signal processing unit 22 based on an instruction from the video signal processing unit 22.
  • the display control unit 3 includes a timing control unit 31 and a display panel drive unit 32 as shown in FIG.
  • the timing control unit 31 inputs the clock signal CLK and the data enable signal DE output from the video processing unit 2 and the video signal Dout output from the video signal processing unit 22.
  • the timing control unit 31 generates a drive signal for displaying a video signal on a display panel (not shown) based on the clock signal CLK and the data enable signal DE.
  • the timing control unit 31 then outputs the generated drive signal to the display panel drive unit 32 together with the video signal (video data) to be displayed on the display panel.
  • the display panel drive unit 32 inputs a drive signal and a video signal (video data) output from the timing control unit 31.
  • the display panel drive unit 32 displays the video signal on the display panel by driving the display panel based on the drive signal (for example, by driving the gate line and the source line of the display panel).
  • the video signal processing apparatus 1000 may include a display panel (not shown) that displays a video signal under the control of the display control unit 3.
  • the display panel is realized by a liquid crystal display panel, for example.
  • a broadcast wave of a television signal is received, and the received broadcast wave (signal) is output to the received signal processor 12.
  • the reception signal processing unit 12 performs demodulation processing or the like on the signal output from the broadcast reception unit 11 to acquire a baseband video signal Din.
  • the acquired baseband video signal Din is output to the video signal processing unit 22 of the video processing unit 2.
  • the reception signal processing unit 12 generates a clock signal (main clock signal) CLK and a data enable signal DE for processing the acquired baseband video signal.
  • the generated clock signal CLK and data enable signal DE are output to the video processing unit 2.
  • the estimated vertical synchronization signal generation unit 21 of the video processing unit 2 generates an estimated vertical synchronization signal EVS based on the clock signal CLK and the data enable signal DE output from the reception signal processing unit 12.
  • FIG. 3 is a timing chart when the estimated vertical synchronization signal EVS is generated in the video signal processing apparatus 1000. Specifically, in FIG. 3, the data enable signal DE, the estimated vertical synchronization signal EVS, the count value C output from the counting unit 212, and the threshold value output from the threshold generation unit 213 are matched with the time axis. shows and S n, a.
  • the edge detection unit 211 detects a rising edge of the data enable signal DE and outputs an edge detection signal Edet indicating the detection result to the counting unit 212.
  • the count value C is output from the counting unit 212 to the multiplier 2132 of the threshold value generating unit 213.
  • the coefficient k output from the register unit 2131 and the count value C are multiplied. Then, the multiplication result (C ⁇ k) is output to the storage unit 2133.
  • k 2 is described below.
  • the EVS acquisition unit 215 sets the signal value of the estimated vertical synchronization signal EVS to a value indicating inactivity (this embodiment In the embodiment, this value is set to “0”) and is output to the video signal processing unit 22.
  • time t1 to t2 At time t1, the edge detection unit 211 detects a rising edge of the data enable signal DE and outputs an edge detection signal Edet indicating the detection result to the counting unit 212.
  • the multiplier 2132 the coefficient k output from the register unit 2131 and the count value C are multiplied. Then, the multiplication result (C ⁇ k) is output to the storage unit 2133.
  • the EVS acquisition unit 215 sets the signal value of the estimated vertical synchronization signal EVS to a value “0” indicating that it is inactive. Is output to the video signal processing unit 22.
  • time t3 to t4 In the period from time t3 to t4, as shown in FIG. 3, the period from time t_bts to t4 is the blanking period of data enable signal DE (period BT shown in FIG. 3).
  • the blanking period of the data enable signal DE is shown as a period corresponding to about 2H (two lines of the video signal). May be longer. Further, the blanking period of the data enable signal DE may be a period corresponding to a vertical blanking period such as an NTSC television signal.
  • the edge detection unit 211 detects a rising edge of the data enable signal DE and outputs an edge detection signal Edet indicating the detection result to the counting unit 212.
  • the counting unit 212 resets the count value to “0” at time t3 based on the edge detection signal Edet. Then, each time the clock signal CLK is input (for example, every time a rising edge of the clock signal is detected) in the period from time t3 to t4, the count value is incremented by “+1” to perform the count process. Execute.
  • the indicated value “0” is output to the EVS acquisition unit 215.
  • the EVS acquisition unit 215 deactivates the signal value of the estimated vertical synchronization signal EVS. Is output to the video signal processing unit 22 as a value “0” indicating that the
  • the EVS acquisition unit 215 detects that the value output from the comparison unit 214 has changed from “0” to “1” at time t_evs, and indicates that the signal value of the estimated vertical synchronization signal EVS is active Set to “1” and output to the video signal processing unit 22.
  • the EVS acquisition unit 215 detects that the value output from the comparison unit 214 has changed from “0” to “1”, for example, the EVS acquisition unit 215 sets the signal value of the estimated vertical synchronization signal EVS for one clock cycle. Only the value “1” indicating that it is active is output to the video signal processing unit 22.
  • the timing at which the signal value of the estimated vertical synchronization signal EVS becomes active is time t_evs, which is 2 ⁇ (time t2 to t3) from time t3 when the rising edge of the data enable signal DE is detected. ) Time has elapsed.
  • the average clock period of the estimated vertical timing signal value becomes active synchronizing signal EVS from time t3, the time t2 to twice the value of the clock count number T 3 in ⁇ t3, the time t2 the clock signal CLK at ⁇ t3 Is the time when the time corresponding to the value multiplied by.
  • the EVS acquisition unit 215 changes the output value from the comparison unit 214. Therefore, the signal value of the estimated vertical synchronization signal EVS is output to the video signal processing unit 22 as a value “0” indicating that it is inactive.
  • the threshold value S 4 2T 4 is set, and T 4 is a large value, so the threshold value S 4 is also set to a large value.
  • the count value C does not exceed the threshold value S 4.
  • the signal value of the estimated vertical synchronization signal EVS becomes active only at time t_evs when the output value from the comparison unit 214 changes during the period from time t3 to t4.
  • the estimated vertical synchronization signal EVS has an average clock of the clock signal CLK from time t2 to t3 to a value twice the clock count number T3 from time t2 to t3 from time t3 when the rising edge of the data enable signal DE is detected. It becomes active at the time when the time corresponding to the value multiplied by the period has elapsed.
  • the estimated vertical synchronization signal generation unit 21 executes the above processing, so that even if there is no vertical synchronization signal, the blanking period ( An estimated vertical synchronization signal can be generated at a time (time t_evs) close to the start time of the vertical blanking period (the signal value of the estimated vertical synchronization signal EVS can be activated).
  • the estimated vertical synchronization signal generation unit 21 of the video processing unit 2 performs estimation based on the clock signal CLK and the data enable signal DE input from the reception signal processing unit 12 and input through the interface unit 20.
  • a vertical synchronization signal EVS is generated.
  • the generated estimated vertical synchronization signal EVS is output to the video signal processing unit 22.
  • the video signal processing unit 22 for example, vertical video signal processing is performed on the video signal Din using the estimated vertical synchronization signal EVS generated by the estimated vertical synchronization signal generation unit 21.
  • the time when the signal value of the estimated vertical synchronization signal EVS becomes active corresponds to the blanking period (vertical blanking period) of the data enable signal DE. Since the time (time t_evs in the case of FIG. 3) is close to the start time of the (period), the required line memory capacity can be reduced.
  • the estimated vertical synchronization signal EVS can quickly detect the blanking period of the data enable signal DE (a period corresponding to the vertical blanking period), the data enable signal DE is stored before the blanking period is detected.
  • the number of lines of the video signal to be held can be reduced. For example, when video processing at the lower end of the screen is executed, a video signal having a predetermined number of lines must be stored and held until a blanking period (a period corresponding to the vertical blanking period) of the data enable signal DE is detected. Even in such a case, the blanking period (a period corresponding to the vertical blanking period) of the data enable signal DE can be quickly detected by the estimated vertical synchronization signal EVS. Memory capacity can be reduced.
  • the video signal processing unit 22 can detect the blanking period (a period corresponding to the vertical blanking period) of the data enable signal DE based on the time when the estimated vertical synchronization signal EVS becomes active, and the detection time thereof. Based on the above, by counting the rising edges of the data enable signal DE, it is possible to grasp what line the signal in the frame is the video signal to be processed. Thereby, the video signal processing unit 22 can appropriately execute the video signal processing in the vertical direction by the estimated vertical synchronization signal EVS even when there is no vertical synchronization signal.
  • the blanking period a period corresponding to the vertical blanking period
  • the video signal Dout subjected to the video signal processing by the video signal processing unit 22 is output to the timing control unit 31 of the display control unit 3.
  • the timing control unit 31 of the display control unit 3 generates a drive signal for displaying the video signal Dout on the display panel based on the clock signal CLK and the data enable signal DE. Then, the generated drive signal is output to the display panel drive unit 32 together with the video signal Dout.
  • the display panel drive unit 32 drives the display panel based on the drive signal generated by the timing control unit 31 so that the video signal Dout is displayed on the display panel. As a result, an image formed by the image signal Dout is displayed on the display panel.
  • the threshold value S n k ⁇ T n in the period (t n + 1 ) is set.
  • the signal value of the estimated vertical synchronization signal EVS is activated. Therefore, in the video signal processing apparatus 1000, even when there is no vertical synchronization signal, a time (for example, as shown in FIG. 3) close to the start time of the blanking period (a period corresponding to the vertical blanking period) of the data enable signal DE. At time t_evs), an estimated vertical synchronization signal can be generated (the signal value of the estimated vertical synchronization signal EVS can be activated).
  • the video signal processing apparatus 1000 uses the estimated vertical synchronization signal EVS generated as described above, for example, to perform vertical video signal processing, thereby reducing the required line memory capacity. However, appropriate video signal processing can be executed.
  • the video signal processing apparatus 1000 does not detect the blanking period (a period corresponding to the vertical blanking period) of the data enable signal DE using a fixed threshold value. Even if the signal or the like changes, it is possible to generate the estimated vertical synchronization signal EVS that appropriately detects the blanking period (a period corresponding to the vertical blanking period) of the data enable signal DE.
  • a spread spectrum clock signal may be used to suppress electromagnetic radiation (EMI). In such a case, the number of clocks in one horizontal period may vary from line to line. . Even in such a liquid crystal television or the like, by applying the video signal processing apparatus 1000, the estimated vertical synchronization signal EVS can be appropriately generated even when the number of clocks varies.
  • the number of lines in one frame may be slightly changed to synchronize the input video signal with the output liquid crystal panel (display panel).
  • the signal processing apparatus 1000 the estimated vertical synchronization signal EVS can be appropriately generated.
  • the video signal processing apparatus 1000 can perform vertical video signal processing using the estimated vertical synchronization signal EVS generated as described above, when there is no vertical synchronization signal, or estimation is performed. When there is no vertical synchronization signal, video processing that could not be properly processed can be appropriately processed.
  • FIG. 4 is a diagram schematically showing an image Img1 formed by the video signal.
  • the image Img1 has 1920 pixels in the horizontal direction and 1080 pixels in the vertical direction.
  • FIG. 4 a part of the image area from the first line L1 to the fifth line L5 of the image Img1, and the image area from the 1076th line L1076 to the 1080th line L1080 of the image Img1. Some are shown.
  • the filter process is executed with a 5 ⁇ 5 filter coefficient
  • a 5 ⁇ 5 filter is obtained even if there is no vertical synchronization signal or estimated vertical synchronization signal Since the target pixel (5 pixels ⁇ 5 pixels) to be multiplied by the coefficient is present around the target pixel, the filtering process is appropriately executed.
  • the pixel P1 or the pixel P4 shown in FIG. 4 is set as a processing target (target pixel) and filter processing is performed using a 5 ⁇ 5 filter coefficient
  • the target pixel (5 pixels ⁇ 5 ⁇ 5 ⁇ 5) is multiplied by the 5 ⁇ 5 filter coefficient. 5 pixels) does not exist in the vicinity of the target pixel, and therefore, the filter process is not appropriately executed.
  • the pixel P1 shown in FIG. 4 is a processing target (target pixel)
  • inappropriate filtering is performed with the area AR1 shown in FIG. 4 as a filtering target.
  • the data for two lines above the pixel P1 (data for 10 pixels)
  • Filter processing is performed using the data for the bottom two lines of the image one frame before held in the line memory (the data of the 1079th line and the data of the 1080th line of the image one frame before). It will be executed.
  • the video signal processing apparatus 1000 can generate the estimated vertical synchronization signal EVS even when there is no vertical synchronization signal, and the video signal processing unit 22 uses the estimated vertical synchronization signal EVS to process the pixel to be processed. It is possible to appropriately grasp which line the pixel is included in. That is, in the video signal processing apparatus 1000, it can be seen that the pixel P1 is a pixel included in the first line by the estimated vertical synchronization signal EVS even when there is no vertical synchronization signal. Therefore, in the video signal processing apparatus 1000, for example, when the pixel to be processed is the pixel P1 and the filtering process using the 5 ⁇ 5 filter coefficient is performed, it is determined that there is no data for two lines above the pixel P1, and an exception is made.
  • Processing for example, filter processing using 15 pixels of the first to third lines included in the area AR1 can be performed.
  • data for executing video signal processing for example, filter processing using a 5 ⁇ 5 filter coefficient
  • the pixel P1 is a processing target pixel. Even in such a case, it is possible to appropriately prevent inappropriate video signal processing from being executed.
  • the pixel P4 shown in FIG. 4 is a processing target (target pixel)
  • inappropriate filtering is performed with the area AR4 shown in FIG. 4 as the filtering target. End up. That is, when filtering is performed on the pixel P4 on the 1080th line, if there is no vertical synchronization signal or estimated vertical synchronization signal, the data for two lines below the pixel P4 (data for 10 pixels) Filter processing is executed using data for the uppermost two lines of the image after one frame (the data of the first line and the data of the second line of the image after one frame).
  • the video signal processing apparatus 1000 can generate the estimated vertical synchronization signal EVS even when there is no vertical synchronization signal, and the video signal processing unit 22 uses the estimated vertical synchronization signal EVS to process the pixel to be processed. It is possible to appropriately grasp which line the pixel is included in. That is, in the video signal processing apparatus 1000, it can be seen that the pixel P4 is a pixel included in the 1080th line by the estimated vertical synchronization signal EVS even when there is no vertical synchronization signal. Therefore, in the video signal processing apparatus 1000, for example, when the pixel to be processed is the pixel P4 and the filter processing is performed with the 5 ⁇ 5 filter coefficient, it is determined that there is no data for two lines below the pixel P4, and an exception is made.
  • Processing for example, filter processing using 15 pixels of the 1078th to 1080th lines included in the area AR4.
  • data for executing video signal processing for example, filter processing using a 5 ⁇ 5 filter coefficient
  • the pixel P4 is set as a processing target pixel. Even in such a case, it is possible to appropriately prevent inappropriate video signal processing from being executed.
  • the video signal processing apparatus 1000 can execute the video signal processing in the vertical direction by using the estimated vertical synchronization signal EVS generated by the estimated vertical synchronization signal generation unit 21, and thus there is no vertical synchronization signal. In this case, or when there is no estimated vertical synchronization signal, video processing that could not be properly processed can be appropriately processed.
  • the edge detection unit 211 of the estimated vertical synchronization signal generation unit 21 of the video signal processing apparatus 1000 of the first embodiment the rising edge of the data enable signal DE is detected, but the edge detection of the video signal processing apparatus of this modification example
  • the unit 211 detects the falling edge of the data enable signal DE, and activates the edge detection signal Edet when the falling edge is detected.
  • the video signal processing apparatus of the present modification is the same as the video signal processing apparatus 1000 of the first embodiment.
  • FIG. 5 is a timing chart when the estimated vertical synchronization signal EVS is generated in the video signal processing device of the present modification. Specifically, in FIG. 5, as in FIG. 3, the time axes are matched, the data enable signal DE, the estimated vertical synchronization signal EVS, the count value C output from the counting unit 212, and the threshold generation unit It shows a threshold value S n output from 213.
  • the count value C output from the counting unit 212 is counted from the time when the falling edge of the data enable signal DE is detected.
  • the timing at which the signal value of the estimated vertical synchronization signal EVS becomes active is time t_evs, and the falling edge of the data enable signal DE is detected. This is the time when 2 ⁇ (time from t2 to t3) has elapsed since time t3.
  • the timing at which the signal value of the estimated vertical synchronizing signal EVS becomes active from time t3, the value of twice the clock count number T 3 at time t2 ⁇ t3 (k times), the clock signal at time t2 ⁇ t3 CLK This is the time when the time corresponding to the value obtained by multiplying the average clock period has elapsed. In FIG. 5, this is shown as “2TT 3 ” (period corresponding to the clock count number 2T 3 minutes of the clock signal CLK) in the period from time t3 to t_evs.
  • the blanking period (vertical) of the data enable signal DE is obtained even when there is no vertical synchronization signal.
  • the estimated vertical synchronization signal can be generated (the signal value of the estimated vertical synchronization signal EVS can be activated) at a time (for example, time t_evs in FIG. 5) close to the start time of the blanking period. it can).
  • FIG. 6 shows a schematic configuration diagram of the estimated vertical synchronization signal generation unit 21A of the present modification.
  • the video signal processing device of this modification has a configuration in which the estimated vertical synchronization signal generation unit 21 is replaced with the estimated vertical synchronization signal generation unit 21A in the video signal processing device 1000 of the first embodiment.
  • the video signal processing apparatus of the present modification is the same as the video signal processing apparatus 1000 of the first embodiment.
  • the estimated vertical synchronization signal generation unit 21A has a configuration in which the threshold generation unit 213 is replaced with a threshold generation unit 213A in the estimated vertical synchronization signal generation unit 21 of the first embodiment.
  • the threshold generation unit 213A has a configuration in which the positions of the register unit 2131, the multiplier 2132, and the storage unit 2133 are exchanged in the threshold generation unit 213.
  • the storage unit 2133 stores the count value C output from the counting unit 212 at the timing when the edge detection signal Edet becomes active.
  • the video signal processing apparatus of the present modification can also execute the same processing as in the first embodiment.
  • edge detection unit 211 of the present modification may also detect a falling edge, as in the first modification of the first embodiment.
  • FIG. 7 shows a schematic configuration diagram of a video signal processing apparatus 1000A of the present modification.
  • the video signal processing apparatus 1000A has a configuration in which the video receiving unit 1 is replaced with a video input unit 1A in the video signal processing apparatus 1000 of the first embodiment.
  • the video input unit 1A includes a video signal input unit 11A and an input signal processing unit 12A.
  • the video signal input unit 11A inputs a video signal output from, for example, a video playback device ex1 (for example, a DVD player, a BD player, an HDD playback device, etc.).
  • the video signal output from the video playback device ex1 is a signal that complies with, for example, a communication interface standard (for example, HDMI or IEEE 1394).
  • the video signal input unit 11A converts the input video signal into a baseband video signal, and outputs the converted video signal to the input signal processing unit 12A.
  • the input signal processing unit 12A receives the baseband video signal output from the video signal input unit 11A.
  • the input signal processing unit 12A outputs the input baseband video signal to the video signal processing unit 22 of the video processing unit 2 as a video signal Din.
  • the input signal processing unit 12A generates a clock signal CLK and a data enable signal DE for processing the baseband video signal input from the video signal input unit 11A, and the generated clock signal CLK and data enable signal DE. Is output to the interface unit 20 of the video processing unit 2.
  • an estimated vertical synchronization signal (estimated vertical synchronization signal) can be generated at a time close to the start time of the blanking period (a period corresponding to the vertical blanking period) of the data enable signal.
  • the video signal processing apparatus 1000A executes vertical video signal processing using the estimated vertical synchronization signal EVS generated by the estimated vertical synchronization signal generation unit 21. Therefore, when there is no vertical synchronization signal or when there is no estimated vertical synchronization signal, video processing that could not be properly processed can be appropriately processed.
  • FIG. 8 shows a schematic configuration diagram of a video signal processing apparatus 1000B according to this modification.
  • the video signal processing apparatus 1000B has a configuration in which the display control unit 3 is replaced with a video recording unit 3A in the video signal processing apparatus 1000 of the first embodiment.
  • the video recording unit 3A includes a video signal conversion unit 31A, a video signal writing unit 32A, and a recording unit 33.
  • the video signal conversion unit 31A receives the clock signal CLK, the data enable signal DE, and the video signal Dout output from the video processing unit 2. Based on the clock signal CLK and the data enable signal DE, the video signal conversion unit 31A performs processing (for example, compression encoding processing) for converting the video signal Dout into a signal for writing to the recording unit 33 (for example, recording medium). Execute to generate data for writing. Then, the video signal conversion unit 31A outputs the generated write data to the video signal writing unit 32A.
  • processing for example, compression encoding processing
  • the video signal writing unit 32A receives the write data output from the video signal conversion unit 31A and writes the input write data to the recording unit 33 (for example, a recording medium).
  • the recording unit 33 is, for example, a recording medium (for example, a hard disk, a flash memory, a magneto-optical disk, a large capacity DVD, a next generation DVD, a semiconductor memory, etc.).
  • a recording medium for example, a hard disk, a flash memory, a magneto-optical disk, a large capacity DVD, a next generation DVD, a semiconductor memory, etc.
  • data from the video signal writing unit 32A is written according to the control of the video signal writing unit 32A.
  • the recording unit 33 may be a recording medium that can be detached from the video recording unit 3A.
  • the processing of the video receiving unit 1 and the video processing unit 2 of the video signal processing apparatus 1000B of the present modification is the same as that in the above-described embodiment (including the modification).
  • the blanking period of the data enable signal (corresponding to the vertical blanking period) is based on the data enable signal.
  • the estimated vertical synchronization signal (estimated vertical synchronization signal) can be generated at a time close to the start time of (period).
  • the video signal Dout processed using the estimated vertical synchronization signal can be recorded in the recording unit 33 by the video recording unit 3A.
  • the video signal processing in the vertical direction is executed using the estimated vertical synchronization signal EVS generated by the estimated vertical synchronization signal generation unit 21. Therefore, when there is no vertical synchronization signal or when there is no estimated vertical synchronization signal, video processing that could not be properly processed can be appropriately processed.
  • the coefficient k set in the register unit 2131 has been described as a fixed value.
  • the present invention is not limited to this, and the coefficient k set in the register unit 2131 is a variable value. It may be. Further, the value of k may be a value other than “2” exemplified above. By adjusting the value of k, the timing at which the estimated vertical synchronization signal EVS becomes active can be adjusted. Also, the register unit 2131 that can change the value may be omitted, and the coefficient k may be a fixed value such as “2”.
  • the reception signal processing unit 12 of the video reception unit 1 is realized by a system LSI
  • the timing control unit 31 of the display control unit 3 is realized by another LSI (or IC)
  • another LSI for example,
  • the video signal processing apparatus may be configured by inserting the video processing unit 2 (as shown in FIG. 1). In this way, for example, in the apparatus in which the reception signal processing unit 12 of the video reception unit 1 and the timing control unit 31 are directly connected, the video processing unit 2 is added, and the output video of the reception signal processing unit 12 With respect to the signal, the video signal after the video processing by the estimated vertical synchronization signal EVS can be input to the timing control unit 31.
  • the function e.g., estimated vertical synchronization
  • Video signal processing in the vertical direction using the signal EVS can be realized.
  • various configurations are possible. The present invention can be applied to any of them.
  • the configuration in which the clock signal CLK and the data enable signal DE are supplied from the video receiving unit 1 to the timing control unit 31 via the video processing unit 2 has been described.
  • the delay process or the like is not clearly shown, but the data enable signal DE is subjected to the delay process in the video processing unit 2 or the like and supplied to the timing control unit 31 as necessary. It may be (output).
  • the clock signal CLK and the data enable signal DE may be directly supplied (output) from the reception signal processing unit 12 to the video processing unit 2 and the timing control unit 31. Further, the clock signal CLK and the data enable signal DE may be generated by a function unit other than the reception signal processing unit 12.
  • the video signal processing apparatus may be realized by combining a part or all of the above-described embodiments (including modifications). Further, the estimated vertical synchronization signal generation unit 21 may be configured as a single device.
  • a display panel may be realized by adding a display panel to the video signal processing apparatus of the above-described embodiment (including the modified example).
  • a part or all of the video signal processing apparatus of the above embodiment may be realized as an integrated circuit (for example, an LSI, a system LSI, etc.).
  • Part or all of the processing of each functional block in the above embodiment may be realized by a program. And a part or all of the processing of each functional block of the above embodiment may be executed by a central processing unit (CPU) in the computer.
  • a program for performing each processing is stored in a storage device such as a hard disk or ROM, and a central processing unit (CPU) reads the program from the ROM or RAM and executes it. Also good.
  • each process of the above embodiment may be realized by hardware, or may be realized by software (including a case where it is realized together with an OS (operating system), middleware, or a predetermined library). Further, it may be realized by mixed processing of software and hardware.
  • OS operating system
  • middleware middleware
  • predetermined library predetermined library
  • an input buffer and an output buffer may be provided in each functional unit of the above-described embodiment (including the modified example).
  • execution order of the processing methods in the above embodiment is not necessarily limited to the description of the above embodiment, and the execution order can be changed without departing from the gist of the invention.
  • a computer program that causes a computer to execute the above-described method and a computer-readable recording medium that records the program are included in the scope of the present invention.
  • the computer-readable recording medium include a flexible disk, a hard disk, a CD-ROM, an MO, a DVD, a large-capacity DVD, a next-generation DVD, and a semiconductor memory.
  • the computer program is not limited to the one recorded on the recording medium, but may be transmitted via a telecommunication line, a wireless or wired communication line, a network represented by the Internet, or the like.
  • the video signal processing apparatus of the first configuration is a video signal processing apparatus that receives at least a clock signal, a data enable signal, and an image signal and outputs at least a clock signal, a data enable signal, and a processed image signal. And an interface unit, an estimated vertical synchronization signal generation unit, and a video signal processing unit.
  • the interface unit inputs a clock signal and a data enable signal, and outputs a clock signal and a data enable signal.
  • the estimated vertical synchronization signal generator generates an estimated vertical synchronization signal based on the clock signal and the data enable signal.
  • the video signal processing unit receives the image signal, generates a processed image signal by performing a predetermined process on the image signal using the estimated vertical synchronization signal generated by the estimated vertical synchronization signal generation unit, and generates the processed image signal
  • the processed image signal is output.
  • the estimated vertical synchronization signal generation unit generates an estimated vertical synchronization signal based on the clock signal and the data enable signal, and the video signal processing unit generates the estimated vertical synchronization signal generated by the estimated vertical synchronization signal generation unit.
  • a predetermined process is performed on the image signal using the signal. Therefore, in this video signal processing device, video signal processing can be appropriately executed using the estimated vertical synchronization signal even when there is no vertical synchronization signal.
  • the video signal processing device of the second configuration is the first configuration, wherein the estimated vertical synchronization signal generation unit includes an edge detection unit, a counting unit, a threshold generation unit, a comparison unit, an estimated vertical synchronization signal acquisition unit, .
  • the edge detection unit detects either the rising edge or the falling edge of the data enable signal.
  • the counting unit counts the number of clock signals in a time period from time t n when the edge detection unit detects the edge to time t n + 1 when the edge detection unit detects the edge.
  • Threshold generating part is a time at which the edge detecting unit detects an edge, a time before the time t n, and, during the most from near the time t n-1 at time t n to the time point t n
  • a value (T n ⁇ k) obtained by multiplying the count value T n of the number of clocks counted by the counting unit and the coefficient k is set as the threshold value Sn.
  • the comparison unit compares the threshold value Sn with the count value of the number of clocks counted by the counting unit.
  • the estimated vertical synchronization signal acquisition unit when the comparison unit detects that the magnitude relationship between the threshold value Sn and the count value of the number of clocks counted by the counting unit has changed, estimates vertical synchronization signal that activates the signal value Generate a signal.
  • the number of clocks in the period (between time t n-1 to t n ) between the edges of the data enable signal DE (between either the rising edge or the falling edge) is counted.
  • the value obtained by multiplying the count value by the coefficient k is set as the threshold value Sn in the period between the edges of the next data enable signal DE (the period from time t n to t n + 1 ).
  • the count value of the number of clocks is compared with the threshold value Sn during the period of time t n to t n + 1 , and when the magnitude relationship between the count value and the threshold value Sn changes, the estimated vertical synchronization
  • the signal value of the signal EVS is activated.
  • the estimated vertical synchronization signal is displayed at a time close to the start time of the blanking period (a period corresponding to the vertical blanking period) of the data enable signal.
  • the signal value of the estimated vertical synchronization signal EVS can be activated.
  • the estimated vertical synchronizing signal (estimated vertical synchronizing signal) can be generated.
  • the magnitude relationship between the threshold value Sn and the count value of the number of clocks counted by the counting unit changes is, for example, (1) a state where Sn> count value (or Sn ⁇ count value).
  • the signal value of the estimated vertical synchronization signal becomes active.
  • the edge detection unit (1) detects only the rising edge when detecting the rising edge, and (2) detects only the falling edge when detecting the falling edge. That is, the edge detection unit does not detect both the rising edge and the falling edge. Note that the edge detection unit may detect a position shifted by a predetermined time from the rising edge (or falling edge).
  • the threshold value generation unit sets the threshold value Sn with a coefficient of “2”.
  • the time when the edge (for example, the rising edge) is detected last before the blanking period of the data enable signal starts is set as time t3, and the edge is detected once before time t3.
  • the time at which (for example, the rising edge) is detected is time t2
  • the time 2 ⁇ time from t2 to t3 has elapsed since the time t3 at which the edge of the data enable signal (for example, the rising edge) was detected.
  • the signal value of the estimated vertical synchronization signal is activated.
  • the timing at which the signal value of the estimated vertical synchronization signal becomes active is changed from time t3 to a value twice (k times) the number of clock counts at times t2 to t3.
  • the time corresponding to the value obtained by multiplying the average clock period of the clock signal at has elapsed. Therefore, in this video signal processing device, it is possible to generate the estimated vertical synchronization signal (estimated vertical synchronization signal) at a time close to the start time of the blanking period (a period corresponding to the vertical blanking period) of the data enable signal. it can.
  • the video signal processing unit performs at least video signal processing in the vertical direction.
  • video signal processing including at least vertical video signal processing can be appropriately executed using the estimated vertical synchronization signal.
  • the present invention even when there is no vertical synchronizing signal, the estimated vertical at a time close to the start time of the blanking period (a period corresponding to the vertical blanking period) of the data enable signal based on the data enable signal.
  • a synchronization signal (estimated vertical synchronization signal) can be generated. Therefore, the present invention is useful in the video related industry field and can be implemented in this field.
  • Video signal processing device 1 Video receiving unit 2 Video processing unit 21, 21A Estimated vertical synchronization signal generating unit 211 Edge detecting unit 212 Counting unit 213, 213A Threshold generating unit 214 Comparison unit 215 EVS acquisition unit (estimated vertical synchronization Signal acquisition unit) 22 Video signal processor (video processor) 3 Display controller

Landscapes

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Abstract

映像処理部（２）は、少なくともクロック信号、データイネーブル信号、および、画像信号を入力とし、少なくともクロック信号、データイネーブル信号、および、処理後画像信号を出力とする。映像処理部（２）は、インターフェース部（２０）と、推定垂直同期信号生成部（２１）と、映像信号処理部（２２）と、を備える。インターフェース部（２０）は、クロック信号と、データイネーブル信号とを入力するとともに、クロック信号と、データイネーブル信号とを出力する。推定垂直同期信号生成部（２１）は、クロック信号及びデータイネーブル信号に基づき推定垂直同期信号を生成する。映像信号処理部（２２）は、画像信号を入力し、推定垂直同期信号を用いて画像信号に所定の処理を実行することで処理後画像信号を生成し、生成した処理後画像信号を出力する。

Description

映像処理装置
　本発明は、垂直同期信号がない場合であっても、垂直同期信号を推定し、推定した垂直同期信号を用いて、映像信号処理を実行することができるようにするための技術に関する。
　液晶テレビなどの表示装置では、映像信号を表示させる場合、（１）ＳＹＮＣモード（同期モード）により映像信号を表示させる場合と、（２）ＳＹＮＣ－ＤＥモードにより映像信号を表示させる場合と、（３）ＤＥモード（データイネーブル・モード）により映像信号を表示させる場合と、がある。
　ＳＹＮＣモード（同期モード）により映像信号を表示させる場合、表示装置では、垂直同期信号、水平同期信号、メインクロック信号を用いて、映像信号（映像データ）を表示させる。また、ＳＹＮＣ－ＤＥモードにより映像信号を表示させる場合、表示装置では、垂直同期信号、水平同期信号、データイネーブル信号、メインクロック信号を用いて、映像信号（映像データ）を表示させる。
　一方、ＤＥモードにより映像信号を表示させる場合、表示装置では、垂直同期信号および水平同期信号を用いることなく、データイネーブル信号と、メインクロック信号とを用いて、映像信号（映像データ）を表示させる。
　ＤＥモードの場合、垂直同期信号が存在しないため、入力される映像データが１フレーム中の何ライン目の映像データであるかを把握することができず、その結果、垂直方向の映像処理を適切に実行できない場合がある。
　例えば、特許文献１（特許第４０４０７１２号公報）に開示されている技術では、ＤＥモードにおいて、データイネーブル信号のブランキング期間に基づいて、所定のタイミングで、プレチャージＳＴＶ信号を生成する。そして、特許文献１に開示されている技術では、生成したプレチャージＳＴＶ信号により、実際のデータ（映像データ）が入力されるタイミングを示すメインＳＴＶ信号が入力される前に、表示パネルのゲートをオンさせる。これにより、特許文献１に開示されている技術では、ゲートの駆動速度を速くすることができる。つまり、特許文献１の技術では、垂直同期信号が存在しないＤＥモードにおいて、本来、垂直同期信号を基準にして決定していたタイミングを、データイネーブル信号に基づいて生成した信号（プレチャージＳＴＶ信号）により把握することができる。
　しかしながら、上記特許文献１の技術は、データイネーブル信号のブランキング期間が終了するタイミングからクロックパルス垂直信号（ＣＰＶ信号）２つ分だけ前のタイミング（ブランキング期間が終了する直前のタイミング）を検出することを前提としており、データイネーブル信号のブランキング期間の開始時刻に近い時刻に、垂直同期信号に相当する信号を発生させることは困難である。
　そこで、本発明は、上記問題点に鑑み、垂直同期信号がない場合であっても、データイネーブル信号に基づいて、データイネーブル信号のブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻において、推定した垂直同期信号（推定垂直同期信号）を発生させることができる映像信号処理装置を実現することを目的とする。
　上記課題を解決するために、第１の構成の映像信号処理装置は、少なくともクロック信号、データイネーブル信号、および、画像信号を入力とし、少なくともクロック信号、データイネーブル信号、および、処理後画像信号を出力とする映像信号処理装置であって、インターフェース部と、推定垂直同期信号生成部と、映像信号処理部と、を備える。
　インターフェース部は、クロック信号と、データイネーブル信号とを入力するとともに、クロック信号と、データイネーブル信号とを出力する。
　推定垂直同期信号生成部は、クロック信号及びデータイネーブル信号に基づき推定垂直同期信号を生成する。
　映像信号処理部は、画像信号を入力し、推定垂直同期信号生成部により生成された推定垂直同期信号を用いて画像信号に所定の処理を実行することで処理後画像信号を生成し、生成した処理後画像信号を出力する。
　本発明によれば、垂直同期信号がない場合であっても、データイネーブル信号に基づいて、データイネーブル信号のブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻において、推定した垂直同期信号（推定垂直同期信号）を発生させることができる映像信号処理装置を実現することができる。
第１実施形態に係る映像信号処理装置１０００の概略構成図。 映像信号処理装置１０００の推定垂直同期信号生成部２１の概略構成図。 映像信号処理装置１０００において、推定垂直同期信号ＥＶＳを生成する場合のタイミングチャート。 映像信号により形成される画像Ｉｍｇ１を模式的に示した図。 第１実施形態の第１変形例の映像信号処理装置において、推定垂直同期信号ＥＶＳを生成する場合のタイミングチャート。 第１実施形態の第２変形例の推定垂直同期信号生成部２１Ａの概略構成図。 第１実施形態の第３変形例の映像信号処理装置１０００Ａの概略構成図。 第１実施形態の第４変形例の映像信号処理装置１０００Ｂの概略構成図。
　［第１実施形態］
　第１実施形態について、図面を参照しながら、以下、説明する。
　＜１．１：映像信号処理装置の構成＞
　図１は、第１実施形態に係る映像信号処理装置１０００の概略構成図である。なお、図１は、ＤＥモード（データイネーブル・モード）により映像信号を処理する場合の映像信号処理装置１０００の概略構成図であり、ＳＹＮＣモード（同期モード）あるいはＳＹＮＣ－ＤＥモードにより映像信号を処理する場合の接続等を省略している。
　図２は、映像信号処理装置１０００の推定垂直同期信号生成部２１の概略構成図である。
　映像信号処理装置１０００は、図１に示すように、映像受信部１と、映像処理部２と、表示制御部３と、を備える。
　映像受信部１は、図１に示すように、放送受信部１１と、受信信号処理部１２とを備える。
　放送受信部１１は、例えば、テレビジョン信号の放送波を受信し、受信した放送波（信号）を、受信信号処理部１２に出力する。
　受信信号処理部１２は、放送受信部１１から出力される信号を入力し、入力された信号に対して復調処理等を行い、ベースバンドの映像信号を取得する。そして、受信信号処理部１２は、取得したベースバンドの映像信号を、映像信号Ｄｉｎとして、映像処理部２に出力する。
　また、受信信号処理部１２は、取得したベースバンドの映像信号を処理するためのクロック信号（メインクロック信号）ＣＬＫおよびデータイネーブル信号ＤＥを生成し、生成したクロック信号ＣＬＫおよびデータイネーブル信号ＤＥを映像処理部２に出力する。
　映像処理部２は、図１に示すように、インターフェース部２０と、推定垂直同期信号生成部２１と、映像信号処理部２２と、ラインメモリ２３と、を備える。
　インターフェース部２０は、図１に示すように、クロック信号ＣＬＫの入力用バッファ２０１と、データイネーブル信号ＤＥの入力用バッファ２０２と、クロック信号ＣＬＫの出力用バッファ２０３と、データイネーブル信号ＤＥの出力用バッファ２０４と、を備える。
　クロック信号ＣＬＫの入力用バッファ２０１は、例えば、入力インピーダンスが高く、出力インピーダンスが低いバッファであり、受信信号処理部１２から出力されたクロック信号ＣＬＫを入力する。入力用バッファ２０１は、入力したクロック信号ＣＬＫを、推定垂直同期信号生成部２１と、映像信号処理部２２と、出力用バッファ２０３とに出力する。
　データイネーブル信号ＤＥの入力用バッファ２０２は、例えば、入力インピーダンスが高く、出力インピーダンスが低いバッファであり、受信信号処理部１２から出力されたデータイネーブル信号ＤＥを入力する。入力用バッファ２０２は、入力したデータイネーブル信号ＤＥを、推定垂直同期信号生成部２１と、映像信号処理部２２と、出力用バッファ２０４とに出力する。
　クロック信号ＣＬＫの出力用バッファ２０３は、例えば、入力インピーダンスが高く、出力インピーダンスが低いバッファであり、入力用バッファ２０１から出力されたクロック信号ＣＬＫを入力する。出力用バッファ２０３は、入力したクロック信号ＣＬＫを、表示制御部３のタイミング制御部３１に出力する。
　データイネーブル信号ＤＥの出力用バッファ２０４は、例えば、入力インピーダンスが高く、出力インピーダンスが低いバッファであり、入力用バッファ２０２から出力されたデータイネーブル信号ＤＥを入力する。出力用バッファ２０４は、入力したデータイネーブル信号ＤＥを、表示制御部３のタイミング制御部３１に出力する。
　なお、インターフェース部２０において、タイミング調整用の遅延器を、クロック信号ライン、および／または、データイネーブル信号ラインに設けるようにしてもよい。
　推定垂直同期信号生成部２１は、図２に示すように、エッジ検出部２１１と、計数部２１２と、閾値生成部２１３と、比較部２１４と、ＥＶＳ（Ｅｓｔｉｍａｔｅｄ　Ｖｅｒｔｉｃａｌ　Ｓｙｎｃ）取得部２１５と、を備える。
　エッジ検出部２１１は、インターフェース部２０から出力されるデータイネーブル信号ＤＥを入力する。エッジ検出部２１１は、入力されたデータイネーブル信号ＤＥの立ち上がりエッジ（または、立ち下がりエッジ）を検出し、検出結果を示す信号をエッジ検出信号Ｅｄｅｔとして、計数部２１２と、記憶部２１３３とに出力する。
　計数部２１２は、インターフェース部２０から出力されるクロック信号ＣＬＫと、エッジ検出部２１１から出力されるエッジ検出信号Ｅｄｅｔとを入力する。計数部２１２は、クロック信号ＣＬＫによるカウント処理を実行する。具体的には、計数部２１２は、（１）エッジ検出信号Ｅｄｅｔが、データイネーブル信号ＤＥの立ち上がりエッジ（または、立ち下がりエッジ）部分が検出されたことを示す信号値である場合、カウント値をリセットし（カウント値を「０」にリセットし）、（２）それ以外の場合は、クロック信号ＣＬＫによるカウント処理を実行する。つまり、計数部２１２は、計数部２１２に入力されたクロック信号ＣＬＫのクロック数をカウントする。
　計数部２１２は、カウントした値をカウント値Ｃとして、乗算器２１３２と、比較部２１４とに出力する。
　閾値生成部２１３は、図２に示すように、レジスタ部２１３１と、乗算器２１３２と、記憶部２１３３とを備える。
　レジスタ部２１３１は、乗算器２１３２において、カウント値Ｃに乗算する係数ｋについての情報を保持する。なお、レジスタ部２１３１に保持されている係数ｋは、外部からの指令により変更できるものであってもよい。レジスタ部２１３１は、保持している係数ｋを乗算器２１３２に出力する。
　乗算器２１３２は、計数部２１２から出力されるカウント値Ｃと、レジスタ部２１３１から出力される係数ｋとを入力する。乗算器２１３２は、カウント値Ｃと、係数ｋとを乗算し、乗算結果（ｋ×Ｃ）を、記憶部２１３３に出力する。
　記憶部２１３３は、乗算器２１３２から出力される乗算結果（ｋ×Ｃ）と、エッジ検出部２１１から出力されるエッジ検出信号Ｅｄｅｔとを入力する。記憶部２１３３は、エッジ検出信号Ｅｄｅｔが、データイネーブル信号ＤＥの立ち上がりエッジ（または、立ち下がりエッジ）部分が検出されたことを示す信号値である場合の乗算結果（ｋ×Ｃ）を記憶する。
　また、記憶部２１３３は、前回に記憶した乗算結果（ｋ×Ｃ）を、閾値Ｓｎとして、比較部２１４に出力する。
　比較部２１４は、計数部２１２から出力されるカウント値Ｃと、閾値生成部２１３の記憶部２１３３から出力される閾値Ｓｎとを入力する。比較部２１４は、カウント値Ｃと閾値Ｓｎとを比較し、比較結果を示す信号をＥＶＳ取得部２１５に出力する。
　ＥＶＳ取得部２１５は、比較部２１４から比較結果を示す信号を入力する。ＥＶＳ取得部２１５は、比較結果を示す信号が、Ｃ＜Ｓｎであることを示している信号値（例えば、信号値「０」）から、当該信号が、Ｃ≧Ｓｎであることを示している信号値（例えば、信号値「１」）に変化した場合、その信号値を所定の期間（例えば、１クロック周期の期間）だけアクティブにした信号を、推定垂直同期信号ＥＶＳとして、映像信号処理部２２に出力する。
　映像信号処理部２２は、映像受信部１の受信信号処理部１２から出力される映像信号Ｄｉｎと、推定垂直同期信号生成部２１から出力される推定垂直同期信号ＥＶＳとを入力する。また、映像信号処理部２２は、インターフェース部２０から出力されるクロック信号ＣＬＫと、データイネーブル信号ＤＥとを入力する。映像信号処理部２２は、クロック信号ＣＬＫと、データイネーブル信号ＤＥと、推定垂直同期信号ＥＶＳとを用いて、映像信号Ｄｉｎに対して、例えば、水平方向の映像信号処理を実行する。そして、映像信号処理部２２は、当該映像信号処理後の映像信号を映像信号Ｄｏｕｔとして、表示制御部３に出力する。
　また、映像信号処理部２２は、図１に示すように、ラインメモリ２３と接続されている。映像信号処理部２２は、例えば、垂直方向の映像信号処理を実行する際に、ラインメモリ２３に、適宜、映像信号を記憶保持し、所定の映像信号処理を実行するようにしてもよい。なお、ラインメモリ２３は、映像信号処理部２２の内部に設けられてもよい。
　ラインメモリ２３は、図１に示すように、映像信号処理部２２と接続されており、映像信号処理部２２からの指令に基づいて、所定の映像信号（例えば、Ｎライン分（Ｎ：自然数）の映像データ）を記憶保持する。また、ラインメモリ２３は、映像信号処理部２２からの指示に基づいて、記憶保持している映像信号（映像データ）を、映像信号処理部２２に出力する。
　表示制御部３は、図１に示すように、タイミング制御部３１と、表示パネル駆動部３２と、を備える。
　タイミング制御部３１は、図１に示すように、映像処理部２から出力されるクロック信号ＣＬＫおよびデータイネーブル信号ＤＥと、映像信号処理部２２から出力される映像信号Ｄｏｕｔと、を入力する。タイミング制御部３１は、クロック信号ＣＬＫと、データイネーブル信号ＤＥとに基づいて、映像信号を表示パネル（不図示）に表示させるための駆動信号を生成する。そして、タイミング制御部３１は、表示パネルに表示させる映像信号（映像データ）とともに、生成した駆動信号を表示パネル駆動部３２に出力する。
　表示パネル駆動部３２は、タイミング制御部３１から出力される駆動信号と映像信号（映像データ）とを入力する。表示パネル駆動部３２は、当該駆動信号に基づいて、表示パネルを駆動することで（例えば、表示パネルのゲート線およびソース線を駆動することで）、映像信号を表示パネルに表示する。
　なお、映像信号処理装置１０００は、表示制御部３により制御されることで、映像信号を表示する表示パネル（不図示）を備えてもよい。表示パネルは、例えば、液晶表示パネルにより実現される。
　＜１．２：映像信号処理装置の動作＞
　以上のように構成された映像信号処理装置１０００の動作について、以下、説明する。
　映像受信部１では、例えば、テレビジョン信号の放送波を受信し、受信した放送波（信号）が、受信信号処理部１２に出力される。
　受信信号処理部１２では、放送受信部１１から出力される信号に対して復調処理等が実行され、ベースバンドの映像信号Ｄｉｎが取得される。そして、取得されたベースバンドの映像信号Ｄｉｎは、映像処理部２の映像信号処理部２２に出力される。
　また、受信信号処理部１２では、取得したベースバンドの映像信号を処理するためのクロック信号（メインクロック信号）ＣＬＫおよびデータイネーブル信号ＤＥが生成される。そして、生成されたクロック信号ＣＬＫおよびデータイネーブル信号ＤＥは、映像処理部２に出力される。
　映像処理部２の推定垂直同期信号生成部２１では、受信信号処理部１２から出力されたクロック信号ＣＬＫおよびデータイネーブル信号ＤＥに基づいて、推定垂直同期信号ＥＶＳが生成される。
　推定垂直同期信号生成部２１における推定垂直同期信号ＥＶＳの生成処理について、図３を用いて、説明する。
　図３は、映像信号処理装置１０００において、推定垂直同期信号ＥＶＳを生成する場合のタイミングチャートである。具体的には、図３では、時間軸を一致させて、データイネーブル信号ＤＥと、推定垂直同期信号ＥＶＳと、計数部２１２から出力されるカウント値Ｃと、閾値生成部２１３から出力される閾値Ｓｎと、を示している。
　（時刻ｔ０～ｔ１）：
　時刻ｔ０において、エッジ検出部２１１は、データイネーブル信号ＤＥの立ち上がりエッジを検出し、その検出結果を示すエッジ検出信号Ｅｄｅｔを計数部２１２に出力する。
　計数部２１２は、エッジ検出信号Ｅｄｅｔにより、データイネーブル信号ＤＥの立ち上がりエッジが検出されたことを認識すると、カウント値Ｃを「０」にリセットする。そして、時刻ｔ０～ｔ１の期間において、クロック信号ＣＬＫが入力されるごとに（例えば、クロック信号の立ち上がりエッジが検出されるごとに）、カウント値Ｃを「＋１」だけインクリメントすることで、カウント処理を実行する。計数部２１２は、カウント値Ｃがリセットされるまで、上記カウント処理を繰り返し実行する。なお、時刻ｔ１におけるカウント値をＴ１と表記する。すなわち、計数部２１２から出力される時刻ｔ１のカウント値Ｃは、
　　Ｃ＝Ｔ１
である。
　カウント値Ｃは、計数部２１２から閾値生成部２１３の乗算器２１３２に出力される。
　乗算器２１３２では、レジスタ部２１３１から出力される係数ｋと、カウント値Ｃとが乗算される。そして、乗算結果（Ｃ×ｋ）は、記憶部２１３３に出力される。なお、本実施形態では、ｋ＝２として、以下、説明する。
　記憶部２１３３では、エッジ検出部２１１から出力されるエッジ検出信号Ｅｄｅｔがアクディブである場合に、乗算器２１３２からの出力（乗算結果（Ｃ×ｋ））を記憶する。例えば、時刻ｔ１において、エッジ検出部２１１が、データイネーブル信号ＤＥの立ち上がりエッジを検出するので、エッジ検出部２１１から記憶部２１３３に出力されるエッジ検出信号Ｅｄｅｔはアクディブである。したがって、記憶部２１３３は、時刻ｔ１におけるカウント値Ｃ（＝Ｔ１）と係数ｋ（＝２）との乗算結果（２×Ｃ＝２×Ｔ１）を記憶する。
　時刻ｔ０～ｔ１の期間において、記憶部２１３３は、前回、エッジ検出信号Ｅｄｅｔがアクディブとなったときに記憶した乗算器２１３２からの出力をＳｎ（＝Ｓ０）として、比較部２１４に出力する。すなわち、記憶部２１３３は、時刻ｔ０における乗算器２１３２からの出力（これを２×Ｔ０とする）をＳｎ（＝Ｓ０）として、比較部２１４に出力する。
　時刻ｔ０～ｔ１の期間において、比較部２１４は、記憶部２１３３からの出力Ｓ０（＝２×Ｔ０）と、計数部２１２からの出力Ｃとを比較する。
　図３に示すように、時刻ｔ０～ｔ１の期間において、
　　Ｃ＜Ｓ０（＝２×Ｔ０）
である。したがって、比較部２１４は、時刻ｔ０～ｔ１の期間において、計数部２１２からの出力Ｃが、Ｓ０（＝２×Ｔ０）よりも小さい値であることを示す値（本実施形態では、この値を「０」とする）をＥＶＳ取得部２１５に出力する。
　ＥＶＳ取得部２１５は、時刻ｔ０～ｔ１の期間において、比較部２１４から出力される値が「０」であるので、推定垂直同期信号ＥＶＳの信号値を非アクティブであることを示す値（本実施形態では、この値を「０」とする）として、映像信号処理部２２に出力する。
　（時刻ｔ１～ｔ２）：
　時刻ｔ１において、エッジ検出部２１１は、データイネーブル信号ＤＥの立ち上がりエッジを検出し、その検出結果を示すエッジ検出信号Ｅｄｅｔを計数部２１２に出力する。
　計数部２１２は、エッジ検出信号Ｅｄｅｔに基づいて、時刻ｔ１において、カウント値を「０」にリセットする。そして、時刻ｔ１～ｔ２の期間において、クロック信号ＣＬＫが入力されるごとに（例えば、クロック信号の立ち上がりエッジが検出されるごとに）、カウント値を「＋１」だけインクリメントすることで、カウント処理を実行する。計数部２１２は、カウント値Ｃがリセットされるまで、上記カウント処理を繰り返し実行する。なお、時刻ｔ２におけるカウント値をＴ２と表記する。すなわち、計数部２１２から出力される時刻ｔ２のカウント値Ｃは、
　　Ｃ＝Ｔ２
である。
　カウント値Ｃ（＝Ｔ２）は、計数部２１２から閾値生成部２１３の乗算器２１３２に出力される。
　乗算器２１３２では、レジスタ部２１３１から出力される係数ｋと、カウント値Ｃとが乗算される。そして、乗算結果（Ｃ×ｋ）は、記憶部２１３３に出力される。
　記憶部２１３３では、エッジ検出部２１１から出力されるエッジ検出信号Ｅｄｅｔがアクディブである場合に、乗算器２１３２からの出力（乗算結果（Ｃ×ｋ））を記憶する。時刻ｔ２において、エッジ検出部２１１が、データイネーブル信号ＤＥの立ち上がりエッジを検出するので、時刻ｔ２において、エッジ検出部２１１から記憶部２１３３に出力されるエッジ検出信号Ｅｄｅｔはアクディブである。したがって、記憶部２１３３は、時刻ｔ２におけるカウント値Ｃ（＝Ｔ２）と係数ｋ（＝２）との乗算結果（２×Ｃ＝２×Ｔ２）を記憶する。
　時刻ｔ１～ｔ２の期間において、記憶部２１３３は、前回（時刻ｔ１において）、エッジ検出信号Ｅｄｅｔがアクディブとなったときに記憶した乗算器２１３２からの出力をＳ１（＝２×Ｔ１）として、比較部２１４に出力する。すなわち、記憶部２１３３は、時刻ｔ１における乗算器２１３２からの出力（＝２×Ｔ１）をＳ１として、比較部２１４に出力する。
　時刻ｔ１～ｔ２の期間において、比較部２１４は、記憶部２１３３からの出力Ｓ１（＝２×Ｔ１）と、計数部２１２からの出力Ｃとを比較する。
　図３に示すように、時刻ｔ１～ｔ２の期間において、
　　Ｃ＜Ｓ１（＝２×Ｔ１）
である。したがって、比較部２１４は、時刻ｔ１～ｔ２の期間において、計数部２１２からの出力Ｃが、Ｓ１（＝２×Ｔ１）よりも小さい値であることを示す値「０」をＥＶＳ取得部２１５に出力する。
　ＥＶＳ取得部２１５は、時刻ｔ１～ｔ２の期間において、比較部２１４から出力される値が「０」であるので、推定垂直同期信号ＥＶＳの信号値を非アクティブであることを示す値「０」として、映像信号処理部２２に出力する。
　（時刻ｔ２～ｔ３）：
　時刻ｔ２～ｔ３では、上記時刻ｔ１～ｔ２と同様の処理が実行される。
　（時刻ｔ３～ｔ４）：
　時刻ｔ３～ｔ４の期間では、図３に示すように、時刻ｔ＿ｂｔｓ～ｔ４の期間が、データイネーブル信号ＤＥのブランキング期間（図３に示す期間ＢＴ）である。なお、図３では、説明便宜のため、データイネーブル信号ＤＥのブランキング期間を、約２Ｈ（映像信号の２ライン分）に相当する期間として図示しているが、データイネーブル信号ＤＥのブランキング期間は、より長い期間であってもよい。また、データイネーブル信号ＤＥのブランキング期間は、例えば、ＮＴＳＣ方式テレビジョン信号等の垂直帰線期間に対応する期間であってもよい。
　時刻ｔ３において、エッジ検出部２１１は、データイネーブル信号ＤＥの立ち上がりエッジを検出し、その検出結果を示すエッジ検出信号Ｅｄｅｔを計数部２１２に出力する。
　計数部２１２は、エッジ検出信号Ｅｄｅｔに基づいて、時刻ｔ３において、カウント値を「０」にリセットする。そして、時刻ｔ３～ｔ４の期間において、クロック信号ＣＬＫが入力されるごとに（例えば、クロック信号の立ち上がりエッジが検出されるごとに）、カウント値を「＋１」だけインクリメントすることで、カウント処理を実行する。
　時刻ｔ３～ｔ４の期間において、記憶部２１３３は、時刻ｔ３において、エッジ検出信号Ｅｄｅｔがアクディブとなったときに記憶した乗算器２１３２からの出力をＳ３（＝２×Ｔ３）として、比較部２１４に出力する。すなわち、記憶部２１３３は、時刻ｔ３における乗算器２１３２からの出力（＝２×Ｔ３）をＳ３として、比較部２１４に出力する。
　時刻ｔ３～ｔ４の期間において、比較部２１４は、記憶部２１３３からの出力Ｓ３（＝２×Ｔ３）と、計数部２１２からの出力Ｃとを比較する。
　図３に示すように、時刻ｔ３から時刻ｔ＿ｅｖｓの期間（時刻ｔ＿ｅｖｓを含まない期間）において、
　　Ｃ＜Ｓ３（＝２×Ｔ３）
である。したがって、比較部２１４は、時刻ｔ３から時刻ｔ＿ｅｖｓの期間（時刻ｔ＿ｅｖｓを含まない期間）において、計数部２１２からの出力Ｃが、Ｓ３（＝２×Ｔ３）よりも小さい値であることを示す値「０」をＥＶＳ取得部２１５に出力する。
　ＥＶＳ取得部２１５は、時刻ｔ３から時刻ｔ＿ｅｖｓの期間（時刻ｔ＿ｅｖｓを含まない期間）において、比較部２１４から出力される値が「０」であるので、推定垂直同期信号ＥＶＳの信号値を非アクティブであることを示す値「０」として、映像信号処理部２２に出力する。
　時刻ｔ＿ｅｖｓにおいて、
　　Ｃ＝Ｓ３（＝２×Ｔ３）
である。したがって、比較部２１４は、時刻ｔ＿ｅｖｓにおいて、計数部２１２からの出力Ｃが、Ｓ３（＝２×Ｔ３）以上であることを示す値「１」をＥＶＳ取得部２１５に出力する。
　ＥＶＳ取得部２１５は、時刻ｔ＿ｅｖｓにおいて、比較部２１４から出力される値が「０」から「１」に変化したことを検出し、推定垂直同期信号ＥＶＳの信号値をアクティブであることを示す値「１」にして、映像信号処理部２２に出力する。なお、ＥＶＳ取得部２１５は、比較部２１４から出力される値が「０」から「１」に変化したことを検出した場合、例えば、推定垂直同期信号ＥＶＳの信号値を、１クロック周期の間のみ、アクティブであることを示す値「１」にして、映像信号処理部２２に出力する。
　図３に示すように、推定垂直同期信号ＥＶＳの信号値がアクティブとなるタイミングは、時刻ｔ＿ｅｖｓであり、データイネーブル信号ＤＥの立ち上がりエッジが検出された時刻ｔ３から２×（時刻ｔ２～ｔ３の時間）の時間が経過した時刻である。つまり、推定垂直同期信号ＥＶＳの信号値がアクティブとなるタイミングは、時刻ｔ３から、時刻ｔ２～ｔ３におけるクロックカウント数Ｔ３の２倍の値に、時刻ｔ２～ｔ３におけるクロック信号ＣＬＫの平均クロック周期を乗算した値に相当する時間が経過した時刻である。これを、図３において、時刻ｔ３～ｔ＿ｅｖｓの期間に「２ＴＴ３」（クロック信号ＣＬＫのクロックカウント数２Ｔ３分に相当する期間）として示している。なお、「２ＴＴ３」は、上記の通り、時刻ｔ３から、時刻ｔ２～ｔ３におけるクロックカウント数Ｔ３の２倍（ｋ倍）の値に、時刻ｔ２～ｔ３におけるクロック信号ＣＬＫの平均クロック周期を乗算した値に相当する時間である。また、図３において、「ＴＴ２」等も同様である。例えば、図３において、「ＴＴ２」で示した期間は、時刻ｔ１～ｔ２のクロックカウント数Ｔ２に、時刻ｔ１～ｔ２におけるクロック信号ＣＬＫの平均クロック周期を乗算した値に相当する時間である。
　時刻ｔ＿ｅｖｓから時刻ｔ４までの期間(時刻ｔ＿ｅｖｓを含まない期間)において、比較部２１４は、記憶部２１３３からの出力Ｓ３（＝２×Ｔ３）と、計数部２１２からの出力Ｃとを比較する。
　図３に示すように、時刻ｔ＿ｅｖｓから時刻ｔ４までの期間(時刻ｔ＿ｅｖｓを含まない期間)において、
　　Ｃ＞Ｓ３（＝２×Ｔ３）
である。したがって、比較部２１４は、時刻ｔ＿ｅｖｓから時刻ｔ４までの期間(時刻ｔ＿ｅｖｓを含まない期間)において、計数部２１２からの出力Ｃが、Ｓ３（＝２×Ｔ３）よりも大きい値であることを示す値「１」をＥＶＳ取得部２１５に出力する。
　ＥＶＳ取得部２１５は、時刻ｔ＿ｅｖｓから時刻ｔ４までの期間(時刻ｔ＿ｅｖｓを含まない期間)において、比較部２１４から出力される値が「１」であるので（比較部２１４からの出力値に変化がないので）、推定垂直同期信号ＥＶＳの信号値を非アクティブであることを示す値「０」として、映像信号処理部２２に出力する。
　（時刻ｔ４～ｔ７）：
　時刻ｔ４～ｔ７では、上記時刻ｔ１～ｔ２と同様の処理が実行される。
　なお、時刻ｔ４～ｔ５において、図３から分かるように、閾値Ｓ４＝２Ｔ４に設定されており、Ｔ４が大きな値であるため、閾値Ｓ４も大きな値に設定される。図３から分かるように、時刻ｔ４～ｔ５において、カウント値Ｃは、閾値Ｓ４を超えることはない。
　以上のように、時刻ｔ３～ｔ４の期間において、比較部２１４からの出力値が変化する時刻ｔ＿ｅｖｓにおいてのみ、推定垂直同期信号ＥＶＳの信号値がアクティブになる。つまり、推定垂直同期信号ＥＶＳは、データイネーブル信号ＤＥの立ち上がりエッジを検出した時刻ｔ３から、時刻ｔ２～ｔ３におけるクロックカウント数Ｔ３の２倍の値に、時刻ｔ２～ｔ３におけるクロック信号ＣＬＫの平均クロック周期を乗算した値に相当する時間が経過した時刻において、アクティブになる。したがって、映像信号処理装置１０００では、推定垂直同期信号生成部２１により、上記のような処理が実行されることで、垂直同期信号がない場合であっても、データイネーブル信号ＤＥのブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻（時刻ｔ＿ｅｖｓ）において、推定垂直同期信号を発生させることができる（推定垂直同期信号ＥＶＳの信号値をアクティブにすることができる）。
　以上のように、映像処理部２の推定垂直同期信号生成部２１では、受信信号処理部１２から出力されインターフェース部２０を介して入力された、クロック信号ＣＬＫおよびデータイネーブル信号ＤＥに基づいて、推定垂直同期信号ＥＶＳが生成される。そして、生成された推定垂直同期信号ＥＶＳは、映像信号処理部２２に出力される。
　映像信号処理部２２では、推定垂直同期信号生成部２１により生成された推定垂直同期信号ＥＶＳを用いて、映像信号Ｄｉｎに対して、例えば、垂直方向の映像信号処理が実行される。例えば、映像信号処理部２２が垂直方向の映像信号処理を実行する場合、推定垂直同期信号ＥＶＳの信号値がアクティブになる時刻が、データイネーブル信号ＤＥのブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻（図３の場合の時刻ｔ＿ｅｖｓ）であるので、必要となるラインメモリの容量が少なくすることができる。つまり、推定垂直同期信号ＥＶＳにより、データイネーブル信号ＤＥのブランキング期間（垂直帰線期間に相当する期間）を速く検出することできるため、データイネーブル信号ＤＥのブランキング期間を検出するまでに、記憶保持しておく映像信号のライン数が少なくてすむ。例えば、画面下端の映像処理を実行する場合、データイネーブル信号ＤＥのブランキング期間（垂直帰線期間に相当する期間）が検出するまで、所定のライン数の映像信号を記憶保持しなければならない場合があり、そのような場合であっても、推定垂直同期信号ＥＶＳにより、データイネーブル信号ＤＥのブランキング期間（垂直帰線期間に相当する期間）を素早く検出することができるので、必要となるラインメモリの容量を低減することができる。
　また、映像信号処理部２２では、推定垂直同期信号ＥＶＳがアクティブになった時刻により、データイネーブル信号ＤＥのブランキング期間（垂直帰線期間に相当する期間）を検出することができ、その検出時刻に基づいて、データイネーブル信号ＤＥの立ち上がりエッジをカウントすることで、処理対象の映像信号が、１フレーム中の何ライン目の信号であることを把握することができる。これにより、映像信号処理部２２では、垂直同期信号がない場合であっても、推定垂直同期信号ＥＶＳにより、適切に、垂直方向の映像信号処理を実行することができる。
　以上のようにして、映像信号処理部２２により映像信号処理が実行された映像信号Ｄｏｕｔは、表示制御部３のタイミング制御部３１に出力される。
　表示制御部３のタイミング制御部３１では、クロック信号ＣＬＫと、データイネーブル信号ＤＥとに基づいて、映像信号Ｄｏｕｔを表示パネルに表示させるための駆動信号が生成される。そして、生成された駆動信号は、映像信号Ｄｏｕｔとともに、表示パネル駆動部３２に出力される。
　表示パネル駆動部３２では、タイミング制御部３１により生成された駆動信号に基づいて、映像信号Ｄｏｕｔが表示パネルに表示されるように、表示パネルを駆動する。これにより、表示パネルに映像信号Ｄｏｕｔにより形成される映像が表示される。
　以上のように、映像信号処理装置１０００では、推定垂直同期信号生成部２１が、データイネーブル信号ＤＥの立ち上がりエッジ間の期間Ｐｎ（時刻ｔｎ－１～ｔｎの期間）のクロック数をカウントし、そのカウント値Ｔｎ（時刻ｔｎにおけるカウント値）に係数ｋ（例えば、ｋ＝２）を乗算した値を、次のデータイネーブル信号ＤＥの立ち上がりエッジ間の期間Ｐｎ＋１（時刻ｔｎ～ｔｎ＋１の期間）における閾値Ｓｎ＝ｋ×Ｔｎとして設定する。映像信号処理装置１０００では、期間Ｐｎ＋１（時刻ｔｎ～ｔｎ＋１の期間）において、クロック数のカウント値Ｃと、閾値Ｓｎとを比較し、カウント値Ｃと閾値Ｓｎの大小関係に変化が生じたとき（図３の時刻ｔ＿ｅｖｓの状況に相当）に、推定垂直同期信号ＥＶＳの信号値をアクティブにする。したがって、映像信号処理装置１０００では、垂直同期信号がない場合であっても、データイネーブル信号ＤＥのブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻（例えば、図３の時刻ｔ＿ｅｖｓ）において、推定垂直同期信号を発生させることができる（推定垂直同期信号ＥＶＳの信号値をアクティブにすることができる）。
　そして、映像信号処理装置１０００では、上記のようにして生成された推定垂直同期信号ＥＶＳを用いて、例えば、垂直方向の映像信号処理を実行することで、必要となるラインメモリの容量を低減させながら、適切な映像信号処理を実行することができる。
　さらに、映像信号処理装置１０００では、上記の通り、データイネーブル信号ＤＥの立ち上がりエッジ間の期間Ｐｎ（時刻ｔｎ－１～ｔｎの期間）のクロックカウント数Ｔｎに基づいて、期間Ｐｎ＋１（時刻ｔｎ～ｔｎ＋１の期間）における閾値Ｓｎ＝ｋ×Ｔｎを設定し、推定垂直同期信号ＥＶＳを生成する処理を実行するので、クロック周波数が変動した場合や、１水平期間（１Ｈの期間）が変動した場合や、１フレーム中のライン数が変動した場合であっても、適切に、推定垂直同期信号ＥＶＳを生成することができる。つまり、映像信号処理装置１０００では、固定の閾値を用いて、データイネーブル信号ＤＥのブランキング期間（垂直帰線期間に相当する期間）を検出するわけではないので、入力される映像信号や、クロック信号等が変化した場合であっても、データイネーブル信号ＤＥのブランキング期間（垂直帰線期間に相当する期間）を適切に検出する推定垂直同期信号ＥＶＳを生成することができる。例えば、液晶テレビ等において、電磁波輻射（ＥＭＩ）を抑制するために、スペクトラム拡散されたクロック信号を用いることがあり、このような場合、１水平期間のクロック数がライン毎に変動することがある。このような液晶テレビ等においても、映像信号処理装置１０００を適用することで、クロック数の変動がある場合であっても、適切に、推定垂直同期信号ＥＶＳを生成することができる。
　また、液晶テレビ等において、１フレーム中のライン数を多少変動させて、入力する映像信号と出力する液晶パネル（表示パネル）との同期をとる場合があるが、このような場合においても、映像信号処理装置１０００を適用することで、適切に、推定垂直同期信号ＥＶＳを生成することができる。
　また、映像信号処理装置１０００では、上記のようにして生成された推定垂直同期信号ＥＶＳを用いて、垂直方向の映像信号処理を実行することができるので、垂直同期信号がない場合、あるいは、推定垂直同期信号がない場合に、適切に処理することができなかった映像処理を適切に処理することができる。
　例えば、２次元画像上で、注目画素を中心とする５画素×５画素の画像領域を用いて、注目画素に対してフィルタ処理（５×５のフィルタ係数によりフィルタ処理）を行う場合を、図４を用いて、説明する。
　図４は、映像信号により形成される画像Ｉｍｇ１を模式的に示した図である。説明便宜のため、画像Ｉｍｇ１は、水平方向の画素数が１９２０画素であり、垂直方向の画素数が１０８０画素であるものとする。
　図４では、画像Ｉｍｇ１の第１番目のラインＬ１から第５番目のラインＬ５までの画像領域の一部と、画像Ｉｍｇ１の第１０７６番目のラインＬ１０７６から第１０８０番目のラインＬ１０８０までの画像領域の一部と、を示している。
　図４に示す画素Ｐ２あるいは画素Ｐ３を処理対象（注目画素）として、５×５のフィルタ係数によりフィルタ処理を実行する場合、垂直同期信号あるいは推定垂直同期信号がなくても、５×５のフィルタ係数を乗算する対象の画素（５画素×５画素）が、注目画素の周辺に存在するため、適切にフィルタ処理が実行される。
　一方、図４に示す画素Ｐ１あるいは画素Ｐ４を処理対象（注目画素）として、５×５のフィルタ係数によりフィルタ処理を実行する場合、５×５のフィルタ係数を乗算する対象の画素（５画素×５画素）が、注目画素の周辺に存在しない部分があるため、適切にフィルタ処理が実行されない。
　図４に示す画素Ｐ１を処理対象（注目画素）とする場合、垂直同期信号あるいは推定垂直同期信号がないと、図４に示す領域ＡＲ１をフィルタ処理対象として、不適切なフィルタ処理が実行されてしまう。つまり、第１ライン目の画素Ｐ１に対してフィルタ処理を行う場合、垂直同期信号あるいは推定垂直同期信号がないと、画素Ｐ１の上の２ライン分のデータ（１０画素分のデータ）に対して、ラインメモリに保持されている１フレーム前の画像の最下部２ライン分のデータ（１フレーム前の画像の第１０７９ライン目のデータと、第１０８０ライン目のデータ）を使用してフィルタ処理が実行されてしまう。このように、垂直同期信号あるいは推定垂直同期信号がないと、どのラインの映像信号に対して映像信号処理（例えば、フィルタ処理）を実行しているのか把握できない。その結果、上記のように、不適切な映像信号処理（例えば、フィルタ処理）が実行されてしまう。
　一方、映像信号処理装置１０００では、垂直同期信号がない場合であっても、推定垂直同期信号ＥＶＳを生成することができ、映像信号処理部２２は、推定垂直同期信号ＥＶＳにより、処理対象の画素がどのラインに含まれる画素であるかを適切に把握することができる。つまり、映像信号処理装置１０００では、垂直同期信号がない場合であっても、推定垂直同期信号ＥＶＳにより、画素Ｐ１が第１ラインに含まれる画素であることが分かる。したがって、映像信号処理装置１０００では、例えば、処理対象画素を画素Ｐ１として、５×５のフィルタ係数によるフィルタ処理を行う場合、画素Ｐ１の上の２ライン分のデータが存在しないと判定し、例外処理（例えば、領域ＡＲ１に含まれる第１～第３ラインの１５個の画素を用いたフィルタ処理）を行うことができる。その結果、映像信号処理装置１０００では、画素Ｐ１を処理対象画素とする場合のように、映像信号処理（例えば、５×５のフィルタ係数によるフィルタ処理）を実行するためのデータが不足する場合であっても、不適切な映像信号処理が実行されることを適切に防止することができる。
　図４に示す画素Ｐ４を処理対象（注目画素）とする場合、垂直同期信号あるいは推定垂直同期信号がないと、図４に示す領域ＡＲ４をフィルタ処理対象として、不適切なフィルタ処理が実行されてしまう。つまり、第１０８０ライン目の画素Ｐ４に対してフィルタ処理を行う場合、垂直同期信号あるいは推定垂直同期信号がないと、画素Ｐ４の下の２ライン分のデータ（１０画素分のデータ）に対して、１フレーム後の画像の最上部２ライン分のデータ（１フレーム後の画像の第１ライン目のデータと、第２ライン目のデータ）を使用してフィルタ処理が実行されてしまう。このように、垂直同期信号あるいは推定垂直同期信号がないと、どのラインの映像信号に対して映像信号処理（例えば、フィルタ処理）を実行しているのか把握できない。その結果、上記のように、不適切な映像信号処理（例えば、フィルタ処理）が実行されてしまう。
　一方、映像信号処理装置１０００では、垂直同期信号がない場合であっても、推定垂直同期信号ＥＶＳを生成することができ、映像信号処理部２２は、推定垂直同期信号ＥＶＳにより、処理対象の画素がどのラインに含まれる画素であるかを適切に把握することができる。つまり、映像信号処理装置１０００では、垂直同期信号がない場合であっても、推定垂直同期信号ＥＶＳにより、画素Ｐ４が第１０８０ラインに含まれる画素であることが分かる。したがって、映像信号処理装置１０００では、例えば、処理対象画素を画素Ｐ４として、５×５のフィルタ係数によるフィルタ処理を行う場合、画素Ｐ４の下の２ライン分のデータが存在しないと判定し、例外処理（例えば、領域ＡＲ４に含まれる第１０７８～第１０８０ラインの１５個の画素を用いたフィルタ処理）を行うことができる。その結果、映像信号処理装置１０００では、画素Ｐ４を処理対象画素とする場合のように、映像信号処理（例えば、５×５のフィルタ係数によるフィルタ処理）を実行するためのデータが不足する場合であっても、不適切な映像信号処理が実行されることを適切に防止することができる。
　このように、映像信号処理装置１０００では、推定垂直同期信号生成部２１により生成された推定垂直同期信号ＥＶＳを用いて、垂直方向の映像信号処理を実行することができるので、垂直同期信号がない場合、あるいは、推定垂直同期信号がない場合に、適切に処理することができなかった映像処理を適切に処理することができる。
　≪第１変形例≫
　次に、第１実施形態の第１変形例について、説明する。
　なお、以下では、本変形例に特有の部分について、説明し、上記実施形態と同様の部分については、同一符号を付し、詳細な説明を省略する。
　第１実施形態の映像信号処理装置１０００の推定垂直同期信号生成部２１のエッジ検出部２１１では、データイネーブル信号ＤＥの立ち上がりエッジを検出していたが、本変形例の映像信号処理装置のエッジ検出部２１１では、データイネーブル信号ＤＥの立ち下がりエッジを検出し、立ち下がりエッジを検出したときに、エッジ検出信号Ｅｄｅｔをアクティブにする。それ以外については、本変形例の映像信号処理装置は、第１実施形態の映像信号処理装置１０００と同様である。
　図５は、本変形例の映像信号処理装置において、推定垂直同期信号ＥＶＳを生成する場合のタイミングチャートである。具体的には、図５では、図３と同様に、時間軸を一致させて、データイネーブル信号ＤＥと、推定垂直同期信号ＥＶＳと、計数部２１２から出力されるカウント値Ｃと、閾値生成部２１３から出力される閾値Ｓｎと、を示している。
　図５から分かるように、本変形例の映像信号処理装置では、計数部２１２から出力されるカウント値Ｃが、データイネーブル信号ＤＥの立ち下がりエッジが検出された時刻からカウントされる。そして、図５に示すように、本変形例の映像信号処理装置では、推定垂直同期信号ＥＶＳの信号値がアクティブとなるタイミングは、時刻ｔ＿ｅｖｓであり、データイネーブル信号ＤＥの立ち下がりエッジが検出された時刻ｔ３から２×（時刻ｔ２～ｔ３の時間）の時間が経過した時刻である。つまり、推定垂直同期信号ＥＶＳの信号値がアクティブとなるタイミングは、時刻ｔ３から、時刻ｔ２～ｔ３におけるクロックカウント数Ｔ３の２倍（ｋ倍）の値に、時刻ｔ２～ｔ３におけるクロック信号ＣＬＫの平均クロック周期を乗算した値に相当する時間が経過した時刻である。これを、図５において、時刻ｔ３～ｔ＿ｅｖｓの期間に「２ＴＴ３」（クロック信号ＣＬＫのクロックカウント数２Ｔ３分に相当する期間）として示している。
　このように、本変形例の映像信号処理装置においても、第１実施形態の映像信号処理装置１０００と同様に、垂直同期信号がない場合であっても、データイネーブル信号ＤＥのブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻（例えば、図５の時刻ｔ＿ｅｖｓ）において、推定垂直同期信号を発生させることができる（推定垂直同期信号ＥＶＳの信号値をアクティブにすることができる）。
　≪第２変形例≫
　次に、第１実施形態の第２変形例について、説明する。
　なお、以下では、本変形例に特有の部分について、説明し、上記実施形態と同様の部分については、同一符号を付し、詳細な説明を省略する。
　図６に、本変形例の推定垂直同期信号生成部２１Ａの概略構成図を示す。
　本変形例の映像信号処理装置は、第１実施形態の映像信号処理装置１０００において、推定垂直同期信号生成部２１を、推定垂直同期信号生成部２１Ａに置換した構成を有している。それ以外については、本変形例の映像信号処理装置は、第１実施形態の映像信号処理装置１０００と同様である。
　図６に示すように、推定垂直同期信号生成部２１Ａは、第１実施形態の推定垂直同期信号生成部２１において、閾値生成部２１３を閾値生成部２１３Ａに置換した構成を有している。
　閾値生成部２１３Ａは、図６に示すように、閾値生成部２１３において、レジスタ部２１３１および乗算器２１３２と、記憶部２１３３との位置を入れ替えた構成を有している。
　記憶部２１３３は、計数部２１２から出力されるカウント値Ｃを、エッジ検出信号Ｅｄｅｔがアクティブになるタイミングで記憶する。また、記憶部２１３３は、前回に記憶したカウント値Ｃ（＝Ｔｎ）を乗算器２１３２に出力する。
　乗算器２１３２は、レジスタ部２１３１から出力される係数ｋと、前回に記憶したカウント値Ｃ（＝Ｔｎ）を乗算し、乗算結果（ｋ×Ｃ）を、閾値Ｓｎとして、比較部２１４に出力する。
　このように処理することで、本変形例の映像信号処理装置においても、第１実施形態と同じ値となる閾値Ｓｎを取得することができる。したがって、本変形例の映像信号処理装置においても、第１実施形態と同様の処理を実行することができる。
　なお、本変形例のエッジ検出部２１１においても、第１実施形態の第１変形例と同様に、立ち下がりエッジを検出してもよい。
　≪第３変形例≫
　次に、第１実施形態の第３変形例について、説明する。
　なお、以下では、本変形例に特有の部分について、説明し、上記実施形態と同様の部分については、同一符号を付し、詳細な説明を省略する。
　図７に、本変形例の映像信号処理装置１０００Ａの概略構成図を示す。
　図７に示すように、映像信号処理装置１０００Ａは、第１実施形態の映像信号処理装置１０００において、映像受信部１を、映像入力部１Ａに置換した構成を有している。
　映像入力部１Ａは、図７に示すように、映像信号入力部１１Ａと、入力信号処理部１２Ａとを備える。
　映像信号入力部１１Ａは、例えば、映像再生装置ｅｘ１（例えば、ＤＶＤプレーヤー、ＢＤプレーヤー、ＨＤＤ再生装置等）から出力される映像信号を入力する。映像再生装置ｅｘ１から出力される映像信号は、例えば、通信インターフェース規格（例えば、ＨＤＭＩやＩＥＥＥ１３９４）に従う信号である。映像信号入力部１１Ａは、入力された映像信号を、ベースバンドの映像信号に変換し、変換した映像信号を入力信号処理部１２Ａに出力する。
　入力信号処理部１２Ａは、映像信号入力部１１Ａから出力されるベースバンドの映像信号を入力とする。入力信号処理部１２Ａは、入力されたベースバンドの映像信号を、映像信号Ｄｉｎとして、映像処理部２の映像信号処理部２２に出力する。
　また、入力信号処理部１２Ａは、映像信号入力部１１Ａから入力されたベースバンドの映像信号を処理するためのクロック信号ＣＬＫおよびデータイネーブル信号ＤＥを生成し、生成したクロック信号ＣＬＫおよびデータイネーブル信号ＤＥを映像処理部２のインターフェース部２０に出力する。
　本変形例の映像信号処理装置１０００Ａの映像処理部２、表示制御部３の処理は、上記実施形態（変形例を含む）と同様である。
　以上のように、本変形例の映像信号処理装置１０００Ａでは、映像再生装置ｅｘ１（例えば、ＤＶＤプレーヤー、ＢＤプレーヤー、ＨＤＤ再生装置等）から出力される映像信号が入力される場合においても、データイネーブル信号に基づいて、データイネーブル信号のブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻において、推定した垂直同期信号（推定垂直同期信号）を発生させることができる。
　また上記実施形態（変形例を含む）と同様に、映像信号処理装置１０００Ａでは、推定垂直同期信号生成部２１により生成された推定垂直同期信号ＥＶＳを用いて、垂直方向の映像信号処理を実行することができるので、垂直同期信号がない場合、あるいは、推定垂直同期信号がない場合に、適切に処理することができなかった映像処理を適切に処理することができる。
　≪第４変形例≫
　次に、第１実施形態の第４変形例について、説明する。
　なお、以下では、本変形例に特有の部分について、説明し、上記実施形態と同様の部分については、同一符号を付し、詳細な説明を省略する。
　図８に、本変形例の映像信号処理装置１０００Ｂの概略構成図を示す。
　図８に示すように、映像信号処理装置１０００Ｂは、第１実施形態の映像信号処理装置１０００において、表示制御部３を、映像記録部３Ａに置換した構成を有している。
　映像記録部３Ａは、図８に示すように、映像信号変換部３１Ａと、映像信号書き込み部３２Ａと、記録部３３とを備える。
　映像信号変換部３１Ａは、図８に示すように、映像処理部２から出力されるクロック信号ＣＬＫと、データイネーブル信号ＤＥと、映像信号Ｄｏｕｔとを入力する。映像信号変換部３１Ａは、クロック信号ＣＬＫおよびデータイネーブル信号ＤＥに基づいて、映像信号Ｄｏｕｔを記録部３３（例えば、記録メディア）に書き込みための信号に変換する処理（例えば、圧縮符号化処理）を実行し、書き込み用データを生成する。そして、映像信号変換部３１Ａは、生成した書き込み用データを映像信号書き込み部３２Ａに出力する。
　映像信号書き込み部３２Ａは、映像信号変換部３１Ａから出力される書き込み用データを入力し、入力した書き込み用データを記録部３３（例えば、記録メディア）に書き込む。
　記録部３３は、例えば、記録メディア(例えば、ハードディスク、フラッシュメモリ、光磁気ディスク、大容量ＤＶＤ、次世代ＤＶＤ、半導体メモリ等)である。記録部３３では、映像信号書き込み部３２Ａの制御に従い、映像信号書き込み部３２Ａからのデータが書き込まれる。なお、記録部３３は、映像記録部３Ａから脱着可能な記録メディアであってもよい。
　本変形例の映像信号処理装置１０００Ｂの映像受信部１、映像処理部２の処理は、上記実施形態（変形例を含む）と同様である。
　以上のように、本変形例の映像信号処理装置１０００Ｂでは、上記実施形態（変形例を含む）と同様、データイネーブル信号に基づいて、データイネーブル信号のブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻において、推定した垂直同期信号（推定垂直同期信号）を発生させることができる。そして、本変形例の映像信号処理装置１０００Ｂでは、推定垂直同期信号を用いて処理された映像信号Ｄｏｕｔを、映像記録部３Ａにより、記録部３３に記録することができる。
　また上記実施形態（変形例を含む）と同様に、映像信号処理装置１０００Ｂでは、推定垂直同期信号生成部２１により生成された推定垂直同期信号ＥＶＳを用いて、垂直方向の映像信号処理を実行することができるので、垂直同期信号がない場合、あるいは、推定垂直同期信号がない場合に、適切に処理することができなかった映像処理を適切に処理することができる。
　［他の実施形態］
　上記実施形態（変形例を含む）において、レジスタ部２１３１において設定される係数ｋは、固定値として説明したが、これに限定されることはなく、レジスタ部２１３１において設定される係数ｋは可変値であってもよい。また、ｋの値は、上記で例示した「２」以外の値であってもよい。ｋの値を調整することで、推定垂直同期信号ＥＶＳがアクティブになるタイミングを調整することができる。また、値を可変できるレジスタ部２１３１を省略し、係数ｋを「２」等の固定値とするようにしてもよい。
　また、映像受信部１の受信信号処理部１２をシステムＬＳＩにより実現し、表示制御部３のタイミング制御部３１を別のＬＳＩ（あるいはＩＣ）により実現し、その間に、別のＬＳＩとして、（例えば、図１に示すように）映像処理部２を挿入することで、映像信号処理装置を構成するようにしてもよい。このようにすることで、例えば、映像受信部１の受信信号処理部１２と、タイミング制御部３１とが直結されている装置において、映像処理部２を追加し、受信信号処理部１２の出力映像信号に対して、推定垂直同期信号ＥＶＳにより映像処理した後の映像信号をタイミング制御部３１に入力させることができる。これにより、映像受信部１の受信信号処理部１２と、タイミング制御部３１とが直結されている装置においても、映像処理部２を挿入することで、容易に拡張した機能（例えば、推定垂直同期信号ＥＶＳによる垂直方向の映像信号処理）を実現させることができる。
　また、クロック信号ＣＬＫ、データイネーブル信号ＤＥおよび映像信号Ｄｉｎを出力する回路と、クロック信号ＣＬＫ、データイネーブル信号ＤＥおよび映像信号Ｄｏｕｔを入力する回路の間に、映像処理部２を挿入して用いる構成は、上記実施形態（変形例を含む）に示した構成の他にも様々な構成が可能である。本発明はそのいずれにも適用可能である。
　また、上記実施形態（変形例を含む）では、クロック信号ＣＬＫおよびデータイネーブル信号ＤＥが、映像受信部１から、映像処理部２を介して、タイミング制御部３１に供給される構成を示した。上記実施形態（変形例を含む）では、ディレー処理等については明示していないが、必要に応じて、データイネーブル信号ＤＥは、映像処理部２等でディレー処理がなされ、タイミング制御部３１に供給（出力）されるものであってもよい。
　また、クロック信号ＣＬＫおよびデータイネーブル信号ＤＥが、直接、受信信号処理部１２から、映像処理部２およびタイミング制御部３１に供給（出力）されるものであってもよい。また、クロック信号ＣＬＫおよびデータイネーブル信号ＤＥは、受信信号処理部１２以外の機能部が生成するものであってもよい。
　上記実施形態（変形例を含む）の一部または全部を組み合わせて、映像信号処理装置を実現するようにしてもよい。また、推定垂直同期信号生成部２１を単独の装置として構成してもよい。
　また、上記実施形態（変形例を含む）の映像信号処理装置に表示パネルを追加し、表示装置を実現するようにしてもよい。
　また、上記実施形態の映像信号処理装置の一部または全部は、集積回路（例えば、ＬＳＩ、システムＬＳＩ等）として実現されるものであってもよい。
　上記実施形態の各機能ブロックの処理の一部または全部は、プログラムにより実現されるものであってもよい。そして、上記実施形態の各機能ブロックの処理の一部または全部は、コンピュータにおいて、中央演算装置（ＣＰＵ）により実行されるものであってもよい。また、それぞれの処理を行うためのプログラムは、ハードディスク、ＲＯＭなどの記憶装置に格納されており、中央演算装置（ＣＰＵ）が、ＲＯＭ、あるいはＲＡＭから当該プログラムを読み出し、実行されるものであってもよい。
　また、上記実施形態の各処理をハードウェアにより実現してもよいし、ソフトウェア（ＯＳ（オペレーティングシステム）、ミドルウェア、あるいは、所定のライブラリとともに実現される場合を含む。）により実現してもよい。さらに、ソフトウェアおよびハードウェアの混在処理により実現しても良い。
　なお、上記実施形態に係る映像信号処理装置をハードウェアにより実現する場合、各処理を行うためのタイミング調整を行う必要があるのは言うまでもない。上記実施形態（変形例を含む）においては、説明便宜のため、実際のハードウェア設計で生じる各種信号のタイミング調整の詳細については省略している。また、タイミング調整するための制御信号（例えば、垂直同期信号、水平同期信号、各種イネーブル信号等）については図示を省略している。また、タイミング調整を行うための遅延器等についても図示を省略している。
　また、上記実施形態（変形例を含む）の各機能部において、入力用バッファ、出力用バッファを設けるようにしてもよい。
　また、上記実施形態における処理方法の実行順序は、必ずしも、上記実施形態の記載に制限されるものではなく、発明の要旨を逸脱しない範囲で、実行順序を入れ替えることができるものである。
　前述した方法をコンピュータに実行させるコンピュータプログラム及びそのプログラムを記録したコンピュータ読み取り可能な記録媒体は、本発明の範囲に含まれる。ここで、コンピュータ読み取り可能な記録媒体としては、例えば、フレキシブルディスク、ハードディスク、ＣＤ－ＲＯＭ、ＭＯ、ＤＶＤ、大容量ＤＶＤ、次世代ＤＶＤ、半導体メモリを挙げることができる。
　上記コンピュータプログラムは、上記記録媒体に記録されたものに限られず、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送されるものであってもよい。
　なお、本発明の具体的な構成は、前述の実施形態に限られるものではなく、発明の要旨を逸脱しない範囲で種々の変更および修正が可能である。
　［付記］
　なお、本発明は、以下のようにも表現することができる。
　第１の構成の映像信号処理装置は、少なくともクロック信号、データイネーブル信号、および、画像信号を入力とし、少なくともクロック信号、データイネーブル信号、および、処理後画像信号を出力とする映像信号処理装置であって、インターフェース部と、推定垂直同期信号生成部と、映像信号処理部と、を備える。
　インターフェース部は、クロック信号と、データイネーブル信号とを入力するとともに、クロック信号と、データイネーブル信号とを出力する。
　推定垂直同期信号生成部は、クロック信号及びデータイネーブル信号に基づき推定垂直同期信号を生成する。
　映像信号処理部は、画像信号を入力し、推定垂直同期信号生成部により生成された推定垂直同期信号を用いて画像信号に所定の処理を実行することで処理後画像信号を生成し、生成した処理後画像信号を出力する。
　この映像信号処理装置では、推定垂直同期信号生成部が、クロック信号及びデータイネーブル信号に基づき推定垂直同期信号を生成し、映像信号処理部が、推定垂直同期信号生成部により生成された推定垂直同期信号を用いて画像信号に所定の処理を実行する。したがって、この映像信号処理装置では、垂直同期信号がない場合であっても、推定垂直同期信号を用いて、適切に映像信号処理を実行することができる。
　第２の構成の映像信号処理装置は、第１の構成において、推定垂直同期信号生成部は、エッジ検出部と、計数部と、閾値生成部と、比較部と、推定垂直同期信号取得部と、を備える。
　エッジ検出部は、データイネーブル信号の立ち上がりエッジおよび立ち下がりエッジのいずれか一方のエッジを検出する。
　計数部は、エッジ検出部がエッジを検出した時刻ｔｎから、次に、エッジ検出部がエッジを検出する時刻ｔｎ＋１までの時間において、クロック信号のクロック数をカウントする。
閾値生成部は、エッジ検出部がエッジを検出した時刻であって、時刻ｔｎよりも前の時刻であり、かつ、時刻ｔｎに最も近い時刻ｔｎ－１から時刻ｔｎまでの間において、計数部によりカウントされたクロック数のカウント値Ｔｎと、係数ｋとを乗算した値（Ｔｎ×ｋ）を閾値Ｓｎとして設定する。
　比較部は、閾値Ｓｎと、計数部によりカウントされるクロック数のカウント値とを比較する。
　推定垂直同期信号取得部は、比較部により、閾値Ｓｎと、計数部によりカウントされるクロック数のカウント値との大小関係が変化したことが検出された場合、信号値をアクティブにする推定垂直同期信号を生成する。
　この映像信号処理装置では、データイネーブル信号ＤＥのエッジ間（立ち上がりエッジまたは立ち下がりエッジのいずれか一方のエッジの間）の期間（時刻ｔｎ－１～ｔｎの期間）のクロック数をカウントし、そのカウント値に係数ｋを乗算した値を、次のデータイネーブル信号ＤＥのエッジ間の期間（時刻ｔｎ～ｔｎ＋１の期間）における閾値Ｓｎとして設定される。この映像信号処理装置では、時刻ｔｎ～ｔｎ＋１の期間において、クロック数のカウント値と、閾値Ｓｎとを比較し、カウント値と閾値Ｓｎの大小関係に変化が生じたときに、推定垂直同期信号ＥＶＳの信号値がアクティブにされる。したがって、この映像信号処理装置では、垂直同期信号がない場合であっても、データイネーブル信号のブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻において、推定垂直同期信号を発生させることができる（推定垂直同期信号ＥＶＳの信号値をアクティブにすることができる）。
　つまり、この映像信号処理装置では、垂直同期信号がない場合であっても、データイネーブル信号に基づいて、データイネーブル信号のブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻において、推定した垂直同期信号（推定垂直同期信号）を発生させることができる。
　なお、「閾値Ｓｎと、計数部によりカウントされるクロック数のカウント値との大小関係が変化」する場合とは、例えば、（１）Ｓｎ＞カウント値である状態（あるいはＳｎ≧カウント値である状態）から、（２）Ｓｎ≦カウント値である状態（あるいはＳｎ＜カウント値である状態）に変化する場合、あるいは、（１）Ｓｎ≧カウント値である状態から、（２）Ｓｎ＜カウント値である状態に変化する場合のことをいう。そして、上記（１）の状態から（２）の状態に変化したことが検出された場合に、推定垂直同期信号の信号値がアクティブになる。
　また、エッジ検出部は、（１）立ち上がりエッジを検出する場合は、立ち上がりエッジのみを検出し、一方、（２）立ち下がりエッジを検出する場合は、立ち下がりエッジのみを検出する。つまり、エッジ検出部は、立ち上がりエッジと立ち下がりエッジの両方を検出するのではない。なお、エッジ検出部は、立ち上がりエッジ（または立ち下がりエッジ）から所定の時間ずれた位置を検出するものであってもよい。
　第３の構成の映像信号処理装置は、第２の構成において、閾値生成部は、係数を「２」として、閾値Ｓｎを設定する。
　これにより、この映像信号処理装置では、例えば、データイネーブル信号のブランキング期間が始まる前に最後にエッジ（例えば、立ち上がりエッジ）が検出された時刻を時刻ｔ３とし、時刻ｔ３の１回前にエッジ（例えば、立ち上がりエッジ）が検出された時刻を時刻ｔ２とすると、データイネーブル信号のエッジ（例えば、立ち上がりエッジ）が検出された時刻ｔ３から２×（時刻ｔ２～ｔ３の時間）の時間が経過した時刻において、推定垂直同期信号の信号値をアクティブにする。つまり、この映像信号処理装置では、推定垂直同期信号の信号値がアクティブとなるタイミングは、時刻ｔ３から、時刻ｔ２～ｔ３におけるクロックカウント数の２倍（ｋ倍）の値に、時刻ｔ２～ｔ３におけるクロック信号の平均クロック周期を乗算した値に相当する時間が経過した時刻となる。したがって、この映像信号処理装置では、データイネーブル信号のブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻において、推定した垂直同期信号（推定垂直同期信号）を発生させることができる。
　第４の構成の映像信号処理装置は、第１から第３のいずれかの構成において、映像信号処理部は、少なくとも垂直方向の映像信号処理を行う。
　これにより、この映像信号処理装置では、垂直同期信号がない場合であっても、推定垂直同期信号を用いて、少なくとも垂直方向の映像信号処理を含む映像信号処理を適切に実行することができる。
　本発明は、垂直同期信号がない場合であっても、データイネーブル信号に基づいて、データイネーブル信号のブランキング期間（垂直帰線期間に相当する期間）の開始時刻に近い時刻において、推定した垂直同期信号（推定垂直同期信号）を発生させることができる。したがって、本発明は、映像関連産業分野において、有用であり、当該分野において実施することができる。
１０００、１０００Ａ、１０００Ｂ　映像信号処理装置
１　映像受信部
２　映像処理部
２１、２１Ａ　推定垂直同期信号生成部
２１１　エッジ検出部
２１２　計数部
２１３、２１３Ａ　閾値生成部
２１４　比較部
２１５　ＥＶＳ取得部（推定垂直同期信号取得部）
２２　映像信号処理部（映像処理装置）
３　表示制御部

Claims (4)

  1. 　少なくともクロック信号、データイネーブル信号、および、画像信号を入力とし、少なくともクロック信号、データイネーブル信号、および、処理後画像信号を出力とする映像信号処理装置であって、
    　クロック信号と、データイネーブル信号とを入力するとともに、前記クロック信号と、前記データイネーブル信号とを出力するインターフェース部と、
    　前記クロック信号および前記データイネーブル信号に基づき推定垂直同期信号を生成する推定垂直同期信号生成部と、
    　画像信号を入力し、前記推定垂直同期信号生成部により生成された前記推定垂直同期信号を用いて前記画像信号に所定の処理を実行することで処理後画像信号を生成し、生成した前記処理後画像信号を出力する映像信号処理部と、
    を備える映像処理装置。
  2. 　前記推定垂直同期信号生成部は、
    　前記データイネーブル信号の立ち上がりエッジおよび立ち下がりエッジのいずれか一方のエッジを検出するエッジ検出部と、
    　前記エッジ検出部が前記エッジを検出した時刻ｔｎから、次に、前記エッジ検出部が前記エッジを検出する時刻ｔｎ＋１までの時間において、前記クロック信号のクロック数をカウントする計数部と、
    　前記エッジ検出部が前記エッジを検出した時刻であって、時刻ｔｎよりも前の時刻であり、かつ、時刻ｔｎに最も近い時刻ｔｎ－１から前記時刻ｔｎまでの間において、前記計数部によりカウントされた前記クロック数のカウント値Ｔｎと、係数ｋとを乗算した値（Ｔｎ×ｋ）を閾値Ｓｎとして設定する閾値生成部と、
    　前記閾値Ｓｎと、前記計数部によりカウントされる前記クロック数のカウント値とを比較する比較部と、
    　前記比較部により、前記閾値Ｓｎと、前記計数部によりカウントされる前記クロック数のカウント値との大小関係が変化したことが検出された場合、信号値をアクティブにする前記推定垂直同期信号を生成する推定垂直同期信号取得部と、
    を備える、
    　請求項１に記載の映像処理装置。
  3. 　前記閾値生成部は、前記係数を「２」として、前記閾値Ｓｎを設定する、
    　請求項２に記載の映像処理装置。
  4. 　前記映像信号処理部は、少なくとも垂直方向の映像信号処理を行う、
    　請求項１から３のいずれかに記載の映像処理装置。
     
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