JP2014236241A - 表示装置 - Google Patents

Abstract

【課題】高精細度テレビジョン放送（５０〜６０Ｈｚ）を超えるような高いフレーム周波数に対応する表示装置を提供する。
【解決手段】表示部と、該表示部を所定の駆動周波数で駆動する駆動回路と、テレビジョン放送の映像信号を受け付け、映像データを生成する入力信号処理回路と、該映像データからフレーム周波数を判定し、判定されたフレーム周波数が上記駆動周波数を超える場合はフレーム周波数を下げるダウンコンバートを行う一方、判定されたフレーム周波数が上記駆動周波数を下回る場合はフレーム周波数を上げるアップコンバートを行うフレームレート処理回路とを備える。
【選択図】図１

Description

本発明は、表示装置に関する。

ＨＤＴＶやハイビジョンといわれる現行の高精細度テレビジョン放送（表示画素数１９２０×１０８０）を超える表示画素数（例えば、３８４０×２１６０、７６８０×４３２０）を有する超高精細度テレビジョン放送（ＵＨＤＴＶ、スーパーハイビジョン）の研究開発が進められている。

ＷＯ２００４／０２７５０３公報

超高精細度テレビジョン放送のフレーム周波数は３０〜１２０Ｈｚが想定されているため、表示装置側でも、高精細度テレビジョン放送（５０〜６０Ｈｚ）を超えるような高いフレーム周波数への対応が求められている。

本表示装置は、表示部と、該表示部を所定の駆動周波数で駆動する駆動回路と、テレビジョン放送の映像信号を受け付け、映像データを生成する入力信号処理回路と、該映像データからフレーム周波数を判定し、判定されたフレーム周波数が上記駆動周波数を超える場合は、映像データのフレーム周波数を下げるダウンコンバートを行う一方、判定されたフレーム周波数が上記駆動周波数を下回る場合は、映像データのフレーム周波数を上げるアップコンバートを行うフレームレート処理回路とを備える。

本表示装置によれば、高精細度テレビジョン放送（５０〜６０Ｈｚ）を超えるフレーム周波数をもつ映像データの表示が可能となる。

実施例１の表示装置を示す模式図である。 図１の第１および第２基板の関係を示す模式図である。 図１のフレームレート処理回路の構成を示す模式図である。 ダウンコンバートの一例を示す模式図である。 ダウンコンバートの別例を示す模式図である。 ダウンコンバートのさらなる別例を示す模式図である。 アップコンバートの一例を示す模式図である。 アップコンバートの別例を示す模式図である。 実施例２の表示装置を示す模式図である。 映像データのダウンコンバート例を示す模式図である。 実施例３のフレームレート処理回路の構成を示す模式図である。 実施例３での兼用コンバート回路の構成を示す模式図である。 兼用コンバート回路でのダウンコンバートの一例を示す模式図である。 メモリへの書き込みとメモリからの読み出しのタイミングを示すタイミングチャートである。 兼用コンバート回路でのアップコンバート（第１および第２工程）を示す模式図である。 兼用コンバート回路でのアップコンバート（第３および第４工程）を示す模式図である。 映像データのダウンコンバート例を示す模式図である。

本発明の実施形態を図１〜図１７に基づいて説明すれば以下のとおりである。

〔実施例１〕
図１に示すように、実施例１の表示装置１は、入力信号処理回路２と、画像処理回路３と、フレームレート処理回路４と、パネル駆動回路５と、表示パネル６とを備えている。なお、図１・２に示すように、表示装置１の内部基板の裏面８０には、映像入力端子５５に近接（隣接）して第１基板１０が設けられるとともに、表示パネル接続端子６６に近接（隣接）して第２基板２０が設けられ、第１基板１０に入力信号処理回路２および画像処理回路３が備えられ、第２基板２０にフレームレート処理回路４およびパネル駆動回路５が備えられている。

表示パネル６は、横７６８０画素×縦４３２０画素を有する、いわゆる８Ｋ４Ｋの超高精細液晶パネルであり、パネル駆動回路５は、駆動周波数６０Ｈｚで表示パネル６を駆動する。なお、表示パネル６は液晶パネルに限られず、有機ＥＬパネルやＰＤＰ（プラズマディスプレイパネル）等でもよい。

入力信号処理回路２は、表示画素数が横７６８０（８Ｋ）×縦４３２０（４Ｋ）で、フレーム周波数３０Ｈｚ〜１２０Ｈｚの超高精細度テレビジョン放送（スーパーハイビジョン）の映像信号の受け付けが可能であり、この映像信号に、復調、多重分離、デコードおよび画素マッピング等の処理を行うことで映像データを生成する。映像データは８系統（図１の８つの矢印）の伝送路で画像処理回路３に入力される。１系統の伝送路（１つの矢印に相当）は、画素数４Ｋ×２Ｋでフレーム周波数６０Ｈｚ分の伝送帯域をもち、８系統の伝送路では、最大で、画素数８Ｋ×４Ｋでフレーム周波数１２０Ｈｚ分の映像データを伝送することができる。なお、映像信号のフレーム周波数が６０Ｈｚや３０Ｈｚのときには伝送する映像データの量が少なくなるが、この場合、使用しない伝送路を設けたり、映像データを伝送していないブランク期間を長くしたり、伝送クロック周波数を低くしたりすることによって映像データの伝送が行われる。

画像処理回路３は、入力信号処理回路２からの映像データに、階調変換などの各種画像処理を施し、第２基板２０のフレームレート処理回路４に出力する。このとき、映像データは、第１基板１０と第２基板２０とを繋ぐケーブルＣｂ（図２参照）を介して伝送される。このケーブルの最大映像データ帯域も、画素数８Ｋ×４Ｋ、フレーム周波数１２０Ｈｚとされている。

フレームレート処理回路４は、画像処理回路３からの映像データ（画素数８Ｋ×４Ｋ、フレーム周波数１２０Ｈｚ）にフレームレート処理を行い、画素数８Ｋ×４Ｋ、フレーム周波数６０Ｈｚの映像データを生成し、駆動周波数６０Ｈｚのパネル駆動回路５に出力する。

図３に示すように、フレームレート処理回路４は、フレームレート判別回路１１と、３つの並列処理回路（ダウンコンバート回路１２、スルー回路１３およびアップコンバート回路１４）と、選択回路１５とを備える。フレームレート判別回路１１は、画像処理回路３から入力された映像データのフレーム周波数を判別して選択回路１５に指示を出すとともに、ダウンコンバート回路１２、スルー回路１３およびアップコンバート回路１４それぞれに、並列して映像データを出力する。ダウンコンバート回路１２は、フレームレート判別回路１１から入力された映像データのフレーム周波数を１／２倍にして選択回路１５に出力し、スルー回路１３は、フレームレート判別回路１１から入力された映像データをそのまま（フレーム周波数を入力時から変えずに）選択回路１５に出力し、アップコンバート回路１４は、フレームレート判別回路１１から入力された映像データのフレーム周波数を２倍にして選択回路１５に出力する。なお、これらダウンコンバート回路１２、スルー回路１３およびアップコンバート回路１４での動作は並列して行われる。

選択回路１５は、フレームレート判別回路１１からの指示に応じて、３つの並列処理回路から出力された３系統の映像データのいずれか１つを選択し、パネル駆動回路５に伝送する。すなわち、フレームレート判別回路１１は、映像データのフレーム周波数が１２０Ｈｚであると判断すれば、（６０Ｈｚにダウンコンバートする）ダウンコンバート回路１２の出力を選択するような指示を選択回路１５に出し、映像データのフレーム周波数が３０Ｈｚであると判断すれば、（６０Ｈｚにアップコンバートする）アップコンバート回路１４の出力を選択するような指示を出し、映像データのフレーム周波数が６０Ｈｚであると判断すれば、（フレーム周波数を変えない）スルー回路１３の出力を選択するような指示を出す。

これにより、フレーム周波数が３０Ｈｚ（駆動周波数より低い）、６０Ｈｚ（駆動周波数と同じ）および１２０Ｈｚ（駆動周波数より高い）の超高精細度テレビジョン放送の映像を、解像度（画素数）８Ｋ４Ｋ、フレーム周波数６０Ｈｚで表示させることができる。

また、フレームレート処理回路４から出力される映像データ量は８Ｋ×４Ｋ（６０Ｈｚ）分となるため、フレームレート処理回路４の後段に配される回路や伝送配線について、それらの規模を削減することができる。

ダウンコンバート回路１２でのダウンコンバート処理では、図４のように、単純に偶数フレーム（例えば、フレームＢ・フレームＤ）を間引いてもよいし、図５のように、連続する２フレーム（例えば、フレームＡおよびフレームＢ）を参照処理して１フレーム（フレームＡＢ）を作成することで画質を向上させてもよい。このように２フレームを参照処理することで、動画をよりスムーズに表示したり、時間的にインパルス状映像ノイズを低減させたり（フレーム間で変化するインパルス状映像ノイズは、前後のフレームを平均することで相殺される）、階調が不足する暗い映像等を滑らかな階調で表現したり、絵柄のエッジを際立たせて精細感を高めたりする（前後のフレームを参照処理して映像の動きベクトルを算出し、動きに合わせて前後のオブジェクトを重ね合わせると精細感が高まる）ことが可能となる。

なお、表示パネル６の駆動周波数が（６０Ｈｚではなく）例えば９０Ｈｚである場合には、図６のように、連続する４フレーム（例えば、フレームＡ、フレームＢ、フレームＣおよびフレームＤ）内で前後する２フレームを順次参照処理して３フレーム（フレームＡＢ、フレームＢＣおよびフレームＣＤ）を作成することで、１２０Ｈｚのフレーム周波数を９０Ｈｚにダウンコンバートすることができる。

アップコンバート回路１４でのアップコンバート処理では、図７のように、単純に同じフレームを２回ずつ出力してもよいし、図８のように、連続する２フレーム（例えば、フレームＡおよびフレームＢ）の動きベクトルから生成した補間フレーム（例えば、フレームＡＢ）を挿入してもよい。

〔実施例２〕
実施例１では、フレームレート処理回路４を第２基板２０に設けているが、これに限定されない。図９に示すように、第１基板１０にフレームレート処理回路４を設けてもよい。図９では、フレームレート処理回路４を画像処理回路３の前段に配している。

この場合、入力信号処理回路２から出力された映像データ（画素数８Ｋ×４Ｋ、フレーム周波数１２０Ｈｚ）はフレームレート処理回路４に入力される。フレームレート処理回路４は、画像処理回路３からの映像データ（画素数８Ｋ×４Ｋ、フレーム周波数１２０Ｈｚ）にフレームレート処理を行い、画素数８Ｋ×４Ｋ、フレーム周波数６０Ｈｚの映像データを生成し、画像処理回路３に出力する。

ここで、入力信号処理回路２から出力される映像データＤ（画素数８Ｋ×４Ｋ、フレーム周波数１２０Ｈｚ）は、図１０に示すように、８つの部分映像データｄ１〜ｄ８（１つの部分映像データは、画素数２Ｋ×２Ｋ、フレーム周波数１２０Ｈｚ）に分割されており、８系統の伝送路を介してフレームレート処理回路４に入力される。また、フレームレート処理回路４から出力される映像データ（画素数８Ｋ×４Ｋ、フレーム周波数６０Ｈｚ）は、４つの部分映像データＤ１〜Ｄ４（１つの部分映像データは、画素数４Ｋ×２Ｋ、フレーム周波数６０Ｈｚ）に分割され、４系統の伝送路を介して画像処理回路３に入力される。

画像処理回路３は、フレームレート処理回路４からの映像データに、階調変換などの各種画像処理を施し、第２基板２０の駆動周波数６０Ｈｚのパネル駆動回路５に出力する。このとき、映像データは、第１基板１０と第２基板２０とを繋ぐケーブルＣｂ（図２参照）を介して伝送される。

実施例２では、フレームレート処理回路４を画像処理回路３の前段に配しているため、画像処理回路３の回路規模を縮小することができる。また、第１基板１０と第２基板２０とを繋ぐケーブルＣｂの最大映像データ帯域が、画素数８Ｋ×４Ｋ、フレーム周波数６０Ｈｚで済むため、ケーブル内の伝送配線量の削減が可能となる。大型の表示パネルをもつ表示装置ではケーブルＣｂが長くなりがちであるため、ケーブル内の伝送配線量の削減は大きなメリットであるといえる。

〔実施例３〕
実施例２（図９）のフレームレート処理回路４の構成を図１１のように構成することもできる。図１１のフレームレート処理回路４は、ダウンコンバートおよびアップコンバートを行う兼用コンバート回路７７と、フレームレート判別回路１１での判定結果に基づいて兼用コンバート回路７７を制御する制御部１９とを備えている。兼用コンバート回路７７には８系統（第１〜第８系統）の映像データが入力され、図１２に示すように、兼用コンバート回路７７は、４つの処理ブロックＰＢ（２系統ごとに１つの処理ブロックＰＢが設けられる）を備える。各処理ブロックＰＢには、メモリＭＲＹ（記憶部）とフレーム間演算プロセッサ２８とが設けられ、メモリＭＲＹは、書き込みＦＩＦＯ（先入れ先出し）回路２５ａ・２５ｂと、フレームメモリ２６と、読み出しＦＩＦＯ（先入れ先出し）回路２７ａ・２７ｂとを含む。

図１３（ａ）（ｂ）は、図５のダウンコンバートを行う場合の、回路ブロックＰＢのメモリＭＲＹの書き込みおよび読み出しタイミングを示している。図１３（ａ）に示すように、入力信号処理回路２からメモリＭＲＹに、フレームＣの部分映像データｄ１（２Ｋ２Ｋ、図１０参照）およびフレームＤの部分映像データｄ１（２Ｋ２Ｋ、図１０参照）が、それぞれ１２０Ｈｚで順次書き込まれ、この第１工程と時間的に並列するように、フレームＣの部分映像データｄ２（２Ｋ２Ｋ、図１０参照）およびフレームＤの部分映像データｄ２（２Ｋ２Ｋ、図１０参照）が、それぞれ１２０Ｈｚで順次書き込まれる。第１工程にかかる時間は、（１／１２０）×２＝１／６０［秒］である。

そして、第１工程と時間的に並列して、フレームＡの部分映像データＤ１（４Ｋ２Ｋ、図１０参照）がフレーム間演算プロセッサ２８に読み出され、第１工程と時間的に並列して、フレームＢの部分映像データＤ１（４Ｋ２Ｋ、図１０参照）がフレーム間演算プロセッサ２８に読み出される。したがって、フレームＡの部分映像データＤ１の読み出し速度は６０Ｈｚであり、フレームＢの部分映像データＤ１の読み出し速度も６０Ｈｚとなる。フレーム間演算プロセッサ２８は、フレームＡの部分映像データＤ１およびフレームＢの部分映像データＤ１を演算し、図５のフレームＡＢの４分割の１つ（４Ｋ２Ｋ）を、６０Ｈｚの速度で画像処理回路３に出力する。

次のタイミングでは、図１３（ｂ）に示すように、入力信号処理回路２からメモリＭＲＹに、フレームＥの部分映像データｄ１（２Ｋ２Ｋ、図１０参照）およびフレームＦの部分映像データｄ１（２Ｋ２Ｋ、図１０参照）が、それぞれ１２０Ｈｚで順次書き込まれ、この第２工程と時間的に並列するように、フレームＥの部分映像データｄ２（２Ｋ２Ｋ、図１０参照）およびフレームＦの部分映像データｄ２（２Ｋ２Ｋ、図１０参照）が、それぞれ１２０Ｈｚで順次書き込まれる。第２工程にかかる時間は、（１／１２０）×２＝１／６０［秒］である。

そして、第２工程と時間的に並列して、フレームＣの部分映像データＤ１（４Ｋ２Ｋ、図１０参照）がフレーム間演算プロセッサ２８に読み出され、第２工程と時間的に並列して、フレームＤの部分映像データＤ１（４Ｋ２Ｋ、図１０参照）がフレーム間演算プロセッサ２８に読み出される。したがって、フレームＣの部分映像データＤ１の読み出し速度は６０Ｈｚであり、フレームＤの部分映像データＤ１の読み出し速度も６０Ｈｚとなる。フレーム間演算プロセッサ２８は、フレームＣの部分映像データＤ１およびフレームＤの部分映像データＤ１を演算し、図５のフレームＣＤの４分割の１つ（４Ｋ２Ｋ）を、６０Ｈｚの速度で画像処理回路３に出力する。

図１４は、メモリＭＲＹの書き込みＦＩＦＯ回路２５ａ・２５ｂ、フレームメモリ２６、および読み出しＦＩＦＯ回路２７ａ・２７ｂの、ライン単位の書き込み・読み出しのタイミングを示している。

書き込みＦＩＦＯ回路２５ａには、Left Line 1、Left Line 2、Left Line 3、Left Line 4・・・のデータが書き込まれる。これと同期して、書き込みＦＩＦＯ回路２５ｂには、Right Line 1、Right Line 2、Right Line 3、Right Line 4・・・のデータが書き込まれる。なお、例えば、Left Line 1-4 のデータは、図１３（ａ）のフレームＣの部分映像データｄ１に含まれ、Right Line 1-4 のデータは、図１３（ａ）のフレームＣの部分映像データｄ２に含まれる。そして、Left Line 1 および Right Line 1 のデータの書き込みが終了すると、Left Line 1 および Right Line 1 のデータがセットでフレームメモリ２６に移る。

そして、Left Line 1 および Right Line 1 のデータの書き込みと、Left Line 2 および Right Line 2 のデータの書き込みとが順次行われる期間に、前フレーム Line 1 および後フレーム Line 1 のデータが、それぞれ読み出しＦＩＦＯ回路２７ａおよび読み出しＦＩＦＯ回路２７ｂから出力される。なお、例えば、前フレーム Line 1 のデータは、図１３（ａ）のフレームＡの部分映像データＤ１に含まれ、後フレーム Line 1 のデータは、図１３（ａ）のフレームＢの部分映像データＤ１に含まれる。なお、前フレーム Line 1 および後フレーム Line 1 のデータは、Left Line 1 および Right Line 1 のデータの（書き込みＦＩＦＯ回路２５ａへの）書き込みに先んじて、フレームメモリ２６に移されている。

図１５（ａ）（ｂ）は、図１７の映像データＤ（８Ｋ４Ｋ／３０Ｈｚ）に、図８のアップコンバートを行う場合の、回路ブロックＰＢのメモリＭＲＹの書き込みおよび読み出しタイミングを示している。

まず、図１５（ａ）に示すように、フレームＤの部分映像データｄ１の半分（２Ｋ１Ｋ）が３０Ｈｚの速度でメモリＭＲＹに書き込まれ、この第１工程と時間的に並列してフレームＤの部分映像データｄ２の半分（２Ｋ１Ｋ）が３０Ｈｚの速度でメモリＭＲＹに書き込まれる。また、第１工程と時間的に並列してフレームＡの部分映像データＤ１（４Ｋ２Ｋ）が、６０Ｈｚの速度でフレーム間演算プロセッサ２８に読み出される。フレーム間演算プロセッサ２８は、フレームＡの部分映像データＤ１をスルーさせることで、図８のフレームＡの４分割の１つ（４Ｋ２Ｋ）を、６０Ｈｚの速度で画像処理回路３に出力する。

次いで、図１５（ｂ）に示すように、フレームＤの部分映像データｄ１の残り半分（２Ｋ１Ｋ）が３０Ｈｚの速度でメモリＭＲＹに書き込まれ、この第２工程と時間的に並列してフレームＤの部分映像データｄ２の残り半分（２Ｋ１Ｋ）が３０Ｈｚの速度でメモリＭＲＹに書き込まれる。また、第２工程と時間的に並列して、フレームＡの部分映像データＤ１（４Ｋ２Ｋ）およびフレームＢの部分映像データＤ１（４Ｋ２Ｋ）が、それぞれ６０Ｈｚの速度でフレーム間演算プロセッサ２８に読み出される。フレーム間演算プロセッサ２８は、フレームＡの部分映像データＤ１およびフレームＢの部分映像データＤ１を演算し、図８のフレームＡＢの４分割の１つ（４Ｋ２Ｋ）を、６０Ｈｚの速度で画像処理回路３に出力する。

ついで、図１６（ａ）に示すように、フレームＥの部分映像データｄ１の半分（２Ｋ１Ｋ）が３０Ｈｚの速度でメモリＭＲＹに書き込まれ、この第３工程と時間的に並列してフレームＥの部分映像データｄ２の半分（２Ｋ１Ｋ）が３０Ｈｚの速度でメモリＭＲＹに書き込まれる。また、第３工程と時間的に並列してフレームＢの部分映像データＤ１（４Ｋ２Ｋ）が、６０Ｈｚの速度でフレーム間演算プロセッサ２８に読み出される。フレーム間演算プロセッサ２８は、フレームＢの部分映像データＤ１をスルーさせることで、図８のフレームＢの４分割の１つ（４Ｋ２Ｋ）を、６０Ｈｚの速度で画像処理回路３に出力する。

次いで、図１６（ｂ）に示すように、フレームＥの部分映像データｄ１の残り半分（２Ｋ１Ｋ）が３０Ｈｚの速度でメモリＭＲＹに書き込まれ、この第４工程と時間的に並列してフレームＥの部分映像データｄ２の残り半分（２Ｋ１Ｋ）が３０Ｈｚの速度でメモリＭＲＹに書き込まれる。また、第４工程と時間的に並列して、フレームＢの部分映像データＤ１（４Ｋ２Ｋ）およびフレームＣの部分映像データＤ１（４Ｋ２Ｋ）が、それぞれ６０Ｈｚの速度でフレーム間演算プロセッサ２８に読み出される。フレーム間演算プロセッサ２８は、フレームＢの部分映像データＤ１およびフレームＣの部分映像データＤ１を演算し、図８のフレームＢＣの４分割の１つ（４Ｋ２Ｋ）を、６０Ｈｚの速度で画像処理回路３に出力する。

以上のように、本表示装置は、表示部と、該表示部を所定の駆動周波数で駆動する駆動回路と、テレビジョン放送の映像信号を受け付け、映像データを生成する入力信号処理回路と、該映像データからフレーム周波数を判定し、判定されたフレーム周波数が上記駆動周波数を超える場合は、映像データのフレーム周波数を下げるダウンコンバートを行う一方、判定されたフレーム周波数が上記駆動周波数を下回る場合は、映像データのフレーム周波数を上げるアップコンバートを行うフレームレート処理回路とを備える。

本表示装置においては、上記フレームレート処理回路は、ダウンコンバートおよびアップコンバートそれぞれにおいて、映像データのフレーム周波数を駆動周波数に等しくする構成とすることもできる。

本表示装置においては、上記映像データの１フレームの表示画素数は、高精細度テレビジョン放送の最大表示画素数（１９２０×１０８０）よりも多い構成とすることもできる。

本表示装置においては、上記入力信号処理回路が設けられた第１基板と、上記駆動回路が設けられた第２基板とを備え、上記フレームレート処理回路が第１基板に設けられている構成とすることもできる。

本表示装置においては、上記フレームレート処理部は、読み書き可能な記憶部と、該記憶部を制御する制御部とを備え、上記制御部は、ダウンコンバートでは、映像データの記憶部への書き込みを記憶部からの読み出しよりも高速に行い、アップコンバートでは、映像データの記憶部への書き込みを記憶部からの読み出しよりも低速に行う構成とすることもできる。

本表示装置においては、上記フレームレート処理回路は、ｍを自然数、Ｍをｍより大きい自然数として、連続するＭフレーム分の映像データからｍフレーム分の映像データを間引くことでダウンコンバートを行う構成とすることもできる。

本表示装置においては、上記フレームレート処理回路は、ｍを自然数、Ｍをｍより大きい自然数として、連続するＭフレーム分の映像データに基づいてｍフレーム分の映像データを生成することでダウンコンバートを行う構成とすることもできる。

本表示装置においては、上記映像信号のフレーム周波数が１２０Ｈｚ以下であり、上記駆動周波数が６０Ｈｚである構成とすることもできる。

本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。

本発明の表示装置は、例えば、テレビジョン受像機に好適である。

１ 表示装置
２ 入力信号処理回路
３ 画像処理回路
４ フレームレート処理回路
５ パネル駆動回路
６ 表示パネル
１０ 第１基板
１９ 制御部
２０ 第２基板
ＭＲＹ メモリ（記憶部）

Claims (8)

1. 表示部と、該表示部を所定の駆動周波数で駆動する駆動回路と、テレビジョン放送の映像信号を受け付け、映像データを生成する入力信号処理回路と、該映像データからフレーム周波数を判定し、判定されたフレーム周波数が上記駆動周波数を超える場合は、映像データのフレーム周波数を下げるダウンコンバートを行う一方、判定されたフレーム周波数が上記駆動周波数を下回る場合は、映像データのフレーム周波数を上げるアップコンバートを行うフレームレート処理回路とを備える表示装置。
2. 上記フレームレート処理回路は、ダウンコンバートおよびアップコンバートそれぞれにおいて、映像データのフレーム周波数を駆動周波数に等しくする請求項１記載の表示装置。
3. 上記映像データの１フレームの表示画素数は、高精細度テレビジョン放送の最大表示画素数（１９２０×１０８０）よりも多い請求項１記載の表示装置。
4. 上記入力信号処理回路が設けられた第１基板と、上記駆動回路が設けられた第２基板とを備え、
   上記フレームレート処理回路が第１基板に設けられている請求項１記載の表示装置。
5. 上記フレームレート処理回路は、読み書き可能な記憶部と、該記憶部を制御する制御部とを備え、
   上記制御部は、ダウンコンバートでは、映像データの記憶部への書き込みを記憶部からの読み出しよりも高速に行い、アップコンバートでは、映像データの記憶部への書き込みを記憶部からの読み出しよりも低速に行う請求項１記載の表示装置。
6. 上記フレームレート処理回路は、ｍを自然数、Ｍをｍより大きい自然数として、連続するＭフレーム分の映像データからｍフレーム分の映像データを間引くことでダウンコンバートを行う請求項１記載の表示装置。
7. 上記フレームレート処理回路は、ｍを自然数、Ｍをｍより大きい自然数として、連続するＭフレーム分の映像データに基づいてｍフレーム分の映像データを生成することでダウンコンバートを行う請求項１記載の表示装置。
8. 上記映像信号のフレーム周波数が１２０Ｈｚ以下であり、上記駆動周波数が６０Ｈｚである請求項１記載の表示装置。

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