WO2015000239A1 - 伽马电压产生电路及其控制方法、液晶显示器 - Google Patents

伽马电压产生电路及其控制方法、液晶显示器 Download PDF

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resistor
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王谦
金亨奎
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京东方科技集团股份有限公司
北京京东方光电科技有限公司
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    • G09G2320/0673—Adjustment of display parameters for control of gamma adjustment, e.g. selecting another gamma curve

Definitions

  • the invention relates to display technology
  • the function of the gamma voltage generating circuit is to set the Gamma voltage according to the Gamma curve required for the liquid crystal display, and to use it as a voltage for gray scale display of the thin film transistor liquid crystal display.
  • Each Gamma voltage produces all grayscale voltages under the action of the digital-to-analog converter of the source driver.
  • the Gamma voltage generating circuit in the liquid crystal display is generally placed in a source driver IC, and each of the required Gamma voltage values is generated by a resistor voltage division method, wherein 8 (VI, V2. ..V7,V8) or 14 (VI, V2...V13,V14) voltage nodes lead the mountain! w ⁇ P input, as shown in Figure 1, Figure 2, Figure I is the Source Driver IC Includes Gamma voltage generation circuitry, Gamma lookup table, and source driver (Source Driver).
  • the existing Gamma voltage generating circuit requires a large number of resistors, for example, a 6-bit source driver IC requires 129 resistors, an 8-bit source driver IC requires 257 resistors, and a large number of resistors occupy ffi Source. Dnver IC has more space; and in order to improve the gray scale display characteristics of the display, it is necessary to increase the number of Gamma voltages, and the existing Gamma voltage generating circuit requires a Gamma voltage generating circuit that requires more resistors to generate the need. The number of Gamma voltages is not conducive to the integration of the Source Driver IC, process complexity and cost reduction.
  • the embodiment of the invention provides a gamma voltage generating circuit, a control method thereof, and a liquid crystal display, which are used to solve the problem that the number of resistors constituting the gamma voltage generating circuit in the prior art is large, which is disadvantageous to
  • Source Driver IC The integration of the Source Driver IC and the process complexity of fabricating the source driver IC are reduced.
  • the gamma voltage generating circuit includes: an output end, a first reference voltage input end, a second reference voltage input end, a pre-stage voltage dividing circuit having a first pre-stage output end and a second pre-stage output end, and a post-stage voltage dividing circuit having a first rear stage input terminal, a second rear stage input end, and a rear stage output end; wherein:
  • the first reference voltage input end and the second reference voltage input end are respectively connected to the front stage voltage dividing circuit; the front stage voltage dividing circuit is connected to the rear stage voltage dividing circuit; a voltage circuit connected to the output end of the gamma voltage generating circuit;
  • a first front stage output end of the front stage voltage dividing circuit is connected to the first rear stage input end, and a second front stage output end of the front stage voltage dividing circuit is connected to the second back stage input end, ⁇ respectively dividing a reference voltage input from the first reference voltage input terminal and the second reference voltage input terminal to generate a main gamma voltage;
  • the output terminal of the subsequent stage of the voltage divider circuit is coupled to the output of the gamma voltage generating circuit for dividing the main gamma voltage to generate a secondary gamma voltage.
  • the main turning voltage is divided by a post-stage voltage dividing circuit to generate a secondary turning voltage; the output of the gamma voltage generating circuit outputs a required turning voltage.
  • the liquid crystal display provided by the present embodiment includes the tumbling voltage generating circuit as described above.
  • the pre-stage voltage dividing circuit multiplexes the pre-stage voltage dividing circuit, it is possible to generate more gamma voltage values by using fewer components for voltage division. and then
  • Source Driver IC The integration of the Source Driver IC is relatively easy, reducing the process complexity of fabricating the source driver IC.
  • 1 is a structural block diagram of a Source Driver IC in the background art
  • FIG. 2 is a Gamma voltage generating circuit diagram in the Source Driver IC in the background art
  • FIG. 3 is a diagram of a Gamma voltage generating circuit in the first embodiment of the present invention
  • FIG. 4 is a diagram showing a Gamma voltage generating circuit in the first embodiment of the present invention.
  • FIG. 5 is a circuit diagram of a Gamma voltage generating circuit in Embodiment 2 of the present invention.
  • Fig. 6 is a circuit diagram of a Gamma voltage generating circuit in the second embodiment of the present invention.
  • FIG. 3 it is a circuit diagram of a Gamma voltage generating circuit in the first embodiment of the present invention. It should be noted that Al in FIG. 3 respectively represents resistances R Q , R 2 , ⁇
  • connection point where R 14 is connected to switches S 2 and S 3 to S M , B3 and BI O represent intersections of circuits in the pre-stage voltage dividing circuit 10, and El, E2 E17 respectively represent resistances, r 2 to r n A connection point connected to the switches S1 , s 2 to s i 7 .
  • the number of pre-resistors included in the previous-stage voltage dividing circuit 10 is N::::15 (see, ,, Ry-R 14 in FIG. 3), and the subsequent stage included in the post-stage voltage dividing circuit 20
  • the number of resistors M::::16 is taken as an example (see r[ , r 2 , y—r i6 in Figure 3).
  • the Gamma voltage generation circuit includes: output terminal HU, first reference voltage input terminal A0, second a reference voltage input terminal A15, a pre-stage voltage dividing circuit 10, and a post-stage voltage dividing circuit 20; wherein:
  • the first reference voltage input terminal AO and the second reference voltage input terminal AI 5 are respectively connected to the pre-stage voltage dividing circuit 10; the pre-stage voltage dividing circuit 10 is connected to the rear stage voltage dividing circuit 20 The rear stage voltage dividing circuit 20 is connected to the output terminal Hi of the gamma voltage generating circuit;
  • the front stage voltage dividing circuit 10 has a first front stage output terminal D1 and a second front stage output terminal D2;
  • the rear stage voltage dividing circuit 20 has a first rear stage input terminal E1, a second rear stage input terminal E17, and In-level output GI;
  • the second pre-stage output terminal D2 of the pre-stage voltage dividing circuit 10 is connected to the second post-stage input terminal E17 for inputting from the first reference voltage input terminal AO and the second reference voltage input terminal A15.
  • the reference voltage is divided separately to generate a main gamma voltage.
  • the main gamma voltage is generated by the pre-stage voltage dividing circuit 10, and the pre-stage voltage dividing circuit 10 divides the first reference voltage and the second reference voltage into a set number of main voltages, which are generated by the entire gamma voltage. first step.
  • the voltage input to the first reference voltage input terminal AO may be a positive power supply voltage AVDD; the voltage input to the second reference voltage input terminal A15 may be 0, that is, the second reference voltage input terminal A 15 is grounded, such as As shown in FIG. 3, the input voltage of the second reference voltage input terminal A15 may also be a power supply voltage - AVDD having a phase opposite to the input voltage of the first reference voltage input terminal AO and having the same amplitude.
  • the rear stage output terminal G1 of the post-stage voltage dividing circuit 20 is connected to the output terminal Hi of the Gamma voltage generating circuit for dividing the main gamma voltage to generate a sub-gamma voltage.
  • the sub gamma voltage is a final required gamma voltage obtained by second dividing the voltage by the second stage voltage dividing circuit 20 for each of the set number of the main voltages generated.
  • the pre-stage voltage dividing circuit 10 includes: a 0th pre-stage resistor R. ⁇ Nth front-end resistors ⁇ ⁇ a pre-stage resistor, a first switch group (ie, a first pre-stage switch Si to an N-th pre-stage switch 8 ⁇ a total of N pre-stage switches) and a first pre-stage operational amplifier OP Fl ⁇ second pre-amplifier. ? ⁇ A total of 2 pre-amplifiers;
  • the ⁇ pre-stage resistors are connected in series (for example, please refer to the front-end resistors in the FIG. 3, and ⁇ 4 in series), and the end of the 0-th pre-resistor that is not connected to the first pre-stage resistor ( For example, please refer to the AO terminal in FIG. 3) connected to the first reference voltage input terminal AO, and the end of the Nth pre-stage resistor 3 ⁇ 4 not connected to the N-th pre-stage resistor 3 ⁇ 4.i and the second reference voltage input terminal. A15 is connected;
  • the n - th front-stage switch S n - terminal is connected to a common node between the ⁇ -1 pre-resistor and the n - th pre-resistance (for example, see FIG. 3, one end of the switch S3 is connected to the pre-resistor and the pre-resistance
  • the common node A3 is connected, or the end of the switch S 10 is connected to the common node A10 between the front-stage resistor and the front-end resistor R i() , and the other end of the n-th front-stage switch S K is connected to the first pre-stage
  • the operational amplifier OP fl is connected to the non-inverting input terminal of the second pre-operational amplifier ⁇ ⁇ , and the value range of the ⁇ is A positive integer greater than or equal to 1 and less than or equal to N+1, and N is a positive integer greater than 1.
  • the first front-stage switch S n the other end of the second front-stage operational amplifier ⁇ ⁇ -inverting input terminal is connected to (e.g., 10, the other terminal of the switch S 10 is connected to the second front-stage operational amplifier ⁇ ⁇ -phase input terminal).
  • a first pre-inverting input terminal of the operational amplifier OP fi before the first stage of the operational amplifier OP fi output terminal (e.g., the first stage before the output of the operational amplifier OP f C 1) are connected with the first front stage output
  • the terminals (eg, the first pre-stage output D1 in FIG. 3) are connected, and the inverting input terminal of the second pre-stage operational amplifier 0 ⁇ ⁇ and its output are both connected to the second pre-stage output (eg, in FIG. 3
  • the second preamp output D2) is connected.
  • the post-stage voltage dividing circuit 20 includes: a first post-stage resistor ⁇ to a second-order post-stage resistor 3 ⁇ 4, a plurality of post-stage resistors, and a second switch group (ie, an i-th post-stage switch s wide ⁇ rear-stage switch s M + a total of M + 1 after-stage switch) and the first post-stage operational amplifier ⁇ R rear-stage operational amplifier, a total of R post-operational amplifiers, the R is a positive integer greater than or equal to 1, the circuit diagram shown in Figure 3 The number of stage operational amplifiers is one.
  • the M rear-level resistors are connected in series (for example, please refer to the rear-stage resistors in FIG. 3! ⁇ , ... r i 6 in series), and the first-stage resistor r :i is not connected to the second-stage.
  • One end of the resistance connection is connected to the first rear stage input terminal (for example, see E1 end in FIG. 3), and the end of the Mth rear stage resistance r M is not connected to the M-1 first stage resistance r M .
  • the second rear stage input (for example, see E17 end in Fig. 3) is connected;
  • first rear stage switch S1 One end of the first rear stage switch S1 is connected to the first rear stage input end (for example, see the E1 end in FIG. 3), and the other end of the first rear stage switch and the R rear stage operational amplifiers
  • the non-inverting input of any of the post-stage operational amplifiers (for example, the non-inverting input terminal F1 of the post-operating amplifier OP E . ) is connected to one end of the second and subsequent stages of the switch S M (for example, Please refer to the terminal end of FIG.
  • the other end of the second stage rear switch S M+1 and the non-inverting operational amplifier of any one of the R rear stage operational amplifiers (for example, The non-inverting input terminal F1 of the operational amplifier OP E is connected; Connected to a common node between one end of the rear stage switches S m m m- 1 after the first stage resistor and the m-stage resistor R & lt m (e.g., an end of the switch S3 and the rear stage resistor ⁇ 2 and the rear stage resistor between connected ⁇ 3 common node), any of the other end of the m-stage switch S m and said R a subsequent stage of the operational amplifier in a same subsequent stage of the operational amplifier inverting input connected to the terminal (e.g., the other terminal of the switch S3 and the rear stage The non-inverting input terminal F1 of the operational amplifier OP is connected), and the value range of the m is greater than or equal to! And a positive integer less than or equal to M+1, where M is
  • the integration of the source driver Preferably, in order to reduce the number of operational amplifiers in the latter stage, it is advantageous for the integration of the source driver.
  • the number R of the latter operational amplifiers in the subsequent voltage divider circuit is] at this time, all the subsequent voltage divider circuits are
  • the other end of the stage switch is connected to the non-inverting input of the latter operational amplifier , as shown in FIG.
  • An output of each of the rear operational amplifiers of the R operational amplifiers and an output of each of the R operational amplifiers is connected to the output of the latter stage (for example, the output stage Hi of Fig. 3), and the output of the latter stage is connected to the output of the gamma voltage generating circuit.
  • the post-stage voltage dividing circuit 20 multiplexes the pre-stage voltage dividing circuit 10, in the pre-stage voltage dividing circuit 10 and
  • the stage voltage dividing circuit 20 (more specifically, the first switch group in the pre-stage voltage dividing circuit 10 and the second switch group in the post-stage voltage dividing circuit 20) can be used with less resistance. Producing more gamma voltage values and reducing the number of Gamma resistors facilitates the integration of high-level Source Driver ICs and reduces the process complexity of making Source Driver ICs.
  • the voltage input by the first reference voltage input terminal A0 is a positive power supply voltage AVDD
  • the second reference voltage input terminal A15 is grounded to GND as an example.
  • the second reference voltage input is The power supply voltage input to the terminal A15 can also be -AVDD.
  • the end of the N/2 pre-stage switch S N/2 that is not connected to the first pre-stage operational amplifier or the second pre-stage operational amplifier can be grounded, and One end of the ( ⁇ /2 ⁇ ) pre-stage switch S N/2 — that is not connected to the first pre-stage operational amplifier or the second pre-stage operational amplifier is grounded, and the connection relationship between the other components is unchanged.
  • the Gamma voltage generating circuit in FIG. 3 can be referred to as a 2-stage multiplexing circuit. In order to generate more Gamma voltage values, a multiplexing circuit of 3 stages or more can also be used. At this time, based on the circuit shown in FIG. , at least one of the first intermediate input Z output and the second intermediate transfer may be added.
  • the intermediate-stage voltage dividing circuit 30 of the input/output terminal is shown in FIG. 4, and FIG. 4 is shown by adding two intermediate-stage voltage dividing circuits, and the circuit diagram and the first one in the second intermediate-stage voltage dividing circuit are shown.
  • the circuit diagram in the intermediate stage voltage dividing circuit is similar. The specific structure of the second intermediate stage voltage dividing circuit is not shown in FIG. 4, and only the second intermediate stage voltage dividing circuit and the first intermediate stage voltage dividing circuit are shown.
  • the connection relationship of the post-stage voltage dividing circuit wherein:
  • a first intermediate stage input end of the intermediate stage voltage dividing circuit 30 (for example, a first intermediate stage input terminal Emi) and a first output end of the upper stage voltage dividing circuit (for example, the first stage of the upper stage voltage dividing circuit)
  • the output terminal D1) is connected to the second intermediate stage input terminal (for example, the first intermediate stage input terminal Em(k+1) and the second output end of the upper stage voltage dividing circuit (for example, the first stage voltage dividing circuit)
  • An output terminal D2) is connected, and the first intermediate stage output terminal (for example, the first intermediate stage output terminal Dml shown in FIG. 4) is connected to the first input terminal of the next stage voltage dividing circuit, and the second intermediate stage output terminal is connected.
  • the second intermediate stage output terminal Dm2 shown in FIG. 4 is connected to the second input terminal of the next stage voltage dividing circuit for dividing the voltage output from the upper stage voltage dividing circuit.
  • the post-stage voltage dividing circuit 20 is specifically configured to divide the voltage outputted by the upper-stage voltage dividing circuit to generate a sub-gamma voltage.
  • the above-mentioned upper stage voltage dividing circuit is the previous stage.
  • the voltage dividing circuit, the first output end of the upper voltage dividing circuit is the first front stage output end, and the second output end of the upper stage voltage dividing circuit is the second front stage output end;
  • the circuit is the post-stage voltage dividing circuit, the first input end of the next-stage voltage dividing circuit is the first rear-stage input end, and the second input end of the next-stage voltage dividing circuit is the second post-stage input end.
  • two intermediate voltage dividing circuits having a first intermediate stage input/output terminal and a second intermediate stage input/output terminal are added (first intermediate stage partial voltage)
  • the intermediate stage voltage dividing circuit is the first intermediate stage voltage dividing circuit
  • the above-mentioned upper voltage dividing circuit is the front stage voltage dividing circuit
  • the first stage voltage dividing circuit The first output end of the circuit is the first pre-stage output end, and the second output end of the upper-stage voltage dividing circuit is the second pre-stage output end
  • the second-stage voltage dividing circuit is the second intermediate stage partial voltage Circuit
  • the first input end of the next-stage voltage dividing circuit is the first intermediate stage input end of the second intermediate stage voltage dividing circuit
  • the second input of the next stage voltage dividing circuit is the second intermediate stage voltage dividing circuit
  • the input end is the second intermediate stage input end of the second intermediate stage voltage dividing circuit; when the intermediate stage voltage dividing circuit is the second intermediate stage voltage dividing circuit, the above first
  • the first intermediate stage input end of the intermediate stage voltage dividing circuit 30 is connected to the first front stage output end, the second intermediate stage input end and the second front stage output end, including only one intermediate stage voltage dividing circuit 30 days. Connected, the first intermediate stage output end is connected to the first rear stage input end, and the second intermediate stage output end is connected to the second rear stage input end;
  • the intermediate stage voltage dividing circuit 30 includes: a first intermediate stage resistor R ml to a Kth intermediate stage resistor iK K intermediate stage resistors, and a first intermediate switch group (ie, a first intermediate stage switch S mi ⁇ K+1 intermediate stage switch ⁇ intermediate stage switch) and first intermediate stage operational amplifier OP m5 , second intermediate stage operational amplifier 0? ⁇ 2 intermediate stage operational amplifiers;
  • the K intermediate resistors are serially connected in series, and one end of the first intermediate resistor not connected to the second intermediate resistor R ni2 is connected to the first intermediate input terminal, and the Kth intermediate resistor R niK is not intermediate with the K-1 Class resistance! One end of the ⁇ connection is connected to the second intermediate input;
  • first intermediate stage switch is connected to the first intermediate stage input end, and the other end of the ith intermediate stage switch is connected to the non-inverting input end of the first intermediate stage operational amplifier or the second intermediate stage operational amplifier;
  • One end of the intermediate stage switch is connected to the second intermediate stage input end, and the other end of the K+i intermediate stage switch is connected to the non-inverting input end of the first intermediate stage operational amplifier or the second intermediate stage operational amplifier, the kth intermediate stage One end of the switch is connected to a common node between the k-1th intermediate resistor and the kth intermediate resistor, and the other end of the kth intermediate switch is connected to the noninverting input of the first intermediate operational amplifier or the second intermediate operational amplifier Connected, the value range of k is a positive integer greater than I and less than or equal to ⁇ , and ⁇ is a positive integer greater than i;
  • An inverting input terminal of the first intermediate operational amplifier ⁇ ⁇ and an output terminal of the first intermediate operational amplifier OP mi are connected to the first intermediate stage output terminal, and an inversion of the second intermediate stage operational amplifier OP m2 The input end and its output end are both connected to the second intermediate stage output end.
  • one end of the first intermediate stage switch Seni is connected to the first intermediate stage input end, first!
  • the other end of the intermediate stage switch S mi is connected to the non-inverting input terminal of the first intermediate stage operational amplifier OP nii ;
  • the K+1 intermediate stage switch S m (K+i ⁇ terminal is connected to the second intermediate stage input end, When ⁇ + ⁇ is an odd number, the other end of the third +!
  • intermediate stage switch S ra(K ) is connected to the non-inverting input of the first intermediate stage operational amplifier OP mi , and when K 1 is even, the middle of K+1 the other end of switch S ⁇ K ⁇ level of the second intermediate stage of the operational amplifier oP m2 is connected to the inverting input terminal;
  • the kth intermediate stage switch S snk - terminal is connected to a common node between the k-1th intermediate resistor R ra (k . O and the kth intermediate resistor, when k is an odd number, the kth intermediate stage switch S mk The other end is connected to the non-inverting input of the first intermediate stage operational amplifier OP mi , and when k is even, the other end of the kth intermediate stage switch S mk is connected to the non-inverting input of the second intermediate stage operational amplifier OP m2 ,
  • the value range of k is a positive integer greater than or equal to 1 and less than or equal to ⁇ , and ⁇ is a positive integer greater than i.
  • the Gamma voltage generation circuit shown in FIG. 3 and FIG. 4 can all be integrated in the Source Driver IC, or can be partially integrated in the Source Driver IC. Compared with the prior art, the number of resistors is reduced, which is beneficial to Source. Driver IC integration, better, can integrate the post-stage voltage divider circuit in Figure 3 or Figure 4 inside the Source Driver IC, which further reduces the number of resistors integrated in the Source Driver IC, further reducing The process complexity of making the Source Driver IC is reduced.
  • the number of resistors should be balanced as much as possible.
  • the value of N is 8, and the value of M is 16; in Source Driver When the IC is 8 bits, the value of N is 16 and the value of M is 16.
  • a Gamma voltage generating circuit includes: an output terminal Hi, a reference voltage input terminal A0, a first preamplifier output terminal D1, and a second preamplifier output.
  • the output terminals (Q1, Q2) of the rear stage voltage dividing circuit 200 are connected to the output terminal HI of the Gamma voltage generating circuit for dividing the voltage of the main hummer to generate a sub-horse voltage;
  • the pre-stage voltage dividing circuit 100 includes: a 0th pre-stage resistor to an N-th pre-stage resistor, a total of N+1 pre-resistors, a first pre-stage switch S, a N-th pre-stage switch 8, a total of N pre-stage switches, and a first a pre-stage operational amplifier OP fi ⁇ a second pre-stage operational amplifier ⁇ ⁇ 2 pre-operational amplifiers; the N+1 pre-stage resistors are sequentially connected in series, and the 0th pre-stage resistor is not connected to the first pre-stage resistor Connected to the reference voltage input terminal, the first connection of the first pre-stage resistor not connected to the N 1 pre-stage resistor R N ..i is grounded to GND;
  • One end of the nth front stage switch is connected to a common node between the first front stage resistor and the nth front stage resistor, and ⁇ is an odd number ⁇ , the other end of the second front stage switch Sn and the first front stage operational amplifier OP fl the inverting input terminal is connected, when ⁇ is an even number, the other end of the inverting input terminal of the previous stage II of the second switch S n previous stage of the operational amplifier is connected ⁇ ⁇ , the ⁇ is in the range of less than or equal to 1 a positive integer of N+1, ⁇ is a positive integer greater than one;
  • the post-stage voltage dividing circuit 200 includes: an ith post-stage resistor ⁇ a M-th-level resistor ⁇ a total of a post-stage resistor, an ith post-stage switch Si ⁇ a ⁇ ⁇ ⁇ post-stage switch s M+1 a total M +1 post-stage switch and first post-stage operational amplifier OP fi ⁇ second post-stage operational amplifier ⁇ ⁇ 2 post-stage operational amplifiers; the subsequent post-stage resistors are sequentially connected in series, and the first post-stage resistor 1 ⁇ One end connected to the second post-stage resistor is connected to the first post-stage input end, and one end of the second post-stage resistor r M not connected to the M i rear-stage resistor r M4 is connected to the second post-stage input end. ;
  • One end of the i-th rear stage switch S1 is connected to the first rear stage input end, and the other end is connected to the non-inverting input end of the first post-stage operational amplifier OPd ; the end of the M+1 rear stage switch S M+[ The second rear stage input terminal is connected. When M+i is odd, the other end is connected to the first post stage operational amplifier OP ri The non-inverting input terminal is connected, and when M+1 is even, the other end thereof is connected to the non-inverting input terminal of the second post-stage operational amplifier ⁇ ;
  • the other end of the m-th stage switch after the first m The non-inverting input terminal of the operational amplifier OP ri is connected.
  • the other end of the mth rear-stage switch s m is connected to the non-inverting input terminal of the second post-stage operational amplifier OP f2 , and the value range of the m is a positive integer greater than or equal to 1 less than or equal to M+1, and M is a positive integer greater than one;
  • An inverting input end of the first post-stage operational amplifier OP fi and an output end thereof are connected to the output end of the rear stage, and an inverting input end of the second post-stage operational amplifier OP f2 and an output end thereof are connected to the output end of the rear stage,
  • the output of the subsequent stage is connected to the output of the Gamma voltage generating circuit.
  • the post-stage voltage dividing circuit multiplexes the pre-stage voltage dividing circuit, and under the joint action of the pre-stage voltage dividing circuit and the switching of the post-stage voltage dividing circuit, the resistance is reduced. That is, it can generate more Gamma voltage values, and the number of Gamma resistors is reduced, which is beneficial to the integration of the Source Driver IC, and can reduce the process complexity of the Source Driver IC.
  • the Gamma voltage generating circuit in FIG. 5 can be referred to as a 2-stage multiplexing circuit.
  • a multiplexing circuit of 3 stages or more can also be used.
  • At this time based on the circuit shown in FIG.
  • the voltage circuit is illustrated.
  • the circuit diagram in the second intermediate stage voltage dividing circuit is similar to the circuit diagram in the first intermediate stage voltage dividing circuit.
  • the specific structure of the second intermediate stage voltage dividing circuit is not shown in FIG. a connection relationship between the second intermediate-stage voltage dividing circuit and the first intermediate-stage voltage dividing circuit and the subsequent-stage voltage dividing circuit, wherein:
  • the first intermediate stage input end of the intermediate stage voltage dividing circuit is connected to the first output end of the upper stage voltage dividing circuit, and the second intermediate stage input end is connected to the second output end of the upper stage voltage dividing circuit, first The intermediate stage output end is connected to the first input end of the next stage voltage dividing circuit, and the second intermediate stage output end is connected to the second input end of the next stage voltage dividing circuit;
  • an intermediate-stage voltage dividing circuit 300 ⁇ having a first intermediate-stage input/output terminal and a second intermediate-stage input Z-output terminal is added, and the above-mentioned upper-stage voltage dividing circuit is a pre-stage The voltage dividing circuit, the first output end of the upper voltage dividing circuit is the first front stage output end, the upper level is divided
  • two intermediate voltage dividing circuits having a first intermediate stage input/output terminal and a second intermediate stage input/output terminal are added (the first intermediate stage voltage dividing circuit and the second intermediate stage).
  • the voltage dividing circuit is 300
  • the intermediate voltage dividing circuit is the first intermediate voltage dividing circuit
  • the above-mentioned upper voltage dividing circuit is the front voltage dividing circuit
  • the first output terminal of the upper voltage dividing circuit That is, the first front stage output end, the second output end of the upper stage voltage dividing circuit is the second front stage output end
  • the second stage voltage dividing circuit is the second intermediate stage voltage dividing circuit
  • the next stage is divided into
  • the first input end of the voltage circuit is the first intermediate stage input end of the second intermediate stage voltage dividing circuit
  • the second input end of the second stage voltage dividing circuit is the second intermediate stage input of the second intermediate stage voltage dividing circuit
  • the intermediate-stage voltage dividing circuit is the second intermediate-stage voltage dividing circuit
  • the first-stage voltage dividing circuit is the first intermediate-stage voltage dividing circuit
  • the first output end of the upper-stage voltage dividing circuit is the first a first intermediate stage output of an intermediate stage voltage dividing circuit, a first stage divided piezoelectric
  • the first intermediate stage input end of the intermediate stage voltage dividing circuit 300 is connected to the first front stage output end, and the second intermediate stage input end is connected to the second front stage output end.
  • the first intermediate stage output end is connected to the first rear stage input end, and the second intermediate stage output end is connected to the second rear stage input end;
  • the intermediate stage voltage dividing circuit 300 comprising: a first intermediate stage resistor R snl ⁇ K intermediate stage of a total resistance R nsK K intermediate level resistance, a first intermediate stage switch S mi ⁇ K + 1 first intermediate stage switch S m ( K — ) a total of +1 intermediate stage switches and a first intermediate stage operational amplifier OP mi ⁇ a second intermediate stage operational amplifier ⁇ ⁇ 2 total of 2 intermediate stage operational amplifiers;
  • the intermediate resistors are sequentially connected in series, and one end of the first intermediate resistor not connected to the second intermediate resistor 1 ⁇ 2 is connected to the first intermediate input terminal, and the Kth intermediate resistor ⁇ is not in the middle of the first ⁇ -1 Class resistance!
  • One end of the ⁇ connection is connected to the second intermediate input;
  • One end of the first intermediate stage switch s ml is connected to the first intermediate stage input end, and the other end is connected to the non-inverting input end of the first intermediate stage operational amplifier OP ml ;
  • the third ⁇ + ⁇ intermediate stage switch s m0 ⁇ + i ) One end is connected to the second intermediate stage input terminal, and when K+1 is an odd number, the other end is connected to the non-inverting input end of the first intermediate stage operational amplifier OP mi .
  • K+! is even, the other end is the second intermediate stage of the operational amplifier 0P ra2 connected to the noninverting input terminal;
  • the kth intermediate stage switch S ⁇ - terminal is connected to the common node between the first intermediate stage resistor ⁇ .. ⁇ and the kth intermediate stage resistor R snk .
  • the other end of the kth intermediate stage switch S rak Connected to the non-inverting input of the first intermediate stage operational amplifier OP ml
  • the other end of the kth intermediate stage switch s rak is connected to the non-inverting input of the second intermediate stage operational amplifier OP m2 when k is an even number
  • the k The value ranges from 1 to greater than or equal to a positive integer of K 1
  • ⁇ is a positive integer greater than 1.
  • An inverting input end of the first intermediate operational amplifier OP mi and an output end thereof are connected to the first intermediate stage output end, and an inverting input end of the second intermediate stage operational amplifier OP ni2 and an output end thereof are both opposite to the second intermediate The stage outputs are connected.
  • the Gamma voltage generation circuit shown in FIG. 5 and FIG. 6 can be integrated in the Source Driver IC, or can be partially integrated in the Source Driver IC. Compared with the prior art, the number of resistors is reduced, which is beneficial to Source. Driver IC integration, better, can integrate the post-stage voltage divider circuit in Figure 5 or Figure 6 inside the Source Driver IC, which further reduces the number of resistors integrated in the Source Driver IC, further reducing The process complexity of making a Source Driver IC.
  • the value of N is 8, and the value of M is 16; when the Source Driver IC is 8 bits, the value of N is 16, and the value of the M is 16.
  • the Source Driver IC is 8Wt
  • the intermediate voltage divider circuit is included, and the value of N is 8, and the value of K is 8, and the value of M is 4.
  • a method for controlling the gamma voltage generating circuit in the first embodiment or the second embodiment is provided in the embodiment of the present invention.
  • the control method of the Gamma voltage generating circuit includes: The source driver determines the required gamma voltage;
  • the main turbulent voltage is divided by a post-stage voltage dividing circuit to generate a secondary hummer voltage; the output of the gamma voltage generating circuit outputs a required humus voltage.
  • the secondary gamma voltage is a tumbling voltage required by the source driver
  • the front stage voltage dividing circuit includes a first switch group
  • the rear stage voltage dividing circuit includes a second switch group
  • the source driver determines the required Gamma voltage value, and determines the switch group corresponding to the required Gamma voltage value according to the correspondence between the switch group and the Gamma voltage value, and closes the corresponding switch group.
  • the correspondence between the above switch group and the Gamma voltage value can be stored in the Gamma lookup table in the block diagram of the Source Driver IC shown in FIG.
  • the switch group can include the first switch group, the second switch group, the first intermediate switch group, and the switch that needs to be added when a certain voltage divider circuit needs to be added; the correspondence between the switch group and the gamma voltage value
  • the relationship refers to a general term for the correspondence relationship of the gamma voltage values corresponding to a single switch or a plurality of switches in each of the gradation voltage generating circuits (for example, the pre-stage voltage dividing circuit) in the gamma voltage generating circuit.
  • the switch group can be determined according to the actual required Gamma voltage and the Gamma voltage generating circuit, so that the determined switch group outputs the actually required Gamma voltage when it is closed (others are in an open state).
  • Vfn the Gamma voltage generating circuit shown in FIG. 3 as an example
  • V[3] S2, S3, sl6 are closed;
  • V[4] : S2, S3, s!5 are closed;
  • V[5] S2, S3, sl4 are closed;
  • V[6] S2, S3, s!3 closed;
  • Vm S2, S3, sl2 are closed
  • V[10] : , S3, s9 are closed;
  • V[12]: S2, S3, s7 are closed;
  • V[13j: S2, S3, s6 are closed;
  • V[14] S2, S3, s5 are closed;
  • V[17]: S2, S3, s2 are closed;
  • V[20] : S3, S4, s3 are closed;
  • V[23]: S3, S4, s6 are closed;
  • V[24] S3-, S4, s7 i3 ⁇ 4j;
  • V[25]: S3, S4, s8 are closed;
  • V[26]: S3, S4, s9 are closed;
  • V[39] : S4, S5, s!2 are closed;
  • V[41] S4, S5, slO are closed;
  • V[42]: S4, S5, s9 are closed;
  • V[48] : S4, S5, s3 are closed;
  • the embodiment of the invention further provides a liquid crystal display, which may include the tumbling voltage generating circuit described in the first embodiment, the second embodiment or the third embodiment.
  • Other components of the liquid crystal display of the fourth embodiment are similar to those of the conventional liquid crystal display except for the above-described gamma voltage generating circuit, and therefore will not be described again.
  • embodiments of the present application can be provided as a method, system, or computer program product.
  • the application can take the form of an entirely hardware embodiment, an entirely software embodiment, or a combination of software and hardware.
  • the application can take the form of a computer program product embodied on one or more computer-usable storage media (including but not limited to disk storage, CD-ROM, optical storage, etc.) including computer program code.
  • the computer program instructions can also be stored in a computer readable memory that can direct a computer or other programmable data processing device to operate in a particular manner, such that instructions stored in the computer readable memory produce an article of manufacture comprising the instruction device.
  • the apparatus implements the functions specified in one or more blocks of a flow or a flow and/or block diagram of the flowchart.
  • These computer program instructions can also be loaded onto a computer or other programmable data processing device such that a series of operational steps are performed on a computer or other programmable device to produce computer-implemented processing for execution on a computer or other programmable device.
  • the instructions provide steps for implementing the functions specified in one or more of the flow or in a block or blocks of a flow diagram.

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Abstract

本发明公开了一种伽马电压产生电路及其控制方法、液晶显示器。伽马电压产生电路包括：输出端、第一及第二基准电压输入端、前级分压电路和后级分压电路，前级分压电路的第一前级输出端与所述第一后级输入端相连，第二前级输出端与所述第二后级输入端相连，用于对从第一及第二基准电压输入端输入的基准电压进行分压，产生主伽马电压；后级分压电路，其后级输出端与伽马电压产生电路的输出端相连，用于对所述主伽马电压进行分压，产生次伽马电压。在本发明实施例的方案中，由于后级分压电路复用了前级分压电路，因此，可以利用较少的分压器件来产生较多的伽马电压值个数，进而源极驱动器集成电路的集成较为容易，降低了制作源极驱动器集成电路的工艺复杂度。

Description

伽马电压产生电路及其控制方法、 液晶显示器
本申请主张在 2013 年 07 月 01 日在中国提交的中国专利申请号 No. 201310272216.9的优先权， 其全部内容通过引用包含于此。
本发明涉及显示技术领
Figure imgf000003_0001
法、 液晶显示器。
伽马（Gamma)电压产生电路的作用是根据液晶显示器所要求的 Gamma 曲线来设定 Gamma电压， 作为薄膜晶体管液晶显示器进行灰度显示的电压。 各个 Gamma 电压在源极驱动器的数模转换器的作用下， 产生所有的灰度电 压。
目前，液晶显示器中 Gamma电压产生电路一般置于源极驱动器集成电路 ( Source Driver IC)中， 通过电阻分压的方式产生所需要的各个 Gamma电压 值， 其中， 可以将 8个 (VI 、 V2...V7,V8 ) 或者 14个 (VI 、 V2...V13,V14) 电压节点引山 ! w ^ P输入， 如图 1、 图 2所示， 图 I为 Source Driver IC的
Figure imgf000003_0002
包括 Gamma 电压产生电路、 Gamma 查找表和源极驱动器 ( Source Driver )。
现有的这种 Gamma电压产生电路需要较多的电阻来实现，例如 6位 (bit) Source Driver IC需要 129个电阻， 8 bit源极驱动器集成电路需要 257个电阻， 大量的电阻会占 ffi Source Dnver IC较多空间； 并且要想提高显示器的灰度显 示特性， 需要增加 Gamma电压的个数， 以现有的 Gamma电压产生电路就相 应的需要更多的电阻构成的 Gamma电压产生电路来产生需要的 Gamma电压 的个数， 这将不利于 Source Driver IC的集成， 工艺复杂度及成本的降低。 本发明实施例提供了一种伽马电压产生电路及其控制方法、液晶显示器， 用以解决现有技术中的构成伽马电压产生电路的电阻个数较多， 不利于
Source Driver IC的集成，以及制作源极驱动器集成电路的工艺复杂度的降低。
本实施所提供的伽马电压产生电路包括： 输出端、第一基准电压输入端、 第二基准电压输入端、 一个具有第一前级输出端和第二前级输出端的前级分 压电路以及一个具有第一后级输入端、 第二后级输入端和后级输出端的后级 分压电路； 其中：
所述第一基准电压输入端、 所述第二基准电压输入端分别连接于所述前 级分压电路； 所述前级分压电路连接于所述后级分压电路； 所述后级分压电 路连接于伽马电压产生电路的所述输出端；
所述前级分压电路的第一前级输出端与所述第一后级输入端相连， 所述 前级分压电路的第二前级输出端与所述第二后级输入端相连， ^于对从所述 第一基准电压输入端以及所述第二基准电压输入端输入的基准电压分别进行 分压， 产生主伽马电压；
所述后级分压电路的后级输出端与伽马电压产生电路的所述输出端相 连， 用于对所述主伽马电压进行分压， 产生次伽马电压。
本实施所提供的对上述翻马电压产生电路的控制方法， 包括：
使用源极驱动器确定需要的翻马电压；
对从第一基准电压输入端以及第二基准电压输入端输入的基准电压分别 进行分压， 使前级分压电路产生主伽马电压；
通过后级分压电路对所述主翻马电压进行分压， 产生次翻马电压； 通过伽马电压产生电路的输出端输出需要的翻马电压。
本实施所提供的液晶显示器包括如上所述的翻马电压产生电路。
在本发明实施例的方案中， 由于后级分压电路复用了前级分压电路， 因 此， 可以利用较少的用于分压的元器件来产生较多的伽马电压值个数， 进而
Source Driver IC的集成较为容易， 降低了制作源极驱动器集成电路的工艺复 杂度。 图 1为背景技术中的 Source Driver IC的结构框图；
图 2为背景技术中的 Source Driver IC中的 Gamma电压产生电路图; 图 3为本发明实施例一中的 Gamma电压产生电路图；
图 4为本发明实施例一中的 Gamma电压产生电路图；
图 5为本发明实施例二中的 Gamma电压产生电路图；
图 6为本发明实施例二中的 Gamma电压产生电路图。
以下结合^图对本发明的实施例进行说明， 应当理解， 此处所描述的实 施例仅用于说明和解释本发明， 并不用于限定本发明。
下面对本发明实施例提供的技术方案进行详细说明。 如图 3所示， 为本发明实施例一中的 Gamma电压产生电路的电路图。需 要说明的是， 在图 3中的 Al、 分别表示电阻 RQ、 、 R2、 〜〜
R14与开关 S2、 S3 〜SM相连接的连接点， B3、 BI O表示前级分压电路 10中的电路的交叉连接点， El、 E2 E17分别表示电阻 、 r2〜 rn与开 关 Sl、 s2〜〜si 7相连接的连接点。
图 3中以前级分压电路 10中包含的前级电阻个数 N::::15 (请见图 3中的 、 、 、 Ry—R14)、 后级分压电路 20中包含的后级电阻个数 M::::16为 例 (请见图 3 中的 r[、 r2、 y—ri6), 该 Gamma电压产生电路包括： 输出端 HU 第一基准电压输入端 A0、 第二基准电压输入端 A15、 前级分压电路 10 和后级分压电路 20; 其中：
所述第一基准电压输入端 AO、所述第二基准电压输入端 AI 5分别连接于 所述前级分压电路 10; 所述前级分压电路 10连接于所述后级分压电路 20; 所述后级分压电路 20连接于伽马电压产生电路的所述输出端 Hi ;
所述前级分压电路 10具有第一前级输出端 D1和第二前级输出端 D2; 所述后级分压电路 20具有第一后级输入端 E1、 第二后级输入端 E17和 in级输出端 G I；
所述前级分压电路 10的第一前级输出端 D1与所述第一后级输入端 E1 相连，所述前级分压电路 10的第二前级输出端 D2与所述第二后级输入端 E17 相连， 用于对从第一基准电压输入端 AO以及第二基准电压输入端 A15输入 的基准电压分别进行分压， 产生主伽马电压。
所述主伽马电压是由前级分压电路 10产生的， 前级分压电路 10将第一 基准电压及第二基准电压分为设定个数的主要电压， 是整个伽马电压产生的 第一步。
所述第一基准电压输入端 AO输入的电压可以为一正的电源电压 AVDD; 第二基准电压输入端 A15输入的电压可以为 0，也即第二基准电压输入端 A 15 是接地的， 如图 3中所示， 所述第二基准电压输入端 A15的输入电压也可以 是一与第一基准电压输入端 AO 的输入电压相位相反并且幅值相同的电源电 压- AVDD。
所述后级分压电路 20的后级输出端 G1与 Gamma电压产生电路的输出 端 Hi相连， 用于对所述主伽马电压进行分压， 产生次伽马电压。
所述次伽马电压是针对产生的所述设定个数的主要电压中的每一个， 通 过后级分压电路 20进行二次分压， 得到的最终需要的伽马电压。
所述前级分压电路 10包括： 第 0前级电阻 R。〜第 N前级电阻 共 Ν· 个前级电阻、第一开关组（即第 1前级开关 Si〜第 N前级开关 8^^共 N个前级 开关） 和第一前级运算放大器 OPfl〜第二前级运算放大器。？^^共 2个前级运 算放大器；
该 Ν·Η个前级电阻依次串接（例如，请见图 3中的前级电阻 、 、 、 〜 4依次串接）， 第 0前级电阻 的未与第 1前级电阻 连接的一端 (例如， 请见图 3中的 AO端）与第一基准电压输入端 AO相连， 第 N前级电 阻 ¾的未与第 N- i前级电阻 ¾.i连接的一端与第二基准电压输入端 A15相 连；
第 η前级开关 Sn—端与第 Ώ- 1前级电阻和第 η前级电阻 之间的公共 节点相连 （例如请见图 3， 开关 S3的一端与前级电阻 和前级电阻 之间 的公共节点 A3相连，或者请见开关 S 10的一端与前级电阻 和前级电阻 Ri() 之间的公共节点 A10相连）， 第 n前级开关 SK的另一端与第一前级运算放大 器 OPfl或第二前级运算放大器 ΟΡβ的同相输入端相连，所述 η的取值范围为 大于等于 1且小于等于 N+l的正整数， N为大于 1的正整数。
较优的， 为了能够做到较方便的利用前级开关的闭合及打开来选择需要 的伽马电压， 在 1 为奇数时， 第 n前级开关 Si5的另一端与第一前级运算放大 器 OPfi的同相输入端相连（例如， ti=3时， 开关 S3的另一端连接于第一前级 运算放大器 OPfi的同相输入端）， 在 n为偶数时， 第 1 前级开关 Sn的另一端 与第二前级运算放大器 ΟΡβ的同相输入端相连 （例如， 10 时， 开关 S 10 的另一端连接于第二前级运算放大器 ΟΡβ的同相输入端）。
第一前级运算放大器 OPfi的反相输入端与第一前级运算放大器 OPfi的输 出端（例如， 第一前级运算放大器 OPf 输出端 C 1 )均与所述第一前级输出 端 （例如， 图 3 中的第一前级输出端 D1 ) 相连， 第二前级运算放大器 0Ρβ 的反相输入端与其输出端均与所述第二前级输出端 （例如， 图 3 中的第二前 级输出端 D2 ) 相连。
所述后级分压电路 20包括： 第 1后级电阻 η〜第 Μ后级电阻 ¾共 个 后级电阻、 第二开关组（即第 i后级开关 s广第 Μ·Η后级开关 sM+共 M+ 1个 后级开关） 和第一后级运算放大器〜第 R后级运算放大器共 R个后级运算放 大器， 所述 R为大于等于 1的正整数， 图 3所示的电路图中后级运算放大器 的数量为一个。
所述 M个后级电阻依次串接 (例如，请见图 3中的后级电阻！^^ 、…… ri 6依次串接）， 第 1后级电阻 r:i未与第 2后级电阻 连接的一端与所述第一 后级输入端 （例如， 请见图 3 中的 E1端） 相连， 第 M后级电阻 rM未与第 M- 1后级电阻 rM 接的一端与所述第二后级输入端 （例如， 请见图 3中的 E17端） 相连；
第 1后级开关 Sl的一端与所述第一后级输入端（例如， 请见图 3中的 E1 端）相连， 第 I后级开关 的另一端与所述 R个后级运算放大器中的任意一 个后级运算放大器的同相输入端 （例如， 后级运算放大器 OPE.的同相输入端 F1 ) 相连， 第 Μ· 后级开关 SM 的一端与所述第二后级输入端 （例如， 请 见图 3中的 ΕΠ端） 相连， 第 Μ·Η后级开关 SM+1的另一端与所述 R个后级 运算放大器中的任意一个后级运算放大器的同相输入端 （例如， 后级运算放 大器 OPE.的同相输入端 F1 ) 相连； 第 m后级开关 sm的一端与第 m- 1后级电阻 和第 m后级电阻 rm之间 的公共节点相连（例如，开关 S3的一端与后级电阻 Γ2和后级电阻 之间的公 共节点 Ε3相连）， 第 m后级开关 sm的另一端与所述 R个后级运算放大器中 的任意一个后级运算放大器的同相输入端相连（例如， 开关 S3的另一端与后 级运算放大器 OP的同相输入端 F1相连）， 所述 m的取值范围为大于等于！ 且小于等于 M+1的正整数， M为大于 1的正整数；
较优的， 为了减少后级运算放大器的个数， 有利于源极驱动器的集成， 后级分压电路中后级运算放大器的个数 R为 ] 此时， 后级分压电路中所有 的后级开关的另一端均与后级运算放大器 ΟΡ,.的同相输入端相连， 如图 3中 所示。
所述 R个后级运算放大器中每一后级运算放大器的反相输入端和所述 R 个后级运算放大器中每一后级运算放大器的输出端 （例如， 后级运算放大器 0 的输出端 G1 ) 均与后级输出端 （例如， 图 3中的后级输出端 Hi ) 相连， 所述后级输出端与伽马电压产生电路的输出端相连。
本发明实施例一中的 Gamma电压产生电路 （包括图 3中所示的 Gamma 电压产生电路图） 中后级分压电路 20复用了前级分压电路 10, 在前级分压 电路 10和后级分压电路 20 (更具体地说是在前级分压电路 10中的第一开关 组和后级分压电路 20中的第二开关组）的共同作用下， 使用较少的电阻即能 够产生较多的 Gamma电压值， Gamma电阻的个数的减少，有利于高位 Source Driver IC的集成， 以及降低制作 Source Driver IC的工艺复杂度。
需要说明的是， 图 3 中是以第一基准电压输入端 A0输入的电压为一正 的电源电压 AVDD, 第二基准电压输入端 A15接地 GND为例， 可以理解的 是， 第二基准电压输入端 A15输入的电源电压也可以是- AVDD, 此时， 可将 第 N/2前级开关 SN/2中未与第一前级运算放大器或第二前级运算放大器相连 的一端接地， 以及将第 （Ν/2·Η ) 前级开关 SN/2— 中未与第一前级运算放大器 或第二前级运算放大器相连的一端接地， 其他元器件之间的连接关系不变。
图 3中的 Gamma电压产生电路可以称为 2级复用电路，为了产生更多的 Gamma电压值， 还可以采用 3级及以上复用电路， 此时， 在图 3所示的电路 的基础上， 还可以添加至少一个具有第一中间级输入 Z输出端和第二中间级输 入 /输出端的中间级分压电路 30， 其结构示意图如图 4所示， 图 4中以添加两 个中间级分压电路进行示意， 第二个中间级分压电路中的电路图与第一个中 间级分压电路中的电路图类似， 图 4中未示出第二个中间级分压电路的具体 结构， 仅示出该第二个中间级分压电路与第一个中间级分压电路及后级分压 电路的连接关系， 其中：
所述中间级分压电路 30的第一中间级输入端（例如， 第一中间级输入端 Emi ) 与上一级分压电路的第一输出端 （例如， 上一级分压电路的第一输出 端 D1 ) 相连、 第二中间级输入端 （例如， 第一中间级输入端 Em(k+1 ) 与上 一级分压电路的第二输出端（例如，上一级分压电路的第一输出端 D2)相连， 第一中间级输出端 （例如， 图 4中所示的第一中间级输出端 Dml ) 与下一级 分压电路的第一输入端相连、 第二中间级输出端 （例如， 图 4中所示的第二 中间级输出端 Dm2) 与下一级分压电路的第二输入端相连， 用于对上一级分 压电路输出的电压进行分压。
所述后级分压电路 20, 具体用于对其上一级分压电路输出的电压迸行分 压， 产生次伽马电压。
下面对上述上一级分压电路和下一级分压电路进行详细说明。
在图 3所示的电路的基础上， 添加一个具有第一中间级输入 /输出端和第 二中间级输入 Z输出端的中间级分压电路 30 时， 上述上一级分压电路即为前 级分压电路， 上一级分压电路的第一输出端即为第一前级输出端， 上一级分 压电路的第二输出端即为第二前级输出端； 上述下一级分压电路即为后级分 压电路， 下一级分压电路的第一输入端即为第一后级输入端， 下一级分压电 路的第二输入端即为第二后级输入端。
在图 3所示的电路的基础上， 如图 4所示， 添加两个具有第一中间级输 入 /输出端和第二中间级输入 /输出端的中间级分压电路（第一中间级分压电路 和第二中间级分压电路） 30时， 在该中间级分压电路为第一中间级分压电路 时， 上述上一级分压电路即为前级分压电路， 上一级分压电路的第一输出端 即为第一前级输出端， 上一级分压电路的第二输出端即为第二前级输出端； 上述下一级分压电路即为第二中间级分压电路， 下一级分压电路的第一输入 端即为第二中间级分压电路的第一中间级输入端， 下一级分压电路的第二输 入端即为第二中间级分压电路的第二中间级输入端； 在该中间级分压电路为 第二中间级分压电路时， 上述上一级分压电路即为第一中间级分压电路， 上 一级分压电路的第一输出端即为第一中间级分压电路的第一中间级输出端， 上一级分压电路的第：二输出端即为第一中间级分压电路的第二中间级输出 端， 上述下一级分压电路即为后级分压电路， 下一级分压电路的第一输入端 即为第一后级输入端， 下一级分压电路的第二输入端即为第二后级输入端。 在添加 3个及 3个以上中间级分压电路时， 与上述添加 2个中间级分压电路 类似， 这里不再赘述。
在仅包括一个中间级分压电路 30日寸， 所述中间级分压电路 30的第一中 间级输入端与第一前级输出端相连、 第二中间级输入端与第二前级输出端相 连， 第一中间级输出端与第一后级输入端相连、 第二中间级输出端与第二后 级输入端相连；
如图 4所示， 所述中间级分压电路 30包括： 第 1中间级电阻 Rml〜第 K 中间级电阻 iK K个中间级电阻、第一中间开关组（即第 1中间级开关 Smi~ 第 K+1 中间级开关 Κ·Η 个中间级开关） 和第一中间级运算放大器 OPm5 , 第二中间级运算放大器 0?^共 2个中间级运算放大器；
该 K个中间级电阻依次串接， 第 I中间级电阻 未与第 2中间级电阻 Rni2连接的一端与第一中间级输入端相连， 第 K中间级电阻 RniK未与第 K- 1 中间级电阻！^^^连接的一端与第二中间级输入端相连；
第 I 中间级开关的一端与所述第一中间级输入端相连， 第 i中间级开关 的另一端与第一中间级运算放大器或第二中间级运算放大器的同相输入端相 连； 第 Κ·Η中间级开关的一端与所述第二中间级输入端相连， 第 K+i中间级 开关的另一端与第一中间级运算放大器或第二中间级运算放大器的同相输入 端相连， 第 k中间级开关的一端与第 k- 1 中间级电阻和第 k中间级电阻之间 的公共节点相连， 第 k中间级开关的另一端与第一中间级运算放大器或第二 中间级运算放大器的同相输入端相连， 所述 k的取值范围为大于 I 且小于等 于 Κ·Η的正整数， Κ为大于 i的正整数；
第一中间运算放大器 ΟΡίη ί的反相输入端与第一中间运算放大器 OPmi的 输出端均与所述第一中间级输出端相连，第二中间级运算放大器 OPm2的反相 输入端与其输出端均与所述第二中间级输出端相连。
较优的， 为了能够做到较方便的利用前级开关的闭合及打开来选择需要 的伽马电压， 第 1中间级开关 Snii的一端与所述第一中间级输入端相连， 第！ 中间级开关 Smi的另一端与第一中间级运算放大器 OPnii的同相输入端相连； 第 K+1中间级开关 Sm(K+i^—端与所述第二中间级输入端相连，在 Κ+ϋ为奇 数时，第 Κ+!中间级开关 Sra(K )的另一端与第一中间级运算放大器 OPmi的同 相输入端相连， 在 K 1为偶数时， 第 K+1中间级开关 S^K^的另一端与第二 中间级运算放大器 OPm2的同相输入端相连；
第 k中间级开关 Ssnk -端与第 k- 1 中间级电阻 Rra(k.O和第 k中间级电阻 之间的公共节点相连， 在 k为奇数时， 第 k中间级开关 Smk的另一端与第 一中间级运算放大器 OPmi的同相输入端相连， 在 k为偶数时， 第 k中间级开 关 Smk的另一端与第二中间级运算放大器 OPm2的同相输入端相连， 所述 k的 取值范围为大于等于 1且小于等于 Κ·Η的正整数， Κ为大于 i的正整数。
图 3及图 4所示的 Gamma电压产生电路可以全部集成在 Source Driver IC 中， 也可以部分集成在 Source Driver IC中， 相对于现有技术而言， 由于电阻 个数的减少， 均有利于 Source Driver IC的集成， 较优的， 可将图 3或图 4中 的后级分压电路集成在 Source Driver IC的内部， 这样进一歩减少了集成在 Source Driver IC内电阻的个数，使得进一步降低制作 Source Driver IC的工艺 复杂度降低成为可能。
为了达到电阻个数最小， 需使前后级电阻个数应尽量平衡配置， 较优的， 在 Source Driver IC为 6bit时，所述 N的值为 8，所述 M的值为 16;在 Source Driver IC为 8bit时， 所述 N的值为 1 6 , 所述 M的值为 16。
较优的， 在 801«¾6 05^61：1( 为8 ^时， 包含一个中间级分压电路， 所述 N的值为 8， 所述 K的值为 8， 所述 M的值为 4。
如图 5所示， 为本发明实施例二的一种 Gamma电压产生电路，所述电路 包括： 输出端 Hi、基准电压输入端 A0、一个具有第一前级输出端 D1和第二 前级输出端 D2的前级分压电路 100和一个具有第一后级输入端 Ei、 第二后 级输入端 EM+1和后级输出端 （Ql、 Q2) 的后级分压电路 200; 其中： 所述前级分压电路 100的第一前级输出端 D1与所述第一后级输入端 E1 相连， 其第二前级输出端 D2与所述第二后级输入端 E2相连， 用于对从基准 电压输入端输入的基准电压 AVDD进行分压， 产生主働马电压；
所述后级分压电路 200的后级输出端 （Ql、 Q2) 与 Gamma电压产生电 路的输出端 HI相连， 用于对所述主働马电压进行分压， 产生次翻马电压； 其中： 所述前级分压电路 100包括： 第 0前级电阻 〜第 N前级电阻 共 N+1个前级电阻、 第 1前级开关 S 第 N前级开关 8 共 N个前级开关和 第一前级运算放大器 OPfi〜第二前级运算放大器 ΟΡβ 2个前级运算放大器; 该 N+1个前级电阻依次串接， 第 0前级电阻 未与第 1前级电阻 连 接的一端与基准电压输入端相连，第 Ν前级电阻 未与第 N 1前级电阻 RN..i 连接的一端接地 GND;
第 η前级开关一端与第 1前级电阻 和第 η前级电阻 之间的公共 节点相连， 在 η为奇数^, 第 Ώ前级开关 Sn的另一端与第一前级运算放大器 OPfl的同相输入端相连， 在 η为偶数时， 第 II前级开关 Sn的另一端与第二前 级运算放大器 ΟΡβ的同相输入端相连， 所述 η的取值范围为大于等于 1小于 等于 N+1的正整数， Ν为大于 1的正整数；
第一前级运算放大器 OPfi的反相输入端与其输出端 D1均与所述第一前 级输出端相连， 第二前级运算放大器 ΟΡβ的反相输入端与其输出端均与所述 第二前级输出端相连；
所述后级分压电路 200包括：第 i后级电阻^〜第 M后级电阻 ^共 ^个 后级电阻、第 i后级开关 Si〜第 Μ·Η后级开关 sM+1共 M+1个后级开关和第一 后级运算放大器 OPfi〜第二后级运算放大器 ΟΡώ 2个后级运算放大器； 所述 Μ个后级电阻依次串接，第 I后级电阻1^未与第 2后级电阻 连接 的一端与所述第一后级输入端相连， 第 Μ后级电阻 rM未与第 M i后级电阻 rM4连接的一端与所述第二后级输入端相连；
第 i后级开关 Sl的一端与所述第一后级输入端相连， 另一端与第一后级 运算放大器 OPd的同相输入端相连； 第 M+1后级开关 SM+[的一端与所述第 二后级输入端相连， 在 M+i为奇数时， 其另一端与第一后级运算放大器 OPri 的同相输入端相连， 在 M+1为偶数时， 其另一端与第二后级运算放大器 ΟΡ^ 的同相输入端相连；
第 m后级开关 sm—端与第 m 1后级电阻 和第 m后级电阻 rm之间的 公共节点相连， 在 m为奇数日寸， 第 m后级开关 的另一端与第一后级运算 放大器 OPri的同相输入端相连， 在 m为偶数时， 第 m后级开关 sm的另一端 与第二后级运算放大器 OPf2的同相输入端相连，所述 m的取值范围为大于等 于 1小于等于 M+1的正整数， M为大于 1的正整数；
第一后级运算放大器 OPfi的反相输入端与其输出端均与所述后级输出端 相连， 第二后级运算放大器 OPf2的反相输入端与其输出端均与后级输出端相 连， 所述后级输出端与 Gamma电压产生电路的输出端相连。
图 5中所示的 Gamma电压产生电路图中后级分压电路复用了前级分压电 路， 在前级分压电路和后级分压电路的开关的共同作用下， 使 ^较少的电阻 即能够产生较多的 Gamma电压值， Gamma电阻的个数的减少，有利于 Source Driver IC的集成， 迸而可以降低制作 Source Driver IC的工艺复杂度。
图 5中的 Gamma电压产生电路可以称为 2级复用电路，为了产生更多的 Gamma电压值， 还可以采用 3级及以上复用电路， 此时， 在图 5所示的电路 的基础上， 还可以添加至少一个具有第一中间级输入 Z输出端和第二中间级输 入 /输出端的中间级分压电路 300， 其结构示意图如图 6所示， 图 6中以添加 两个中间级分压电路进行示意， 第二个中间级分压电路中的电路图与第一个 中间级分压电路中的电路图类似， 图 6中未示出第二个中间级分压电路的具 体结构， 仅示出该第二个中间级分压电路与第一个中间级分压电路及后级分 压电路的连接关系， 其中：
所述中间级分压电路的第一中间级输入端与上一级分压电路的第一输出 端相连、 第二中间级输入端与上一级分压电路的第二输出端相连， 第一中间 级输出端与下一级分压电路的第一输入端相连、 第二中间级输出端与下一级 分压电路的第二输入端相连；
在图 5所示的电路的基础上， 添加一个具有第一中间级输入 /输出端和第 二中间级输入 Z输出端的中间级分压电路 300 Ϊ , 上述上一级分压电路即为前 级分压电路， 上一级分压电路的第一输出端即为第一前级输出端， 上一级分 在图 5所示的电路的基础上， 添加两个具有第一中间级输入 /输出端和第 二中间级输入 /输出端的中间级分压电路（第一中间级分压电路和第二中间级 分压电路） 300 时， 在该中间级分压电路为第一中间级分压电路时， 上述上 一级分压电路即为前级分压电路， 上一级分压电路的第一输出端即为第一前 级输出端， 上一级分压电路的第二输出端即为第二前级输出端； 上述下一级 分压电路即为第二中间级分压电路， 下一级分压电路的第一输入端即为第二 中间级分压电路的第一中间级输入端， 下一级分压电路的第二输入端即为第 二中间级分压电路的第二中间级输入端； 在该中间级分压电路为第二中间级 分压电路时， 上述上一级分压电路即为第一中间级分压电路， 上一级分压电 路的第一输出端即为第一中间级分压电路的第一中间级输出端， 上一级分压 电路的第二输出端即为第一中间级分压电路的第二中间级输出端， 上述下一 级分压电路即为后级分压电路， 下一级分压电路的第一输入端即为第一后级 输入端， 下一级分压电路的第二输入端即为第二后级输入端。 在添加 3个及 3个以上中间级分压电路时， 与上述添加 2个中间级分压电路类似， 这里不 再赘述。
在仅包括一个中间级分压电路 300时， 所述中间级分压电路 300的第一 中间级输入端与第一前级输出端相连、 第二中间级输入端与第二前级输出端 相连， 第一中间级输出端与第一后级输入端相连、 第二中间级输出端与第二 后级输入端相连；
所述中间级分压电路 300包括： 第 1 中间级电阻 Rsnl〜第 K中间级电阻 RnsK共 K个中间级电阻、 第 1 中间级开关 Smi〜第 K+1 中间级开关 Sm(K— )共 +1 个中间级开关和第一中间级运算放大器 OPmi〜第二中间级运算放大器 ΟΡπι2共 2个中间级运算放大器；
该 Κ个中间级电阻依次串接， 第 I中间级电阻 未与第 2中间级电阻 1^2连接的一端与第一中间级输入端相连， 第 K中间级电阻 κΚ未与第 Κ- 1 中间级电阻！^^^连接的一端与第二中间级输入端相连； 第 1 中间级开关 sml的一端与所述第一中间级输入端相连， 另一端与第 一中间级运算放大器 0Pml的同相输入端相连;第 Κ+ϋ中间级开关 sm0<+i)的一 端与所述第二中间级输入端相连， 在 K+1为奇数时， 其另一端与第一中间级 运算放大器 0Pmi的同相输入端相连， 在 K+! 为偶数时， 其另一端与第二中 间级运算放大器 0Pra2的同相输入端相连；
第 k中间级开关 S^—端与第 1 中间级电阻 ^..υ和第 k中间级电阻 Rsnk之间的公共节点相连， 在 k为奇数时， 第 k中间级开关 Srak的另一端与第 一中间级运算放大器 OPml的同相输入端相连， 在 k为偶数时， 第 k中间级开 关 srak的另一端与第二中间级运算放大器 OPm2的同相输入端相连， 所述 k的 取值范围为大于等于 1小于等于 K 1的正整数， Κ为大于 1的正整数；
第一中间运算放大器 OPmi 的反相输入端与其输出端均与所述第一中间 级输出端相连，第二中间级运算放大器 OPni2的反相输入端与其输出端均与所 述第二中间级输出端相连。
图 5及图 6所示的 Gamma电压产生电路可以全部集成在 Source Driver IC 中， 也可以部分集成在 Source Driver IC中， 相对于现有技术而言， 由于电阻 个数的减少， 均有利于 Source Driver IC的集成， 较优的， 可将图 5或图 6中 的后级分压电路集成在 Source Driver IC的内部， 这样进一歩减少了集成在 Source Driver IC内电阻的个数，使得进一步降低制作 Source Driver IC的工艺 复杂度。
较优的， 在 Source Driver IC为 6bit时， 所述 N的值为 8， 所述 M的值 为 16; 在 Source Driver IC为 8bit时， 所述 N的值为 16， 所述 M的值为 16。
较优的， 在 Source Driver IC为 8Wt时， 包含一个中间级分压电路， 所述 N的值为 8, 所述 K的值为 8， 所述 M的值为 4。 实施例≡
本发明实施例≡中提供一种对实施例一或实施例二中的 Gamma 电压产 生电路的控制方法。 关于 Gamma电压产生电路的具体结构， 请见图 3至图 6 以及上述实施例一以及实施二的记载，在此不再赘述。所述的 Gamma电压产 生电路的控制方法包括： 源极驱动器确定需要的伽马电压；
对从第一基准电压输入端以及第二基准电压输入端输入的基准电压分别 进行分压， 使前级分压电路产生主伽马电压；
通过后级分压电路对所述主翻马电压迸行分压， 产生次働马电压； 通过伽马电压产生电路的输出端输出需要的働马电压。
进一步的， 所述次伽马电压即为源极驱动器需要的翻马电压， 所述前级 分压电路包括第一开关组， 所述后级分压电路包括第二开关组；
源极驱动器确定需要的 Gamma电压值， 根据开关组和 Gamma电压值的 对应关系，确定该需要的 Gamma电压值所对应的开关组，将所对应的开关组 闭合。
上述开关组和 Gamma 电压值的对应关系可存储在图 1 所示的 Source Driver IC的结构框图中的 Gamma查找表中。
可以理解的是， 开关组可以包括第一开关组， 第二开关组、 第一中间开 关组以及在需要增设某一级分压电路时所需要增设的开关等； 开关组和 Gamma电压值的对应关系指的是该伽马电压产生电路中， 每级分压电路（例 如前级分压电路）中单个开关或多个开关对应的 Gamma电压值的对应关系的 总称。
实际实施过程中， 可以根据实际需要的 Gamma电压和 Gamma电压产生 电路， 来确定开关组， 使得确定的开关组在闭合 （其它处于打开状态） 时， 输出所述实际需要的 Gamma电压。
下面以图 3中所示的 Gamma电压产生电路为例， 以 Vfn]表示产生的各 阶电压， 开关组和 Gamma电压值的对应关系举例如下：
V[ 1] ： VI
vr τ2 S2 s!7闭合；
V[3] : S2、 S3、 sl6闭合;
V[4] : S2、 S3、 s!5闭合;
V[5] : S2、 S3、 sl4闭合;
V[6] : S2、 S3、 s!3闭合;
Vm: S2、 S3、 sl2闭合;
> V[8]: S2、 S3、 sll闭合；
V[9]: S2、 S3、 slO闭合；
V[10]: 、 S3、 s9闭合；
V[l l]- S 、 S3、 s8 Ki合；
V[12]: S2、 S3、 s7闭合；
V[13j: S2、 S3、 s6闭合；
V[14]: S2、 S3、 s5闭合；
S2、 S3、 s4闭合；
S2、 S3、 s3闭合；
V[17]: S2、 S3、 s2闭合；
V[I8]: (：:：: V3 ) S3、 si z Ώ合；
V[19]: S3、 S4、 s2闭合；
V[20]: S3、 S4、 s3闭合；
V[21]: S3、 S4、 s4 plj合；
V[22]: S3、 S4、 i j口：
V[23]: S3、 S4、 s6闭合；
V[24]: S3-, S4、 s7 i¾j合；
V[25]: S3、 S4、 s8闭合；
V[26]: S3, S4、 s9闭合；
V[27]: S3、 S4、 slO闭合
V[28]: S3-, S4、 sl l闭合
V[29]: S3、 S4、 sl2闭合
V[30]: S3、 S4、 s!3闭合
V[31]: S3、 S4、 s!4闭合
S3、 S4、 s!5闭合
V[33]: S3、 S4、 sl6闭合
V[34]: (：:：: V4) S4、 si 7闭合；
V[35]: S4、 S5、 s!6闭合
V[36]: S4、 S5、 s!5闭合 V[37]: S4、 S5、 s!4闭合;
S4、 S5、 sl3闭合;
V[39]: S4、 S5、 s!2闭合;
V[40]: S4、 S5、 sl i闭合;
V[41]: S4、 S5、 slO闭合;
V[42]: S4、 S5、 s9闭合；
V[43]: S4、 S5、 s8闭合；
V[44]: S4、 S5、 S JJ 'n
V[45]: S4、 S5、 s6闭合；
S4、 S5、 s5闭合；
V[47]: S4、 S5、 s4闭合；
V[48]: S4、 S5、 s3闭合；
V[49]: S4、 S5、 s2闭合；
V[50]: (=V5 ) S5、 si闭合…
本发明实施例还提供一种液晶显示器， 所述液晶显示器可以包括上述实 施例一、 实施例二或实施例三中的记载的翻马电压产生电路。 除此上述伽马 电压产生电路之外， 本实施例四的所述液晶显示器的其他部件与现有液晶显 示器的构造相类似， 因此再次不再赘述。
本领域内的技术人员应明白， 本申请的实施例可提供为方法、 系统、 或 计算机程序产品。 因此， 本申请可采用完全硬件实施例、 完全软件实施例、 或结合软件和硬件方面的实施例的形式。 而且， 本申请可采用在一个或多个 其中包含有计算机可 ^程序代码的计算机可用存储介质 （包括但不限于磁盘 存储器、 CD- ROM、 光学存储器等） 上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、 装置（系统）、 和计算机程序产 品的流程图和 /或方框图来描述的。 应理解可由计算机程序指令实现流程图 和 I或方框图中的每一流程和 I或方框、 以及流程图和 I或方框图中的流程 和 I或方框的结合。可提供这些计算机程序指令到通 ^计算机、专用计算机、 嵌入式处理机或其他可编程数据处理装置的处理器以产生一个机器， 使得通 过计算机或其他可编程数据处理装置的处理器执行的指令产生用于实现在流 程图一个流程或多个流程和 /或方框图一个方框或多个方框中指定的功能的 装置
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理装 置以特定方式工作的计算机可读存储器中， 使得存储在该计算机可读存储器 中的指令产生包括指令装置的制造品， 该指令装置实现在流程图一个流程或 多个流程和 /或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理装置上， 使得在计算机或其他可编程装置上执行一系列操作步骤以产生计算机实现的 处理， 从而在计算机或其他可编程装置上执行的指令提供用于实现在流程图 一个流程或多个流程和 /或方框图一个方框或多个方框中指定的功能的步 骤。
尽管已描述了本申请的优选实施例， 但本领域内的技术人员一旦得知了 基本创造性概念， 则可对这些实施例做出另外的变更和修改。 所以， 所^权 利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然， 本领域的技术人员可以对本申请进行各种改动和变型而不脱离本 申请的精神和范围。 这样， 倘若本申请的这些修改和变型属于本申请权利要 求及其等同技术的范围之内， 则本申请也意图包含这些改动和变型在内。

Claims

1、 一种伽马电压产生电路， 其特征在于， 所述电路包括： 输出端、 第一 基准电压输入端、 第二基准电压输入端、 一个具有第一前级输出端和第二前 级输出端的前级分压电路以及一个具有第一后级输入端、 第二后级输入端和 后级输出端的后级分压电路； 其中：
所述第一基准电压输入端、 所述第二基准电压输入端分别连接于所述前 级分压电路； 所述前级分压电路连接于所述后级分压电路； 所述后级分压电 路连接于伽马电压产生电路的所述输出端；
所述前级分压电路的第一前级输出端与所述第一后级输入端相连， 所述 前级分压电路的第二前级输出端与所述第二后级输入端相连， 用于对从所述 第一基准电压输入端以及所述第二基准电压输入端输入的基准电压分别进行 分压， 产生主伽马电压；
所述后级分压电路的后级输出端与伽马电压产生电路的所述输出端相 连， ^于对所述主伽马电压进行分压， 产生次伽马电压。
2、 如权利要求 I所述的伽马电压产生电路， 其特征在于， 所述前级分压 电路包括： 第 0前级电阻〜第 N前级电阻共 Ν·Η个前级电阻、第 I前级开关〜 第 Ν前级开关共 Ν个前级开关和第一前级运算放大器〜第二前级运算放大器 共 2个前级运算放大器；
所述第 0前级电阻〜第 Ν前级电阻依次串接， 其中， 所述第 0前级电阻 的一端与第 1前级电阻连接相连， 所述第 0前级电阻的另一端与所述第一基 准电压输入端相连， 所述第 Ν前级电阻的一端与第 N-1前级电阻连接， 所述 第 Ν前级电阻的另一端与所述第二基准电压输入端相连；
第 η前级开关的一端与第 η- 1前级电阻和第 η前级电阻之间的公共节点 相连， 第 ϋ前级开关的另一端与所述第一前级运算放大器或所述第二前级运 算放大器的同相输入端相连，所述 11的取值范围为大于等于 1且小于等于 N+1 的正整数， Ν为大于 i的正整数。
3、如权利要求 2所述的伽马电压产生电路，其特征在于， 当 n为奇数时， 第 n前级开关的另一端与所述第一前级运算放大器的同相输入端相连， 当 n 为偶数时， 所述第 ri前级开关的另一端与所述第二前级运算放大器的同相输 所述第一前级运算放大器的反相输入端与所述第一前级运算放大器的输 出端均与所述第一前级输出端相连， 所述第二前级运算放大器的反相输入端 与所述第二前级运算放大器的输出端均与所述第二前级输出端相连。
4、 如权利要求〗〜 3任一所述的働马电压产生电路， 其特征在于， 所述后 级分压电路包括： 第 1后级电阻〜第 M后级电阻共 M个后级电阻、 第 1后级 开关〜第 M+1后级开关共 M+1个后级开关和第一后级运算放大器〜第 R后级 运算放大器共 R个后级运算放大器， 所述 R为大于等于 1的正整数；
所述第 1后级开关〜第 M后级电阻依次串接， 所述第 1后级电阻的一端 与第 2后级电阻连接， 所述第 1后级电阻的另一端与所述第一后级输入端相 连， 所述第 M后级电阻的一端与第 M i后级电阻连接， 所述第 M后级电阻 的另一端与所述第二后级输入端相连；
所述第 i后级开关的一端与所述第一后级输入端相连， 第 i后级开关的 另一端与所述 R个后级运算放大器中的任意一个后级运算放大器的同相输入 端相连； 所述第 M+1 后级开关的一端与所述第二后级输入端相连， 所述第 M+1后级开关的另一端与所述 R个后级运算放大器中的任意一个后级运算放 大器的同相输入端相连；第 m后级开关的一端与第 m- 1后级电阻和第 m后级 电阻之间的公共节点相连，第 m后级开关的另一端与所述 R个后级运算放大 器中的任意一个后级运算放大器的同相输入端相连， 所述 m的取值范围为大 于等于 1小于等于 M.H的正整数， M为大于 1的正整数；
所述 R个后级运算放大器中每一后级运算放大器的反相输入端和其输出 端均与所述后级输出端相连。
5、 如权利要求 4所述的伽马电压产生电路， 其特征在于， 所述 R为 2; 所述第 1后级开关的另一端与所述第一后级运算放大器的同相输入端相连； 当 M+1为奇数时， 所述第 Μ· 后级开关的另一端与所述第一后级运算放大 器的同相输入端相连， 当 M+i为偶数^, 所述第 Μ·Η后级开关的另一端与 所述第二后级运算放大器的同相输入端相连；
当 m为奇数^,第 m后级开关的另一端与所述第一后级运算放大器的同 相输入端相连， 当 m为偶数时， 所述第 m后级开关的另一端与所述第二后级 运算放大器的同相输入端相连。
6、 如权利要求 4所述的伽马电压产生电路， 其特征在于， 所述电路还包 括： 至少一个中间级分压电路， 其中所述中间级分压电路具有第一中间级输 入 /输出端和第二中间级输入 /输出端；
所述中间级分压电路的第一中间级输入端与上一级分压电路的第一输出 端相连、 第二中间级输入端与上一级分压电路的第二输出端相连， 第一中间 级输出端与下一级分压电路的第一输入端相连、 第二中间级输出端与下一级 分压电路的第二输入端相连， 用于对上一级分压电路输出的电压进行分压； 所述后级分压电路， 用于对其上一级分压电路输出的电压迸行分压， 产 生次翻马电压。
7、 如权利要求 6所述的伽马电压产生电路， 其特征在于， 所述中间级分 压电路包括： 第 i中间级电阻〜第 K中间级电阻共 K个中间级电阻、 第 i中 间级开关〜第 Κ·Η中间级开关共 Κ· 个中间级开关和第一中间级运算放大器〜 第二中间级运算放大器共 2个中间级运算放大器；
所述第 1 中间级电阻〜第 中间级电阻依次串接， 所述第 i中间级电阻 的一端与第 2中间级电阻连接， 所述第 1中间级电阻的另一端与所述第一中 间级输入端相连， 所述第 K中间级电阻的一端与第 K-1中间级电阻连接， 所 述第 K中间级电阻的另一端与所述第二中间级输入端相连；
第 I 中间级开关的一端与所述第一中间级输入端相连， 第 i中间级开关 的另一端与第一中间级运算放大器或所述第二中间级运算放大器的同相输入 端相连； 所述第 Κ·Η中间级开关的一端与所述第二中间级输入端相连， 所述 第 K+i中间级开关的另一端与第一中间级运算放大器或第二中间级运算放大 器的同相输入端相连，所述第 k中间级开关的一端与第 k- 1中间级电阻和第 k 中间级电阻之间的公共节点相连， 所述第 k中间级开关的另一端与所述第一 中间级运算放大器或所述第二中间级运算放大器的同相输入端相连， 所述 k 的取值范围为大于 i小于等于 K+1的正整数， K为大于 1的正整数；
所述第一中间运算放大器的反相输入端与所述第一中间运算放大器的输 出端均与所述第一中间级输出端相连， 所述第二中间级运算放大器的反相输 入端与所述第二中间级运算放大器的输出端均与所述第二中间级输出端相 连。
8、 如权利要求 7所述的伽马电压产生电路， 其特征在于， 所述第 1中间 级开关的另一端与所述第一中间级运算放大器的同相输入端相连， 在 K+1为 奇数时， 所述第 1 中间级开关的另一端与第一中间级运算放大器的同相输入 端相连， 在 K+1为偶数时， 所述第 1中间级开关的另一端与第二中间级运算 放大器的同相输入端相连； 在 k为奇数时， 第 k:中间级开关的另一端与第一 中间级运算放大器的同相输入端相连， 在 k为偶数时， 第 k中间级开关的另 一端与第二中间级运算放大器的同相输入端相连。
9、 如权利要求 1所述的伽马电压产生电路， 其特征在于， 所述后级分压 电路集成在源极驱动器集成电路的内部。
10、 如权利要求 4所述的伽马电压产生电路， 其特征在于， 在源极驱动 器集成电路为 6比特时， 所述 N的值为 8， 所述 M的值为 16; 在源极驱动器 集成电路为 8比特时， 所述 N的值为 16， 所述 M的值为 16。
11、 如权利要求 7~8任一所述的伽马电压产生电路， 其特征在于， 在源 极驱动器集成电路为 8比特时， 所述的伽马电压产生电路包含一个中间级分 压电路， 所述 N的值为 8， 所述 M的值为 4, 所述 K的值为 8。
12、 一种对权利要求 1所述的伽马电压产生电路的控制方法， 其特征在 于， 所述方法包括：
使用源极驱动器确定需要的翻马电压；
对从第一基准电压输入端以及第二基准电压输入端输入的基准电压分别 进行分压， 使前级分压电路产生主伽马电压；
通过后级分压电路对所述主翻马电压进行分压， 产生次翻马电压； 通过伽马电压产生电路的输出端输出需要的翻马电压。
13、一种液晶显示器，其特征在于，所述液晶显示器包括如权利要求 1- 11 所述的伽马电压产生电路。
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