WO2014199545A1 - 半導体集積回路およびそれを備えたデータインタフェースシステム - Google Patents

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溝端　教彦
平野　誠
鈴木　章宏
昌弘 武内
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    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • the present disclosure relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit that transmits and receives data to and from an external memory.
  • the voltage supplied to the internal circuit of the semiconductor integrated circuit is dynamically controlled.
  • Patent Document 1 discloses a configuration in a memory control device in which a memory access test is started with a wait of zero and a minimum voltage when the system is activated when the memory configuration or the operating frequency is changed.
  • the power supply voltage is raised and the memory access test is performed again.
  • the power supply voltage is determined with the voltage at that time as the lowest operable voltage. If memory access is difficult even when the power supply voltage reaches the maximum value, a wait is inserted in units of clocks and the memory access test is performed again. By repeatedly performing the memory access test in this manner, the number of waits inserted in memory access is minimized.
  • the power supply voltage used in the actual operation of memory access is determined to the minimum, the speed of memory access and the reduction in power consumption are achieved.
  • an object of the present disclosure is to provide a semiconductor integrated circuit that can normally transmit and receive data while dynamically controlling a power supply voltage.
  • a semiconductor integrated circuit that operates with a voltage supplied from a first power supply IC and transmits / receives data to / from an external memory uses a voltage supplied from a second power supply IC different from the first power supply IC.
  • An interface circuit that receives and operates, accesses the external memory, transmits and receives data to and from the external memory, and determines an AC timing between the external memory and the interface circuit based on an access result of the interface circuit.
  • the voltage supplied from the second power supply IC to the interface circuit can be controlled based on the AC timing between the external memory and the interface circuit when the semiconductor integrated circuit is started or during normal operation. . Therefore, in the data transmission / reception between the external memory and the interface circuit, the output voltage of the second power supply IC can be dynamically controlled so that the data latch timing is within the AC timing range. That is, in the semiconductor integrated circuit, data can be normally transmitted and received while dynamically controlling the power supply voltage.
  • the data interface system includes the semiconductor integrated circuit, the first power supply IC, the second power supply IC, and the external memory to which a voltage is supplied from the second power supply IC.
  • FIG. 1 is a configuration diagram of a data interface system including a semiconductor integrated circuit according to the first embodiment.
  • FIG. 2 is a flowchart relating to voltage control of the semiconductor integrated circuit of FIG.
  • FIG. 3 is a diagram illustrating the relationship among the delay value from the reference time, the power supply voltage, and the window in the determination circuit of FIG.
  • FIG. 4 is a configuration diagram of a data interface system including a semiconductor integrated circuit according to the second embodiment.
  • FIG. 5 is a configuration diagram of a data interface system including a semiconductor integrated circuit according to the third embodiment.
  • FIG. 6 is a configuration diagram of a data interface system including a semiconductor integrated circuit according to the fourth embodiment.
  • FIG. 1 is a configuration diagram of a data interface system including a semiconductor integrated circuit according to the first embodiment.
  • the data interface system 100 includes a semiconductor integrated circuit 101, an external memory 102, a first power supply IC 103, and a second power supply IC 112.
  • data is transmitted and received between the semiconductor integrated circuit 101 to which a voltage is supplied from the first power supply IC 103 and the external memory 102 to which a voltage is supplied from the second power supply IC 112.
  • the semiconductor integrated circuit 101 includes an IF circuit 105, a determination circuit 106, a voltage control circuit 108, a test circuit 110, a normal circuit 109, an arbitration circuit 104, and a built-in memory 107 as a table circuit.
  • the IF circuit 105 receives the voltage supplied from the second power supply IC 112 and operates. Specifically, the IF circuit 105 accesses the external memory 102 to read and write data.
  • the test circuit 110 instructs the IF circuit 105 to execute an access test to the external memory 102 in accordance with the output timing from the voltage control circuit 108. As a result, the IF circuit 105 executes an access test on the external memory 102.
  • the normal circuit 109 instructs the IF circuit 105 to perform normal access to the external memory 102 during actual operation of the data interface system 100.
  • the arbitration circuit 104 arbitrates between an access test instruction from the test circuit 110 and a normal access instruction from the normal circuit 109. For example, during an actual operation of the data interface system 100, when the voltage control circuit 108 gives an instruction to start an access test to the test circuit 110, the arbitration circuit 104 relays the instruction from the test circuit 110 to the IF circuit 105. .
  • the determination circuit 106 evaluates the AC timing between the external memory 102 and the IF circuit 105. Specifically, the determination circuit 106 determines the AC timing between the external memory 102 and the IF circuit 105 based on the access result of the IF circuit 105, that is, the result of the access test. Then, the determination circuit 106 generates control information for controlling the output voltage of the second power supply IC 112 based on the AC timing. For example, the determination circuit 106 compares the AC timing with a predetermined value stored in the built-in memory 107. If the AC timing is larger than the predetermined value, the determination circuit 106 may decrease the output voltage of the second power supply IC 112. Control information is generated. On the other hand, when the AC timing is smaller than a predetermined value, control information indicating that the output voltage of the second power supply IC 112 is increased is generated.
  • the determination circuit 106 can be constituted by a variable delay element, for example. Then, by searching the write timing and the read timing for the external memory 102, a range (window) in which the data from the external memory 102 matches the expected value may be determined. Note that the configuration of the determination circuit 106 is arbitrary.
  • the built-in memory 107 As predetermined values, for example, AC timing based on design information of the semiconductor integrated circuit 101 and control information indicating the value of the voltage to be output by the second power supply IC 112 are stored in association with each other. ing. Although details of the internal memory 107 will be described later, the internal memory 107 only needs to store information necessary for evaluating the AC timing.
  • the voltage control circuit 108 controls the output voltage of the second power supply IC 112 according to the control information generated by the determination circuit 106. Further, the voltage control circuit 108 instructs the test circuit 110 to start an access test. That is, the output from the voltage control circuit 108 serves as a trigger for the AC timing to be evaluated by the determination circuit 106.
  • circuits other than the IF circuit 105 operate with a voltage supplied from the first power supply IC 103.
  • a voltage is supplied from the first power supply IC 103 to the semiconductor integrated circuit 101 to operate each circuit in the semiconductor integrated circuit 101, and the design of the semiconductor integrated circuit 101 is performed from the voltage control circuit 108 to the second power supply IC 112. Power supply voltage information based on the information is input. As a result, a voltage is supplied from the second power supply IC 112 to the external memory 102 and the IF circuit 105, and the system is activated (S101).
  • the voltage control circuit 108 After starting the system, the voltage control circuit 108 issues a trigger for starting the AC timing evaluation to the test circuit 110.
  • the AC timing is detected by the determination circuit 106, and the write timing or read timing is determined.
  • the determination circuit 106 obtains information on the AC timing, such as the upper and lower limits of the window, the center value, and the delay value from the reference time.
  • the delay value from the reference time is, for example, a time defined by a delay time based on the AC timing search start time.
  • the data transmission / reception timing to the external memory 102 is set to be the center value of the window. Further, the window width is calculated from the upper limit value and the lower limit value of the window (S103).
  • the minimum window width necessary for performing stable data transmission / reception is compared with the window width obtained in S103, and it is determined whether or not the window width is excessive or insufficient (S104).
  • S104 the minimum window width necessary for data transmission / reception is stored in the built-in memory 107 in advance, and the information is compared with the AC timing obtained by the determination circuit 106.
  • the control information indicating that the voltage of the second power supply IC 112 is lowered is output from the determination circuit 106 to the voltage control circuit 108, and the voltage control circuit is accordingly displayed. 108 lowers the voltage of the second power supply IC 112 (S106).
  • the AC timing obtained by the determination circuit 106 is larger than the minimum required window width, stable data transmission / reception is possible, but in order to obtain the minimum required window width, the external memory 102 and the IF circuit Lower the power supply voltage to 105.
  • control information indicating that the voltage of the second power supply IC 112 is increased is output from the determination circuit 106 to the voltage control circuit 108.
  • the voltage control circuit 108 increases the voltage of the second power supply IC 112 (S107).
  • the voltage control circuit 108 causes the external memory 102 and the IF circuit 105 to be transmitted.
  • the window width can be increased by increasing the power supply voltage, and the window width necessary for stable data transmission / reception can be ensured.
  • the process returns to S102, and the AC timing is re-evaluated. That is, after changing a certain power supply voltage, a trigger is issued from the voltage control circuit 108 to the test circuit 110.
  • the excess or deficiency of the window width is resolved, the voltage output from the second power supply IC 112 is optimized, and the power consumption is reduced. Can be reduced.
  • the data interface system 100 transitions to the actual operation state (S108). That is, normal access by the IF circuit 105 is performed in accordance with an instruction from the normal circuit 109.
  • the load and temperature of the semiconductor integrated circuit 101 vary (S109). Due to this variation, there is a possibility that the window width of the AC timing is deviated from the reference value. Therefore, a trigger is issued again from the voltage control circuit 108 to the test circuit 110, and the AC timing is re-evaluated (S110).
  • the center value and the window width are calculated from the AC timing during the actual operation of the data interface system 100 by re-evaluating the AC timing by the determination circuit 106 (S111). Further, the determination circuit 106 determines whether or not the window width is excessive or insufficient (S112).
  • the control information indicating that the voltage of the second power supply IC 112 is lowered is output from the determination circuit 106 to the voltage control circuit 108, and the voltage control circuit is accordingly displayed. 108 lowers the voltage of the second power supply IC 112 (S114).
  • control information indicating that the voltage of the second power supply IC 112 is increased is output from the determination circuit 106 to the voltage control circuit 108.
  • the voltage control circuit 108 increases the voltage of the second power supply IC 112 (S115).
  • the amount of change in the output voltage of the second power supply IC 112 by performing the AC timing evaluation once.
  • the amount of change in the output voltage of the second power supply IC 112 is limited so that the window center value before the voltage change, that is, the data transmission / reception timing is within the window width after the voltage change.
  • the output voltage of the second power supply IC 112 is decreased so that the center value before the voltage change is within the window width after the voltage change ( S114).
  • the output voltage of the second power supply IC 112 is increased so that the center value before the voltage change is within the range of the window width after the voltage change ( S115).
  • the voltage change amount of the second power supply IC 112 is set to be different between the system startup and the actual operation.
  • the process returns to S110, and the above processing is repeated until the AC timing window width is eliminated. Accordingly, the output voltage of the second power supply IC 112 can be dynamically optimized, so that the power consumption of the semiconductor integrated circuit 101 can be reduced. Even if the second power supply IC 112 is dynamically controlled, the data interface system 100 can transmit and receive data normally.
  • the data interface system 100 enters a steady operation state (S116).
  • Changes in the data transmission / reception load and the temperature of the semiconductor integrated circuit 101 between the external memory 102 and the IF circuit 105 may affect the window width of the AC timing.
  • the window width of the AC timing decreases due to power integrity and signal integrity, so that stable data transmission / reception with the external memory 102 becomes difficult.
  • the temperature of the semiconductor integrated circuit 101 rises, the drive capability of the IF circuit 105 decreases, and the window width of the AC timing tends to decrease.
  • the voltage control circuit 108 sends the A trigger is issued to perform an AC timing reevaluation.
  • the arbitration circuit 104 preferentially executes the access test by the test circuit 110, whereby the AC timing is re-evaluated by the determination circuit 106 (S110). ).
  • the window width of the AC timing is optimized. Therefore, the window width is maintained at a size necessary for data transmission / reception, and the output voltage of the second power supply IC 112 is kept to a minimum level even in a steady operation state, so that data transmission / reception is stabilized and low consumption is achieved. Electricity becomes possible.
  • the output voltage of one power source (a power source corresponding to the first power IC 103) is controlled according to the internal load state of the semiconductor integrated circuit 101.
  • the power supply voltage to the IF circuit 105 and the semiconductor integrated circuit 101 is dynamically controlled using the first and second power supply ICs 103 and 112. Since the internal load level of the semiconductor integrated circuit 101 and the load level of data transmission / reception of the external memory 102 and the IF circuit 105 often do not coincide with each other, in this embodiment, these circuits are separated from independent power supply ICs. An optimum voltage can be supplied.
  • the center value before changing the output voltage of the second power supply IC 112 must be within the range of the window width after the voltage change.
  • FIG. 3 is a diagram showing the relationship between the delay value from the reference time, the window upper limit value, the lower limit value, the center value, the window width, and the output voltage of the second power supply IC 112 in the determination circuit 106 of FIG. .
  • the data transmission / reception load between the semiconductor integrated circuit 101 and the external memory 102 and the AC timing window width due to temperature fluctuations of the semiconductor integrated circuit 101 are eliminated, and the second power supply IC 112 After the output voltage converges, a relationship is obtained in which the AC timing window width is constant without depending on the output voltage.
  • the amount of change in the output voltage may be fixed instead of being variable.
  • the built-in memory 107 stores a window width value necessary for maintaining stable data transmission / reception between the semiconductor integrated circuit 101 and the external memory 102.
  • the window width value is called by the determination circuit 106 every time AC timing is evaluated, and becomes a reference for comparison.
  • the determination circuit 106 identifies an address in the built-in memory 107 that stores the window width corresponding to the window width obtained by the evaluation of the AC timing at the time of starting the system, and acquires an output voltage value corresponding to the address. To do.
  • the determination circuit 106 calculates the difference between the output voltage value corresponding to the required window width and the current output voltage value, and outputs this difference value to the voltage control circuit 108 as control information.
  • the voltage control circuit 108 changes the output voltage of the second power supply IC 112 according to the control information.
  • the center of the window before changing the output voltage of the second power supply IC 112 in order to maintain normal data transmission / reception in the normal access between the external memory 102 and the IF circuit 105.
  • the built-in memory 107 stores in advance a relationship between the output voltage of the second power supply IC 112 and the amount of change in the output voltage based on the delay value from the reference time, as shown in FIG.
  • the change amount of the stored output voltage is set so that the center value of the data transmission / reception timing before changing the output voltage is within the range of the AC timing window after changing the output voltage.
  • the determination circuit 106 Based on the delay value from the reference time obtained by the AC timing evaluation, the determination circuit 106 identifies an address in which the delay value from the corresponding reference time in the built-in memory 107 is stored, and uses the delay value as the delay value. Get the corresponding output voltage change amount.
  • the determination circuit 106 outputs the acquired change amount to the voltage control circuit 108 as control information.
  • the voltage control circuit 108 changes the output voltage of the second power supply IC 112 according to the control information from the determination circuit 106.
  • the data stored in advance in the built-in memory 107 is not limited to data prepared in the process of manufacturing the semiconductor integrated circuit 101 based on the design information of the semiconductor integrated circuit 101.
  • a system start-up or actual operation test may be performed, and an actual measurement value corresponding to each semiconductor integrated circuit 101 may be stored in the built-in memory 107 as data.
  • the data in the built-in memory 107 may be set by trimming the pre-shipment inspection of the semiconductor integrated circuit 101 or by calibration at system startup.
  • the determination circuit 106 reads the actual measurement data stored in the built-in memory 107, when the system is activated, the address where the window width information is stored is specified, and the corresponding output voltage value is acquired. Further, in actual operation, an address where the reference time is stored may be specified and a corresponding output voltage value may be acquired.
  • the AC timing is evaluated at each voltage value while changing the output voltage of the second power supply IC 112
  • the delay value from the reference time, Data on the upper limit value, lower limit value, center value, and window width of the window may be acquired, and these data may be stored in the built-in memory 107 as a table.
  • the voltage supplied to the IF circuit 105 and the external memory 102 can be dynamically controlled based on the AC timing between the external memory 102 and the IF circuit 105. Therefore, the power consumption of the semiconductor integrated circuit 101 can be reduced while maintaining stable data transmission / reception between the external memory 102 and the IF circuit 105.
  • the voltage is dynamically controlled based on the AC timing, it is possible to adjust the timing of data transmission / reception in units of clocks or less.
  • the AC timing is evaluated when there is a load or temperature change. For example, a timer is provided, and the AC timing is evaluated every time a certain time elapses. You may make it do.
  • FIG. 4 is a configuration diagram of a data interface system including a semiconductor integrated circuit according to the second embodiment. In the present embodiment, differences from the first embodiment will be mainly described.
  • the temperature detector 111 monitors the temperature of the IF circuit 105, and outputs to the voltage control circuit 108 that the temperature of the IF circuit 105 has changed by a predetermined value or more based on the monitoring result of the temperature monitor circuit 113. And a temperature determination circuit 114.
  • the temperature monitor circuit 113 monitors the temperature of the IF circuit 105 and outputs the temperature to the temperature determination circuit 114.
  • the temperature determination circuit 114 stores the output of the temperature monitor circuit 113. For example, immediately after the actual operation, the temperature of the IF circuit 105 after system startup is stored.
  • the temperature of the IF circuit 105 is output from the temperature monitor circuit 113 to the temperature determination circuit 114.
  • the temperature determination circuit 114 notifies the voltage control circuit 108 of the change. Note that the temperature determination circuit 114 may notify when the temperature of the IF circuit 105 is a predetermined value.
  • the voltage control circuit 108 issues a trigger to the test circuit 110 based on the output timing from the temperature determination circuit 114. That is, the voltage control circuit 108 instructs the test circuit 110 to start an access test.
  • the AC timing is evaluated by the determination circuit 106, and the output voltage of the second power supply IC 112 is dynamically controlled. Therefore, even if the temperature of the semiconductor integrated circuit 101 changes, the window width is kept constant, so that stable data transmission / reception can be maintained.
  • the temperature monitor circuit 113 monitors the temperature periodically or constantly, and the temperature determination circuit 114 detects that the temperature changes by a predetermined value or more. Alternatively, when the temperature is a predetermined value, the voltage control circuit 108 is notified. That is, the temperature detection unit 111 performs processing related to S109 and S117 shown in FIG.
  • the present embodiment even when the data transmission / reception load between the external memory 102 and the IF circuit 105 is constant, when the temperature change of the semiconductor integrated circuit 101 occurs, the AC timing is re-evaluated, and the second The output voltage of the power supply IC 112 can be readjusted. Therefore, even if the temperature changes, the window width can be kept constant, and stable data transmission / reception between the external memory 102 and the IF circuit 105 can be ensured.
  • FIG. 5 is a configuration diagram of a data interface system including a semiconductor integrated circuit according to the third embodiment. In the present embodiment, differences from the first embodiment will be mainly described.
  • the semiconductor integrated circuit 101 in FIG. 5 includes a process detection unit 115 in addition to the configuration of the semiconductor integrated circuit 101 in FIG.
  • the process detection unit 115 should output the process monitor circuit 116 that monitors individual manufacturing variations of the IF circuit 105 mounted on the semiconductor integrated circuit 101 and the second power supply IC 112 based on the monitoring result of the process monitor circuit 116. And a process determination circuit 117 for outputting voltage data.
  • the process monitor circuit 116 monitors a physical quantity indicating the current capability of the transistor in the IF circuit 105. Further, the process determination circuit 117 determines whether or not the manufacturing variation of the IF circuit 105 is located within a predetermined standard based on the physical quantity.
  • the process determination circuit 117 compares the monitoring result of the process monitor circuit 116 with the physical quantity that is a reference that is trimmed in the inspection before the shipment of the semiconductor integrated circuit 101, so that the physical quantity of the individual IF circuit 105 is determined. The deviation from the center value of the standard range can be determined.
  • the process monitor circuit 116 monitors the manufacturing variation of the IF circuit 105 and outputs the monitoring result to the process determination circuit 117.
  • the process determination circuit 117 receives the output of the process monitor circuit 116 and determines the deviation of the above-described physical quantity from the center value in a predetermined standard range. Then, the process determination circuit 117 converts the deviation amount into a voltage value, and outputs the converted voltage value to the voltage control circuit 108.
  • the voltage control circuit 108 reflects the voltage value from the process determination circuit 117 on the output voltage of the second power supply IC 112.
  • the semiconductor integrated circuit 101 Since the power supply voltage value at the time of starting the system varies depending on the manufacturing variation of each semiconductor integrated circuit 101, the semiconductor integrated circuit 101 is started with an appropriate voltage by taking into account the output of the process detection unit 115. be able to. Then, the flow after S102 shown in FIG. 3 is performed.
  • the voltage control circuit 108 controls the output voltage of the second power supply IC 112 based on the change amount of the voltage based on the evaluation of the AC timing and the information obtained by converting the deviation amount from the process detection unit 115 into the voltage. As a result, the excess or deficiency of the window width is solved. The same applies after the transition to the actual operation state.
  • the power supply voltage for each manufacturing variation of the semiconductor integrated circuit 101 it is not necessary to store the power supply voltage for each manufacturing variation of the semiconductor integrated circuit 101, the data related to the window width, the delay value from the reference time, and the like in the built-in memory 107.
  • the capacity of the built-in memory 107 can be small.
  • a suitable voltage change amount can be calculated for each individual having manufacturing variations using the data in the built-in memory 107.
  • the monitor result of the process monitor circuit 116 is compared with the center value in the range of a predetermined standard, and when the current capability of the transistor in the IF circuit 105 is high, it is determined by trimming in the pre-shipment inspection. Information for reducing a certain amount of voltage is output to the voltage control circuit 108.
  • FIG. 6 is a configuration diagram of a data interface system including a semiconductor integrated circuit according to the fourth embodiment. In the present embodiment, differences from the first embodiment will be mainly described.
  • the voltage monitor circuit 118 monitors the voltage supplied from the second power supply IC 112 to the IF circuit 105 and informs the voltage control circuit 108 that this voltage has changed by a predetermined value or more, or that this voltage is a predetermined value. Output.
  • the voltage monitor circuit 118 monitors the voltage supplied to the IF circuit 105 and stores the voltage value.
  • the voltage supplied to the IF circuit 105 fluctuates. Therefore, when this voltage changes by a predetermined value or when this voltage is a predetermined value, The voltage monitor circuit 118 notifies the voltage control circuit 108 for evaluating the AC timing.
  • the voltage control circuit 108 outputs a trigger to the test circuit 110 in accordance with the output timing of the voltage monitor circuit 118. Thereby, AC timing is evaluated.
  • the fluctuation of the output voltage of the second power supply IC 112 can be regarded as the fluctuation of the load shown in S109 and S117 of FIG.
  • the present embodiment by monitoring the voltage supplied to the IF circuit 105, it is possible to detect fluctuations in the data transmission / reception load between the external memory 102 and the IF circuit 105, re-evaluation of AC timing, and The output voltage of the second power supply IC 112 can be readjusted. Therefore, it is possible to ensure the stability of data transmission / reception between the external memory 102 and the IF circuit 105 while maintaining the window width of the AC timing constant.
  • the data transmission / reception load between the external memory 102 and the IF circuit 105 is set as a trigger requirement for performing the reevaluation of the AC timing, but waiting for issuing an instruction to the arbitration circuit 104 (queue)
  • the load of the IF circuit 105 may be determined by monitoring data patterns such as the data toggle rate of the IF circuit 105 and the data simultaneous change rate, and the result may be used as a trigger requirement. Further, the load of the IF circuit 105 may be monitored by a user program of the semiconductor integrated circuit 101, and the result may be used as a trigger requirement.
  • a control circuit based on the AC timing may be generated by providing a memory in the determination circuit 106.
  • the built-in memory 107 may be omitted.
  • the semiconductor integrated circuit according to the present disclosure is useful for reducing power consumption of various systems that perform data communication because it can perform stable voltage transmission and reception while dynamically controlling voltage.

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Abstract

　第１の電源ＩＣ（１０３）から供給される電圧で動作し、外部メモリとデータの送受信を行う半導体集積回路（１０１）は、第２の電源ＩＣ（１１２）から供給される電圧を受けて動作し、外部メモリにアクセスして、外部メモリとデータの送受信を行うインタフェース回路（１０５）と、インタフェース回路のアクセス結果に基づいて、外部メモリとインタフェース回路とのＡＣタイミングを判定し、当該ＡＣタイミングに基づいて第２の電源ＩＣの出力電圧を制御する制御情報を生成する判定回路（１０６）と、制御情報に従って、第２の電源ＩＣの出力電圧を制御する電圧制御回路（１０８）とを備えている。

Description

半導体集積回路およびそれを備えたデータインタフェースシステム
　本開示は、半導体集積回路に関し、特に外部メモリとデータの送受信を行う半導体集積回路に関する。
　近年、半導体集積回路の高性能化や高速化に伴い、半導体集積回路の消費電力が増大する傾向にある一方、低消費電力化の要求が高まっている。
　半導体集積回路の消費電力を低減する手法として、一般に、半導体集積回路の内部回路に供給される電圧を動的に制御することが挙げられる。
　ところが、内部回路であり、外部メモリとのデータの送受信を行うＩＦ（Interface）回路に供給される電源電圧が動的に変更されると、外部メモリとＩＦ回路とのＡＣ（Alternate Current）タイミングが崩れてしまい、メモリアクセスができなくなるおそれがある。
　特許文献１には、メモリ制御装置において、メモリの構成や動作周波数が変更された場合、システム起動時に、ウェイトゼロで、且つ最低電圧の状態でメモリアクセステストを開始する構成が開示されている。
　この構成では、メモリアクセステストによってメモリアクセスが不可であれば電源電圧を上げて、再度メモリアクセステストが実施される。そして、メモリアクセスが可能となれば、そのときの電圧を動作可能な最低電圧として電源電圧を決定する。また、電源電圧が最大値となってもメモリアクセスが困難な場合には、クロック単位でウェイトを挿入し、再度メモリアクセステストを実施する。このようにメモリアクセステストを繰り返し実施することで、メモリアクセスにおいて挿入されるウェイトが必要最小限となる。また、メモリアクセスの実動作時に使用される電源電圧が最小限に決定されるため、メモリアクセスの高速化と低消費電力化とが図られている。
特許第４４６５５３９号明細書
　通常のデータ送受信が行われている状態では、ＩＦ回路に供給される電源電圧が動的に制御されると、電源電圧の変更に伴ってＩＦ回路のウェイトが変化するため、外部メモリに対するデータのライト及びリード時のＡＣタイミングが時間方向にシフトしたり伸縮したりする。これにより、従来の構成では、ＩＦ回路内において、データのラッチタイミングがＡＣタイミングから外れてしまい、外部メモリとのインタフェースを確立できなくなるため、データ送受信が正常にできなくなってしまうおそれがある。
　かかる点に鑑みて、本開示は、電源電圧を動的に制御しながらも、データの送受信を正常に行うことができる半導体集積回路を提供することを課題とする。
　上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、第１の電源ＩＣから供給される電圧で動作し、外部メモリとデータの送受信を行う半導体集積回路は、前記第１の電源ＩＣとは別の第２の電源ＩＣから供給される電圧を受けて動作し、前記外部メモリにアクセスして、前記外部メモリとデータの送受信を行うインタフェース回路と、前記インタフェース回路のアクセス結果に基づいて、前記外部メモリと前記インタフェース回路とのＡＣタイミングを判定し、当該ＡＣタイミングに基づいて前記第２の電源ＩＣの出力電圧を制御する制御情報を生成する判定回路と、前記制御情報に従って、前記第２の電源ＩＣの出力電圧を制御する電圧制御回路とを備えている。
　これによると、例えば、半導体集積回路の起動時や通常動作時において、外部メモリとインタフェース回路とのＡＣタイミングに基づいて、第２の電源ＩＣからインタフェース回路に供給される電圧を制御することができる。したがって、外部メモリとインタフェース回路とのデータの送受信において、データのラッチタイミングがＡＣタイミングの範囲内となるように、第２の電源ＩＣの出力電圧を動的に制御することができる。すなわち、半導体集積回路において、電源電圧を動的に制御しつつ、正常にデータの送受信が可能となる。
　また、データインタフェースシステムは、上記半導体集積回路と、前記第１の電源ＩＣと、前記第２の電源ＩＣと、前記第２の電源ＩＣから電圧が供給される前記外部メモリとを備えている。
　これによると、低消費電力化および安定したデータの送受信が可能なデータインタフェースシステムを提供することができる。
　本開示によると、電源電圧を動的に制御しながらも、データの送受信を正常に行うことができる半導体集積回路を提供することができる。
図１は、第１の実施形態に係る半導体集積回路を備えたデータインタフェースシステムの構成図である。 図２は、図１の半導体集積回路の電圧制御に係るフローチャートである。 図３は、図１の判定回路における、基準時間からの遅延値と電源電圧とウィンドウとの関係を示す図である。 図４は、第２の実施形態に係る半導体集積回路を備えたデータインタフェースシステムの構成図である。 図５は、第３の実施形態に係る半導体集積回路を備えたデータインタフェースシステムの構成図である。 図６は、第４の実施形態に係る半導体集積回路を備えたデータインタフェースシステムの構成図である。
　＜第１の実施形態＞
　図１は、第１の実施形態に係る半導体集積回路を備えたデータインタフェースシステムの構成図である。
　データインタフェースシステム１００は、半導体集積回路１０１と、外部メモリ１０２と、第１の電源ＩＣ１０３と、第２の電源ＩＣ１１２とを有する。データインタフェースシステム１００において、第１の電源ＩＣ１０３から電圧が供給される半導体集積回路１０１と、第２の電源ＩＣ１１２から電圧が供給される外部メモリ１０２との間でデータの送受信が行われる。
　半導体集積回路１０１は、ＩＦ回路１０５と、判定回路１０６と、電圧制御回路１０８と、テスト回路１１０と、ノーマル回路１０９と、調停回路１０４と、テーブル回路としての内蔵メモリ１０７とを有する。
　ＩＦ回路１０５は、第２の電源ＩＣ１１２から供給される電圧を受けて動作する。具体的に、ＩＦ回路１０５は、外部メモリ１０２にアクセスし、データの読み出しや書き込みを行う。
　テスト回路１１０は、電圧制御回路１０８からの出力タイミングに従って、ＩＦ回路１０５に対して外部メモリ１０２へのアクセステストを実行するように指示する。これにより、ＩＦ回路１０５は、外部メモリ１０２に対してアクセステストを実行する。
　ノーマル回路１０９は、データインタフェースシステム１００の実動作中に、ＩＦ回路１０５に対して外部メモリ１０２への通常アクセスを実行するように指示する。
　調停回路１０４は、テスト回路１１０によるアクセステストの指示とノーマル回路１０９による通常アクセスの指示とを調停する。例えば、データインタフェースシステム１００の実動作中において、電圧制御回路１０８からテスト回路１１０にアクセステストの開始の指示があった場合、調停回路１０４は、テスト回路１１０からの指示をＩＦ回路１０５に中継する。
　判定回路１０６は、外部メモリ１０２とＩＦ回路１０５とのＡＣタイミングを評価するものである。具体的に、判定回路１０６は、ＩＦ回路１０５のアクセス結果、すなわち、アクセステストの結果に基づいて、外部メモリ１０２とＩＦ回路１０５とのＡＣタイミングを判定する。そして、判定回路１０６は、ＡＣタイミングに基づいて第２の電源ＩＣ１１２の出力電圧を制御するための制御情報を生成する。例えば、判定回路１０６は、ＡＣタイミングと、内蔵メモリ１０７に格納されている所定値とを比較し、ＡＣタイミングが所定値よりも大きい場合には、第２の電源ＩＣ１１２の出力電圧を下げることを示す制御情報を生成する。一方、ＡＣタイミングが所定値よりも小さい場合には、第２の電源ＩＣ１１２の出力電圧を上げることを示す制御情報を生成する。
　判定回路１０６は、例えば可変遅延素子で構成することができる。そして、外部メモリ１０２に対する、ライトタイミングおよびリードタイミングをサーチすることで、外部メモリ１０２からのデータが期待値と一致する範囲（ウィンドウ）を判定するようにすればよい。なお、判定回路１０６の構成は任意である。
　内蔵メモリ１０７には、所定値として、例えば、半導体集積回路１０１の設計情報に基づいたＡＣタイミングと、第２の電源ＩＣ１１２が出力すべき電圧の値を示す制御情報とが対応づけられて格納されている。なお、内蔵メモリ１０７の詳細については後述するが、内蔵メモリ１０７には、ＡＣタイミングを評価するために必要な情報が格納されていればよい。
　電圧制御回路１０８は、判定回路１０６で生成された制御情報に従って、第２の電源ＩＣ１１２の出力電圧を制御する。また、電圧制御回路１０８は、テスト回路１１０に対して、アクセステストの開始を指示する。つまり、電圧制御回路１０８からの出力が、判定回路１０６によってＡＣタイミングが評価されるためのトリガとなる。
　以上のように構成された半導体集積回路１０１において、ＩＦ回路１０５以外の回路は、第１の電源ＩＣ１０３から供給される電圧で動作する。
　次に、本実施形態に係るデータインタフェースシステム１００の動作および電圧制御について、図２を参照しながら説明する。
　まず、第１の電源ＩＣ１０３から半導体集積回路１０１に電圧が供給されて半導体集積回路１０１内の各回路が動作し、電圧制御回路１０８から第２の電源ＩＣ１１２に対して、半導体集積回路１０１の設計情報に基づく電源電圧情報が入力される。これにより、第２の電源ＩＣ１１２から外部メモリ１０２およびＩＦ回路１０５に電圧が供給されて、システムが起動される（Ｓ１０１）。
　システムの起動後、電圧制御回路１０８からテスト回路１１０に対して、ＡＣタイミングの評価を開始するためのトリガが発行される。これにより、判定回路１０６によって、ＡＣタイミングが検出され、ライトタイミングあるいはリードタイミングが確定される。
　具体的に、判定回路１０６によって、ＡＣタイミングについて、そのウィンドウの上限値や下限値、センター値、及び基準時間からの遅延値などの情報が得られる。ここで、基準時間からの遅延値とは、例えば、ＡＣタイミングのサーチ開始時間を基準とした遅延時間などで規定される時間である。
　そして、上記により得られたＡＣタイミングから、外部メモリ１０２に対するデータの送受信タイミングが、ウィンドウのセンター値となるように設定される。さらに、ウィンドウの上限値および下限値からウィンドウ幅が算出される(Ｓ１０３)。
　そして、安定したデータの送受信を行うために最低限必要なウィンドウ幅と、Ｓ１０３で得られたウィンドウ幅とが比較されて、ウィンドウ幅の過不足があるか否かが判定される（Ｓ１０４）。外部メモリ１０２とＩＦ回路１０５との間で安定したデータの送受信を行うためには、一定のＡＣタイミングが必要である。そのため、データの送受信に最低限必要なウィンドウ幅を予め内蔵メモリ１０７に格納しておき、その情報と判定回路１０６にて得られたＡＣタイミングとが比較される。
　ウィンドウ幅に過不足がある場合（Ｓ１０４の有り肢）、ウィンドウ幅が不足しているのか過剰であるかが判定される（Ｓ１０５）。
　ウィンドウ幅が過剰である場合（Ｓ１０５の過剰肢）、判定回路１０６から電圧制御回路１０８に対して、第２の電源ＩＣ１１２の電圧を下げることを示す制御情報が出力され、これに従って、電圧制御回路１０８は、第２の電源ＩＣ１１２の電圧を下げる（Ｓ１０６）。判定回路１０６にて得られたＡＣタイミングが最低限必要なウィンドウ幅よりも大きい場合、安定したデータの送受信は可能であるが、最低限必要なウィンドウ幅とするために、外部メモリ１０２およびＩＦ回路１０５への電源電圧を下げる。
　一方、ウィンドウ幅が不足している場合（Ｓ１０５の不足肢）、判定回路１０６から電圧制御回路１０８に対して、第２の電源ＩＣ１１２の電圧を上げることを示す制御情報が出力され、これに従って、電圧制御回路１０８は、第２の電源ＩＣ１１２の電圧を上げる（Ｓ１０７）。判定回路１０６にて得られたＡＣタイミングが最低限必要なウィンドウ幅よりも小さい場合、外部メモリ１０２との安定したデータの送受信が出来ないため、電圧制御回路１０８により、外部メモリ１０２およびＩＦ回路１０５への電源電圧を上げることでウィンドウ幅を増加させることができ、安定したデータの送受信に必要なウィンドウ幅を確保することができる。
　Ｓ１０６あるいはＳ１０７の後、Ｓ１０２に戻り、ＡＣタイミングの再評価が実施される。つまり、一定の電源電圧を変更した後、電圧制御回路１０８からテスト回路１１０に対してトリガが発行される。
　ウィンドウ幅が最低限必要なサイズとなるまで、以上の処理が繰り返されるため、ウィンドウ幅の過不足が解消されるとともに、第２の電源ＩＣ１１２から出力される電圧の最適化がなされ、消費電力を低減することができる。
　ウィンドウ幅に過不足がない場合（Ｓ１０４の無し肢）、データインタフェースシステム１００が実動作状態に遷移する（Ｓ１０８）。つまり、ノーマル回路１０９からの指示により、ＩＦ回路１０５による通常アクセスが行われる。
　データインタフェースシステム１００の実動作中において、半導体集積回路１０１の、例えば負荷や温度が変動する（Ｓ１０９）。この変動により、ＡＣタイミングのウィンドウ幅が基準値からずれるおそれがある。そのため、電圧制御回路１０８からテスト回路１１０にトリガが再度発行され、ＡＣタイミングの再評価が実施される（Ｓ１１０）。
　判定回路１０６によるＡＣタイミングの再評価により、データインタフェースシステム１００の実動作中におけるＡＣタイミングから、センター値およびウィンドウ幅が算出される(Ｓ１１１)。また、判定回路１０６によって、ウィンドウ幅の過不足があるかどうかが判定される（Ｓ１１２）。
　ウィンドウ幅に過不足がある場合（Ｓ１１２の有り肢）、ウィンドウ幅が不足しているのか過剰であるかが判定される（Ｓ１１３）。
　ウィンドウ幅が過剰である場合（Ｓ１１３の過剰肢）、判定回路１０６から電圧制御回路１０８に対して、第２の電源ＩＣ１１２の電圧を下げることを示す制御情報が出力され、これに従って、電圧制御回路１０８は、第２の電源ＩＣ１１２の電圧を下げる（Ｓ１１４）。
　一方、ウィンドウ幅が不足している場合（Ｓ１１３の不足肢）、判定回路１０６から電圧制御回路１０８に対して、第２の電源ＩＣ１１２の電圧を上げることを示す制御情報が出力され、これに従って、電圧制御回路１０８は、第２の電源ＩＣ１１２の電圧を上げる（Ｓ１１５）。
　ここで、Ｓ１１４およびＳ１１５においては、データインタフェースシステム１００が実動作中であるため、ＩＦ回路１０５は、ノーマル回路１０９からの指示によって、通常アクセスを行っている。そのため、Ｓ１１４およびＳ１１５では、この通常アクセスを正常に行いつつ、第２の電源ＩＣ１１２の出力電圧を制御する必要がある。したがって、実動作中における第２の電源ＩＣ１１２の出力電圧の制御は、システムの起動時における第２の電源ＩＣ１１２の出力電圧の制御とは異なる方法となる。
　具体的に、ＡＣタイミングの評価を１回実施することによる、第２の電源ＩＣ１１２の出力電圧の変更量に制限が設けられる。例えば、第２の電源ＩＣ１１２の出力電圧の変更量は、電圧変更前におけるウィンドウのセンター値、即ちデータの送受信タイミングが、電圧変更後のウィンドウ幅の範囲内となるように制限される。
　したがって、ウィンドウ幅が過剰である場合（Ｓ１１３の過剰肢）、電圧変更前のセンター値が、電圧変更後のウィンドウ幅の範囲内となるように第２の電源ＩＣ１１２の出力電圧が減少される(Ｓ１１４)。
　一方、ウィンドウ幅が不足である場合（Ｓ１１３の不足肢）、電圧変更前のセンター値が、電圧変更後のウィンドウ幅の範囲内となるように第２の電源ＩＣ１１２の出力電圧が増加される（Ｓ１１５）。
　このように、システム起動時と実動作時とにおける、第２の電源ＩＣ１１２の電圧変更量は異なるように設定される。
　Ｓ１１４あるいはＳ１１５の後、Ｓ１１０に戻り、ＡＣタイミングのウィンドウ幅の過不足が解消されるまで、上記の処理が繰り返される。これにより、第２の電源ＩＣ１１２の出力電圧を動的に最適化することができるため、半導体集積回路１０１の低消費電力化が可能となる。また、第２の電源ＩＣ１１２の動的な制御を行っても、データインタフェースシステム１００において、データを正常に送受信することができる。
　ウィンドウ幅の過不足が解消されると、データインタフェースシステム１００は定常動作状態となる（Ｓ１１６）。
　以下、定常動作状態において、例えば、データ送受信負荷や、半導体集積回路１０１の温度（ＩＦ回路１０５の温度）などの変動が発生する場合（Ｓ１１７）について説明する。
　外部メモリ１０２とＩＦ回路１０５との間でデータ送受信負荷や、半導体集積回路１０１の温度などの変動は、ＡＣタイミングのウィンドウ幅に影響を及ぼすおそれがある。
　具体的に、外部メモリ１０２とのデータ送受信頻度が増加すると、パワーインティグリティーや、シグナルインティグリティーにより、ＡＣタイミングのウィンドウ幅は減少するため、外部メモリ１０２との安定したデータ送受信が難しくなる。また、半導体集積回路１０１の温度が上昇すると、ＩＦ回路１０５のドライブ能力が減少するため、ＡＣタイミングのウィンドウ幅は減少傾向になる。
　このように、外部メモリ１０２とのデータ送受信頻度の変化や、半導体集積回路１０１の温度の変化があり、例えば、その変化が閾値を超えた場合には、電圧制御回路１０８からテスト回路１１０に対しＡＣタイミングの再評価を行うためにトリガが発行されるようにする。
　これにより、ノーマル回路１０９の通常アクセスによるデータ送受信中に、調停回路１０４が、テスト回路１１０によるアクセステストを優先して実行させることで、判定回路１０６によるＡＣタイミングの再評価が実施される（Ｓ１１０）。
　そして、上述したＳ１１１以降の処理が、ＡＣタイミングのウィンドウ幅が最適となるまで繰り返される。したがって、ウィンドウ幅はデータ送受信に必要なサイズに維持されるとともに、第２の電源ＩＣ１１２の出力電圧は定常動作状態においても、必要最低限に保たれるため、データ送受信の安定化、および低消費電力化が可能となる。
　ここで、従来では、半導体集積回路１０１の内部の負荷状態に応じて、１つの電源（第１の電源ＩＣ１０３に相当する電源）の出力電圧を制御するようにしている。
　これに対して、本実施形態では、上述したように、第１および第２の電源ＩＣ１０３，１１２を用いて、ＩＦ回路１０５および半導体集積回路１０１への電源電圧を動的に制御している。半導体集積回路１０１の内部の負荷レベルと、外部メモリ１０２およびＩＦ回路１０５のデータ送受信の負荷レベルとは一致しないことが多いため、本実施形態では、これらの回路に対して、独立した電源ＩＣから最適な電圧を供給することができる。
　次に、定常動作中における、第２の電源ＩＣ１１２の出力電圧制御について、より詳細に説明する。
　ウィンドウ幅の過不足を解消するために第２の電源ＩＣ１１２の出力電圧を変更する場合、外部メモリ１０２とＩＦ回路１０５とのデータ送受信が正常に行われるようにＡＣタイミングを維持する必要がある。そのため、第２の電源ＩＣ１１２の出力電圧を変更する前おけるセンター値が、電圧変更後のウィンドウ幅の範囲内となるようにしなければならない。
　図３は、図１の判定回路１０６における、基準時間からの遅延値、ウィンドウの上限値、下限値、センター値、およびウィンドウ幅と第２の電源ＩＣ１１２の出力電圧との関係を示す図である。
　図３に示すように、半導体集積回路１０１と外部メモリ１０２とのデータ送受信負荷や、半導体集積回路１０１の温度の変動によるＡＣタイミングのウィンドウ幅の過不足が解消されて、第２の電源ＩＣ１１２の出力電圧が収束した後、ＡＣタイミングのウィンドウ幅は、出力電圧に依存せずに一定となる関係が得られる。
　また、出力電圧が高い状態で収束した場合には、半導体集積回路１０１と外部メモリ１０２とのデータ送受信負荷が高く、半導体集積回路１０１の温度も高い状態といえる。一方、出力電圧が低い状態で収束した場合には、半導体集積回路１０１と外部メモリ１０２とのデータ送受信負荷は低く、半導体集積回路１０１の温度も低い状態といえる。
　図３に示すように、定常動作中において、第２の電源ＩＣ１１２の出力電圧が動作下限電圧値に近いほど、出力電圧の変化量に対する、基準時間からの遅延値の変動は大きい。したがって、第２の電源ＩＣ１１２の出力電圧が動作下限電圧値に近い場合には、ＡＣタイミングの評価が１回実施されることによる電圧変更量を小さく設定する必要がある。
　一方、第２の電源ＩＣ１１２の出力電圧が動作上限電圧値に近いほど、出力電圧の変化量に対する、基準時間からの遅延値の変動は小さい。したがって、第２の電源ＩＣ１１２の出力電圧が動作上限電圧値に近い場合には、ＡＣタイミングの評価が１回実施されることによる電圧変更量を大きく設定してもよい。
　このように、出力電圧を動作上限電圧値と動作下限電圧値との間で可変とすることで、出力電圧を適切な電圧にするために必要な制御回数を削減しつつ、出力電圧の適切な電圧への追従性を高めることができる。これにより、ＩＦ回路１０５と外部メモリ１０２との安定したデータ送受信を維持しながら、半導体集積回路１０１が動作可能な電圧レンジにおいて、適切な電圧制御が可能となる。
　なお、出力電圧の変更量を可変とするのではなく、一定にしてもよい。
　次に、内蔵メモリ１０７に予め格納されるデータとそのデータの参照方法ついて説明する。
　内蔵メモリ１０７には、半導体集積回路１０１と外部メモリ１０２との間において安定したデータ送受信を維持するために必要なウィンドウ幅の値が格納される。このウィンドウ幅の値は、ＡＣタイミングの評価が実施されるたびに判定回路１０６によって呼び出され、比較の基準となる。
　システム起動時においては、外部メモリ１０２とノーマル回路１０９との通常アクセスによるデータ送受信ではなく、外部メモリ１０２とテスト回路１１０とのアクセステストによるデータ送受信が発生する。そのため、テスト回路１１０からの一定のデータ送受信に係る負荷を条件とした、第２の電源ＩＣ１１２の出力電圧とウィンドウ幅との関係が、必要なデータとして、予め内蔵メモリ１０７に格納される。
　判定回路１０６は、システム起動時におけるＡＣタイミングの評価で得られたウィンドウ幅に対応する、ウィンドウ幅が格納されている内蔵メモリ１０７内のアドレスを特定し、そのアドレスに対応する出力電圧値を取得する。
　そして、判定回路１０６は、必要なウィンドウ幅に対応する出力電圧値と、現在の出力電圧値との差を算出し、この差分値を電圧制御回路１０８に制御情報として出力する。
　電圧制御回路１０８は、制御情報に従って、第２の電源ＩＣ１１２の出力電圧を変更する。
　一方、半導体集積回路１０１の実動作中では、外部メモリ１０２とＩＦ回路１０５との通常アクセスにおけるデータ送受信を正常に維持するために、第２の電源ＩＣ１１２の出力電圧を変更する前のウィンドウのセンター値を、出力電圧を変更した後のウィンドウ内に保持しなければならいという制約がある。そのため、内蔵メモリ１０７には、例えば図３に示すような、第２の電源ＩＣ１１２の出力電圧、及び基準時間からの遅延値を基準とした出力電圧の変更量の関係が予め格納される。ここで、格納される出力電圧の変更量は、出力電圧を変更する前におけるデータ送受信タイミングのセンター値が、出力電圧を変更した後におけるＡＣタイミングのウィンドウの範囲内に収まるように設定される。
　判定回路１０６は、ＡＣタイミングの評価で得られた基準時間からの遅延値を基に、内蔵メモリ１０７内の対応する基準時間からの遅延値が格納されているアドレスを特定し、その遅延値に対応する出力電圧の変更量を取得する。
　そして、判定回路１０６は、取得した変更量を電圧制御回路１０８に制御情報として出力する。
　電圧制御回路１０８は、判定回路１０６からの制御情報に従って、第２の電源ＩＣ１１２の出力電圧を変更する。
　なお、内蔵メモリ１０７に予め格納されるデータは、半導体集積回路１０１の設計情報に基づいて、半導体集積回路１０１の製造過程で準備されるデータに限定されるものではない。
　例えば、半導体集積回路１０１を製造した後の出荷前検査において、システム起動、あるいは実動作の試験を行い、個々の半導体集積回路１０１に応じた実測値をデータとして内蔵メモリ１０７に格納してもよい。つまり、内蔵メモリ１０７内のデータは、半導体集積回路１０１の出荷前検査のトリミング、もしくはシステム起動時のキャリブレーションによって設定されるようにしてもよい。
　判定回路１０６が、内蔵メモリ１０７に格納された実測データを読み出す際には、システム起動時においてはウィンドウ幅の情報が格納されているアドレスを特定し、対応する出力電圧値を取得する。また、実動作時においては基準時間が格納されているアドレスを特定し、対応する出力電圧値を取得すればよい。
　さらに、半導体集積回路１０１を出荷した後のシステム起動時において、第２の電源ＩＣ１１２の出力電圧を変化させながら、各々の電圧値でのＡＣタイミングの評価を実施し、基準時間からの遅延値、ウィンドウの上限値、下限値、およびセンター値、ならびにウィンドウ幅に関するデータを取得し、これらのデータを、内蔵メモリ１０７にテーブルとして格納してもよい。
　以上、本実施形態に係るデータインタフェースシステム１００によると、外部メモリ１０２とＩＦ回路１０５とのＡＣタイミングに基づいて、ＩＦ回路１０５および外部メモリ１０２に供給される電圧を動的に制御することができるため、外部メモリ１０２とＩＦ回路１０５との安定したデータ送受信を維持しながら、半導体集積回路１０１の低消費電力化を図ることができる。
　また、ＡＣタイミングに基づいて動的に電圧を制御するため、クロック単位以下でのデータ送受信のタイミング調整が可能である。
　また、図２のＳ１０９およびＳ１１７において、負荷あるいは温度の変動があった場合に、ＡＣタイミングを評価するようにしているが、例えば、タイマ等を設け、一定時間が経過するごとにＡＣタイミングを評価するようにしてもよい。
　＜第２の実施形態＞
　図４は、第２の実施形態に係る半導体集積回路を備えたデータインタフェースシステムの構成図である。本実施形態では、主に、第１の実施形態との相違点について説明する。
　図４の半導体集積回路１０１は、図１の半導体集積回路１０１の構成に加えて、温度検知部１１１を有する。
　温度検知部１１１は、ＩＦ回路１０５の温度をモニタする温度モニタ回路１１３と、温度モニタ回路１１３のモニタ結果に基づいて、ＩＦ回路１０５の温度が所定値以上変化したことを電圧制御回路１０８に出力する温度判定回路１１４とを含んでいる。
　本実施形態に係る半導体集積回路１０１の具体的な動作について説明する。なお、システム起動時のフローについては、第１の実施形態と同様である（図３参照）。
　データインタフェースシステム１００の実動作時において、温度モニタ回路１１３は、ＩＦ回路１０５の温度をモニタし、その温度を温度判定回路１１４に出力する。温度判定回路１１４は、温度モニタ回路１１３の出力を記憶しておく。例えば、実動作直後は、システム起動後のＩＦ回路１０５の温度が記憶される。
　その後、実動作中において、温度モニタ回路１１３から温度判定回路１１４に、ＩＦ回路１０５の温度が出力される。温度判定回路１１４は、ＩＦ回路１０５の温度が、記憶していた温度から一定以上変化した場合、そのことを電圧制御回路１０８に通知する。なお、温度判定回路１１４は、ＩＦ回路１０５の温度が所定値である場合に通知してもよい。
　電圧制御回路１０８は、温度判定回路１１４からの出力タイミングに基づいて、テスト回路１１０にトリガを発行する。つまり、電圧制御回路１０８は、テスト回路１１０によるアクセステストの開始を指示する。
　これにより、判定回路１０６によるＡＣタイミングの評価が実施され、第２の電源ＩＣ１１２の出力電圧が動的に制御される。したがって、半導体集積回路１０１の温度変化が生じても、ウィンドウ幅が一定に保たれるため、安定したデータ送受信を維持することができる。
　なお、電圧制御回路１０８が第２の電源ＩＣ１１２の出力電圧を調整した後、温度モニタ回路１１３は定期的あるいは常時、温度をモニタし、温度判定回路１１４は、その温度が所定値以上変化した場合、あるいはその温度が所定値である場合に、電圧制御回路１０８に通知する。つまり、温度検知部１１１は、図３に示す、Ｓ１０９やＳ１１７に関する処理を実行するものである。
　以上、本実施形態によると、外部メモリ１０２とＩＦ回路１０５とのデータ送受信負荷が一定であっても、半導体集積回路１０１の温度変化が生じた場合に、ＡＣタイミングを評価し直し、第２の電源ＩＣ１１２の出力電圧の再調整を行うことができる。したがって、温度変化が生じても、ウィンドウ幅を一定に保つことができ、外部メモリ１０２とＩＦ回路１０５との安定したデータ送受信を確保することが可能である。
　＜第３の実施形態＞
　図５は、第３の実施形態に係る半導体集積回路を備えたデータインタフェースシステムの構成図である。本実施形態では、主に、第１の実施形態との相違点について説明する。
　図５の半導体集積回路１０１は、図１の半導体集積回路１０１の構成に加えて、プロセス検知部１１５を有する。
　プロセス検知部１１５は、半導体集積回路１０１に搭載されるＩＦ回路１０５の個々の製造ばらつきをモニタするプロセスモニタ回路１１６と、プロセスモニタ回路１１６のモニタ結果に基づいて第２の電源ＩＣ１１２が出力すべき電圧のデータを出力するプロセス判定回路１１７とを含んでいる。
　例えば、プロセスモニタ回路１１６は、ＩＦ回路１０５内のトランジスタの電流能力等を示す物理量をモニタする。また、プロセス判定回路１１７は、その物理量に基づいて、ＩＦ回路１０５の製造ばらつきが所定の規格の範囲内に位置するかどうかを判定する。
　具体的に、プロセス判定回路１１７は、プロセスモニタ回路１１６のモニタ結果と、半導体集積回路１０１の出荷前の検査において、トリミングした基準となる物理量とを比較することで、ＩＦ回路１０５の個体における物理量について、規格の範囲の中心値からのずれを判定することができる。
　本実施形態に係る半導体集積回路１０１の具体的な動作について説明する。システム起動時において、プロセスモニタ回路１１６はＩＦ回路１０５の製造ばらつきをモニタし、そのモニタ結果をプロセス判定回路１１７に出力する。プロセス判定回路１１７は、プロセスモニタ回路１１６の出力を受けて、上述した物理量についての、所定の規格の範囲における中心値からのずれを判定する。そして、プロセス判定回路１１７は、そのずれ量を電圧値に変換し、変換後の電圧値を電圧制御回路１０８に出力する。
　電圧制御回路１０８は、プロセス判定回路１１７からの電圧値を、第２の電源ＩＣ１１２の出力電圧に反映させる。
　システム起動時における電源電圧値は、個々の半導体集積回路１０１の製造ばらつきに応じた異なる値となるため、プロセス検知部１１５の出力を加味することで、半導体集積回路１０１を適切な電圧で起動することができる。その後、図３に示すＳ１０２以降のフローが行われる。
　ＡＣタイミングの評価で得られた結果には、上述した製造ばらつきの変動が加味されている。したがって、製造ばらつきの変動が反映されたＡＣタイミングと、内蔵メモリ１０７のデータとが比較され、ウィンドウ幅の過不足量から電圧の変更量が算出され、電圧制御回路１０８にその情報が伝えられる。
　電圧制御回路１０８は、ＡＣタイミングの評価による電圧の変更量と、プロセス検知部１１５からのずれ量を電圧に変換した情報とに基づいて、第２の電源ＩＣ１１２の出力電圧を制御する。これにより、ウィンドウ幅の過不足が解消されるようになる。なお、実動作状態に移行した後においても同様である。
　以上のように、本実施形態では、半導体集積回路１０１の製造ばらつきごとの電源電圧、ウィンドウ幅に関するデータ、及び、基準時間からの遅延値などを内蔵メモリ１０７に格納しておく必要がないため、内蔵メモリ１０７の容量が少なくて済む。さらに、内蔵メモリ１０７のデータを用いて、製造ばらつきがある個体毎に、好適な電圧変更量を算出することができる。
　次に、プロセス判定回路１１７における具体的な処理について説明する。例えば、プロセスモニタ回路１１６のモニタ結果と、所定の規格の範囲における中心値とを比較し、ＩＦ回路１０５内のトランジスタの電流の能力が高い場合は、出荷前検査でのトリミングにて決定される一定量の電圧を下げる情報が電圧制御回路１０８に出力される。
　システム起動時の電圧に対して、プロセス判定回路１１７からの一定量の電圧を下げる情報が加算され、第２の電源ＩＣ１１２の出力電圧が制御される。そして、ＩＦ回路１０５、及び外部メモリ１０２に対して電圧が供給される。
　一方、トランジスタの電流の能力が低い場合は、上述した情報として、一定量の電圧を上げる情報が出力されるようにすればよい。
　以上、本実施形態によると、半導体集積回路１０１の個々の製造ばらつきを考慮した電圧制御が可能となる。
　＜第４の実施形態＞
　図６は、第４の実施形態に係る半導体集積回路を備えたデータインタフェースシステムの構成図である。本実施形態では、主に、第１の実施形態との相違点について説明する。
　図６の半導体集積回路１０１は、図１の半導体集積回路１０１の構成に加えて、電圧モニタ回路１１８を有する。
　電圧モニタ回路１１８は、第２の電源ＩＣ１１２からＩＦ回路１０５に供給される電圧をモニタし、この電圧が所定値以上変化したこと、あるいはこの電圧が所定値であることを、電圧制御回路１０８に出力する。
　本実施形態に係る半導体集積回路１０１の具体的な動作について説明する。システムが起動してから実動作するまでのフローは第１の実施形態と同様である（図３のＳ１０１～Ｓ１０８参照）。
　実動作への移行後において、電圧モニタ回路１１８は、ＩＦ回路１０５に供給される電圧をモニタし、その電圧の値を記憶する。ＩＦ回路１０５と外部メモリ１０２とのデータの送受信負荷が変動すると、ＩＦ回路１０５に供給される電圧が変動するため、この電圧が所定値以上変化した場合、あるいはこの電圧が所定値である場合、電圧モニタ回路１１８は、電圧制御回路１０８に対して、ＡＣタイミングを評価するための通知を行う。
　電圧制御回路１０８は、電圧モニタ回路１１８の出力タイミングに従って、テスト回路１１０にトリガを出力する。これにより、ＡＣタイミングの評価が実施される。
　本実施形態において、第２の電源ＩＣ１１２の出力電圧の変動は、図２のＳ１０９およびＳ１１７に示す負荷の変動としてみることができる。
　以上、本実施形態によると、ＩＦ回路１０５に供給される電圧をモニタすることで、外部メモリ１０２とＩＦ回路１０５とのデータ送受信負荷の変動を検出することができ、ＡＣタイミングの再評価、および第２の電源ＩＣ１１２の出力電圧の再調整が可能である。したがって、ＡＣタイミングのウィンドウ幅を一定に維持しながら、外部メモリ１０２とＩＦ回路１０５とのデータ送受信の安定性を確保することができる。
　なお、本実施形態において、外部メモリ１０２とＩＦ回路１０５とのデータ送受信負荷を、ＡＣタイミングの再評価を実施するためのトリガの要件としたが、調停回路１０４への命令発行待ち（キュー）や、ＩＦ回路１０５のデータトグル率、およびデータ同時変化率などのデータパターンをモニタすることでＩＦ回路１０５の負荷を判断して、その結果をトリガの要件としてもよい。また、半導体集積回路１０１のユーザプログラムによってＩＦ回路１０５の負荷をモニタし、その結果をトリガの要件としてもよい。
　また、上記各実施形態において、判定回路１０６内にメモリを設けるなどして、ＡＣタイミングに基づく制御情報を生成できるようにしてもよく、この場合、内蔵メモリ１０７を省略してもよい。
　本開示に係る半導体集積回路は、動的に電圧制御をしつつ、安定したデータ送受信が可能であるため、データ通信を行う各種システムの低消費電力化に有用である。
　１００　　　　　データインタフェースシステム
　１０１　　　　　半導体集積回路
　１０２　　　　　外部メモリ
　１０３　　　　　第１の電源ＩＣ
　１０４　　　　　調停回路
　１０５　　　　　ＩＦ回路（インタフェース回路）
　１０６　　　　　判定回路
　１０７　　　　　内蔵メモリ（テーブル回路）
　１０８　　　　　電圧制御回路
　１０９　　　　　ノーマル回路
　１１０　　　　　テスト回路
　１１１　　　　　温度検知部
　１１２　　　　　第２の電源ＩＣ
　１１５　　　　　プロセス検知部
　１１８　　　　　電圧モニタ回路

Claims (11)

  1. 　第１の電源ＩＣ（Integrated Circuit）から供給される電圧で動作し、外部メモリとデータの送受信を行う半導体集積回路であって、
    　前記第１の電源ＩＣとは別の第２の電源ＩＣから供給される電圧を受けて動作し、前記外部メモリにアクセスして、前記外部メモリとデータの送受信を行うインタフェース回路と、
    　前記インタフェース回路のアクセス結果に基づいて、前記外部メモリと前記インタフェース回路とのＡＣ（Alternate Current）タイミングを判定し、当該ＡＣタイミングに基づいて前記第２の電源ＩＣの出力電圧を制御する制御情報を生成する判定回路と、
    　前記制御情報に従って、前記第２の電源ＩＣの出力電圧を制御する電圧制御回路とを備えている
    ことを特徴とする半導体集積回路。
  2. 　請求項１の半導体集積回路において、
    　前記判定回路は、前記ＡＣタイミングが所定値よりも大きい場合には、前記第２の電源ＩＣの出力電圧を下げることを示す前記制御情報を生成する一方、前記ＡＣタイミングが前記所定値よりも小さい場合には、前記第２の電源ＩＣの出力電圧を上げることを示す前記制御情報を生成する
    ことを特徴とする半導体集積回路。
  3. 　請求項１の半導体集積回路において、
    　前記インタフェース回路に対して前記外部メモリへのアクセステストを実行するように指示するテスト回路と、
    　前記インタフェース回路に対して前記外部メモリへの通常アクセスを実行するように指示するノーマル回路と、
    　前記テスト回路による前記アクセステストの指示と前記ノーマル回路による前記通常アクセスの指示とを調停する調停回路とを備え、
    　前記電圧制御回路は、前記テスト回路に対して、前記アクセステストの開始を指示し、
    　前記判定回路は、前記アクセステストの結果によって得られた前記ＡＣタイミングに基づいて前記制御情報を生成する
    ことを特徴とする半導体集積回路。
  4. 　請求項１の半導体集積回路において、
    　前記インタフェース回路の温度を検知し、当該温度が所定値以上変化したこと、あるいは当該温度が所定値であることを出力する温度検知部を備え、
    　前記電圧制御回路は、前記温度検知部からの出力タイミングに基づいて、前記第２の電源ＩＣの出力電圧を制御する
    ことを特徴とする半導体集積回路。
  5. 　請求項１の半導体集積回路において、
    　前記インタフェース回路の単体固有の製造ばらつきを検知し、当該製造ばらつきに基づいて前記第２の電源ＩＣが出力すべき電圧の情報を出力するプロセス検知部を備え、
    　前記電圧制御回路は、前記プロセス検知部の出力に基づいて、前記第２の電源ＩＣの出力電圧を制御する
    ことを特徴とする半導体集積回路。
  6. 　請求項１の半導体集積回路において、
    　前記第２の電源ＩＣから前記インタフェース回路に供給される電圧を検知し、当該電圧が所定値以上変化したこと、あるいは当該電圧が所定値であることを出力する電圧モニタ回路を備え、
    　前記電圧制御回路は、前記電圧モニタ回路からの出力タイミングに基づいて、前記第２の電源ＩＣの出力電圧を制御する
    ことを特徴とする半導体集積回路。
  7. 　請求項１の半導体集積回路において、
    　前記第２の電源ＩＣが出力すべき電圧の情報が格納されたテーブル回路を備え、
    　前記判定回路は、前記テーブル回路を参照して前記制御情報を生成する
    ことを特徴とする半導体集積回路。
  8. 　請求項７の半導体集積回路において、
    　前記テーブル回路には、前記第２の電源ＩＣが出力すべき電圧の値と、前記インタフェース回路および前記外部メモリのデータの送受信が正常となるように設定されたＡＣタイミングとが対応づけて格納されている
    ことを特徴とする半導体集積回路。
  9. 　請求項８の半導体集積回路において、
    　前記テーブル回路に格納されているＡＣタイミングは、
    　　前記電圧制御回路によって前記第２の電源ＩＣの電圧が変更された後におけるＡＣタイミングのセンター値が、前記第２の電源ＩＣの電圧が変更される前におけるＡＣタイミングの範囲内となるように設定されている
    ことを特徴とする半導体集積回路。
  10. 　請求項７乃至９のうちいずれか１つの半導体集積回路において、
    　前記テーブル回路に格納されるデータは、当該半導体集積回路の出荷前検査のトリミング、あるいは当該半導体集積回路の起動時のキャリブレーションにより設定される
    ことを特徴とする半導体集積回路。
  11. 　請求項１の半導体集積回路と、
    　前記第１の電源ＩＣと、
    　前記第２の電源ＩＣと、
    　前記第２の電源ＩＣから電圧が供給される前記外部メモリとを備えている
    ことを特徴とするデータインタフェースシステム。
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