WO2014038073A1 - 記憶装置システム - Google Patents

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WO2014038073A1
WO2014038073A1 PCT/JP2012/072961 JP2012072961W WO2014038073A1 WO 2014038073 A1 WO2014038073 A1 WO 2014038073A1 JP 2012072961 W JP2012072961 W JP 2012072961W WO 2014038073 A1 WO2014038073 A1 WO 2014038073A1
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control circuit
write
data
write data
storage
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PCT/JP2012/072961
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三浦　誓士
洋 内垣内
健三 黒土
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株式会社日立製作所
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Publication date
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Definitions

  • the present invention relates to a storage device system, for example, a control technique in an external storage device (storage) such as an SSD (Solid State Drive).
  • storage such as an SSD (Solid State Drive).
  • SSD Solid State Drive
  • NAND flash memory has an upper limit on the number of times of erasure and the data write size and the data erase size are greatly different.
  • Patent Document 1 discloses a technology that realizes hierarchical capacity virtualization and reduces the number of erasures in the entire storage system. Specifically, there is shown a technique for performing so-called static wear leveling in which the number of times of erasure is leveled by appropriately moving data that has already been written.
  • Patent Document 2 discloses a management method for a storage system using a flash memory.
  • Patent Document 3 discloses a control technique at the time of power-off of a storage system.
  • Patent Document 4 discloses an SSD control technique.
  • Patent Document 5 discloses a data transfer technique between an SSD and an HDD.
  • the present inventors examined a method for controlling a NAND flash memory used for storage such as an SSD (Solid State Drive) or a memory card.
  • a NAND flash memory used for storage such as an SSD (Solid State Drive) or a memory card.
  • the minimum data unit at the time of erasing is, for example, 1 Mbyte
  • the minimum data unit at the time of writing is, for example, 4 Kbytes. That is, in order to write 4K bytes of data, it is necessary to secure an erased memory area of 1M bytes. In order to secure this 1 Mbyte erased memory area, an operation called garbage collection is required inside the SSD.
  • the SSD first reads the currently effective data from the already written 1 Mbyte nonvolatile memory areas A and B, collects these data, and writes them to the RAM. Next, the nonvolatile memory areas A and B are erased. Finally, the data written in the RAM is collectively written in the nonvolatile memory area A.
  • the 1-Mbyte nonvolatile memory area B becomes an erased memory area, and new data can be written to the nonvolatile memory area B.
  • this garbage collection operation causes data movement from one nonvolatile positive memory area to another nonvolatile memory area within the SSD.
  • the data size is larger than the write data size requested from the host controller to the SSD.
  • a large data size is written. For this reason, the reliability and life of the SSD may be reduced.
  • a storage controller that controls a large number of SSDs can perform garbage collection operations or wear leveling that each SSD performs independently. The actual write data amount including the increased write data amount cannot be grasped. For this reason, there is a risk that the reliability and life of the storage system (storage device system) may be reduced.
  • the storage device system includes a plurality of memory modules and a first control circuit that controls the plurality of memory modules.
  • Each of the plurality of memory modules includes a plurality of nonvolatile memories and a second control circuit for controlling them.
  • the second control circuit grasps the second write data amount actually written to the plurality of nonvolatile memories, and appropriately notifies the second control data amount to the first control circuit.
  • the first control circuit grasps, for each of the plurality of memory modules, a first write data amount associated with a write command that has already been issued to the plurality of memory modules, and a ratio between the first write data amount and the second write data amount, The first ratio is calculated for each of the plurality of memory modules. Then, the first control circuit selects the memory module that issues the next write command from the plurality of memory modules, reflecting the calculation result.
  • FIG. 1 is a block diagram showing a schematic configuration example of an information processing system to which the storage device system according to Embodiment 1 of the present invention is applied.
  • FIG. 2 is a block diagram illustrating a detailed configuration example of a storage controller in FIG. 1.
  • FIG. 3 is a flowchart showing an example of a write operation performed by a storage module control circuit in FIGS. 1 and 2.
  • FIG. 4 is a supplementary diagram of FIG. 3 and is a diagram showing an example of contents held in a table (MGTBL) held by a storage module control circuit.
  • FIG. 4 is a supplementary diagram of FIG. 3 and is a diagram showing an example of other stored contents of a table (MGTBL) held by the storage module control circuit.
  • FIG. 3 is a diagram illustrating an example of contents held in a table (STGTBL) held by the storage module control circuit of FIG. 2. It is a figure which shows an example of the other held content of the table (STGTBL) which the control circuit for storage modules of FIG. 2 has.
  • FIG. 10 is a diagram showing an example of still another held content of a table (STGTBL) held by the storage module control circuit of FIG. 2.
  • FIG. 10 is a diagram showing an example of still another held content of a table (STGTBL) held by the storage module control circuit of FIG. 2.
  • FIG. 2 is a block diagram illustrating a detailed configuration example of a storage module in FIG. 1. It is a flowchart which shows an example of the wear leveling method performed within the storage module of FIG.
  • FIG. 2 is a flowchart showing an example of a read operation performed by a storage module control circuit and a storage control circuit in FIG. 1.
  • 5 is a flowchart showing an example of a write operation performed by the storage module control circuit in FIGS. 1 and 2 in the storage system according to Embodiment 2 of the present invention.
  • FIG. 11 is a supplementary diagram of FIG. 10, illustrating an example of contents held in a table (MGTBL) held by the storage module control circuit.
  • FIG. 11 is a supplementary diagram of FIG. 10, illustrating an example of another held content of a table (MGTBL) held by the storage module control circuit.
  • FIG. 7 is a flowchart showing an example of a write operation and a garbage collection management operation performed by the storage module control circuit in FIGS. 1 and 2 in the storage system according to Embodiment 3 of the present invention.
  • FIG. 13 is a supplementary diagram of FIG. 12, showing an example of contents held in a table (MGTBL) held by the storage module control circuit of FIG. 2.
  • FIG. 13 is a supplementary diagram of FIG. 12, illustrating an example of other held contents of the table (MGTBL) held by the storage module control circuit of FIG. 2.
  • FIG. 13 is a supplementary diagram of FIG. 12, and is a diagram illustrating an example of still another held content of a table (MGTBL) possessed by the storage module control circuit of FIG. 2.
  • FIG. 13 is a supplementary diagram of FIG.
  • FIG. 13 is a supplementary diagram of FIG. 12, showing an example of other held contents of a table (GETBL) held by the storage module control circuit of FIG. 2.
  • FIG. 13 is a supplementary diagram of FIG. 12, and is a diagram showing an example of still another held content of a table (GETBL) held by the storage module control circuit of FIG. 2.
  • 7 is a flowchart showing an example of a write operation and an erase operation performed by the storage module control circuit in FIGS. 1 and 2 in the storage device system according to Embodiment 4 of the present invention.
  • FIG. 16 is a supplementary diagram of FIG.
  • FIG. 16 is a supplementary diagram of FIG. 15, illustrating an example of contents held in a table (MGTBL) held by the storage module control circuit of FIG. 2.
  • FIG. 16 is a supplementary diagram of FIG. 15, illustrating an example of other held contents of the table (MGTBL) held by the storage module control circuit of FIG. 2.
  • FIG. 16 is a supplementary diagram of FIG. 15, and is a diagram showing an example of still another held content of a table (MGTBL) held by the storage module control circuit of FIG. 2.
  • 7 is a flowchart illustrating an example of a write operation and a garbage collection management operation performed by the storage module control circuit in FIGS. 1 and 2 in the storage device system according to the fifth embodiment of the present invention.
  • FIG. 18 is a supplementary diagram of FIG.
  • FIG. 18 is a supplementary diagram of FIG. 17, illustrating an example of contents held in a table (MGTBL) held by the storage module control circuit of FIG. 2.
  • FIG. 18 is a supplementary diagram of FIG. 17, illustrating an example of other held contents of a table (MGTBL) held by the storage module control circuit of FIG. 2.
  • FIG. 18 is a supplementary diagram of FIG. 17, and is a diagram showing an example of still another held content of a table (MGTBL) held by the storage module control circuit of FIG. 2.
  • FIG. 11 is an explanatory diagram showing an example of a read operation performed by the storage module control circuit in FIGS. 1 and 2 in the storage device system according to the fifth embodiment of the present invention.
  • FIG. 11 is an explanatory diagram showing an example of a read operation performed by the storage module control circuit in FIGS. 1 and 2 in the storage device system according to the fifth embodiment of the present invention.
  • FIG. 11 is an explanatory diagram showing an example of data retention characteristics of a storage module in a storage system according to Embodiment 2 of the present invention. It is a figure which shows an example which prescribed
  • FIG. 9 is a block diagram showing a detailed configuration example of a storage module in FIG. 1 in a storage device system according to Embodiment 6 of the present invention.
  • FIG. 8 is a supplementary diagram for schematically explaining the flow of FIG. 7.
  • FIG. 9 is a supplementary diagram for schematically explaining the flow of FIG. 8.
  • the constituent elements are not necessarily indispensable unless otherwise specified or apparently indispensable in principle.
  • the shapes when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numbers and the like (including the number, numerical value, quantity, range, etc.).
  • FIG. 1 is a block diagram showing a schematic configuration example of an information processing system to which the storage device system according to Embodiment 1 of the present invention is applied.
  • the information processing system shown in FIG. 1 includes information processing devices SRV0 to SRVm and a storage system (storage device system) STRGSYS.
  • the STRGSYS includes a plurality of storage modules (memory modules) STG0 to STGn + 4 and a storage controller STRGCONT that controls the STG0 to STGn + 4 in response to requests from the SRV0 to SRVm.
  • the information processing devices SRV0 to SRVm and the storage controller STRGCONT are connected by an interface signal H2S_IF, and the storage controller STRGCONT and the storage modules STG0 to STGn + 4 are connected by an interface signal H2D_IF.
  • a serial interface signal method for example, a serial interface signal method, a parallel interface signal method, an optical interface signal method, or the like can be used.
  • Typical interface signal systems include SCSI (Small Computer System Interface), SATA (Serial Advanced Technology Attachment), SAS (Serial Attached SCSI), and FC (Fibre Channel). Can be used.
  • the information processing apparatuses SRV0 to SRVm are server apparatuses, for example, and are apparatuses that execute various applications on various OSs.
  • Each of SRV0 to SRVm includes a processor unit CPU having a plurality of processor cores CPUCR0 to CPUCRk, a random access memory RAM, a backplane interface circuit BIF, and a storage system interface circuit STIF.
  • the BIF is a circuit for performing communication between the SRV0 to SRVm via the backplane BP.
  • the STIF makes various requests (write requests) to the storage system (storage device system) STRGSYS using the interface signal H2S_IF. (WQ), read request (RQ), etc.).
  • Storage modules (memory modules) STG0 to STGn + 4 store data, applications, OSs, and the like necessary for the information processing apparatuses SRV0 to SRVm.
  • STG0 to STGn + 4 are not particularly limited, but correspond to, for example, SSD (Solid State Drive).
  • SSD Solid State Drive
  • Each of STG0 to STGn + 4 has the same configuration.
  • STG0 will be described as a representative example.
  • Nonvolatile memories NVM0 to NVM7, random access memory RAMst, and a storage control circuit STCT0 for controlling access to these memories. It has.
  • a NAND flash memory, a NOR flash memory, a phase change memory, a resistance change memory, a magnetic memory, a ferroelectric memory, and the like can be applied.
  • the information processing apparatuses SRV0 to SRVm issue a read request (RQ) of a necessary program or data to the storage controller STRGCONT when executing an application, for example.
  • SRV0 to SRVm issue a write request (write command) (WQ) to the storage controller STRGCONT in order to store their execution results and data.
  • the read request (RQ) includes a logical address (LAD), a data read command (RD), a sector count (SEC), and the write request (WQ) includes a logical address (LAD) and a data write command (WRT). ), Sector count (SEC), write data (WDATA), and the like.
  • the storage controller STRGCONT includes internal memories including cache memories CM0 to CM3 and random access memories RAM0 to RAM3, host control circuits HCTL0 and HCTL1, and storage module control circuits DKCTL0 and DKCTL1.
  • the STRGCONT includes a storage system interface circuit STIF (00, 01,..., M0, m1) and a storage module interface circuit SIFC (00, 01,..., N0, n1).
  • the host control circuits HCTL0 and HCTL1 mainly receive communications with the information processing devices SRV0 to SRVm (for example, accept various requests (such as read request (RQ) and write request (WQ)) from SRV0 to SRVm, and , Responses to SRV0 to SRVm, etc.).
  • the interface circuit STIF performs protocol conversion according to the communication method of the interface signal H2S_IF.
  • the storage module control circuits DKCTL0 and DKCTL1 are circuits that mainly perform communication such as access requests to the storage modules STG0 to STGn + 4 in response to various requests from SRV0 to SRVm received by HCTL0 and HCTL1. .
  • the interface circuit SIFC performs protocol conversion corresponding to the communication method of the interface signal H2D_IF.
  • the host control circuits HCTL0 and HCTL1 are provided in two systems, and one (for example, HCTL1) is provided as a spare when the other (for example, HCTL0) fails.
  • the storage module control circuits DKCTL0 and DKCTL1 are provided as spares for the other to improve fault tolerance.
  • the configuration is such that five storage modules (memory modules) (herein, STG0 to STG4) are connected to one SIFC (for example, SIFC00). This number should be determined appropriately in consideration of, for example, RAID (Redundant Arrays of Inexpensive Disks) specifications, etc. (for example, data is divided into four STGs and the parity is written to the remaining one). Is possible.
  • the control circuits HCTL0 and HCTL1 for the host send read requests (RQ), write requests (write commands) (WQ), etc. from the information processing apparatuses SRV0 to SRVm to the storage system interface circuits STIF (00, 01,..., M0). , M1).
  • RQ read request
  • WQ write commands
  • the host control circuits HCTL0 and HCTL1 read the data (RDATA) from the CM0 to CM3, and the interface circuit STIF ( The data is transferred to the information processing devices SRV0 to SRVm through the interface signal H2S_IF).
  • the HCTL0 and HCTL1 notify the storage module control circuits DKCTL0 and DKCTL1.
  • DKCTL0 and DKCTL1 issue read access requests (RREQ) to the storage modules (memory modules) STG0 to STGn + 4 via the interface circuit SIFC (00, 01,..., N0, n1) (interface signal H2D_IF). To do. Thereafter, DKCTL0 and DKCTL1 transfer data (RDATA) read from STG0 to STGn + 4 to CM0 to CM3, and further transfer to SRV0 to SRVm through HCTL0, HCTL1 and STIF (H2S_IF).
  • RDATA read access requests
  • the host control circuits HCTL0 and HCTL1 When the host control circuits HCTL0 and HCTL1 receive a write request (WQ) from the information processing apparatuses SRV0 to SRVm, first, the logical address (LAD) included in the write request (WQ) is stored in the cache memory CM0. It is determined whether it matches any of the logical addresses (LAD) entered in CM3. Here, if they match, that is, if they are hits, the HCTL0 and HCTL1 write the write data (WDATA) included in the write request (WQ) to CM0 to CM3.
  • WQ write request
  • HCTL0 and HCTL1 for example, write data (WDT) for the logical address (LAD) used the oldest among CM0 to CM3 to random access memories RAM0 to RAM3 once. Then, write data (WDATA) is written to CM0 to CM3. Thereafter, HCTL0 and HCTL1 notify DKCTL0 and DKCTL1, and in response, DKCTL0 and DKCTL1 issue write access requests (write commands) (WREQ) to storage modules (memory modules) STG0 to STGn + 4. .
  • write commands write commands
  • the write data (WDT) transferred to the RAM0 to RAM3 in response to the write access request (WREQ) is transferred to the STG0 to STGn + 4 via the interface circuit SIFC (00, 01,..., N0, n1) (interface signal H2D_IF). Write to (write back).
  • FIG. 2 is a block diagram showing a detailed configuration example of the storage controller STRGCONT in FIG.
  • the storage controller STRGCONT shown in FIG. 2 shows a detailed configuration example regarding the host control circuits HCTL0 and HCTL1 and the storage module control circuits DKCTL0 and DKCTL1 shown in FIG.
  • Each of HCTL0 and HCTL1 includes a cache control circuit CMCTL, a read control circuit HRDCTL, a write control circuit HWTCTL, and a diagnostic circuit HDIAG.
  • the cache control circuit CMCTL performs hit / miss hit determination of the cache memories CM0 to CM3, access control of the CM0 to CM3, and the like.
  • the read control circuit HRDCTL When receiving a read request (RQ) from the information processing devices (hosts) SRV0 to SRVm, the read control circuit HRDCTL performs various processes accompanying the read request (RQ) as described in FIG. 1 together with CMCTL.
  • the write control circuit HWTCTL accepts a write request (WQ) from SRV0 to SRVm, it performs various processes associated with the write request (WQ) as shown in FIG. 1 together with CMCTL.
  • the diagnostic circuit HDIAG has a function of testing whether its various functions are normal in order to improve the fault tolerance described in FIG. For example, when an abnormality is detected in the HDIAG in the control circuit HCTL0, the HDIAG notifies the control circuit HCTL1, thereby deactivating the regular HCTL0 and activating the spare HCTL
  • Each of the control circuits DKCTL0 and DKCTL1 includes a write control circuit WTCTL, a read control circuit RDCTL, a data erase control circuit ERSCTL, a garbage collection control circuit GCCTL, a diagnostic circuit DIAG, and three tables MGTBL, STGTBL, and GETBL.
  • DIAG has a function of testing its own internal function as in the case of the diagnostic circuit HDIAG in HCTL0 and HCTL1, and the activation / deactivation of DKCTL0 and DKCTL1 is switched according to the result.
  • the various tables MGTBL, STGTBL, and GETBL are stored information in the random access memories RAM0 to RAM3, for example, and the control circuits DKCTL0 and DKCTL1 manage the various tables.
  • Wstg indicates the data size that each storage module (memory module) STG0 to STGn + 4 actually wrote to its own nonvolatile memory NVM0 to NVM7.
  • Wh2d indicates a data size at which the control circuits DKCTL0 and DKCTL1 have already issued a write access request (write command) (WREQ) to each of the storage modules STG0 to STGn + 4.
  • the data size Wh2d is equal to the size of the write data (WDT) transferred to the random access memories RAM0 to RAM3 when the cache memories CM0 to CM3 are missed, and as a result, the information processing devices SRV0 to SRV0 It is equal to the size of the write data (WDATA) included in the write request (WQ) from SRVm.
  • NtW indicates the data size of the write data (WDT) included in the next write access request (write command) (WREQ).
  • Ret indicates the data retention time of each storage module STG0 to STGn + 4.
  • Esz indicates the number of physical blocks in the erased state included in each of the storage modules STG0 to STGn + 4.
  • the write control circuit WTCTL uses these tables as appropriate to issue a write access request (write command) (WREQ) to STG0 to STGn + 4.
  • the read control circuit RDCTL issues a read access request (RREQ)
  • the data erase control circuit ERSCTL issues an erase access request
  • the garbage collection control circuit GCCTL issues a garbage collection request.
  • the non-volatile memories NVM0 to NVM7 used for the respective storage modules (memory modules) STG0 to STGn + 4 have a limit on the number of rewrites, and a specific number in a specific non-volatile memory When writing to the address concentrates, the life of STG0 to STGn + 4 is shortened.
  • the storage control circuit STCT manages the number of writes of NVM0 to NVM7 in a certain data size unit, and writes to NVM0 to NVM7 so as to equalize the number of writes. Is going.
  • control circuit STCT uses, for example, a method called static wear leveling described in the cited document 1 or the like to change from one nonvolatile memory to another nonvolatile memory. Data may be moved. In this case, in the nonvolatile memory, a size larger than the size of the write data (WDT) requested from the control circuits DKCTL0 and DKCTL1 is written.
  • WDT write data
  • the control circuit STCT may perform a garbage collection operation. In this garbage collection operation, the STCT, for example, first reads the currently valid data from the already written 1 Mbyte nonvolatile memory areas “A” and “B”, and collects these data. Write to the random access memory RAMst.
  • the nonvolatile memory areas “A” and “B” are erased. Finally, the data written to the RAMst is collectively written to the nonvolatile memory area “A”. As a result, the 1-Mbyte nonvolatile memory area “B” becomes the erased memory area, and new data can be written to the nonvolatile memory area “B”. However, in this case, data is moved from a certain nonvolatile positive memory area to another nonvolatile memory area. Therefore, in the nonvolatile memory, the size is larger than the size of the write data (WDT) requested from the control circuits DKCTL0 and DKCTL1. The size will be written.
  • WDT write data
  • each storage module STG0 to STGn + 4 has an error such as parity data generated for the write data together with the write data (WDT) requested from the control circuits DKCTL0 and DKCTL1.
  • a detection / correction code may be written.
  • a size larger than the size of the write data (WDT) requested from the control circuits DKCTL0 and DKCTL1 is written.
  • the data size Wstg actually written to the nonvolatile memories NVM0 to NVM7 is the write data (WDT) requested by the control circuits DKCTL0 and DKCTL1 to STG0 to STGn + 4.
  • WDT write data
  • data size Wh2d data size Wh2d
  • how much the data size Wstg actually written increases with respect to the data size Wh2d accompanying the write access request (write command) (WREQ) depends on, for example, the write request (WQ) (write access request (WREQ)).
  • WQ write request
  • WREQ write access request
  • Varies depending on the locality of the address since the address is appropriately assigned to any one of STG0 to STGn + 4, the extent to which the data size Wstg increases with respect to the data size Wh2d may vary greatly between STG0 to STGn + 4. is there.
  • the storage controller STRGCONT predicts the write data amount that is actually written based on the write data amount in the write access request (WREQ) that is the current processing target, and the predicted write data amount is small.
  • a function is provided for selecting a storage module and issuing the write access request (WREQ) thereto.
  • WREQ write access request
  • a function for performing dynamic wear leveling between storage modules is provided.
  • dynamic wear leveling is different from so-called static wear leveling, which performs leveling (wear leveling) by moving data that has already been written as appropriate, and leveling by appropriately selecting the writing destination when writing data. It is a method to perform.
  • FIG. 3 is a flowchart showing an example of a write operation performed by the storage module control circuit in FIGS. 1 and 2.
  • 4A and 4B are supplementary diagrams of FIG. 3, and are diagrams illustrating an example of contents held in a table (MGTBL) held by the storage module control circuit.
  • 5A, FIG. 5B, FIG. 5C, and FIG. 5D are diagrams showing examples of contents held in a table (STGTBL) held by the storage module control circuit of FIG.
  • ntW is the data size of the write data (WDT) included in the write access request (write command) (WREQ) that is the current processing target.
  • Wh2d is the data size of the write data (WDT) accompanying the write access request (WREQ) already issued to the predetermined storage module by the control circuit DKCTL0.
  • Wstg is the data size that each storage module STG0 to STG3 actually writes to its own nonvolatile memory.
  • the data size Wstg can be recognized by the STCT because the control circuit STCT in the storage module STG in FIG. 1 actually writes data to the nonvolatile memories NVM0 to NVM7, and DKCTL0 is The data size can be recognized by acquiring from the STCT.
  • the values of Wh2d and Wstg are updated cumulatively, for example, from the first use of the storage module until the end of its life.
  • STCT is a write access request from DKCTL0 (for example, when a garbage collection operation (+ wear leveling operation) as described later in FIG. 8 is performed, or when a static wear leveling operation is performed).
  • the value of Wstg is increased irrespective of the write command (WREQ).
  • the static wear leveling operation is not particularly limited, and examples thereof include a method for reducing a difference between the number of writes at a physical address where data is valid and the number of writes at a physical address where data is invalid.
  • a physical address for which data is valid continues to be valid unless a write command for the physical address is subsequently generated, and as a result, the number of writes at the physical address does not increase, but the physical address for which data is invalid Becomes a candidate for the write destination after being erased, and the number of times of writing at the physical address increases.
  • the difference may increase between the number of valid physical address writes and the number of invalid physical address writes.
  • the logical address (LAD) included in the write access request (write command) (WREQ) and the storage module STG0 storing the data of the LAD are stored.
  • ⁇ STG3 number (STG No) and valid information VLD indicating whether the LAD data is valid or invalid are stored.
  • the logical address (LAD) included in the write access request (WREQ) is equal to the logical address included in the write request (write command) (WQ) from the information processing devices (hosts) SRV0 to SRVm, or the write request (WQ) ) Is uniquely determined from the logical address included in If the valid information VLD is “1”, the LAD data means valid, and if it is “0”, it means invalid.
  • the control circuit DKCTL0 issues a notification request for the data sizes Wstg and Wh2d to the storage modules STG0 to STG3 through the interface signal H2D_IF as necessary (for example, immediately after turning on the power to the storage controller STRGCONT).
  • the storage modules STG0 to STG3 have the data sizes Wstg (Wstg0 (40), Wstg1 (15), Wstg2 (10), Wstg3 (20)) and Wh2d (Wh2d0 (10), Wh2d1 (5), Wh2d2 (5), Wh2d3 (10)) is returned to DKCTL0 (FIG. 3: Step 1, FIG. 4A).
  • Wstg0 (40) as an example, here, the number “40” in parentheses represents the necessary information (in this case, the data size).
  • DKCTL0 sets these data sizes Wstg and Wh2d in the table MGTBL and updates them (FIG. 3: Step 2, FIG. 4A).
  • DKCTL0 is currently a write access request (write command) including write data (WDT [1]) of data size ntW1 (here, 10) and a logical address (here, 123). ) (WREQ [1]).
  • the write control circuit WTCTL in DKCTL0 uses Wstg and Wh2d in MGTBL to determine the write data size ratio WAF for each of STG0 to STG3, and in addition to this, the expected write data size eWd using ntW1 Is set in MGTBL and updated (FIG. 3: Step 3, FIG. 4A).
  • the write control circuit WTCTL in the control circuit DKCTL0 selects the storage module (here, STG2) in which the expected write data size eWd is the minimum value (Min.) (FIG. 3: Step 4, FIG. 4A).
  • STG2 the storage module in which the expected write data size eWd is the minimum value (Min.)
  • Step 4A the storage module in which the expected write data size eWd is the minimum value (Min.)
  • a write access request (write command) (WREQ [1]) is issued (FIG. 4A).
  • the storage module STG2 notifies the control circuit DKCTL0 of the data size Wstg (Wstg2 (30)) (FIG. 3: Step 8, FIG. 4B) and returns to Step 2. .
  • the data size “20” is written by the garbage collection operation or the static wear leveling operation. As a result, a total value of “30” is notified as Wstg2.
  • the write control circuit WTCTL of the control circuit DKCTL0 sets and updates the notified data size Wstg (Wstg2 (30)) in the table MGTBL (FIG. 3: Step 2, FIG. 4B).
  • DKCTL0 is currently a write access request (write command) including write data (WDT [2]) of data size ntW2 (here, 10) and a logical address (here, 535). ) (WREQ [2]).
  • the WTCTL uses the data sizes Wstg and Wh2d in the MGTBL to obtain the write data size ratio WAF for each of the storage modules STG0 to STG3, and in addition to this, obtains the expected write data size eWd using ntW2.
  • MGTBL is set and updated (FIG. 3: Step 3, FIG. 4B).
  • the write control circuit WTCTL in the control circuit DKCTL0 selects the storage module (here, STG3) whose expected write data size eWd is the minimum value (Min.) (FIG. 3: Step 4, FIG. 4B).
  • STG3 the storage module whose expected write data size eWd is the minimum value (Min.)
  • Step 4B the minimum value
  • a write access request (write command) (WREQ [2]) is issued (FIG. 4B).
  • Wh2d is updated from “10” to “20” in STG3 in MGTBL of FIG. 4B.
  • Step 6 in the storage module (in this case, STG2 and STG3) from which the write access request (WREQ) is issued, the logical address LAD included in the write access request (WREQ) is changed to the physical addresses (NVM0 to NVM7). PAD) and write data is written to the converted physical address (PAD).
  • Step 1 the control circuit DKCTL0 obtains the values of Wstg and Wh2d by making a notification request for the data sizes Wstg and Wh2d to the storage modules STG0 to STG3.
  • the values of Wstg and Wh2d are updated as needed without depending on the notification request. That is, for example, for Wh2d, DKCTL0 itself updates the value while grasping it as needed (Step 7).
  • DKCTL0 saves the value of Wh2d to STG0 to STG3, for example, when the power is shut off.
  • Step 1 A case was assumed where it is read at the next power-on (Step 1). Also, for example, for Wstg, STG0 to STG3 update their values as needed, and automatically send the value of Wstg to DKCTL0 when the write operation associated with the write access request (WREQ) is completed (Step 8). DKCTL0 assumed a case where the value of Wstg is grasped from this transmitted value (Step 2). In this case, actually, STG0 to STG3 can stock a plurality of write access requests (WREQ) by an internal buffer, and for example, the value of Wstg may be transmitted continuously.
  • Step 5 is provided.
  • the control circuit DKCTL0 immediately before issuing the write access request (WREQ), the control circuit DKCTL0 issues a Wstg notification request to the STG0 to STG3, and the STG0 to STG3 return the value of Wstg only when the notification request is received.
  • DKCTL0 can make a flow for selecting a storage module that issues a WREQ.
  • STG0 to STG3 transmit the Wstg value to DKCTL0 not only at the time of completion of writing accompanying the write access request (WREQ) but also at the time of completion of writing accompanying garbage collection operation or the like (that is, Wstg) It is also possible to make a flow in which DKCTL0 sequentially updates the values of the table MGTBL in response to this.
  • FIG. 6 is a block diagram illustrating a detailed configuration example of the storage module in FIG.
  • the storage module STG is used as the storage modules STG0 to STGn + 4 in FIG.
  • the storage module STG shown in FIG. 6 includes nonvolatile memories NVM0 to NVM7, a random access memory RAMst, a storage control circuit STCT0 that controls the NVM0 to NVM7 and RAMst, and a battery backup device BBU.
  • NVM0 to NVM7 have, for example, the same configuration and performance.
  • the RAMst is not particularly limited, but is a DRAM or the like, for example.
  • the BBU has a large capacity inside, and is a device for securing a power source for saving data in the RAMst to the NVM0 to NVM7 for a certain period, for example, when the power supply is unexpectedly shut off.
  • the storage module STG Immediately after the power is turned on, the storage module STG performs an initialization operation (so-called power-on reset) of the internal nonvolatile memories NVM0 to NVM7, the random access memory RAMst, and the control circuit STCT0. Further, the STG initializes the internal NVM0 to NVM7, RAMst, and STCT0 when it receives a reset signal from the control circuit DKCTL0.
  • the STCT0 includes an interface circuit HOST_IF, buffers BUF0 to BUF3, an arbitration circuit ARB, an information processing circuit MNGER, a memory control circuit RAMC, and NVCT0 to NVCT7.
  • the memory control circuit RAMC directly controls the random access memory RAMst, and the memory control circuits NVCT0 to NVCT7 directly control the nonvolatile memories NVM0 to NVM7, respectively.
  • the random access memory RAMst holds an address conversion table (LPTBL), an erase count table (ERSTBL), a physical block table (PBKTBL), a physical address table (PADTBL), and various other information.
  • the address conversion table (LPTBL) shows the correspondence between the logical address (LAD) and the physical addresses (PAD) of NVM0 to NVM7.
  • the erase count table (ERSTBL) the erase count for each physical block is shown.
  • PBKTBL physical block table
  • the state of each physical block such as whether the physical block is in the erased state, partially written, or completely written, and the invalid physical address of each physical block
  • the total number (INVP) is indicated.
  • the physical address table indicates whether the data of each physical address is valid or invalid, or whether each physical address is in an erased state.
  • the physical block represents an erasing unit area, and each physical block is composed of a plurality of physical addresses serving as a writing unit area.
  • various other information in the random access memory RAMst includes the number of physical blocks in the erased state (Esz) in the storage module STG, the data sizes Wstg, Wh2d, and the like.
  • FIG. 7 is a flowchart showing an example of a wear leveling method performed in the storage module of FIG.
  • FIG. 7 shows an example of a write processing procedure performed in STG0 to STGn + 4 when a write access request (write command) (WREQ) is issued from the control circuit DKCTL0 in FIG. 1 to the storage modules STG0 to STGn + 4.
  • An example of a wear leveling (ie, dynamic wear leveling) method performed during writing is shown.
  • the flow of FIG. 7 is mainly executed by the information processing circuit MNGER of FIG.
  • MNGER assigns one physical address (PAD) in units of 512-byte main data and 16-byte redundant data, and writes to the physical addresses (PAD) of the non-volatile memories NVM0 to NVM7. Yes.
  • FIG. 22 is a supplementary diagram for schematically explaining the flow of FIG. If the flow of FIG. 7 is used, operation
  • the physical block PBK [0] is composed of three physical addresses PAD [0] to PAD [2], and similarly, the physical blocks PBK [1] and PBK [2] are each three.
  • the erasure counts of PBK [0], PBK [1], and PBK [2] are 10, 9, and 8 respectively, and PBK [1] and PBK [2] are in the erased state (E).
  • write data WDT0, WDT1, and WDT2 of logical addresses LAD [0], LAD [1], and LAD [2] are written in PAD [0], PAD [1], and PAD [2], respectively. [0], PAD [1], and PAD [2] (WDT0, WDT1, WDT2) are all valid "1".
  • a write access request (write command) (WREQ [3]) including the logical address LAD [0] and the write data WDT3 is input.
  • the information processing circuit MNGER first changes the physical address PAD [0] corresponding to LAD [0] from valid “1” to invalid “0”, and writes a new WDT3 for the LAD [0].
  • a valid physical address At this time, the physical block having the smallest erase count value (PBK [2] in this case) is selected among the physical blocks in the erased state or partially written.
  • WDT3 is written to the first physical address (PAD [6] in this case) that is in the erased state in the physical block (PBK [2]), and the PAD [6] is enabled “1”.
  • MNGER similarly disables PAD [6] to “0”.
  • a physical block in this case, PBK [2]
  • WDT4 is written to the first physical address (PAD [7] in this example) that is in the erased state in the physical block (PBK [2]), and the PAD [7] is enabled “1”.
  • a logical address value for example, LAD [0]
  • a data write command WRT
  • 512-byte write data for example, WDT3
  • write access request write command
  • STCT0 The control circuit HOST_IF in FIG. 6 takes out the clock information embedded in the write access request (WREQ [3]), converts the write access request (WREQ [3]) converted into serial data into parallel data, and buffers BUF0. Then, the information is transferred to the information processing circuit MNGER (Step 1).
  • the information processing circuit MNGER uses the current physical address value (for example, PAD [0]) stored at the address of the logical address value (LAD [0]) and the physical address value (PAD [0]).
  • the value of the corresponding valid flag PVLD is read (Step 2). Further, if the valid flag PVLD value is “1 (valid)”, it is set to “0 (invalid)”, and the address translation table (LPTBL) and the physical address table (PADTBL) are updated. (Step 3).
  • the information processing circuit MNGER extracts an erased state or a partially written physical block from the physical block table (PBKTBL) in the random access memory RAMst, and further, the erase count value is included in the extracted physical block.
  • the smallest physical block for example, PBK [2]
  • the erase count table (ERSTBL) in RAMst.
  • the MNGER uses the physical address table (for example, PAD [6]) among the physical addresses in which data has not been written yet (in the erased state) in the selected physical block. (PADTBL) is selected (Step 4).
  • the information processing circuit MNGER writes 512-byte write data (WDT3) to the physical address (PAD [6]) (Step 5). Subsequently, MNGER updates the address translation table (LPTBL) and the physical address table (PADTBL) (Step 6). Further, MNGER recalculates the data size Wstg (and Wh2d) and stores it in the random access memory RAMst (Step 7). Finally, MNGER transmits the latest value of the data size Wstg to the control circuit DKCTL0 through the control circuit HOST_IF and the interface signal H2D_IF (Step 8).
  • leveling is performed by sequentially writing data from the physical address having the smallest erase count value. Therefore, by using together with the leveling between the storage modules STG as described in FIG. 3 and the like, further leveling of the entire storage system (storage device system) STRGSYS in FIG. 1 can be realized.
  • FIG. 8 is a flowchart showing an example of a garbage collection and wear leveling method performed in the storage module of FIG.
  • FIG. 23 is a supplementary diagram for schematically explaining the flow of FIG. 8.
  • the flow in FIG. 8 is mainly executed by the information processing circuit MNGER in FIG. If data is continuously written to the nonvolatile memories NVM0 to NVM7, the number of erased physical addresses (number of physical blocks) decreases. When the number of physical addresses (the number of physical blocks) in the erased state becomes 0, the storage module STG can no longer write. Therefore, a garbage collection operation is required to increase the number of erased physical addresses (the number of physical blocks). In the garbage collection operation, it is desirable to perform a wear leveling operation together. Therefore, it is beneficial to execute the flow of FIG.
  • the information processing circuit MNGER in FIG. 6 first reads the number of physical blocks Esz in the erased state stored in the random access memory RAMst (Step 1). Next, the threshold values DERCth and Esz of the number of physical blocks in a predetermined erase state are compared (Step 2). If Esz ⁇ DERCth, the process proceeds to Step 1, and if Esz ⁇ DERCth, the process proceeds to Step 3. In Step 3, MNGER reads the erase count table (ERSTBL), physical block table (PBKTBL), and physical address table (PADTBL) stored in RAMst.
  • ESDBL erase count table
  • PBKTBL physical block table
  • PADTBL physical address table
  • ERSTBL The number of times of erasing for each physical block is found by ERSTBL, and the state of each physical block (erased state, partly written, all written) and the number of invalid physical addresses (INVP) for each physical block are found by PBKTBL. , PADTBL reveals whether each physical address is valid or invalid.
  • the information processing circuit MNGER has written all the written physical blocks until the sum of the number of invalid physical addresses (INVP) is equal to or larger than the size of the physical block in ascending order of the erase count value.
  • Physical blocks are sequentially selected (Step 4).
  • the physical block PBK [0] includes three physical addresses PAD [0] to PAD [2].
  • the physical blocks PBK [1], PBK [2], and PBK [3] Are composed of three physical addresses PAD [3] to PAD [5], PAD [6] to PAD [8] and PAD [9] to PAD [11], respectively.
  • PBK [0], PBK [1], PBK [2], and PBK [3] is 7, 8, 9, and 10, respectively, and PBK [3] is in the erased state (E). To do. Also, write data WDT0 to WDT8 are written in PAD [0] to PAD [8], respectively, and PAD [0], PAD [3], and PAD [6] (WDT0, WDT3, WDT6) among them are written. It is assumed that it is invalid “0”.
  • the physical blocks PBK [0], PBK [1], and PBK [2] are selected in Step 4 of FIG.
  • the information processing circuit MNGER reads data of a valid physical address in the selected physical block and temporarily stores it in the random access memory RAMst.
  • the information processing circuit MNGER writes the write data once stored in the random access memory RAMst back to the erased physical blocks in the nonvolatile memories NVM0 to NVM7.
  • a garbage collection operation is realized.
  • the writing back is performed by selecting in order from the physical block having the smallest erase count value among the physical blocks in the erased state.
  • a wear leveling operation is realized in parallel with the garbage collection operation.
  • t 3
  • two physical blocks PBK [0] and PBK [1] are selected in ascending order of erase count value, and write data WDT1 and WDT2 in the RAMst are selected in the physical block.
  • WDT4, WDT5, WDT7, WDT8 are written back.
  • one more erased physical block (here, PBK [2]) is generated.
  • the information processing circuit MNGER includes an address conversion table (LPTBL), an erase count table (ERSTBL), a physical block table (PBKTBL), and a physical address table (PADTBL) in the random access memory RAMst.
  • LPTBL address conversion table
  • ERSTBL erase count table
  • PBKTBL physical block table
  • PADTBL physical address table
  • the number of erases in the storage module (memory module) STG is leveled together with the dynamic wear leveling operation as shown in FIG. Can be realized.
  • this may cause variations in the number of erasures between the storage modules STG.
  • FIG. 3 the storage system
  • FIG. 3 the storage system
  • FIG. 3SYS the storage system
  • FIG. 3SYS the storage system
  • FIG. 9 is a flowchart showing an example of a read operation performed by the storage module control circuit and the storage control circuit in FIG. 1, after DKCTL0 receives a read request (RQ) in response to a notification from HCTL0. An operation example is shown.
  • the read control circuit RDCTL checks whether or not the read valid flag VLD is “1” (Step 2).
  • VLD is “0”
  • LAD logical address value
  • the RDCTL notifies the control circuit HCTL0 that an error has occurred (Step 10).
  • VLD is “1”
  • the interface circuit HOST_IF in the storage module STG3 extracts the clock information embedded in the read access request (RREQ) issued from the control circuit DKCTL0, converts the RREQ converted into serial data into parallel data, The data is transferred to BUF0 and the information processing circuit MNGER (Step 4).
  • Various information is read with reference to the address conversion table LPTBL.
  • the MNGER inputs the converted address to the non-volatile memories NVM0 to NVM7 through the arbitration circuit ARB and the memory control circuits NVCT0 to NVCT7, and the data (RDATA) stored in the NVM0 to NVM7 is read (Step 7). .
  • the read data (RDATA) includes main data (DArea) and redundant data (RArea), and the redundant data (RArea) includes an ECC code (ECC). Therefore, the information processing circuit MNGER uses the ECC code (ECC) to check whether there is an error in the main data (DArea), corrects the error, and passes the data (RDATA) through the interface circuit HOST_IF.
  • the data is transmitted to the control circuit DKCTL0 (Step 8).
  • DKCTL0 transfers the transmitted data (RDATA) to the cache memories CM0 to CM3, and further transmits them to the information processing devices SRV0 to SRVm through the control circuit HCTL0 and the interface signal H2S_IF (Step 9).
  • the entire storage device system can realize the leveling of the number of erasures (and as a result, the leveling of the number of writings), and is reliable. It is possible to improve the performance and extend the service life.
  • the data retention time (i.e., how long can the written data be retained correctly as the number of erases (or the number of writes) increases) ) May decrease.
  • the data retention time is not particularly limited, but is, for example, 10 years when the number of times of writing is small.
  • the degree to which the data retention time depends on the number of erases (or the number of writes) varies depending on what kind of nonvolatile memory is used for the storage module. For example, it may differ depending on whether a flash memory or a phase change memory is used as the nonvolatile memory, or what memory cell structure is used even when a flash memory is used.
  • FIG. 20A is an explanatory diagram showing an example of data retention characteristics of the storage module in the storage system according to Embodiment 2 of the present invention.
  • FIG. 20A shows the dependency (function) between the physical block erase count (or write count) (nERS) and data retention time (data retention time) Ret.
  • nERS physical block erase count
  • RetSTG0 to RetSTG3 represent dependency relationships (functions) in the storage modules STG0 to STG3, respectively.
  • Each of the storage modules (memory modules) STG0 to STG3 has its own erase count (or write count) and data retention time dependency (function) in advance in the non-volatile memories NVM0 to NVM7 as a mathematical expression.
  • the mathematical formula is transferred to the random access memory RAMst.
  • the information processing circuit MNGER in the storage control circuit STCT obtains the maximum value of the number of erasures in each physical block in the NVM0 to NVM7. Each time this maximum value changes, MNGER reads the mathematical formula from RAMst, calculates the data retention time (data retention time) Ret using the maximum value (nERS) of the erase count as an argument, and stores it in RAMst. To do. Furthermore, each of STG0 to STG3 transfers the calculated data retention time Ret to the storage controller STRGCONT as necessary.
  • FIG. 20B is a diagram showing an example in which the data retention characteristics of FIG. 20A are defined on a table.
  • the data retention time Ret is calculated by preliminarily defining the dependency (function) with a mathematical expression, but instead, a table RetTBL like FIG. 20B that discretely represents the mathematical expression is preliminarily defined. It is also possible to calculate the data retention time Ret.
  • FIG. 20B shows a table RetTBL held by one storage module STG. In the RetTBL, the dependency between the physical block erase count (or write count) (nERS) and the data retention time Ret ( Function).
  • nERS physical block erase count
  • nERS data retention time Ret
  • Each of the storage modules STG0 to STG3 has a table RetTBL corresponding to its characteristics in the non-volatile memories NVM0 to NVM7 in advance, and immediately after the power of the STG0 to STG3 is turned on, the table RetTBL is transferred to the random access memory RAMst. To do.
  • the information processing circuit MNGER in the storage control circuit STCT obtains the maximum value of the number of erasures in each physical block in the NVM0 to NVM7. Then, every time the maximum value changes, MNGER searches the table RetTBL and acquires the data retention time (data retention time) Ret. Furthermore, each of STG0 to STG3 transfers the acquired data retention time Ret to the storage controller STRGCONT as necessary.
  • the data retention time Ret of the storage module is different for each storage module, and further decreases based on a predetermined dependency (function) every time the number of erases (or the number of writes) (nERS) increases. I will do it.
  • the data retention time Ret represents the remaining life of the corresponding storage module, and when the time becomes smaller than a predetermined value, the life of the storage module is exhausted. Therefore, even if the number of times of erasure (or the number of times of writing) is equalized between the storage modules using the method of the first embodiment, as can be seen from FIG. 20A, from the viewpoint of the data retention time Ret, between the storage modules. In some cases, variations may occur. As a result, the life of the entire storage device system may be reduced.
  • a threshold value of data retention time (remaining life) Ret is provided, the threshold value is controlled as appropriate, and the data retention time Ret of each storage module is always kept above the threshold value.
  • the number of erasures between storage modules may be leveled. For example, in FIG. 20A, if the number of times of erasure (nERS) of the storage modules STG0 and STG3 is the same, and the data retention time Ret of STG3 reaches a threshold value in this state, for STG3 for the time being What is necessary is just to write / erase STG0, without performing writing / erasing.
  • FIG. 10 is a flowchart showing an example of a write operation performed by the storage module control circuit in FIGS. 1 and 2 in the storage system according to the second embodiment of the present invention.
  • FIG. 11A and FIG. 11B are supplementary diagrams of FIG. 10 and show an example of the contents held in the table MGTBL held by the storage module control circuit.
  • the table MGTBL shown in FIGS. 11A and 11B includes the data size ntW shown in FIG.
  • the data retention time Ret for each STG0 to STG3 is held.
  • the control circuit DKCTL0 sends a notification request for the data retention time Ret and the data sizes Wstg and Wh2d to the storage modules STG0 to STG3 through the interface signal H2D_IF as necessary (for example, immediately after turning on the power to the storage controller STRGCONT). Issue.
  • each of the storage modules STG0 to STG3 returns a data retention time Ret (Ret0 (8), Ret1 (6), Ret2 (9), Ret3 (7)) to DKCTL0.
  • DKCTL0 sets and updates these data retention times Ret and data sizes Wstg and Wh2d in the table MGTBL (FIG. 10: Step 2, FIG. 11A).
  • DKCTL0 is currently a write access request (write command) including write data (WDT [1]) of data size ntW1 (here, 10) and a logical address (here, 123). ) (WREQ [1]).
  • the write control circuit WTCTL in DKCTL0 uses Wstg and Wh2d in MGTBL to determine the write data size ratio WAF for each of STG0 to STG3, and in addition to this, the expected write data size eWd using ntW1 Is set in MGTBL and updated (FIG. 10: Step 3, FIG. 11A).
  • the write control circuit WTCTL includes life information (dLife (here, 4.5)) of the storage system (storage device system) STRGSYS and data retention times Ret (Ret0 (8), Ret1) of the storage modules STG0 to STG3. (6), Ret2 (9), Ret3 (7)) are compared. Then, the WTCTL selects a storage module having a data retention time (residual lifetime) Ret that is equal to or longer than the storage system lifetime information (dLife) (FIG. 10: Step 4, FIG. 11A).
  • the write control circuit WTCTL further selects a storage module (here, STG2) in which the expected write data size eWd is the minimum value (Min.) From the storage modules selected in Step 4 (FIG. 10: Step 5, FIG. 11A).
  • STG2 a storage module in which the expected write data size eWd is the minimum value (Min.) From the storage modules selected in Step 4
  • Step 2 Steps 2 to 5 are executed again.
  • Step 7 FIG. 10: Step 6
  • Command) (WREQ [1]) is issued (FIG. 11A).
  • the storage module STG2 notifies the control circuit DKCTL0 of the data retention time Ret (8.9) and the data size Wstg (Wstg2 (30)) (FIG. 10). : Step 9, FIG. 11B), return to Step 2.
  • the data size “20” is written by the garbage collection operation or the static wear leveling operation. As a result, a total value of “30” is notified as Wstg2. Further, as described in FIGS.
  • the data retention time Ret (8.9) is calculated by the information processing circuit MNGER.
  • the data retention time Ret (8.9) is changed from “9” in FIG. 11A according to the garbage collection operation. It is reduced to “8.9” in 11B.
  • the write control circuit WTCTL sets and updates the notified data retention time Ret (8.9) and data size Wstg (Wstg2 (30)) in the table MGTBL (FIG. 10: Step 2, FIG. 11B).
  • DKCTL0 is currently a write access request (write command) including write data (WDT [2]) of data size ntW2 (here, 10) and a logical address (here, 535). ) (WREQ [2]).
  • the WTCTL uses the data sizes Wstg and Wh2d in the MGTBL to obtain the write data size ratio WAF for each of the storage modules STG0 to STG3, and in addition to this, obtains the expected write data size eWd using ntW2.
  • MGTBL is set and updated (FIG. 10: Step 3, FIG. 11B).
  • the life information (residual life threshold value) dLife is not changed, but is actually variably controlled as appropriate.
  • the write control circuit WTCTL takes into account the increase in the use period of the system (in other words, the decrease in the remaining life) based on the specifications of the storage system, and reflects this remaining life over time. It is possible to set lifetime information (residual lifetime threshold value) dLife that decreases gradually. In this case, in the storage system, it is possible to secure the minimum remaining life required in accordance with the usage period, and it is possible to improve the reliability and extend the life.
  • WTCTL sets dLife so that, for example, every time the data retention time Ret of most storage modules reaches the life information (residual life threshold) dLife, the value is gradually decreased. Is also possible. In this case, the data retention time Ret can be leveled between the storage systems, so that the reliability can be improved and the life can be extended.
  • the write control circuit WTCTL further selects a storage module (here, STG3) in which the expected write data size eWd is the minimum value (Min.) From the storage modules selected in Step 4 (FIG. 10: Step 5, FIG. 11B).
  • STG3 a storage module in which the expected write data size eWd is the minimum value (Min.) From the storage modules selected in Step 4
  • Step 2 Steps 2 to 5 are executed again.
  • Step 7 FIG. 10: Step 6
  • a write access request (write command) (WREQ [2]) is issued (FIG. 11B).
  • Wh2d is updated from “10” to “20” in STG3 in MGTBL in FIG. 11B.
  • Step 7 in the storage module (in this case, STG2 and STG3) from which the write access request (WREQ) is issued, the logical address LAD included in the write access request (WREQ) is changed to the physical addresses (NVM0 to NVM7). PAD) and write data is written to the converted physical address (PAD).
  • the entire storage device system equalizes the number of times of erasure (and results in writing as a result). (Equalization of the number of times) can be realized, and it becomes possible to improve reliability, extend the service life, and the like. Furthermore, management of data retention time (residual life) makes it possible to further improve reliability, extend the life, and the like.
  • the storage module control circuit DKCTL0 manages the garbage collection in addition to the execution of the inter-storage module wear leveling described in FIG. 3, FIG. 4A, and FIG. 4B of the first embodiment. The case will be described.
  • FIG. 12 is a flowchart showing an example of a write operation and a garbage collection management operation performed by the storage module control circuit in FIGS. 1 and 2 in the storage device system according to the third embodiment of the present invention.
  • 13A, 13B, and 13C are supplementary diagrams of FIG.
  • FIG. 12 is diagrams illustrating an example of contents held in the table MGTBL held by the storage module control circuit DKCTL0 in FIG. 14A, 14B, and 14C are supplementary diagrams of FIG. 12, and are diagrams illustrating an example of contents held in the table GETBL held by the storage module control circuit DKCTL0 of FIG.
  • the table MGTBL shown in FIGS. 13A, 13B, and 13C includes the data size ntW shown in FIG. 4 and the like, the data sizes Wh2d and Wstg for each storage module STG0 to STG3, the write data size ratio WAF, and the expected write data. In addition to the size eWd, the number of erased physical blocks Esz for each STG0 to STG3 is held.
  • the table GETBL shown in FIGS. 14A, 14B, and 14C holds a garbage collection execution state GCv and an erasure execution state ERSv for each storage module STG0 to STG3,... Having each number (STG No).
  • GCv means that the garbage collection operation is being executed when “1”, and means that it is not being executed when “0”.
  • ERSv means that the erase operation is being executed when “1”, and means that it is not being executed when “0”.
  • the control circuit DKCTL0 when necessary (for example, immediately after turning on the power to the storage controller STRGCONT), sends the physical block count Esz and the data size to the storage modules STG0 to STG3 via the interface signal H2D_IF.
  • a notification request for Wstg and Wh2d is issued.
  • each of the storage modules STG0 to STG3 returns the number of physical blocks in the erased state Esz (Esz0 (90), Esz1 (100), Esz2 (140), Esz3 (120)) to DKCTL0.
  • Wstg (Wstg0 (40), Wstg1 (15), Wstg2 (10), Wstg3 (20)) and Wh2d (Wh2d0 (10), Wh2d1 (5), Wh2d2 (5), Wh2d3 (10)) are set. Reply to DKCTL0.
  • control circuit DKCTL0 issues a garbage collection operation and erasure operation confirmation request to the storage modules STG0 to STG3 through the interface signal H2D_IF as necessary.
  • each storage module STG0 to STG3 receives the garbage collection status Gst (Gst0 (0), Gst1 (0), Gst2 (0), Gst3 (0)) and the erase status Est (Est0 (0), Est1 ( 0), Est2 (0), Est3 (0)) are returned to DKCTL0 (FIG. 12: Step1, FIG. 13A).
  • control circuit DKCTL0 sets and updates the number of physical blocks Esz and the data sizes Wstg and Wh2d in the erased state in the table MGTBL. Furthermore, DKCTL0 sets and updates these garbage collection status Gst and erase status Est in the garbage collection execution state GCv and the erase execution state ERSv of the table GETBL (FIG. 12: Step 2, FIG. 13A, FIG. 14A).
  • DKCTL0 is currently a write access request (write command) including write data (WDT [1]) of data size ntW1 (here, 10) and a logical address (here, 123). ) (WREQ [1]).
  • write control circuit WTCTL in DKCTL0 uses Wstg and Wh2d in MGTBL to determine the write data size ratio WAF for each of STG0 to STG3, and in addition to this, the expected write data size eWd using ntW1 Is set in MGTBL and updated (FIG. 12: Step 3, FIG. 13A).
  • FIG. 12 Step 3, FIG. 13A
  • the garbage collection control circuit GCCTL reads the table GETBL (FIG. 14A) and selects the storage modules STG0 to STG4 that are not currently performing the garbage collection operation or the erasure operation as the storage modules to be garbage collected (FIG. 12: Step 4, FIG. 13A). Subsequently, the GCCTL includes a preset threshold value ESZth of the number of physical blocks in the erased state (91 here) and the number of physical blocks in the erased state Esz (Esz0 (90)) for each of the storage modules STG0 to STG3 selected in Step 4. , Esz1 (100), Esz2 (140), Esz3 (120)).
  • the garbage collection control circuit GCCTL issues a garbage collection request (GCrq) to the storage module STG0 selected as the garbage collection target in Step 5, and updates the table GETBL. That is, as shown in FIG. 14B, the value of the garbage collection execution state GCv corresponding to the storage module number (STG No) “0” is “1”, and the storage module STG0 is currently executing the garbage collection operation. It is shown that there is (FIG. 12: Step 11, FIG. 13A, FIG. 14B).
  • the storage module STG0 that has received the garbage collection request (GCrq) executes garbage collection using the processing of Step 3 to Step 8 of FIG. That is, in FIG. 8, the storage module itself determines whether to execute the garbage collection operation by the processing of Step 1 and Step 2, but in the flow of FIG. Is determined by the garbage collection control circuit GCCTL in the control circuit DKCTL0.
  • DKCTL0 can issue a write access request (WREQ), a read access request (RREQ), or the like for a storage module that is not executing a garbage collection operation, thereby improving the efficiency of a write operation, a read operation, or the like. It becomes possible.
  • the write control circuit WTCTL selects a storage module (in this case, STG2) in which the expected write data size eWd is the minimum value (Min.) From among the storage modules selected as the write and read target storage modules in Step 5. Select (FIG. 12: Step 6, FIG. 13A). Next, if there is a notification of the data size Wstg from the storage modules STG0 to STG3, the process proceeds to Step 2, and Steps 2 to 6 are executed again. On the other hand, if there is no notification of Wstg from STG0 to STG3, the process proceeds to Step 8 (FIG. 12: Step 7).
  • Command (WREQ [1]) is issued (FIG. 13A).
  • the storage module STG2 notifies the control circuit DKCTL0 of the number of physical blocks in the erased state Esz (Esz2 (139)) and the data size Wstg (Wstg2 (30)).
  • FIG. 12: Step 10, FIG. 13B the process returns to Step 2.
  • a total value of “30” is notified as Wstg2.
  • DKCTL0 is currently a write access request (write command) including write data (WDT [2]) of data size ntW2 (here, 10) and a logical address (here, 535). ) (WREQ [2]).
  • the WTCTL uses the data sizes Wstg and Wh2d in the MGTBL to obtain the write data size ratio WAF for each of the storage modules STG0 to STG3, and in addition to this, obtains the expected write data size eWd using ntW2.
  • MGTBL is set and updated (FIG. 12: Step 3, FIG. 13B).
  • ESZth 91
  • the GCCTL selects the storage modules STG1 to STG3 as the storage modules to be written and read (FIG. 12: Step 5, FIG. 13B).
  • the write control circuit WTCTL selects a storage module (in this case, STG3) in which the expected write data size eWd is the minimum value (Min.) From among the storage modules selected as the write and read target storage modules in Step 5. Select (FIG. 12: Step 6, FIG. 13B). Next, if there is a notification of the data size Wstg from the storage modules STG0 to STG3, the process proceeds to Step 2, and Steps 2 to 6 are executed again. On the other hand, if there is no notification of Wstg from STG0 to STG3, the process proceeds to Step 8 (FIG. 12: Step 7).
  • a write access request (write command) (WREQ [2]) is issued (FIG. 13B).
  • Step 10 the process proceeds to Step 2.
  • Step 8 in the storage module (in this case, STG2 and STG3) from which the write access request (WREQ) is issued, the logical address LAD included in the write access request (WREQ) is changed to the physical addresses (NVM0 to NVM7). PAD) and write data is written to the converted physical address (PAD).
  • the storage module STG0 that has received the garbage collection request (GCrq) in Step 11 completes the garbage collection operation after the write operation of the write data (WDT [2]) by the storage module STG3 is completed. Will be described.
  • the storage module STG0 transmits the number of physical blocks Esz (Esz0 (100)) and the data size Wstg (Wstg0 (70)) after the garbage collection operation to the control circuit DKCTL0 (FIG. 12: Step 12, FIG. 13C).
  • the garbage collection control circuit GCCTL in the control circuit DKCTL0 updates the table GETBL upon completion of the garbage collection operation.
  • the value of the garbage collection execution state GCv corresponding to the storage module number (STG No) “0” becomes “0”, so that the storage module STG0 is not executing the garbage collection operation. Is shown.
  • the write control circuit WTCTL in the control circuit DKCTL0 sets and updates the number of physical blocks in the erased state Esz (Esz0 (100)) and the data size Wstg (Wstg0 (70)) in the table MGTBL (FIG. 12: Step 2, FIG. 13C).
  • WTCTL uses the data sizes Wstg and Wh2d of the storage module STG0 to obtain the write data size ratio WAF and the expected write data size eWd of the storage module STG0, and sets and updates the table MGTBL (FIG. 12: Step 3, FIG. 13C).
  • the entire storage device system equalizes the number of times of erasure (and results in writing as a result). (Equalization of the number of times) can be realized, and it becomes possible to improve reliability, extend the service life, and the like. Furthermore, by managing the garbage collection operation with the storage controller STRGCONT, it is possible to know which storage module is executing the garbage collection operation and which storage module can be written to and read from. The write and read operations can be executed in parallel. As a result, the storage system can be speeded up while leveling.
  • the storage module control circuit DKCTL0 performs the erase operation in addition to the execution of the write operation (inter-storage module wear leveling) described in FIG. 3, FIG. 4A, FIG. The case of performing will be described.
  • FIG. 15 is a flowchart showing an example of a write operation and an erase operation performed by the storage module control circuit in FIGS. 1 and 2 in the storage system according to the fourth embodiment of the present invention.
  • 16A, FIG. 16B, and FIG. 16C are supplementary diagrams of FIG. 15, and show an example of the contents held in the table MGTBL held by the storage module control circuit DKCTL0 of FIG.
  • the control circuit DKCTL0 passes the interface signal H2D_IF to the storage modules STG0 to STG3 to determine the number of physical blocks Esz and the data size.
  • a notification request for Wstg and Wh2d is issued.
  • each of the storage modules STG0 to STG3 returns the number of physical blocks in the erased state Esz (Esz0 (90), Esz1 (100), Esz2 (140), Esz3 (120)) to DKCTL0.
  • Wstg (Wstg0 (40), Wstg1 (15), Wstg2 (10), Wstg3 (20)) and Wh2d (Wh2d0 (10), Wh2d1 (5), Wh2d2 (5), Wh2d3 (10)) are set. Reply to DKCTL0.
  • control circuit DKCTL0 issues a garbage collection operation and erasure operation confirmation request to the storage modules STG0 to STG3 through the interface signal H2D_IF as necessary.
  • each storage module STG0 to STG3 receives the garbage collection status Gst (Gst0 (0), Gst1 (0), Gst2 (0), Gst3 (0)) and the erase status Est (Est0 (0), Est1 ( 0), Est2 (0), Est3 (0)) are returned to DKCTL0 (FIG. 15: Step1, FIG. 16A).
  • control circuit DKCTL0 sets and updates the number of physical blocks Esz and the data sizes Wstg and Wh2d in the erased state in the table MGTBL. Furthermore, DKCTL0 sets and updates these garbage collection status Gst and erase status Est in the garbage collection execution state GCv and erase execution state ERSv of the table GETBL (FIG. 15: Step 2, FIG. 16A, FIG. 14A).
  • DKCTL0 is currently a write access request (write command) including write data (WDT [1]) of data size ntW1 (here, 10) and a logical address (here, 123). ) (WREQ [1]).
  • write control circuit WTCTL in DKCTL0 uses Wstg and Wh2d in MGTBL to determine the write data size ratio WAF for each of STG0 to STG3, and in addition to this, the expected write data size eWd using ntW1 Is set in MGTBL and updated (FIG. 15: Step 3, FIG. 16A).
  • FIG. 15 Step 3, FIG. 16A
  • Step 4 the storage controller STRGCONT checks whether there is a data erase request (EQ) from the information processing devices SRV0 to SRVm, and if there is a data erase request (EQ), executes Step 5, If not, Step 6 is executed. That is, for example, from SRV0 to SRVm, a data erasure request (EQ) for erasing data of the logical address LAD of “1000 to 2279” is input to the STRGCONT interface circuits STIF00 to STIFm1. This data erasure request (EQ) is notified to the data erasure control circuit ERSCTL of the control circuit DKCTL0 through the control circuit HCTL0 (FIG. 15: Step 4), and then Step 5 is executed.
  • EQ data erase request
  • ERSrq data erasure access request
  • the write control circuit WTCTL selects a storage module (in this case, STG2) having the expected write data size eWd of the minimum value (Min.) From among the storage modules STG1 to STG3 other than the erase operation target in Step 5 (FIG. 15: Step 6, FIG. 16A).
  • STG2 the storage module having the expected write data size eWd of the minimum value (Min.) From among the storage modules STG1 to STG3 other than the erase operation target in Step 5
  • Step 2 Steps 2 to 4 and Step 6 are executed again.
  • Step 8 FIG. 15: Step 7
  • Command (WREQ [1]) is issued (FIG. 16A).
  • the storage module STG2 notifies the control circuit DKCTL0 of the number of physical blocks in the erased state Esz (Esz2 (139)) and the data size Wstg (Wstg2 (30)). (FIG. 15: Step 10, FIG. 16B), the process returns to Step 2.
  • a total value of “30” is notified as Wstg2.
  • DKCTL0 is currently a write access request (write command) including write data (WDT [2]) of data size ntW2 (here, 10) and a logical address (here, 535). ) (WREQ [2]).
  • the WTCTL uses the data sizes Wstg and Wh2d in the MGTBL to obtain the write data size ratio WAF for each of the storage modules STG0 to STG3, and in addition to this, obtains the expected write data size eWd using ntW2.
  • MGTBL is set and updated (FIG. 15: Step 3, FIG. 16B).
  • Step 4 the storage controller STRGCONT checks whether there is a data erase request (EQ) from the information processing devices SRV0 to SRVm, and if there is a data erase request (EQ), executes Step 5, If not, Step 6 is executed. In this case, since there is no data erasure request (EQ), Step 6 is executed. Subsequently, the write control circuit WTCTL selects a storage module (in this case, STG3) having the expected write data size eWd of the minimum value (Min.) From among the storage modules STG1 to STG3 other than the erase operation target in Step 5 ( FIG. 15: Step 6, FIG. 16B).
  • a storage module in this case, STG3 having the expected write data size eWd of the minimum value (Min.) From among the storage modules STG1 to STG3 other than the erase operation target in Step 5 ( FIG. 15: Step 6, FIG. 16B).
  • Step 2 if there is a notification of the data size Wstg from the storage modules STG0 to STG3, the process proceeds to Step 2, and Steps 2 to 4 and Step 6 are executed again. On the other hand, if there is no notification of Wstg from STG0 to STG3, the process proceeds to Step 8 (FIG. 15: Step 7).
  • a write access request (write command) (WREQ [2]) is issued (FIG. 16B).
  • Step 10 the process proceeds to Step 2.
  • Step 8 in the storage module (in this case, STG2 and STG3) from which the write access request (WREQ) is issued, the logical address LAD included in the write access request (WREQ) is changed to the physical addresses (NVM0 to NVM7). PAD) and write data is written to the converted physical address (PAD).
  • the storage module STG0 that has received the data erase access request (ERSrq) in Step 11 completes the erase operation after the write operation of the write data (WDT [2]) by the storage module STG3 is completed.
  • the storage module STG0 transmits the number of physical blocks Esz (Esz0 (100)) and the data size Wstg (Wstg0 (40)) after the erase operation to the control circuit DKCTL0 (FIG. 15: Step 12, FIG. 16C).
  • the data erasure control circuit ERSCTL in the control circuit DKCTL0 updates the table GETBL in response to the completion of the erasure operation. That is, as shown in FIG. 14A, the value of the erase execution state ERSv corresponding to the storage module number (STG No) “0” is “0”, which indicates that the storage module STG0 is not executing the erase operation. It is.
  • the write control circuit WTCTL in the control circuit DKCTL0 sets the number of erased physical blocks Esz (Esz0 (100)) and the data size Wstg (Wstg0 (40)) in the table MGTBL and updates them (FIG. 15: Step 2, FIG. 16C).
  • WTCTL uses the data sizes Wstg and Wh2d of the storage module STG0 to determine the write data size ratio WAF and the expected write data size eWd of the storage module STG0, and sets and updates the table MGTBL (FIG. 15: Step 3, FIG. 16C).
  • the entire storage device system can level the number of erases (and write as a result). (Equalization of the number of times) can be realized, and it becomes possible to improve reliability, extend the service life, and the like. Furthermore, by controlling the erase operation in the storage controller STRGCONT, it is possible to grasp which storage module is executing the erase operation and to which storage module can be written or read. Read operations can be executed in parallel. As a result, the storage system can be speeded up while leveling.
  • the storage controller STRGCONT performs management of the garbage collection operation and control of the erasing operation for each storage module STG.
  • the storage control circuit STCT0 of FIG. 6 may manage the garbage collection operation and control the erase operation for each of the nonvolatile memories NVM0 to NVM7. That is, information (GCnvm) indicating which NVM0 to NVM7 is performing the garbage collection operation and information indicating which NVM0 to NVM7 is performing the erasing operation in the random access memory RAMst of FIG. (ERSnvm) or the like may be included.
  • GCnvm information indicating which NVM0 to NVM7 is performing the garbage collection operation
  • information indicating which NVM0 to NVM7 is performing the erasing operation in the random access memory RAMst of FIG. (ERSnvm) or the like may be included.
  • FIG. 17 is a flowchart showing an example of a write operation and a garbage collection management operation performed by the storage module control circuit in FIGS. 1 and 2 in the storage system according to the fifth embodiment of the present invention.
  • 18A, 18B, and 18C are supplementary diagrams of FIG. 17, and are diagrams illustrating an example of contents held in the table MGTBL held by the storage module control circuit DKCTL0 of FIG.
  • Step 1a of FIG. 17 the control circuit DKCTL0 uses the interface signal H2D_IF to supply the storage modules STG0 to STG3 with the number of physical blocks Esz and the data size as needed (for example, immediately after powering on the storage controller STRGCONT).
  • a notification request for Wstg and Wh2d is issued.
  • each of the storage modules STG0 to STG3 returns the number of physical blocks in the erased state Esz (Esz0 (90), Esz1 (100), Esz2 (140), Esz3 (120)) to DKCTL0.
  • Wstg Wstg0 (40), Wstg1 (15), Wstg2 (10), Wstg3 (20)) and Wh2d (Wh2d0 (10), Wh2d1 (5), Wh2d2 (5), Wh2d3 (10)) are set. It returns to DKCTL0 (FIG. 18A).
  • Step 1b of FIG. 17 the control circuit DKCTL0 issues a garbage collection operation and erasure operation confirmation request to the storage modules STG0 to STG3 through the interface signal H2D_IF as necessary.
  • each storage module STG0 to STG3 receives the garbage collection status Gst (Gst0 (0), Gst1 (0), Gst2 (0), Gst3 (0)) and the erase status Est (Est0 (0), Est1 ( 0), Est2 (0), Est3 (0)) are returned to DKCTL0 (FIG. 18A).
  • the write control circuit WTCTL first divides the write data (WDT [A]) of the data size ntW_A (here, 20) held in the random access memories RAM0 to RAM3. .
  • the data is divided into write data (WDT [A1]) having a data size of ntW_A1 (here, 10) and write data (WDT [A2]) having a data size of ntW_A2 (here, 10).
  • WTCTL generates parity data (PA12) of data size ntW_PA12 (here, 10) from the divided write data (WDT [A1]) and write data (WDT [A2]) (FIG. 18A).
  • a write access request (WREQ [A2]) including the WDT [A2] and a predetermined logical address (here, 224) is generated.
  • control circuit DKCTL0 sets the number of erased physical blocks Esz and the data sizes Wstg and Wh2d associated with Step 1a in the table MGTBL and updates them. Furthermore, DKCTL0 sets and updates the garbage collection status Gst and the erase status Est associated with Step 1a in the garbage collection execution state GCv and the erase execution state ERSv of the table GETBL (FIG. 17: Step 2, FIG. 18A, FIG. 14A).
  • the garbage collection control circuit GCCTL reads the table GETBL (FIG. 14A) and selects the storage modules STG0 to STG4 that are not currently performing the garbage collection operation or the erasure operation as the storage modules to be garbage collected (FIG. 17: Step 4, FIG. 18A). Subsequently, the GCCTL includes a preset threshold value ESZth of the number of physical blocks in the erased state (91 here) and the number of physical blocks in the erased state Esz (Esz0 (90)) for each of the storage modules STG0 to STG3 selected in Step 4. , Esz1 (100), Esz2 (140), Esz3 (120)).
  • the garbage collection control circuit GCCTL issues a garbage collection request (GCrq) to the storage module STG0 selected as the garbage collection target in Step 5, and updates the table GETBL. That is, as shown in FIG. 14B, the value of the garbage collection execution state GCv corresponding to the storage module number (STG No) “0” is “1”, and the storage module STG0 is currently executing the garbage collection operation. This is shown (FIG. 17: Step 11, FIG. 18A, FIG. 14B).
  • the storage module STG0 that has received the garbage collection request (GCrq) executes garbage collection using the processing of Step 3 to Step 8 of FIG. That is, in FIG. 8, the storage module itself determines whether or not to execute the garbage collection operation by the processing of Step 1 and Step 2, but in the flow of FIG. Is determined by the garbage collection control circuit GCCTL in the control circuit DKCTL0.
  • DKCTL0 can issue a write access request (WREQ), a read access request (RREQ), or the like for a storage module that is not executing a garbage collection operation, thereby improving the efficiency of a write operation, a read operation, or the like. It becomes possible.
  • the write control circuit WTCTL has three storage modules (in this case, STG2, STG3, and STG1) in ascending order of the expected write data size eWd from the storage modules selected as the storage modules to be written and read in Step 5. (FIG. 17: Step 6, FIG. 18A).
  • Step 2 the process proceeds to Step 2
  • Steps 2 to 6 are executed again.
  • Step 8 the process proceeds to Step 8 (FIG. 17: Step 7).
  • the write control circuit WTCTL sends the write access request (write command) (WREQ [A1], WREQ [A2], WREQ [PA12] described in Step 1a to the storage modules STG2, STG3, and STG1 selected in Step 6, respectively. ) Is issued (FIG. 18B).
  • the WTCTL updates the table STGTBL based on the correspondence relationship between the logical addresses LAD (223, 224, 225) accompanying each write access request and STG2, STG3, STG1 (FIG. 17: Step 9),
  • the data size Wh2d of MGTBL is updated (FIG. 17: Step 9, FIG. 18B). That is, in STGTBL as shown in FIG.
  • Wh2d is updated to “15”, “15”, and “20”, respectively.
  • Step 10 when the writing of the write data (WDT [A1]) is completed, the storage module STG2 completes the erased physical block number Esz (Esz2 (139)) and the data size Wstg (Wstg2 (30) to the control circuit DKCTL0. )) Further, when the write of the write data (WDT [A2]) is completed, the storage module STG3 passes the erasure state physical block number Esz (Esz3 (119)) and the data size Wstg (Wstg3 (40)) to DKCTL0.
  • the storage module STG1 notifies the DKCTL0 of the erased physical block number Esz (Esz1 (100)) and the data size Wstg (Wstg1 (45)) (FIG. 18C). .
  • Step 10 the process returns to Step 1b, and the write control circuit WTCTL divides write data and generates parity data for the next write data (WDT [B]) of the data size ntW_B (here, 20).
  • the data is divided into write data (WDT [B1]) of data size ntW_B1 (here 10) and write data (WDT [B2]) of data size ntW_B2 (here 10), and data size ntW_PB12 ( Parity data (PB12) of 10) is generated (FIG. 18C).
  • the WTCTL generates a write access request (write command) including each of these write data and parity data.
  • the information notified in Step 10 is reflected in MGTBL in Step 2 (FIG. 18C).
  • the storage module STG0 that has received the garbage collection request (GCrq) at Step 11 completes the garbage collection operation.
  • the STG0 transmits the erased physical block number Esz (Esz0 (100)) and the data size Wstg (Wstg0 (70)) after the garbage collection operation to the control circuit DKCTL0 (FIG. 17: Step 12, FIG. 18C).
  • the garbage collection control circuit GCCTL in the control circuit DKCTL0 updates the table GETBL in response to the completion of the garbage collection operation.
  • the value of the garbage collection execution state GCv corresponding to the storage module number (STG No) “0” becomes “0”, so that the storage module STG0 is not executing the garbage collection operation. Is shown.
  • the write control circuit WTCTL in the control circuit DKCTL0 sets and updates the number of physical blocks in the erased state Esz (Esz0 (100)) and the data size Wstg (Wstg0 (70)) in the table MGTBL (FIG. 17: Step 2, FIG. 18C).
  • FIG. 19 is an explanatory diagram showing an example of a read operation performed by the storage module control circuit in FIGS. 1 and 2 in the storage system according to Embodiment 5 of the present invention.
  • data A is composed of data A1 and A2
  • data A1 is stored in the storage module STG2
  • data A2 is stored in the storage module STG3.
  • the parity data PA12 generated from the data A1 and A2 is stored in the storage module STG1.
  • Data B is composed of data B1 and B2, data B1 is stored in the storage module STG1, and data B2 is stored in the storage module STG2. Further, the parity data PB12 generated from the data B1 and B2 is stored in the storage module STG0.
  • Data C is composed of data C1 and C2, data C1 is stored in the storage module STG0, and data C2 is stored in the storage module STG1.
  • the parity data PC12 generated from the data C1 and C2 is stored in the storage module STG3.
  • Data D is composed of data D1 and D2, data D1 is stored in storage module STG2, and data D2 is stored in storage module STG3.
  • the parity data PD12 generated from the data D1 and D2 is stored in the storage module STG0.
  • a garbage collection request (GCrq) is issued from the garbage collection control circuit GCCTL in the control circuit DKCTL0 to the storage module STG1, and the read control circuit RDCTL is being executed while the STG1 is executing a garbage collection operation accordingly.
  • the RDCTL can grasp that the storage module STG1 is executing the garbage collection operation from the table GETBL as described in FIG.
  • RDCTL indicates that data B1 and B2 are stored in storage modules STG1 and STG2 and parity data PB12 is stored in storage module STG0 according to the table STGTBL as described in FIG. It can be grasped from the corresponding logical address LAD.
  • the read control circuit RDCTL reads data B2 stored in the storage module STG2 and parity data PB12 stored in the storage module STG0 other than the storage module STG1 that is executing the garbage collection operation.
  • RDCTL restores data B using data B2 and parity data PB12 (restores data B1 and restores data B from data B1 and B2).
  • STRGCONT control circuit DKCTL
  • the storage device system of the fifth embodiment typically, the entire number of erasures in the entire storage device system ( As a result, it is possible to realize the leveling of the number of times of writing), and it is possible to improve the reliability and extend the life.
  • the garbage collection operation in the storage controller STRGCONT it is possible to grasp which storage module is executing the garbage collection operation and to which storage module can be written and read. The write and read operations can be executed in parallel. As a result, the storage system can be speeded up while leveling. In addition to this, it is possible to further improve the reliability by realizing the RAID function in the storage controller STRGCONT (control circuit DKCTL).
  • FIG. 21 is a block diagram showing a detailed configuration example of the storage module in FIG. 1 in the storage system according to Embodiment 6 of the present invention.
  • the storage module (memory module) STG shown in FIG. 21 replaces the random access memory RAMst of FIG. 6 with a nonvolatile memory NVMEMst instead of deleting the battery backup device BBU of FIG. The point is different.
  • the configuration is the same as in the case of FIG.
  • the non-volatile memory NVMEMst is a memory that can perform a write operation faster than the NAND flash memory and can be accessed in small units (for example, byte units).
  • small units for example, byte units.
  • PCM phase change memory
  • SPRAM Spin transfer torque RAM
  • MRAM Magneticoresistive RAM
  • FRAM Feroelectric RAM
  • ReRAM resistance change memory
  • RAM Resistive
  • the storage controller predicts each storage module from the amount of write data to be written next.
  • the amount of write data can be obtained.
  • the storage controller can write the next data to the storage module having the smallest predicted write data amount.
  • the storage controller In addition to the amount of write data actually written to the non-volatile memory by a plurality of storage modules, the storage controller notifies the storage controller of the above-mentioned predicted write data amount by remaining the storage system. It can be obtained for storage modules that have a lifespan that is longer than the life. Then, the storage controller can write the next data into the storage module having the smallest predicted write data amount in the target storage module. As a result, while maintaining the product life of the storage system, the number of writes between the plurality of storage modules can be leveled with high efficiency, and a highly reliable and long-life storage system can be realized.
  • the present invention made by the present inventor has been specifically described based on the embodiment.
  • the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention.
  • the above-described embodiment has been described in detail for easy understanding of the present invention, and is not necessarily limited to one having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. .
  • ARB arbitration circuit BBU battery backup device BIF interface circuit BP backplane BUF buffer CM cache memory CMCTL cache control circuit CPU processor unit CPUCR processor core DIAG diagnostic circuit DKCTL control circuit ERSCTL data erase control circuit ERSv erase execution state Estz erase state Esz Number of physical blocks GCCTL garbage collection control circuit GCv garbage collection execution state Gst garbage collection status H2D_IF interface signal H2S_IF interface signal HCTL control circuit HDIAG diagnostic circuit HOST_IF interface circuit HRDCTL read control circuit HWTCTL write control circuit L D Logical address MGTBL, STGTBL, GETBL Table MNGER Information processing circuit NVM Non-volatile memory NVMEMst Non-volatile memory PAD Physical address PBK Physical block RAM, RAMst Random access memory RAMC, NVCT0 to NVCT7 Memory control circuit RDCTL Read control circuit Ret Data retention time ( Remaining life) RetTBL table SIFC interface circuit SRV Information processing device (host) STCT control circuit STG Storage module (memor

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Abstract

　不揮発性メモリを含むメモリモジュールを複数備えた記憶装置システムにおいて、信頼性の向上や長寿命化等を実現する。このため、複数のメモリモジュール（ＳＴＧ）は、実際にその内部の不揮発性メモリに書き込んだライトデータ量（Ｗｓｔｇ）を制御回路ＤＫＣＴＬ０へ通達する。制御回路ＤＫＣＴＬ０は、当該ライトデータ量（Ｗｓｔｇ）と、複数のメモリモジュールに向けて既に発行済みの書き込み命令に伴うライトデータ量（Ｗｈ２ｄ）と、次の書き込み命令に伴うライトデータ量（ｎｔＷ）とから、各メモリモジュール毎の予測ライトデータ量（ｅＷｄ）を求める。そして、この予測ライトデータ量が最小のメモリモジュールへ次の書き込み命令を発行する。

Description

記憶装置システム
　本発明は、記憶装置システムに関し、例えば、ＳＳＤ（Solid State Drive）等の外部記憶装置（ストレージ）における制御技術に関する。
　近年、複数のＮＡＮＤ型フラッシュメモリと、コントローラから構成されるＳＳＤ（Solid State Drive）がストレージシステム、サーバー機器およびＬａｐｔｏｐ　ＰＣ等に利用されている。ＮＡＮＤ型フラッシュメモリには、消去回数に上限があり、データ書き込みサイズとデータ消去サイズが大きく異なることが広く知られている。
　特許文献１には、階層的な容量仮想化を実現すると共に、ストレージシステム全体での消去回数の偏りを軽減する技術が開示されている。具体的には、既に書き込まれたデータを対象に、それを適宜移動することで消去回数を平準化するという所謂スタティックウエアレベリングを行う技術が示されている。また、特許文献２にはフラッシュメモリを利用したストレージシステムの管理方法について開示されている。特許文献３には、ストレージシステムの電源遮断時の制御技術が開示されている。特許文献４にはＳＳＤの制御技術が開示されている。特許文献５にはＳＳＤとＨＤＤ間でのデータ転送技術が開示されている。
国際公開第２０１１／０１０３４４号 特開２０１１－３１１１号公報 特開２０１１－１３８２７３号公報 特開２０１１－９０４９６号公報 特開２００７－１１５２３２号公報
　本発明者らは、本願に先立ち、ＳＳＤ（Solid State Drive）やメモリカードなどのストレージへ利用されているＮＡＮＤ型フラッシュメモリの制御方法について検討した。
　ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、あるメモリ領域へデータを書き込むためには、予め、そのメモリ領域のデータを消去する必要がある。この消去時の最小データ単位は例えば１Ｍバイト等であり、書き込み時の最小データ単位は例えば４Ｋバイト等である。つまり、４Ｋバイトのデータを書くために、１Ｍバイトの消去済メモリ領域を確保する必要がある。この１Ｍバイトの消去済メモリ領域を確保するために、ＳＳＤ内部ではガーベージコレクションと呼ばれる動作が必要となる。
　このガーベージコレクション動作では、ＳＳＤは、先ず、既に書き込み済の１Ｍバイトの不揮発性メモリ領域ＡおよびＢから、現時点で有効なデータを読み出し、これらのデータを集めて、ＲＡＭへ書き込む。次に、不揮発性メモリ領域ＡおよびＢを消去する。最後に、ＲＡＭへ書き込まれたデータをまとめて不揮発性メモリ領域Ａへ書き込む。このガーベージコレクション動作によって、１Ｍバイトの不揮発性メモリ領域Ｂが消去済メモリ領域となり、この不揮発性メモリ領域Ｂへ新たなにデータを書き込むことができる。
　しかしながら、このガーベージコレクション動作によって、ＳＳＤ内部では、ある不揮発正メモリ領域から他の不揮発性メモリ領域へのデータの移動が発生し、この際に、ホストコントローラからＳＳＤへ要求されたライトデータサイズよりも、大きなデータサイズの書き込みが行われる。このため、ＳＳＤの信頼性や寿命が低下する恐れがある。さらに、例えばＮＡＮＤ型フラッシュメモリを利用したＳＳＤを多数利用してストレージシステムを構築する場合、多数のＳＳＤを制御するストレージコントローラは、各ＳＳＤが内部で自立的に行うガーベージコレクション動作やウエアレベリングなどによって増加したライトデータ量を含んだ実際のライトデータ量を把握できない。このため、ストレージシステム（記憶装置システム）としての信頼性や寿命が低下する恐れがある。
　本発明は、このようなことを鑑みてなされたものであり、本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
　本実施の形態による記憶装置システムは、複数のメモリモジュールと、複数のメモリモジュールを制御する第１制御回路とを備える。複数のメモリモジュールのそれぞれは、複数の不揮発性メモリとこれらを制御する第２制御回路を備える。第２制御回路は、複数の不揮発性メモリに対して実際に書き込みを行った第２書き込みデータ量を把握し、当該第２書き込みデータ量を第１制御回路に適宜通達する。第１制御回路は、複数のメモリモジュールに対して既に発行済みの書き込み命令に伴う第１書き込みデータ量を複数のメモリモジュール毎に把握し、第１書き込みデータ量と第２書き込みデータ量の比率となる第１比率を複数のメモリモジュール毎に計算する。そして、第１制御回路は、当該計算結果を反映して、複数のメモリモジュールの中から次の書き込み命令を発行するメモリモジュールを選択する。
　本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、不揮発性メモリを含むメモリモジュールを複数備えた記憶装置システムにおいて、信頼性の向上や長寿命化等が実現可能になる。
本発明の実施の形態１による記憶装置システムにおいて、それを適用した情報処理システムの概略構成例を示すブロック図である。 図１におけるストレージコントローラの詳細な構成例を示すブロック図である。 図１および図２におけるストレージモジュール用の制御回路が行う書き込み動作の一例を示すフローチャートである。 図３の補足図であり、ストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の保持内容の一例を示す図である。 図３の補足図であり、ストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の他の保持内容の一例を示す図である。 図２のストレージモジュール用の制御回路が持つテーブル（ＳＴＧＴＢＬ）の保持内容の一例を示す図である。 図２のストレージモジュール用の制御回路が持つテーブル（ＳＴＧＴＢＬ）の他の保持内容の一例を示す図である。 図２のストレージモジュール用の制御回路が持つテーブル（ＳＴＧＴＢＬ）の更に他の保持内容の一例を示す図である。 図２のストレージモジュール用の制御回路が持つテーブル（ＳＴＧＴＢＬ）の更に他の保持内容の一例を示す図である。 図１におけるストレージモジュールの詳細な構成例を示すブロック図である。 図１のストレージモジュール内で行われるウエアレベリング方法の一例を示すフロー図である。 図１のストレージモジュール内で行われるガーベージコレクションおよびウエアレベリング方法の一例を示すフロー図である。 図１におけるストレージモジュール用の制御回路およびストレージ用の制御回路が行う読み出し動作例を示すフロー図である。 本発明の実施の形態２による記憶装置システムにおいて、図１および図２におけるストレージモジュール用の制御回路が行う書き込み動作の一例を示すフローチャートである。 図１０の補足図であり、ストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の保持内容の一例を示す図である。 図１０の補足図であり、ストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の他の保持内容の一例を示す図である。 本発明の実施の形態３による記憶装置システムにおいて、図１および図２におけるストレージモジュール用の制御回路が行う書き込み動作およびガーベージコレクションの管理動作の一例を示すフローチャートである。 図１２の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の保持内容の一例を示す図である。 図１２の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の他の保持内容の一例を示す図である。 図１２の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の更に他の保持内容の一例を示す図である。 図１２の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＧＥＴＢＬ）の保持内容の一例を示す図である。 図１２の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＧＥＴＢＬ）の他の保持内容の一例を示す図である。 図１２の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＧＥＴＢＬ）の更に他の保持内容の一例を示す図である。 本発明の実施の形態４による記憶装置システムにおいて、図１および図２におけるストレージモジュール用の制御回路が行う書き込み動作および消去動作の一例を示すフローチャートである。 図１５の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の保持内容の一例を示す図である。 図１５の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の他の保持内容の一例を示す図である。 図１５の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の更に他の保持内容の一例を示す図である。 本発明の実施の形態５による記憶装置システムにおいて、図１および図２におけるストレージモジュール用の制御回路が行う書き込み動作およびガーベージコレクションの管理動作の一例を示すフローチャートである。 図１７の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の保持内容の一例を示す図である。 図１７の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の他の保持内容の一例を示す図である。 図１７の補足図であり、図２のストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の更に他の保持内容の一例を示す図である。 本発明の実施の形態５による記憶装置システムにおいて、図１および図２におけるストレージモジュール用の制御回路が行う読み出し動作の一例を示す説明図である。 本発明の実施の形態２による記憶装置システムにおいて、ストレージモジュールのデータ保持特性の一例を示す説明図である。 図２０Ａのデータ保持特性をテーブル上で規定した一例を示す図である。 本発明の実施の形態６による記憶装置システムにおいて、図１におけるストレージモジュールの詳細な構成例を示すブロック図である。 図７のフローを概略的に説明する補足図である。 図８のフローを概略的に説明する補足図である。
　以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。特に明示した場合を除き、それらは互いに無関係ではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　（実施の形態１）
　《情報処理システムの概要》
　図１は、本発明の実施の形態１による記憶装置システムにおいて、それを適用した情報処理システムの概略構成例を示すブロック図である。図１に示す情報処理システムは、情報処理装置ＳＲＶ０～ＳＲＶｍと、ストレージシステム（記憶装置システム）ＳＴＲＧＳＹＳを備える。ＳＴＲＧＳＹＳは、複数のストレージモジュール（メモリモジュール）ＳＴＧ０～ＳＴＧｎ＋４と、ＳＲＶ０～ＳＲＶｍからの要求に応じてＳＴＧ０～ＳＴＧｎ＋４の制御を行うストレージコントローラＳＴＲＧＣＯＮＴとを備えている。情報処理装置ＳＲＶ０～ＳＲＶｍとストレージコントローラＳＴＲＧＣＯＮＴはインターフェース信号Ｈ２Ｓ＿ＩＦにて接続されており、ストレージコントローラＳＴＲＧＣＯＮＴとストレージモジュールＳＴＧ０～ＳＴＧｎ＋４はインターフェース信号Ｈ２Ｄ＿ＩＦにて接続されている。
　インターフェース信号Ｈ２Ｓ＿ＩＦおよびＨ２Ｄ＿ＩＦの通信方式には、例えば、シリアルインターフェース信号方式、パラレルインターフェース信号方式、光インターフェース信号方式などを利用できる。代表的なインターフェース信号方式には、ＳＣＳＩ（Small Computer System Interface）、ＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI）、ＦＣ（Fibre Channel）などがあり、いうまでもなく、全ての方式を利用することができる。
　情報処理装置ＳＲＶ０～ＳＲＶｍは、例えばサーバー装置等であり、様々なＯＳ上で、様々なアプリケーションを実行する装置である。ＳＲＶ０～ＳＲＶｍのそれぞれは、複数のプロセッサコアＣＰＵＣＲ０～ＣＰＵＣＲｋを持つプロセッサユニットＣＰＵと、ランダムアクセスメモリＲＡＭと、バックプレーン用のインターフェース回路ＢＩＦおよびストレージシステム用のインターフェース回路ＳＴＩＦを備える。ＢＩＦは、各ＳＲＶ０～ＳＲＶｍ間でバックプレーンＢＰを介して通信を行うための回路であり、ＳＴＩＦは、ストレージシステム（記憶装置システム）ＳＴＲＧＳＹＳに対して、インターフェース信号Ｈ２Ｓ＿ＩＦを用いて各種要求（ライト要求（ＷＱ）、リード要求（ＲＱ）等）を行うための回路である。
　ストレージモジュール（メモリモジュール）ＳＴＧ０～ＳＴＧｎ＋４には、情報処理装置ＳＲＶ０～ＳＲＶｍで必要なデータ、アプリケーションおよびＯＳなどが格納される。ＳＴＧ０～ＳＴＧｎ＋４は、特に限定しないが、例えばＳＳＤ（Solid State Drive）等に該当するものである。ＳＴＧ０～ＳＴＧｎ＋４は、それぞれ同様の構成を備えており、例えばＳＴＧ０を代表に説明すると、不揮発性メモリＮＶＭ０～ＮＶＭ７と、ランダムアクセスメモリＲＡＭｓｔと、これらに対するアクセス等の制御を行うストレージ用の制御回路ＳＴＣＴ０を備えている。ＮＶＭ０～ＮＶＭ７には、例えば、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、相変化型メモリ、抵抗変化型メモリ、磁気メモリ、強誘電体メモリなどを適用可能である。
　情報処理装置ＳＲＶ０～ＳＲＶｍは、例えば、アプリケーションを実行する際に、必要なプログラムやデータのリード要求（ＲＱ）をストレージコントローラＳＴＲＧＣＯＮＴへ発行する。また、ＳＲＶ０～ＳＲＶｍは、自身の実行結果やデータを格納するためにライト要求（書き込み命令）（ＷＱ）をストレージコントローラＳＴＲＧＣＯＮＴへ発行する。リード要求（ＲＱ）には論理アドレス（ＬＡＤ）、データ読み出し命令（ＲＤ）、セクタカウント（ＳＥＣ）などが含まれ、また、ライト要求（ＷＱ）には論理アドレス（ＬＡＤ）、データ書込み命令（ＷＲＴ）、セクタカウント（ＳＥＣ）および書き込みデータ（ＷＤＡＴＡ）などが含まれる。
　ストレージコントローラＳＴＲＧＣＯＮＴは、キャッシュメモリＣＭ０～ＣＭ３およびランダムアクセスメモリＲＡＭ０～ＲＡＭ３を含む内部メモリと、ホスト用の制御回路ＨＣＴＬ０，ＨＣＴＬ１と、ストレージモジュール用の制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１を備える。加えて、ＳＴＲＧＣＯＮＴは、ストレージシステム用のインターフェース回路ＳＴＩＦ（００，０１，…，ｍ０，ｍ１）とストレージモジュール用のインターフェース回路ＳＩＦＣ（００，０１，…，ｎ０，ｎ１）を備える。
　ホスト用の制御回路ＨＣＴＬ０，ＨＣＴＬ１は、主に、情報処理装置ＳＲＶ０～ＳＲＶｍとの間の通信（例えばＳＲＶ０～ＳＲＶｍからの各種要求（リード要求（ＲＱ）やライト要求（ＷＱ）等）の受け付けや、ＳＲＶ０～ＳＲＶｍに向けた応答等）を制御する回路である。このＨＣＴＬ０，ＨＣＴＬ１とＳＲＶ０～ＳＲＶｍとの間の通信に際し、インターフェース回路ＳＴＩＦは、インターフェース信号Ｈ２Ｓ＿ＩＦの通信方式に応じたプロトコル変換を行う。ストレージモジュール用の制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１は、主に、ＨＣＴＬ０，ＨＣＴＬ１によって受け付けられたＳＲＶ０～ＳＲＶｍからの各種要求に応じて、ストレージモジュールＳＴＧ０～ＳＴＧｎ＋４に対してアクセス要求等の通信を行う回路である。このアクセス要求等の通信に際し、インターフェース回路ＳＩＦＣは、インターフェース信号Ｈ２Ｄ＿ＩＦの通信方式に応じたプロトコル変換を行う。
　なお、特に限定はしないが、ここでは、ホスト用の制御回路ＨＣＴＬ０，ＨＣＴＬ１は、２系統設けられ、一方（例えばＨＣＴＬ１）は他方（例えばＨＣＴＬ０）が故障した際の予備用として備わっている。ストレージモジュール用の制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１、インターフェース回路ＳＴＩＦ（例えばＳＴＩＦ００とＳＴＩＦ０１）、インターフェース回路ＳＩＦＣ（例えばＳＩＦＣ００とＳＩＦＣ０１）も同様に、耐障害性の向上のため、一方は他方の予備用として備わっている。また、特に限定はしないが、ここでは、１個のＳＩＦＣ（例えばＳＩＦＣ００）に５個のストレージモジュール（メモリモジュール）（ここではＳＴＧ０～ＳＴＧ４）が接続される構成となっている。この数は、例えば、ＲＡＩＤ（Redundant Arrays of Inexpensive Disks）の仕様等（例えばデータを４個のＳＴＧに分割して書き込み、それらのパリティを残りの１個に書き込む等）を考慮して適宜定めることが可能である。
　次に、図１の情報処理システムの全体動作について簡単に説明する。ホスト用の制御回路ＨＣＴＬ０，ＨＣＴＬ１は、情報処理装置ＳＲＶ０～ＳＲＶｍからのリード要求（ＲＱ）やライト要求（書き込み命令）（ＷＱ）等をストレージシステム用のインターフェース回路ＳＴＩＦ（００，０１，…，ｍ０，ｍ１）を介して受け付ける。例えば、リード要求（ＲＱ）を受け付けた場合、ＨＣＴＬ０，ＨＣＴＬ１は、先ず、リード要求（ＲＱ）に含まれる論理アドレス（ＬＡＤ）のデータ（ＲＤＡＴＡ）が内部に備わったキャッシュメモリＣＭ０～ＣＭ３に格納されているかをチェックする。
　ここで、キャッシュメモリＣＭ０～ＣＭ３にデータ（ＲＤＡＴＡ）が格納されていれば、つまりヒットの場合、ホスト用の制御回路ＨＣＴＬ０，ＨＣＴＬ１は、ＣＭ０～ＣＭ３からデータ（ＲＤＡＴＡ）を読み出し、インターフェース回路ＳＴＩＦ（インターフェース信号Ｈ２Ｓ＿ＩＦ）を通じて情報処理装置ＳＲＶ０～ＳＲＶｍへ転送する。一方、ＣＭ０～ＣＭ３にデータ（ＲＤＡＴＡ）が格納されていなければ、つまりミスヒットの場合、ＨＣＴＬ０，ＨＣＴＬ１は、ストレージモジュール用の制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１に通知を行う。これを受けて、ＤＫＣＴＬ０，ＤＫＣＴＬ１は、インターフェース回路ＳＩＦＣ（００，０１，…，ｎ０，ｎ１）（インターフェース信号Ｈ２Ｄ＿ＩＦ）を介してストレージモジュール（メモリモジュール）ＳＴＧ０～ＳＴＧｎ＋４にリードアクセス要求（ＲＲＥＱ）を発行する。その後、ＤＫＣＴＬ０，ＤＫＣＴＬ１は、ＳＴＧ０～ＳＴＧｎ＋４から読み出されたデータ（ＲＤＡＴＡ）をＣＭ０～ＣＭ３へ転送し、さらに、ＨＣＴＬ０，ＨＣＴＬ１およびＳＴＩＦ（Ｈ２Ｓ＿ＩＦ）を通じてＳＲＶ０～ＳＲＶｍへ転送する。
　また、ホスト用の制御回路ＨＣＴＬ０，ＨＣＴＬ１は、情報処理装置ＳＲＶ０～ＳＲＶｍからのライト要求（ＷＱ）を受け付けた場合、先ず、ライト要求（ＷＱ）に含まれる論理アドレス（ＬＡＤ）が、キャッシュメモリＣＭ０～ＣＭ３にエントリされている論理アドレス（ＬＡＤ）の中のいずれかと一致するかを判定する。ここで、一致した場合、つまりヒットの場合、ＨＣＴＬ０，ＨＣＴＬ１は、ライト要求（ＷＱ）に含まれるライトデータ（ＷＤＡＴＡ）をＣＭ０～ＣＭ３へ書き込む。一方、不一致の場合、つまりミスヒットの場合、ＨＣＴＬ０，ＨＣＴＬ１は、例えばＣＭ０～ＣＭ３の中で最も古く利用された論理アドレス（ＬＡＤ）に対するライトデータ（ＷＤＴ）を、いったんランダムアクセスメモリＲＡＭ０～ＲＡＭ３へ転送し、次いで、ライトデータ（ＷＤＡＴＡ）をＣＭ０～ＣＭ３へ書き込む。その後、ＨＣＴＬ０，ＨＣＴＬ１からＤＫＣＴＬ０，ＤＫＣＴＬ１に対して通知が行われ、これを受けて、ＤＫＣＴＬ０，ＤＫＣＴＬ１は、ストレージモジュール（メモリモジュール）ＳＴＧ０～ＳＴＧｎ＋４にライトアクセス要求（書き込み命令）（ＷＲＥＱ）を発行する。すなわち、当該ライトアクセス要求（ＷＲＥＱ）によって、ＲＡＭ０～ＲＡＭ３に転送されたライトデータ（ＷＤＴ）を、インターフェース回路ＳＩＦＣ（００，０１，…，ｎ０，ｎ１）（インターフェース信号Ｈ２Ｄ＿ＩＦ）を介してＳＴＧ０～ＳＴＧｎ＋４へ書き込む（ライトバックする）。
　図２は、図１におけるストレージコントローラＳＴＲＧＣＯＮＴの詳細な構成例を示すブロック図である。図２に示すストレージコントローラＳＴＲＧＣＯＮＴでは、図１に示したホスト用の制御回路ＨＣＴＬ０，ＨＣＴＬ１およびストレージモジュール用の制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１に関する詳細な構成例が示されている。ＨＣＴＬ０，ＨＣＴＬ１のそれぞれは、キャッシュ制御回路ＣＭＣＴＬ、リード制御回路ＨＲＤＣＴＬ、ライト制御回路ＨＷＴＣＴＬ、および診断回路ＨＤＩＡＧを備える。
　キャッシュ制御回路ＣＭＣＴＬは、キャッシュメモリＣＭ０～ＣＭ３のヒット・ミスヒットの判定や、ＣＭ０～ＣＭ３のアクセス制御などを行う。リード制御回路ＨＲＤＣＴＬは、情報処理装置（ホスト）ＳＲＶ０～ＳＲＶｍからのリード要求（ＲＱ）を受け付けた際に、図１で述べたようなリード要求（ＲＱ）に伴う各種処理をＣＭＣＴＬと共に行う。ライト制御回路ＨＷＴＣＴＬは、ＳＲＶ０～ＳＲＶｍからのライト要求（ＷＱ）を受け付けた際に、図１で述べたようなライト要求（ＷＱ）に伴う各種処理をＣＭＣＴＬと共に行う。診断回路ＨＤＩＡＧは、図１で述べた耐障害性の向上のため、自身の各種機能が正常か否かをテストする機能を備える。例えば、制御回路ＨＣＴＬ０内のＨＤＩＡＧにおいて異常が検出された際、当該ＨＤＩＡＧは制御回路ＨＣＴＬ１に対して通知を行い、これによって正規用のＨＣＴＬ０が非活性化され、代わりに予備用のＨＣＴＬ１が活性化される。
　制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１のそれぞれは、ライト制御回路ＷＴＣＴＬ、リード制御回路ＲＤＣＴＬ、データ消去制御回路ＥＲＳＣＴＬ、ガーベージコレクション制御回路ＧＣＣＴＬ、診断回路ＤＩＡＧ、および３個のテーブルＭＧＴＢＬ，ＳＴＧＴＢＬ，ＧＥＴＢＬを備えている。ＤＩＡＧは、ＨＣＴＬ０，ＨＣＴＬ１内の診断回路ＨＤＩＡＧの場合と同様に、自己の内部機能をテストする機能を備え、その結果によってＤＫＣＴＬ０とＤＫＣＴＬ１の活性化・非活性化が切り替えられる。各種テーブルＭＧＴＢＬ，ＳＴＧＴＢＬ，ＧＥＴＢＬは、例えばランダムアクセスメモリＲＡＭ０～ＲＡＭ３内の記憶情報が実体となっており、制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１は、当該各種テーブルの管理を行う。
　テーブルＭＧＴＢＬでは、詳細は図４を始めとして以降にて適宜説明するが、各ストレージモジュール（メモリモジュール）毎の各種情報（Ｗｓｔｇ，Ｗｈ２ｄ，ｎｔＷ，ＷＡＦ，ｅＷｄ，Ｒｅｔ，Ｅｓｚ等）が管理される。Ｗｓｔｇは、各ストレージモジュール（メモリモジュール）ＳＴＧ０～ＳＴＧｎ＋４が自身の不揮発性メモリＮＶＭ０～ＮＶＭ７へ実際に書き込んだデータサイズを示す。Ｗｈ２ｄは、制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１が各ストレージモジュールＳＴＧ０～ＳＴＧｎ＋４に対して既にライトアクセス要求（書き込み命令）（ＷＲＥＱ）を発行したデータサイズを示す。すなわち、データサイズＷｈ２ｄは、前述したように、キャッシュメモリＣＭ０～ＣＭ３のミスヒット時にランダムアクセスメモリＲＡＭ０～ＲＡＭ３へ転送されたライトデータ（ＷＤＴ）のサイズに等しく、結果的に、情報処理装置ＳＲＶ０～ＳＲＶｍからのライト要求（ＷＱ）に含まれるライトデータ（ＷＤＡＴＡ）のサイズに等しい。
　ｎｔＷは、次のライトアクセス要求（書き込み命令）（ＷＲＥＱ）に含まれるライトデータ（ＷＤＴ）のデータサイズを示す。ＷＡＦは、データサイズ（Ｗｈ２ｄ）とデータサイズ（Ｗｓｔｇ）のライトデータサイズ比率（＝Ｗｓｔｇ／Ｗｈ２ｄ）を示す。ｅＷｄは、予想ライトデータサイズ（＝Ｗｓｔｇ＋ｎｔＷｘＷＡＦ）を示す。Ｒｅｔは、各ストレージモジュールＳＴＧ０～ＳＴＧｎ＋４のデータリテンション時間を示す。Ｅｓｚは、各ストレージモジュールＳＴＧ０～ＳＴＧｎ＋４に含まれる消去状態の物理ブロック数を示す。
　テーブルＳＴＧＴＢＬでは、詳細は図５等で説明するが、論理アドレス（ＬＡＤ）をストレージモジュール（メモリモジュール）ＳＴＧ０～ＳＴＧｎ＋４内のどの番号に割り当てたかが管理される。テーブルＧＥＴＢＬでは、詳細は図１４等で説明するが、各ストレージモジュールＳＴＧ０～ＳＴＧｎ＋４がガーベージコレクション動作中かデータ消去動作中かといったステータスが管理される。また、詳細は後述するが、ライト制御回路ＷＴＣＴＬは、これらの各テーブルを適宜利用し、ＳＴＧ０～ＳＴＧｎ＋４に対してライトアクセス要求（書き込み命令）（ＷＲＥＱ）を発行する。同様に、各テーブルを利用して、リード制御回路ＲＤＣＴＬはリードアクセス要求（ＲＲＥＱ）を発行し、データ消去制御回路ＥＲＳＣＴＬは消去アクセス要求を発行し、ガーベージコレクション制御回路ＧＣＣＴＬはガーベージコレクション要求を発行する。
　図１および図２のような構成において、各ストレージモジュール（メモリモジュール）ＳＴＧ０～ＳＴＧｎ＋４に利用されている不揮発性メモリＮＶＭ０～ＮＶＭ７には書き換え回数の制限があり、特定の不揮発性メモリ内の特定のアドレスへ書き込みが集中するとＳＴＧ０～ＳＴＧｎ＋４の寿命が短くなってしまう。一方、各ストレージモジュールＳＴＧ０～ＳＴＧｎ＋４において、ストレージ用の制御回路ＳＴＣＴは、ＮＶＭ０～ＮＶＭ７の書き込み回数をあるデータサイズ単位で管理しており、この書き込み回数を平準化するようにＮＶＭ０～ＮＶＭ７に書き込みを行っている。この書き込み回数を平準化するために、制御回路ＳＴＣＴは、例えば、引用文献１等にも記載されているようなスタティックウエアレベリングと呼ばれる方式を用いて、ある不揮発性メモリから他の不揮発性メモリへデータを移動させる場合がある。この場合、不揮発性メモリでは、制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１から要求されたライトデータ（ＷＤＴ）のサイズよりも大きなサイズが書き込まれることになる。
　また、ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、あるメモリ領域へデータを書き込むためには、予め、そのメモリ領域のデータを消去する必要があり、この消去時の最小データ単位は例えば１Ｍバイトで、書込み時の最小データ単位は例えば４Ｋバイトである。つまり、４Ｋバイトのデータを書くために、１Ｍバイトの消去済メモリ領域を確保する必要がある。この１Ｍバイトの消去済メモリ領域を確保するために、制御回路ＳＴＣＴは、ガーベージコレクション動作を行う場合がある。このガーベージコレクション動作の際に、ＳＴＣＴは、例えば、先ず、既に書き込み済の１Ｍバイトの不揮発性メモリ領域「Ａ」および「Ｂ」から、現時点で有効なデータを読みだし、これらのデータを集めて、ランダムアクセスメモリＲＡＭｓｔへ書き込む。次に、不揮発性メモリ領域「Ａ」および「Ｂ」を消去する。最後に、ＲＡＭｓｔへ書き込まれたデータをまとめて不揮発性メモリ領域「Ａ」へ書き込む。これによって、１Ｍバイトの不揮発性メモリ領域「Ｂ」が消去済メモリ領域となり、この不揮発性メモリ領域「Ｂ」へ新たなデータを書き込むことが可能になる。ただし、この場合、ある不揮発正メモリ領域から他の不揮発性メモリ領域へデータの移動が発生するため、不揮発性メモリでは、制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１から要求されたライトデータ（ＷＤＴ）のサイズよりも大きなサイズが書き込まれることになる。
　さらに、ＲＡＩＤ等に代表されるように、各ストレージモジュールＳＴＧ０～ＳＴＧｎ＋４には、制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１から要求されたライトデータ（ＷＤＴ）と共に、当該ライトデータに対して生成されたパリティデータ等のエラー検出・訂正符号が書き込まれる場合がある。この場合においても、ＳＴＧ０～ＳＴＧｎ＋４内の不揮発性メモリでは、制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１から要求されたライトデータ（ＷＤＴ）のサイズよりも大きなサイズが書き込まれることになる。
　このように、各ストレージモジュール（メモリモジュール）ＳＴＧ０～ＳＴＧｎ＋４内において、不揮発性メモリＮＶＭ０～ＮＶＭ７に実際に書き込まれるデータサイズＷｓｔｇは、制御回路ＤＫＣＴＬ０，ＤＫＣＴＬ１がＳＴＧ０～ＳＴＧｎ＋４へ要求したライトデータ（ＷＤＴ）のサイズ（すなわちデータサイズＷｈ２ｄ）より大きくなり得る。この際に、ライトアクセス要求（書き込み命令）（ＷＲＥＱ）に伴うデータサイズＷｈ２ｄに対して実際に書き込まれるデータサイズＷｓｔｇがどの程度増大するかは、例えばライト要求（ＷＱ）（ライトアクセス要求（ＷＲＥＱ））に伴うアドレスの局所性等に応じて変化する。ここで、当該アドレスは、ＳＴＧ０～ＳＴＧｎ＋４のいずれかに対して適宜割り当てられるため、このデータサイズＷｈ２ｄに対してデータサイズＷｓｔｇがどの程度増大するかは、ＳＴＧ０～ＳＴＧｎ＋４同士の間で大きく異なる場合がある。
　そこで、詳細は後述するが、ストレージコントローラＳＴＲＧＣＯＮＴは、現在の処理対象であるライトアクセス要求（ＷＲＥＱ）におけるライトデータ量を基に実際に書き込まれるライトデータ量を予測し、この予測ライトデータ量が少ないストレージモジュールを選択し、そこへ当該ライトアクセス要求（ＷＲＥＱ）を発行する機能を備える。言い換えれば、ストレージモジュール間でダイナミックウエアレベリングを行う機能を備える。これによって、各ストレージモジュール内で書き換え回数が平準化されるのみならず、各ストレージモジュール間でも書き換え回数が平準化され、図１のストレージモジュール（メモリモジュール）ＳＴＧ０～ＳＴＧｎ＋４全体として寿命の向上が図れる。なお、ダイナミックウエアレベリングとは、既に書き込まれたデータを適宜移動することで平準化（ウエアレベリング）を行う所謂スタティックウエアレベリングと異なり、データを書き込む際にその書き込み先を適宜選択することで平準化を行う方式である。
　《ストレージモジュール間ウエアレベリング》
　以下、説明を分かり易くするため、図１において４個のストレージモジュール（メモリモジュール）ＳＴＧ０～ＳＴＧ３を備える場合を例とし、ストレージモジュール用の制御回路ＤＫＣＴＬ０が行う書き込み動作について図３～図５を用いて説明する。図３は、図１および図２におけるストレージモジュール用の制御回路が行う書き込み動作の一例を示すフローチャートである。図４Ａおよび図４Ｂは、図３の補足図であり、ストレージモジュール用の制御回路が持つテーブル（ＭＧＴＢＬ）の保持内容の一例を示す図である。図５Ａ、図５Ｂ、図５Ｃおよび図５Ｄは、図２のストレージモジュール用の制御回路が持つテーブル（ＳＴＧＴＢＬ）の保持内容の一例を示す図である。
　図４Ａおよび図４Ｂには、制御回路ＤＫＣＴＬ０とストレージモジュールＳＴＧ０～ＳＴＧ３の間で行われる動作と、この動作に伴い、ＤＫＣＴＬ０内のテーブルＭＧＴＢＬの値がどのように遷移するかが示されている。ＭＧＴＢＬ内には、データサイズｎｔＷと、各ストレージモジュールＳＴＧ０～ＳＴＧ３毎の、データサイズＷｈ２ｄ、データサイズＷｓｔｇ、ライトデータサイズ比率ＷＡＦ（＝Ｗｓｔｇ／Ｗｈ２ｄ）、および予想ライトデータサイズｅＷｄ（＝Ｗｓｔｇ＋ｎｔＷｘＷＡＦ）とが保持されている。図２で述べたように、ｎｔＷは、現在の処理対象となっているライトアクセス要求（書き込み命令）（ＷＲＥＱ）に含まれるライトデータ（ＷＤＴ）のデータサイズである。Ｗｈ２ｄは制御回路ＤＫＣＴＬ０が所定のストレージモジュールに対して既に発行したライトアクセス要求（ＷＲＥＱ）に伴うライトデータ（ＷＤＴ）のデータサイズである。Ｗｓｔｇは、各ストレージモジュールＳＴＧ０～ＳＴＧ３が、実際に自身の不揮発性メモリに書き込みを行ったデータサイズである。
　データサイズＷｈ２ｄに関しては、制御回路ＤＫＣＴＬ０自身が各ストレージモジュールＳＴＧ０～ＳＴＧ３に対して実際に送信しているライトデータ（ＷＤＴ）のサイズ（ホストからのライト要求（ＷＱ）に含まれるライトデータ（ＷＤＡＴＡ）のサイズに等しい）であるため、ＤＫＣＴＬ０自身によって認識することができる。データサイズＷｓｔｇに関しては、図１のストレージモジュールＳＴＧ内の制御回路ＳＴＣＴが不揮発性メモリＮＶＭ０～ＮＶＭ７に対して実際に書き込みを行ったデータのサイズであるため、ＳＴＣＴによって認識することができ、ＤＫＣＴＬ０は、当該データサイズを、ＳＴＣＴから取得することで認識することができる。Ｗｈ２ｄ，Ｗｓｔｇの値は、例えばストレージモジュールを初めて使用した時からその寿命が尽きるまで累積的に更新される。ここで、ＳＴＣＴは、例えば、図８で後述するようなガーベージコレクション動作（＋ウエアレベリング動作）を行った際や、あるいは、スタティックウエアレベリング動作を行った際などで、ＤＫＣＴＬ０からのライトアクセス要求（書き込み命令）（ＷＲＥＱ）とは関係なくＷｓｔｇの値を増大させていくことになる。
　スタティックウエアレベリング動作は、特に限定しないが、例えば、データが有効な物理アドレスにおける書き込み回数と、データが無効な物理アドレスにおける書き込み回数との間の差分を低減する為のものなどが挙げられる。すなわち、データが有効な物理アドレスは、当該物理アドレスを対象としたライト命令がその後に生じない限り有効であり続け、その結果、当該物理アドレスにおける書き込み回数は増大しないが、データが無効な物理アドレスは、消去されたのちに書き込み先の候補となるため当該物理アドレスにおける書き込み回数は増大していく。その結果、有効な物理アドレスの書き込み回数と、無効な物理アドレスの書き込み回数との間で差分が増大していく場合がある。そこで、スタティックウエアレベリング動作を用いて、例えば、定期的に、有効かつ書き込み回数が少ない物理アドレスのデータを、無効かつ書き込み回数が多い物理アドレスに移動し、当該データ移動元の有効かつ書き込み回数が少ない物理アドレスを無効とし、さらに、当該データの移動先の無効かつ書き込み回数が多い物理アドレスを有効にすれば、全体として書き込み回数を平準化することが可能になる。
　図５Ａ、図５Ｂ、図５Ｃおよび図５Ｄに示すテーブルＳＴＧＴＢＬには、ライトアクセス要求（書き込み命令）（ＷＲＥＱ）に含まれる論理アドレス（ＬＡＤ）と、当該ＬＡＤのデータが格納されているストレージモジュールＳＴＧ０～ＳＴＧ３の番号（ＳＴＧ　Ｎｏ）と、当該ＬＡＤのデータが有効か無効かを示す有効情報ＶＬＤが格納される。ライトアクセス要求（ＷＲＥＱ）に含まれる論理アドレス（ＬＡＤ）は、情報処理装置（ホスト）ＳＲＶ０～ＳＲＶｍからのライト要求（書き込み命令）（ＷＱ）に含まれる論理アドレスに等しいか、あるいはライト要求（ＷＱ）に含まれる論理アドレスから一義的に定められる。有効情報ＶＬＤが“１”であれば、そのＬＡＤのデータは有効を意味し、“０”であれば無効を意味する。例えば、図５Ａを例とすると、論理アドレスＬＡＤの「０」に対応するデータは、有効であり（有効情報ＶＬＤ＝“１”）、ストレージモジュールの番号「０」（すなわちＳＴＧ０）に格納されていることを示す。また、論理アドレスＬＡＤの「１」に対応するデータは、有効であり（有効情報ＶＬＤ＝“１”）、ストレージモジュールの番号「１」（すなわちＳＴＧ１）に格納されていることを示す。
　ここで、図３のフローチャートについて説明する。まず、制御回路ＤＫＣＴＬ０は、必要に応じて（例えばストレージコントローラＳＴＲＧＣＯＮＴへの電源投入直後などで）、インターフェース信号Ｈ２Ｄ＿ＩＦを通じて、ストレージモジュールＳＴＧ０～ＳＴＧ３へデータサイズＷｓｔｇおよびＷｈ２ｄの通達要求を発行する。これに応じて各ストレージモジュールＳＴＧ０～ＳＴＧ３は、データサイズＷｓｔｇ（Ｗｓｔｇ０（４０）、Ｗｓｔｇ１（１５）、Ｗｓｔｇ２（１０）、Ｗｓｔｇ３（２０））およびＷｈ２ｄ（Ｗｈ２ｄ０（１０）、Ｗｈ２ｄ１（５）、Ｗｈ２ｄ２（５）、Ｗｈ２ｄ３（１０））をＤＫＣＴＬ０へ返信する（図３：Ｓｔｅｐ１、図４Ａ）。Ｗｓｔｇ０（４０）を例として、ここでは、括弧内の数字「４０」が必要な情報（ここではデータサイズ）を表している。
　続いて、制御回路ＤＫＣＴＬ０は、これらデータサイズＷｓｔｇおよびＷｈ２ｄをテーブルＭＧＴＢＬへ設定し更新する（図３：Ｓｔｅｐ２、図４Ａ）。ここで、前提として、ＤＫＣＴＬ０は、現在、データサイズｎｔＷ１（ここでは１０とする）のライトデータ（ＷＤＴ［１］）と論理アドレス（ここでは１２３とする）とを含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［１］）を処理対象としているものとする。この場合、ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、ＭＧＴＢＬ内のＷｓｔｇおよびＷｈ２ｄを利用して、ＳＴＧ０～ＳＴＧ３毎のライトデータサイズ比率ＷＡＦを求め、これに加えてｎｔＷ１を利用して予想ライトデータサイズｅＷｄを求め、ＭＧＴＢＬへ設定し更新する（図３：Ｓｔｅｐ３、図４Ａ）。図４Ａの例では、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のＷＡＦ（＝Ｗｓｔｇ／Ｗｈ２ｄ）は、それぞれ、ＷＡＦ０＝４、ＷＡＦ１＝３、ＷＡＦ２＝２、ＷＡＦ３＝２となる。また、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のｅＷｄ（＝Ｗｓｔｇ＋ｎｔＷ×ＷＡＦ）は、それぞれ、ｅＷｄ０＝８０、ｅＷｄ１＝４５、ｅＷｄ２＝３０、ｅＷｄ３＝４０となる。
　次に、制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、予想ライトデータサイズｅＷｄが最小値（Ｍｉｎ．）であるストレージモジュール（ここではＳＴＧ２）を選択する（図３：Ｓｔｅｐ４、図４Ａ）。次いで、もし、ストレージモジュールＳＴＧ０～ＳＴＧ３からのデータサイズＷｓｔｇの通達があれば、Ｓｔｅｐ２へ進み、再度、Ｓｔｅｐ２～Ｓｔｅｐ４を実行する。一方、ＳＴＧ０～ＳＴＧ３からのＷｓｔｇの通達が無ければ、Ｓｔｅｐ６へ進む（図３：Ｓｔｅｐ５）。
　Ｓｔｅｐ６において、制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ４で選択したストレージモジュールＳＴＧ２へ、データサイズｎｔＷ１（＝１０）のライトデータ（ＷＤＴ［１］）と論理アドレスＬＡＤ（＝１２３）を含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［１］）を発行する（図４Ａ）。次いで、ＷＴＣＴＬは、当該ＬＡＤ（＝１２３）とＳＴＧ２の対応関係に基づいて、テーブルＳＴＧＴＢＬを更新し（図３：Ｓｔｅｐ７、図５Ａ）、さらに、テーブルＭＧＴＢＬのデータサイズＷｈ２ｄを更新する（図３：Ｓｔｅｐ７、図４Ｂ）。すなわち、図５ＡのＳＴＧＴＢＬ内のＬＡＤ（＝１２３）において、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「２」に更新され、有効情報ＶＬＤが“１”に更新される。また、図４ＢのＭＧＴＢＬ内のＳＴＧ２において、Ｗｈ２ｄが「５」から「１５」に更新される。
　その後、ストレージモジュールＳＴＧ２は、ライトデータ（ＷＤＴ［１］）の書き込みを完了すると、制御回路ＤＫＣＴＬ０へデータサイズＷｓｔｇ（Ｗｓｔｇ２（３０））を通達し（図３：Ｓｔｅｐ８、図４Ｂ）、Ｓｔｅｐ２へ戻る。この例では、ＳＴＧ２において、例えば、データサイズｎｔＷ１（＝１０）のライトデータ（ＷＤＴ［１］）を書き込む前の期間で、ガーベージコレクション動作やスタティックウエアレベリング動作等によりデータサイズ「２０」の書き込みが行われており、これによってＷｓｔｇ２として計「３０」の値が通達されている。
　続いて、制御回路ＤＫＣＴＬ０のライト制御回路ＷＴＣＴＬは、通達されたデータサイズＷｓｔｇ（Ｗｓｔｇ２（３０））をテーブルＭＧＴＢＬへ設定し更新する（図３：Ｓｔｅｐ２、図４Ｂ）。ここで、前提として、ＤＫＣＴＬ０は、現在、データサイズｎｔＷ２（ここでは１０とする）のライトデータ（ＷＤＴ［２］）と論理アドレス（ここでは５３５とする）とを含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［２］）を処理対象としているものとする。この場合、ＷＴＣＴＬは、ＭＧＴＢＬ内のデータサイズＷｓｔｇおよびＷｈ２ｄを利用し、各ストレージモジュールＳＴＧ０～ＳＴＧ３毎のライトデータサイズ比率ＷＡＦを求め、これに加えてｎｔＷ２を利用して予想ライトデータサイズｅＷｄを求め、ＭＧＴＢＬへ設定し更新する（図３：Ｓｔｅｐ３、図４Ｂ）。図４Ｂの例では、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のＷＡＦ（＝Ｗｓｔｇ／Ｗｈ２ｄ）は、それぞれ、ＷＡＦ０＝４、ＷＡＦ１＝３、ＷＡＦ２＝２、ＷＡＦ３＝２となる。また、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のｅＷｄ（＝Ｗｓｔｇ＋ｎｔＷ×ＷＡＦ）は、それぞれ、ｅＷｄ０＝８０、ｅＷｄ１＝４５、ｅＷｄ２＝５０、ｅＷｄ３＝４０となる。
　次に、制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、予想ライトデータサイズｅＷｄが最小値（Ｍｉｎ．）であるストレージモジュール（ここではＳＴＧ３）を選択する（図３：Ｓｔｅｐ４、図４Ｂ）。次いで、もし、ストレージモジュールＳＴＧ０～ＳＴＧ３からのデータサイズＷｓｔｇの通達があれば、Ｓｔｅｐ２へ進み、再度、Ｓｔｅｐ２～Ｓｔｅｐ４を実行する。一方、ＳＴＧ０～ＳＴＧ３からのＷｓｔｇの通達が無ければ、Ｓｔｅｐ６へ進む（図３：Ｓｔｅｐ５）。
　Ｓｔｅｐ６において、制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ４で選択したストレージモジュールＳＴＧ３へ、データサイズｎｔＷ２（＝１０）のライトデータ（ＷＤＴ［２］）と論理アドレスＬＡＤ（＝５３５）を含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［２］）を発行する（図４Ｂ）。次いで、ＷＴＣＴＬは、当該ＬＡＤ（＝５３５）とＳＴＧ３の対応関係に基づいて、テーブルＳＴＧＴＢＬを更新し（図３：Ｓｔｅｐ７、図５Ｂ）、さらに、テーブルＭＧＴＢＬのデータサイズＷｈ２ｄを更新する（図３：Ｓｔｅｐ７）。すなわち、図５ＢのＳＴＧＴＢＬ内のＬＡＤ（＝５３５）において、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「３」に更新され、有効情報ＶＬＤが“１”に更新される。また、図示は省略するが、図４ＢのＭＧＴＢＬ内のＳＴＧ３において、Ｗｈ２ｄが「１０」から「２０」に更新される。
　そして、ストレージモジュールＳＴＧ３がライトデータ（ＷＤＴ［２］）の書き込みを完了すると、ＳＴＧ３は制御回路ＤＫＣＴＬ０へデータサイズＷｓｔｇを通達し（図３：Ｓｔｅｐ８）、Ｓｔｅｐ２へ進み、以降同様の処理が繰り返される。なお、Ｓｔｅｐ６において、ライトアクセス要求（ＷＲＥＱ）が発行されたストレージモジュール（ここではＳＴＧ２，ＳＴＧ３）では、当該ライトアクセス要求（ＷＲＥＱ）に含まれる論理アドレスＬＡＤを不揮発性メモリＮＶＭ０～ＮＶＭ７の物理アドレス（ＰＡＤ）へ変換し、この変換された物理アドレス（ＰＡＤ）へライトデータを書き込む。
　ここで、図３のフローチャートでは、Ｓｔｅｐ１（例えば電源投入直後）において、制御回路ＤＫＣＴＬ０がストレージモジュールＳＴＧ０～ＳＴＧ３に対してデータサイズＷｓｔｇ，Ｗｈ２ｄの通達要求を行うことでＷｓｔｇ，Ｗｈ２ｄの値を取得し、以降は、当該通達要求に依らずにＷｓｔｇ，Ｗｈ２ｄの値が随時更新されるような例を示した。すなわち、例えば、Ｗｈ２ｄに関してはＤＫＣＴＬ０自身がその値を随時把握しながら更新し（Ｓｔｅｐ７）、その一方で、ＤＫＣＴＬ０は、例えば電源遮断時等の際に、Ｗｈ２ｄの値をＳＴＧ０～ＳＴＧ３に退避し、次の電源投入時にそれを読み出す（Ｓｔｅｐ１）ような場合を想定した。また、例えば、Ｗｓｔｇに関しては、ＳＴＧ０～ＳＴＧ３がその値を随時更新すると共に、ライトアクセス要求（ＷＲＥＱ）に伴う書き込み動作の完了時に自動的にＷｓｔｇの値をＤＫＣＴＬ０に向けて送信し（Ｓｔｅｐ８）、ＤＫＣＴＬ０は、この送信された値によってＷｓｔｇの値を把握する（Ｓｔｅｐ２）ような場合を想定した。この場合、実際には、ＳＴＧ０～ＳＴＧ３は、内部のバッファにより複数のライトアクセス要求（ＷＲＥＱ）をストックすることができ、これに伴い例えばＷｓｔｇの値を連続して送信するようなことがあるため、ここではＳｔｅｐ５を設けている。
　ただし、勿論、このようなフローチャートに限定されるものではなく、適宜変更することが可能である。例えば、制御回路ＤＫＣＴＬ０はライトアクセス要求（ＷＲＥＱ）を発行する直前にＳＴＧ０～ＳＴＧ３に対してＷｓｔｇの通達要求を出し、ＳＴＧ０～ＳＴＧ３は当該通達要求を受けた際のみでＷｓｔｇの値を返信し、これを受けて、ＤＫＣＴＬ０はＷＲＥＱを発行するストレージモジュールを選択するようなフローとすることも可能である。また、例えば、ＳＴＧ０～ＳＴＧ３は、ライトアクセス要求（ＷＲＥＱ）に伴う書き込みの完了時に限らず、ガーベージコレクション動作等に伴う書き込みの完了時等でもＷｓｔｇの値をＤＫＣＴＬ０に向けて送信し（すなわちＷｓｔｇの値を更新する毎に送信し）、これを受けてＤＫＣＴＬ０がテーブルＭＧＴＢＬの値を逐次更新するようなフローとすることも可能である。いずれにしても、ＤＫＣＴＬ０が時系列的に変化するＷｓｔｇおよびＷｈ２ｄの値を把握し、この情報（すなわちＷＡＦ（＝Ｗｓｔｇ／Ｗｈ２ｄ））に基づいてライトアクセス要求（ＷＲＥＱ）を発行するストレージモジュールを選択するフローであればよく、望ましくは、より最新の実状を反映したＷＡＦに基づいて選択するフローであればよい。
　《ストレージモジュール（メモリモジュール）の構成》
　図６は、図１におけるストレージモジュールの詳細な構成例を示すブロック図である。当該ストレージモジュールＳＴＧは、図１におけるストレージモジュールＳＴＧ０～ＳＴＧｎ＋４として利用される。図６に示すストレージモジュールＳＴＧは、不揮発性メモリＮＶＭ０～ＮＶＭ７と、ランダムアクセスメモリＲＡＭｓｔと、ＮＶＭ０～ＮＶＭ７およびＲＡＭｓｔを制御するストレージ用の制御回路ＳＴＣＴ０と、バッテリバックアップ装置ＢＢＵを備える。ＮＶＭ０～ＮＶＭ７は、例えば同じ構成および性能を備えている。ＲＡＭｓｔは、特に限定しないが、例えばＤＲＡＭ等である。ＢＢＵは、内部に大きな容量等を備え、例えば、予期せぬ電源遮断時等において、ＲＡＭｓｔ内のデータをＮＶＭ０～ＮＶＭ７に退避するための電源を一定期間確保するための装置である。
　電源投入直後に、ストレージモジュールＳＴＧは、内部の不揮発性メモリＮＶＭ０～ＮＶＭ７と、ランダムアクセスメモリＲＡＭｓｔと、制御回路ＳＴＣＴ０の初期化の動作（所謂パワーオンリセット）を行う。さらに、ＳＴＧは、制御回路ＤＫＣＴＬ０からのリセット信号を受けた際にも、内部のＮＶＭ０～ＮＶＭ７、ＲＡＭｓｔ、およびＳＴＣＴ０の初期化を行う。ＳＴＣＴ０は、インターフェース回路ＨＯＳＴ＿ＩＦと、バッファＢＵＦ０～ＢＵＦ３と、調停回路ＡＲＢと、情報処理回路ＭＮＧＥＲと、メモリ制御回路ＲＡＭＣ、ＮＶＣＴ０～ＮＶＣＴ７を備える。メモリ制御回路ＲＡＭＣは、ランダムアクセスメモリＲＡＭｓｔを直接制御し、メモリ制御回路ＮＶＣＴ０～ＮＶＣＴ７は、不揮発性メモリＮＶＭ０～ＮＶＭ７をそれぞれ直接制御する。
　ランダムアクセスメモリＲＡＭｓｔには、アドレス変換テーブル（ＬＰＴＢＬ）、消去回数テーブル（ＥＲＳＴＢＬ）、物理ブロックテーブル（ＰＢＫＴＢＬ）、および物理アドレステーブル（ＰＡＤＴＢＬ）と、その他の各種情報が保持される。アドレス変換テーブル（ＬＰＴＢＬ）では、論理アドレス（ＬＡＤ）とＮＶＭ０～ＮＶＭ７の物理アドレス（ＰＡＤ）との対応関係が示される。消去回数テーブル（ＥＲＳＴＢＬ）では、物理ブロック毎の消去回数が示される。物理ブロックテーブル（ＰＢＫＴＢＬ）では、物理ブロックが、消去状態であるか、一部書き込み済であるか、全部書き込み済であるかといった各物理ブロックの状態や、各物理ブロック毎の無効な物理アドレスの総数（ＩＮＶＰ）が示される。物理アドレステーブル（ＰＡＤＴＢＬ）では、各物理アドレスのデータが有効であるか無効であるか、又は各物理アドレスが消去状態であるかが示される。ここでは、物理ブロックとは、消去の単位領域を表し、各物理ブロックは、書き込みの単位領域となる複数の物理アドレスによって構成される。また、ランダムアクセスメモリＲＡＭｓｔ内のその他の各種情報の中には、ストレージモジュールＳＴＧ内の消去状態の物理ブロック数（Ｅｓｚ）や、前述したデータサイズＷｓｔｇ，Ｗｈ２ｄ等が含まれる。
　《ストレージモジュール内のウエアレベリング》
　図７は、図１のストレージモジュール内で行われるウエアレベリング方法の一例を示すフロー図である。図７には、図１の制御回路ＤＫＣＴＬ０からストレージモジュールＳＴＧ０～ＳＴＧｎ＋４へライトアクセス要求（書き込み命令）（ＷＲＥＱ）が発行された際に、ＳＴＧ０～ＳＴＧｎ＋４内で行われる書き込み処理手順の一例と、当該書き込みの際に行われるウエアレベリング（すなわちダイナミックウエアレベリング）方法の一例が示されている。また、図７のフローは、主に図６の情報処理回路ＭＮＧＥＲによって実行される。ＭＮＧＥＲは、特に限定しないが５１２バイトのメインデータと１６バイトの冗長データを単位として１個の物理アドレス（ＰＡＤ）を割り当て、不揮発性メモリＮＶＭ０～ＮＶＭ７の当該物理アドレス（ＰＡＤ）へ書き込みを行っている。
　図２２は、図７のフローを概略的に説明する補足図である。図７のフローを用いると、概略的には図２２に示すような動作が行われる。図２２の例では、物理ブロックＰＢＫ［０］が３個の物理アドレスＰＡＤ［０］～ＰＡＤ［２］で構成され、同様に、物理ブロックＰＢＫ［１］およびＰＢＫ［２］が、それぞれ３個の物理アドレスＰＡＤ［３］～ＰＡＤ［５］およびＰＡＤ［６］～ＰＡＤ［８］で構成されるものとする。ＰＢＫ［０］，ＰＢＫ［１］，ＰＢＫ［２］の消去回数は、それぞれ、１０，９，８とし、ＰＢＫ［１］，ＰＢＫ［２］は、消去状態（Ｅ）であるものとする。また、ＰＡＤ［０］，ＰＡＤ［１］，ＰＡＤ［２］には、それぞれ、論理アドレスＬＡＤ［０］，ＬＡＤ［１］，ＬＡＤ［２］のライトデータＷＤＴ０，ＷＤＴ１，ＷＤＴ２が書き込まれ、ＰＡＤ［０］，ＰＡＤ［１］，ＰＡＤ［２］（ＷＤＴ０，ＷＤＴ１，ＷＤＴ２）は全て有効“１”であるものとする。
　このような状態（ｔ＝１）から、例えば、ｔ＝２において、論理アドレスＬＡＤ［０］およびライトデータＷＤＴ３を含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［３］）が入力されたものとする。この場合、情報処理回路ＭＮＧＥＲは、まず、ＬＡＤ［０］に対応する物理アドレスＰＡＤ［０］を有効“１”から無効“０”に変更し、当該ＬＡＤ［０］のＷＤＴ３を書き込むための新たな物理アドレスを決定する。この際には、消去状態かあるいは一部書き込みが行われている物理ブロックを対象として、その中でも消去回数値が最も小さい物理ブロック（ここではＰＢＫ［２］）を選択する。そして、当該物理ブロック（ＰＢＫ［２］）内で消去状態となっている最初の物理アドレス（ここではＰＡＤ［６］）に対してＷＤＴ３の書き込みを行い、当該ＰＡＤ［６］を有効“１”とする。その後、例えば、ｔ＝３において、ＬＡＤ［０］およびライトデータＷＤＴ４を含んだライトアクセス要求（ＷＲＥＱ［４］）が入力された場合、ＭＮＧＥＲは、同様にして、ＰＡＤ［６］を無効“０”とし、一部書き込みが行われていると共に消去回数値が最も小さい物理ブロック（ここではＰＢＫ［２］）を選択する。そして、当該物理ブロック（ＰＢＫ［２］）内で消去状態となっている最初の物理アドレス（ここではＰＡＤ［７］）に対してＷＤＴ４の書き込みを行い、当該ＰＡＤ［７］を有効“１”とする。
　このような動作は図７のフローを用いて行われる。図７では、まず、制御回路ＤＫＣＴＬ０から論理アドレス値（例えばＬＡＤ[０]）、データ書き込み命令（ＷＲＴ）、セクタカウント値（例えばＳＥＣ＝１）、および５１２バイトのライトデータ（例えばＷＤＴ３）が含まれるライトアクセス要求（書き込み命令）（ＷＲＥＱ［３］）が制御回路ＳＴＣＴ０へ入力される。図６の制御回路ＨＯＳＴ＿ＩＦは、ライトアクセス要求（ＷＲＥＱ［３］）に埋め込まれているクロック情報を取り出し、シリアルデータ化されたライトアクセス要求（ＷＲＥＱ［３］）をパラレルデータに変換し、バッファＢＵＦ０および情報処理回路ＭＮＧＥＲへ転送する（Ｓｔｅｐ１）。
　次に、情報処理回路ＭＮＧＥＲは、論理アドレス値（ＬＡＤ［０］）、データ書き込み命令（ＷＲＴ）及びセクタカウント値（ＳＥＣ＝１）を解読し、ランダムアクセスメモリＲＡＭｓｔ内のアドレス変換テーブル（ＬＰＴＢＬ）を検索する。これにより、情報処理回路ＭＮＧＥＲは、論理アドレス値（ＬＡＤ［０］）の番地に格納されている現在の物理アドレス値（例えばＰＡＤ［０］）と、この物理アドレス値（ＰＡＤ［０］）に対応した有効フラグＰＶＬＤの値を読み出す（Ｓｔｅｐ２）。さらに、この有効フラグＰＶＬＤ値が“１（有効）”であれば、これを“０（無効）”とし、アドレス変換テーブル（ＬＰＴＢＬ）および物理アドレステーブル（ＰＡＤＴＢＬ）を更新する。（Ｓｔｅｐ３）。
　続いて、情報処理回路ＭＮＧＥＲは、ランダムアクセスメモリＲＡＭｓｔ内の物理ブロックテーブル（ＰＢＫＴＢＬ）から消去状態又は一部書き込み済の物理ブロックを抽出し、更に、当該抽出した物理ブロックの中で消去回数値が最も小さい物理ブロック（例えばＰＢＫ［２］）をＲＡＭｓｔ内の消去回数テーブル（ＥＲＳＴＢＬ）を用いて選択する。そして、ＭＮＧＥＲは、当該選択された物理ブロックの中で、いまだデータが書き込まれていない（消去状態の）物理アドレスの中で、最も小さな物理アドレス（例えばＰＡＤ［６］）を、物理アドレステーブル（ＰＡＤＴＢＬ）を用いて選択する（Ｓｔｅｐ４）。
　次に、情報処理回路ＭＮＧＥＲは、５１２バイトのライトデータ（ＷＤＴ３）を物理アドレス（ＰＡＤ［６］）へ書き込む（Ｓｔｅｐ５）。続いて、ＭＮＧＥＲは、アドレス変換テーブル（ＬＰＴＢＬ）および物理アドレステーブル（ＰＡＤＴＢＬ）を更新する（Ｓｔｅｐ６）。更に、ＭＮＧＥＲは、データサイズＷｓｔｇ（およびＷｈ２ｄ）を再計算し、ランダムアクセスメモリＲＡＭｓｔへ格納する（Ｓｔｅｐ７）。最後に、ＭＮＧＥＲは、最新のデータサイズＷｓｔｇの値を制御回路ＨＯＳＴ＿ＩＦおよびインターフェース信号Ｈ２Ｄ＿ＩＦを通じて、制御回路ＤＫＣＴＬ０へ送信する（Ｓｔｅｐ８）。
　以上のように、ストレージモジュール（メモリモジュール）ＳＴＧ内部においては、消去回数値の小さな物理アドレスから順にデータの書き込みが行われることで、平準化がなされる。したがって、図３等で述べたようなストレージモジュールＳＴＧ間での平準化と併用することで、図１のストレージシステム（記憶装置システム）ＳＴＲＧＳＹＳ全体としての更なる平準化が実現可能となる。
　《ストレージモジュール内のガーベージコレクション（＋ウエアレベリング）》
　図８は、図１のストレージモジュール内で行われるガーベージコレクションおよびウエアレベリング方法の一例を示すフロー図である。図２３は、図８のフローを概略的に説明する補足図である。図８のフローは、主に図６の情報処理回路ＭＮＧＥＲによって実行される。不揮発性メモリＮＶＭ０～ＮＶＭ７へデータを書き込み続けると、消去状態の物理アドレス数（物理ブロック数）が減少してしまう。この消去状態の物理アドレス数（物理ブロック数）が０になると、ストレージモジュールＳＴＧはこれ以上書き込みを行えなくなってしまう。そこで、消去状態の物理アドレス数（物理ブロック数）を増やすためのガーベージコレクション動作が必要とされる。そして、このガーベージコレクション動作の際には、併せてウエアレベリング動作を行うことが望ましい。そこで、図８のフローを実行することが有益となる。
　図８において、図６の情報処理回路ＭＮＧＥＲは、まず、ランダムアクセスメモリＲＡＭｓｔ内に格納される消去状態の物理ブロック数Ｅｓｚを読み出す（Ｓｔｅｐ１）。次に、予め定めた消去状態の物理ブロック数の閾値ＤＥＲＣｔｈとＥｓｚとを比較し（Ｓｔｅｐ２）、Ｅｓｚ≧ＤＥＲＣｔｈの場合はＳｔｅｐ１へ進み、Ｅｓｚ＜ＤＥＲＣｔｈの場合はＳｔｅｐ３へ進む。Ｓｔｅｐ３では、ＭＮＧＥＲは、ＲＡＭｓｔ内に格納されている消去回数テーブル（ＥＲＳＴＢＬ）と、物理ブロックテーブル（ＰＢＫＴＢＬ）と、物理アドレステーブル（ＰＡＤＴＢＬ）を読み出す。ＥＲＳＴＢＬにより各物理ブロック毎の消去回数が判明し、ＰＢＫＴＢＬにより各物理ブロックの状態（消去状態、一部書き込み済み、全部書き込み済み）や各物理ブロック毎の無効な物理アドレス数（ＩＮＶＰ）が判明し、ＰＡＤＴＢＬにより各物理アドレスが有効か無効かが判明する。
　次に、情報処理回路ＭＮＧＥＲは、全部書き込み済の物理ブロックを対象に、消去回数値の小さい順に、無効な物理アドレス数（ＩＮＶＰ）の総和が物理ブロックのサイズ以上になるまで、全部書き込み済の物理ブロックを順次選択する（Ｓｔｅｐ４）。ここで、例えば、図２３のような場合を想定する。図２３の例では、物理ブロックＰＢＫ［０］が３個の物理アドレスＰＡＤ［０］～ＰＡＤ［２］で構成され、同様に、物理ブロックＰＢＫ［１］、ＰＢＫ［２］およびＰＢＫ［３］が、それぞれ３個の物理アドレスＰＡＤ［３］～ＰＡＤ［５］、ＰＡＤ［６］～ＰＡＤ［８］およびＰＡＤ［９］～ＰＡＤ［１１］で構成されるものとする。ＰＢＫ［０］，ＰＢＫ［１］，ＰＢＫ［２］，ＰＢＫ［３］の消去回数は、それぞれ、７，８，９，１０とし、ＰＢＫ［３］は、消去状態（Ｅ）であるものとする。また、ＰＡＤ［０］～ＰＡＤ［８］には、それぞれ、ライトデータＷＤＴ０～ＷＤＴ８が書き込まれ、この内のＰＡＤ［０］，ＰＡＤ［３］，ＰＡＤ［６］（ＷＤＴ０，ＷＤＴ３，ＷＤＴ６）が無効“０”であるものとする。
　このような状態（ｔ＝１）において、例えば、消去状態の物理ブロック数が２以上必要であった場合（図８：Ｓｔｅｐ２）、ガーベージコレクション動作が実行される。図２３の例では、図８のＳｔｅｐ４により、物理ブロックＰＢＫ［０］，ＰＢＫ［１］，ＰＢＫ［２］が選択されることになる。続いて、図８のＳｔｅｐ５において、情報処理回路ＭＮＧＥＲは、当該選択された物理ブロック内の有効な物理アドレスのデータを読み出し、一旦ランダムアクセスメモリＲＡＭｓｔへ格納する。図２３の例では、ライトデータＷＤＴ１，ＷＤＴ２，ＷＤＴ４，ＷＤＴ５，ＷＤＴ７，ＷＤＴ８がＲＡＭｓｔへ格納される。その後、ＭＮＧＥＲは、当該選択された物理ブロックを消去する（図８：Ｓｔｅｐ６、図２３のｔ＝２）。
　その後、図８のＳｔｅｐ７において、情報処理回路ＭＮＧＥＲは、ランダムアクセスメモリＲＡＭｓｔへ一旦格納していたライトデータを不揮発性メモリＮＶＭ０～ＮＶＭ７内の消去状態の物理ブロックに書き戻す。これによってガーベージコレクション動作が実現される。更に、書き戻しの際には、消去状態の物理ブロックの中で、消去回数値の最も小さな物理ブロックから順に選択して書き戻しが行われる。これによってガーベージコレクション動作と並行してウエアレベリング動作が実現される。図２３の例では、ｔ＝３に示すように、消去回数値が小さい順に２個の物理ブロックＰＢＫ［０］，ＰＢＫ［１］が選択され、当該物理ブロックにＲＡＭｓｔ内のライトデータＷＤＴ１，ＷＤＴ２，ＷＤＴ４，ＷＤＴ５，ＷＤＴ７，ＷＤＴ８が書き戻される。その結果、物理ブロックＰＢＫ［３］に加えて更に１個の消去状態の物理ブロック（ここではＰＢＫ［２］）が生成されることになる。
　次に、図８のＳｔｅｐ８において、情報処理回路ＭＮＧＥＲは、ランダムアクセスメモリＲＡＭｓｔ内のアドレス変換テーブル（ＬＰＴＢＬ）、消去回数テーブル（ＥＲＳＴＢＬ）、物理ブロックテーブル（ＰＢＫＴＢＬ）、および物理アドレステーブル（ＰＡＤＴＢＬ）と、消去状態の物理ブロック数Ｅｓｚを更新する。更に、ストレージモジュールＳＴＧが実際に不揮発性メモリＮＶＭ０～ＮＶＭ７へライトしたデータサイズとなるＲＡＭｓｔ内のデータサイズＷｓｔｇを更新する。最後に、ＭＮＧＥＲは、最新のデータサイズＷｓｔｇをインターフェース回路ＨＯＳＴ＿ＩＦおよびインターフェース信号Ｈ２Ｄ＿ＩＦを通じて、制御回路ＤＫＣＴＬ０へ転送する（Ｓｔｅｐ９）。
　以上のようなガーベージコレクション動作およびウエアレベリング動作（言うなればスタティックウエアレベリング動作）を行うことで図７に示したようなダイナミックウエアレベリング動作と共にストレージモジュール（メモリモジュール）ＳＴＧ内での消去回数の平準化が実現可能となる。ただし、これによってストレージモジュールＳＴＧ間で消去回数のばらつきが生じる場合が有るが、これは、図３等に示したような動作によって平準化することが可能となり、その結果、図１のストレージシステム（記憶装置システム）ＳＴＲＧＳＹＳ全体としての更なる平準化が実現可能となる。
　《読み出し方法》
　前述したように、ストレージコントローラＳＴＲＧＣＯＮＴ内のホスト用の制御回路ＨＣＴＬ０は、情報処理装置（ホスト）ＳＲＶ０～ＳＲＶｍからのリード要求（ＲＱ）を受け付け、それに対応するデータ（ＲＤＡＴＡ）がキャッシュメモリＣＭ０～ＣＭ３へ格納されていない場合に、ストレージモジュール用の制御回路ＤＫＣＴＬ０へ通達を行う。図９は、図１におけるストレージモジュール用の制御回路およびストレージ用の制御回路が行う読み出し動作例を示すフロー図であり、ＤＫＣＴＬ０がＨＣＴＬ０からの通達に応じてリード要求（ＲＱ）を受け付けた以降の動作例を示すものである。
　まず、ストレージコントローラＳＴＲＧＣＯＮＴ内の制御回路ＤＫＣＴＬ０は、制御回路ＨＣＴＬ０を介して、論理アドレス値（例えばＬＡＤ＝５３５）、データ読み出し命令（ＲＤ）、セクタカウント値（ＳＥＣ＝１）が含まれるリードリクエスト（ＲＱ）を受け付ける。これを受けて、ＤＫＣＴＬ０内のリード制御回路ＲＤＣＴＬは、テーブルＳＴＧＴＢＬより論理アドレス値（ＬＡＤ＝５３５）に対応するストレージモジュール番号（ＳＴＧ　Ｎｏ）と、有効フラグＶＬＤを読み出す（Ｓｔｅｐ１）。図５Ｂの例では、ストレージモジュール番号「３」とＶＬＤ＝“１”が読み出される。
　次に、リード制御回路ＲＤＣＴＬは、読み出した有効フラグＶＬＤが“１”であるかどうかをチェックする（Ｓｔｅｐ２）。ここで、ＶＬＤが“０”の場合、ＲＤＣＴＬは、当該論理アドレス値（ＬＡＤ＝５３５）にはストレージモジュールＳＴＧが割り当てられていないことを認識する。この場合、ストレージモジュールＳＴＧからデータを読み出すことができないため、ＲＤＣＴＬは、エラーが発生したことを制御回路ＨＣＴＬ０へ伝える（Ｓｔｅｐ１０）。一方、ＶＬＤが“１”の場合、ＲＤＣＴＬは、当該論理アドレス値（ＬＡＤ＝５３５）にはストレージモジュールＳＴＧ３が対応していると判断し、ＳＴＧ３へリードアクセス要求（ＲＲＥＱ）を発行する（Ｓｔｅｐ３）。
　続いて、ストレージモジュールＳＴＧ３内のインターフェース回路ＨＯＳＴ＿ＩＦは、制御回路ＤＫＣＴＬ０から発行されたリードアクセス要求（ＲＲＥＱ）に埋め込まれているクロック情報を取り出し、シリアルデータ化されたＲＲＥＱをパラレルデータへ変換し、バッファＢＵＦ０および情報処理回路ＭＮＧＥＲへ転送する（Ｓｔｅｐ４）。情報処理回路ＭＮＧＥＲは、当該リードアクセス要求（ＲＲＥＱ）に含まれる論理アドレス値（ＬＡＤ＝５３５）、データ読み出し命令（ＲＤ）およびセクタカウント値（ＳＥＣ＝１）を解読し、ランダムアクセスメモリＲＡＭｓｔへ保存されているアドレス変換テーブルＬＰＴＢＬを参照して、各種情報を読み出す。具体的には、ＬＰＴＢＬにおいて、論理アドレスＬＡＤの５３５番地に格納されている物理アドレス値（例えばＰＡＤ＝３３）と、この物理アドレスＰＡＤに対応した有効フラグＰＶＬＤを読み出す（Ｓｔｅｐ５）。次に、読み出した有効フラグＰＶＬＤが“１”であるかどうかをチェックする（Ｓｔｅｐ６）。
　ここで、有効フラグＰＶＬＤが“０”の場合、情報処理回路ＭＮＧＥＲは、当該論理アドレス値（ＬＡＤ＝５３５）には物理アドレスＰＡＤが割り当てられていないことを認識する。この場合、不揮発性メモリＮＶＭ０～ＮＶＭ７からデータを読み出すことができないため、ＭＮＧＥＲは、エラーが発生したことをインターフェース回路ＨＯＳＴ＿ＩＦを通じて制御回路ＤＫＣＴＬ０内のリード制御回路ＲＤＣＴＬへ伝える（Ｓｔｅｐ１１）。一方、有効フラグＰＶＬＤが“１”の場合、ＭＮＧＥＲは、当該論理アドレス値（ＬＡＤ＝５３５）には物理アドレス値（ＰＡＤ＝３３）が対応していると判断する。
　次いで、情報処理回路ＭＮＧＥＲは、論理アドレス値（ＬＡＤ＝５３５）に対応している物理アドレス値（ＰＡＤ＝３３）を、不揮発性メモリＮＶＭ０～ＮＶＭ７のチップアドレス（ＣＨＩＰＡ）、バンクアドレス（ＢＫ）、ロウアドレス（ＲＯＷ）、およびカラムアドレス（ＣＯＬ）へ変換する。そして、ＭＮＧＥＲは、当該変換後のアドレスを、調停回路ＡＲＢおよびメモリ制御回路ＮＶＣＴ０～ＮＶＣＴ７を通じて不揮発性メモリＮＶＭ０～ＮＶＭ７へ入力し、ＮＶＭ０～ＮＶＭ７内に格納されたデータ（ＲＤＡＴＡ）が読み出す（Ｓｔｅｐ７）。
　ここでは、読み出されたデータ（ＲＤＡＴＡ）には、メインデータ（ＤＡｒｅａ）と冗長データ（ＲＡｒｅａ）が含まれ、さらに冗長データ（ＲＡｒｅａ）にはＥＣＣコード（ＥＣＣ）が含まれている。そこで、情報処理回路ＭＮＧＥＲは、ＥＣＣコード（ＥＣＣ）を利用して、メインデータ（ＤＡｒｅａ）にエラーがあるかをチェックし、エラーがあれば訂正を行い、インターフェース回路ＨＯＳＴ＿ＩＦを通じて、データ（ＲＤＡＴＡ）を制御回路ＤＫＣＴＬ０へ送信する（Ｓｔｅｐ８）。ＤＫＣＴＬ０は、送信されたデータ（ＲＤＡＴＡ）をキャッシュメモリＣＭ０～ＣＭ３へ転送し、さらに、制御回路ＨＣＴＬ０およびインターフェース信号Ｈ２Ｓ＿ＩＦを通じて情報処理装置ＳＲＶ０～ＳＲＶｍへ送信する（Ｓｔｅｐ９）。
　以上のように、本実施の形態１の記憶装置システムを用いることで、代表的には、記憶装置システム全体で消去回数の平準化（およびその結果として書き込み回数の平準化）を実現でき、信頼性の向上や長寿命化等が実現可能になる。
　（実施の形態２）
　本実施の形態２では、実施の形態１の図３、図４Ａおよび図４Ｂ等で述べたストレージモジュール間ウエアレベリング方法の変形例として、前述した予想ライトデータサイズｅＷｄに加えて更にデータリテンション時間Ｒｅｔを利用した方法について説明する。
　《データリテンション時間の概要》
　不揮発性メモリ(特にフラッシュメモリのように破壊書き込み方式のメモリ)では、消去回数(または書き込み回数)が増加するほどデータリテンション時間(すなわち書き込まれたデータをどの程度の期間に渡って正しく保持できるか)が低下していく場合がある。データリテンション時間は、特に限定しないが、例えば、書き込み回数が少ない場合には１０年等である。このデータリテンション時間が消去回数(または書き込み回数)にどの程度依存するかは、ストレージモジュールへどのような不揮発性メモリを利用するかによって変化する。例えば、不揮発性メモリとしてフラッシュメモリを用いるかあるいは相変化メモリを用いるかや、フラッシュメモリを用いる場合でもどのようなメモリセル構造を用いるかなどによって異なり得る。
　図２０Ａは、本発明の実施の形態２による記憶装置システムにおいて、ストレージモジュールのデータ保持特性の一例を示す説明図である。図２０Ａには、物理ブロックの消去回数（あるいは書き込み回数）（ｎＥＲＳ）とデータ保持時間（データリテンション時間）Ｒｅｔの依存関係（関数）が示されている。図２０Ａにおいて、ＲｅｔＳＴＧ０～ＲｅｔＳＴＧ３は、それぞれ、ストレージモジュールＳＴＧ０～ＳＴＧ３における依存関係（関数）を表している。
　ストレージモジュール（メモリモジュール）ＳＴＧ０～ＳＴＧ３のそれぞれは、自身の消去回数（あるいは書き込み回数）とデータ保持時間の依存関係（関数）を数式として不揮発性メモリＮＶＭ０～ＮＶＭ７に予め保有しており、ＳＴＧ０～ＳＴＧ３の電源投入直後に、その数式をランダムアクセスメモリＲＡＭｓｔへ転送する。ストレージ用の制御回路ＳＴＣＴ内の情報処理回路ＭＮＧＥＲは、ＮＶＭ０～ＮＶＭ７内の各物理ブロックにおける消去回数の最大値を求める。そして、ＭＮＧＥＲは、この最大値が変化する毎に、数式をＲＡＭｓｔから読み出し、当該消去回数の最大値（ｎＥＲＳ）を引数としてデータ保持時間（データリテンション時間）Ｒｅｔを計算し、それをＲＡＭｓｔへ格納する。さらに、ＳＴＧ０～ＳＴＧ３のそれぞれは、必要に応じて、計算したデータリテンション時間ＲｅｔをストレージコントローラＳＴＲＧＣＯＮＴへ転送する。
　図２０Ｂは、図２０Ａのデータ保持特性をテーブル上で規定した一例を示す図である。図２０Ａでは予め依存関係（関数）を数式で規定することでデータリテンション時間Ｒｅｔの算出を行ったが、その代わりに、当該数式を離散的に表す図２０ＢのようなテーブルＲｅｔＴＢＬを予め規定することでデータリテンション時間Ｒｅｔの算出を行うことも可能である。図２０Ｂには、１つのストレージモジュールＳＴＧが保有しているテーブルＲｅｔＴＢＬが示されており、当該ＲｅｔＴＢＬには、物理ブロックの消去回数（あるいは書き込み回数）（ｎＥＲＳ）とデータリテンション時間Ｒｅｔの依存関係（関数）が規定されている。
　ストレージモジュールＳＴＧ０～ＳＴＧ３のそれぞれは、自身の特性に対応するテーブルＲｅｔＴＢＬを不揮発性メモリＮＶＭ０～ＮＶＭ７に予め保有しており、ＳＴＧ０～ＳＴＧ３の電源投入直後に、当該テーブルＲｅｔＴＢＬをランダムアクセスメモリＲＡＭｓｔへ転送する。ストレージ用の制御回路ＳＴＣＴ内の情報処理回路ＭＮＧＥＲは、ＮＶＭ０～ＮＶＭ７内の各物理ブロックにおける消去回数の最大値を求める。そして、ＭＮＧＥＲは、この最大値が変化する毎に、テーブルＲｅｔＴＢＬを検索し、データ保持時間（データリテンション時間）Ｒｅｔを取得する。さらに、ＳＴＧ０～ＳＴＧ３のそれぞれは、必要に応じて、取得したデータリテンション時間ＲｅｔをストレージコントローラＳＴＲＧＣＯＮＴへ転送する。
　図２０Ａに示すように、ストレージモジュールのデータリテンション時間Ｒｅｔは、ストレージモジュール毎に異なり、更に、消去回数（あるいは書き込み回数）（ｎＥＲＳ）が増大する毎に所定の依存関係（関数）に基づいて減少していく。データリテンション時間Ｒｅｔは、対応するストレージモジュールの残存寿命を表しており、その時間が所定の値より小さくなると、当該ストレージモジュールの寿命は尽きることになる。したがって、仮に、実施の形態１の方式を用いてストレージモジュール間で消去回数（あるいは書き込み回数）の平準化を行ったとしても、図２０Ａから判るように、データリテンション時間Ｒｅｔの観点ではストレージモジュール間でばらつきが生じる場合が有る。その結果、記憶装置システム全体としての寿命が低下する恐れがある。
　そこで、例えば、データリテンション時間（残存寿命）Ｒｅｔのしきい値を設け、当該しきい値を適宜制御すると共に、各ストレージモジュールのデータリテンション時間Ｒｅｔが当該しきい値以上を常に保てるような状態で、実施の形態１で述べたようなストレージモジュール間での消去回数の平準化を行えばよい。例えば、図２０Ａにおいて、ストレージモジュールＳＴＧ０とＳＴＧ３の消去回数（ｎＥＲＳ）が同じであったとして、この状態でＳＴＧ３のデータリテンション時間Ｒｅｔがしきい値に達したような場合、ＳＴＧ３に対しては当分書き込み・消去を行わず、ＳＴＧ０に対して書き込み・消去を行えばよい。
　《ストレージモジュール間ウエアレベリング（変形例）》
　以下に、特に限定しないが、４個のストレージモジュールＳＴＧ０～ＳＴＧ３を備える場合を例として、制御回路ＤＫＣＴＬ０が実行する書き込み動作について図１０、図１１に加えて図５Ａ、図５Ｂを用いて説明する。図１０は、本発明の実施の形態２による記憶装置システムにおいて、図１および図２におけるストレージモジュール用の制御回路が行う書き込み動作の一例を示すフローチャートである。図１１Ａおよび図１１Ｂは、図１０の補足図であり、ストレージモジュール用の制御回路が持つテーブルＭＧＴＢＬの保持内容の一例を示す図である。図１１Ａおよび図１１Ｂに示すテーブルＭＧＴＢＬには、図４等に示したデータサイズｎｔＷと、各ストレージモジュールＳＴＧ０～ＳＴＧ３毎のデータサイズＷｈ２ｄ，Ｗｓｔｇ、ライトデータサイズ比率ＷＡＦ、および予想ライトデータサイズｅＷｄに加えて、各ＳＴＧ０～ＳＴＧ３毎のデータリテンション時間Ｒｅｔが保持されている。
　まず、制御回路ＤＫＣＴＬ０は、必要に応じて（例えばストレージコントローラＳＴＲＧＣＯＮＴへの電源投入直後などで）、インターフェース信号Ｈ２Ｄ＿ＩＦを通じて、ストレージモジュールＳＴＧ０～ＳＴＧ３へデータリテンション時間ＲｅｔとデータサイズＷｓｔｇおよびＷｈ２ｄの通達要求を発行する。これに応じて各ストレージモジュールＳＴＧ０～ＳＴＧ３は、データリテンション時間Ｒｅｔ（Ｒｅｔ０（８）、Ｒｅｔ１（６）、Ｒｅｔ２（９）、Ｒｅｔ３（７））をＤＫＣＴＬ０へ返信する。更に、データサイズＷｓｔｇ（Ｗｓｔｇ０（４０）、Ｗｓｔｇ１（１５）、Ｗｓｔｇ２（１０）、Ｗｓｔｇ３（２０））およびＷｈ２ｄ（Ｗｈ２ｄ０（１０）、Ｗｈ２ｄ１（５）、Ｗｈ２ｄ２（５）、Ｗｈ２ｄ３（１０））をＤＫＣＴＬ０へ返信する（図１０：Ｓｔｅｐ１、図１１Ａ）。
　続いて、制御回路ＤＫＣＴＬ０は、これらのデータリテンション時間ＲｅｔとデータサイズＷｓｔｇおよびＷｈ２ｄをテーブルＭＧＴＢＬへ設定し更新する（図１０：Ｓｔｅｐ２、図１１Ａ）。ここで、前提として、ＤＫＣＴＬ０は、現在、データサイズｎｔＷ１（ここでは１０とする）のライトデータ（ＷＤＴ［１］）と論理アドレス（ここでは１２３とする）とを含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［１］）を処理対象としているものとする。この場合、ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、ＭＧＴＢＬ内のＷｓｔｇおよびＷｈ２ｄを利用して、ＳＴＧ０～ＳＴＧ３毎のライトデータサイズ比率ＷＡＦを求め、これに加えてｎｔＷ１を利用して予想ライトデータサイズｅＷｄを求め、ＭＧＴＢＬへ設定し更新する（図１０：Ｓｔｅｐ３、図１１Ａ）。図１１Ａの例では、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のＷＡＦ（＝Ｗｓｔｇ／Ｗｈ２ｄ）は、それぞれ、ＷＡＦ０＝４、ＷＡＦ１＝３、ＷＡＦ２＝２、ＷＡＦ３＝２となる。また、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のｅＷｄ（＝Ｗｓｔｇ＋ｎｔＷ×ＷＡＦ）は、それぞれ、ｅＷｄ０＝８０、ｅＷｄ１＝４５、ｅＷｄ２＝３０、ｅＷｄ３＝４０となる。
　次に、ライト制御回路ＷＴＣＴＬは、ストレージシステム（記憶装置システム）ＳＴＲＧＳＹＳの寿命情報（ｄＬｉｆｅ（ここでは４．５））と、各ストレージモジュールＳＴＧ０～ＳＴＧ３のデータリテンション時間Ｒｅｔ（Ｒｅｔ０（８）、Ｒｅｔ１（６）、Ｒｅｔ２（９）、Ｒｅｔ３（７））とを比較する。そして、ＷＴＣＴＬは、ストレージシステムの寿命情報（ｄＬｉｆｅ）以上のデータリテンション時間（残存寿命）Ｒｅｔを持つストレージモジュールを選択する（図１０：Ｓｔｅｐ４、図１１Ａ）。
　続いて、ライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ４で選択されたストレージモジュールの中から、更に、予想ライトデータサイズｅＷｄが最小値（Ｍｉｎ．）であるストレージモジュール（ここではＳＴＧ２）を選択する（図１０：Ｓｔｅｐ５、図１１Ａ）。次いで、もし、ストレージモジュールＳＴＧ０～ＳＴＧ３からのデータサイズＷｓｔｇの通達があれば、Ｓｔｅｐ２へ進み、再度、Ｓｔｅｐ２～Ｓｔｅｐ５を実行する。一方、ＳＴＧ０～ＳＴＧ３からのＷｓｔｇの通達が無ければ、Ｓｔｅｐ７へ進む（図１０：Ｓｔｅｐ６）。
　Ｓｔｅｐ７において、ライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ５で選択したストレージモジュールＳＴＧ２へ、データサイズｎｔＷ１（＝１０）のライトデータ（ＷＤＴ［１］）と論理アドレスＬＡＤ（＝１２３）を含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［１］）を発行する（図１１Ａ）。次いで、ＷＴＣＴＬは、当該ＬＡＤ（＝１２３）とＳＴＧ２の対応関係に基づいて、テーブルＳＴＧＴＢＬを更新し（図１０：Ｓｔｅｐ８、図５Ａ）、さらに、テーブルＭＧＴＢＬのデータサイズＷｈ２ｄを更新する（図１０：Ｓｔｅｐ８、図１１Ｂ）。すなわち、図５ＡのＳＴＧＴＢＬ内のＬＡＤ（＝１２３）において、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「２」に更新され、有効情報ＶＬＤが“１”に更新される。また、図１１ＢのＭＧＴＢＬ内のＳＴＧ２において、Ｗｈ２ｄが「５」から「１５」に更新される。
　その後、ストレージモジュールＳＴＧ２は、ライトデータ（ＷＤＴ［１］）の書き込みを完了すると、制御回路ＤＫＣＴＬ０へデータリテンション時間Ｒｅｔ（８．９）とデータサイズＷｓｔｇ（Ｗｓｔｇ２（３０））を通達し（図１０：Ｓｔｅｐ９、図１１Ｂ）、Ｓｔｅｐ２へ戻る。この例では、ＳＴＧ２において、例えば、データサイズｎｔＷ１（＝１０）のライトデータ（ＷＤＴ［１］）を書き込む前の期間で、ガーベージコレクション動作やスタティックウエアレベリング動作等によりデータサイズ「２０」の書き込みが行われており、これによってＷｓｔｇ２として計「３０」の値が通達されている。また、データリテンション時間Ｒｅｔ（８．９）は、図２０Ａおよび図２０Ｂで述べたように、情報処理回路ＭＮＧＥＲによって算出され、ここでは、当該ガーベージコレクション動作等に伴い図１１Ａの「９」から図１１Ｂの「８．９」に減っている。
　続いて、ライト制御回路ＷＴＣＴＬは、通達されたデータリテンション時間Ｒｅｔ（８．９）およびデータサイズＷｓｔｇ（Ｗｓｔｇ２（３０））をテーブルＭＧＴＢＬへ設定し更新する（図１０：Ｓｔｅｐ２、図１１Ｂ）。ここで、前提として、ＤＫＣＴＬ０は、現在、データサイズｎｔＷ２（ここでは１０とする）のライトデータ（ＷＤＴ［２］）と論理アドレス（ここでは５３５とする）とを含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［２］）を処理対象としているものとする。この場合、ＷＴＣＴＬは、ＭＧＴＢＬ内のデータサイズＷｓｔｇおよびＷｈ２ｄを利用し、各ストレージモジュールＳＴＧ０～ＳＴＧ３毎のライトデータサイズ比率ＷＡＦを求め、これに加えてｎｔＷ２を利用して予想ライトデータサイズｅＷｄを求め、ＭＧＴＢＬへ設定し更新する（図１０：Ｓｔｅｐ３、図１１Ｂ）。図１１Ｂの例では、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のＷＡＦ（＝Ｗｓｔｇ／Ｗｈ２ｄ）は、それぞれ、ＷＡＦ０＝４、ＷＡＦ１＝３、ＷＡＦ２＝２、ＷＡＦ３＝２となる。また、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のｅＷｄ（＝Ｗｓｔｇ＋ｎｔＷ×ＷＡＦ）は、それぞれ、ｅＷｄ０＝８０、ｅＷｄ１＝４５、ｅＷｄ２＝５０、ｅＷｄ３＝４０となる。
　次に、ライト制御回路ＷＴＣＴＬは、ストレージシステムの寿命情報ｄＬｉｆｅ（＝４．５）と、各ストレージモジュールＳＴＧ０～ＳＴＧ３のデータリテンション時間Ｒｅｔ（Ｒｅｔ０（８）、Ｒｅｔ１（６）、Ｒｅｔ２（８．９）、Ｒｅｔ３（７））を比較する。そして、ＷＴＣＴＬは、ストレージシステムの寿命情報ｄＬｉｆｅ（４．５）以上のデータリテンション時間Ｒｅｔを持つストレージモジュールを選択する（図１０：Ｓｔｅｐ４、図１１Ｂ）。
　なお、ここでは、寿命情報（残存寿命のしきい値）ｄＬｉｆｅは、変化していないが、実際には適宜可変制御される。特に限定はしないが、ライト制御回路ＷＴＣＴＬは、例えば、ストレージシステムの仕様に基づき、当該システムの使用期間の増大（逆に言えば残存寿命の減少）を考慮し、この残存寿命を反映して経時的に減少していく寿命情報（残存寿命のしきい値）ｄＬｉｆｅを設定することが可能である。この場合、ストレージシステムにおいて、使用期間に応じて最低限必要とされる残存寿命を確保でき、信頼性の向上や長寿命化等が図れる。また、ＷＴＣＴＬは、例えば、大半のストレージモジュールのデータリテンション時間Ｒｅｔが寿命情報（残存寿命のしきい値）ｄＬｉｆｅに達する毎に、その値を段階的に減少させていくようにｄＬｉｆｅを設定することも可能である。この場合、ストレージシステム間でデータリテンション時間Ｒｅｔの平準化を行うことが可能になり、信頼性の向上や長寿命化等が図れる。
　続いて、ライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ４で選択されたストレージモジュールの中から、更に、予想ライトデータサイズｅＷｄが最小値（Ｍｉｎ．）であるストレージモジュール（ここではＳＴＧ３）を選択する（図１０：Ｓｔｅｐ５、図１１Ｂ）。次いで、もし、ストレージモジュールＳＴＧ０～ＳＴＧ３からのデータサイズＷｓｔｇの通達があれば、Ｓｔｅｐ２へ進み、再度、Ｓｔｅｐ２～Ｓｔｅｐ５を実行する。一方、ＳＴＧ０～ＳＴＧ３からのＷｓｔｇの通達が無ければ、Ｓｔｅｐ７へ進む（図１０：Ｓｔｅｐ６）。
　Ｓｔｅｐ７において、制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ５で選択したストレージモジュールＳＴＧ３へ、データサイズｎｔＷ２（＝１０）のライトデータ（ＷＤＴ［２］）と論理アドレスＬＡＤ（＝５３５）を含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［２］）を発行する（図１１Ｂ）。次いで、ＷＴＣＴＬは、当該ＬＡＤ（＝５３５）とＳＴＧ３の対応関係に基づいて、テーブルＳＴＧＴＢＬを更新し（図１０：Ｓｔｅｐ８、図５Ｂ）、さらに、テーブルＭＧＴＢＬのデータサイズＷｈ２ｄを更新する（図１０：Ｓｔｅｐ８）。すなわち、図５ＢのＳＴＧＴＢＬ内のＬＡＤ（＝５３５）において、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「３」に更新され、有効情報ＶＬＤが“１”に更新される。また、図示は省略するが、図１１ＢのＭＧＴＢＬ内のＳＴＧ３において、Ｗｈ２ｄが「１０」から「２０」に更新される。
　そして、ストレージモジュールＳＴＧ３がライトデータ（ＷＤＴ［２］）の書き込みを完了すると、ＳＴＧ３は制御回路ＤＫＣＴＬ０へデータサイズＷｓｔｇを通達し（図１０：Ｓｔｅｐ９）、Ｓｔｅｐ２へ進み、以降同様の処理が繰り返される。なお、Ｓｔｅｐ７において、ライトアクセス要求（ＷＲＥＱ）が発行されたストレージモジュール（ここではＳＴＧ２，ＳＴＧ３）では、当該ライトアクセス要求（ＷＲＥＱ）に含まれる論理アドレスＬＡＤを不揮発性メモリＮＶＭ０～ＮＶＭ７の物理アドレス（ＰＡＤ）へ変換し、この変換された物理アドレス（ＰＡＤ）へライトデータを書き込む。
　以上のように、本実施の形態２の記憶装置システムを用いることで、実施の形態１の場合と同様に、代表的には、記憶装置システム全体で消去回数の平準化（およびその結果として書き込み回数の平準化）を実現でき、信頼性の向上や長寿命化等が実現可能になる。さらに、データリテンション時間（残存寿命）の管理により、更なる信頼性の向上や長寿命化等が実現可能になる。
　（実施の形態３）
　本実施の形態３では、ストレージモジュール用の制御回路ＤＫＣＴＬ０が、実施の形態１の図３、図４Ａおよび図４Ｂ等で述べたストレージモジュール間ウエアレベリングの実行に加えて、ガーベージコレクションの管理を行う場合について説明する。
　《ストレージモジュール間ウエアレベリング＋ガーベージコレクション管理》
　以下に、特に限定しないが、４個のストレージモジュールＳＴＧ０～ＳＴＧ３を備える場合を例とし、図２に示した制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬが実行する書き込み動作と、ガーベージコレクション制御回路ＧＣＣＴＬが実行するガーベージコレクションの要求動作について、図１２～図１４に加えて図５Ａ、図５Ｂを用いて説明する。図１２は、本発明の実施の形態３による記憶装置システムにおいて、図１および図２におけるストレージモジュール用の制御回路が行う書き込み動作およびガーベージコレクションの管理動作の一例を示すフローチャートである。図１３Ａ、図１３Ｂおよび図１３Ｃは、図１２の補足図であり、図２のストレージモジュール用の制御回路ＤＫＣＴＬ０が持つテーブルＭＧＴＢＬの保持内容の一例を示す図である。図１４Ａ、図１４Ｂおよび図１４Ｃは、図１２の補足図であり、図２のストレージモジュール用の制御回路ＤＫＣＴＬ０が持つテーブルＧＥＴＢＬの保持内容の一例を示す図である。
　図１３Ａ、図１３Ｂおよび図１３Ｃに示すテーブルＭＧＴＢＬには、図４等に示したデータサイズｎｔＷと、各ストレージモジュールＳＴＧ０～ＳＴＧ３毎のデータサイズＷｈ２ｄ，Ｗｓｔｇ、ライトデータサイズ比率ＷＡＦ、および予想ライトデータサイズｅＷｄに加えて、各ＳＴＧ０～ＳＴＧ３毎の消去状態の物理ブロック数Ｅｓｚが保持されている。図１４Ａ、図１４Ｂおよび図１４Ｃに示すテーブルＧＥＴＢＬには、各番号（ＳＴＧ　Ｎｏ）を持つストレージモジュールＳＴＧ０～ＳＴＧ３，…毎の、ガーベージコレクション実行状態ＧＣｖと消去実行状態ＥＲＳｖが保持されている。ＧＣｖは、“１”の場合にガーベージコレクション動作を実行中であることを意味し、“０”の場合に実行中でないことを意味する。ＥＲＳｖは、“１”の場合に消去動作を実行中であることを意味し、“０”の場合に実行中でないことを意味する。
　図１２において、まず、制御回路ＤＫＣＴＬ０は、必要に応じて（例えばストレージコントローラＳＴＲＧＣＯＮＴへの電源投入直後などで）、インターフェース信号Ｈ２Ｄ＿ＩＦを通じて、ストレージモジュールＳＴＧ０～ＳＴＧ３へ消去状態の物理ブロック数ＥｓｚとデータサイズＷｓｔｇおよびＷｈ２ｄの通達要求を発行する。これに応じて各ストレージモジュールＳＴＧ０～ＳＴＧ３は、消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ０（９０）、Ｅｓｚ１（１００）、Ｅｓｚ２（１４０）、Ｅｓｚ３（１２０））をＤＫＣＴＬ０へ返信する。更に、データサイズＷｓｔｇ（Ｗｓｔｇ０（４０）、Ｗｓｔｇ１（１５）、Ｗｓｔｇ２（１０）、Ｗｓｔｇ３（２０））およびＷｈ２ｄ（Ｗｈ２ｄ０（１０）、Ｗｈ２ｄ１（５）、Ｗｈ２ｄ２（５）、Ｗｈ２ｄ３（１０））をＤＫＣＴＬ０へ返信する。
　さらに、制御回路ＤＫＣＴＬ０は、必要に応じて、インターフェース信号Ｈ２Ｄ＿ＩＦを通じて、ストレージモジュールＳＴＧ０～ＳＴＧ３へガーベージコレクション動作および消去動作の確認要求を発行する。これに応じて、各ストレージモジュールＳＴＧ０～ＳＴＧ３は、ガーベージコレクションステータスＧｓｔ（Ｇｓｔ０（０）、Ｇｓｔ１（０）、Ｇｓｔ２（０）、Ｇｓｔ３（０））および消去ステータスＥｓｔ（Ｅｓｔ０（０）、Ｅｓｔ１（０）、Ｅｓｔ２（０）、Ｅｓｔ３（０））をＤＫＣＴＬ０へ返信する（図１２：Ｓｔｅｐ１、図１３Ａ）。
　続いて、制御回路ＤＫＣＴＬ０は、これらの消去状態の物理ブロック数ＥｓｚとデータサイズＷｓｔｇおよびＷｈ２ｄをテーブルＭＧＴＢＬへ設定し更新する。さらに、ＤＫＣＴＬ０は、これらのガーベージコレクションステータスＧｓｔおよび消去ステータスＥｓｔをテーブルＧＥＴＢＬのガーベージコレクション実行状態ＧＣｖおよび消去実行状態ＥＲＳｖに設定し、更新する（図１２：Ｓｔｅｐ２、図１３Ａ、図１４Ａ）。
　ここで、前提として、ＤＫＣＴＬ０は、現在、データサイズｎｔＷ１（ここでは１０とする）のライトデータ（ＷＤＴ［１］）と論理アドレス（ここでは１２３とする）とを含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［１］）を処理対象としているものとする。この場合、ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、ＭＧＴＢＬ内のＷｓｔｇおよびＷｈ２ｄを利用して、ＳＴＧ０～ＳＴＧ３毎のライトデータサイズ比率ＷＡＦを求め、これに加えてｎｔＷ１を利用して予想ライトデータサイズｅＷｄを求め、ＭＧＴＢＬへ設定し更新する（図１２：Ｓｔｅｐ３、図１３Ａ）。図１３Ａの例では、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のＷＡＦ（＝Ｗｓｔｇ／Ｗｈ２ｄ）は、それぞれ、ＷＡＦ０＝４、ＷＡＦ１＝３、ＷＡＦ２＝２、ＷＡＦ３＝２となる。また、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のｅＷｄ（＝Ｗｓｔｇ＋ｎｔＷ×ＷＡＦ）は、それぞれ、ｅＷｄ０＝８０、ｅＷｄ１＝４５、ｅＷｄ２＝３０、ｅＷｄ３＝４０となる。
　次に、ガーベージコレクション制御回路ＧＣＣＴＬは、テーブルＧＥＴＢＬ（図１４Ａ）を読み出し、現在、ガーベージコレクション動作や消去動作を行っていないストレージモジュールＳＴＧ０～ＳＴＧ４をガーベージコレクション対象のストレージモジュールとして選択する（図１２：Ｓｔｅｐ４、図１３Ａ）。続いて、ＧＣＣＴＬは、予め設定した消去状態の物理ブロック数の閾値ＥＳＺｔｈ（ここでは９１）と、Ｓｔｅｐ４にて選択されたストレージモジュールＳＴＧ０～ＳＴＧ３毎の消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ０（９０）、Ｅｓｚ１（１００）、Ｅｓｚ２（１４０）、Ｅｓｚ３（１２０））を比較する。そして、ＧＣＣＴＬは、消去状態の物理ブロック数の閾値ＥＳＺｔｈ（＝９１）より小さな物理ブロック数Ｅｓｚを持つストレージモジュール（ここではＳＴＧ０）をガーベージコレクション対象のストレージモジュールとして選択する。更に、消去状態の物理ブロック数の閾値ＥＳＺｔｈ（＝９１）以上の物理ブロック数Ｅｓｚを持つストレージモジュールＳＴＧ１～ＳＴＧ３を書き込みおよび読み出し対象のストレージモジュールとして選択する（図１２：Ｓｔｅｐ５、図１３Ａ）。
　続いて、ガーベージコレクション制御回路ＧＣＣＴＬは、Ｓｔｅｐ５でガーベージコレクション対象として選択されたストレージモジュールＳＴＧ０へガーベージコレクション要求（ＧＣｒｑ）を発行し、テーブルＧＥＴＢＬを更新する。つまり、図１４Ｂに示すように、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「０」に対応するガーベージコレクション実行状態ＧＣｖの値が“１”となり、これによってストレージモジュールＳＴＧ０がガーベージコレクション動作の実行中であることが示される（図１２：Ｓｔｅｐ１１、図１３Ａ、図１４Ｂ）。
　ここで、ガーベージコレクション要求（ＧＣｒｑ）を受け取ったストレージモジュールＳＴＧ０は、図８のＳｔｅｐ３～Ｓｔｅｐ８の処理を用いてガーベージコレクションを実行する。すなわち、図８においては、Ｓｔｅｐ１およびＳｔｅｐ２の処理により、ガーベージコレクション動作を実行するか否かをストレージモジュール自身が判断していたが、図１２のフローでは、ストレージモジュール自身が判断する代わりにその上位に位置する制御回路ＤＫＣＴＬ０内のガーベージコレクション制御回路ＧＣＣＴＬが判断している。これによって、ＤＫＣＴＬ０は、ガーベージコレクション動作を実行中でないストレージモジュールを対象として、ライトアクセス要求（ＷＲＥＱ）やリードアクセス要求（ＲＲＥＱ）等を発行できるため、書き込み動作や読み出し動作等の効率を高めることが可能になる。
　続いて、ライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ５で書き込みおよび読み出し対象のストレージモジュールとして選択されたストレージモジュールの中から、予想ライトデータサイズｅＷｄが最小値（Ｍｉｎ．）であるストレージモジュール（ここではＳＴＧ２）を選択する（図１２：Ｓｔｅｐ６、図１３Ａ）。次いで、もし、ストレージモジュールＳＴＧ０～ＳＴＧ３からのデータサイズＷｓｔｇの通達があれば、Ｓｔｅｐ２へ進み、再度、Ｓｔｅｐ２～Ｓｔｅｐ６を実行する。一方、ＳＴＧ０～ＳＴＧ３からのＷｓｔｇの通達が無ければ、Ｓｔｅｐ８へ進む（図１２：Ｓｔｅｐ７）。
　Ｓｔｅｐ８において、ライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ６で選択したストレージモジュールＳＴＧ２へ、データサイズｎｔＷ１（＝１０）のライトデータ（ＷＤＴ［１］）と論理アドレスＬＡＤ（＝１２３）を含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［１］）を発行する（図１３Ａ）。次いで、ＷＴＣＴＬは、当該ＬＡＤ（＝１２３）とＳＴＧ２の対応関係に基づいて、テーブルＳＴＧＴＢＬを更新し（図１２：Ｓｔｅｐ９、図５Ａ）、さらに、テーブルＭＧＴＢＬのデータサイズＷｈ２ｄを更新する（図１２：Ｓｔｅｐ９、図１３Ｂ）。すなわち、図５ＡのＳＴＧＴＢＬ内のＬＡＤ（＝１２３）において、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「２」に更新され、有効情報ＶＬＤが“１”に更新される。また、図１３ＢのＭＧＴＢＬ内のＳＴＧ２において、Ｗｈ２ｄが「５」から「１５」に更新される。
　その後、ストレージモジュールＳＴＧ２は、ライトデータ（ＷＤＴ［１］）の書き込みを完了すると、制御回路ＤＫＣＴＬ０へ消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ２（１３９））とデータサイズＷｓｔｇ（Ｗｓｔｇ２（３０））を通達し（図１２：Ｓｔｅｐ１０、図１３Ｂ）、Ｓｔｅｐ２へ戻る。この例では、ＳＴＧ２において、例えば、データサイズｎｔＷ１（＝１０）のライトデータ（ＷＤＴ［１］）を書き込む前の期間で、スタティックウエアレベリング動作等によりデータサイズ「２０」の書き込みが行われており、これによってＷｓｔｇ２として計「３０」の値が通達されている。また、ＳＴＧ２において、ライトアクセス要求（書き込み命令）（ＷＲＥＱ［１］）の書き込みに伴い図１３Ａにおける消去状態の物理ブロック数Ｅｓｚ（＝１４０）から図１３Ｂにおける消去状態の物理ブロック数Ｅｓｚ（＝１３９）に減少している。
　続いて、ライト制御回路ＷＴＣＴＬは、通達された消去状態の物理ブロック数Ｅｓｚ（＝１３９）およびデータサイズＷｓｔｇ（Ｗｓｔｇ２（３０））をテーブルＭＧＴＢＬへ設定し更新する（図１２：Ｓｔｅｐ２、図１３Ｂ）。ここで、前提として、ＤＫＣＴＬ０は、現在、データサイズｎｔＷ２（ここでは１０とする）のライトデータ（ＷＤＴ［２］）と論理アドレス（ここでは５３５とする）とを含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［２］）を処理対象としているものとする。この場合、ＷＴＣＴＬは、ＭＧＴＢＬ内のデータサイズＷｓｔｇおよびＷｈ２ｄを利用し、各ストレージモジュールＳＴＧ０～ＳＴＧ３毎のライトデータサイズ比率ＷＡＦを求め、これに加えてｎｔＷ２を利用して予想ライトデータサイズｅＷｄを求め、ＭＧＴＢＬへ設定し更新する（図１２：Ｓｔｅｐ３、図１３Ｂ）。図１３Ｂの例では、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のＷＡＦ（＝Ｗｓｔｇ／Ｗｈ２ｄ）は、それぞれ、ＷＡＦ０＝４、ＷＡＦ１＝３、ＷＡＦ２＝２、ＷＡＦ３＝２となる。また、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のｅＷｄ（＝Ｗｓｔｇ＋ｎｔＷ×ＷＡＦ）は、それぞれ、ｅＷｄ０＝８０、ｅＷｄ１＝４５、ｅＷｄ２＝５０、ｅＷｄ３＝４０となる。
　次に、ガーベージコレクション制御回路ＧＣＣＴＬは、テーブルＧＥＴＢＬ（図１４Ｂ）を読み出し、現在、ガーベージコレクション動作や消去動作を行っていないストレージモジュールＳＴＧ１～ＳＴＧ３をガーベージコレクション対象のストレージモジュールとして選択する（図１２：Ｓｔｅｐ４、図１３Ｂ）。続いて、ＧＣＣＴＬは、予め設定した消去状態の物理ブロック数の閾値ＥＳＺｔｈ（＝９１）と、Ｓｔｅｐ４にて選択されたストレージモジュールＳＴＧ１～ＳＴＧ３毎の消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ１（１００）、Ｅｓｚ２（１４０）、Ｅｓｚ３（１２０））を比較する。ここでは、消去状態の物理ブロック数の閾値ＥＳＺｔｈ（＝９１）よりも小さな物理ブロック数Ｅｓｚを持つストレージモジュールは存在しない。そこで、ＧＣＣＴＬは、ストレージモジュールＳＴＧ１～ＳＴＧ３を書き込みおよび読み出し対象のストレージモジュールとして選択する（図１２：Ｓｔｅｐ５、図１３Ｂ）。
　続いて、ライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ５で書き込みおよび読み出し対象のストレージモジュールとして選択されたストレージモジュールの中から、予想ライトデータサイズｅＷｄが最小値（Ｍｉｎ．）であるストレージモジュール（ここではＳＴＧ３）を選択する（図１２：Ｓｔｅｐ６、図１３Ｂ）。次いで、もし、ストレージモジュールＳＴＧ０～ＳＴＧ３からのデータサイズＷｓｔｇの通達があれば、Ｓｔｅｐ２へ進み、再度、Ｓｔｅｐ２～Ｓｔｅｐ６を実行する。一方、ＳＴＧ０～ＳＴＧ３からのＷｓｔｇの通達が無ければ、Ｓｔｅｐ８へ進む（図１２：Ｓｔｅｐ７）。
　Ｓｔｅｐ８において、制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ６で選択したストレージモジュールＳＴＧ３へ、データサイズｎｔＷ２（＝１０）のライトデータ（ＷＤＴ［２］）と論理アドレスＬＡＤ（＝５３５）を含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［２］）を発行する（図１３Ｂ）。次いで、ＷＴＣＴＬは、当該ＬＡＤ（＝５３５）とＳＴＧ３の対応関係に基づいて、テーブルＳＴＧＴＢＬを更新し（図１２：Ｓｔｅｐ９、図５Ｂ）、さらに、テーブルＭＧＴＢＬのデータサイズＷｈ２ｄを更新する（図１２：Ｓｔｅｐ９、図１３Ｃ）。すなわち、図５ＢのＳＴＧＴＢＬ内のＬＡＤ（＝５３５）において、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「３」に更新され、有効情報ＶＬＤが“１”に更新される。また、図１３ＣのＭＧＴＢＬ内のＳＴＧ３において、Ｗｈ２ｄが「１０」から「２０」に更新される。
　そして、ストレージモジュールＳＴＧ３がライトデータ（ＷＤＴ［２］）の書き込みを完了すると、ＳＴＧ３は制御回路ＤＫＣＴＬ０へ消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ３（１１９））およびデータサイズＷｓｔｇ（Ｗｓｔｇ３（４０））を通達し（図１２：Ｓｔｅｐ１０）、Ｓｔｅｐ２へ進む。なお、Ｓｔｅｐ８において、ライトアクセス要求（ＷＲＥＱ）が発行されたストレージモジュール（ここではＳＴＧ２，ＳＴＧ３）では、当該ライトアクセス要求（ＷＲＥＱ）に含まれる論理アドレスＬＡＤを不揮発性メモリＮＶＭ０～ＮＶＭ７の物理アドレス（ＰＡＤ）へ変換し、この変換された物理アドレス（ＰＡＤ）へライトデータを書き込む。
　ここで、前述したように、Ｓｔｅｐ１１でガーベージコレクション要求（ＧＣｒｑ）を受け取ったストレージモジュールＳＴＧ０が、ストレージモジュールＳＴＧ３によるライトデータ（ＷＤＴ［２］）の書き込み動作の完了後に、ガーベージコレクション動作を完了した場合について説明する。ストレージモジュールＳＴＧ０は、ガーベージコレクション動作を完了すると、当該ガーベージコレクション動作後における消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ０（１００））およびデータサイズＷｓｔｇ（Ｗｓｔｇ０（７０））を制御回路ＤＫＣＴＬ０へ送信する（図１２：Ｓｔｅｐ１２、図１３Ｃ）。
　制御回路ＤＫＣＴＬ０内のガーベージコレクション制御回路ＧＣＣＴＬは、ガーベージコレクション動作が完了したことを受けてテーブルＧＥＴＢＬへを更新する。つまり図１４Ａに示すように、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「０」に対応するガーベージコレクション実行状態ＧＣｖの値が“０”となり、これによってストレージモジュールＳＴＧ０がガーベージコレクション動作を実行中でないことが示される。
　また、制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ０（１００））およびデータサイズＷｓｔｇ（Ｗｓｔｇ０（７０））をテーブルＭＧＴＢＬへ設定し更新する（図１２：Ｓｔｅｐ２、図１３Ｃ）。次に、ＷＴＣＴＬは、ストレージモジュールＳＴＧ０のデータサイズＷｓｔｇおよびＷｈ２ｄを利用し、ストレージモジュールＳＴＧ０のライトデータサイズ比率ＷＡＦおよび予想ライトデータサイズｅＷｄを求め、テーブルＭＧＴＢＬへ設定し更新する（図１２：Ｓｔｅｐ３、図１３Ｃ）。図１３Ｃでは、ＷＡＦ＝７となり、仮に次のライトアクセス要求（書き込み命令）（ＷＲＥＱ）に伴うデータサイズｎｔＷ３を「１０」とすると、ｅＷｄ０＝１４０となる。
　以上のように、本実施の形態３の記憶装置システムを用いることで、実施の形態１の場合と同様に、代表的には、記憶装置システム全体で消去回数の平準化（およびその結果として書き込み回数の平準化）を実現でき、信頼性の向上や長寿命化等が実現可能になる。さらに、ストレージコントローラＳＴＲＧＣＯＮＴにて、ガーベージコレクション動作を管理することで、どのストレージモジュールがガーベージコレクション動作を実行中で、どのストレージモジュールに書き込みや読み出しが可能かを把握することができ、ガーベージコレクション動作と、書き込みおよび読み出し動作を並行して実行可能になる。その結果、平準化行いつつ、ストレージシステムの高速化等が図れる。
　（実施の形態４）
　本実施の形態４では、ストレージモジュール用の制御回路ＤＫＣＴＬ０が、実施の形態１の図３、図４Ａおよび図４Ｂ等で述べた書き込み動作（ストレージモジュール間ウエアレベリング）の実行に加えて、消去動作を行う場合について説明する。
　《ストレージモジュール間ウエアレベリング＋消去動作》
　以下に、特に限定しないが、４個のストレージモジュールＳＴＧ０～ＳＴＧ３を備える場合を例とし、図２に示した制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬが実行する書き込み動作と、データ消去制御回路ＥＲＳＣＴＬが実行する消去の要求動作について、図１５、図１６に加えて図５Ｃ、図５Ｄ、図１４Ａ、図１４Ｃを用いて説明する。図１５は、本発明の実施の形態４による記憶装置システムにおいて、図１および図２におけるストレージモジュール用の制御回路が行う書き込み動作および消去動作の一例を示すフローチャートである。図１６Ａ、図１６Ｂおよび図１６Ｃは、図１５の補足図であり、図２のストレージモジュール用の制御回路ＤＫＣＴＬ０が持つテーブルＭＧＴＢＬの保持内容の一例を示す図である。
　図１５において、まず、制御回路ＤＫＣＴＬ０は、必要に応じて（例えばストレージコントローラＳＴＲＧＣＯＮＴへの電源投入直後などで）、インターフェース信号Ｈ２Ｄ＿ＩＦを通じて、ストレージモジュールＳＴＧ０～ＳＴＧ３へ消去状態の物理ブロック数ＥｓｚとデータサイズＷｓｔｇおよびＷｈ２ｄの通達要求を発行する。これに応じて各ストレージモジュールＳＴＧ０～ＳＴＧ３は、消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ０（９０）、Ｅｓｚ１（１００）、Ｅｓｚ２（１４０）、Ｅｓｚ３（１２０））をＤＫＣＴＬ０へ返信する。更に、データサイズＷｓｔｇ（Ｗｓｔｇ０（４０）、Ｗｓｔｇ１（１５）、Ｗｓｔｇ２（１０）、Ｗｓｔｇ３（２０））およびＷｈ２ｄ（Ｗｈ２ｄ０（１０）、Ｗｈ２ｄ１（５）、Ｗｈ２ｄ２（５）、Ｗｈ２ｄ３（１０））をＤＫＣＴＬ０へ返信する。
　さらに、制御回路ＤＫＣＴＬ０は、必要に応じて、インターフェース信号Ｈ２Ｄ＿ＩＦを通じて、ストレージモジュールＳＴＧ０～ＳＴＧ３へガーベージコレクション動作および消去動作の確認要求を発行する。これに応じて、各ストレージモジュールＳＴＧ０～ＳＴＧ３は、ガーベージコレクションステータスＧｓｔ（Ｇｓｔ０（０）、Ｇｓｔ１（０）、Ｇｓｔ２（０）、Ｇｓｔ３（０））および消去ステータスＥｓｔ（Ｅｓｔ０（０）、Ｅｓｔ１（０）、Ｅｓｔ２（０）、Ｅｓｔ３（０））をＤＫＣＴＬ０へ返信する（図１５：Ｓｔｅｐ１、図１６Ａ）。
　続いて、制御回路ＤＫＣＴＬ０は、これらの消去状態の物理ブロック数ＥｓｚとデータサイズＷｓｔｇおよびＷｈ２ｄをテーブルＭＧＴＢＬへ設定し更新する。さらに、ＤＫＣＴＬ０は、これらのガーベージコレクションステータスＧｓｔおよび消去ステータスＥｓｔをテーブルＧＥＴＢＬのガーベージコレクション実行状態ＧＣｖおよび消去実行状態ＥＲＳｖに設定し、更新する（図１５：Ｓｔｅｐ２、図１６Ａ、図１４Ａ）。
　ここで、前提として、ＤＫＣＴＬ０は、現在、データサイズｎｔＷ１（ここでは１０とする）のライトデータ（ＷＤＴ［１］）と論理アドレス（ここでは１２３とする）とを含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［１］）を処理対象としているものとする。この場合、ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、ＭＧＴＢＬ内のＷｓｔｇおよびＷｈ２ｄを利用して、ＳＴＧ０～ＳＴＧ３毎のライトデータサイズ比率ＷＡＦを求め、これに加えてｎｔＷ１を利用して予想ライトデータサイズｅＷｄを求め、ＭＧＴＢＬへ設定し更新する（図１５：Ｓｔｅｐ３、図１６Ａ）。図１６Ａの例では、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のＷＡＦ（＝Ｗｓｔｇ／Ｗｈ２ｄ）は、それぞれ、ＷＡＦ０＝４、ＷＡＦ１＝３、ＷＡＦ２＝２、ＷＡＦ３＝２となる。また、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のｅＷｄ（＝Ｗｓｔｇ＋ｎｔＷ×ＷＡＦ）は、それぞれ、ｅＷｄ０＝８０、ｅＷｄ１＝４５、ｅＷｄ２＝３０、ｅＷｄ３＝４０となる。
　次のＳｔｅｐ４では、特に限定しないが、ストレージコントローラＳＴＲＧＣＯＮＴは、情報処理装置ＳＲＶ０～ＳＲＶｍからのデータ消去要求（ＥＱ）があるかをチェックし、データ消去要求（ＥＱ）があればＳｔｅｐ５を実行し、無ければＳｔｅｐ６を実行する。すなわち、例えば、ＳＲＶ０～ＳＲＶｍから、「１０００～２２７９」の論理アドレスＬＡＤのデータを消去するデータ消去要求（ＥＱ）がＳＴＲＧＣＯＮＴのインターフェース回路ＳＴＩＦ００～ＳＴＩＦｍ１へ入力される。このデータ消去要求（ＥＱ）は、制御回路ＨＣＴＬ０を通じて制御回路ＤＫＣＴＬ０のデータ消去制御回路ＥＲＳＣＴＬへ通達され（図１５：Ｓｔｅｐ４）、その後Ｓｔｅｐ５が実行される。
　次に、データ消去制御回路ＥＲＳＣＴＬは、図５Ｃに示すテーブルＳＴＧＴＢＬの中で、論理アドレスＬＡＤ＝１０００～２２７９を検索し、論理アドレスＬＡＤ＝１０００～２２７９のデータは全てストレージモジュールＳＴＧ０へ保存されていることを把握する。さらに、ＥＲＳＣＴＬは、テーブルＧＥＴＢＬ（図１４Ａ）を読み出し、現在、ガーベージコレクション動作や消去動作を行っていないストレージモジュールＳＴＧ０を消去動作対象のストレージモジュールとして選択する（図１５：Ｓｔｅｐ５、図１６Ａ）。
　続いて、データ消去制御回路ＥＲＳＣＴＬは、ストレージモジュールＳＴＧ０に対して、論理アドレスＬＡＤ＝１０００～２２７９のデータを消去するデータ消去アクセス要求（ＥＲＳｒｑ）を発行し、テーブルＧＥＴＢＬを更新する。つまり、図１４Ｃに示すように、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「０」に対応する消去実行状態ＥＲＳｖの値が“１”となり、これによってＳＴＧ０が消去動作の実行中であることが示される（図１５：Ｓｔｅｐ１１、図１６Ａ、図１４Ｃ）。
　次いで、ライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ５の消去動作対象以外のストレージモジュールＳＴＧ１～ＳＴＧ３の中から、予想ライトデータサイズｅＷｄが最小値（Ｍｉｎ．）であるストレージモジュール（ここではＳＴＧ２）を選択する（図１５：Ｓｔｅｐ６、図１６Ａ）。次に、もし、ストレージモジュールＳＴＧ０～ＳＴＧ３からのデータサイズＷｓｔｇの通達があれば、Ｓｔｅｐ２へ進み、再度、Ｓｔｅｐ２～Ｓｔｅｐ４およびＳｔｅｐ６を実行する。一方、ＳＴＧ０～ＳＴＧ３からのＷｓｔｇの通達が無ければ、Ｓｔｅｐ８へ進む（図１５：Ｓｔｅｐ７）。
　Ｓｔｅｐ８において、ライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ６で選択したストレージモジュールＳＴＧ２へ、データサイズｎｔＷ１（＝１０）のライトデータ（ＷＤＴ［１］）と論理アドレスＬＡＤ（＝１２３）を含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［１］）を発行する（図１６Ａ）。次いで、ＷＴＣＴＬは、当該ＬＡＤ（＝１２３）とＳＴＧ２の対応関係に基づいて、テーブルＳＴＧＴＢＬを更新し（図１５：Ｓｔｅｐ９、図５Ａ）、さらに、テーブルＭＧＴＢＬのデータサイズＷｈ２ｄを更新する（図１５：Ｓｔｅｐ９、図１６Ｂ）。すなわち、図５ＡのＳＴＧＴＢＬ内のＬＡＤ（＝１２３）において、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「２」に更新され、有効情報ＶＬＤが“１”に更新される。また、図１６ＢのＭＧＴＢＬ内のＳＴＧ２において、Ｗｈ２ｄが「５」から「１５」に更新される。
　その後、ストレージモジュールＳＴＧ２は、ライトデータ（ＷＤＴ［１］）の書き込みを完了すると、制御回路ＤＫＣＴＬ０へ消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ２（１３９））とデータサイズＷｓｔｇ（Ｗｓｔｇ２（３０））を通達し（図１５：Ｓｔｅｐ１０、図１６Ｂ）、Ｓｔｅｐ２へ戻る。この例では、ＳＴＧ２において、例えば、データサイズｎｔＷ１（＝１０）のライトデータ（ＷＤＴ［１］）を書き込む前の期間で、スタティックウエアレベリング動作等によりデータサイズ「２０」の書き込みが行われており、これによってＷｓｔｇ２として計「３０」の値が通達されている。また、ＳＴＧ２において、ライトアクセス要求（書き込み命令）（ＷＲＥＱ［１］）の書き込みに伴い図１６Ａにおける消去状態の物理ブロック数Ｅｓｚ（＝１４０）から図１６Ｂにおける消去状態の物理ブロック数Ｅｓｚ（＝１３９）に減少している。
　続いて、ライト制御回路ＷＴＣＴＬは、通達された消去状態の物理ブロック数Ｅｓｚ（＝１３９）およびデータサイズＷｓｔｇ（Ｗｓｔｇ２（３０））をテーブルＭＧＴＢＬへ設定し更新する（図１５：Ｓｔｅｐ２、図１６Ｂ）。ここで、前提として、ＤＫＣＴＬ０は、現在、データサイズｎｔＷ２（ここでは１０とする）のライトデータ（ＷＤＴ［２］）と論理アドレス（ここでは５３５とする）とを含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［２］）を処理対象としているものとする。この場合、ＷＴＣＴＬは、ＭＧＴＢＬ内のデータサイズＷｓｔｇおよびＷｈ２ｄを利用し、各ストレージモジュールＳＴＧ０～ＳＴＧ３毎のライトデータサイズ比率ＷＡＦを求め、これに加えてｎｔＷ２を利用して予想ライトデータサイズｅＷｄを求め、ＭＧＴＢＬへ設定し更新する（図１５：Ｓｔｅｐ３、図１６Ｂ）。図１６Ｂの例では、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のＷＡＦ（＝Ｗｓｔｇ／Ｗｈ２ｄ）は、それぞれ、ＷＡＦ０＝４、ＷＡＦ１＝３、ＷＡＦ２＝２、ＷＡＦ３＝２となる。また、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のｅＷｄ（＝Ｗｓｔｇ＋ｎｔＷ×ＷＡＦ）は、それぞれ、ｅＷｄ０＝８０、ｅＷｄ１＝４５、ｅＷｄ２＝５０、ｅＷｄ３＝４０となる。
　次のＳｔｅｐ４では、特に限定しないが、ストレージコントローラＳＴＲＧＣＯＮＴは、情報処理装置ＳＲＶ０～ＳＲＶｍからのデータ消去要求（ＥＱ）があるかをチェックし、データ消去要求（ＥＱ）があればＳｔｅｐ５を実行し、無ければＳｔｅｐ６を実行する。この場合、データ消去要求（ＥＱ）が無いためＳｔｅｐ６が実行される。続いて、ライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ５の消去動作対象以外のストレージモジュールＳＴＧ１～ＳＴＧ３の中から、予想ライトデータサイズｅＷｄが最小値（Ｍｉｎ．）であるストレージモジュール（ここではＳＴＧ３）を選択する（図１５：Ｓｔｅｐ６、図１６Ｂ）。次いで、もし、ストレージモジュールＳＴＧ０～ＳＴＧ３からのデータサイズＷｓｔｇの通達があれば、Ｓｔｅｐ２へ進み、再度、Ｓｔｅｐ２～Ｓｔｅｐ４およびＳｔｅｐ６を実行する。一方、ＳＴＧ０～ＳＴＧ３からのＷｓｔｇの通達が無ければ、Ｓｔｅｐ８へ進む（図１５：Ｓｔｅｐ７）。
　Ｓｔｅｐ８において、制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ６で選択したストレージモジュールＳＴＧ３へ、データサイズｎｔＷ２（＝１０）のライトデータ（ＷＤＴ［２］）と論理アドレスＬＡＤ（＝５３５）を含んだライトアクセス要求（書き込み命令）（ＷＲＥＱ［２］）を発行する（図１６Ｂ）。次いで、ＷＴＣＴＬは、当該ＬＡＤ（＝５３５）とＳＴＧ３の対応関係に基づいて、テーブルＳＴＧＴＢＬを更新し（図１５：Ｓｔｅｐ９、図５Ｂ）、さらに、テーブルＭＧＴＢＬのデータサイズＷｈ２ｄを更新する（図１２：Ｓｔｅｐ９、図１６Ｃ）。すなわち、図５ＢのＳＴＧＴＢＬ内のＬＡＤ（＝５３５）において、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「３」に更新され、有効情報ＶＬＤが“１”に更新される。また、図１６ＣのＭＧＴＢＬ内のＳＴＧ３において、Ｗｈ２ｄが「１０」から「２０」に更新される。
　そして、ストレージモジュールＳＴＧ３がライトデータ（ＷＤＴ［２］）の書き込みを完了すると、ＳＴＧ３は制御回路ＤＫＣＴＬ０へ消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ３（１１９））およびデータサイズＷｓｔｇ（Ｗｓｔｇ３（４０））を通達し（図１５：Ｓｔｅｐ１０）、Ｓｔｅｐ２へ進む。なお、Ｓｔｅｐ８において、ライトアクセス要求（ＷＲＥＱ）が発行されたストレージモジュール（ここではＳＴＧ２，ＳＴＧ３）では、当該ライトアクセス要求（ＷＲＥＱ）に含まれる論理アドレスＬＡＤを不揮発性メモリＮＶＭ０～ＮＶＭ７の物理アドレス（ＰＡＤ）へ変換し、この変換された物理アドレス（ＰＡＤ）へライトデータを書き込む。
　ここで、前述したように、Ｓｔｅｐ１１でデータ消去アクセス要求（ＥＲＳｒｑ）を受け取ったストレージモジュールＳＴＧ０が、ストレージモジュールＳＴＧ３によるライトデータ（ＷＤＴ［２］）の書き込み動作の完了後に消去動作を完了した場合について説明する。ストレージモジュールＳＴＧ０は、消去動作を完了すると、当該消去動作後における消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ０（１００））およびデータサイズＷｓｔｇ（Ｗｓｔｇ０（４０））を制御回路ＤＫＣＴＬ０へ送信する（図１５：Ｓｔｅｐ１２、図１６Ｃ）。
　制御回路ＤＫＣＴＬ０内のデータ消去制御回路ＥＲＳＣＴＬは、消去動作が完了したことを受けてテーブルＧＥＴＢＬへを更新する。つまり図１４Ａに示すように、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「０」に対応する消去実行状態ＥＲＳｖの値が“０”となり、これによってストレージモジュールＳＴＧ０が消去動作を実行中でないことが示される。
　また、制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ０（１００））およびデータサイズＷｓｔｇ（Ｗｓｔｇ０（４０））をテーブルＭＧＴＢＬへ設定し更新する（図１５：Ｓｔｅｐ２、図１６Ｃ）。次に、ＷＴＣＴＬは、ストレージモジュールＳＴＧ０のデータサイズＷｓｔｇおよびＷｈ２ｄを利用し、ストレージモジュールＳＴＧ０のライトデータサイズ比率ＷＡＦおよび予想ライトデータサイズｅＷｄを求め、テーブルＭＧＴＢＬへ設定し更新する（図１５：Ｓｔｅｐ３、図１６Ｃ）。図１６Ｃでは、ＷＡＦ＝４のままであり、仮に次のライトアクセス要求（書き込み命令）（ＷＲＥＱ）に伴うデータサイズｎｔＷ３を「１０」とすると、ｅＷｄ０＝８０となる。
　以上のように、本実施の形態４の記憶装置システムを用いることで、実施の形態１の場合と同様に、代表的には、記憶装置システム全体で消去回数の平準化（およびその結果として書き込み回数の平準化）を実現でき、信頼性の向上や長寿命化等が実現可能になる。さらに、ストレージコントローラＳＴＲＧＣＯＮＴにて、消去動作を制御することで、どのストレージモジュールが消去動作を実行中で、どのストレージモジュールに書き込みや読み出しが可能かを把握することができ、消去動作と、書き込みおよび読み出し動作を並行して実行可能になる。その結果、平準化を行いつつ、ストレージシステムの高速化等が図れる。
　なお、本実施の形態４および前述した実施の形態３では、ストレージコントローラＳＴＲＧＣＯＮＴが各ストレージモジュールＳＴＧを対象としてガーベージコレクション動作の管理や消去動作の制御を行う例を示した。これと同様に、図６のストレージ用の制御回路ＳＴＣＴ０は、各不揮発性メモリＮＶＭ０～ＮＶＭ７を対象としてガーベージコレクション動作の管理や消去動作の制御を行ってもよい。すなわち、図６のランダムアクセスメモリＲＡＭｓｔ内に、どのＮＶＭ０～ＮＶＭ７にてガーベージコレクション動作が行われているかを示す情報（ＧＣｎｖｍ）や、どのＮＶＭ０～ＮＶＭ７にて消去動作が行われているかを示す情報（ＥＲＳｎｖｍ）等が含まれていてもよい。これによって、ストレージコントローラの場合と同様の効果が得られる。
　（実施の形態５）
　本実施の形態５では、図１のストレージシステムＳＴＲＧＳＹＳがＲＡＩＤ機能（例えばＲＡＩＤ５等）を備える場合について説明する。そして、当該ＲＡＩＤ機能を前提として、ストレージモジュール用の制御回路ＤＫＣＴＬ０が、実施の形態３の図１２、図１３Ａ、図１３Ｂおよび図１３Ｃ等で述べたような書き込み動作（ストレージモジュール間ウエアレベリング）やガーベージコレクション管理等を行う場合について説明する。
　《ＲＡＩＤ適用時のストレージモジュール間ウエアレベリング＋ガーベージコレクション管理》
　以下に、特に限定しないが、４個のストレージモジュールＳＴＧ０～ＳＴＧ３を備える場合を例とする。そして、この場合において、図２に示した制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬが実行する書き込み動作と、ガーベージコレクション制御回路ＧＣＣＴＬが実行するガーベージコレクションの要求動作について、図１７、図１８に加えて図１４Ａ、図１４Ｂを用いて説明する。図１７は、本発明の実施の形態５による記憶装置システムにおいて、図１および図２におけるストレージモジュール用の制御回路が行う書き込み動作およびガーベージコレクションの管理動作の一例を示すフローチャートである。図１８Ａ、図１８Ｂおよび図１８Ｃは、図１７の補足図であり、図２のストレージモジュール用の制御回路ＤＫＣＴＬ０が持つテーブルＭＧＴＢＬの保持内容の一例を示す図である。
　図１７のＳｔｅｐ１ａにおいて、制御回路ＤＫＣＴＬ０は、必要に応じて（例えばストレージコントローラＳＴＲＧＣＯＮＴへの電源投入直後などで）、インターフェース信号Ｈ２Ｄ＿ＩＦを通じて、ストレージモジュールＳＴＧ０～ＳＴＧ３へ消去状態の物理ブロック数ＥｓｚとデータサイズＷｓｔｇおよびＷｈ２ｄの通達要求を発行する。これに応じて各ストレージモジュールＳＴＧ０～ＳＴＧ３は、消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ０（９０）、Ｅｓｚ１（１００）、Ｅｓｚ２（１４０）、Ｅｓｚ３（１２０））をＤＫＣＴＬ０へ返信する。更に、データサイズＷｓｔｇ（Ｗｓｔｇ０（４０）、Ｗｓｔｇ１（１５）、Ｗｓｔｇ２（１０）、Ｗｓｔｇ３（２０））およびＷｈ２ｄ（Ｗｈ２ｄ０（１０）、Ｗｈ２ｄ１（５）、Ｗｈ２ｄ２（５）、Ｗｈ２ｄ３（１０））をＤＫＣＴＬ０へ返信する（図１８Ａ）。
　さらに、図１７のＳｔｅｐ１ｂにおいて、制御回路ＤＫＣＴＬ０は、必要に応じて、インターフェース信号Ｈ２Ｄ＿ＩＦを通じて、ストレージモジュールＳＴＧ０～ＳＴＧ３へガーベージコレクション動作および消去動作の確認要求を発行する。これに応じて、各ストレージモジュールＳＴＧ０～ＳＴＧ３は、ガーベージコレクションステータスＧｓｔ（Ｇｓｔ０（０）、Ｇｓｔ１（０）、Ｇｓｔ２（０）、Ｇｓｔ３（０））および消去ステータスＥｓｔ（Ｅｓｔ０（０）、Ｅｓｔ１（０）、Ｅｓｔ２（０）、Ｅｓｔ３（０））をＤＫＣＴＬ０へ返信する（図１８Ａ）。
　続いて、図１７のＳｔｅｐ１ｂにおいて、ライト制御回路ＷＴＣＴＬは、まず、ランダムアクセスメモリＲＡＭ０～ＲＡＭ３に保持しているデータサイズｎｔＷ＿Ａ（ここでは２０とする）のライトデータ（ＷＤＴ［Ａ］）を分割する。この例では、データサイズｎｔＷ＿Ａ１（ここでは１０とする）のライトデータ（ＷＤＴ［Ａ１］）とデータサイズｎｔＷ＿Ａ２（ここでは１０とする）のライトデータ（ＷＤＴ［Ａ２］）に分割する。次に、ＷＴＣＴＬは、分割されたライトデータ（ＷＤＴ［Ａ１］）とライトデータ（ＷＤＴ［Ａ２］）からデータサイズｎｔＷ＿ＰＡ１２（ここでは１０とする）のパリティデータ（ＰＡ１２）を生成する（図１８Ａ）。その後、ＷＴＣＴＬは、データサイズｎｔＷ＿Ａ１（＝１０）のＷＤＴ［Ａ１］と所定の論理アドレス（ここでは２２３とする）を含んだライトアクセス要求（ＷＲＥＱ［Ａ１］）と、データサイズｎｔＷ＿Ａ２（＝１０）のＷＤＴ［Ａ２］と所定の論理アドレス（ここでは２２４とする）を含んだライトアクセス要求（ＷＲＥＱ［Ａ２］）を生成する。加えて、ＷＴＣＴＬは、データサイズｎｔＷ＿ＰＡ１２（＝１０）のＰＡ１２と所定の論理アドレス（ここでは２２５とする）を含んだライトアクセス要求（ＷＲＥＱ［ＰＡ１２］）を生成する。
　次に、制御回路ＤＫＣＴＬ０は、Ｓｔｅｐ１ａに伴う消去状態の物理ブロック数ＥｓｚとデータサイズＷｓｔｇおよびＷｈ２ｄをテーブルＭＧＴＢＬへ設定し更新する。さらに、ＤＫＣＴＬ０は、Ｓｔｅｐ１ａに伴うガーベージコレクションステータスＧｓｔおよび消去ステータスＥｓｔをテーブルＧＥＴＢＬのガーベージコレクション実行状態ＧＣｖおよび消去実行状態ＥＲＳｖに設定し、更新する（図１７：Ｓｔｅｐ２、図１８Ａ、図１４Ａ）。
　続いて、ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、ＭＧＴＢＬ内のＷｓｔｇおよびＷｈ２ｄを利用して、ＳＴＧ０～ＳＴＧ３毎のライトデータサイズ比率ＷＡＦを求める。更に、これに加えてデータサイズｎｔＷ＿Ａ１＝ｎｔＷ＿Ａ２＝ｎｔＷ＿ＰＡ１２＝１０を利用して予想ライトデータサイズｅＷｄを求め、ＭＧＴＢＬへ設定し更新する（図１７：Ｓｔｅｐ３、図１８Ａ）。図１８Ａの例では、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のＷＡＦ（＝Ｗｓｔｇ／Ｗｈ２ｄ）は、それぞれ、ＷＡＦ０＝４、ＷＡＦ１＝３、ＷＡＦ２＝２、ＷＡＦ３＝２となる。また、ＳＴＧ０、ＳＴＧ１、ＳＴＧ２、ＳＴＧ３のｅＷｄ（＝Ｗｓｔｇ＋ｎｔＷ×ＷＡＦ）は、それぞれ、ｅＷｄ０＝８０、ｅＷｄ１＝４５、ｅＷｄ２＝３０、ｅＷｄ３＝４０となる。
　次に、ガーベージコレクション制御回路ＧＣＣＴＬは、テーブルＧＥＴＢＬ（図１４Ａ）を読み出し、現在、ガーベージコレクション動作や消去動作を行っていないストレージモジュールＳＴＧ０～ＳＴＧ４をガーベージコレクション対象のストレージモジュールとして選択する（図１７：Ｓｔｅｐ４、図１８Ａ）。続いて、ＧＣＣＴＬは、予め設定した消去状態の物理ブロック数の閾値ＥＳＺｔｈ（ここでは９１）と、Ｓｔｅｐ４にて選択されたストレージモジュールＳＴＧ０～ＳＴＧ３毎の消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ０（９０）、Ｅｓｚ１（１００）、Ｅｓｚ２（１４０）、Ｅｓｚ３（１２０））を比較する。そして、ＧＣＣＴＬは、消去状態の物理ブロック数の閾値ＥＳＺｔｈ（＝９１）より小さな物理ブロック数Ｅｓｚを持つストレージモジュール（ここではＳＴＧ０）をガーベージコレクション対象のストレージモジュールとして選択する。更に、消去状態の物理ブロック数の閾値ＥＳＺｔｈ（＝９１）以上の物理ブロック数Ｅｓｚを持つストレージモジュールＳＴＧ１～ＳＴＧ３を書き込みおよび読み出し対象のストレージモジュールとして選択する（図１７：Ｓｔｅｐ５、図１８Ａ）。
　続いて、ガーベージコレクション制御回路ＧＣＣＴＬは、Ｓｔｅｐ５でガーベージコレクション対象として選択されたストレージモジュールＳＴＧ０へガーベージコレクション要求（ＧＣｒｑ）を発行し、テーブルＧＥＴＢＬを更新する。つまり、図１４Ｂに示すように、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「０」に対応するガーベージコレクション実行状態ＧＣｖの値が“１”となり、これによってストレージモジュールＳＴＧ０がガーベージコレクション動作の実行中であることが示される（図１７：Ｓｔｅｐ１１、図１８Ａ、図１４Ｂ）。
　ここで、ガーベージコレクション要求（ＧＣｒｑ）を受け取ったストレージモジュールＳＴＧ０は、図８のＳｔｅｐ３～Ｓｔｅｐ８の処理を用いてガーベージコレクションを実行する。すなわち、図８においては、Ｓｔｅｐ１およびＳｔｅｐ２の処理により、ガーベージコレクション動作を実行するか否かをストレージモジュール自身が判断していたが、図１７のフローでは、ストレージモジュール自身が判断する代わりにその上位に位置する制御回路ＤＫＣＴＬ０内のガーベージコレクション制御回路ＧＣＣＴＬが判断している。これによって、ＤＫＣＴＬ０は、ガーベージコレクション動作を実行中でないストレージモジュールを対象として、ライトアクセス要求（ＷＲＥＱ）やリードアクセス要求（ＲＲＥＱ）等を発行できるため、書き込み動作や読み出し動作等の効率を高めることが可能になる。
　続いて、ライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ５で書き込みおよび読み出し対象のストレージモジュールとして選択されたストレージモジュールの中から、予想ライトデータサイズｅＷｄが小さい順に３個のストレージモジュール（ここではＳＴＧ２、ＳＴＧ３、ＳＴＧ１）を選択する（図１７：Ｓｔｅｐ６、図１８Ａ）。次いで、もし、ストレージモジュールＳＴＧ０～ＳＴＧ３からのデータサイズＷｓｔｇの通達があれば、Ｓｔｅｐ２へ進み、再度、Ｓｔｅｐ２～Ｓｔｅｐ６を実行する。一方、ＳＴＧ０～ＳＴＧ３からのＷｓｔｇの通達が無ければ、Ｓｔｅｐ８へ進む（図１７：Ｓｔｅｐ７）。
　Ｓｔｅｐ８において、ライト制御回路ＷＴＣＴＬは、Ｓｔｅｐ６で選択したストレージモジュールＳＴＧ２，ＳＴＧ３，ＳＴＧ１へ、それぞれ、Ｓｔｅｐ１ａで述べたライトアクセス要求（書き込み命令）（ＷＲＥＱ［Ａ１］，ＷＲＥＱ［Ａ２］，ＷＲＥＱ［ＰＡ１２］）を発行する（図１８Ｂ）。次いで、ＷＴＣＴＬは、各ライトアクセス要求に伴う論理アドレスＬＡＤ（２２３，２２４，２２５）とＳＴＧ２，ＳＴＧ３，ＳＴＧ１との対応関係に基づいて、テーブルＳＴＧＴＢＬを更新し（図１７：Ｓｔｅｐ９）、さらに、テーブルＭＧＴＢＬのデータサイズＷｈ２ｄを更新する（図１７：Ｓｔｅｐ９、図１８Ｂ）。すなわち、図５ＡのようなＳＴＧＴＢＬにおいて、図示は省略するが、ＬＡＤ（＝２２３）のストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「２」に更新され、有効情報ＶＬＤが“１”に更新される。また、ＬＡＤ（＝２２４）のＳＴＧ　Ｎｏが「３」に、ＶＬＤが“１”にそれぞれ更新され、ＬＡＤ（＝２２５）のＳＴＧ　Ｎｏが「１」に、ＶＬＤが“１”にそれぞれ更新される。更に、図１８ＢのＭＧＴＢＬ内のＳＴＧ２，ＳＴＧ３，ＳＴＧ１において、Ｗｈ２ｄが「１５」、「１５」、「２０」にそれぞれ更新される。
　次に、Ｓｔｅｐ１０において、ストレージモジュールＳＴＧ２は、ライトデータ（ＷＤＴ［Ａ１］）の書き込みを完了すると、制御回路ＤＫＣＴＬ０へ消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ２（１３９））とデータサイズＷｓｔｇ（Ｗｓｔｇ２（３０））を通達する。また、ストレージモジュールＳＴＧ３は、ライトデータ（ＷＤＴ［Ａ２］）の書き込みを完了すると、ＤＫＣＴＬ０へ消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ３（１１９））とデータサイズＷｓｔｇ（Ｗｓｔｇ３（４０））を通達する。更に、ストレージモジュールＳＴＧ１は、パリティデータ（ＰＡ１２）の書き込みを完了すると、ＤＫＣＴＬ０へ消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ１（１００））とデータサイズＷｓｔｇ（Ｗｓｔｇ１（４５））を通達する（図１８Ｃ）。
　Ｓｔｅｐ１０の後は、Ｓｔｅｐ１ｂへ戻り、ライト制御回路ＷＴＣＴＬは、データサイズｎｔＷ＿Ｂ（ここでは２０とする）の次のライトデータ（ＷＤＴ［Ｂ］）を対象にして、ライトデータの分割やパリティデータの生成を行う。ここでは、データサイズｎｔＷ＿Ｂ１（ここでは１０とする）のライトデータ（ＷＤＴ［Ｂ１］）とデータサイズｎｔＷ＿Ｂ２（ここでは１０とする）のライトデータ（ＷＤＴ［Ｂ２］）に分割し、データサイズｎｔＷ＿ＰＢ１２（ここでは１０とする）のパリティデータ（ＰＢ１２）を生成する（図１８Ｃ）。そして、ＷＴＣＴＬは、これらの各ライトデータおよびパリティデータを含んだライトアクセス要求（書き込み命令）をそれぞれ生成する。なお、Ｓｔｅｐ１０で通達された情報は、Ｓｔｅｐ２においてＭＧＴＢＬに反映される（図１８Ｃ）。
　ここで、前述したように、Ｓｔｅｐ１１でガーベージコレクション要求（ＧＣｒｑ）を受け取ったストレージモジュールＳＴＧ０が、ガーベージコレクション動作を完了した場合について説明する。ＳＴＧ０は、ガーベージコレクション動作を完了すると、当該ガーベージコレクション動作後における消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ０（１００））およびデータサイズＷｓｔｇ（Ｗｓｔｇ０（７０））を制御回路ＤＫＣＴＬ０へ送信する（図１７：Ｓｔｅｐ１２、図１８Ｃ）。
　制御回路ＤＫＣＴＬ０内のガーベージコレクション制御回路ＧＣＣＴＬは、ガーベージコレクション動作が完了したことを受けてテーブルＧＥＴＢＬを更新する。つまり図１４Ａに示すように、ストレージモジュールの番号（ＳＴＧ　Ｎｏ）が「０」に対応するガーベージコレクション実行状態ＧＣｖの値が“０”となり、これによってストレージモジュールＳＴＧ０がガーベージコレクション動作を実行中でないことが示される。また、制御回路ＤＫＣＴＬ０内のライト制御回路ＷＴＣＴＬは、消去状態の物理ブロック数Ｅｓｚ（Ｅｓｚ０（１００））およびデータサイズＷｓｔｇ（Ｗｓｔｇ０（７０））をテーブルＭＧＴＢＬへ設定し更新する（図１７：Ｓｔｅｐ２、図１８Ｃ）。
　《ＲＡＩＤ適用時の読み出し方法》
　図１９は、本発明の実施の形態５による記憶装置システムにおいて、図１および図２におけるストレージモジュール用の制御回路が行う読み出し動作の一例を示す説明図である。図１９の例では、データＡはデータＡ１とＡ２から構成され、データＡ１はストレージモジュールＳＴＧ２へ保存され、データＡ２はストレージモジュールＳＴＧ３へ保存されている。また、データＡ１とＡ２から生成されたパリティデータＰＡ１２はストレージモジュールＳＴＧ１へ保存されている。
　データＢはデータＢ１とＢ２から構成され、データＢ１はストレージモジュールＳＴＧ１へ保存され、データＢ２はストレージモジュールＳＴＧ２へ保存されている。また、データＢ１とＢ２から生成されたパリティデータＰＢ１２はストレージモジュールＳＴＧ０へ保存されている。データＣはデータＣ１とＣ２から構成され、データＣ１はストレージモジュールＳＴＧ０へ保存され、データＣ２はストレージモジュールＳＴＧ１へ保存されている。また、データＣ１とＣ２から生成されたパリティデータＰＣ１２はストレージモジュールＳＴＧ３へ保存されている。データＤはデータＤ１とＤ２から構成され、データＤ１はストレージモジュールＳＴＧ２へ保存され、データＤ２はストレージモジュールＳＴＧ３へ保存されている。また、データＤ１とＤ２から生成されたパリティデータＰＤ１２はストレージモジュールＳＴＧ０へ保存されている。
　ここで、例えば、制御回路ＤＫＣＴＬ０内のガーベージコレクション制御回路ＧＣＣＴＬからストレージモジュールＳＴＧ１に対してガーベージコレクション要求（ＧＣｒｑ）が発行され、これに応じてＳＴＧ１がガーベージコレクション動作を実行中に、リード制御回路ＲＤＣＴＬが、データＢの読み出し動作を行う場合を例とする。この場合、ＲＤＣＴＬは、図１４で述べたようなテーブルＧＥＴＢＬにより、ストレージモジュールＳＴＧ１がガーベージコレクション動作を実行中であることを把握できる。また、ＲＤＣＴＬは、図５で述べたようなテーブルＳＴＧＴＢＬにより、データＢ１およびＢ２はストレージモジュールＳＴＧ１およびＳＴＧ２へ保存され、また、パリティデータＰＢ１２はストレージモジュールＳＴＧ０へ保存されていることを、各データに対応する論理アドレスＬＡＤから把握できる。
　そのため、リード制御回路ＲＤＣＴＬは、ガーベージコレクション動作を実行中のストレージモジュールＳＴＧ１以外の、ストレージモジュールＳＴＧ２へ保存されているデータＢ２と、ストレージモジュールＳＴＧ０へ保存されているパリティデータＰＢ１２を読み出す。次に、ＲＤＣＴＬは、データＢ２とパリティデータＰＢ１２を利用して、データＢを復元する（データＢ１を復元し、データＢ１，Ｂ２からデータＢを復元する）。このように、ストレージコントローラＳＴＲＧＣＯＮＴ（制御回路ＤＫＣＴＬ）にて、ＲＡＩＤ機能を実現することにより、ガーベージコレクション動作の完了を待つことなく、データを読み出すことができ、ストレージシステムの信頼性の向上と動作の高速化を実現できる。
　以上のように、本実施の形態５の記憶装置システムを用いることで、実施の形態１や実施の形態３の場合と同様に、代表的には、記憶装置システム全体で消去回数の平準化（およびその結果として書き込み回数の平準化）を実現でき、信頼性の向上や長寿命化等が実現可能になる。また、ストレージコントローラＳＴＲＧＣＯＮＴにて、ガーベージコレクション動作を管理することで、どのストレージモジュールがガーベージコレクション動作を実行中で、どのストレージモジュールに書き込みや読み出しが可能かを把握することができ、ガーベージコレクション動作と、書き込みおよび読み出し動作を並行して実行可能になる。その結果、平準化を行いつつ、ストレージシステムの高速化等が図れる。これに加えて、ストレージコントローラＳＴＲＧＣＯＮＴ（制御回路ＤＫＣＴＬ）にてＲＡＩＤ機能を実現することで、信頼性の更なる向上が実現可能になる。
　（実施の形態６）
　本実施の形態６では、実施の形態１の図６に示したストレージモジュール（メモリモジュール）ＳＴＧの変形例について説明する。
　《ストレージモジュール（メモリモジュール）の構成（変形例）》
　図２１は、本発明の実施の形態６による記憶装置システムにおいて、図１におけるストレージモジュールの詳細な構成例を示すブロック図である。図２１に示すストレージモジュール（メモリモジュール）ＳＴＧは、図６の構成例と比較して、図６のバッテリバックアップ装置ＢＢＵを削除する代わりに、図６のランダムアクセスメモリＲＡＭｓｔを不揮発性メモリＮＶＭＥＭｓｔに置き換えた点が異なっている。これに以外に構成に関しては、図６の場合と同様であるため詳細な説明は省略する。
　不揮発性メモリＮＶＭＥＭｓｔには、ＮＡＮＤ型フラッシュメモリよりも高速な書き込み動作が可能で、かつ小単位（例えばバイト単位等）でのアクセスが可能なメモリが用いられる。代表的には、例えば、相変化型メモリ（ＰＣＭ：Phase Change Memory）、ＳＰＲＡＭ（Spin transfer torque RAM）、ＭＲＡＭ（Magnetoresistive RAM）、ＦＲＡＭ（Ferroelectric RAM）(登録商標)、抵抗変化型メモリ(ＲｅＲＡＭ：Resistive RAM)などが挙げられる。このようなＮＶＭＥＭｓｔを用いることで、ＮＶＭＥＭｓｔ内に保持されるテーブル等を迅速に更新することができ、更に、急な電源遮断の際などでも直前のテーブル等の情報を保持することが可能になる。
　《本実施の形態による代表的な効果の纏め》
　以上に説明した各実施の形態によって得られる代表的な効果を纏めると以下の通りである。
　第１に、複数のストレージモジュール（メモリモジュール）が実際に不揮発性メモリへ書き込んだライトデータ量をストレージコントローラへ通達することにより、ストレージコントローラは、次に書き込むライトデータ量から、各ストレージモジュールの予測ライトデータ量を求めることができる。そして、ストレージコントローラは、この予測ライトデータ量が最小のストレージモジュールへ次のデータを書き込むことができる。これによって、ストレージシステム（記憶装置システム）内の複数のストレージモジュール間での書き込み回数の平準化が、高効率で行え、高信頼かつ長寿命のストレージシステムが実現できる。
　第２に、複数のストレージモジュールが、実際に不揮発性メモリへ書き込んだライトデータ量に加えて寿命をストレージコントローラへ通達することにより、ストレージコントローラは、前述した予測ライトデータ量を、ストレージシステムの残存寿命以上の寿命を持つストレージモジュールを対象として求めることができる。そして、ストレージコントローラは、この対象としたストレージモジュール内で、予測ライトデータ量が最小のストレージモジュールへ次のデータを書込むことができる。これによって、ストレージシステムの製品寿命を守った上で、複数のストレージモジュール間での書き込み回数の平準化が、高効率で行え、高信頼および長寿命のストレージシステムが実現できる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　ＡＲＢ　調停回路
　ＢＢＵ　バッテリバックアップ装置
　ＢＩＦ　インターフェース回路
　ＢＰ　バックプレーン
　ＢＵＦ　バッファ
　ＣＭ　キャッシュメモリ
　ＣＭＣＴＬ　キャッシュ制御回路
　ＣＰＵ　プロセッサユニット
　ＣＰＵＣＲ　プロセッサコア
　ＤＩＡＧ　診断回路
　ＤＫＣＴＬ　制御回路
　ＥＲＳＣＴＬ　データ消去制御回路
　ＥＲＳｖ　消去実行状態
　Ｅｓｔ　消去ステータス
　Ｅｓｚ　消去状態の物理ブロック数
　ＧＣＣＴＬ　ガーベージコレクション制御回路
　ＧＣｖ　ガーベージコレクション実行状態
　Ｇｓｔ　ガーベージコレクションステータス
　Ｈ２Ｄ＿ＩＦ　インターフェース信号
　Ｈ２Ｓ＿ＩＦ　インターフェース信号
　ＨＣＴＬ　制御回路
　ＨＤＩＡＧ　診断回路
　ＨＯＳＴ＿ＩＦ　インターフェース回路
　ＨＲＤＣＴＬ　リード制御回路
　ＨＷＴＣＴＬ　ライト制御回路
　ＬＡＤ　論理アドレス
　ＭＧＴＢＬ，ＳＴＧＴＢＬ，ＧＥＴＢＬ　テーブル
　ＭＮＧＥＲ　情報処理回路
　ＮＶＭ　不揮発性メモリ
　ＮＶＭＥＭｓｔ　不揮発性メモリ
　ＰＡＤ　物理アドレス
　ＰＢＫ　物理ブロック
　ＲＡＭ，ＲＡＭｓｔ　ランダムアクセスメモリ
　ＲＡＭＣ，ＮＶＣＴ０～ＮＶＣＴ７　メモリ制御回路
　ＲＤＣＴＬ　リード制御回路
　Ｒｅｔ　データリテンション時間（残存寿命）
　ＲｅｔＴＢＬ　テーブル
　ＳＩＦＣ　インターフェース回路
　ＳＲＶ　情報処理装置（ホスト）
　ＳＴＣＴ　制御回路
　ＳＴＧ　ストレージモジュール（メモリモジュール）
　ＳＴＩＦ　インターフェース回路
　ＳＴＲＧＣＯＮＴ　ストレージコントローラ
　ＳＴＲＧＳＹＳ　ストレージシステム（記憶装置システム）
　ＶＬＤ　有効情報
　ＷＡＦ　ライトデータサイズ比率
　ＷＤＴ　ライトデータ
　ＷＴＣＴＬ　ライト制御回路
　Ｗｓｔｇ，Ｗｈ２ｄ，ｎｔＷ　データサイズ
　ｄＬｉｆｅ　寿命情報（残存寿命のしきい値）
　ｅＷｄ　予想ライトデータサイズ
 

Claims (15)

  1. 　複数のメモリモジュールと、
    　前記複数のメモリモジュールを制御する第１制御回路とを備え、
    　前記複数のメモリモジュールのそれぞれは、複数の不揮発性メモリおよび前記複数の不揮発性メモリを制御する第２制御回路を備え、
    　前記第２制御回路は、前記複数の不揮発性メモリに対して実際に書き込みを行った第２書き込みデータ量を把握し、前記第２書き込みデータ量を前記第１制御回路に通達し、
    　前記第１制御回路は、前記複数のメモリモジュールに対して発行済みの書き込み命令に伴う第１書き込みデータ量を前記複数のメモリモジュール毎に把握し、前記第１書き込みデータ量と前記第２書き込みデータ量の比率となる第１比率を前記複数のメモリモジュール毎に計算し、当該計算結果を反映して、前記複数のメモリモジュールの中から次の書き込み命令を発行するメモリモジュールを選択する記憶装置システム。
  2. 　請求項１記載の記憶装置システムにおいて、
    　前記第１制御回路は、前記次の書き込み命令に伴う第３書き込みデータ量に前記第１比率を乗算したデータ量と前記第２書き込みデータ量との加算結果となる第４書き込みデータ量を前記複数のメモリモジュール毎に計算し、当該計算結果に基づいて、前記複数のメモリモジュールの中から前記次の書き込み命令を発行するメモリモジュールを選択する記憶装置システム。
  3. 　請求項２記載の記憶装置システムにおいて、
    　前記第１制御回路は、前記複数のメモリモジュール毎に計算した前記第４書き込みデータ量の中で、最小のデータ量を持つメモリモジュールを選択し、当該選択したメモリモジュールに前記次の書き込み命令を発行する記憶装置システム。
  4. 　請求項１記載の記憶装置システムにおいて、
    　前記第２制御回路は、更に、前記複数の不揮発性メモリにおける消去回数あるいは書き込み回数と残存寿命との依存関係を保持しており、前記依存関係に基づいて得られる前記残存寿命を前記第１制御回路に通達し、
    　前記第１制御回路は、更に、前記第２制御回路から通達された前記複数のメモリモジュール毎の前記残存寿命を反映して、前記複数のメモリモジュールの中から前記次の書き込み命令の発行先の候補を定め、当該候補の中から前記第１比率の計算結果を反映して前記次の書き込み命令を発行するメモリモジュールを選択する記憶装置システム。
  5. 　請求項４記載の記憶装置システムにおいて、
    　前記第１制御回路は、前記残存寿命の第１しきい値を保持しており、前記第１しきい値以上の前記残存寿命を持つ単数または複数のメモリモジュールを前記次の書き込み命令の発行先の候補として定める記憶装置システム。
  6. 　請求項５記載の記憶装置システムにおいて、
    　前記第１制御回路は、前記第１しきい値を可変制御する記憶装置システム。
  7. 　請求項６記載の記憶装置システムにおいて、
    　前記第１制御回路は、前記次の書き込み命令に伴う第３書き込みデータ量に前記第１比率を乗算したデータ量と前記第２書き込みデータ量との加算結果となる第４書き込みデータ量を前記複数のメモリモジュール毎に計算し、当該計算結果に基づいて、前記次の書き込み命令の発行先の候補の中から前記次の書き込み命令を発行するメモリモジュールを選択する記憶装置システム。
  8. 　請求項７記載の記憶装置システムにおいて、
    　前記第１制御回路は、前記複数のメモリモジュール毎に計算した前記第４書き込みデータ量の中で、最小のデータ量を持つメモリモジュールを選択し、当該選択したメモリモジュールに前記次の書き込み命令を発行する記憶装置システム。
  9. 　請求項１記載の記憶装置システムにおいて、
    　前記第２制御回路は、前記複数の不揮発性メモリを対象にウエアレベリングおよびガーベージコレクションを実行する記憶装置システム。
  10. 　請求項９記載の記憶装置システムにおいて、
    　前記第２制御回路は、更に、前記複数の不揮発性メモリに含まれる消去状態の物理ブロック数を前記第１制御回路に通達し、
    　前記第１制御回路は、更に、前記消去状態の物理ブロック数の第２しきい値を保持しており、前記消去状態の物理ブロック数が前記第２しきい値以下であるメモリモジュールに対して前記ガーベージコレクションの実行命令を発行することで前記ガーベージコレクションを実行中であるメモリモジュールを把握し、前記次の書き込み命令を発行するメモリモジュールを選択する際には、前記ガーベージコレクションを実行中であるメモリモジュール以外の中から選択する記憶装置システム。
  11. 　請求項９記載の記憶装置システムにおいて、
    　前記第２制御回路は、前記第１制御回路からの前記書き込み命令に応じて行った前記複数の不揮発性メモリに対する実際の書き込みが完了する毎に前記第２書き込みデータ量を前記第１制御回路に通達する記憶装置システム。
  12. 　請求項９記載の記憶装置システムにおいて、
    　前記第２制御回路は、前記複数の不揮発性メモリを対象に行った前記ウエアレベリングが完了する毎に前記第２書き込みデータ量を前記第１制御回路に通達する記憶装置システム。
  13. 　請求項９記載の記憶装置システムにおいて、
    　前記第２制御回路は、前記複数の不揮発性メモリを対象に行った前記ガーベージコレクションが完了する毎に前記第２書き込みデータ量を前記第１制御回路に通達する記憶装置システム。
  14. 　複数のメモリモジュールと、
    　第１テーブルを持ち、ホストからの第１書き込み命令を受けて、前記第１書き込み命令に伴うデータの書き込み先を前記複数のメモリモジュールの中から前記第１テーブルに基づいて選択し、当該選択したメモリモジュールに第２書き込み命令を発行する第１制御回路とを有し、
    　前記複数のメモリモジュールのそれぞれは、複数の不揮発性メモリおよび前記複数の不揮発性メモリを制御する第２制御回路を備え、
    　前記第２制御回路は、前記複数の不揮発性メモリに対して、前記第２書き込み命令に伴う書き込みと、ウエアレベリングまたはガーベージコレクションに伴う書き込みを行い、前記第２書き込み命令に伴う書き込みと、前記ウエアレベリングまたは前記ガーベージコレクションに伴う書き込みによって生じる第２書き込みデータ量を把握し、前記第２書き込みデータ量を前記第１制御回路に通達し、
    　前記第１テーブルには、前記第２書き込みデータ量と、既に発行済みの前記第２書き込み命令に伴う第１書き込みデータ量とが前記複数のメモリモジュール毎に保持され、
    　前記第１制御回路は、前記第１テーブルに基づいて、前記第１書き込みデータ量と前記第２書き込みデータ量の比率となる第１比率を前記複数のメモリモジュール毎に計算し、当該計算結果を反映して、前記複数のメモリモジュールの中から次の前記第２書き込み命令を発行するメモリモジュールを選択する記憶装置システム。
  15. 　請求項１４記載の記憶装置システムにおいて、
    　前記第２制御回路は、更に、前記複数の不揮発性メモリにおける消去回数あるいは書き込み回数と残存寿命との依存関係を保持しており、前記依存関係に基づいて得られる前記残存寿命を前記第１制御回路に通達し、
    　前記第１テーブルには、更に、前記残存寿命が前記複数のメモリモジュール毎に保持され、
    　前記第１制御回路は、更に、前記第１テーブル内の前記残存寿命を反映して、前記複数のメモリモジュールの中から次の前記第２書き込み命令の発行先の候補を定め、当該候補の中から前記第１比率の計算結果を反映して次の前記第２書き込み命令を発行するメモリモジュールを選択する記憶装置システム。
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