WO2013136997A1 - プログラム制御装置、マザーボードおよび情報処理装置 - Google Patents

Abstract

　本発明のプログラム制御装置は、第１の制御プログラムのプログラム本体を記憶する第１の記憶部（１）と、第２の制御プログラムのプログラム本体を記憶する第２の記憶部（２）と、第１および第２の制御プログラムのための共通の設定情報を記憶する第３の記憶部（６０）とを備える。第１の制御プログラムと第２の制御プログラムとのいずれかを選択する制御プログラム選択部（３，４，５）を備える。制御プログラム選択部によって選択された第１の制御プログラムまたは第２の制御プログラムのプログラム本体（５１，５２）は、第３の記憶部（６０）に記憶されている共通の設定情報を参照する。

Description

プログラム制御装置、マザーボードおよび情報処理装置

　この発明はプログラム制御装置に関し、より詳しくは、複数の制御プログラムのうちいずれかの制御プログラムを選択して動作させる制御装置に関する。

　また、この発明は、そのようなプログラム制御装置を備えたマザーボードおよび情報処理装置に関する。

　従来、この種のプログラム制御装置としては、特許文献１（特開２００３－３１６５８２号公報）に記載のように、複数のフラッシュＲＯＭ（Read Only Memory；読出専用メモリ）にそれぞれ記憶されたＢＩＯＳ（Basic Input/Output System；ベーシック インプット/アウトプット システム）を有し、選択手段によっていずれかのフラッシュＲＯＭ（つまりＢＩＯＳ）を選択して起動させる装置が知られている。

特開２００３－３１６５８２号公報

　しかしながら、上記従来の装置では、例えば上記選択手段によって第１のＢＩＯＳから第２のＢＩＯＳへ切り替えられた場合、第１のＢＩＯＳにおける設定情報が第２のＢＩＯＳへ継承されないという問題がある。このため、ユーザは、コンピュータのＢＩＯＳセットアップ画面を立ち上げて、第２のＢＩＯＳに対して設定情報を設定する手間を強いられる。そして、この問題は、複数のＢＩＯＳのうちいずれかのＢＩＯＳを選択して起動させる装置に限られず、一般的に、複数の制御プログラムのうちいずれかの制御プログラムを選択して動作させる装置について起こり得る。

　そこで、この発明の課題は、複数の制御プログラムのうちいずれかの制御プログラムを選択して動作させるプログラム制御装置であって、いずれの制御プログラムが起動したとしても、ユーザが設定情報を設定する手間を省くことができるものを提供することにある。

　また、この発明の課題は、そのようなプログラム制御装置を備えたマザーボードおよび情報処理装置を提供することにある。

　上記課題を解決するため、この発明のプログラム制御装置は、
　少なくとも第１の制御プログラムと第２の制御プログラムとを含む複数の制御プログラムのうちいずれかを選択して動作させるプログラム制御装置であって、
　上記第１の制御プログラムのプログラム本体を記憶する第１の記憶部と、
　上記第２の制御プログラムのプログラム本体を記憶する第２の記憶部と、
　上記第１および第２の制御プログラムのための共通の設定情報を記憶する第３の記憶部と、
　上記第１の制御プログラムと上記第２の制御プログラムとのいずれかを選択する制御プログラム選択部とを備え、
　上記制御プログラム選択部によって選択された上記第１の制御プログラムまたは上記第２の制御プログラムのプログラム本体は、上記第３の記憶部に記憶されている共通の設定情報を参照することを特徴とする。

　本明細書で、制御プログラムとは、処理を実行するプログラム本体と、このプログラム本体によって参照される設定情報とを含む概念である。

　なお、設定情報とは、制御プログラムの可変設定部分に設定される情報であり、ＣＰＵ（Central Processing Unit；中央演算処理装置）やチップセットの動作設定データ、各種タイマ設定値、ＯＳ（Operating System；オペレーティング・システム）が入っているデバイス種別などの情報が含まれる。

　このプログラム制御装置が有する制御プログラムの数は、上記第１、第２の制御プログラムの２つに限られるものではなく、３つ以上であっても良い。

　この発明のプログラム制御装置では、例えば制御プログラム選択部が上記第１の制御プログラムを選択したとき、上記第１の制御プログラムのプログラム本体は、上記第３の記憶部に記憶されている共通の設定情報を参照する。これにより、上記第１の制御プログラムが正常に起動したとき、ユーザは上記第１の制御プログラムのための各種設定情報を設定する必要がない。一方、上記第１の制御プログラムが正常に起動せず、このため、上記制御プログラム選択部が、上記第１の制御プログラムに代えて上記第２の制御プログラムを選択したとき、上記第２の制御プログラムのプログラム本体は、上記第３の記憶部に記憶されている共通の設定情報を参照する。これにより、上記第２の制御プログラムが正常に起動したとき、ユーザは上記第２の制御プログラムのための各種設定情報を設定する必要がない。このように、この発明のプログラム制御装置によれば、複数の制御プログラムのうちいずれの制御プログラムが起動したとしても、ユーザが各種設定情報を設定する手間を省くことができる。

　一実施形態のプログラム制御装置では、
　上記第１の制御プログラムと上記第２の制御プログラムとの間の起動優先度を記憶する制御プログラム優先度記憶部を備え、
　上記制御プログラム選択部は、
　上記制御プログラム優先度記憶部に記憶されている起動優先度に応じて上記第１の制御プログラムと上記第２の制御プログラムとのいずれか一方を選択する１次選択部と、
　上記１次選択部によって選択された制御プログラムが起動しなかったとき、別の制御プログラムを選択する２次選択部とを含むことを特徴とする。

　この一実施形態のプログラム制御装置では、上記制御プログラム選択部は、まず１次選択部によって、上記制御プログラム優先度記憶部に記憶されている起動優先度に応じて上記第１の制御プログラムと上記第２の制御プログラムとのいずれか一方を選択する。上記１次選択部によって選択された制御プログラムが起動しなかったとき、上記制御プログラム選択部は、２次選択部によって、上記制御プログラム優先度記憶部に記憶されている起動優先度に応じて別の制御プログラムを選択する。このようにして、上記制御プログラム選択部は、上記第１の制御プログラムと上記第２の制御プログラムとのいずれかを選択することができる。

　一実施形態のプログラム制御装置では、上記２次選択部によって選択された制御プログラムが起動したとき、その起動した制御プログラムについて、上記制御プログラム優先度記憶部に記憶されている起動優先度を１位に変更する起動優先度変更部を備えることを特徴とする。

　この一実施形態のプログラム制御装置では、上記２次選択部によって選択された制御プログラムが起動したとき、起動優先度変更部は、その起動した制御プログラムについて、上記制御プログラム優先度記憶部に記憶されている起動優先度を１位に変更する。この結果、次回の起動時には、上記制御プログラム選択部の１次選択部によって、その起動した制御プログラムがまず選択される。ここで、その起動した制御プログラムは、次回の起動時にも正常に起動することが期待される。したがって、次回の起動時には、何回も制御プログラムの起動を試みることなく、迅速な起動を行うことができる。

　一実施形態のプログラム制御装置では、
　上記制御プログラム選択部は、
　上記１次選択部または上記２次選択部によって制御プログラムが選択されたとき、その制御プログラムが選択されてからの時間を計数するタイマを備え、
　上記タイマが計数する時間が一定時間に達しても上記選択された制御プログラムの起動が完了しないとき、上記選択された制御プログラムが起動しないと判断することを特徴とする。

　この一実施形態のプログラム制御装置では、上記制御プログラム選択部は、上記１次選択部または上記２次選択部によって制御プログラムが選択されたとき、その制御プログラムが選択されてからの時間を計数するタイマを備える。そして、上記タイマが計数する時間が一定時間に達しても上記選択された制御プログラムの起動が完了しないとき、上記選択された制御プログラムが起動しないと判断する。したがって、上記選択された制御プログラムが起動するか否かを確実に判断できる。

　一実施形態のプログラム制御装置では、上記制御プログラム優先度記憶部に記憶されている起動優先度とは別に、上記第３の記憶部は上記第１の制御プログラムと上記第２の制御プログラムとの間の起動優先度を記憶していることを特徴とする。

　この一実施形態のプログラム制御装置では、上記制御プログラム優先度記憶部に記憶されている起動優先度とは別に、上記第３の記憶部は上記第１の制御プログラムと上記第２の制御プログラムとの間の起動優先度を記憶している。したがって、上記制御プログラム優先度記憶部と上記第３の記憶部とによって、制御プログラムの起動優先度を冗長化して記憶できる。したがって、上記制御プログラム優先度記憶部と上記第３の記憶部とのいずれかの記憶内容が破損していたとしても、上記第１の制御プログラムと上記第２の制御プログラムとのいずれかを選択することができる。

　別の局面では、この発明のプログラム制御装置は、
　少なくとも第１の制御プログラムと第２の制御プログラムとを含む複数の制御プログラムのうちいずれかを選択して動作させるプログラム制御装置であって、
　上記第１の制御プログラムのプログラム本体を記憶する第１の記憶部と、
　上記第２の制御プログラムのプログラム本体を記憶する第２の記憶部と、
　上記第１の制御プログラムと上記第２の制御プログラムとの間の起動優先度を記憶する制御プログラム優先度記憶部と、
　上記制御プログラム優先度記憶部に記憶されている起動優先度とは別に、上記第１の制御プログラムと上記第２の制御プログラムとの間の起動優先度を記憶する第３の記憶部と、
　上記第１の制御プログラムと上記第２の制御プログラムとのいずれかを選択する制御プログラム選択部とを備え、
　上記制御プログラム選択部は、
　上記制御プログラム優先度記憶部または上記第３の記憶部に記憶されている起動優先度に応じて上記第１の制御プログラムと上記第２の制御プログラムとのいずれか一方を選択する１次選択部と、
　上記１次選択部によって選択された制御プログラムが起動しなかったとき、別の制御プログラムを選択する２次選択部とを含むことを特徴とする。

　この発明のプログラム制御装置が有する制御プログラムの数は、上記第１、第２の制御プログラムの２つに限られるものではなく、３つ以上であっても良い。

　この発明のプログラム制御装置では、上記制御プログラム優先度記憶部と上記第３の記憶部とによって、制御プログラムの起動優先度を冗長化して記憶できる。したがって、上記制御プログラム優先度記憶部と上記第３の記憶部とのいずれかの記憶内容が破損していたとしても、上記第１の制御プログラムと上記第２の制御プログラムとのいずれかを選択することができる。

　この発明のマザーボードは、上記プログラム制御装置を備えたことを特徴とする。

　この発明のマザーボードによれば、複数の制御プログラムのうちいずれの制御プログラムが起動したとしても、ユーザが各種設定情報を設定する手間を省くことができる。

　この発明の情報処理装置は、上記プログラム制御装置を備えたことを特徴とする。

　この発明の情報処理装置によれば、複数の制御プログラムのうちいずれの制御プログラムが起動したとしても、ユーザが各種設定情報を設定する手間を省くことができる。

　別の局面では、上記制御プログラムはＢＩＯＳに特定され得る。その場合、この発明は、次のようにＢＩＯＳ起動装置として把握される。

　この発明のＢＩＯＳ起動装置は、
　少なくとも第１のＢＩＯＳと第２のＢＩＯＳとを含む複数のＢＩＯＳのうちいずれかを選択して起動させるＢＩＯＳ起動装置であって、
　上記第１のＢＩＯＳのプログラム本体を記憶する第１の記憶部と、
　上記第２のＢＩＯＳのプログラム本体を記憶する第２の記憶部と、
　上記第１および第２のＢＩＯＳのための共通の設定情報を記憶する第３の記憶部と、
　上記第１のＢＩＯＳと上記第２のＢＩＯＳとのいずれかを選択するＢＩＯＳ選択部とを備え、
　上記ＢＩＯＳ選択部によって選択された上記第１のＢＩＯＳまたは上記第２のＢＩＯＳのプログラム本体は、上記第３の記憶部に記憶されている共通の設定情報を参照することを特徴とする。

　本明細書で、ＢＩＯＳとは、処理を実行するプログラム本体と、このプログラム本体によって参照される設定情報とを含む概念である。

　なお、設定情報とは、ＢＩＯＳの可変設定部分に設定される情報であり、ＣＰＵやチップセットの動作設定データ、各種タイマ設定値、ＯＳが入っているデバイス種別などの情報が含まれる。

　このＢＩＯＳ起動装置が有するＢＩＯＳの数は、上記第１、第２のＢＩＯＳの２つに限られるものではなく、３つ以上であっても良い。

　この発明のＢＩＯＳ起動装置では、例えばＢＩＯＳ選択部が上記第１のＢＩＯＳを選択したとき、上記第１のＢＩＯＳのプログラム本体は、上記第３の記憶部に記憶されている共通の設定情報を参照する。これにより、上記第１のＢＩＯＳが正常に起動したとき、ユーザは上記第１のＢＩＯＳのための各種設定情報を設定する必要がない。一方、上記第１のＢＩＯＳが正常に起動せず、このため、上記ＢＩＯＳ選択部が、上記第１のＢＩＯＳに代えて上記第２のＢＩＯＳを選択したとき、上記第２のＢＩＯＳのプログラム本体は、上記第３の記憶部に記憶されている共通の設定情報を参照する。これにより、上記第２のＢＩＯＳが正常に起動したとき、ユーザは上記第２のＢＩＯＳのための各種設定情報を設定する必要がない。このように、この発明のＢＩＯＳ起動装置によれば、複数のＢＩＯＳのうちいずれのＢＩＯＳが起動したとしても、ユーザが各種設定情報を設定する手間を省くことができる。

　一実施形態のＢＩＯＳ起動装置では、
　上記第１のＢＩＯＳと上記第２のＢＩＯＳとの間の起動優先度を記憶するＢＩＯＳ優先度記憶部を備え、
　上記ＢＩＯＳ選択部は、
　上記ＢＩＯＳ優先度記憶部に記憶されている起動優先度に応じて上記第１のＢＩＯＳと上記第２のＢＩＯＳとのいずれか一方を選択する１次選択部と、
　上記１次選択部によって選択されたＢＩＯＳが起動しなかったとき、別のＢＩＯＳを選択する２次選択部とを含むことを特徴とする。

　この一実施形態のＢＩＯＳ起動装置では、上記ＢＩＯＳ選択部は、まず１次選択部によって、上記ＢＩＯＳ優先度記憶部に記憶されている起動優先度に応じて上記第１のＢＩＯＳと上記第２のＢＩＯＳとのいずれか一方を選択する。上記１次選択部によって選択されたＢＩＯＳが起動しなかったとき、上記ＢＩＯＳ選択部は、２次選択部によって、上記ＢＩＯＳ優先度記憶部に記憶されている起動優先度に応じて別のＢＩＯＳを選択する。このようにして、上記ＢＩＯＳ選択部は、上記第１のＢＩＯＳと上記第２のＢＩＯＳとのいずれかを選択することができる。

　一実施形態のＢＩＯＳ起動装置では、上記２次選択部によって選択されたＢＩＯＳが起動したとき、その起動したＢＩＯＳについて、上記ＢＩＯＳ優先度記憶部に記憶されている起動優先度を１位に変更する起動優先度変更部を備えることを特徴とする。

　この一実施形態のＢＩＯＳ起動装置では、上記２次選択部によって選択されたＢＩＯＳが起動したとき、起動優先度変更部は、その起動したＢＩＯＳについて、上記ＢＩＯＳ優先度記憶部に記憶されている起動優先度を１位に変更する。この結果、次回の起動時には、上記ＢＩＯＳ選択部の１次選択部によって、その起動したＢＩＯＳがまず選択される。ここで、その起動したＢＩＯＳは、次回の起動時にも正常に起動することが期待される。したがって、次回の起動時には、何回もＢＩＯＳの起動を試みることなく、迅速な起動を行うことができる。

　一実施形態のＢＩＯＳ起動装置では、
　上記ＢＩＯＳ選択部は、
　上記１次選択部または上記２次選択部によってＢＩＯＳが選択されたとき、そのＢＩＯＳが選択されてからの時間を計数するタイマを備え、
　上記タイマが計数する時間が一定時間に達しても上記選択されたＢＩＯＳの起動が完了しないとき、上記選択されたＢＩＯＳが起動しないと判断することを特徴とする。

　この一実施形態のＢＩＯＳ起動装置では、上記ＢＩＯＳ選択部は、上記１次選択部または上記２次選択部によってＢＩＯＳが選択されたとき、そのＢＩＯＳが選択されてからの時間を計数するタイマを備える。そして、上記タイマが計数する時間が一定時間に達しても上記選択されたＢＩＯＳの起動が完了しないとき、上記選択されたＢＩＯＳが起動しないと判断する。したがって、上記選択されたＢＩＯＳが起動するか否かを確実に判断できる。

　一実施形態のＢＩＯＳ起動装置では、上記ＢＩＯＳ優先度記憶部に記憶されている起動優先度とは別に、上記第３の記憶部は上記第１のＢＩＯＳと上記第２のＢＩＯＳとの間の起動優先度を記憶していることを特徴とする。

　この一実施形態のＢＩＯＳ起動装置では、上記ＢＩＯＳ優先度記憶部に記憶されている起動優先度とは別に、上記第３の記憶部は上記第１のＢＩＯＳと上記第２のＢＩＯＳとの間の起動優先度を記憶している。したがって、上記ＢＩＯＳ優先度記憶部と上記第３の記憶部とによって、ＢＩＯＳの起動優先度を冗長化して記憶できる。したがって、上記ＢＩＯＳ優先度記憶部と上記第３の記憶部とのいずれかの記憶内容が破損していたとしても、上記第１のＢＩＯＳと上記第２のＢＩＯＳとのいずれかを選択することができる。

　別の局面では、この発明のＢＩＯＳ起動装置は、
　少なくとも第１のＢＩＯＳと第２のＢＩＯＳとを含む複数のＢＩＯＳのうちいずれかを選択して起動させるＢＩＯＳ起動装置であって、
　上記第１のＢＩＯＳのプログラム本体を記憶する第１の記憶部と、
　上記第２のＢＩＯＳのプログラム本体を記憶する第２の記憶部と、
　上記第１のＢＩＯＳと上記第２のＢＩＯＳとの間の起動優先度を記憶するＢＩＯＳ優先度記憶部と、
　上記ＢＩＯＳ優先度記憶部に記憶されている起動優先度とは別に、上記第１のＢＩＯＳと上記第２のＢＩＯＳとの間の起動優先度を記憶する第３の記憶部と、
　上記第１のＢＩＯＳと上記第２のＢＩＯＳとのいずれかを選択するＢＩＯＳ選択部とを備え、
　上記ＢＩＯＳ選択部は、
　上記ＢＩＯＳ優先度記憶部または上記第３の記憶部に記憶されている起動優先度に応じて上記第１のＢＩＯＳと上記第２のＢＩＯＳとのいずれか一方を選択する１次選択部と、
　上記１次選択部によって選択されたＢＩＯＳが起動しなかったとき、別のＢＩＯＳを選択する２次選択部とを含むことを特徴とする。

　この発明のＢＩＯＳ起動装置が有するＢＩＯＳの数は、上記第１、第２のＢＩＯＳの２つに限られるものではなく、３つ以上であっても良い。

　この発明のＢＩＯＳ起動装置では、上記ＢＩＯＳ優先度記憶部と上記第３の記憶部とによって、ＢＩＯＳの起動優先度を冗長化して記憶できる。したがって、上記ＢＩＯＳ優先度記憶部と上記第３の記憶部とのいずれかの記憶内容が破損していたとしても、上記第１のＢＩＯＳと上記第２のＢＩＯＳとのいずれかを選択することができる。

　この発明のマザーボードは、上記ＢＩＯＳ起動装置を備えたことを特徴とする。

　この発明のマザーボードによれば、複数のＢＩＯＳのうちいずれのＢＩＯＳが起動したとしても、ユーザが各種設定情報を設定する手間を省くことができる。

　以上より明らかなように、この発明のプログラム制御装置、マザーボードおよび情報処理装置によれば、複数の制御プログラムのうちいずれの制御プログラムが起動したとしても、ユーザが各種設定情報を設定する手間を省くことができる。

この発明のプログラム制御装置の一実施形態としてのＢＩＯＳ起動装置を備えたマザーボードのブロック構成を示す図である。 上記マザーボード上に搭載されたエンベデッドコントローラのブロック構成を示す図である。 上記マザーボード上に搭載された第１のＢＩＯＳ－ＲＯＭの記憶内容を例示する図である。 上記マザーボード上に搭載されたＢＩＯＳ設定記憶用ＲＯＭの記憶内容の一例を示す図である。 上記マザーボード上に搭載されたＢＩＯＳ設定記憶用ＲＯＭの記憶内容の別の例を示す図である。 上記エンベデッドコントローラの動作フローを示す図である。 第１のＢＩＯＳを起動させる場合のＢＩＯＳプログラムの動作フローを示す図である。 第２のＢＩＯＳを起動させる場合のＢＩＯＳプログラムの動作フローを示す図である。

　以下、この発明を、図示の実施の形態により詳細に説明する。

　図１は、この発明のプログラム制御装置の一実施形態としてのＢＩＯＳ起動装置を備えたマザーボード（全体を符号９０で示す。）のブロック構成を示している。この実施形態では、選択されるべき制御プログラムは、ＢＩＯＳであるものとする。

　このマザーボード９０は、第１の記憶部としてのＢＩＯＳ－ＲＯＭ１と、第２の記憶部としてのＢＩＯＳ－ＲＯＭ２と、第３の記憶部としてのＢＩＯＳ設定記憶用ＲＯＭ６０と、エンベデッドコントローラ３と、このエンベデッドコントローラ３によってＯＮ（オン）、ＯＦＦ（オフ）制御されるスイッチ４，５と、チップセット７０と、ＣＰＵ８０とを搭載している。エンベデッドコントローラ３とスイッチ４，５とは、ＢＩＯＳ選択部を構成している。

　ＢＩＯＳ－ＲＯＭ１，２は、いずれもフラッシュＲＯＭからなっている。ＢＩＯＳ－ＲＯＭ１は、第１のＢＩＯＳのプログラム本体としてＢＩＯＳプログラム５１を記憶している。ＢＩＯＳ－ＲＯＭ２は、第２のＢＩＯＳのプログラム本体としてＢＩＯＳプログラム５２を記憶している。例えばＢＩＯＳプログラム５１は、図３に示すように、ＢＩＯＳ設定記憶用ＲＯＭ６０から設定（設定情報）を読み出す処理５１ａと、読み出した設定に基づきＣＰＵ８０やチップセット７０を設定する処理５１ｂと、後述するエンベデッドコントローラ３のＷＤＴ（WatchDog Timer；ウォッチドッグタイマ）を一定周期でリセットする処理５１ｃと、ＢＩＯＳ起動完了監視信号を制御する処理５１ｄとを実行する。ＢＩＯＳプログラム５２は、ＢＩＯＳプログラム５１と同様の処理を実行する。これらの処理については、動作フローを用いて後に詳述する。

　ＢＩＯＳ設定記憶用ＲＯＭ６０は、フラッシュＲＯＭからなり、図４Ａに示すように、共通の設定情報６１として、ＣＰＵ８０やチップセット７０のための動作設定データ６１ａと、各種タイマ設定値６１ｂと、ＯＳが入っているデバイス（図示せず）の種別６１ｃと、その他の情報６１ｄとを記憶している。

　この例では、ＣＰＵ８０やチップセット７０のための設定情報は、ＢＩＯＳ設定記憶用ＲＯＭ６０のみに記憶されており、ＢＩＯＳ－ＲＯＭ１，２には記憶されていない。

　第１のＢＩＯＳは、ＢＩＯＳ－ＲＯＭ１に記憶されているＢＩＯＳプログラム５１と、ＢＩＯＳ設定記憶用ＲＯＭ６０に記憶されている設定情報とからなる。第２のＢＩＯＳは、ＢＩＯＳ－ＲＯＭ２に記憶されているＢＩＯＳプログラム５２と、ＢＩＯＳ設定記憶用ＲＯＭ６０に記憶されている設定情報とからなる。

　図１中に示すように、スイッチ４はＢＩＯＳ－ＲＯＭ１とチップセット７０との間に接続され、また、スイッチ５はＢＩＯＳ－ＲＯＭ２とチップセット７０との間に接続されている。これらのスイッチ４，５は、ノーマリオフ（常開）スイッチであり、第１のＢＩＯＳと第２のＢＩＯＳとを切り替えて選択するためにエンベデッドコントローラ３によってＯＮ、ＯＦＦ制御される。すなわち、第１のＢＩＯＳが選択されるときは、スイッチ４がＯＮされ、スイッチ５がＯＦＦに維持される。一方、第２のＢＩＯＳが選択されるときは、スイッチ４がＯＦＦに維持され、スイッチ５がＯＮされる。

　エンベデッドコントローラ３は、図２に示すように、フラッシュＲＯＭ３１と、ハードウェア３４とを含んでいる。

　フラッシュＲＯＭ３１は、このエンベデッドコントローラ３が実行するプログラムを記憶しているプログラム記憶部３２と、第１のＢＩＯＳと第２のＢＩＯＳとの間の起動優先度を記憶するＢＩＯＳ優先度記憶部３３とを有している。この起動優先度は、デフォルトでは、第１のＢＩＯＳが１位、第２のＢＩＯＳが２位になっているものとする。

　ハードウェア３４は、ＷＤＴ３５と、ＲＡＭ（Random Access Memory；ランダム・アクセス・メモリ）３６と、入出力ポート３７とを含んでいる。ＷＤＴ３５は、時間を計数して、一定期間内に第１のＢＩＯＳまたは第２のＢＩＯＳの起動が完了したか否かを監視する。ＲＡＭ３６は、このエンベデッドコントローラ３の作業領域として用いられる。入出力ポート３７は、ＷＤＴ３５をリセットするＷＤＴリセット信号１０，１１を受けるためのポートと、スイッチ４，５をＯＮ、ＯＦＦ制御するためのスイッチ制御信号６，７を出力するためのポートと、ＣＰＵ８０とチップセット７０をリセットするためのリセット信号１４を出力するためのポートと、第１，第２のＢＩＯＳが起動完了したことを表すＢＩＯＳ監視信号８，９を受けるためのポートとを有している。

　なお、ＢＩＯＳ監視信号８，９は、それぞれＯＮ、ＯＦＦを表す２値をとる。ＢＩＯＳ監視信号８，９がＯＦＦであれば、ＢＩＯＳが起動していないか、または起動が完了していないことを表す。ＢＩＯＳ監視信号８，９がＯＮであれば、ＢＩＯＳの起動が完了したことを表す。

　図５は、エンベデッドコントローラ３の動作フローを示している。

　図示しない電源がＯＮされると、まずエンベデッドコントローラ３が起動する（ステップＳ１）。より正確には、フラッシュＲＯＭ３１のプログラム記憶部３２に記憶されたプログラムが起動する。

　続いて、エンベデッドコントローラ３は、１次選択部として働いて、ＢＩＯＳ優先度記憶部３３に記憶されている起動優先度に応じてＢＩＯＳを選択する（ステップＳ２）。この例では、デフォルトで優先度が１位になっている第１のＢＩＯＳを選択する。具体的には、エンベデッドコントローラ３は、入出力ポート３７を通してスイッチ制御信号６，７を出力して、スイッチ４をＯＮし、スイッチ５をＯＦＦに維持する。

　続いて、エンベデッドコントローラ３は、入出力ポート３７を通してリセット信号１４を出力して、ＣＰＵ８０とチップセット７０を初期状態にリセットする（ステップＳ３）。

　続いて、エンベデッドコントローラ３は、後述するＢＩＯＳプログラム５１からのＷＤＴリセット信号１０を受けて、ＷＤＴ３５のタイマを初期状態にリセットする。そして、ＷＤＴ３５のタイマが一定期間を計数（タイムアップ）するまで、ＢＩＯＳ（ここでは第１のＢＩＯＳ）の起動が完了するのを待つ（ステップＳ４，Ｓ５）。

　ＷＤＴ３５がタイムアップするまでに、後述するＢＩＯＳプログラム５１からのＢＩＯＳ監視信号８がＯＮになったことを受けたとき、エンベデッドコントローラ３は、第１のＢＩＯＳの起動が完了したと判断する。第１のＢＩＯＳの起動が完了すれば（ステップＳ５でＹＥＳ）、エンベデッドコントローラ３は、ＷＤＴ３５を停止して（ステップＳ１２）、動作を完了する。

　一方、ＷＤＴ３５がタイムアップするまでに第１のＢＩＯＳの起動が完了せず（ステップＳ５でＮＯ）、ＷＤＴ３５がタイムアップしたとき（ステップＳ４でＹＥＳ）、エンベデッドコントローラ３は、第１のＢＩＯＳが正常に起動しないと判断する。そして、エンベデッドコントローラ３は、２次選択部として働いて、第１のＢＩＯＳに代えて第２のＢＩＯＳを選択する。具体的には、スイッチ制御信号６によってスイッチ４をＯＦＦし（ステップＳ６）、スイッチ制御信号７によってスイッチ５をＯＮする（ステップＳ７）。

　続いて、エンベデッドコントローラ３は、入出力ポート３７を通してリセット信号１４を出力して、ＣＰＵ８０とチップセット７０を初期状態にリセットする（ステップＳ８）。

　続いて、エンベデッドコントローラ３は、後述するＢＩＯＳプログラム５２からのＷＤＴリセット信号１１を受けて、ＷＤＴ３５のタイマを初期状態にリセットする。そして、ＷＤＴ３５のタイマが一定期間を計数（タイムアップ）するまで、ＢＩＯＳ（ここでは第２のＢＩＯＳ）の起動が完了するのを待つ（ステップＳ９，Ｓ１０）。

　ＷＤＴ３５がタイムアップするまでに、後述するＢＩＯＳプログラム５２からのＢＩＯＳ監視信号９がＯＮになったことを受けたとき、エンベデッドコントローラ３は、第２のＢＩＯＳの起動が完了したと判断する。第２のＢＩＯＳの起動が完了すれば（ステップＳ１０でＹＥＳ）、エンベデッドコントローラ３は、起動優先度変更部として働いて、その起動したＢＩＯＳ（ここでは第２のＢＩＯＳ）について、ＢＩＯＳ優先度記憶部に記憶されている起動優先度を１位に変更する（ステップＳ１１）。第１のＢＩＯＳの起動優先度は最下位に変更する。

　その後、エンベデッドコントローラ３は、ＷＤＴ３５を停止して（ステップＳ１２）、動作を完了する。

　図６は、図５中のステップＳ４～Ｓ５において、第１のＢＩＯＳ（つまり、ＢＩＯＳプログラム５１）を起動させる場合のＢＩＯＳプログラム５１の動作フローを示している。

　図５中のステップＳ３においてＣＰＵ８０とチップセット７０が初期状態にリセットされると、図６のステップＳ２１に示すように、ＣＰＵ８０とチップセット７０が起動して、スイッチ４に接続されたＢＩＯＳ－ＲＯＭ１から起動すべきＢＩＯＳを読み込む。これにより、ステップＳ２２に示すように、ＢＩＯＳ－ＲＯＭ１に記憶されているＢＩＯＳプログラム５１が起動する。

　そして、ステップＳ２３に示すように、ＢＩＯＳプログラム５１は、エンベデッドコントローラ３へＷＤＴリセット信号１０を出力するとともに、ＢＩＯＳ監視信号８をＯＦＦ状態にする。既述のように、エンベデッドコントローラ３は、入出力ポート３７を通してＷＤＴリセット信号１０を受けて、ＷＤＴ３５のタイマを初期状態にリセットする。

　続いて、ステップＳ２４に示すように、ＢＩＯＳプログラム５１は、チップセット７０から参照信号１２（図１参照）を送って、特定アドレスに割り当てられた、ＢＩＯＳ設定記憶用ＲＯＭ６０に記憶されている設定情報６１を参照する。具体的には、例えば、ＣＰＵ８０やチップセット７０のための動作設定データ６１ａと、各種タイマ設定値６１ｂと、ＯＳが入っているデバイス（図示せず）の種別６１ｃを得る。

　続いて、ステップＳ２５に示すように、ＢＩＯＳプログラム５１は、取得した設定（設定情報６１）に従って動作設定を実行する。そして、ステップＳ２６に示すように、ＢＩＯＳの起動が完了したか否かを判断する。

　このようにしてＢＩＯＳ（ここでは第１のＢＩＯＳ）の起動が完了するまで、一定周期（例えば１秒周期）でステップＳ２３～Ｓ２６までの処理を繰り返す。

　そして、第１のＢＩＯＳの起動が完了したとき（ステップＳ２７でＹＥＳ）、ＢＩＯＳプログラム５１はＢＩＯＳ監視信号８をＯＮにする。既述のように、エンベデッドコントローラ３は、ＷＤＴ３５がタイムアップするまでに、ＢＩＯＳ監視信号８がＯＮになったか否かに応じて、第１のＢＩＯＳの起動が正常に完了したか否かを判断する。これにより、選択された第１のＢＩＯＳが起動するか否かを確実に判断できる。

　図７は、図５中のステップＳ９～Ｓ１０において、第２のＢＩＯＳ（つまり、ＢＩＯＳプログラム５２）を起動させる場合のＢＩＯＳプログラム５２の動作フローを示している。

　図５中のステップＳ８においてＣＰＵ８０とチップセット７０が初期状態にリセットされると、図７のステップＳ３１に示すように、ＣＰＵ８０とチップセット７０が起動して、スイッチ５に接続されたＢＩＯＳ－ＲＯＭ２から起動すべきＢＩＯＳを読み込む。これにより、ステップＳ３２に示すように、ＢＩＯＳ－ＲＯＭ２に記憶されているＢＩＯＳプログラム５２が起動する。

　そして、ステップＳ３３に示すように、ＢＩＯＳプログラム５２は、エンベデッドコントローラ３へＷＤＴリセット信号１１を出力するとともに、ＢＩＯＳ監視信号９をＯＦＦ状態にする。既述のように、エンベデッドコントローラ３は、入出力ポート３７を通してＷＤＴリセット信号１１を受けて、ＷＤＴ３５のタイマを初期状態にリセットする。

　続いて、ステップＳ３４に示すように、ＢＩＯＳプログラム５２は、チップセット７０から参照信号１３（図１参照）を送って、特定アドレスに割り当てられた、ＢＩＯＳ設定記憶用ＲＯＭ６０に記憶されている設定情報６１を参照する。具体的には、例えば、ＣＰＵ８０やチップセット７０のための動作設定データ６１ａと、各種タイマ設定値６１ｂと、ＯＳが入っているデバイス（図示せず）の種別６１ｃを得る。

　続いて、ステップＳ３５に示すように、ＢＩＯＳプログラム５２は、取得した設定（設定情報６１）に従って動作設定を実行する。そして、ステップＳ３６に示すように、ＢＩＯＳの起動が完了したか否かを判断する。

　このようにしてＢＩＯＳ（ここでは第２のＢＩＯＳ）の起動が完了するまで、一定周期（例えば１秒周期）でステップＳ３３～Ｓ３６までの処理を繰り返す。

　そして、第２のＢＩＯＳの起動が完了したとき（ステップＳ３７でＹＥＳ）、ＢＩＯＳプログラム５２はＢＩＯＳ監視信号９をＯＮにする。既述のように、エンベデッドコントローラ３は、ＷＤＴ３５がタイムアップするまでに、ＢＩＯＳ監視信号９がＯＮになったか否かに応じて、第２のＢＩＯＳの起動が正常に完了したか否かを判断する。これにより、選択された第２のＢＩＯＳが起動するか否かを確実に判断できる。

　図５、図６および図７の動作フローから分かるように、エンベデッドコントローラ３は、まず１次選択部として働いて、ＢＩＯＳ優先度記憶部３３に記憶されている起動優先度に応じて第１のＢＩＯＳを選択する。選択された第１のＢＩＯＳが起動しなかったとき、エンベデッドコントローラ３は、２次選択部として働いて、ＢＩＯＳ優先度記憶部３３に記憶されている起動優先度に応じて第２のＢＩＯＳを選択する。このようにして、エンベデッドコントローラ３は、第１のＢＩＯＳと第２のＢＩＯＳとのいずれかを選択することができる。

　ここで、第１のＢＩＯＳと第２のＢＩＯＳとのいずれが起動したとしても、ＢＩＯＳプログラム５１，５２は、ＢＩＯＳ設定記憶用ＲＯＭ６０に記憶されている共通の設定情報６１を参照して起動する。したがって、ユーザは、わざわざＢＩＯＳセットアップ画面を立ち上げて、起動したＢＩＯＳのための設定情報を設定する必要がない。つまり、第１のＢＩＯＳと第２のＢＩＯＳとのいずれが起動したとしても、ユーザが各種設定情報を設定する手間を省くことができる。

　なお、ＢＩＯＳ優先度記憶部３３に、デフォルトで第２のＢＩＯＳの起動優先度を１位、第２のＢＩＯＳの起動優先度を２位として記憶させておき、先に第２のＢＩＯＳの起動を試み、次に第１のＢＩＯＳの起動を試みても良い。

　上述の例では、ＢＩＯＳの数は、第１のＢＩＯＳと第２のＢＩＯＳとの２つとしたが、これに限られるものではない。ＢＩＯＳの数は、３つ以上であっても良い。この場合、ＢＩＯＳ－ＲＯＭ１，２に加えて、さらに第３のＢＩＯＳのプログラム本体を記憶したＢＩＯＳ－ＲＯＭ、第４のＢＩＯＳのプログラム本体を記憶したＢＩＯＳ－ＲＯＭ、…を設ける。そして、例えば図５中のステップＳ１０で、ＷＤＴ３５がタイムアップするまでに第２のＢＩＯＳの起動が完了せず（ステップＳ１０でＮＯ）、ＷＤＴ３５がタイムアップしたとき（ステップＳ９でＹＥＳ）、エンベデッドコントローラ３は、再び２次選択部として働いて、第２のＢＩＯＳに対する図５中のステップＳ６～Ｓ１０と同様の処理を、第３のＢＩＯＳ、第４のＢＩＯＳ…に対して実行する（ＢＩＯＳの数だけ繰り返す。）。これにより、複数のＢＩＯＳのうちいずれかのＢＩＯＳを起動させる。そして、いずれかのＢＩＯＳが起動したとき、その起動したＢＩＯＳについて、ＢＩＯＳ優先度記憶部３３に記憶されている起動優先度を１位に変更する。

　この結果、次回の起動時には、その起動したＢＩＯＳがまず選択される。その起動したＢＩＯＳは、次回の起動時にも正常に起動することが期待される。したがって、次回の起動時には、何回もＢＩＯＳの起動を試みることなく、迅速な起動を行うことができる。

　また、上述の例では、第１および第２のＢＩＯＳのための共通の設定情報６１がＢＩＯＳ設定記憶用ＲＯＭ６０に記憶されているものとしたが、これに限られるものではない。第１および第２のＢＩＯＳのための共通の設定情報６１は、プログラム本体としてのＢＩＯＳプログラム５１，５２が起動過程で参照できればどこに記憶されていても良く、例えばエンベデッドコントローラ３のフラッシュＲＯＭ３１に記憶されていても良い。

　また、上述の例では、スイッチ４，５とともにエンベデッドコントローラ３がＢＩＯＳ選択部として働いたが、これに限られるものではない。例えば、ハードウェア３４、特にＷＤＴ３５と入出力ポート３７とを有するマイクロコンピュータであれば、ＢＩＯＳ選択部として働くためのエンベデッドコントローラ３の機能を実現することができる。

　また、ＢＩＯＳ優先度記憶部３３に記憶されている起動優先度とは別に、図４Ｂ中に示すように、ＢＩＯＳ設定記憶用ＲＯＭ６０にその他の情報６１ｄ′として、第１のＢＩＯＳと第２のＢＩＯＳとの間の起動優先度（ＢＩＯＳ優先度）を記憶しても良い。または、第１、第２のＢＩＯＳに加えて、第３のＢＩＯＳ、第４のＢＩＯＳ、…が選択可能な場合は、それらの多数のＢＩＯＳの間の起動優先度（ＢＩＯＳ優先度）を記憶しても良い。このようにした場合、フラッシュＲＯＭ３１のＢＩＯＳ優先度記憶部３３とＢＩＯＳ設定記憶用ＲＯＭ６０とによって、ＢＩＯＳの起動優先度を冗長化して記憶できる。したがって、フラッシュＲＯＭ３１（のＢＩＯＳ優先度記憶部３３）とＢＩＯＳ設定記憶用ＲＯＭ６０のいずれかの記憶内容が破損していたとしても、複数のＢＩＯＳのうちのいずれかを選択することができる。

　なお、ＢＩＯＳ優先度記憶部３３に記憶されている起動優先度と、ＢＩＯＳ設定記憶用ＲＯＭ６０にその他の情報６１ｄ′として記憶されている起動優先度とは、例えばエンベデッドコントローラ３が定期的に同期させる（記憶内容を揃える）処理を行うのが望ましい。

　上述の実施形態では、選択されるべき制御プログラムはＢＩＯＳであるものとしたが、これに限られるものではない。例えば、選択されるべき制御プログラムは、ＯＳ上で動作するアプリケーションプログラムであっても良い。その場合、この発明のプログラム制御装置によれば、複数のアプリケーションプログラムのうちいずれかのアプリケーションプログラムを選択して動作させることができる。その際、いずれのアプリケーションが起動したとしても、ユーザが設定情報を設定する手間を省くことができる。

　当業者ならば分かるように、例えば一般的なタワー型のケーシングに、上記マザーボード９０と、ＯＳが入っているデバイスと、ＲＡＭなどを組み込めば、コンピュータを構成することができる。そのように構成されたコンピュータでは、複数の制御プログラムのうちいずれの制御プログラムが起動したとしても、ユーザが各種設定情報を設定する手間を省くことができる。さらに、この発明は、コンピュータに限られず、複数の制御プログラムのうちいずれかの制御プログラムを選択して動作させる情報処理装置に広く適用され得る。

　　１　第１のＢＩＯＳ－ＲＯＭ
　　２　第２のＢＩＯＳ－ＲＯＭ
　　３　エンベデッドコントローラ
　　６０　ＢＩＯＳ設定記憶用ＲＯＭ
　　９０　マザーボード

Claims (8)

1. 　少なくとも第１の制御プログラムと第２の制御プログラムとを含む複数の制御プログラムのうちいずれかを選択して動作させるプログラム制御装置であって、
   　上記第１の制御プログラムのプログラム本体を記憶する第１の記憶部と、
   　上記第２の制御プログラムのプログラム本体を記憶する第２の記憶部と、
   　上記第１および第２の制御プログラムのための共通の設定情報を記憶する第３の記憶部と、
   　上記第１の制御プログラムと上記第２の制御プログラムとのいずれかを選択する制御プログラム選択部とを備え、
   　上記制御プログラム選択部によって選択された上記第１の制御プログラムまたは上記第２の制御プログラムのプログラム本体は、上記第３の記憶部に記憶されている共通の設定情報を参照することを特徴とするプログラム制御装置。
2. 　請求項１に記載のプログラム制御装置において、
   　上記第１の制御プログラムと上記第２の制御プログラムとの間の起動優先度を記憶する制御プログラム優先度記憶部を備え、
   　上記制御プログラム選択部は、
   　上記制御プログラム優先度記憶部に記憶されている起動優先度に応じて上記第１の制御プログラムと上記第２の制御プログラムとのいずれか一方を選択する１次選択部と、
   　上記１次選択部によって選択された制御プログラムが起動しなかったとき、別の制御プログラムを選択する２次選択部とを含むことを特徴とするプログラム制御装置。
3. 　請求項２に記載のプログラム制御装置において、
   　上記２次選択部によって選択された制御プログラムが起動したとき、その起動した制御プログラムについて、上記制御プログラム優先度記憶部に記憶されている起動優先度を１位に変更する起動優先度変更部を備えることを特徴とするプログラム制御装置。
4. 　請求項２または３に記載のプログラム制御装置において、
   　上記制御プログラム選択部は、
   　上記１次選択部または上記２次選択部によって制御プログラムが選択されたとき、その制御プログラムが選択されてからの時間を計数するタイマを備え、
   　上記タイマが計数する時間が一定時間に達しても上記選択された制御プログラムの起動が完了しないとき、上記選択された制御プログラムが起動しないと判断することを特徴とするプログラム制御装置。
5. 　請求項１から４までのいずれか一つに記載のプログラム制御装置において、
   　上記制御プログラム優先度記憶部に記憶されている起動優先度とは別に、上記第３の記憶部は上記第１の制御プログラムと上記第２の制御プログラムとの間の起動優先度を記憶していることを特徴とするプログラム制御装置。
6. 　少なくとも第１の制御プログラムと第２の制御プログラムとを含む複数の制御プログラムのうちいずれかを選択して動作させるプログラム制御装置であって、
   　上記第１の制御プログラムのプログラム本体を記憶する第１の記憶部と、
   　上記第２の制御プログラムのプログラム本体を記憶する第２の記憶部と、
   　上記第１の制御プログラムと上記第２の制御プログラムとの間の起動優先度を記憶する制御プログラム優先度記憶部と、
   　上記制御プログラム優先度記憶部に記憶されている起動優先度とは別に、上記第１の制御プログラムと上記第２の制御プログラムとの間の起動優先度を記憶する第３の記憶部と、
   　上記第１の制御プログラムと上記第２の制御プログラムとのいずれかを選択する制御プログラム選択部とを備え、
   　上記制御プログラム選択部は、
   　上記制御プログラム優先度記憶部または上記第３の記憶部に記憶されている起動優先度に応じて上記第１の制御プログラムと上記第２の制御プログラムとのいずれか一方を選択する１次選択部と、
   　上記１次選択部によって選択された制御プログラムが起動しなかったとき、別の制御プログラムを選択する２次選択部とを含むことを特徴とするプログラム制御装置。
7. 　請求項１から６までのいずれか一つに記載のプログラム制御装置を備えたことを特徴とするマザーボード。
8. 　請求項１から６までのいずれか一つに記載のプログラム制御装置を備えたことを特徴とする情報処理装置。

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