WO2013115133A1 - 液晶表示装置、液晶表示装置の駆動方法 - Google Patents

液晶表示装置、液晶表示装置の駆動方法 Download PDF

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liquid crystal
display device
crystal display
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齊藤　浩二
明久 岩本
淳 中田
正樹 植畑
智彦 西村
正実 尾崎
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シャープ株式会社
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Definitions

  • the present invention relates to a liquid crystal display device.
  • a pixel a liquid crystal capacitor including a pixel electrode, a counter electrode, and a liquid crystal sandwiched between them
  • a charge remaining on the pixel electrode when the power of the liquid crystal display device is turned off, image sticking or flicker occurs, and the liquid crystal display Reliability as a device is impaired.
  • Patent Document 1 discloses a technique for intentionally discharging charges remaining on a pixel electrode by turning on a transistor during a power-off sequence of a liquid crystal display device.
  • An object of the present invention is to turn on a transistor during a power-off sequence of a liquid crystal display device, even if a potential variation (kickback) occurs in the pixel electrode as the transistor is turned off. It is to make it difficult to apply voltage.
  • the liquid crystal display device includes a data signal line, a scanning signal line, a pixel electrode, a data signal line, a scanning signal line, a transistor connected to the pixel electrode, and a common electrode, and performs scanning during a power-off sequence.
  • a liquid crystal display device in which a transistor is turned on by changing a potential of a signal line.
  • the potential of a scanning signal line starts to fluctuate and rises to a first potential at a first timing, and at a second timing after the first timing.
  • the output potential to the data signal line is set higher than the output potential to the common electrode at the second timing.
  • the transistor when the transistor is turned on when the power is turned off, it is difficult to apply a DC voltage to the pixel even if kickback occurs in the pixel electrode as the transistor is turned off.
  • FIG. 3 is a timing chart illustrating a power-off sequence according to the first embodiment.
  • 1 is a block diagram showing a liquid crystal display device of Embodiment 1.
  • FIG. FIG. 3 is a partial equivalent circuit diagram of FIG. 2.
  • 3 is a timing chart illustrating a power-off sequence (including potential fluctuation of a data signal line) according to the first embodiment.
  • 3 is a timing chart illustrating a power-off sequence (including potential fluctuation of a pixel electrode) according to the first embodiment.
  • 3 is a timing chart illustrating a power-off sequence (including potential fluctuation of a common electrode) according to the first embodiment.
  • 10 is a timing chart illustrating a power-off sequence (including potential fluctuation of a data signal line) according to the second embodiment.
  • 10 is a timing chart illustrating a power-off sequence (including potential fluctuation of a pixel electrode) according to the second embodiment.
  • 6 is a timing chart showing a power-off sequence (including potential fluctuation of a common electrode) according to the second embodiment.
  • 10 is a timing chart illustrating a power-off sequence according to the third embodiment.
  • 10 is a timing chart illustrating a power-off sequence (including potential fluctuation of a data signal line) according to the third embodiment.
  • 14 is a timing chart showing a power-off sequence (including potential fluctuation of a pixel electrode) according to the third embodiment.
  • FIG. 10 is a timing chart showing a power-off sequence (including potential fluctuation of a common electrode) according to the third embodiment. It is a timing chart which shows the modification of FIG. It is a timing chart which shows the modification of FIG. It is a timing chart which shows the modification of FIG. 10 is a timing chart showing another form of the third embodiment. It is a timing chart which shows an example of the power supply state to each driver in each embodiment. 6 is a timing chart illustrating an example of a correlation between a power supply state to each driver and a scanning signal line potential in each embodiment. 6 is a timing chart showing another example of the correlation between the power supply state to each driver and the scanning signal line potential in each embodiment. It is a graph which shows the characteristic of an oxide semiconductor.
  • 10 is a timing chart showing a power-off sequence (including potential fluctuation of a data signal line) of a reference example. It is a timing chart which shows the power-off sequence (a potential change of a common electrode is included) of a reference example.
  • 6 is a timing chart showing a power-off sequence (including potential fluctuation of a pixel electrode) of a reference example.
  • Embodiments of the present invention will be described with reference to FIGS. 1 to 27 as follows.
  • FIG. 2 is a block diagram showing the configuration of the present liquid crystal display device
  • FIG. 3 is a partial equivalent circuit diagram of FIG.
  • the liquid crystal display device LCD of the first embodiment includes a liquid crystal panel LCP including two substrates (not shown) and a liquid crystal layer (not shown) sandwiched between the substrates, A display control circuit DCC, a source driver SD, a gate driver GD, a common electrode driver CMD, a power supply circuit PWC, and a power supply control circuit PCC are provided.
  • the liquid crystal panel LCP includes scanning signal lines G1 to Gn, a data signal line SL, a pixel electrode PE, a transistor (thin film transistor, TFT) TR, and a common electrode COM.
  • the transistor TR has a gate electrode connected to the scanning signal line G1, a source electrode connected to the data signal line SL, a drain electrode connected to the pixel electrode PE, and the pixel of the pixel Pix as shown in FIG.
  • the electrode PE, the common electrode COM, and the liquid crystal layer constitute a pixel capacitor (liquid crystal capacitor) Clc. Note that a parasitic capacitance Cgd is formed between the gate electrode (scanning signal line G1) of the transistor TR and the drain electrode (pixel electrode PE) of the transistor TR.
  • the source driver SD drives the data signal line SL (generates an output potential to the data signal line SL), the gate driver GD drives the scanning signal lines G1 to Gn, and the common electrode driver CMD drives the common electrode COM (common).
  • the display control circuit DCC includes a timing controller and a video processing circuit, and controls the source driver SD, the gate driver GD, and the common electrode driver CMD.
  • the power supply control circuit PCC controls the power supply circuit PWC in accordance with instructions from the user and the system.
  • the power supply circuit PWC supplies various power supply voltages to the source driver SD, the gate driver GD, and the common electrode driver CMD under the control of the power supply control circuit PCC.
  • the potentials of the scanning signal lines G1 to Gn are raised at time Tb to turn on the transistor TR.
  • the offset potential Vos is output to the data signal line SL and the ground potential Vgd is output to the common electrode COM, and the transistor TR is turned off at the subsequent time Tg.
  • FIGS. 1 Details of FIG. 1 (sequence after time Tb) are shown in FIGS.
  • the liquid crystal panel LCP is normally black, and the channel of the transistor TR is N-type.
  • the gate-off potential VGL ⁇ the ground potential Vgd ⁇ the lowest gradation potential VSL during negative driving ⁇ the offset potential Vos ⁇ the display center potential (common during normal display) Electrode potential)
  • Vcom transistor threshold potential
  • Vth positive gradation maximum gradation potential
  • VSH ⁇ gate on potential VGH.
  • the rising of the potential of the scanning signal line G1 is started at time Tb, the offset potential Vos is output to the data signal line SL, and the ground potential Vgd is output to the common electrode COM.
  • the potential of the scanning signal line G1 reaches a gate-on potential VGH (first potential) that is higher than the threshold potential Vth of the transistor.
  • the potential of the gate pulse signal (the potential of the scanning signal line G1) starts to drop, and the transistor TR is turned off in the vicinity of the time Tg when the potential of the scanning signal line G1 becomes the threshold potential Vth of the transistor.
  • the potential of the gate pulse signal decreases from the threshold potential Vth of the transistor to the ground potential Vgd.
  • the potential of the pixel electrode PE is caused by the parasitic capacitance Cgd. Decreases from the offset potential Vos to the ground potential Vgd (kickback, see FIG. 5). Since the potential of the common electrode COM during this period is the ground potential Vgd, the offset potential Vos is set to the ground potential Vgd in consideration of the threshold potential Vth of the transistor and various capacitances (including parasitic capacitance) around the pixel and the transistor. Is set to a potential obtained by adding a kickback voltage (absolute value) to.
  • the transistor TR is turned off by outputting the ground potential Vgd to the common electrode COM and the offset potential Vos (> ground potential Vgd) to the data signal line SL. Even if the potential fluctuation (kickback) of the pixel electrode PE occurs after the time Tg, the potential difference between the pixel electrode PE and the common electrode COM (DC voltage applied to the pixel Pix) can be almost eliminated.
  • 24 to 27 are reference diagrams showing a case where the ground potential Vgd is output to each of the data signal line SL and the common electrode COM at the time Tb, and the transistor TR is caused by the potential fluctuation (kickback) of the pixel electrode PE.
  • a DC voltage is applied between the pixel electrode PE and the common electrode COM (pixel Pix) even after the power is turned off (until the natural discharge through the transistor TR ends).
  • an oxide semiconductor for example, an oxide semiconductor InGaZnOx containing indium, gallium, and zinc
  • the on / off characteristics are very good and easily natural as described later. Since the discharge is not performed, a DC voltage is applied to the pixel Pix for a long time. In other words, when an oxide semiconductor is used for the semiconductor layer of the transistor TR, the effect of the first embodiment is remarkable.
  • a period from time Td when the potential of the scanning signal line G1 rises to time TD can be a black display period.
  • Vcom is output to the common electrode COM
  • the black display potential VB on the positive side of Vcom and the black display potential Vb (the fifth potential) on the negative side of Vcom are alternately output to the data signal line.
  • the ground potential Vgd is output to the common electrode COM and the offset potential Vos (> ground potential Vgd) is output to the data signal line SL.
  • FIG. 2 The configuration of the liquid crystal display device of the second embodiment is as shown in FIG.
  • the potential of the scanning signal line G1 is raised from the gate-off potential VGL, and the offset potential Vou is output to the data signal line SL.
  • the display center potential Vcom is output to the common electrode COM
  • the data signal line SL is charged to the offset potential Vou and the common electrode COM is charged to the display center potential Vcom at time Td.
  • the potential of the gate pulse signal (the potential of the scanning signal line G1) falls (lowers) from the active level VGH, and at the subsequent time Tg (second timing), the potential of the gate pulse signal (the potential of the scanning signal line G1).
  • the transistor TR is turned off.
  • the potential of the gate pulse signal decreases from the threshold potential Vth of the transistor to the ground potential Vgd.
  • the potential of the pixel electrode PE is caused by the parasitic capacitance Cgd. Decreases from the offset potential Vou to the display center potential Vcom (kickback, see FIG. 10). Since the potential of the common electrode COM during this period is the display center potential Vcom, the offset potential Vou is set to the ground potential in consideration of the threshold potential Vth of the transistor and various capacitances (including parasitic capacitance) around the pixel and the transistor. A potential obtained by adding a kickback voltage (absolute value) to Vgd is set.
  • Embodiment 3 The configuration of the liquid crystal display device of Embodiment 3 is as shown in FIG.
  • the rise of the potential of the scanning signal line G1 is started at time Tb, and the ground potential Vgd is output to the data signal line SL.
  • a negative potential Vng is output to the common electrode COM.
  • the potential of the scanning signal line G1 reaches a gate-on potential VGH (first potential) that is higher than the threshold potential Vth of the transistor.
  • the potential of the gate pulse signal (the potential of the scanning signal line G1) starts to drop, and the transistor TR is turned off in the vicinity of the time Tg when the potential of the scanning signal line G1 becomes the threshold potential Vth of the transistor.
  • the potential of the gate pulse signal decreases from the threshold potential Vth of the transistor to the ground potential Vgd.
  • the potential of the pixel electrode PE is caused by the parasitic capacitance Cgd. Decreases from the ground potential Vgd to the minus potential Vng (kickback, see FIG. 14). Since the potential of the common electrode COM during this period is the ground potential Vgd, the negative potential Vng is set to the ground potential Vgd in consideration of the threshold potential Vth of the transistor and various capacitances (including parasitic capacitance) around the pixel and the transistor. Is set to the potential obtained by subtracting the kickback voltage (absolute value) from.
  • the transistor TR is turned off by outputting the data signal line SL ground potential Vgd and the negative potential Vng ( ⁇ ground potential Vgd) to the common electrode COM between time Tb and time Tg. Even if the potential fluctuation (kickback) of the pixel electrode PE occurs after the time Tg, there is an effect that the potential difference (DC voltage applied to the pixel Pix) between the pixel electrode PE and the common electrode COM can be almost eliminated.
  • the black display period can be from time Td when the potential of the scanning signal line G1 rises to time TD (time before time Te).
  • Vcom is output to the common electrode COM, while the black display potential VB on the positive side of Vcom and the black display potential Vb on the negative side of Vcom are alternately output to the data signal line.
  • the data signal line SL ground potential Vgd is output and the negative potential Vng is output to the common electrode COM.
  • Vng ⁇ Vgd ⁇ VSL ⁇ Vcom ⁇ VSH but it is not limited to this.
  • VSL ⁇ Vcom ⁇ VNG ground potential Vgd ⁇ VSH. In this way, it is possible to save the trouble of creating a negative potential only for the power-off sequence.
  • the power supply to each driver D is stopped at time Ta.
  • the power supply potential GPW supplied to the gate driver is As shown in FIG. 21, it is maintained until time Te, but decreases by spontaneous discharge after time Te. If this power supply potential GPW has already dropped at time Tb, it is as shown in FIG. In the case of FIG. 22, the potential of the scanning signal line G1 is raised to a potential higher than the threshold potential Vth of the transistor (first potential, potential lower than the gate-on potential VGH) at time Td (first timing), and the transistor TR Will be turned on.
  • FIG. 23 shows characteristics of a TFT using an oxide semiconductor, a TFT using a-Si (amorphous silicon), and a TFT using LTPS (Low Temperature PolyPolysilicon).
  • Vg represents the value of the gate voltage supplied to each TFT
  • Id represents the current value between the source and drain of each TFT (“TFT” in the figure).
  • the period indicated as “-on” indicates the period during which the TFT is on, and the period indicated as “TFT-off” indicates the period during which the TFT is off).
  • a TFT using an oxide semiconductor has an on / off current value of 1000 times or more compared to a TFT using a-Si, which is an excellent ON / OFF value. Has OFF characteristics.
  • a TFT using an oxide semiconductor has a leakage current in an off state that is about 1/100 of that of a TFT using a-Si, has almost no leakage current, and has excellent off characteristics. It is.
  • the off-characteristics are very excellent, there is a high possibility that charges remain in the pixel for a long time when the power is turned off.
  • the liquid crystal display device includes a data signal line, a scanning signal line, a pixel electrode, a data signal line, a scanning signal line, a transistor connected to the pixel electrode, and a common electrode, and performs scanning during a power-off sequence.
  • a liquid crystal display device in which a transistor is turned on by changing a potential of a signal line.
  • the potential of a scanning signal line starts to fluctuate and rises to a first potential at a first timing, and at a second timing after the first timing.
  • the output potential to the data signal line is set higher than the output potential to the common electrode at the second timing.
  • the transistor in the power-off sequence, can be turned on after the first timing to discharge the pixel electrode. Since the output potential to the data signal line at the second timing after the first timing is set higher than the output potential to the common electrode at the second timing, the transistor is turned on from off. Thus, even if a potential drop (kickback) occurs in the pixel electrode, it is difficult to apply a DC voltage to the pixel including the pixel electrode.
  • the output potential to the common electrode at the second timing may be the second potential
  • the output potential to the data signal line at the second timing may be the third potential
  • the output potential to the common electrode at the second timing may be the fourth potential
  • the output potential to the data signal line at the second timing may be the second potential
  • the first potential may be higher than the threshold potential of the transistor.
  • the second potential may be a ground potential.
  • the fourth potential may be lower than the ground potential.
  • the common electrode potential during normal display may be the fourth potential.
  • the output potential to the common electrode is once set to the fifth potential and then set to the second potential, and the output potential to the data signal line is set once to the sixth potential. It can also be set as the 3rd electric potential.
  • the output potential to the common electrode is once set to the fifth potential and then to the third potential
  • the output potential to the data signal line is once set to the sixth potential. It can also be set as the 2nd electric potential.
  • the pixel including the pixel electrode is displayed in black by writing the sixth potential from the data signal line to the pixel electrode while the output potential to the common electrode is the fifth potential. It can also be.
  • a data signal line driving circuit that generates an output potential to the data signal line
  • a common electrode driving circuit that generates an output potential to the common electrode
  • the data signal line driving circuit and the common electrode driving circuit are controlled. It is also possible to adopt a configuration including a control circuit that performs the above.
  • an oxide semiconductor may be used for the semiconductor layer of the transistor.
  • the oxide semiconductor may include indium, gallium, and zinc.
  • the liquid crystal display device is driven by a liquid crystal display device including a data signal line, a scanning signal line, a pixel electrode, a data signal line, a scanning signal line, a transistor connected to the pixel electrode, and a common electrode.
  • a liquid crystal display device including a data signal line, a scanning signal line, a pixel electrode, a data signal line, a scanning signal line, a transistor connected to the pixel electrode, and a common electrode.
  • the driving method of the liquid crystal display device in which the transistor is turned on by changing the potential of the scanning signal line during the power-off sequence the potential of the scanning signal line starts to fluctuate and rises to the first potential at the first timing.
  • the output potential to the data signal line at the second timing after the first timing is set higher than the output potential to the common electrode at the second timing.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and those obtained by combining them are also included in the embodiments of the present invention.
  • the liquid crystal display device of the present invention is suitable for various liquid crystal displays and liquid crystal televisions, for example.
  • LCD liquid crystal display device TR transistor COM common electrode SL data signal line G1 to Gn scanning signal line CMD common electrode driver SD source driver GD gate driver AM active matrix substrate LCP liquid crystal panel PE pixel electrode DCC display control circuit PWC power supply circuit

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Abstract

　本発明は、液晶表示装置の電源オフの準備としてトランジスタをオンする場合に、トランジスタがオンからオフするのに伴って画素電極に電位変動（キックバック）が生じても、画素にＤＣ電圧がかかり難くすることを目的とする。　本発明は、データ信号線と、走査信号線と、画素電極と、データ信号線および走査信号線並びに画素電極に接続されたトランジスタと、共通電極とを備え、電源オフのシーケンス中に走査信号線の電位を変動させてトランジスタをオンさせる液晶表示装置であって、走査信号線の電位は、変動を始めて第１タイミングで第１電位まで上昇し、第１タイミングの後の第２タイミングでのデータ信号線への出力電位が、第２タイミングでの共通電極への出力電位よりも高く設定されている。

Description

液晶表示装置、液晶表示装置の駆動方法
　本発明は、液晶表示装置に関する。
　液晶表示装置の電源オフ時に画素電極に残存した電荷によって画素（画素電極および対向電極並びにこれらで挟まれた液晶を含む液晶容量）にＤＣ電圧が印加されると、焼き付きやフリッカが生じ、液晶表示装置としての信頼性が損なわれる。
　特許文献１には、液晶表示装置の電源オフのシーケンス中にトランジスタをオンして画素電極に残存した電荷を意図的に放電する技術が開示されている。
特開２００６－０１１３１１号公報
　発明者らは、特許文献１のように、電源オフのシーケンス中にトランジスタをオンして画素電極の放電を行っても、トランジスタがオンからオフする（トランジスタのゲート電極の電位が変動する）ときに画素まわりの寄生容量によって画素電極に電位変動（キックバック）が生じ、これによって画素（液晶容量）にＤＣ電圧が印加される問題があること、特にトランジスタのオフ特性が良好な液晶表示装置では（トランジスタを介した自然放電が抑制されるため）このＤＣ電圧の印加が長時間になるおそれがあることを見出した。
　本発明の目的は、液晶表示装置の電源オフのシーケンス中にトランジスタをオンする場合において、トランジスタがオンからオフするのに伴って画素電極に電位変動（キックバック）が生じても、画素にＤＣ電圧がかかり難くすることにある。
　本液晶表示装置は、データ信号線と、走査信号線と、画素電極と、データ信号線および走査信号線並びに画素電極に接続されたトランジスタと、共通電極とを備え、電源オフのシーケンス中に走査信号線の電位を変動させてトランジスタをオンさせる液晶表示装置であって、走査信号線の電位は、変動を始めて第１タイミングで第１電位まで上昇し、第１タイミングの後の第２タイミングでのデータ信号線への出力電位が、第２タイミングでの共通電極への出力電位よりも高く設定されていることを特徴とする。
　本液晶表示装置によれば、電源オフ時にトランジスタをオンする場合に、トランジスタがオンからオフするのに伴って画素電極にキックバックが生じても、画素にＤＣ電圧がかかり難くなる。
実施の形態１の電源オフシーケンスを示すタイミングチャートである。 実施の形態１の液晶表示装置を示すブロック図である。 図２の一部の等価回路図である。 実施の形態１の電源オフシーケンス（データ信号線の電位変動含む）を示すタイミングチャートである。 実施の形態１の電源オフシーケンス（画素電極の電位変動含む）を示すタイミングチャートである。 実施の形態１の電源オフシーケンス（共通電極の電位変動含む）を示すタイミングチャートである。 実施の形態１の別形態を示すタイミングチャートである。 実施の形態２の電源オフシーケンスを示すタイミングチャートである。 実施の形態２の電源オフシーケンス（データ信号線の電位変動含む）を示すタイミングチャートである。 実施の形態２の電源オフシーケンス（画素電極の電位変動含む）を示すタイミングチャートである。 実施の形態２の電源オフシーケンス（共通電極の電位変動含む）を示すタイミングチャートである。 実施の形態３の電源オフシーケンスを示すタイミングチャートである。 実施の形態３の電源オフシーケンス（データ信号線の電位変動含む）を示すタイミングチャートである。 実施の形態３の電源オフシーケンス（画素電極の電位変動含む）を示すタイミングチャートである。 実施の形態３の電源オフシーケンス（共通電極の電位変動含む）を示すタイミングチャートである。 図１３の変形例を示すタイミングチャートである。 図１４の変形例を示すタイミングチャートである。 図１５の変形例を示すタイミングチャートである。 実施の形態３の別形態を示すタイミングチャートである。 各実施の形態での各ドライバへの電源供給状態の一例を示すタイミングチャートである。 各実施の形態での各ドライバへの電源供給状態と走査信号線電位の相関の一例を示すタイミングチャートである。 各実施の形態での各ドライバへの電源供給状態と走査信号線電位の相関の別例を示すタイミングチャートである。 酸化物半導体の特性を示すグラフである。 参考例の電源オフシーケンスを示すタイミングチャートである。 参考例の電源オフシーケンス（データ信号線の電位変動含む）を示すタイミングチャートである。 参考例の電源オフシーケンス（共通電極の電位変動含む）を示すタイミングチャートである。 参考例の電源オフシーケンス（画素電極の電位変動含む）を示すタイミングチャートである。
　本発明の実施形態を図１～図２７に基づいて説明すれば以下のとおりである。
　〔実施の形態１〕
　図２は本液晶表示装置の構成を示すブロック図であり、図３は図２の一部の等価回路図である。図２・図３に示すように、実施の形態１の液晶表示装置ＬＣＤは、２つの基板（図示せず）およびこれら基板に挟まれた液晶層（図示せず）を含む液晶パネルＬＣＰと、表示制御回路ＤＣＣと、ソースドライバＳＤと、ゲートドライバＧＤと、共通電極ドライバＣＭＤと、電源回路ＰＷＣと、電源制御回路ＰＣＣとを備える。
　液晶パネルＬＣＰは、走査信号線Ｇ１～Ｇｎと、データ信号線ＳＬと、画素電極ＰＥと、トランジスタ（薄膜トランジスタ、ＴＦＴ）ＴＲと、共通電極ＣＯＭとを備える。トランジスタＴＲは、そのゲート電極が走査信号線Ｇ１に接続され、そのソース電極がデータ信号線ＳＬに接続され、そのドレイン電極が画素電極ＰＥに接続され、図３に示すように、画素Ｐｉｘの画素電極ＰＥおよび共通電極ＣＯＭ並びに液晶層が画素容量（液晶容量）Ｃｌｃを構成している。なお、トランジスタＴＲのゲート電極（走査信号線Ｇ１）とトランジスタＴＲのドレイン電極（画素電極ＰＥ）との間には寄生容量Ｃｇｄが形成されている。
　ソースドライバＳＤはデータ信号線ＳＬを駆動（データ信号線ＳＬへの出力電位を生成）し、ゲートドライバＧＤは走査信号線Ｇ１～Ｇｎを駆動し、共通電極ドライバＣＭＤは共通電極ＣＯＭを駆動（共通電極ＣＯＭへの出力電位を生成）し、表示制御回路ＤＣＣは、タイミングコントローラや映像処理回路を含んで構成され、ソースドライバＳＤ、ゲートドライバＧＤおよび共通電極ドライバＣＭＤを制御する。電源制御回路ＰＣＣは、ユーザやシステムからの指示に応じて電源回路ＰＷＣを制御する。電源回路ＰＷＣは、電源制御回路ＰＣＣの制御を受けて、ソースドライバＳＤ、ゲートドライバＧＤおよび共通電極ドライバＣＭＤに各種の電源電圧を供給する。
　実施の形態１の液晶表示装置では、図１に示すように、時刻Ｔａで電源オフの指示があった場合に、時刻Ｔｂで走査信号線Ｇ１～Ｇｎの電位を立ち上げてトランジスタＴＲをオンするとともに、データ信号線ＳＬにオフセット電位Ｖｏｓを出力するとともに共通電極ＣＯＭにグラウンド電位Ｖｇｄを出力し、その後の時刻ＴｇでトランジスタＴＲをオフする。
　図１の詳細（時刻Ｔｂ以後のシーケンス）を図４～図６に示す。なお、液晶パネルＬＣＰはノーマリブラック、トランジスタＴＲのチャネルはＮ型であり、ゲートオフ電位ＶＧＬ＜グラウンド電位Ｖｇｄ＜負駆動時最低階調電位ＶＳＬ＜オフセット電位Ｖｏｓ＜表示センター電位（通常表示時の共通電極の電位）Ｖｃｏｍ＜トランジスタの閾値電位Ｖｔｈ＜正駆動時最高階調電位ＶＳＨ＜ゲートオン電位ＶＧＨとする。
　まず、時刻Ｔｂで走査信号線Ｇ１の電位の立ち上げを開始するとともに、データ信号線ＳＬにオフセット電位Ｖｏｓを出力するとともに共通電極ＣＯＭにグラウンド電位Ｖｇｄを出力する。時刻Ｔｄ（第１タイミング）で、走査信号線Ｇ１の電位はトランジスタの閾値電位Ｖｔｈよりも高いゲートオン電位ＶＧＨ（第１電位）に達する。
　続く時刻Ｔｅで、ゲートパルス信号の電位（走査信号線Ｇ１の電位）は下降に転じ、走査信号線Ｇ１の電位がトランジスタの閾値電位Ｖｔｈとなる時刻Ｔｇ近傍でトランジスタＴＲはオフする。
　時刻Ｔｇ以降、ゲートパルス信号の電位（走査信号線Ｇ１の電位）はトランジスタの閾値電位Ｖｔｈからグラウンド電位Ｖｇｄまで低下する。この期間は、トランジスタＴＲがオフしている（トランジスタＴＲのソース電極と画素電極ＰＥとの間の抵抗値が非常に高くなっている）ため、寄生容量Ｃｇｄに起因して、画素電極ＰＥの電位は、オフセット電位Ｖｏｓからグラウンド電位Ｖｇｄまで低下する（キックバック、図５参照）。この期間の共通電極ＣＯＭの電位はグラウンド電位Ｖｇｄであるから、ここでは、トランジスタの閾値電位Ｖｔｈ並びに画素およびトランジスタまわりの各種容量（寄生容量含む）等を考慮し、オフセット電位Ｖｏｓを、グラウンド電位Ｖｇｄにキックバック電圧（絶対値）を加えた電位に設定する。
　本実施の形態１では、時刻Ｔｂから時刻Ｔｇ間に、共通電極ＣＯＭにグラウンド電位Ｖｇｄを出力するとともにデータ信号線ＳＬにオフセット電位Ｖｏｓ（＞グラウンド電位Ｖｇｄ）を出力することで、トランジスタＴＲがオフする時刻Ｔｇ以降に画素電極ＰＥの電位変動（キックバック）が生じても、画素電極ＰＥおよび共通電極ＣＯＭ間の電位差（画素ＰｉｘにかかるＤＣ電圧）をほとんどなくすことができるという効果がある。
　なお、図２４～図２７は、時刻Ｔｂでデータ信号線ＳＬおよび共通電極ＣＯＭそれぞれにグラウンド電位Ｖｇｄを出力した場合を示す参考図であり、画素電極ＰＥの電位変動（キックバック）によって、トランジスタＴＲがオフする時刻Ｔｇ以降、電源オフ後も（トランジスタＴＲを介した自然放電が終わるまで）画素電極ＰＥおよび共通電極ＣＯＭ間（画素Ｐｉｘ）にＤＣ電圧がかかってしまうことがわかる。特に、トランジスタＴＲの半導体層に酸化物半導体（例えば、インジウム、ガリウムおよび亜鉛を含む酸化物半導体ＩｎＧａＺｎＯｘ）を用いた場合には、後述のようにオン／オフ特性が非常に良好で容易には自然放電しないため、画素Ｐｉｘに長時間ＤＣ電圧がかかってしまう。換言すれば、トランジスタＴＲの半導体層に酸化物半導体を用いる場合には、本実施の形態１の効果は顕著なものになる。
　実施の形態１では、図７に示すように、走査信号線Ｇ１の電位が立ち上がる時刻Ｔｄから時刻ＴＤ（時刻Ｔｅよりも前の時刻）の期間を黒表示期間とすることもできる。黒表示期間には、共通電極ＣＯＭにＶｃｏｍを出力する一方、データ信号線にＶｃｏｍよりもプラス側の黒表示電位ＶＢおよびＶｃｏｍよりもマイナス側の黒表示電位Ｖｂ（第５電位）を交互に出力し、黒表示期間が終了する時刻Ｔｃで、共通電極ＣＯＭにグラウンド電位Ｖｇｄを出力するとともにデータ信号線ＳＬにオフセット電位Ｖｏｓ（＞グラウンド電位Ｖｇｄ）を出力する。
　〔実施の形態２〕
　実施の形態２の液晶表示装置の構成は図２のとおりである。実施の形態２の液晶表示装置では、図８～図１１に示すように、まず時刻Ｔｂで、走査信号線Ｇ１の電位をゲートオフ電位ＶＧＬから立ち上げ、データ信号線ＳＬにオフセット電位Ｖｏｕを出力するとともに共通電極ＣＯＭに表示センター電位Ｖｃｏｍを出力すると、時刻Ｔｄで、データ信号線ＳＬがオフセット電位Ｖｏｕに充電され、共通電極ＣＯＭが表示センター電位Ｖｃｏｍに充電される。
　続く時刻Ｔｅで、ゲートパルス信号の電位（走査信号線Ｇ１の電位）をアクティブレベルＶＧＨから立ち下げ（下降させ）、続く時刻Ｔｇ（第２タイミング）でゲートパルス信号の電位（走査信号線Ｇ１の電位）がトランジスタの閾値電位Ｖｔｈを下回ると、トランジスタＴＲはオフする。
　時刻Ｔｇ以降、ゲートパルス信号の電位（走査信号線Ｇ１の電位）はトランジスタの閾値電位Ｖｔｈからグラウンド電位Ｖｇｄまで低下する。この期間は、トランジスタＴＲがオフしている（トランジスタＴＲのソース電極と画素電極ＰＥとの間の抵抗値が非常に高くなっている）ため、寄生容量Ｃｇｄに起因して、画素電極ＰＥの電位は、オフセット電位Ｖｏｕから表示センター電位Ｖｃｏｍまで低下する（キックバック、図１０参照）。この期間の共通電極ＣＯＭの電位は表示センター電位Ｖｃｏｍであるから、ここでは、トランジスタの閾値電位Ｖｔｈ並びに画素およびトランジスタまわりの各種容量（寄生容量含む）等を考慮し、オフセット電位Ｖｏｕを、グラウンド電位Ｖｇｄにキックバック電圧（絶対値）を加えた電位に設定する。
　〔実施の形態３〕
　実施の形態３の液晶表示装置の構成は図２のとおりである。実施の形態２の液晶表示装置では、図１２～１５に示すように、まず、時刻Ｔｂで走査信号線Ｇ１の電位の立ち上げを開始するとともに、データ信号線ＳＬにグラウンド電位Ｖｇｄを出力するとともに共通電極ＣＯＭにマイナス電位Ｖｎｇを出力する。時刻Ｔｄ（第１タイミング）で、走査信号線Ｇ１の電位はトランジスタの閾値電位Ｖｔｈよりも高いゲートオン電位ＶＧＨ（第１電位）に達する。
　続く時刻Ｔｅで、ゲートパルス信号の電位（走査信号線Ｇ１の電位）は下降に転じ、走査信号線Ｇ１の電位がトランジスタの閾値電位Ｖｔｈとなる時刻Ｔｇ近傍でトランジスタＴＲはオフする。
　時刻Ｔｇ以降、ゲートパルス信号の電位（走査信号線Ｇ１の電位）はトランジスタの閾値電位Ｖｔｈからグラウンド電位Ｖｇｄまで低下する。この期間は、トランジスタＴＲがオフしている（トランジスタＴＲのソース電極と画素電極ＰＥとの間の抵抗値が非常に高くなっている）ため、寄生容量Ｃｇｄに起因して、画素電極ＰＥの電位は、グラウンド電位Ｖｇｄからマイナス電位Ｖｎｇまで低下する（キックバック、図１４参照）。この期間の共通電極ＣＯＭの電位はグラウンド電位Ｖｇｄであるから、ここでは、トランジスタの閾値電位Ｖｔｈ並びに画素およびトランジスタまわりの各種容量（寄生容量含む）等を考慮し、マイナス電位Ｖｎｇを、グラウンド電位Ｖｇｄからキックバック電圧（絶対値）を引いた電位に設定する。
　本実施の形態３では、時刻Ｔｂから時刻Ｔｇ間に、データ信号線ＳＬグラウンド電位Ｖｇｄを出力するとともに共通電極ＣＯＭにマイナス電位Ｖｎｇ（＜グラウンド電位Ｖｇｄ）を出力することで、トランジスタＴＲがオフする時刻Ｔｇ以降に画素電極ＰＥの電位変動（キックバック）が生じても、画素電極ＰＥおよび共通電極ＣＯＭ間の電位差（画素ＰｉｘにかかるＤＣ電圧）をほとんどなくすことができるという効果がある。
　実施の形態３では、図１６に示すように、走査信号線Ｇ１の電位が立ち上がる時刻Ｔｄから時刻ＴＤ（時刻Ｔｅよりも前の時刻）を黒表示期間とすることもできる。黒表示期間には、共通電極ＣＯＭにＶｃｏｍを出力する一方、データ信号線にＶｃｏｍよりもプラス側の黒表示電位ＶＢおよびＶｃｏｍよりもマイナス側の黒表示電位Ｖｂを交互に出力し、黒表示期間が終了する時刻ＴＤで、データ信号線ＳＬグラウンド電位Ｖｇｄを出力するとともに共通電極ＣＯＭにマイナス電位Ｖｎｇを出力する。
　図１３から図１５では、Ｖｎｇ＜Ｖｇｄ＜ＶＳＬ＜Ｖｃｏｍ＜ＶＳＨとしているが、これに限定されない。例えば、図１７～図１９に示すように、ＶＳＬ＜Ｖｃｏｍ＜ＶＮＧ＜グラウンド電位Ｖｇｄ＜ＶＳＨとすることもできる。こうすれば、電源オフシーケンスのためだけにマイナス電位を作成する手間を省くことができる。
　〔上記各実施の形態に関して〕
　上記各実施の形態では、図２０に示すように、電源回路ＰＷＣから各ドライバＤ（ＧＤ・ＳＤ・ＣＭＤ）への電源供給は時刻Ｔａで停止され、各ドライバＤ（ＧＤ・ＳＤ・ＣＭＤ）の残留電圧によって時刻Ｔａ～時刻Ｔｉまでのシーケンスが行われる。もっとも、時刻Ｔｉまで電源回路ＰＷＣから各ドライバへの電源供給を行っても構わない。
　また、上記各実施の形態の液晶表示装置では、各ドライバＤ（ＧＤ・ＳＤ・ＣＳＤ）への電源供給は時刻Ｔａで停止されるため、例えば、ゲートドライバに供給される電源電位ＧＰＷは、図２１のように時刻Ｔｅまでは維持されるが時刻Ｔｅ以降は自然放電によって低下する。なお、この電源電位ＧＰＷが、時刻Ｔｂですでに低下している場合は、図２２のようになる。図２２の場合は、走査信号線Ｇ１の電位を、時刻Ｔｄ（第１タイミング）でトランジスタの閾値電位Ｖｔｈよりも高い電位（第１電位、ゲートオン電位ＶＧＨよりは低い電位）まで立ち上げてトランジスタＴＲをオンすることとなる。
　また、上記各実施の形態の液晶表示装置では、液晶パネルのトランジスタとして、半導体層にいわゆる酸化物半導体を用いたＴＦＴを用いることが望ましい。この酸化物半導体としては、例えば、インジウム、ガリウムおよび亜鉛を含む酸化物半導体（ＩｎＧａＺｎＯｘ）を挙げることができる。図２３に、酸化物半導体を用いたＴＦＴ、ａ－Ｓｉ（amorphous silicon）を用いたＴＦＴ、およびＬＴＰＳ（Low Temperature Poly Silicon）を用いたＴＦＴの各々の特性を示す。図２３においては、横軸（Ｖｇ）は、各ＴＦＴに供給されるゲート電圧の値であり、縦軸（Ｉｄ）は、各ＴＦＴのソース－ドレイン間の電流値である（図中において「ＴＦＴ－ｏｎ」と示されている期間は、ＴＦＴがオン状態となっている期間、「ＴＦＴ－ｏｆｆ」と示されている期間は、ＴＦＴがオフ状態となっている期間を示す）。図２３に示すように、酸化物半導体を用いたＴＦＴは、ａ－Ｓｉを用いたＴＦＴと比較して、オン電流値／オフ電流値が１０００倍以上となっており、非常に優れたＯＮ／ＯＦＦ特性を有している。
　つまり酸化物半導体を用いたＴＦＴは、オフ状態のときのリーク電流が、ａ－Ｓｉを用いたＴＦＴの１００分の１程度であり、リーク電流が殆ど生じない、オフ特性が非常に優れたものである。反面、オフ特性が非常に優れていることによって、電源オフ時に画素に電荷が長時間残留する可能性は高くなる。
　本液晶表示装置は、データ信号線と、走査信号線と、画素電極と、データ信号線および走査信号線並びに画素電極に接続されたトランジスタと、共通電極とを備え、電源オフのシーケンス中に走査信号線の電位を変動させてトランジスタをオンさせる液晶表示装置であって、走査信号線の電位は、変動を始めて第１タイミングで第１電位まで上昇し、第１タイミングの後の第２タイミングでのデータ信号線への出力電位が、第２タイミングでの共通電極への出力電位よりも高く設定されていることを特徴とする。
　上記構成によれば、電源オフのシーケンスにおいて、第１タイミング後にトランジスタをオンさせて画素電極の放電を行うことができる。そして、第１タイミング後の第２タイミングでのデータ信号線への出力電位が、第２タイミングでの共通電極への出力電位よりも高く設定されているため、トランジスタがオンからオフするのに伴って画素電極に電位の低下（キックバック）が生じても、この画素電極を含む画素にＤＣ電圧がかかり難くなる。
　本液晶表示装置では、第２タイミングでの共通電極への出力電位が第２電位であり、第２タイミングでのデータ信号線への出力電位が第３電位である構成とすることもできる。
　本液晶表示装置では、第２タイミングでの共通電極への出力電位が第４電位であり、第２タイミングでのデータ信号線への出力電位が第２電位である構成とすることもできる。
　本液晶表示装置では、上記第１電位はトランジスタの閾値電位以上である構成とすることもできる。
　本液晶表示装置では、上記第２電位はグラウンド電位である構成とすることもできる。
　本液晶表示装置では、第４電位がグラウンド電位よりも低い構成とすることもできる。
　本液晶表示装置では、通常表示時の共通電極の電位が第４電位である構成とすることもできる。
　本液晶表示装置では、第１タイミングの後、共通電極への出力電位が一旦第５電位とされた後に第２電位とされるとともにデータ信号線への出力電位が一旦第６電位とされた後に第３電位とされる構成とすることもできる。
　本液晶表示装置では、第１タイミングの後、共通電極への出力電位が一旦第５電位とされた後に第３電位とされるとともにデータ信号線への出力電位が一旦第６電位とされた後に第２電位とされる構成とすることもできる。
　本液晶表示装置では、共通電極への出力電位が第５電位とされつつ、データ信号線から上記画素電極に上記第６電位が書き込まれることで、該画素電極を含む画素が黒表示となる構成とすることもできる。
　本液晶表示装置では、データ信号線への出力電位を生成するデータ信号線駆動回路と、共通電極への出力電位を生成する共通電極駆動回路と、データ信号線駆動回路および共通電極駆動回路を制御する制御回路とを備える構成とすることもできる。
　本液晶表示装置では、上記トランジスタの半導体層に、酸化物半導体が用いられている構成とすることもできる。
　本液晶表示装置では、上記酸化物半導体がインジウム、ガリウムおよび亜鉛を含む構成とすることもできる。
　本液晶表示装置の駆動方法は、データ信号線と、走査信号線と、画素電極と、データ信号線および走査信号線並びに画素電極に接続されたトランジスタと、共通電極とを備えた液晶表示装置に対し、電源オフのシーケンス中に走査信号線の電位を変動させてトランジスタをオンさせる液晶表示装置の駆動方法であって、走査信号線の電位は、変動を始めて第１タイミングで第１電位まで上昇し、第１タイミングの後の第２タイミングでのデータ信号線への出力電位を、第２タイミングでの共通電極への出力電位よりも高く設定することを特徴とする。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本発明の液晶表示装置は、例えば、各種液晶ディスプレイや液晶テレビに好適である。
　ＬＣＤ　液晶表示装置
　ＴＲ　　トランジスタ
　ＣＯＭ　共通電極
　ＳＬ　　データ信号線
　Ｇ１～Ｇｎ　走査信号線
　ＣＭＤ　共通電極ドライバ
　ＳＤ　ソースドライバ
　ＧＤ　ゲートドライバ
　ＡＭ　アクティブマトリクス基板
　ＬＣＰ　液晶パネル
　ＰＥ　画素電極
　ＤＣＣ　表示制御回路
　ＰＷＣ　電源回路
 

Claims (14)

  1. 　データ信号線と、走査信号線と、画素電極と、データ信号線および走査信号線並びに画素電極に接続されたトランジスタと、共通電極とを備え、電源オフのシーケンス中に走査信号線の電位を変動させてトランジスタをオンさせる液晶表示装置であって、
    　走査信号線の電位は、変動を始めて第１タイミングで第１電位まで上昇し、
    　第１タイミングの後の第２タイミングでのデータ信号線への出力電位が、第２タイミングでの共通電極への出力電位よりも高く設定されている液晶表示装置。
  2. 　第２タイミングでの共通電極への出力電位が第２電位であり、第２タイミングでのデータ信号線への出力電位が第３電位である請求項１記載の液晶表示装置。
  3. 　第２タイミングでの共通電極への出力電位が第４電位であり、第２タイミングでのデータ信号線への出力電位が第２電位である請求項１記載の液晶表示装置。
  4. 　上記第１電位はトランジスタの閾値電位以上である請求項１記載の液晶表示装置。
  5. 　上記第２電位はグラウンド電位である請求項２または３記載の液晶表示装置。
  6. 　第４電位がグラウンド電位よりも低い請求項３記載の液晶表示装置。
  7. 　通常表示時の共通電極の電位が第４電位である請求項６記載の液晶表示装置。
  8. 　第１タイミングの後、共通電極への出力電位が一旦第５電位とされた後に第２電位とされるとともにデータ信号線への出力電位が一旦第６電位とされた後に第３電位とされる請求項２記載の液晶表示装置。
  9. 　第１タイミングの後、共通電極への出力電位が一旦第５電位とされた後に第３電位とされるとともにデータ信号線への出力電位が一旦第６電位とされた後に第２電位とされる請求項３記載の液晶表示装置。
  10. 　共通電極への出力電位が第５電位とされつつ、データ信号線から上記画素電極に上記第６電位が書き込まれることで、該画素電極を含む画素が黒表示となる請求項８または９記載の液晶表示装置。
  11. 　データ信号線への出力電位を生成するデータ信号線駆動回路と、共通電極への出力電位を生成する共通電極駆動回路と、データ信号線駆動回路および共通電極駆動回路を制御する制御回路とを備える請求項１記載の液晶表示装置。
  12. 　上記トランジスタの半導体層に、酸化物半導体が用いられている請求項１～１１のいずれか１項に記載の液晶表示装置。
  13. 　上記酸化物半導体は、インジウム、ガリウム、および亜鉛を含む請求項１２に記載の液晶表示装置。
  14. 　データ信号線と、走査信号線と、画素電極と、データ信号線および走査信号線並びに画素電極に接続されたトランジスタと、共通電極とを備えた液晶表示装置に対し、電源オフのシーケンス中に走査信号線の電位を変動させてトランジスタをオンさせる液晶表示装置の駆動方法であって、
    　走査信号線の電位は、変動を始めて第１タイミングで第１電位まで上昇し、
    　第１タイミングの後の第２タイミングでのデータ信号線への出力電位を、第２タイミングでの共通電極への出力電位よりも高く設定する液晶表示装置の駆動方法。
     
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